JP2017055523A - 整流回路 - Google Patents

Abstract

【課題】回路面積を小さくして、集積度を向上させることができる整流回路を提供する。
【解決手段】整流回路１０は、第１トランジスタ２４と、第２トランジスタ２６と、第１ダイオード３０と、第２ダイオード３２とを備えている。第１トランジスタ２４は、第１主電極を交流電源４０の第１電源端子４０Ａに接続し、第２主電極を負荷４２の負極端子４２Ｂに接続し、ゲート電極を交流電源４０の第２電源端子４０Ｂに接続する。第２トランジスタ２６は、第３主電極を第２主電極及び負極端子４２Ｂに接続し、第４主電極を第２電源端子４０Ｂに接続し、ゲート電極を第１電源端子４０Ａに接続する。第１ダイオード３０は、第１アノード電極を第１電源端子４０Ａに接続し、第１カソード電極を正極端子４２Ａに接続する。第２ダイオード３２は、第２アノード電極を第２電源端子４０Ｂに接続し、第２カソード電極を正極端子４２Ａに接続する。
【選択図】図１

Description

本発明は、整流回路に関する。

昇圧回路を有する整流回路が知られている。例えば、整流回路は、交流電源と負荷との間に４つのトランジスタを含んで構成されている。４つのうち、２つのトランジスタは、交流電源の一方の電源端子と負荷の正極端子との間、交流電源の他方の電源端子と正極端子との間に各々挿入され、いずれも正極端子に正電位を供給する。この２つのトランジスタのゲート電極にはそれぞれ昇圧回路が接続され、昇圧回路は発振器によりタイミングが調節される制御回路により制御される。一方、他の２つのトランジスタは、一方の電源端子と負荷の負極端子との間、他方の電源端子と負極端子との間に各々挿入され、いずれも負極端子に負電位を供給する。

下記特許文献１には、交流電流を直流電流に変換する昇圧回路を有する整流回路の一例が開示されている。

ところで、上記整流回路では、トランジスタ数が多く、加えて昇圧回路、制御回路及び発振器が必要とされる。このため、回路面積が大きくなるので、改善の余地があった。

特開平１０−６６３３３号公報

本発明は、上記事実を考慮し、回路面積を小さくして、集積度を向上させることができる整流回路を提供することにある。

請求項１に記載された発明に係る整流回路は、一方の第１主電極が交流電源の一方の第１電源端子に接続され、他方の第２主電極が負荷の負極端子に接続され、第１ゲート電極が交流電源の他方の第２電源端子に接続される第１トランジスタと、一方の第３主電極が第２主電極及び負極端子に接続され、他方の第４主電極が第２電源端子に接続され、第２ゲート電極が第１電源端子に接続された第２トランジスタと、第１アノード電極が第１電源端子に接続され、第１カソード電極が負荷の正極端子に接続される第１ダイオードと、第２アノード電極が第２電源端子に接続され、第２カソード電極が正極端子に接続される第２ダイオードと、を備えている。

請求項１に係る整流回路は、第１トランジスタ、第２トランジスタ、第１ダイオード及び第２ダイオードを備える。交流電源の第１電源端子が正電位、第２電源端子が負電位のとき、第１電源端子は第１ダイオードを介して負荷の正極端子に接続され、第２電源端子は第２トランジスタを介して負荷の負極端子に接続される。このため、交流電源の第１電源端子から負荷の正極端子に正電位が供給され、第２電源端子から負極端子に負電位が供給される。一方、交流電源の第１電源端子が負電位、第２電源端子が正電位のとき、第２電源端子は第２ダイオードを介して負荷の正極端子に接続され、第１電源端子は第１トランジスタを介して負荷の負極端子に接続される。このため、交流電源の第２電源端子から負荷の正極端子に正電位が供給され、第１電源端子から負極端子に負電位が供給される。

ここで、整流回路では、交流電源の第１電源端子、第２電源端子のそれぞれから負荷の正極端子への正電位の供給が２個の第１ダイオード及び第２ダイオードによりなされる。このため、整流回路のトランジスタ数を減らすことができる。加えて、第１ダイオード及び第２ダイオードとしたことで、トランジスタを昇圧する昇圧回路、昇圧回路を制御する制御回路、制御回路の制御タイミングを調整する発振器が必要とされない。

請求項２に記載された発明に係る整流回路では、請求項１に係る整流回路において、第１ダイオード、第２ダイオードは、いずれも、他の領域に対して電気的に分離された第１導電型の第１半導体領域の主面部に設けられた第２導電型の第２半導体領域により第１アノード電極、第２アノード電極の各々を構成し、第２半導体領域の主面部に設けられた第１導電型の第３半導体領域により第１カソード電極、前記第２カソード電極の各々を構成している。

請求項２に係る整流回路によれば、第１ダイオード、第２ダイオードは、いずれも、第２導電型の第２半導体領域を第１、第２アノード電極とし、第１導電型の第３半導体領域を第１、第２カソード電極として構成される。このため、第１ダイオード及び第２ダイオードを簡易に構成することができる。

請求項３に記載された発明に係る整流回路は、請求項２に係る整流回路において、第１トランジスタ、第２トランジスタの各々のオン抵抗は、第１半導体領域と第２半導体領域とのｐｎ接合部に順方向電流が流れない範囲内に設定されている。

請求項３に係る整流回路では、第１半導体領域と第２半導体領域とのｐｎ接合部に順方向電流が流れない範囲内において、第１トランジスタ、第２トランジスタの各々のオン抵抗が設定される。このため、第１トランジスタ及び第２トランジスタにおいて、トランジスタサイズが小さくなり、電圧降下を小さくして整流動作を安定にすることができる。

請求項１に記載された発明に係る整流回路は、回路面積を小さくして、集積度を向上させることができるという優れた効果を有する。

請求項２に記載された発明に係る整流回路は、簡易な構成により、回路面積を小さくして、集積度を向上させることができるという優れた効果を有する。

請求項３に記載された発明に係る整流回路は、集積度を更に向上させることができると共に、整流動作を安定にすることができるという優れた効果を有する。

本発明の一実施の形態に係る整流回路の回路図である。 図１に示される整流回路の要部の具体的素子を示す断面図である。

図１及び図２を用いて、本発明の一実施の形態に係る整流回路について説明する。

（整流回路の回路構成）
図１に示されるように、本実施の形態に係る整流回路１０は、交流電源４０と負荷４２との間に配設されている。詳しく説明すると、整流回路１０は、整流部１０Ａと、整流部１０Ｂと、供給部１０Ｃとを備えている。

整流部１０Ａは、交流電源４０の一方の第１電源端子４０Ａと他方の第２電源端子４０Ｂとの間に電気的に並列に接続され、ダイオード１２、抵抗１４及び抵抗１６を順次直列に接続して構成されている。ダイオード１２のカソード電極は第１電源端子４０Ａに接続され、アノード電極は抵抗１４及び抵抗１６を介して第２電源端子４０Ｂに接続されている。つまり、ダイオード１２は、第１電源端子４０Ａから第２電源端子４０Ｂに向かって流れる電流に対して、逆方向に接続されている。整流部１０Ｂは、第１電源端子４０Ａと第２電源端子４０Ｂとの間に電気的に並列に接続され、ダイオード１８、抵抗２０及び抵抗２２を順次直列に接続して構成されている。ダイオード１８のカソード電極は第２電源端子４０Ｂに接続され、アノード電極は抵抗２０及び抵抗２２を介して第１電源端子４０Ａに接続されている。このダイオード１８は、第２電源端子４０Ｂから第１電源端子４０Ａに向かって流れる電流に対して、逆方向に接続されている。

供給部１０Ｃは、２個の第１トランジスタ２４及び第２トランジスタ２６と、２個の第１ダイオード３０及び第２ダイオード３２とを含んで構成されている。本実施の形態において、第１トランジスタ２４、第２トランジスタ２６は、いずれも、ｎチャネル導電型絶縁ゲート電界効果トランジスタ（IGFET：Insulated Gate Field Effect Transistor）により構成されている。第１トランジスタ２４の一方の第１主電極は交流電源４０の第１電源端子４０Ａに接続され、他方の第２主電極は負荷４２の負極端子４２Ｂに接続されている。第１トランジスタ２４のゲート電極は、整流部１０Ａの抵抗１４と抵抗１６との間に一旦接続され、この接続箇所から抵抗１６を介して第２電源端子４０Ｂに接続されている。第２トランジスタ２６の一方の第３主電極は第１トランジスタ２４の第２主電極及び負荷４２の負極端子４２Ｂに接続され、他方の第４主電極は交流電源４０の第２電源端子４０Ｂに接続されている。

一方、第１ダイオード３０の第１アノード電極は交流電源４０の第１電源端子４０Ａ及び第１トランジスタ２４の第１主電極に接続され、第１カソード電極は負荷４２の正極端子４２Ａに接続されている。第２ダイオード３２の第２アノード電極は交流電源４０の第２電源端子４０Ｂ及び第２トランジスタ２６の第４主電極に接続され、第２カソード電極は第１ダイオード３０の第１カソード電極及び負荷４２の正極端子４２Ａに接続されている。

（整流回路の断面構造）
図２に示されるように、整流回路１０は、他の領域に対して電気的に分離された第１半導体領域としての半導体基板５０をベースとして構成されている。半導体基板５０には、例えば第１導電型としてのｎ型シリコン単結晶半導体基板が使用されている。半導体基板５０の主面部の一部には第２半導体領域及び第２導電型としてのｐ型ウエル領域５２が形成され、半導体基板５０の主面部の他部にはｎ型ウエル領域５４が形成されている。整流回路１０の第１トランジスタ２４及び第１ダイオード３０は、ｐ型ウエル領域５２の主面部に構成されている。なお、第２トランジスタ２６は第１トランジスタ２４と同一構造であり、第２ダイオード３２は第１ダイオード３０と同一構造であるので、第２トランジスタ２６及び第２ダイオード３２の説明は省略する。

第１トランジスタ２４は、チャネル形成領域と、第１主電極及び第２主電極を形成する第３半導体領域としての一対のｎ型半導体領域５６と、チャネル形成領域上のゲート絶縁膜６０と、ゲート絶縁膜６０上のゲート電極６２とを含んで構成されている。チャネル形成領域はｐ型ウエル領域５２の主面近傍部分である。第１主電極としてのｎ型半導体領域５６は端子７２を介して交流電源４０の第１電源端子４０Ａに接続されている。第２主電極としてのｎ型半導体領域５６は負荷４２の負極端子４２Ｂに接続されている。

第１ダイオード３０は、第１アノード電極としてのｐ型ウエル領域５２と、第１カソード電極としてのｎ型半導体領域５６とを含んで構成されている。第１アノード電極は、ｐ型ウエル領域５２の主面部に形成されたｐ型コンタクト領域５８Ｃ及び端子７０を介して交流電源４０の第１電源端子４０Ａに接続されている。第１カソード電極は、負荷４２の正極端子４２Ａに接続されている。なお、図示省略の第２ダイオード３２では、第２アノード電極はｐ型コンタクト領域５８Ｃ及び端子７０を介して交流電源４０の第２電源端子４０Ｂに接続され、第１カソード電極は負荷４２の正極端子４２Ａに接続されている（図１参照）。

図２に示されるように、本実施の形態では、第１ダイオード３０の第１アノード電極は、第１トランジスタ２４のｐ型ウエル領域５２と同一ｐ型ウエル領域５２により構成されている。また、第１ダイオード３０の第１カソード電極は、第１トランジスタ２４のｎ型半導体領域５６と同一のｎ型半導体領域５６により構成されている。つまり、第１ダイオード３０は、第１トランジスタ２４の構造を利用して構成されている。

また、図１に示される回路図では省略するが、本実施の形態では、図２に示されるように、第３トランジスタ３４が半導体基板５０に搭載されている。第３トランジスタ３４は、ｎ型ウエル領域５４の主面部に形成され、チャネル形成領域と、第５主電極及び第６主電極としての一対のｐ型半導体領域５８と、ゲート絶縁膜６０と、ゲート電極６２とを含んで構成されている。第３トランジスタ３４は、ｐチャネル導電型絶縁ゲート電界効果トランジスタである。ｎ型ウエル領域５４及び半導体基板５０には、ｎ型ウエル領域５４の主面部に形成されたｎ型コンタクト領域５６Ｃ及び端子７４を介して電源電位が供給される。つまり、本実施の形態に係る整流回路１０は相補型トランジスタを備えている。

（本実施の形態の作用及び効果）
本実施の形態に係る整流回路１０は、図１に示されるように、第１トランジスタ２４、第２トランジスタ２６、第１ダイオード３０及び第２ダイオード３２を備える。交流電源４０の第１電源端子４０Ａが正電位、第２電源端子４０Ｂが負電位のとき、電流は実線矢印Ａに示す方向へ流れる。第１電源端子４０Ａは第１ダイオード３０を介して負荷４２の正極端子４２Ａに接続されているので、第１電源端子４０Ａから正極端子４２Ａへ電流が流れ、正極端子４２Ａに正電位が供給される。このとき、整流部１０Ａのダイオード１２が逆方向に挿入されているので、第１電源端子４０Ａからの電流は整流部１０Ａには流れない。また、第１トランジスタ２４は、ゲート電極が整流部１０Ａの抵抗１６を介して交流電源４０の第２電源端子４０Ｂに接続されているので、オフ動作とされる。これにより、第１電源端子４０Ａから第１トランジスタ２４の第１主電極に流れる電流は遮断される。一方、第２電源端子４０Ｂは第２トランジスタ２６の第４主電極に接続され、第２トランジスタ２６のゲート電極は整流部１０Ｂの抵抗２２を介して第１電源端子４０Ａに接続される。これにより、第２トランジスタ２６はオン動作とされ、第２電源端子４０Ｂは第２トランジスタ２６を介して負荷４２の負極端子４２Ｂに接続されるので、負極端子４２Ｂに負電位が供給される。このとき、第２ダイオード３２は、第２電源端子４０Ｂに接続されているが、閾値電圧に達しないので、動作しない。

逆に、交流電源４０の第１電源端子４０Ａが負電位、第２電源端子４０Ｂが正電位のとき、電流は破線矢印Ｂに示す方向へ流れる。第２電源端子４０Ｂは第２ダイオード３２を介して負荷４２の正極端子４２Ａに接続されているので、第２電源端子４０Ｂから正極端子４２Ａへ電流が流れ、正極端子４２Ａに正電位が供給される。このとき、整流部１０Ｂのダイオード１８が逆方向に挿入されているので、第２電源端子４０Ｂからの電流は整流部１０Ｂには流れない。また、第２トランジスタ２６は、ゲート電極が整流部１０Ｂの抵抗２２を介して交流電源４０の第１電源端子４０Ａに接続されているので、オフ動作とされる。これにより、第２電源端子４０Ｂから第２トランジスタ２４の第４主電極に流れる電流は遮断される。一方、第１電源端子４０Ａは第１トランジスタ２４の第１主電極に接続され、第１トランジスタ２４のゲート電極は整流部１０Ａの抵抗１６を介して第２電源端子４０Ｂに接続される。これにより、第１トランジスタ２４はオン動作とされ、第１電源端子４０Ａは第１トランジスタ２４を介して負荷４２の負極端子４２Ｂに接続されるので、負極端子４２Ｂに負電位が供給される。このとき、第１ダイオード３０は、第１電源端子４０Ａに接続されているが、閾値電圧に達しないので、動作しない。

ここで、整流回路１０では、交流電源４０の第１電源端子４０Ａ、第２電源端子４０Ｂのそれぞれから負荷４２の正極端子４２Ａへの正電位の供給が２個の第１ダイオード３０及び第２ダイオード３２によりなされる。このため、整流回路１０のトランジスタ数を減らすことができる。加えて、正電位の供給経路において、トランジスタに代えて第１ダイオード３０及び第２ダイオード３２としたことで、トランジスタを昇圧する昇圧回路、昇圧回路を制御する制御回路、制御回路の制御タイミングを調整する発振器が必要とされない。

従って、本実施の形態に係る整流回路１０によれば、回路面積を小さくして、集積度を向上させることができる。

また、本実施の形態に係る整流回路１０では、図２に示されるように、第１ダイオード３０、第２ダイオード３２は、いずれも、ｐ型ウエル領域５２を第１アノード電極、第２アノード電極とし、ｎ型半導体領域５６を第１カソード電極、第２カソード電極として構成される。このため、第１ダイオード３０及び第２ダイオード３２を簡易に構成することができる。従って、本実施の形態に係る整流回路１０によれば、簡易な構成により、回路面積を小さくして、集積度を向上させることができる。

さらに、本実施の形態に係る整流回路１０では、図１及び図２に示される第１トランジスタ２４、第２トランジスタ２６の各々のオン抵抗が、半導体基板５０とｐ型ウエル領域５２とのｐｎ接合部（寄生ダイオード）に順方向電流が流れない範囲内に設定されている。

ここで、交流電源４０の第１電源端子４０Ａから第１ダイオード３０を介して負荷４２の正極端子４２Ａに供給される正電位は、第１電源端子４０Ａの正電位よりも、第１ダイオード３０の閾値電圧分低くなる。同様に、第２電源端子４０Ｂから第２ダイオード３２を介して正極端子４２Ａに供給される正電位は、第２電源端子４０Ｂの正電位よりも、第２ダイオード３２の閾値電圧分低くなる。

一方、交流電源４０の第２電源端子４０Ｂから第２トランジスタ２６を介して負荷４２の負極端子４２Ｂに供給される負電位は、第２電源端子４０Ｂの負電位よりも、第２トランジスタ２６の閾値電圧分高くなる。同様に、第１電源端子４０Ａから第１トランジスタ２４を介して負極端子４２Ｂに供給される負電位は、第１電源端子４０Ａの負電位よりも、第１トランジスタ２４の閾値電圧分高くなる。

負極端子４２Ｂに供給される負電位が、第１電源端子４０Ａ又は第２電源端子４０Ｂの負電位よりも何Ｖ高くなるかは、第１トランジスタ２４又は第２トランジスタ２６のオン抵抗（トランジスタサイズ）により決まる。そこで、オン抵抗を十分に小さくし、第１トランジスタ２４又は第２トランジスタ２６による電圧降下を小さく設定すれば、上記ｐｎ接合部に電流は流れない（寄生ダイオードのオン動作が防止される）。つまり、第１トランジスタ２４、第２トランジスタ２６において、トランジスタサイズが小さくなり、電圧降下を小さくして整流動作を安定にすることができる。従って、本実施の形態に係る整流回路１０によれば、集積度を更に向上させることができると共に、整流動作を安定にすることができる。

［上記実施の形態の補足説明］
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において例えば以下の通り変形可能である。本発明は、整流回路の整流部を複数のダイオードを組合せたブリッジ構造としてもよい。また、本発明は、整流回路の供給部において、第１、第２トランジスタをｐチャネル導電型絶縁ゲート電界効果トランジスタにより構成してもよい。また、第１、第２トランジスタはバイポーラトランジスタにより構成してもよい。また、本発明は、整流回路に平滑機能を有するコンデンサを備えてもよい。

１０ 整流回路
１０Ａ、１０Ｂ 整流部
１０Ｃ 供給部
２４ 第１トランジスタ
２６ 第２トランジスタ
３０ 第１ダイオード
３２ 第２ダイオード
４０ 交流電源
４０Ａ 第１電源端子
４０Ｂ 第２電源端子
４２ 負荷
４２Ａ 正極端子
４２Ｂ 負極端子
５０ 半導体基板（第１半導体領域）
５２ ｐ型ウエル領域（第２半導体領域）
５４ ｎ型半導体領域（第３半導体領域）

Claims (3)

1. 一方の第１主電極が交流電源の一方の第１電源端子に接続され、他方の第２主電極が負荷の負極端子に接続され、第１ゲート電極が前記交流電源の他方の第２電源端子に接続される第１トランジスタと、
   一方の第３主電極が前記第２主電極及び前記負極端子に接続され、他方の第４主電極が前記第２電源端子に接続され、第２ゲート電極が前記第１電源端子に接続された第２トランジスタと、
   第１アノード電極が前記第１電源端子に接続され、第１カソード電極が前記負荷の正極端子に接続される第１ダイオードと、
   第２アノード電極が前記第２電源端子に接続され、第２カソード電極が前記正極端子に接続される第２ダイオードと、
   を備えた整流回路。
2. 前記第１ダイオード、前記第２ダイオードは、いずれも、他の領域に対して電気的に分離された第１導電型の第１半導体領域の主面部に設けられた第２導電型の第２半導体領域により前記第１アノード電極、前記第２アノード電極の各々を構成し、前記第２半導体領域の主面部に設けられた第１導電型の第３半導体領域により前記第１カソード電極、前記第２カソード電極の各々を構成している請求項１に記載の整流回路。
3. 前記第１トランジスタ、前記第２トランジスタの各々のオン抵抗は、前記第１半導体領域と前記第２半導体領域とのｐｎ接合部に順方向電流が流れない範囲内に設定されている請求項２に記載の整流回路。