JP2017054921A - パターン形成方法 - Google Patents

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Abstract

【課題】寸法の異なる複数のパターンを効率的に形成することが可能なパターン形成方法を提案する。
【解決手段】一の実施形態によれば、パターン形成方法は、基板上に被加工層、第1膜、および第2膜を形成し、前記第2膜に第1および第2凹部を形成することを含む。前記方法はさらに、前記第1および第2凹部内に第3膜と第4膜とを形成し、前記第4膜の相分離により、前記第4膜内に第1および第2パターンを形成することを含む。前記方法はさらに、前記第2パターンを使用して、前記第1凹部内の前記第3膜を加工し、その下の前記第1膜を加工することを含む。前記方法はさらに、前記第1、第2、および第3膜上に、前記第1凹部を塞ぎ、前記第2凹部を塞がない第5膜を形成し、前記第5膜を使用して、前記第2凹部内の前記第3膜とその下の前記第1膜とを加工し、前記第1、第2、または第3膜を使用して、前記被加工層を加工することを含む。
【選択図】図5

Description

本発明の実施形態は、パターン形成方法に関する。
ブロックコポリマー(BCP)は、複数種類のポリマーブロックを含むコポリマー(共重合体)である。近年、BCPの自己組織化(DSA)を用いた微細パターンの形成方法が注目されている。例えば、レジスト層の開口パターン内にBCP膜を形成し、BCPの相分離によりBCP膜にホールパターンを形成し、ホールパターンを被加工層に転写することで、開口パターンよりも小さい微細パターンを形成することができる。この場合、微細パターンの寸法は、ポリマーブロックの比率や分子量により決定される。
一方、半導体装置は、1つのレイヤーに寸法の異なる複数のパターンを有することが多い。しかしながら、これらのパターンをBCPにより形成する場合には、BCPの材料により決定される寸法のパターンしか形成することができない。そのため、1つのレイヤーに寸法の異なる複数のパターンを形成する場合には、これらのパターンのリソグラフィを別々に行う必要がある。これにより、半導体装置を製造するための工程数が増加し、半導体装置の製造コストが上昇してしまう。
特開2011−129874号公報
寸法の異なる複数のパターンを効率的に形成することが可能なパターン形成方法を提案する。
一の実施形態によれば、パターン形成方法は、基板上に被加工層を形成し、前記被加工層上に第1膜を形成し、前記第1膜上に第2膜を形成し、前記第2膜に、第1幅を有する第1凹部と、前記第1幅よりも長い第2幅を有する第2凹部とを形成することを含む。前記方法はさらに、前記第1および第2凹部内に第3膜を形成し、前記第1および第2凹部内の前記第3膜上に、第1部分と第2部分とを有するポリマーを含む第4膜を形成し、前記第1部分と前記第2部分との相分離により、前記第4膜内に、前記第1部分を含む第1パターンと、前記第2部分を含む第2パターンとを形成することを含む。前記方法はさらに、前記第1パターンを除去し、前記第2パターンをマスクとして使用して、前記第1凹部内の前記第3膜を加工し、前記第2パターンと前記第3膜の少なくともいずれかをマスクとして使用して、前記第1凹部下の前記第1膜を加工することを含む。前記方法はさらに、前記第1、第2、および第3膜上に、前記第1凹部を塞ぎ、前記第2凹部を塞がない第5膜を形成し、前記第5膜をマスクとして使用して、前記第2凹部内の前記第3膜と、前記第2凹部下の前記第1膜とを加工し、前記第1、第2、および第3膜の少なくともいずれかをマスクとして使用して、前記被加工層を加工することを含む。
第1実施形態のパターン形成方法を示す断面図(1/7)である。 第1実施形態のパターン形成方法を示す断面図(2/7)である。 第1実施形態のパターン形成方法を示す断面図(3/7)である。 第1実施形態のパターン形成方法を示す断面図(4/7)である。 第1実施形態のパターン形成方法を示す断面図(5/7)である。 第1実施形態のパターン形成方法を示す断面図(6/7)である。 第1実施形態のパターン形成方法を示す断面図(7/7)である。 第1実施形態のBCPの分子構造を示す概略図である。 第1実施形態の第3開口部内の第1パターンの例を示す斜視図である。
以下、本発明の実施形態を、図面を参照して説明する。
(第1実施形態)
図1〜図7は、第1実施形態のパターン形成方法を示す断面図である。本実施形態のパターン形成方法は、例えばNANDフラッシュメモリを製造するために使用される。
まず、基板1上に下地層2、被加工層3、第1マスク層4、およびレジスト層5を順々に形成する(図1(a))。第1マスク層4は、第1膜の例である。レジスト層5は、第2膜の例である。
基板1の例は、シリコン基板などの半導体基板である。図1(a)は、基板1の表面に平行で互いに垂直なX方向およびY方向と、基板1の表面に垂直なZ方向を示している。本明細書では、+Z方向を上方向として取り扱い、−Z方向を下方向として取り扱う。本実施形態の−Z方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
下地層2と被加工層3の例は、種々の導電層、半導体層、絶縁層などである。被加工層3は、図1(a)のように基板1上に下地層2を介して形成されてもよいし、基板1上に直接形成されてもよい。本実施形態の被加工層3は、TEOS(Tetraethyl Orthosilicate)膜であり、プラズマCVD(Chemical Vapor Deposition)により形成される。本実施形態の被加工層3の膜厚は、100nmである。
第1マスク層4の例は、BARC(Bottom Anti Reflective Coating)膜であり、レジスト層5を露光する際の反射防止膜として機能する。本実施形態の第1マスク層4は、有機膜であり、スピン塗布により形成される。本実施形態の第1マスク層4の膜厚は、60nmである。
次に、リソグラフィにより、レジスト層5に第1開口部H、第2開口部H、および第3開口部Hを形成する(図1(b))。このリソグラフィは例えば、ArF液浸露光機を用いて行われる。第1開口部Hは、第1凹部の例であり、第2および第3開口部H、Hは、第2凹部の例である。また、第1、第2、および第3開口部H、H、Hはそれぞれ、第1、第2、第3凹部の例でもある。
図1(b)は、第1開口部HのX方向の幅Wと、第2開口部HのX方向の幅Wと、第3開口部HのX方向の幅Wを示している。幅Wは、例えば110nmである。幅Wは、例えば170nmであり、幅Wより長く設定されている。幅Wは、例えば1μmであり、幅Wより長く設定されている。幅Wは第1幅の例であり、幅W、Wは第2幅の例である。また、幅W、W、Wはそれぞれ、第1、第2、第3幅の例でもある。
本実施形態の第1開口部Hは、メモリセル部内のホールパターンである。よって、幅Wは、第1開口部Hの直径を表す。本実施形態の第2開口部Hは、周辺回路部内のホールパターンである。よって、幅Wは、第2開口部Hの直径を表す。本実施形態の第3開口部Hは、Y方向に延びるアライメントマーク用の溝パターンである。よって、幅Wは、第3開口部Hの線幅を表す。
次に、基板1の全面に第2マスク層6を形成する(図2(a))。その結果、第1、第2、および第3開口部H、H、H内に第2マスク層6が形成される。第2マスク層6は、第3膜の例である。
本実施形態の第2マスク層6は、シリコン酸化膜などの無機膜であり、ALD(Atomic Layer Deposition)により形成される。本実施形態の第2マスク層6の膜厚は、20nmである。本実施形態の第2マスク層6は、基板1の全面にコンフォーマルに形成される。その結果、第1、第2、および第3開口部H、H、Hの側面および底面に第2マスク層6が形成される。
次に、ポリマーを含む液体のスピン塗布により、第1、第2、および第3開口部H、H、H内の第2マスク層6上にポリマー膜7を形成する(図2(b))。本実施形態のポリマーは、PS−b−PMMA(ポリスチレン−b−ポリメチルメタクリレート)などのBCPであり、従って、本実施形態のポリマー膜7はBCP膜である。ポリマー膜7は、第4膜の例である。
図2(b)は、第1開口部H内のポリマー膜7の最小膜厚Tと、第2開口部H内のポリマー膜7の最小膜厚Tと、第3開口部H内のポリマー膜7の最小膜厚Tを示している。最小膜厚Tは、第1最小膜厚の例であり、最小膜厚T、Tは、第2最小膜厚の例である。また、最小膜厚T、T、Tはそれぞれ、第1、第2、第3最小膜厚の例でもある。
第1開口部H内のポリマー膜7の表面は、おおむね凹形状である。よって、最小膜厚Tは、第1開口部H内のポリマー膜7の中央部分における膜厚に相当する。これは、最小膜厚T、Tについても同様である。本実施形態では、幅Wが幅Wより長く、幅Wが幅Wより長いため、最小膜厚Tが最小膜厚Tより薄くなっており、最小膜厚Tが最小膜厚Tより薄くなっている。
図8は、第1実施形態のBCPの分子構造を示す概略図である。
本実施形態のBCPは、複数のPMMAモノマーMを含むPMMAブロックBと、複数のPSモノマーMを含むPSブロックBからなる。PMMAブロックBは、第1部分の例であり、かつ第1ポリマーブロックの例である。PSブロックBは、第2部分の例であり、かつ第2ポリマーブロックの例である。
本実施形態のPMMAブロックBとPSブロックBの比率や分子量は、BCP膜内に所定のシリンダー相が形成されるように設定されている。具体的には、第1開口部HのBCP膜内に、PMMAブロックBによる直径20nmのシリンダー相が形成されるように、比率や分子量が設定されている。
以下、図3(a)〜図7(b)を参照し、本実施形態のパターン形成方法の説明を続ける。
次に、基板1のアニールを行い、PMMAブロックBとPSブロックBとを相分離により分離させる(図3(a))。その結果、ポリマー膜7内に、PMMAブロックBを含む第1パターン7aと、PSブロックBを含む第2パターン7bが形成される。上記のアニールは例えば、窒素(N)雰囲気にて250℃で1分間行われる。本実施形態では、第1パターン7aとして、シリンダー相と呼ばれる柱状のパターンが形成される。この際、第1開口部H等は、第1パターン7aの位置や形状を調整するためのガイドとして機能する。
本実施形態では、第1開口部H内でポリマー膜7の相分離が発生し、第1開口部Hのポリマー膜7内に、第1パターン7aが1つだけ形成される。理由は、第1開口部H内で相分離が発生し、第1開口部H内に第1パターン7aが1つだけ形成されるように、第1開口部Hの幅Wが設定されているからである。第1開口部H内の第1パターン7aは、第1開口部Hの中央部分に形成される。
また、本実施形態では、第2開口部H内でポリマー膜7の相分離が発生せず、第2開口部Hのポリマー膜7内には、第1パターン7aは形成されない。理由は、第2開口部Hの幅Wが、相分離が発生する幅である第1開口部Hの幅Wからずれているからである。
また、本実施形態では、第3開口部H内でポリマー膜7の相分離が発生し、第3開口部Hのポリマー膜7内に、複数の第1パターン7aが形成される。理由は、第3開口部Hの幅Wが大きいため、PMMAブロックBとPSブロックBがポリマー膜7内で自由に動きやすいからである。第3開口部H内の第1パターン7aは、第3開口部Hの外周部分にランダムに形成される。
なお、本実施形態では、第2開口部H内に1つまたは複数の第1パターン7aが形成されてもよい。また、本実施形態では、第3開口部H内に第1パターン7aが1つだけ形成されてもよいし、第3開口部H内に第1パターン7aが形成されなくてもよい。
図9は、第1実施形態の第3開口部H内の第1パターン7aの例を示す斜視図である。
図9(a)は、第3開口部H内の第1パターン7aの第1の例を示している。第1の例では、第1パターン7aがZ方向に平行に延びている。
図9(b)は、第3開口部H内の第1パターン7aの第2の例を示している。第2の例では、第1パターン7aがZ方向に垂直に延びている。
なお、第1開口部H内の第1パターン7aは、第1の例と同様に、Z方向に平行に延びるように形成される。
以下、図3(b)〜図7(b)を参照し、本実施形態のパターン形成方法の説明を続ける。
次に、ポリマー膜7を現像することで、第1パターン7aを選択的に除去し、第2パターン7bを残存させる(図3(b))。その結果、第1開口部Hのポリマー膜7に1つの開口部Pが形成され、第3開口部Hのポリマー膜7に複数の開口部Pが形成される。本実施形態の開口部Pは、直径20nmのホールパターンである。上記の現像は例えば、ポリマー膜7にVUV光(真空紫外光)を照射してPMMAブロックBの結合を切断し、PMMAをIPA(イソプロピルアルコール)に溶かすことで行われる。
次に、RIE(Reactive Ion Etching)により、開口部P、Pの底部のポリマー膜7を除去する(図4(a))。その結果、開口部P、P内に第2マスク層6が露出する。この際、第3開口部Hのポリマー膜7の膜厚が中央部分で薄いため、第3開口部Hのポリマー膜7の中央部分にも開口部Pが形成される。
次に、ポリマー膜7(第2パターン7b)をマスクとして使用して、開口部P、Pの底部の第2マスク層6をエッチングにより除去する(図4(b))。その結果、開口部P、Pが第2マスク層6に転写され、開口部P、P内に第1マスク層4が露出する。
次に、ポリマー膜7と第2マスク層6の少なくともいずれかをマスクとして使用して、開口部P、Pの底部の第1マスク層4をエッチングにより除去する(図5(a))。その結果、開口部P、Pが第1マスク層4に転写され、開口部P、P内に被加工層3が露出する。なお、第1マスク層4とポリマー膜7は共に有機膜であるため、第1マスク層4のエッチング中にポリマー膜7も除去される。
このようにして、開口部Pが、第1開口部H内の第2マスク層6と、第1開口部H下の第1マスク層4とを貫通する。同様に、複数の開口部Pが、第1開口部H内の第2マスク層6と、第1開口部H下の第1マスク層4とを貫通する。一方、第2開口部H内の第2マスク層6や、第2開口部H下の第1マスク層4には、このような開口部は形成されない。
次に、メタン(CH)ガスとテトラフルオロメタン(CF)ガスとの混合ガスを使用して、有機膜8を形成する(図5(b))。本実施形態の有機膜8は、炭素とフッ素を含有するフルオロカーボン膜であり、上記の混合ガスを用いて低バイアスでプラズマを発生させることで形成される。有機膜8はさらに、水素を含有していてもよい。有機膜8は、図4(b)や図5(a)のエッチングを行ったエッチングチャンバ内で行われる。有機膜8は、第5膜の例である。
本実施形態の有機膜8は、被加工層3、第1マスク層4、レジスト層5、および第2マスク層6上に、第1開口部Hを塞ぎ、第2および第3開口部H、Hを塞がないように形成される。矢印Aは、有機膜8の端部同士が第1開口部Hの上方で接触し、第1開口部Hの開口端(上端)が有機膜8により塞がれた様子を示している。矢印A、Aは、第2および第3開口部H、Hの開口端(上端)が有機膜8により塞がれていない様子を示している。有機膜8は、第1マスク層4、レジスト層5、または第2マスク層6の表面に形成された部分8aと、被加工層3の表面に形成された部分8bとを含んでいる。
本実施形態では、第1開口部Hの幅Wが、第2開口部Hの幅Wや、第3開口部Hの幅Wよりも短く設定されている。そのため、第1開口部Hは、第2および第3開口部H、Hが塞がれるより前に塞がれる。よって、本実施形態では、第1開口部Hが塞がれるまで有機膜8の堆積を継続し、第2および第3開口部H、Hが塞がれる前に有機膜8の堆積を終了する。
なお、有機膜8は、メタン(CH)ガスのみを使用して形成してもよい。この場合、有機膜8は、炭素を含有し、フッ素を含有しないカーボン膜となる。この有機膜8はさらに、水素を含有していてもよい。
次に、酸素(O)ガスを使用して、有機膜8を等方的にエッチングする(図6(a))。その結果、第2開口部H内の有機膜8が除去され、第2開口部H内の第2マスク層6が露出する。
第1開口部Hは塞がれているため、第1開口部H内の有機膜8まで酸素イオンや酸素ラジカルは届きにくい。一方、第2開口部Hは塞がれていないため、第2開口部H内の有機膜8まで酸素イオンや酸素ラジカルが届きやすい。よって、第1開口部Hが有機膜8で塞がれた状態で、第2開口部H内の第2マスク層6を露出させることができる。この際、第3開口部H内の有機膜8の部分8bは残っていてもよいし、残っていなくてもよい。
なお、本実施形態の第2マスク層6は、無機膜である。そのため、第2開口部H内の第2マスク層6は、第2開口部H内の有機膜8をエッチングする際にエッチングストッパとして機能する。よって、本実施形態では、第2開口部Hの横方向の寸法を、第2マスク層6により高精度に制御することができる。
次に、有機膜8をマスクとして使用して、第2開口部Hの底面の第2マスク層6をRIEにより除去する(図6(b))。その結果、第2開口部Hの底面に第1マスク層4が露出する。この際、第3開口部Hの底面に残っていた第2マスク層6も除去される。
次に、有機膜8をマスクとして使用して、第2開口部H下の第1マスク層4をRIEにより除去する(図7(a))。その結果、第2開口部H下に被加工層3が露出する。この際、第3開口部Hの底面に残っていた第1マスク層4も除去される。
なお、第1マスク層4と有機膜8は共に有機膜であるため、第1マスク層4のエッチング中に有機膜8もエッチングされる。よって、図7(a)のエッチングにおいて、基板1上のある場所で有機膜8が除去された場合には、その後、その場所のレジスト層5や第2マスク層6がマスクとして機能する。
図7(a)では、第1開口部Hや第3開口部Hの有機膜8が完全に除去されるまでオーバーエッチングを行う。この際、第1開口部Hの底面には第2マスク層6が残っているため、開口部Pが拡大することは防止される。
このようにして、第2開口部H内の第2マスク層6と、第2開口部H下の第1マスク層4が除去され、第2開口部H下に被加工層3が露出する。図7(a)は、第2開口部H内の第2マスク層6と、第2開口部H下の第1マスク層4とを貫通する開口部Pを示している。同様に、第3開口部H内に残っていた第2マスク層6と、第3開口部H下に残っていた第1マスク層4が除去され、第3開口部H下に被加工層3がより広く露出する。一方、第1開口部H下では、開口部P内に被加工層3がすでに露出している。
次に、第1マスク層4、レジスト層5、および第2マスク層6の少なくともいずれかをマスクとして使用して、被加工層3をRIEにより加工する(図7(b))。その結果、第1、第2、および第3開口部H、H、H下の被加工層3にそれぞれ、第1、第2、および第3開口部R、R、Rが形成される。第2マスク層6は、このRIEの際に除去される。その後、第1マスク層4とレジスト層5とをアッシングにより除去する。
図7(b)は、第1開口部RのX方向の幅Lと、第2開口部RのX方向の幅Lと、第3開口部RのX方向の幅Lを示している。本実施形態の第1開口部Rは、メモリセル部内のホールパターンであり、幅(直径)Lは20nmである。本実施形態の第2開口部Rは、周辺回路部内のホールパターンであり、幅(直径)Lは100nmである。幅Lは、幅Lより長くなっている。本実施形態の第3開口部Rは、Y方向に延びるアライメントマーク用の溝パターンであり、幅(線幅)Lは1μmである。幅Lは、幅Lより長くなっている。
その後、第1、第2、および第3開口部R、R、R内に金属材料が埋め込まれる。これにより、第1および第2開口部R、R内にコンタクトプラグが形成され、第3開口部R内にアライメントマークが形成される。
以上のように、本実施形態においては、ポリマー膜7をマスクとして使用して、第1開口部H下の第1マスク層4を加工し、有機膜8をマスクとして使用して、第2および第3開口部H、H下の第1マスク層4を加工する。よって、本実施形態によれば、リソグラフィを第1〜第3開口部H〜Hを形成する際に1回実行するだけで(図1(b)参照)、被加工層3に所望の寸法の第1〜第3開口部R〜Rを形成することができる。
本実施形態では、有機膜8をマスクとして使用することで、リソグラフィを2回以上実行することを回避することができる。例えば、エッチングの後にリソグラフィを実行する場合、基板1をエッチングチャンバから露光機に移動させる必要がある。一方、本実施形態の有機膜8は、図5(b)で説明したように、エッチングチャンバ内で形成することができる。よって、本実施形態によれば、リソグラフィを2回以上実行する場合に比べて、半導体装置の製造工程を簡略化することが可能となる。
本実施形態では、ポリマー膜7をマスクとして使用することで、第1開口部Hの幅Wよりも短い幅Lを有する第1開口部Rを形成することができ、微細パターンを形成することができる。本実施形態によれば、このような微細パターンをその他のパターンと共に1回のリソグラフィで形成することが可能となる。
以上のように、本実施形態によれば、寸法の異なる複数のパターンを効率的に形成することが可能となる。
なお、第1および第2開口部R、Rは、コンタクトホール以外の凹部でもよい。このような凹部の例は、L/S(Line and Space)パターンのスペース部である。同様に、第3開口部Rは、アライメントマーク用の溝以外の凹部でもよい。
また、ポリマー膜7のポリマーは、PS−b−PMMA以外のBCPでもよい。また、第2マスク層6は、シリコン酸化膜以外の無機膜でもよい。また、レジスト層5は、レジスト層以外のマスク層に置き換えてもよい。例えば、レジスト層5は、SOC(Spin on Carbon)膜や、SOC膜とシリコン酸化膜とを含む積層膜に置き換えてもよい。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な方法は、その他の様々な形態で実施することができる。また、本明細書で説明した方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
1:基板、2:下地層、3:被加工層、4:第1マスク層、
5:レジスト層、6:第2マスク層、7:ポリマー膜、
7a:第1パターン、7b:第2パターン、8:有機膜

Claims (9)

  1. 基板上に被加工層を形成し、
    前記被加工層上に第1膜を形成し、
    前記第1膜上に第2膜を形成し、
    前記第2膜に、第1幅を有する第1凹部と、前記第1幅よりも長い第2幅を有する第2凹部とを形成し、
    前記第1および第2凹部内に第3膜を形成し、
    前記第1および第2凹部内の前記第3膜上に、第1部分と第2部分とを有するポリマーを含む第4膜を形成し、
    前記第1部分と前記第2部分との相分離により、前記第4膜内に、前記第1部分を含む第1パターンと、前記第2部分を含む第2パターンとを形成し、
    前記第1パターンを除去し、
    前記第2パターンをマスクとして使用して、前記第1凹部内の前記第3膜を加工し、
    前記第2パターンと前記第3膜の少なくともいずれかをマスクとして使用して、前記第1凹部下の前記第1膜を加工し、
    前記第1、第2、および第3膜上に、前記第1凹部を塞ぎ、前記第2凹部を塞がない第5膜を形成し、
    前記第5膜をマスクとして使用して、前記第2凹部内の前記第3膜と、前記第2凹部下の前記第1膜とを加工し、
    前記第1、第2、および第3膜の少なくともいずれかをマスクとして使用して、前記被加工層を加工する、
    ことを含むパターン形成方法。
  2. 前記相分離は、前記第1凹部内で発生し、前記第2凹部内では発生しない、請求項1に記載のパターン形成方法。
  3. 前記相分離は、前記第1および第2凹部内で発生する、請求項1に記載のパターン形成方法。
  4. 前記第3膜は、前記第1凹部内で第1最小膜厚を有し、前記第2凹部内で前記第1最小膜厚よりも薄い第2最小膜厚を有するように形成される、請求項1から3のいずれか1項に記載のパターン形成方法。
  5. 前記ポリマーは、前記第1部分として第1ポリマーブロックを有し、前記第2部分として第2ポリマーブロックを有するブロックコポリマーである、請求項1から4のいずれか1項に記載のパターン形成方法。
  6. 前記第5膜は、炭素を含有する、請求項1から5のいずれか1項に記載のパターン形成方法。
  7. 基板上に被加工層を形成し、
    前記被加工層上に第1膜を形成し、
    前記第1膜上に第2膜を形成し、
    前記第2膜に、第1幅を有する第1凹部と、前記第1幅よりも長い第2幅を有する第2凹部と、前記第2幅よりも長い第3幅を有する第3凹部とを形成し、
    前記第1、第2、および第3凹部内に第3膜を形成し、
    前記第1、第2、および第3凹部内の前記第3膜上に、第1部分と第2部分とを有するポリマーを含む第4膜を形成し、
    前記第1部分と前記第2部分との相分離により、前記第4膜内に、前記第1部分を含む第1パターンと、前記第2部分を含む第2パターンとを形成し、
    前記第1パターンを除去し、
    前記第2パターンをマスクとして使用して、前記第1凹部内の前記第3膜を加工し、
    前記第2パターンと前記第3膜の少なくともいずれかをマスクとして使用して、前記第1凹部下の前記第1膜を加工し、
    前記第1、第2、および第3膜上に、前記第1凹部を塞ぎ、前記第2および第3凹部を塞がない第5膜を形成し、
    前記第5膜をマスクとして使用して、前記第2および第3凹部内の前記第3膜と、前記第2および第3凹部下の前記第1膜とを加工し、
    前記第1、第2、および第3膜の少なくともいずれかをマスクとして使用して、前記被加工層を加工する、
    ことを含むパターン形成方法。
  8. 前記相分離は、前記第1および第3凹部内で発生し、前記第2凹部内では発生しない、請求項7に記載のパターン形成方法。
  9. 前記第3膜は、前記第1凹部内で第1最小膜厚を有し、前記第2凹部内で前記第1最小膜厚よりも薄い第2最小膜厚を有し、前記第3凹部内で前記第2最小膜厚よりも薄い第3最小膜厚を有するように形成される、請求項7または8に記載のパターン形成方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019245013A1 (ja) * 2018-06-22 2019-12-26 関東電化工業株式会社 硫黄原子を含むガス分子を用いたプラズマエッチング方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112016007030T5 (de) * 2016-07-01 2019-03-21 Intel Corporation Ausgekleidete Photobucket-Strucktur zur Bildung von BEOL-Zwischenverbindungen
CN109456072B (zh) * 2018-11-23 2021-01-29 安徽瑞泰新材料科技有限公司 一种水泥窑用抗结皮浇注料及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008193098A (ja) * 2007-02-06 2008-08-21 Samsung Electronics Co Ltd ダブルパターニング工程を用いる半導体素子の微細パターン形成方法
US20140094015A1 (en) * 2012-09-28 2014-04-03 Kabushiki Kaisha Toshiba Alignment measurement system, overlay measurement system, and method for manufacturing semiconductor device
US20140097152A1 (en) * 2012-10-09 2014-04-10 Kabushiki Kaisha Toshiba Self-assembled pattern forming method
JP2014192400A (ja) * 2013-03-27 2014-10-06 Nikon Corp マーク形成方法、マーク検出方法、及びデバイス製造方法
US20140377956A1 (en) * 2013-06-19 2014-12-25 Kabushiki Kaisha Toshiba Pattern forming method
JP2015050322A (ja) * 2013-09-02 2015-03-16 日本電信電話株式会社 パターン形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011129874A (ja) 2009-11-19 2011-06-30 Toshiba Corp パターン形成方法及びパターン形成装置
JP5112500B2 (ja) 2010-11-18 2013-01-09 株式会社東芝 パターン形成方法
JP5813607B2 (ja) 2012-09-27 2015-11-17 株式会社東芝 パターン形成方法及びリソグラフィ原版の製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008193098A (ja) * 2007-02-06 2008-08-21 Samsung Electronics Co Ltd ダブルパターニング工程を用いる半導体素子の微細パターン形成方法
US20140094015A1 (en) * 2012-09-28 2014-04-03 Kabushiki Kaisha Toshiba Alignment measurement system, overlay measurement system, and method for manufacturing semiconductor device
JP2014072313A (ja) * 2012-09-28 2014-04-21 Toshiba Corp アライメント計測システム、重ね合わせ計測システム及び半導体装置の製造方法
US20140097152A1 (en) * 2012-10-09 2014-04-10 Kabushiki Kaisha Toshiba Self-assembled pattern forming method
JP2014078540A (ja) * 2012-10-09 2014-05-01 Toshiba Corp 自己組織化パターンの形成方法
JP2014192400A (ja) * 2013-03-27 2014-10-06 Nikon Corp マーク形成方法、マーク検出方法、及びデバイス製造方法
US20140377956A1 (en) * 2013-06-19 2014-12-25 Kabushiki Kaisha Toshiba Pattern forming method
JP2015004745A (ja) * 2013-06-19 2015-01-08 株式会社東芝 パターン形成方法
JP2015050322A (ja) * 2013-09-02 2015-03-16 日本電信電話株式会社 パターン形成方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019245013A1 (ja) * 2018-06-22 2019-12-26 関東電化工業株式会社 硫黄原子を含むガス分子を用いたプラズマエッチング方法
JPWO2019245013A1 (ja) * 2018-06-22 2021-06-24 関東電化工業株式会社 硫黄原子を含むガス分子を用いたプラズマエッチング方法
US11315797B2 (en) 2018-06-22 2022-04-26 Kanto Denka Kogyo Co., Ltd. Plasma etching method using gas molecule containing sulfur atom
JP7181931B2 (ja) 2018-06-22 2022-12-01 関東電化工業株式会社 硫黄原子を含むガス分子を用いたプラズマエッチング方法

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