JP2017054879A - Method and device of manufacturing semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a method and device of manufacturing a semiconductor device capable of suppressing deflection of a semiconductor chip.SOLUTION: According to an embodiment, a method of manufacturing a semiconductor device is provided. In the method of manufacturing a semiconductor device, a controller chip 11 that is a first semiconductor chip is placed on a substrate 10. A NAND chip 21 that is a second semiconductor chip on which an adhesive layer 12 is adhered is placed on the substrate 10 in a state where the adhesive layer 12 is directed to the substrate 10 side. When the second semiconductor chip is placed on the substrate 10, a viscosity of a first portion of the adhesive layer 12 is made to be lower than a viscosity of the second portion, and the first semiconductor chip is buried into the adhesive layer 12. The first portion is within a range placed on the first semiconductor chip, of the adhesive layer 12. The second portion is around the first portion, of the adhesive layer 12. The second semiconductor chip is adhered to the substrate 10 via the adhesive layer 12.SELECTED DRAWING: Figure 4

Description

本実施形態は、半導体装置の製造方法および製造装置に関する。   The present embodiment relates to a semiconductor device manufacturing method and a manufacturing apparatus.

複数種の半導体チップがパッケージ内に搭載された半導体装置が知られている。複数種の半導体チップを備える積層構造を形成する手法の一つとして、基板上に載置された第１の半導体チップを接着層へ埋め込みながら、接着層の上に第２の半導体チップを積層する手法がある。かかる手法では、接着層への第１の半導体チップの埋め込みに起因して生じ得る第２の半導体チップのたわみを抑制できることが望まれている。   A semiconductor device in which a plurality of types of semiconductor chips are mounted in a package is known. As one method of forming a laminated structure including a plurality of types of semiconductor chips, the second semiconductor chip is laminated on the adhesive layer while the first semiconductor chip placed on the substrate is embedded in the adhesive layer. There is a technique. In such a technique, it is desired to be able to suppress the deflection of the second semiconductor chip that may be caused by embedding the first semiconductor chip in the adhesive layer.

米国特許出願公開第２０１３／００６２７５８号明細書US Patent Application Publication No. 2013/0062758

一つの実施形態は、半導体チップのたわみを抑制可能とする半導体装置の製造方法および製造装置を提供することを目的とする。   An object of one embodiment is to provide a manufacturing method and a manufacturing apparatus of a semiconductor device capable of suppressing the deflection of a semiconductor chip.

一つの実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法では、基板に第１の半導体チップを載置する。接着層が貼り合わせられた第２の半導体チップを、接着層を基板側へ向けた状態で基板に載置する。第２の半導体チップを基板に載置する際には、接着層のうち第１の部分の粘度が第２の部分の粘度より低い状態として、接着層へ第１の半導体チップを埋め込ませる。第１の部分は、接着層のうち第１の半導体チップ上に載置される範囲にある部分である。第２の部分は、接着層のうち第１の部分の周囲にある部分である。接着層を介して基板に第２の半導体チップを接着する。   According to one embodiment, a method for manufacturing a semiconductor device is provided. In the method for manufacturing a semiconductor device, a first semiconductor chip is placed on a substrate. The second semiconductor chip to which the adhesive layer is bonded is placed on the substrate with the adhesive layer facing the substrate. When placing the second semiconductor chip on the substrate, the first semiconductor chip is embedded in the adhesive layer with the viscosity of the first portion of the adhesive layer being lower than the viscosity of the second portion. The first portion is a portion in the range where the adhesive layer is placed on the first semiconductor chip. The second part is a part of the adhesive layer around the first part. The second semiconductor chip is bonded to the substrate through the adhesive layer.

図１は、第１の実施形態にかかる製造方法を用いて製造される半導体装置の構成を模式的に示す第１側面図である。FIG. 1 is a first side view schematically showing a configuration of a semiconductor device manufactured by using the manufacturing method according to the first embodiment. 図２は、図１に示す半導体装置の第２側面図である。FIG. 2 is a second side view of the semiconductor device shown in FIG. 図３は、図１に示す半導体装置の上面図である。3 is a top view of the semiconductor device shown in FIG. 図４は、第１の実施形態にかかる半導体装置の製造方法の手順を説明する図である。FIG. 4 is a diagram for explaining the procedure of the semiconductor device manufacturing method according to the first embodiment. 図５は、図４に示す熱伝導調整部材の上面図である。FIG. 5 is a top view of the heat conduction adjusting member shown in FIG. 図６は、第１の実施形態の製造方法における接着層の溶融時の粘度について説明する図である。FIG. 6 is a diagram illustrating the viscosity at the time of melting of the adhesive layer in the manufacturing method of the first embodiment. 図７は、第２の実施形態にかかる半導体装置の製造方法の手順を説明する図である。FIG. 7 is a diagram for explaining the procedure of the semiconductor device manufacturing method according to the second embodiment.

以下に添付図面を参照して、実施形態にかかる半導体装置の製造方法および製造装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。   A semiconductor device manufacturing method and a manufacturing apparatus according to embodiments will be described below in detail with reference to the accompanying drawings. Note that the present invention is not limited to these embodiments.

（第１の実施形態）
図１は、第１の実施形態にかかる製造方法を用いて製造される半導体装置の構成を模式的に示す第１側面図である。図２は、図１に示す半導体装置の第２側面図である。図３は、図１に示す半導体装置の上面図である。半導体装置１は、半導体チップの積層構造を備える。半導体装置１は、例えば、コントローラ組み込み型のＮＡＮＤフラッシュメモリである。 (First embodiment)
FIG. 1 is a first side view schematically showing a configuration of a semiconductor device manufactured by using the manufacturing method according to the first embodiment. FIG. 2 is a second side view of the semiconductor device shown in FIG. 3 is a top view of the semiconductor device shown in FIG. The semiconductor device 1 has a laminated structure of semiconductor chips. The semiconductor device 1 is, for example, a controller-embedded NAND flash memory.

図１に示す第１側面図は、図３に示す矢印Ａの向きから半導体装置１を見たときの側面図である。図２に示す第２側面図は、図３に示す矢印Ｂの向きから半導体装置１を見たときの側面図である。   The first side view shown in FIG. 1 is a side view when the semiconductor device 1 is viewed from the direction of the arrow A shown in FIG. The second side view shown in FIG. 2 is a side view when the semiconductor device 1 is viewed from the direction of the arrow B shown in FIG.

半導体装置１は、基板１０上にコントローラチップ１１および８個のＮＡＮＤチップ２１〜２４，３１〜３４が混載されている。なお、図１、図２および図３において、半導体装置１は、封止部材１３を透視した状態として示している。   In the semiconductor device 1, a controller chip 11 and eight NAND chips 21 to 24 and 31 to 34 are mixedly mounted on a substrate 10. 1, 2, and 3, the semiconductor device 1 is shown in a state where the sealing member 13 is seen through.

第１の半導体チップであるコントローラチップ１１は、ＮＡＮＤチップ２１〜２４，３１〜３４でのデータの書き込みおよび読み出しを制御するコントローラである。コントローラチップ１１は、基板１０上に配置されている。コントローラチップ１１は、ＮＡＮＤチップ２１〜２４，３１〜３４より小さい矩形の平面形状を備える。コントローラチップ１１は、接着層１２の中に埋め込まれている。図１および図２において、接着層１２の内部にあるコントローラチップ１１を破線で示している。   The controller chip 11 that is the first semiconductor chip is a controller that controls writing and reading of data in the NAND chips 21 to 24 and 31 to 34. The controller chip 11 is disposed on the substrate 10. The controller chip 11 has a rectangular planar shape smaller than the NAND chips 21 to 24 and 31 to 34. The controller chip 11 is embedded in the adhesive layer 12. In FIG. 1 and FIG. 2, the controller chip 11 inside the adhesive layer 12 is indicated by a broken line.

第２の半導体チップであるＮＡＮＤチップ２１〜２４，３１〜３４は、データを保持する不揮発性のメモリチップである。ＮＡＮＤチップ２１〜２４，３１〜３４は、接着層１２の上に積層されている。ＮＡＮＤチップ２１〜２４，３１〜３４のうち最下層のＮＡＮＤチップ２１は、接着層１２を介して基板１０に接合されている。ＮＡＮＤチップ２１〜２４，３１〜３４は、互いに不図示の接着層を介して接合されている。   NAND chips 21 to 24 and 31 to 34, which are second semiconductor chips, are nonvolatile memory chips that hold data. The NAND chips 21 to 24 and 31 to 34 are stacked on the adhesive layer 12. Of the NAND chips 21 to 24 and 31 to 34, the lowermost NAND chip 21 is bonded to the substrate 10 through the adhesive layer 12. The NAND chips 21 to 24 and 31 to 34 are joined to each other via an adhesive layer (not shown).

ＮＡＮＤチップ２１〜２４，３１〜３４は、いずれも矩形の平面形状を備える。ＮＡＮＤチップ２１〜２４，３１〜３４のうち下から４層目までの４個のＮＡＮＤチップ２１〜２４は、上面の第１辺側の部分に電極２７が設けられている。第１辺は、矩形のうち矢印Ｂの向きにおける手前側に位置する辺とする。各ＮＡＮＤチップ２１〜２４には、第１辺に沿って複数の電極２７が設けられている。電極２７は、例えばアルミパッドである。   Each of the NAND chips 21 to 24 and 31 to 34 has a rectangular planar shape. Of the NAND chips 21 to 24 and 31 to 34, the four NAND chips 21 to 24 from the bottom to the fourth layer are provided with the electrode 27 on the first side of the upper surface. The first side is a side located on the near side in the direction of arrow B in the rectangle. Each of the NAND chips 21 to 24 is provided with a plurality of electrodes 27 along the first side. The electrode 27 is an aluminum pad, for example.

ＮＡＮＤチップ２１〜２４は、上面のうち電極２７が設けられている第１辺側の部分が覆われないように、互いに位置をずらして積層されている。ＮＡＮＤチップ２１〜２４は、第１辺側の部分が階段をなすように積層されている。基板１０には、電極２７に対応する複数の接続端子２６が設けられている。   The NAND chips 21 to 24 are stacked with their positions shifted so that the portion on the first side where the electrode 27 is provided on the upper surface is not covered. The NAND chips 21 to 24 are stacked such that the first side portion has a staircase. A plurality of connection terminals 26 corresponding to the electrodes 27 are provided on the substrate 10.

ワイヤ２５は、各ＮＡＮＤチップ２１〜２４の電極２７と基板１０の接続端子２６とを電気的に接続する。ワイヤ２５には、例えば金、銅あるいは銀を用いる。ワイヤ２５による電極２７と接続端子２６との接続は、ワイヤボンディングにより形成される。各ＮＡＮＤチップ２１〜２４を階段状に積層してから、各ＮＡＮＤチップ２１〜２４の電極２７へのワイヤボンディングが実施される。なお、図２では、ワイヤ２５、接続端子２６および電極２７の図示を省略している。図３では、ワイヤ２５の図示を省略している。   The wires 25 electrically connect the electrodes 27 of the NAND chips 21 to 24 and the connection terminals 26 of the substrate 10. For the wire 25, for example, gold, copper or silver is used. The connection between the electrode 27 and the connection terminal 26 by the wire 25 is formed by wire bonding. After the NAND chips 21 to 24 are stacked stepwise, wire bonding to the electrodes 27 of the NAND chips 21 to 24 is performed. 2, illustration of the wire 25, the connection terminal 26, and the electrode 27 is omitted. In FIG. 3, the wire 25 is not shown.

ＮＡＮＤチップ２１〜２４，３１〜３４のうち下から５層目のＮＡＮＤチップ３１は、下から４層目のＮＡＮＤチップ２４のうち第１辺側の部分を空けて、ＮＡＮＤチップ２４上に積層されている。   The NAND chip 31 in the fifth layer from the bottom among the NAND chips 21 to 24 and 31 to 34 is stacked on the NAND chip 24 with a portion on the first side of the NAND chip 24 in the fourth layer from the bottom. ing.

ＮＡＮＤチップ２１〜２４，３１〜３４のうちＮＡＮＤチップ３１から上側にある４個のＮＡＮＤチップ３１〜３４は、上面の第２辺側の部分に電極３７が設けられている。第２辺は、矩形のうち第１辺に対向する辺であって、矢印Ｂの向きにおける奥側に位置する辺とする。各ＮＡＮＤチップ３１〜３４には、第２辺に沿って複数の電極３７が設けられている。電極３７は、例えばアルミパッドである。   Of the NAND chips 21 to 24 and 31 to 34, the four NAND chips 31 to 34 above the NAND chip 31 are provided with electrodes 37 on the second side of the upper surface. The second side is a side facing the first side of the rectangle and is a side located on the far side in the direction of arrow B. Each of the NAND chips 31 to 34 is provided with a plurality of electrodes 37 along the second side. The electrode 37 is an aluminum pad, for example.

ＮＡＮＤチップ３１〜３４は、上面のうち電極３７が設けられている第２辺側の部分が覆われないように、互いに位置をずらして積層されている。ＮＡＮＤチップ３１〜３４は、第２辺側の部分が階段をなすように積層されている。基板１０には、電極３７に対応する複数の接続端子３６が設けられている。   The NAND chips 31 to 34 are stacked while being shifted from each other so that the portion on the second side where the electrode 37 is provided on the upper surface is not covered. The NAND chips 31 to 34 are stacked such that the second side portion has a staircase. A plurality of connection terminals 36 corresponding to the electrodes 37 are provided on the substrate 10.

ワイヤ３５は、各ＮＡＮＤチップ３１〜３４の電極３７と基板１０の接続端子３６とを電気的に接続する。ワイヤ３５には、例えば金あるいは銅を用いる。ワイヤ３５による電極３７と接続端子３６との接続は、ワイヤボンディングにより形成される。各ＮＡＮＤチップ３１〜３４を階段状に積層してから、各ＮＡＮＤチップ３１〜３４の電極３７へのワイヤボンディングが実施される。なお、図３ではワイヤ３５の図示を省略している。   The wire 35 electrically connects the electrode 37 of each NAND chip 31 to 34 and the connection terminal 36 of the substrate 10. For the wire 35, for example, gold or copper is used. The connection between the electrode 37 and the connection terminal 36 by the wire 35 is formed by wire bonding. After the NAND chips 31 to 34 are stacked stepwise, wire bonding to the electrodes 37 of the NAND chips 31 to 34 is performed. In addition, illustration of the wire 35 is abbreviate | omitted in FIG.

コントローラチップ１１の上面には、複数の電極１５が設けられている。電極１５は、例えばアルミパッドである。複数の電極１５は、コントローラチップ１１の矩形の各辺に沿って配列されている。基板１０には、電極１５に対応する複数の接続端子１４が設けられている。なお、図１および図２では、接続端子１４および電極１５の図示を省略している。電極１５および接続端子１４は、不図示のワイヤによって電気的に接続されている。ワイヤには、例えば金あるいは銅を用いる。   A plurality of electrodes 15 are provided on the upper surface of the controller chip 11. The electrode 15 is an aluminum pad, for example. The plurality of electrodes 15 are arranged along each rectangular side of the controller chip 11. A plurality of connection terminals 14 corresponding to the electrodes 15 are provided on the substrate 10. In FIGS. 1 and 2, the connection terminals 14 and the electrodes 15 are not shown. The electrode 15 and the connection terminal 14 are electrically connected by a wire (not shown). For the wire, for example, gold or copper is used.

接続端子１４，２６，３６は、基板１０の上面に形成されている。接続端子１４，２６，３６は、例えば、銅上にニッケルおよび金を無電解めっきしたものでる。基板１０の下面には、不図示の外部接続端子が形成されている。外部接続端子には、例えば、半田ボールあるいは半田バンプを用いる。基板１０には、接続端子１４，２６，３６と外部接続端子とを電気的に接続する部材、例えば配線層およびビアホールが形成されている。   The connection terminals 14, 26, 36 are formed on the upper surface of the substrate 10. The connection terminals 14, 26, and 36 are, for example, those obtained by electrolessly plating nickel and gold on copper. External connection terminals (not shown) are formed on the lower surface of the substrate 10. For example, solder balls or solder bumps are used for the external connection terminals. On the substrate 10, members for electrically connecting the connection terminals 14, 26, 36 and the external connection terminals, for example, wiring layers and via holes are formed.

封止部材１３は、基板１０上に設けられているＮＡＮＤチップ２１〜２４，３１〜３４を封止するモールド樹脂である。   The sealing member 13 is a mold resin that seals the NAND chips 21 to 24 and 31 to 34 provided on the substrate 10.

半導体装置１は、ＮＡＮＤチップ２１〜２４，３１〜３４を積層させた構造体の下にコントローラチップ１１を設けている。コントローラチップ１１は、ＮＡＮＤチップ２１〜２４，３１〜３４の構造体が占める範囲を基板１０へ投影させた場合における投影範囲のほぼ中央に位置している。   The semiconductor device 1 includes a controller chip 11 under a structure in which NAND chips 21 to 24 and 31 to 34 are stacked. The controller chip 11 is positioned substantially at the center of the projection range when the range occupied by the structures of the NAND chips 21 to 24 and 31 to 34 is projected onto the substrate 10.

かかる位置にコントローラチップ１１が配置されることで、半導体装置１は、各ＮＡＮＤチップ２１〜２４，３１〜３４とコントローラチップ１１との間の配線の長さを均一に近くすることができる。これにより、半導体装置１は、コントローラチップ１１と各ＮＡＮＤチップ２１〜２４，３１〜３４との間における信号伝送速度のばらつきを抑制可能とし、半導体装置１の動作を高速化できる。半導体装置１は、ＮＡＮＤチップ２１〜２４，３１〜３４とコントローラチップ１１との間の配線ごとにおいて均一に近い信号品質を得ることができる。また、半導体装置１は、積層構造およびコントローラチップ１１を基板１０上にて並列させる場合に比べて、平面構成を小型にすることができる。   By arranging the controller chip 11 at such a position, the semiconductor device 1 can make the lengths of the wirings between the NAND chips 21 to 24 and 31 to 34 and the controller chip 11 uniform. As a result, the semiconductor device 1 can suppress variations in signal transmission speed between the controller chip 11 and the NAND chips 21 to 24 and 31 to 34, and the operation of the semiconductor device 1 can be speeded up. The semiconductor device 1 can obtain nearly uniform signal quality for each wiring between the NAND chips 21 to 24 and 31 to 34 and the controller chip 11. Further, the semiconductor device 1 can have a smaller planar configuration as compared with the case where the stacked structure and the controller chip 11 are arranged in parallel on the substrate 10.

図４は、第１の実施形態にかかる半導体装置の製造方法の手順を説明する図である。半導体装置の製造方法において使用される製造装置は、ステージ４０および熱伝導調整部材４１を備える。基板１０は、熱伝導調整部材４１を介してステージ４０に載置される。ステージ４０は、熱を供給する加熱手段の機能を備える加熱ステージである。   FIG. 4 is a diagram for explaining the procedure of the semiconductor device manufacturing method according to the first embodiment. The manufacturing apparatus used in the semiconductor device manufacturing method includes a stage 40 and a heat conduction adjusting member 41. The substrate 10 is placed on the stage 40 via the heat conduction adjusting member 41. The stage 40 is a heating stage having a function of a heating means for supplying heat.

熱伝導調整部材４１は、ステージ４０の上に取り付けられている。熱伝導調整部材４１は、ステージ４０から接着層１２への熱伝導を調整する。熱伝導調整部材４１は、第１の部材である高熱伝導部材４２と、第２の部材である低熱伝導部材４３とを備える。基板１０は、熱伝導調整部材４１の上に載置される。   The heat conduction adjusting member 41 is attached on the stage 40. The heat conduction adjusting member 41 adjusts the heat conduction from the stage 40 to the adhesive layer 12. The heat conduction adjusting member 41 includes a high heat conduction member 42 that is a first member and a low heat conduction member 43 that is a second member. The substrate 10 is placed on the heat conduction adjusting member 41.

図５は、図４に示す熱伝導調整部材の上面図である。高熱伝導部材４２は、熱伝導調整部材４１の第１領域に設けられている。第１領域は、熱伝導調整部材４１上の基板１０のうちコントローラチップ１１が載置される領域の直下に位置する。高熱伝導部材４２は、コントローラチップ１１より若干小さい矩形をなす板部材である。高熱伝導部材４２には、高い熱伝導率を備える部材、例えば銅あるいはアルミニウムを用いる。   FIG. 5 is a top view of the heat conduction adjusting member shown in FIG. The high heat conduction member 42 is provided in the first region of the heat conduction adjusting member 41. The first region is located directly below the region where the controller chip 11 is placed in the substrate 10 on the heat conduction adjusting member 41. The high heat conductive member 42 is a plate member having a rectangular shape slightly smaller than the controller chip 11. For the high thermal conductivity member 42, a member having high thermal conductivity, for example, copper or aluminum is used.

低熱伝導部材４３は、熱伝導調整部材４１の第２領域に設けられている。第２領域は、熱伝導調整部材４１のうち第１領域以外の領域であって、第１領域の周囲全体の領域である。低熱伝導部材４３は、第１領域を開口とする板部材である。高熱伝導部材４２は、かかる開口に嵌め込まれている。低熱伝導部材４３には、高熱伝導部材４２より低い熱伝導率を備える部材、例えばＰＴＦＥ（polytetrafluoroethylene）等のフッ素樹脂材料を用いる。   The low heat conduction member 43 is provided in the second region of the heat conduction adjustment member 41. The second region is a region other than the first region in the heat conduction adjusting member 41 and is the entire region around the first region. The low heat conductive member 43 is a plate member having the first region as an opening. The high heat conductive member 42 is fitted into the opening. For the low thermal conductive member 43, a member having a lower thermal conductivity than the high thermal conductive member 42, for example, a fluororesin material such as PTFE (polytetrafluoroethylene) is used.

熱伝導調整部材４１は、ステージ４０上に着脱可能に設置されている。製造装置は、半導体装置の製造において一般的に使用されるステージ４０に熱伝導調整部材４１を組み合わせることで、基板１０上におけるコントローラチップ１１の位置に応じた熱伝導の調整が可能となる。   The heat conduction adjusting member 41 is detachably installed on the stage 40. The manufacturing apparatus can adjust the heat conduction according to the position of the controller chip 11 on the substrate 10 by combining the heat conduction adjusting member 41 with the stage 40 generally used in the manufacture of the semiconductor device.

高熱伝導部材４２および低熱伝導部材４３の間には、隙間を設けても良い。隙間を設けることで、高熱伝導部材４２から低熱伝導部材４３への熱伝導を低減できる。高熱伝導部材４２は、金属を用いたステージ４０と一体とされたものであっても良い。高熱伝導部材４２および低熱伝導部材４３の材料は、高熱伝導部材４２の熱伝導率が低熱伝導部材４３の熱伝導率より高ければ良く、いずれの材料を用いても良い。   A gap may be provided between the high heat conductive member 42 and the low heat conductive member 43. By providing the gap, heat conduction from the high heat conduction member 42 to the low heat conduction member 43 can be reduced. The high heat conductive member 42 may be integrated with the stage 40 using metal. The material of the high heat conductive member 42 and the low heat conductive member 43 may be any material as long as the heat conductivity of the high heat conductive member 42 is higher than the heat conductivity of the low heat conductive member 43.

図４（ａ）から（ｃ）は、それぞれ図２に示す平面に平行な断面を示している。図４（ａ）に示す工程では、ステージ４０に載置された熱伝導調整部材４１の上に基板１０を載置し、基板１０の上にコントローラチップ１１を載置する。コントローラチップ１１は、基板１０のうち、熱伝導調整部材４１における第１領域の真上の領域に配置される。コントローラチップ１１は、不図示の接着層を介して、基板１０に接着される。   FIGS. 4A to 4C each show a cross section parallel to the plane shown in FIG. In the step shown in FIG. 4A, the substrate 10 is placed on the heat conduction adjusting member 41 placed on the stage 40, and the controller chip 11 is placed on the substrate 10. The controller chip 11 is disposed in a region of the substrate 10 immediately above the first region of the heat conduction adjusting member 41. The controller chip 11 is bonded to the substrate 10 via an adhesive layer (not shown).

半導体チップを移送する移送手段は、図４（ｂ）に示すコレット保持治具４４および吸着コレット４５を備える。コレット保持治具４４は、吸着コレット４５を保持する。吸着コレット４５は、不図示の真空ポンプに接続されている。吸着コレット４５は、真空ポンプによる吸引力を利用して、移送対象である半導体チップの表面を吸着する。コレット保持治具４４は、吸着コレット４５に吸着された半導体チップを持ち上げ、持ち上げられた半導体チップを移送する。   The transfer means for transferring the semiconductor chip includes a collet holding jig 44 and a suction collet 45 shown in FIG. The collet holding jig 44 holds the suction collet 45. The suction collet 45 is connected to a vacuum pump (not shown). The suction collet 45 uses the suction force of the vacuum pump to suck the surface of the semiconductor chip to be transferred. The collet holding jig 44 lifts the semiconductor chip adsorbed by the adsorption collet 45 and transfers the lifted semiconductor chip.

図４（ｂ）に示す工程では、コレット保持治具４４は、接着層１２が貼り合わせられたＮＡＮＤチップ２１を基板１０上に移送する。接着層１２は、ＮＡＮＤチップ２１の下面全体に設けられている。吸着コレット４５は、ＮＡＮＤチップ２１の上面を吸着する。ＮＡＮＤチップ２１は、接着層１２が貼り付けられた下面を下に向けた状態で移送される。接着層１２は、例えば熱硬化性樹脂を用いたダイボンディングフィルムである。   In the step shown in FIG. 4B, the collet holding jig 44 transfers the NAND chip 21 to which the adhesive layer 12 is bonded onto the substrate 10. The adhesive layer 12 is provided on the entire lower surface of the NAND chip 21. The suction collet 45 sucks the upper surface of the NAND chip 21. The NAND chip 21 is transferred with the lower surface to which the adhesive layer 12 is attached facing downward. The adhesive layer 12 is a die bonding film using, for example, a thermosetting resin.

コレット保持治具４４は、コントローラチップ１１が載置されている基板１０上に、接着層１２およびＮＡＮＤチップ２１を載置する。ＮＡＮＤチップ２１は、接着層１２を基板１０側へ向けた状態で、基板１０に載置される。接着層１２がコントローラチップ１１および基板１０へ到達すると、接着層１２は、さらにコレット保持治具４４の動作によってコントローラチップ１１および基板１０へ押し付けられる。   The collet holding jig 44 places the adhesive layer 12 and the NAND chip 21 on the substrate 10 on which the controller chip 11 is placed. The NAND chip 21 is placed on the substrate 10 with the adhesive layer 12 facing the substrate 10 side. When the adhesive layer 12 reaches the controller chip 11 and the substrate 10, the adhesive layer 12 is further pressed against the controller chip 11 and the substrate 10 by the operation of the collet holding jig 44.

接着層１２は、ステージ４０から熱伝導調整部材４１および基板１０を伝播した熱を受けることによって軟化する。接着層１２は、加熱により、固形の状態から溶融状態へ変化する。コントローラチップ１１は、溶融状態とされた接着層１２へ埋め込まれる。コントローラチップ１１とともに、コントローラチップ１１の電極１５、接続端子１４、および電極１５と接続端子１４の間のワイヤも、接着層１２へ埋め込まれる。接着層１２は、コントローラチップ１１の周囲において、基板１０の上面に当接する。これにより、図４（ｃ）に示すように、ＮＡＮＤチップ２１は、接着層１２を介して基板１０に接着される。   The adhesive layer 12 is softened by receiving heat propagated from the stage 40 through the heat conduction adjusting member 41 and the substrate 10. The adhesive layer 12 changes from a solid state to a molten state by heating. The controller chip 11 is embedded in the adhesive layer 12 in a molten state. Along with the controller chip 11, the electrodes 15 of the controller chip 11, the connection terminals 14, and the wires between the electrodes 15 and the connection terminals 14 are also embedded in the adhesive layer 12. The adhesive layer 12 contacts the upper surface of the substrate 10 around the controller chip 11. As a result, as shown in FIG. 4C, the NAND chip 21 is bonded to the substrate 10 via the adhesive layer 12.

図６は、第１の実施形態の製造方法における接着層の溶融時の粘度について説明する図である。図６には、接着層１２内の位置と接着層１２の温度Ｔとの関係を表すグラフと、接着層１２内の位置と接着層１２の溶融時の粘度ηとの関係を表すグラフとを示している。接着層１２内の位置とは、コントローラチップ１１および接着層１２を含む断面に沿い、かつ基板１０の上面に平行な方向における位置とする。   FIG. 6 is a diagram illustrating the viscosity at the time of melting of the adhesive layer in the manufacturing method of the first embodiment. FIG. 6 includes a graph showing the relationship between the position in the adhesive layer 12 and the temperature T of the adhesive layer 12, and a graph showing the relationship between the position in the adhesive layer 12 and the viscosity η when the adhesive layer 12 is melted. Show. The position in the adhesive layer 12 is a position in a direction along the cross section including the controller chip 11 and the adhesive layer 12 and parallel to the upper surface of the substrate 10.

熱伝導調整部材４１は、低熱伝導部材４３が設けられている第２領域に比べ、高熱伝導部材４２が設けられている第１領域のほうが、ステージ４０からの熱の伝導の効率が高い（熱抵抗が低い）。接着層１２をコントローラチップ１１および基板１０へ到達させると、接着層１２のうちコントローラチップ１１上に載置される範囲の部分の加熱に比べ、その他の部分の加熱がより抑制される。   The heat conduction adjusting member 41 has higher heat conduction efficiency from the stage 40 in the first region in which the high heat conduction member 42 is provided than in the second region in which the low heat conduction member 43 is provided (heat Low resistance). When the adhesive layer 12 reaches the controller chip 11 and the substrate 10, the heating of other portions is further suppressed as compared with the heating of the portion of the adhesive layer 12 that is placed on the controller chip 11.

ここで、接着層１２のうちコントローラチップ１１上に載置される範囲の部分を、第１の部分とする。接着層１２のうち第１の部分以外の部分であって、第１の部分の周囲全体を第２の部分とする。   Here, a portion of the adhesive layer 12 that is placed on the controller chip 11 is defined as a first portion. It is a part other than the first part in the adhesive layer 12, and the entire periphery of the first part is a second part.

第１の部分の加熱に比べ第２の部分の加熱がより抑制されることで、接着層１２の温度Ｔは、第１の部分において高くなり、第１の部分に比べて第２の部分において低くなる。このように、熱伝導調整部材４１は、第１の部分の温度Ｔが第２の部分の温度Ｔより高くなるように、ステージ４０から接着層１２への熱伝導を調整する。   By suppressing the heating of the second part more than the heating of the first part, the temperature T of the adhesive layer 12 becomes higher in the first part, and in the second part than in the first part. Lower. Thus, the heat conduction adjusting member 41 adjusts the heat conduction from the stage 40 to the adhesive layer 12 so that the temperature T of the first part is higher than the temperature T of the second part.

このように熱伝導が調整されることで、接着層１２は、第２の部分に比べて、第１の部分において溶融が促進される。第１の部分の溶融が第２の部分の溶融に比べて促進されることで、接着層１２の粘度ηは、第１の部分において低くなり、第１の部分に比べて第２の部分において高くなる。第１の実施形態の製造方法では、接着層１２のうち第１の部分の粘度ηが第２の部分の粘度ηより低い状態として、接着層１２へコントローラチップ１１を埋め込ませる。   By adjusting the heat conduction in this way, melting of the adhesive layer 12 is promoted in the first portion as compared with the second portion. Since the melting of the first part is promoted as compared with the melting of the second part, the viscosity η of the adhesive layer 12 is lower in the first part, and in the second part than in the first part. Get higher. In the manufacturing method of the first embodiment, the controller chip 11 is embedded in the adhesive layer 12 with the viscosity η of the first portion of the adhesive layer 12 being lower than the viscosity η of the second portion.

コントローラチップ１１が接着層１２へ埋め込まれ、かつ接着層１２を介してＮＡＮＤチップ２１が基板１０に接着されてから、接着層１２は硬化する。接着層１２が硬化することで、接着層１２内でコントローラチップ１１が接着される。ＮＡＮＤチップ２１は、接着層１２を介して基板１０に接着される。接着層１２は、後述する封止部材１３による封止の際の加熱および加圧により、さらに硬化する。   After the controller chip 11 is embedded in the adhesive layer 12 and the NAND chip 21 is bonded to the substrate 10 via the adhesive layer 12, the adhesive layer 12 is cured. The controller chip 11 is bonded within the adhesive layer 12 by the adhesive layer 12 being cured. The NAND chip 21 is bonded to the substrate 10 through the adhesive layer 12. The adhesive layer 12 is further cured by heating and pressing during sealing with a sealing member 13 described later.

ＮＡＮＤチップ２１の上には、３個のＮＡＮＤチップ２２〜２４が順次積層される。各ＮＡＮＤチップ２２〜２４は、接着層が貼り合わせられた状態で重ね合わせられる。４個のＮＡＮＤチップ２１〜２４を積層してから、各ＮＡＮＤチップ２１〜２４の電極２７と接続端子２６とをワイヤボンディングにより順次接続することで、ワイヤ２５が形成される。４つのＮＡＮＤチップ２１〜２４が階段状に積層されることで、各ＮＡＮＤチップ２１〜２４を配置するごとにワイヤボンディングを実施する手間を省くことができる。   On the NAND chip 21, three NAND chips 22 to 24 are sequentially stacked. The NAND chips 22 to 24 are overlapped with the adhesive layer being bonded. After the four NAND chips 21 to 24 are stacked, the electrode 25 and the connection terminal 26 of each NAND chip 21 to 24 are sequentially connected by wire bonding, whereby the wire 25 is formed. By laminating the four NAND chips 21 to 24 in a stepped manner, it is possible to save time and labor for wire bonding each time the NAND chips 21 to 24 are arranged.

ＮＡＮＤチップ２４の上には、４個のＮＡＮＤチップ３１〜３４が順次積層される。各ＮＡＮＤチップ３１〜３４は、接着層が貼り合わせられた状態で重ね合わせられる。４個のＮＡＮＤチップ３１〜３４を積層してから、各ＮＡＮＤチップ３１〜３４の電極３７と接続端子３６とをワイヤボンディングにより順次接続することで、ワイヤ３５が形成される。４つのＮＡＮＤチップ３１〜３４が階段状に積層されることで、各ＮＡＮＤチップ３１〜３４を配置するごとにワイヤボンディングを実施する手間を省くことができる。   On the NAND chip 24, four NAND chips 31 to 34 are sequentially stacked. The NAND chips 31 to 34 are overlapped with the adhesive layer bonded. After the four NAND chips 31 to 34 are stacked, the wire 35 is formed by sequentially connecting the electrodes 37 and the connection terminals 36 of the NAND chips 31 to 34 by wire bonding. By laminating the four NAND chips 31 to 34 in a stepped manner, it is possible to save time and labor for wire bonding each time the NAND chips 31 to 34 are arranged.

なお、ＮＡＮＤチップ２２〜２４，３１〜３４の積層は、最下層のＮＡＮＤチップ２１が積層されたときから継続して、熱伝導調整部材４１を備えるステージ４０上で実施しても良い。ＮＡＮＤチップ２２〜２４，３１〜３４の積層は、熱伝導調整部材４１を備えるステージ４０から他のステージへの置き換えの後に実施しても良い。   The stacking of the NAND chips 22 to 24 and 31 to 34 may be performed on the stage 40 including the heat conduction adjusting member 41 continuously from when the lowermost NAND chip 21 is stacked. The stacking of the NAND chips 22 to 24 and 31 to 34 may be performed after the stage 40 including the heat conduction adjusting member 41 is replaced with another stage.

これにより、コントローラチップ１１および８個のＮＡＮＤチップ２１〜２４，３１〜３４が基板１０に実装される。かかる基板１０上の構成物は、封止部材１３によって封止され、その後個片化される。以上の工程を経ることにより、図１から図３に示す半導体装置１を得ることができる。   As a result, the controller chip 11 and the eight NAND chips 21 to 24 and 31 to 34 are mounted on the substrate 10. The components on the substrate 10 are sealed by the sealing member 13 and then separated into pieces. Through the above steps, the semiconductor device 1 shown in FIGS. 1 to 3 can be obtained.

仮に、接着層１２の全体における粘度ηを略一定として、接着層１２へコントローラチップ１１を埋め込ませたとする。接着層１２は、移送手段による加圧を受けて、垂直方向における収縮が接着層１２内の位置に関わらず略均等となる。この場合、接着層１２のうちコントローラチップ１１に当接される部分が、その周囲の部分に比べて、コントローラチップ１１の体積に相当する分だけ持ち上げられた状態となることがある。かかる状態の接着層１２を介して基板１０にＮＡＮＤチップ２１が接着されることで、ＮＡＮＤチップ２１は、コントローラチップ１１上の部分が凸となるようにたわんだ状態となることがある。   Assume that the controller chip 11 is embedded in the adhesive layer 12 with the viscosity η in the entire adhesive layer 12 being substantially constant. The adhesive layer 12 is pressurized by the transfer means, and the contraction in the vertical direction becomes substantially equal regardless of the position in the adhesive layer 12. In this case, the portion of the adhesive layer 12 that is in contact with the controller chip 11 may be lifted by an amount corresponding to the volume of the controller chip 11 as compared to the surrounding portion. When the NAND chip 21 is bonded to the substrate 10 through the adhesive layer 12 in such a state, the NAND chip 21 may be bent so that a portion on the controller chip 11 is convex.

最下層のＮＡＮＤチップ２１がたわむことで、ＮＡＮＤチップ２１より上に積層される各ＮＡＮＤチップ２２〜２４，３１〜３４も、それぞれたわんだ状態で接着されることになる。ＮＡＮＤチップ２１〜２４，３１〜３４は、このような変形により、破損、あるいはチップ同士の接着不良が生じ易くなる。   When the lowermost NAND chip 21 is bent, the NAND chips 22 to 24 and 31 to 34 stacked above the NAND chip 21 are also bonded in a bent state. Due to such deformation, the NAND chips 21 to 24 and 31 to 34 are likely to be damaged or defective in bonding between the chips.

また、封止部材１３のうち最上層のＮＡＮＤチップ３４より上側の部分のうち、各ＮＡＮＤチップ２１〜２４，３１〜３４が凸となる部分は、その周囲の部分より薄くなる。この状態において、封止部材１３の表面へのレーザ照射による刻印を実施することで、レーザによる熱の影響が最上段のＮＡＮＤチップ３４に及ぶ場合がある。レーザが照射された箇所で封止部材１３が削られることによりＮＡＮＤチップ３４が露出することもあり得る。   Further, in the portion of the sealing member 13 above the uppermost NAND chip 34, the portions where the NAND chips 21 to 24 and 31 to 34 are convex are thinner than the surrounding portions. In this state, by performing marking by laser irradiation on the surface of the sealing member 13, the influence of heat from the laser may reach the uppermost NAND chip 34. The NAND chip 34 may be exposed by scraping the sealing member 13 at the location irradiated with the laser.

第１の実施形態では、上述するように、接着層１２の第１の部分の粘度が第２の部分の粘度より低い状態として、接着層１２へコントローラチップ１１を埋め込ませる。第２の部分に対し柔らかい状態とされた第１の部分へコントローラチップ１１が埋め込まれることで、接着層１２は、コントローラチップ１１の存在による第１の部分の持ち上がりを低減可能とする。接着層１２は、コントローラチップ１１の周囲では、第１の部分より固い状態とされた第２の部分によってＮＡＮＤチップ２１を支持可能とする。   In the first embodiment, as described above, the controller chip 11 is embedded in the adhesive layer 12 in a state where the viscosity of the first portion of the adhesive layer 12 is lower than the viscosity of the second portion. By embedding the controller chip 11 in the first part that is soft with respect to the second part, the adhesive layer 12 can reduce the lifting of the first part due to the presence of the controller chip 11. The adhesive layer 12 can support the NAND chip 21 around the controller chip 11 by the second part which is harder than the first part.

これにより、コントローラチップ１１上の部分が凸となるようなＮＡＮＤチップ２１のたわみを低減できる。ＮＡＮＤチップ２１は、接着層１２による基板１０への接着前の平坦な状態を維持したまま、基板１０へ接着される。最下層のＮＡＮＤチップ２１のたわみが低減されることで、ＮＡＮＤチップ２１より上に積層される各ＮＡＮＤチップ２２〜２４，３１〜３４のたわみを低減できる。ＮＡＮＤチップ２１〜２４，３１〜３４は、変形による破損およびチップ同士の接着不良を低減できる。   Thereby, the deflection of the NAND chip 21 in which the portion on the controller chip 11 is convex can be reduced. The NAND chip 21 is bonded to the substrate 10 while maintaining a flat state before the bonding to the substrate 10 by the adhesive layer 12. By reducing the deflection of the lowermost NAND chip 21, the deflection of each of the NAND chips 22 to 24 and 31 to 34 stacked above the NAND chip 21 can be reduced. The NAND chips 21 to 24 and 31 to 34 can reduce damage due to deformation and poor bonding between the chips.

さらに、封止部材１３のうち最上層のＮＡＮＤチップ３４より上側の部分の厚みは、コントローラチップ１１の上部とそれ以外の部分とで一定となる。封止部材１３上の位置に関わらず封止部材１３の十分な厚みが確保されることで、封止部材１３の表面へのレーザ照射において、最上段のＮＡＮＤチップ３４へのレーザの影響を低減できる。また、レーザが照射された箇所におけるＮＡＮＤチップ３４の露出を抑制できる。半導体装置１は、製造時の不具合に起因する信頼性の低下を抑制できる。   Furthermore, the thickness of the upper part of the uppermost NAND chip 34 in the sealing member 13 is constant between the upper part of the controller chip 11 and other parts. The sufficient thickness of the sealing member 13 is ensured regardless of the position on the sealing member 13, thereby reducing the influence of the laser on the uppermost NAND chip 34 in laser irradiation on the surface of the sealing member 13. it can. Further, the exposure of the NAND chip 34 at the location irradiated with the laser can be suppressed. The semiconductor device 1 can suppress a decrease in reliability due to defects during manufacturing.

半導体装置１において積層されるＮＡＮＤチップの数は８個である場合に限られず、適宜変更しても良い。半導体装置１は、コントローラチップ１１と複数のＮＡＮＤチップとを備えるものに限られない。第２の半導体チップは、ＮＡＮＤチップ以外のいずれの半導体チップであっても良い。半導体装置１は、第１および第２の半導体チップとして、互いに平面形状のサイズが異なるいずれの半導体チップを備えるものであっても良い。半導体装置１は、小型の半導体チップが埋め込まれた接着層１２の上に大型の半導体チップを設けた構成において、小型の半導体チップの存在に起因する大型の半導体チップのたわみを低減できる。接着層１２の上に設けられる半導体チップが大型かつ薄型である場合に、半導体チップのたわみを効果的に抑制できる。   The number of stacked NAND chips in the semiconductor device 1 is not limited to eight, and may be changed as appropriate. The semiconductor device 1 is not limited to the one that includes the controller chip 11 and a plurality of NAND chips. The second semiconductor chip may be any semiconductor chip other than the NAND chip. The semiconductor device 1 may include any semiconductor chip having different planar shapes as the first and second semiconductor chips. The semiconductor device 1 can reduce the deflection of the large semiconductor chip due to the presence of the small semiconductor chip in the configuration in which the large semiconductor chip is provided on the adhesive layer 12 in which the small semiconductor chip is embedded. When the semiconductor chip provided on the adhesive layer 12 is large and thin, the deflection of the semiconductor chip can be effectively suppressed.

第１の実施形態によると、熱伝導調整部材４１によってステージ４０から接着層１２への熱伝導が調整されることで、接着層１２は、第１の部分の温度が第２の部分の温度より高くされる。加熱によって溶融状態とされた接着層１２のうち第１の部分の粘度を第２の部分の粘度より低い状態として、第１の半導体チップは接着層１２へ埋め込まれる。第２の半導体チップは、第１の半導体チップ上の部分が凸となるようなたわみを抑制できる。これにより、半導体チップのたわみを抑制できるという効果を奏する。   According to the first embodiment, by adjusting the heat conduction from the stage 40 to the adhesive layer 12 by the heat conduction adjusting member 41, the temperature of the first portion of the adhesive layer 12 is higher than the temperature of the second portion. Be raised. The first semiconductor chip is embedded in the adhesive layer 12 such that the viscosity of the first portion of the adhesive layer 12 that has been melted by heating is lower than the viscosity of the second portion. The second semiconductor chip can suppress the deflection such that the portion on the first semiconductor chip becomes convex. Thereby, there exists an effect that the bending of a semiconductor chip can be controlled.

（第２の実施形態）
図７は、第２の実施形態にかかる半導体装置の製造方法の手順を説明する図である。上記の第１の実施形態と同一の部分には同一の符号を付し、重複する説明を省略する。 (Second Embodiment)
FIG. 7 is a diagram for explaining the procedure of the semiconductor device manufacturing method according to the second embodiment. The same parts as those in the first embodiment are denoted by the same reference numerals, and redundant description is omitted.

第２の実施形態では、基板１０は、加熱手段の機能を備えないステージ５０上に載置される。コレット保持治具４４には、ヒータ５１が取り付けられている。ヒータ５１は、熱を供給する加熱手段である。なお、ステージ５０は、加熱手段の機能を備えていても良い。   In the second embodiment, the substrate 10 is placed on a stage 50 that does not have the function of a heating unit. A heater 51 is attached to the collet holding jig 44. The heater 51 is a heating unit that supplies heat. The stage 50 may have a function of a heating unit.

移送手段は、吸着コレット４５に対するＮＡＮＤチップ２１の位置決めがなされた状態において、吸着コレット４５にＮＡＮＤチップ２１の上面を吸着させる。ヒータ５１は、移送手段がＮＡＮＤチップ２１を持ち上げている状態における第１の部分の上方に位置する部分に、局所的に取り付けられている。   The transfer means causes the suction collet 45 to suck the upper surface of the NAND chip 21 in a state where the NAND chip 21 is positioned with respect to the suction collet 45. The heater 51 is locally attached to a portion located above the first portion in a state where the transfer means lifts the NAND chip 21.

移送手段がＮＡＮＤチップ２１を持ち上げている間、ヒータ５１からの熱は、コレット保持治具４４、吸着コレット４５およびＮＡＮＤチップ２１を経て接着層１２へ伝播する。接着層１２のうち第１の部分の上方にヒータ５１が取り付けられていることで、接着層１２では、第１の部分の加熱に比べ、第２の部分の加熱が抑制される。   While the transfer means lifts the NAND chip 21, the heat from the heater 51 propagates to the adhesive layer 12 through the collet holding jig 44, the suction collet 45 and the NAND chip 21. Since the heater 51 is attached above the first portion of the adhesive layer 12, the heating of the second portion is suppressed in the adhesive layer 12 compared to the heating of the first portion.

第１の部分の加熱に比べ、第２の部分の加熱が抑制されることで、接着層１２の温度は、第１の部分において高くなり、第１の部分に比べて第２の部分において低くなる。接着層１２は、第２の部分に比べて、第１の部分において溶融が促進される。第１の部分の溶融が第２の部分の溶融に比べて促進されることで、接着層１２の粘度は、第１の部分において低くなり、第１の部分に比べて第２の部分において高くなる。第２の実施形態の製造方法では、接着層１２のうち第１の部分の粘度が第２の部分の粘度より低い状態として、接着層１２へコントローラチップ１１を埋め込ませる。   By suppressing the heating of the second part as compared with the heating of the first part, the temperature of the adhesive layer 12 becomes higher in the first part and lower in the second part than in the first part. Become. As for the adhesive layer 12, melting is promoted in the first portion as compared with the second portion. Since the melting of the first part is promoted compared to the melting of the second part, the viscosity of the adhesive layer 12 is lower in the first part and higher in the second part than in the first part. Become. In the manufacturing method of the second embodiment, the controller chip 11 is embedded in the adhesive layer 12 in a state where the viscosity of the first portion of the adhesive layer 12 is lower than the viscosity of the second portion.

第２の実施形態では、第１の実施形態と同様に、コントローラチップ１１上の部分が凸となるようなＮＡＮＤチップ２１のたわみを低減できる。ＮＡＮＤチップ２１〜２４，３１〜３４は、変形による破損およびチップ同士の接着不良を低減できる。半導体装置１は、製造時の不具合に起因する信頼性の低下を抑制できる。   In the second embodiment, similarly to the first embodiment, it is possible to reduce the deflection of the NAND chip 21 in which a portion on the controller chip 11 is convex. The NAND chips 21 to 24 and 31 to 34 can reduce damage due to deformation and poor bonding between the chips. The semiconductor device 1 can suppress a decrease in reliability due to defects during manufacturing.

なお、第２の実施形態の製造方法において、ステージ５０に代えて、第１の実施形態におけるステージ４０および熱伝導調整部材４１を適用しても良い。第１の実施形態における熱伝導の調整を第２の実施形態に組み合わせることで、接着層１２の第１の部分の加熱を第２の部分の加熱より促進させることとしても良い。   In the manufacturing method of the second embodiment, the stage 40 and the heat conduction adjusting member 41 in the first embodiment may be applied instead of the stage 50. By combining the adjustment of heat conduction in the first embodiment with the second embodiment, heating of the first portion of the adhesive layer 12 may be promoted more than heating of the second portion.

第２の実施形態によると、加熱手段は、移送手段にて第２の半導体チップが持ち上げられている状態における第１の部分の上方に位置する部分に、局所的に取り付けられている。接着層１２は、第１の部分の上方の加熱手段から熱が供給されることで、第１の部分の温度が第２の部分の温度より高くされる。加熱によって溶融状態とされた接着層１２のうち第１の部分の粘度を第２の部分の粘度より低い状態として、第１の半導体チップは接着層１２へ埋め込まれる。第２の半導体チップは、第１の半導体チップ上の部分が凸となるようなたわみを抑制できる。これにより、半導体チップのたわみを抑制できるという効果を奏する。   According to the second embodiment, the heating means is locally attached to a portion located above the first portion in a state where the second semiconductor chip is lifted by the transfer means. The adhesive layer 12 is supplied with heat from the heating means above the first portion, so that the temperature of the first portion is higher than the temperature of the second portion. The first semiconductor chip is embedded in the adhesive layer 12 such that the viscosity of the first portion of the adhesive layer 12 that has been melted by heating is lower than the viscosity of the second portion. The second semiconductor chip can suppress the deflection such that the portion on the first semiconductor chip becomes convex. Thereby, there exists an effect that the bending of a semiconductor chip can be controlled.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。   Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

１ 半導体装置、１０ 基板、１１ コントローラチップ、１２ 接着層、２１〜２４，３１〜３４ ＮＡＮＤチップ、４０ ステージ、４１ 熱伝導調整部材、４２ 高熱伝導部材、４３ 低熱伝導部材、４４ コレット保持治具、５１ ヒータ。   DESCRIPTION OF SYMBOLS 1 Semiconductor device, 10 board | substrate, 11 controller chip, 12 adhesive layer, 21-24, 31-34 NAND chip, 40 stage, 41 heat conduction adjustment member, 42 high heat conduction member, 43 low heat conduction member, 44 collet holding jig, 51 Heater.

Claims (6)

基板に第１の半導体チップを載置し、
接着層が貼り合わせられた第２の半導体チップを、前記接着層を前記基板側へ向けた状態で前記基板に載置する半導体装置の製造方法であって、
前記第２の半導体チップを前記基板に載置する際には、
前記接着層のうち前記第１の半導体チップ上に載置される範囲にある第１の部分の粘度が、前記接着層のうち前記第１の部分の周囲にある第２の部分の粘度より低い状態として、前記接着層へ前記第１の半導体チップを埋め込ませ、
前記接着層を介して前記基板に前記第２の半導体チップを接着することを特徴とする半導体装置の製造方法。 Placing the first semiconductor chip on the substrate;
A method for manufacturing a semiconductor device, wherein a second semiconductor chip to which an adhesive layer is bonded is placed on the substrate in a state where the adhesive layer faces the substrate,
When placing the second semiconductor chip on the substrate,
The viscosity of the first portion of the adhesive layer in the range where it is placed on the first semiconductor chip is lower than the viscosity of the second portion around the first portion of the adhesive layer. As a state, the first semiconductor chip is embedded in the adhesive layer,
A method for manufacturing a semiconductor device, comprising: bonding the second semiconductor chip to the substrate through the adhesive layer. 前記第２の半導体チップに貼り合わせられた前記接着層を加熱によって溶融させ、
前記加熱において前記第１の部分の温度を前記第２の部分の温度より高くすることで、前記第１の部分の粘度を前記第２の部分の粘度より低くすることを特徴とする請求項１に記載の半導体装置の製造方法。 Melting the adhesive layer bonded to the second semiconductor chip by heating;
2. The viscosity of the first part is made lower than the viscosity of the second part by making the temperature of the first part higher than the temperature of the second part in the heating. The manufacturing method of the semiconductor device as described in 2. 前記基板は、加熱手段を備えるステージに載置され、
前記ステージから前記接着層への熱伝導を調整することで、前記第１の部分の温度を前記第２の部分の温度より高くすることを特徴とする請求項２に記載の半導体装置の製造方法。 The substrate is placed on a stage having heating means,
3. The method of manufacturing a semiconductor device according to claim 2, wherein the temperature of the first portion is made higher than the temperature of the second portion by adjusting heat conduction from the stage to the adhesive layer. . 前記基板は、前記ステージ上に設けられた熱伝導調整部材を介して前記ステージに載置され、
前記熱伝導調整部材は、前記基板のうち前記第１の半導体チップが載置される領域の下に位置する第１の部材と、前記第１の部材の周囲にある第２の部材と、を備え、
前記第１の部材の熱伝導率が前記第２の部材の熱伝導率より高いことを特徴とする請求項３に記載の半導体装置の製造方法。 The substrate is placed on the stage via a heat conduction adjusting member provided on the stage,
The heat conduction adjusting member includes: a first member located under a region of the substrate on which the first semiconductor chip is placed; and a second member around the first member. Prepared,
The method of manufacturing a semiconductor device according to claim 3, wherein the thermal conductivity of the first member is higher than the thermal conductivity of the second member. 前記第２の半導体チップを移送する移送手段に、加熱手段が設けられており、
前記加熱手段は、前記移送手段にて前記第２の半導体チップが持ち上げられている状態における前記第１の部分の上方に位置する部分に、局所的に取り付けられていることを特徴とする請求項２に記載の半導体装置の製造方法。 The transfer means for transferring the second semiconductor chip is provided with a heating means,
The heating means is locally attached to a portion located above the first portion in a state where the second semiconductor chip is lifted by the transfer means. 3. A method for manufacturing a semiconductor device according to 2. 基板が載置されるステージと、
第１の半導体チップが載置された前記基板に、接着層が貼り合わせられた第２の半導体チップを、前記接着層を前記基板側へ向けた状態で載置する際に、前記接着層を加熱する加熱手段と、
前記接着層のうち前記第１の半導体チップ上に載置される範囲にある第１の部分の温度が、前記接着層のうち前記第１の部分の周囲にある第２の部分の温度より高くなるように、前記加熱手段から前記接着層への熱伝導を調整する熱伝導調整部材と、を備えることを特徴とする半導体装置の製造装置。 A stage on which the substrate is placed;
When mounting the second semiconductor chip having the adhesive layer bonded to the substrate on which the first semiconductor chip is mounted, with the adhesive layer facing the substrate, the adhesive layer is Heating means for heating;
The temperature of the first portion in the range where the adhesive layer is placed on the first semiconductor chip is higher than the temperature of the second portion around the first portion of the adhesive layer. And a heat conduction adjusting member for adjusting heat conduction from the heating means to the adhesive layer.
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