JP2017026505A - 半導体装置の製造方法 - Google Patents

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稔二 石井
Toshitugu Ishii
稔二 石井
尚宏 槇平
Naohiro Makihira
尚宏 槇平
岩崎　秀和
Hidekazu Iwasaki
秀和 岩崎
潤 松橋
Jun Matsuhashi
潤 松橋
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    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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Abstract

【課題】電気的試験の信頼性を向上させる。【解決手段】一実施の形態による半導体装置の製造方法は、複数のリードＬＤ１（第１リード）に電位（第１電位）ＶＴ１を供給して電気的試験を行う工程において、複数のリードＬＤ１のそれぞれに複数のテスト端子２７、２８を接触させて電位ＶＴ１を供給する。また、複数のテスト端子２７のうちのテスト端子２７は、複数のリードＬＤ１のそれぞれに個別に接触するように設けられ、テスト端子２８は、複数のリードＬＤ１に一括して接触する。【選択図】図１５

Description

本発明は、例えば、半導体装置を組み立てた後、電気的な試験を行う工程を有する半導体装置の製造技術に関する。
特開２０１４−８６３７６号公報（特許文献１）には、電子部品のリード端子の下面に、スプリングバネの力で上下動作可能なコネクトピンを押し当てて電気的試験を行う方法が記載されている。
また、特開平５−２８３５６３号公報（特許文献２）および特開平６−３４２０３５号公報（特許文献３）には、半導体装置のリードの下面に、曲げ加工により湾曲した部分を有するコンタクトピンを押し当てて電気的試験を行う方法が記載されている。
また、上記特許文献１〜上記特許文献３では、コンタクトピンをリードの下面に押し当てる際に、リードの上面側を別の部材により押さえることが記載されている。
特開２０１４−８６３７６号公報 特開平５−２８３５６３号公報 特開平６−３４２０３５号公報
半導体装置に対する電気的試験では、複数の端子に対して同じ電位を供給する場合がある。例えば、上記電気的試験の例として、相対的に高い電位が供給される高電圧回路と相対的に低い電気が供給される低電圧回路を備える半導体装置の場合、高電圧回路と低電圧回路との間での耐電圧試験が挙げられる。
上記の電気的試験の信頼性を向上させる観点から、複数の端子のそれぞれに、確実に電位を供給する技術が必要になる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置の製造方法は、複数の第１リードに第１電位を供給して電気的試験を行う工程において、上記複数の第１リードのそれぞれに複数のテスト端子を接触させて上記第１電位を供給する。また、上記複数のテスト端子のうちの第１テスト端子は、上記複数の第１リードのそれぞれに個別に接触するように設けられ、第２テスト端子は、上記複数の第１リードに一括して接触するものである。
上記一実施の形態によれば、電気的試験の信頼性を向上させることができる。
一実施の形態である半導体装置の回路構成の例を示すブロック図である。 図１に示す半導体装置の上面図である。 図２のＡ−Ａ線に沿った断面図である。 図２に示す封止体を取り除いた状態で半導体装置の内部構造を示す平面図である。 図２〜図４を用いて説明した半導体装置の製造工程のフローを示す説明図である。 図５に示す基材準備工程で準備するリードフレームを示す平面図である。 図６に示すリードフレームの二つのダイパッドのそれぞれの上に半導体チップを搭載した状態を示す拡大平面図である。 図７に示すリードフレームの二つのダイパッドのそれぞれの上に半導体チップを搭載した状態を示す拡大平面図である。 図８に示す半導体チップと複数のリードの間、および複数の半導体チップ間をワイヤで接続した状態を示す拡大平面図である。 図９に示すデバイス領域に半導体チップを封止する封止体を形成した状態を示す拡大平面図である。 図５に示す検査工程を行う試験装置の構成を模式的に示す説明図である。 図１１に示す試験装置のソケット周辺を拡大して示す要部拡大断面図である。 図１２に示すテスト端子とリードとの接続部分の周辺を拡大して示す拡大断面図である。 図５に示す検査工程に含まれる絶縁耐圧試験を行う回路ブロックの概要を示す説明図である。 図１３に示す複数の端子のうちの一部に異物が付着した状態における電位の流れを模式的に示す説明図である。 図１３に示すテスト端子の変形例を示す拡大断面図である。 図１４に対する変形例の回路ブロックを示す説明図である。 図２に示す半導体装置に対する変形例を示す平面図である。 図１８に示す半導体装置の電気的試験に用いるテスト端子のコンタクト面の平面図である。 図１３に対する検討例を示す拡大断面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金メッキ、Ｃｕ層、ニッケル・メッキ等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、本願では、平面や側面という用語を用いるが、半導体チップの半導体素子形成面を基準面として、その基準面に平行な面を平面として記載する。また、平面に対して交差する面を側面として記載する。また、側面視において、離間して配置される二つの平面間を結ぶ方向を厚さ方向として記載する。
また、本願では、上面、あるいは下面という用語を用いる場合があるが、半導体パッケージの実装態様には、種々の態様が存在するので、半導体パッケージを実装した後、例えば上面が下面よりも下方に配置される場合もある。本願では、半導体チップの素子形成面側の平面、または配線基板のチップ搭載面側の平面を上面、上面とは反対側に位置する面を下面として記載する。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
＜半導体装置＞
まず、本実施の形態の半導体装置ＰＫＧ１について、図１〜図４を用いて説明する。図１は、本実施の形態の半導体装置の回路構成の例を示すブロック図である。図２は、図１に示す半導体装置の上面図である。図３は、図２のＡ−Ａ線に沿った断面図である。また、図４は、図２に示す封止体を取り除いた状態で半導体装置の内部構造を示す平面図である。
以下で説明する技術は、以下で説明する半導体装置の例の他、種々の半導体装置に適用できる。本実施の形態では、相対的に高い電圧で動作する高電圧回路と、高電圧回路よりも低い電圧で動作する低電圧回路と、を一つのパッケージ内に有し、互いに絶縁された高電圧回路と低電圧回路との間で信号を伝送する結合回路を有する半導体装置を取り上げて説明する。
図１に示すように、半導体装置ＰＫＧ１は、相対的に高い電位で動作する高電圧回路ＣＨＶと、高電圧回路ＣＨＶよりも低い電圧で動作する低電圧回路ＣＬＶと、を有する。高電圧回路ＣＨＶと低電圧回路ＣＬＶとは互いに絶縁されている。また、高電圧回路ＣＨＶと低電圧回路ＣＬＶとの間は、結合回路ＣＣＯＰ１および結合回路ＣＣＯＰ２を介した信号伝送経路が形成されている。結合回路ＣＣＯＰ１および結合回路ＣＣＯＰ２のそれぞれは、一方の端部が送信回路Ｔｘに、他方の端部が受信回路Ｒｘに、それぞれ接続される。
結合器を用いた信号伝送では、送信回路Ｔｘに入力された電気信号は、結合回路ＣＣＯＰ１または結合回路ＣＣＯＰ２において、電気信号以外の信号として伝送され、受信回路Ｒｘに入力される。
本実施の形態の例では、結合回路ＣＣＯＰ１および結合回路ＣＣＯＰ２のそれぞれは、対向配置されたインダクタ間の電磁誘導を利用して信号を伝送する、誘導結合型の結合回路である。なお、本実施の形態では、一例として、誘導結合型の結合回路ＣＣＯＰ１および結合回路ＣＣＯＰ２を利用する実施態様を取り上げて説明しているが、信号伝送経路の結合方式には、種々の変形例が適用できる。例えば、電気信号を光信号に変換して光を利用して信号を伝送する、光結合型の結合回路を用いても良い。
半導体装置ＰＫＧ１のように、互いに絶縁された高電圧回路ＣＨＶと低電圧回路ＣＬＶとの間を結合する信号伝送経路を有する電子部品は、例えば、モータなど、消費電力が大きい電気部品に電力を供給する電力供給回路に組み込まれるアイソレータとして用いられる。半導体装置ＰＫＧ１において、駆動用の電力が入力される高電圧回路ＣＨＶと、制御信号などが入力される低電圧回路ＣＬＶとを互いに絶縁する機能を向上させれば、耐圧性能が高いアイソレータが得られる。
本実施の形態では、図１に示すように、複数の半導体チップを備えている。すなわち、図１において点線で示すように、半導体装置ＰＫＧ１は、主として高電圧回路ＣＨＶが形成された半導体チップＣＰ１と、主として低電圧回路ＣＬＶが形成された半導体チップＣＰ２と、を有する。
図１に示す例では、主に高電圧回路ＣＨＶが形成された半導体チップＣＰ１は、主回路ＣＲ１、主回路ＣＲ１と電気的に接続された高電圧回路ＣＨＶの受信回路Ｒｘ、および高電圧回路ＣＨＶの送信回路Ｔｘから低電圧回路ＣＬＶの受信回路Ｒｘに信号を伝送する結合回路ＣＣＯＰ２を備える。一方、主に低電圧回路ＣＬＶが形成された半導体チップＣＰ２は、主回路ＣＲ２、主回路ＣＲ２と電気的に接続された送信回路Ｔｘ、および低電圧回路ＣＬＶの送信回路Ｔｘから高電圧回路ＣＨＶの受信回路Ｒｘに信号を伝送する結合回路ＣＣＯＰ１を備える。
結合回路ＣＣＯＰ１および結合回路ＣＣＯＰ２のそれぞれは、高電圧回路ＣＨＶを構成する部分と低電圧回路ＣＬＶを構成する部分を有している。このため、半導体チップＣＰ１は低電圧回路ＣＬＶの一部を備え、半導体チップＣＰ２は高電圧回路ＣＨＶの一部を備えている。
また、結合回路ＣＣＯＰ１と高電圧回路ＣＨＶの受信回路Ｒｘとの間、および結合回路ＣＣＯＰ２と低電圧回路ＣＬＶの受信回路Ｒｘとの間は、それぞれワイヤ（導電性部材）ＢＷ３を介して電気的に接続されている。
なお、半導体チップの数およびいずれの半導体チップにどの回路を形成するかについては種々の変形例がある。
例えば、一つの半導体チップに図１に示す高電圧回路ＣＨＶおよび低電圧回路ＣＬＶの両方を形成しても良い。この場合、図１に示す複数のワイヤＢＷ３を設けなくても良い。あるいは、結合回路を構成するインダクタをそれぞれ異なる半導体チップに形成し、各半導体チップのインダクタが互いに対向するように実装しても良い。この場合も図１に示す複数のワイヤＢＷ３を設けなくて良い。
あるいは、結合回路ＣＣＯＰ１および結合回路ＣＣＯＰ２の両方が、半導体チップＣＰ１および半導体チップＣＰ２のうちのいずれか一方に設けられていても良い。
また、本実施の形態に対する変形例として、低電圧回路ＣＬＶから高電圧回路ＣＨＶへの信号伝送のみを行う場合には、結合回路ＣＣＯＰ２を備えていなくても良い。ただし、本実施の形態のように結合回路ＣＣＯＰ１および結合回路ＣＣＯＰ２を設けることで、信号伝送の結果を照合することができる。
また、半導体チップＣＰ１が有する主回路ＣＲ１は、相対的に高い電圧で動作する回路であって、例えば、ドライバ回路やスイッチング回路などが含まれる。主回路ＣＲ１は、半導体チップＣＰ１に接続された複数のワイヤＢＷ１を介して、複数のリードＬＤ１と電気的に接続されている。
一方、半導体チップＣＰ２が有する主回路ＣＲ２は、相対的に低い電圧で動作する回路であって、例えば、高電圧回路ＣＨＶの駆動を制御する制御回路などが含まれる。主回路ＣＲ２は、半導体チップＣＰ２に接続された複数のワイヤＢＷ２を介して、複数のリードＬＤ２と電気的に接続されている。
＜外観構造＞
次に、半導体装置ＰＫＧ１の外観構造について説明する。図２に示すように、封止体（樹脂体）ＭＲの平面形状は四角形（図２に示す例では長方形）からなる。封止体ＭＲは上面（封止体上面）ＭＲｔと、この上面ＭＲｔとは反対側の下面（裏面、実装面、封止体下面）ＭＲｂ（図３参照）と、この上面ＭＲｔと下面ＭＲｂとの間に位置する側面（封止体側面）ＭＲｓとを有している。
また、封止体ＭＲは、平面視において、Ｙ方向に沿って延びる長側面（辺）ＭＲｓ１、長側面ＭＲｓ１の反対側に位置する長側面（辺）ＭＲｓ２、Ｙ方向に交差するＸ方向に沿って延びる短側面（辺）ＭＲｓ３、および短側面ＭＲｓ３の反対側に位置する短側面（辺）ＭＲｓ４を備えている。
また、本実施の形態の封止体ＭＲは、平面形状が長方形であって、封止体ＭＲが備える四側面のうち、長側面ＭＲｓ１および長側面ＭＲｓ２に沿って、それぞれ複数のリードＬＤが配列されている。言い換えれば、封止体ＭＲが備える四側面のうち、長側面ＭＲｓ１および長側面ＭＲｓ２からは、それぞれ複数のリードＬＤが突出している。
一方、封止体ＭＲが備える短側面ＭＲｓ３および短側面ＭＲｓ４にはリードＬＤは配列されていない。言い換えれば、封止体ＭＲが備える短側面ＭＲｓ３および短側面ＭＲｓ４からはリードＬＤは突出していない。
このように互いに反対側に位置する長側面に沿って複数のリードが配列された半導体パッケージは、ＳＯＰ（Small Outline Package）型の半導体装置と呼ばれる。ただし、以下で説明する技術は、様々な変形例の半導体パッケージに適用できる。例えば、図示は省略するが、封止体ＭＲが有する四側面のそれぞれに沿って、複数のリードＬＤが突出する、ＱＦＰ（Quad Flat Package）と呼ばれる半導体パッケージに適用しても良い。
また、複数のリードＬＤは、それぞれ金属材料からなり、本実施の形態では、例えば銅（Ｃｕ）を主成分とする金属から成る。また、複数のリードＬＤのそれぞれは、封止体ＭＲに封止されるインナリード部ＩＬＤ（図３および図４参照）と、封止体ＭＲから露出するアウタリード部ＯＬＤと、を備えている。
複数のリードＬＤのそれぞれが備えるアウタリード部ＯＬＤは、封止体ＭＲの側面ＭＲｓ（詳しくは長側面ＭＲｓ１および長側面ＭＲｓ２）において、封止体ＭＲの外側に向かって突出している。また、複数のリードＬＤのアウタリード部ＯＬＤ（封止体ＭＲから露出する部分）のそれぞれは、図３に示すように、封止体ＭＲの側面ＭＲｓの中央部分から突出する部分（突出部ＯＬＤ１）を有する。また、アウタリード部ＯＬＤは、半導体装置ＰＫＧ１を図示しない実装基板に実装する時に、実装基板が備える端子と対向配置される部分（被実装部ＯＬＤ２）を有する。また、アウタリード部ＯＬＤは、突出部ＯＬＤ１と被実装部ＯＬＤ２との間に設けられ、半導体装置ＰＫＧ１の実装面（下面ＭＲｂ）に対して傾斜する部分（傾斜部ＯＬＤ３）、を有する。
また、図３に示すように、リードＬＤのアウタリード部ＯＬＤの表面（露出面、表出面）、およびダイパッドＤＰ１の下面ＤＰｂは、金属膜（金属コート膜）ＭＣに覆われている。金属膜ＭＣは、例えばメッキ法により形成されたメッキ膜、詳しくは、電解メッキ法により形成された電解メッキ膜である。また、例えば金属膜ＭＣは、例えば半田など、基材である銅よりも半田に対する濡れ性が良好な金属材料から成り、基材である銅部材の表面を被覆する金属皮膜である。半導体装置ＰＫＧ１の外部端子である複数のリードＬＤのアウタリード部ＯＬＤのそれぞれに、半田などから成る、金属膜ＭＣを形成することにより、半導体装置ＰＫＧ１を図示しない実装基板に実装する際に、半田の濡れ性を向上させることができる。これにより、複数のリードＬＤと実装基板側の端子との接合強度を向上させることができる。
本実施の形態の例では、金属膜ＭＣは、鉛（Ｐｂ）を実質的に含まない、所謂、鉛フリー半田からなり、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）など、錫を主要な成分とする金属材料である。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。以下、本実施の形態において、半田材、あるいは半田成分について説明する場合には、特にそうでない旨明示した場合を除き、鉛フリー半田を指す。
なお、図３に示す例では、リードＬＤのアウタリード部ＯＬＤの露出面に半田膜である金属膜ＭＣをメッキ法により形成する例を示しているが、金属膜ＭＣには種々の変形例がある。例えば、金属膜ＭＣは、ニッケル（Ｎｉ）を主成分とする金属膜と、パラジウム（Ｐｄ）を主成分とする金属膜の積層膜であっても良い。あるいは、例えば、パラジウムを主成分とする金属膜の表面にさらに金（Ａｕ）を主成分とする金属膜を積層しても良い。また、金属膜ＭＣが半田以外の材料で構成される場合には、複数のリードＬＤのインナリード部ＩＬＤおよびアウタリード部ＯＬＤの表面を覆うように金属膜ＭＣを形成しても良い。
＜内部構造＞
次に半導体装置ＰＫＧ１の内部構造について説明する。図３および図４に示すように半導体装置ＰＫＧ１は、半導体チップＣＰ１が搭載されるダイパッドＤＰ１、および半導体チップＣＰ２が搭載されるダイパッドＤＰ２を有する。
図３に示すように、ダイパッドＤＰ１およびダイパッドＤＰ２は、それぞれ上面ＤＰｔ、上面ＤＰｔの反対側に位置する下面ＤＰｂを有している。図３に示す例では、ダイパッドＤＰ１、ＤＰ２の下面ＤＰｂは封止体ＭＲから露出せず、ダイパッドＤＰ１、ＤＰ２は全体が封止体ＭＲに封止されている。
また、図４に示すように、ダイパッドＤＰ１、ＤＰ２の上面（チップ搭載面）ＤＰｔは、それぞれ平面形状が四角形（四辺形）である。本実施の形態では、例えば長方形である。また、平面視において、半導体チップＣＰ１が搭載されるダイパッドＤＰ１は、封止体ＭＲが備える四側面のうち、長側面ＭＲｓ１に沿って設けられている。一方、半導体チップＣＰ２が搭載されるダイパッドＤＰ２は、封止体ＭＲが備える四側面のうち、長側面ＭＲｓ２に沿って設けられている。
ダイパッドＤＰ１上には、半導体チップＣＰ１が搭載されている。また、ダイパッドＤＰ２上には、半導体チップＣＰ２が搭載されている。図３に示すように、半導体チップＣＰ１および半導体チップＣＰ２のそれぞれは、表面（主面、上面）ＣＰｔと、表面ＣＰｔとは反対側の裏面（主面、下面）ＣＰｂと、この表面ＣＰｔと裏面ＣＰｂとの間に位置する側面とを有している。
また、図３に示す例では、半導体チップＣＰ１および半導体チップＣＰ２のそれぞれは、裏面ＣＰｂがダイパッドＤＰ１またはダイパッドＤＰ２の上面ＤＰｔと対向した状態で、ダイボンド材（接着材）ＤＢを介してダイパッドＤＰ１またはダイパッドＤＰ２上に搭載されている。つまり、複数のパッドＰＤが形成された表面（主面）ＣＰｔの反対面（裏面ＣＰｂ）をチップ搭載面（上面ＤＰｔ）と対向させる、所謂、フェイスアップ実装方式により搭載されている。
ダイボンド材ＤＢは、半導体チップＣＰをダイボンドする際の接着材である。ダイボンド材ＤＢとしては、例えば樹脂接着材、樹脂接着材に、銀（Ａｇ）などから成る金属粒子を含有させた導電性接着材、あるいは半田材などを用いることができる。ダイボンド材ＤＢとして半田材を用いる場合には、融点を上昇させる目的で、鉛を含む半田材を用いる場合がある。
本実施の形態の例では、ダイパッドＤＰ１およびダイパッドＤＰ２のそれぞれは、基準電位が供給されるリード（端子）ＬＤと接続されている。このため、ダイボンド材ＤＢを導電性材料で形成すると、半導体チップＣＰ１および半導体チップＣＰ２の裏面ＣＰｂ側から基準電位を供給することができる。
また、図４に示すように、ダイパッドＤＰ１、ＤＰ２上に搭載される半導体チップＣＰ１、ＣＰ２の平面形状は、それぞれ四角形から成る。本実施の形態では、例えば長方形である。図４に示す例では、半導体チップＣＰ１の平面サイズ（表面ＣＰｔの面積）は、半導体チップＣＰ２の平面サイズ（表面ＣＰｔの面積）よりも大きい。
半導体チップＣＰの表面ＣＰｔには、複数のパッド（ボンディングパッド）ＰＤが形成されている。図４に示す例では、複数のパッドＰＤは表面ＣＰｔの各辺に沿ってそれぞれ形成されている。言い換えれば、複数のパッドＰＤは、互いに反対側に位置する長側面のそれぞれに沿って配置されている。また、複数のパッドＰＤは互いに反対側に位置する短側面のそれぞれに沿って配置されている。
また、図示は省略するが、半導体チップＣＰ１および半導体チップＣＰ２の主面（詳しくは、半導体チップＣＰの基材（半導体基板）の上面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されている。また、複数のパッドＰＤは、半導体チップＣＰの内部（詳しくは、表面ＣＰｔと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この半導体素子と電気的に接続されている。
また、半導体チップＣＰの内部（詳しくは、表面ＣＰｔと図示しない半導体素子形成領域の間）に配置される配線層には、図１に示す結合回路ＣＣＯＰ１または結合回路ＣＣＯＰ２を構成する、一対のインダクタが形成されている。
半導体チップＣＰ１は複数のワイヤＢＷ１を介して複数のリードＬＤ１と電気的に接続されている。また、半導体チップＣＰ２は複数のワイヤＢＷ２を介して複数のリードＬＤ２と電気的に接続されている。また、半導体チップＣＰ１と半導体チップＣＰ２とは、複数のワイヤＢＷ３を介して電気的に接続されている。
また、図４に示すように、複数のリードＬＤのうち、高電圧回路ＣＨＶ（図１参照）に接続される複数のリードＬＤ１は、封止体ＭＲの長側面ＭＲｓ１に沿って配列されている。また、複数のリードＬＤのうち、低電圧回路ＣＬＶ（図１参照）に接続される複数のリードＬＤ２は、封止体ＭＲの長側面ＭＲｓ２に沿って配列されている。
このように高電圧回路ＣＨＶに接続される複数のリードＬＤ１と低電圧回路ＣＬＶに接続される複数のリードＬＤ２とを、互いに異なる側面に沿って設けることで、リードＬＤ１とリードＬＤ２との沿面距離を離すことができる。また、図２に示すように、複数のリードＬＤ１と複数のリードＬＤ２とを互いに反対側の側面に沿って配列すれば、リードＬＤ１とリードＬＤ２との沿面距離を特に遠ざけることができる。
＜半導体装置の製造方法＞
次に、図２〜図４を用いて説明した半導体装置ＰＫＧ１の製造方法について、図５に示すフロー図を用いて説明する。図５は、図２〜図４を用いて説明した半導体装置の製造工程のフローを示す説明図である。
また、図５には、半導体装置ＰＫＧ１の製造工程のうちの主要な工程について示しているが、図５に示す各工程の他、種々の変形例を適用することができる。例えば、図５では、封止体ＭＲに製品識別マークを形成する、マーキング工程は図示していないが、これを封止工程とメッキ工程の間に追加することもできる。
＜基材準備工程＞
図５に示す基材準備工程では、図６に示すリードフレームＬＦを準備する。図６は、図５に示す基材準備工程で準備するリードフレームを示す平面図である。また、図７は、図６に示すリードフレームの一つのデバイス領域を示す拡大平面図である。
図６に示すように、本工程で準備するリードフレームＬＦは、平面視において枠部ＬＦｆに囲まれた複数のデバイス領域ＬＦｄを備えている。リードフレームＬＦは、金属から成り、本実施の形態では、例えば銅（Ｃｕ）を主成分とする金属から成る。
なお、本実施の形態では、図５に示すように、封止工程の後でメッキ工程を行い、図３に示す金属膜ＭＣをアウタリード部ＯＬＤに形成する例を取り上げて説明する。ただし、変形例として、基材準備工程の段階で、予め銅を主成分とする基材の表面が金属膜ＭＣで覆われていても良い。この場合、リードフレームＬＦの露出面の全体が金属膜ＭＣで覆われる。
また、図７に示すように、デバイス領域ＬＦｄは、四角形の平面形状であり、本実施の形態の例では、デバイス領域ＬＦｄは長方形である。デバイス領域ＬＦｄは、平面視において、Ｙ方向に沿って延びる長辺ＬＦｓ１、長辺ＬＦｓ１の反対側に位置する長辺ＬＦｓ２、Ｙ方向に交差するＸ方向に沿って延びる短辺ＬＦｓ３、および短辺ＬＦｓ３の反対側に位置する短辺ＬＦｓ４を備えている。
デバイス領域ＬＦｄには、ダイパッドＤＰ１、ダイパッドＤＰ２、および複数のリードＬＤが設けられている。本実施の形態では、ダイパッドＤＰ１はデバイス領域ＬＦｄの長辺ＬＦｓ２よりも長辺ＬＦｓ１に近い位置に設けられている。一方、ダイパッドＤＰ２はデバイス領域ＬＦｄの長辺ＬＦｓ１よりも長辺ＬＦｓ２に近い位置に設けられている。
また、複数のリードＬＤのうち、高電圧回路ＣＨＶ（図１参照）に接続される複数のリードＬＤ１は、デバイス領域ＬＦｄに沿って配列されている。また、複数のリードＬＤのうち、低電圧回路ＣＬＶ（図１参照）に接続される複数のリードＬＤ１は、デバイス領域ＬＦｄに沿って配列されている。
また、複数のリードＬＤ１および複数のリードＬＤ２のそれぞれは、タイバーＴＢを介して互いに連結されている。タイバーＴＢは、複数のリードＬＤを連結する連結部材としての機能の他、図５に示す封止工程において、樹脂の漏れ出しを抑制するダム部材としての機能を有する。
＜ダイボンド工程＞
次に、図５に示すダイボンド工程では、図８に示すように、ダイパッドＤＰ１上に半導体チップＣＰ１を搭載する。図８は、図７に示すリードフレームの二つのダイパッドのそれぞれの上に半導体チップを搭載した状態を示す拡大平面図である。
図３を用いて説明したように、半導体チップＣＰ１および半導体チップＣＰ２のそれぞれは、複数のパッドＰＤが露出する表面ＣＰｔ、および表面ＣＰｔの反対側に位置する裏面ＣＰｂ（図３参照）を有している。本工程では、例えば樹脂接着材に、銀（Ａｇ）などから成る金属粒子を含有させた導電性接着材であるダイボンド材ＤＢ（図３参照）を介して、半導体チップＣＰ１とダイパッドＤＰ１とを接着する。同様に、本工程では、ダイボンド材ＤＢ（図３参照）を介して、半導体チップＣＰ１とダイパッドＤＰ１とを接着する。半導体チップＣＰ１と半導体チップＣＰ２との搭載順序は特には限定されない。
半導体チップＣＰ１と半導体チップＣＰ２を接着した後、ダイボンド材ＤＢを硬化させると、半導体チップＣＰ１がダイパッドＤＰ１に、半導体チップＣＰ２がダイパッドＤＰ２に、それぞれ固定される。
＜ワイヤボンド工程＞
次に、図５に示すワイヤボンド工程では、図９に示すように、半導体チップＣＰ１、ＣＰ２のそれぞれの表面ＣＰｔに形成された複数のパッドＰＤと、ダイパッドＤＰ１の周囲に設けられた複数のリードＬＤとを、複数のワイヤ（導電性部材）ＢＷ１、ＢＷ２を介して、それぞれ電気的に接続する。図９は、図８に示す半導体チップと複数のリードの間、および複数の半導体チップ間をワイヤで接続した状態を示す拡大平面図である。
本工程では、図示しないワイヤボンディングツールを用いて、例えば金（Ａｕ）、あるいは銅（Ｃｕ）などの金属材料から成るワイヤＢＷ１の一端部が半導体チップＣＰ１のパッドＰＤに接合される。また、ワイヤＢＷ１の他端部は、リードＬＤ１のインナリード部ＩＬＤ（図３参照）に接合される。同様に、例えば金（Ａｕ）、あるいは銅（Ｃｕ）などの金属材料から成るワイヤＢＷ２の一端部が半導体チップＣＰ２のパッドＰＤに接合される。また、ワイヤＢＷ２の他端部は、リードＬＤ２のインナリード部ＩＬＤ（図３参照）に接合される。
接合方式としては、例えば、接合部に超音波を印加して金属結合を形成する方式、熱圧着させる方式、あるいは、超音波と熱圧着を併用する方式、などを用いることができる。
半導体チップＣＰ１の複数のパッドＰＤと複数のリードＬＤ１とを複数のワイヤＢＷ１を介して電気的に接続することにより、図１に示す高電圧回路ＣＨＶと複数のリードＬＤ１とが電気的に接続される。また、半導体チップＣＰ２の複数のパッドＰＤと複数のリードＬＤ２とを複数のワイヤＢＷ２を介して電気的に接続することにより、図１に示す低電圧回路ＣＬＶと複数のリードＬＤ２とが電気的に接続される。
また、本実施の形態では、図１を用いて説明したように結合回路ＣＣＯＰ１と半導体チップＣＰ１の受信回路Ｒｘとの間、および結合回路ＣＣＯＰ２と半導体チップＣＰ２の受信回路Ｒｘとの間を、ワイヤＢＷ３を介して接続する。このため、本工程では、図９に示すように、半導体チップＣＰ１の複数のパッドＰＤと半導体チップＣＰ２の複数のパッドＰＤとの間が複数のワイヤＢＷ３を介して電気的に接続される。ただし、図１に示すように、高電圧回路ＣＨＶと低電圧回路ＣＬＶとの間は、電気的に絶縁された状態が維持される。
＜封止工程＞
次に、図５に示す封止工程では、図９に示す複数の半導体チップＣＰ１、ＣＰ２、複数のワイヤＢＷ１、ＢＷ２、ＢＷ３、および複数のリードＬＤのそれぞれのインナリード部ＩＬＤ（図３参照）を樹脂により封止し、図１０に示す封止体ＭＲを形成する。図１０は、図９に示すデバイス領域に半導体チップを封止する封止体を形成した状態を示す拡大平面図である。
本工程では、後述する複数のキャビティを備える成形金型内にリードフレームＬＦを配置した状態で、キャビティにより形成される空間内に樹脂を供給した後、上記樹脂を硬化させることにより封止体（封止部）ＭＲを形成する。このような封止体ＭＲの形成方法は、トランスファモールド方式と呼ばれる。
図１０に示す例では、成形金型のキャビティは、平面視において、各デバイス領域ＬＦｄのタイバーＴＢで囲まれた領域内に配置される。このため、封止体ＭＲの本体部分は、図１０に示すように、各デバイス領域ＬＦｄのタイバーＴＢで囲まれた領域内に、それぞれ形成される。また、キャビティから漏れた樹脂の一部は、タイバーＴＢにより堰き止められる。このため、複数のリードＬＤの各アウタリード部ＯＬＤは、封止体ＭＲから露出している。
＜メッキ工程＞
次に、図５に示すメッキ工程では、図１０に示す複数のリードＬＤの露出面に金属膜ＭＣ（図３参照）をメッキ法により形成する。本工程で形成する金属膜ＭＣは、半導体装置ＰＫＧ１を図示しない実装基板に実装する際に、複数のリードＬＤのそれぞれと、実装基板側の複数の端子とを、それぞれ電気的に接続する半田材が、リードＬＤに濡れ易くするために形成される。
本工程では、リードＬＤの露出面に半田から成る金属膜ＭＣ（図３参照）を形成することが好ましい。また、金属膜ＭＣの形成方法としては、電離した金属イオンをリードＬＤの露出面に析出させる、電気メッキ法を適用することができる。電気メッキ法の場合、金属膜ＭＣ形成時の電流を制御することで金属膜ＭＣの膜質を容易に制御できる点で好ましい。また、電解メッキ法は、金属膜ＭＣの形成時間が短くできる点で好ましい。
＜リードカット工程＞
次に、図５に示すリードカット工程では、図３に示すように、複数のリードＬＤのそれぞれのアウタリード部ＯＬＤを切断し、リードフレームＬＦ（図１０参照）から複数のリードＬＤのそれぞれを切り離す。また、本実施の形態では、リードＬＤを切断した後、複数のリードＬＤを成形し、図３に示すような曲げ加工を施す。
本工程では、複数のリードＬＤを連結しているタイバーＴＢ（図１０参照）を切断する。また、複数のリードＬＤのそれぞれを枠部ＬＦｆ（図１０参照）から切り離す。これにより、複数のリードＬＤは、それぞれが互いに分離した部材（独立部材）になる。また、複数のリードＬＤが切り離された後は、封止体ＭＲおよび複数のリードＬＤは、吊りリードＨＬ（図９参照）を介して枠部ＬＦｆに支持された状態になる。
なお、本実施の形態では、上記メッキ工程の後にタイバーＴＢを切断することについて説明したが、タイバーＴＢのみを先に切断してから、メッキ工程を行い、さらに、複数のリードＬＤのそれぞれを枠部ＬＦｆから切り離す手順でもよい。これにより、タイバーＴＢの切断面にも金属膜ＭＣを形成することができ、タイバーＴＢの切断面が酸化により変色するのを抑制できる。また、リードＬＤが枠部ＬＦｆから切り離される前にメッキ工程を行うため、メッキ液によるリードＬＤの変形も抑制できる。
複数のリードＬＤやタイバーＴＢは、後述する、切断用の金型を用いて、プレス加工により切断する。また、切断後の複数のリードＬＤは、例えば、図示しない成形用の金型を用いたプレス加工を用いて複数のリードＬＤのアウタリード部ＯＬＤに曲げ加工を施すことにより、例えば図３に示すように成形することができる。
＜個片化工程＞
次に、図５に示す個片化工程では、複数の吊りリードＨＬ（図９参照）をそれぞれ切断して、複数のデバイス領域ＬＦｄのそれぞれにおいて半導体パッケージを分離する。本工程では複数の吊りリードＨＬ、および封止体ＭＲの周縁部に残った樹脂を切断して、図２に示す半導体パッケージである半導体装置ＰＫＧ１（詳しくは、検査工程前の半導体パッケージである検査体）を取得する。切断方法は、例えば、上記リード成形工程と同様に、図示しない切断金型を用いて、プレス加工により切断することができる。
＜検査工程＞
次に、図５に示す検査工程では、外観検査、電気的試験など、必要な検査、試験を行い、合格したものが、図２に示す完成品の半導体装置ＰＫＧ１となる。検査工程に含まれる検査項目には、製品によって種々のパターンがあるが、例えば上記した電気的試験には、半導体パッケージに電流を流して、回路中に断線がない事、あるいは所定の（許容値以上の）電気的特性を備えている事を確認する試験を行う。
本実施の形態では、上記した電気的試験のうち、図１に示す高電圧回路ＣＨＶと低電圧回路ＣＬＶとの間に試験電圧を印加して、高電圧回路ＣＨＶと低電圧回路ＣＬＶとの絶縁特性を試験する、絶縁耐圧試験を取り上げて説明する。
＜試験装置＞
まず、図５に示す検査工程において半導体パッケージである検査体の電気的試験を行う試験装置（検査装置）の構成について説明する。なお、以下の説明において、図５に示す検査工程が完了するまでは、半導体装置ＰＫＧ１は検査体である。しかし、上記した個片化工程が完了した時点で、構造的には図１〜図４を用いて説明した完成品の半導体装置ＰＫＧ１と同じ構造になっている。したがって、以下では、検査体に対して半導体装置ＰＫＧ１と記載して説明する。図１１は、図５に示す検査工程を行う試験装置の構成を模式的に示す説明図、図１２は図１１に示す試験装置のソケット周辺を拡大して示す要部拡大断面図である。また、図１３は、図１２に示すテスト端子とリードとの接続部分の周辺を拡大して示す拡大断面図である。
本実施の形態の検査工程で半導体装置ＰＫＧ１に対して電気的試験を行う試験装置（電気的試験装置、検査装置、テスタ）２０は、半導体装置ＰＫＧ１を収容するソケット（収容部）２１、ソケット２１を介して半導体装置ＰＫＧ１と電気的に接続されるテスト基板（配線基板、パフォーマンスボード）２２、およびテスト基板２２と電気的に接続されるテストヘッド２３を備える。テストヘッド２３には、半導体装置ＰＫＧ１との間で信号や試験電圧の入出力を行うテスト回路が形成され、テスト基板２２およびソケット２１を介して半導体装置ＰＫＧ１と電気的に接続される。
また、本実施の形態では、テストヘッド２３の隣には制御部（テスタ本体）２４が配置され、制御部２４はテストヘッド２３と電気的に接続されている。制御部２４には、電気的試験工程を制御（例えば、テストヘッド２３と半導体装置ＰＫＧ１の相対位置制御、あるいは、複数の半導体装置ＰＫＧ１を連続的に試験するための制御）する制御回路が形成される。ただし、制御回路の形成場所は図１１に示す態様には限定されず、例えば、変形例としてテストヘッド２３の内部に制御回路を形成することができる。
また、図１２に示すようにテストヘッド２３は、テスト基板２２を搭載する基板搭載面である上面２３ｔを有し、テスト基板２２は、テストヘッド２３の上面２３ｔ上に固定されている。また、テスト基板２２は、テストヘッド２３の上面２３ｔ上に配置された、複数のコネクタ端子（端子）２５を介してテストヘッド２３に形成されたテスト回路と電気的に接続されている。
また、テスト基板２２は、ソケット２１が搭載される上面２２ｔ、および上面２２ｔの反対側に位置する裏面２２ｂを有する配線基板である。上面２２ｔおよび裏面２２ｂには、それぞれ複数の配線２２ｗからなる配線パターンが形成される。
上面２２ｔ側に形成された複数の配線２２ｗと裏面２２ｂ側に形成された複数の配線２２ｗは、テスト基板２２の上面２２ｔから裏面２２ｂまで貫通するスルーホールなどの伝送路（層間導電路）２２ｔｈを介してそれぞれ電気的に接続されている。また、テスト基板２２にはコンデンサやコイルなど、複数の電子部品２６が実装され、上面２２ｔ側に搭載されたソケット２１と配線２２ｗを介して電気的に接続されている。図１２に示す例では、複数の電子部品２６は裏面２２ｂに実装されている。また、テスト基板２２は、裏面２２ｂがテストヘッド２３の上面２３ｔと対向するように、テストヘッド２３と離間してテストヘッド２３上に固定されている。テスト基板の固定方法は限定されないが、例えばネジ止め固定されている。
また、半導体装置ＰＫＧ１を固定するソケット２１は、テスト基板２２の上面２２ｔ上のソケット固定領域に固定されている。ソケット２１の固定方法は特に限定されないが、本実施の形態では、例えばネジ止め固定されている。これにより、少なくとも測定対象となる半導体装置の品種変更に応じて、容易に着脱することができる。
ソケット２１は樹脂などの絶縁材料から成る本体部２１ａを備えている。本体部２１ａは、半導体装置ＰＫＧ１を固定する面である上面（半導体装置固定面）２１ｔ、および上面２１ｔの反対側に位置する下面（テスト基板実装面）２１ｂを備えている。
またソケット２１は、本体部２１ａの上面側に配置され、半導体装置ＰＫＧ１を固定して保持する台座（パッケージ固定部、領域）２１ｃを備えている。台座２１ｃの周縁領域は、台座２１ｃの中央領域よりも突出した構造となっており、この突出部分の内側に半導体装置ＰＫＧ１の封止体ＭＲが収まるようにすることで、半導体装置ＰＫＧ１を所定の位置に配置することができる。つまり、台座２１ｃの周縁領域に形成された突出部分は、半導体装置ＰＫＧ１の位置合わせをする位置決めガイドとして機能する。
また、図１２に示す例では、台座２１ｃは、連結部２１ｊを介して本体部２１ａの上面２１ｔ側に接続されている。連結部２１ｊは、ソケット２１の上面２１ｔに対して垂直な方向に弾性変形可能な弾性部材であって、図１２に示す例では、バネである。このように、本体部２１ａと台座２１ｃとを連結部２１ｊにより連結することで、検査工程において台座２１ｃに押圧力を印加すると、台座２１ｃが本体部２１ａに向かって押し込まれる。
また、ソケット２１は、半導体装置ＰＫＧ１の複数のリードＬＤと電気的に接続する複数のテスト端子（ポゴピン、接触端子、コンタクタ）２７を備えている。複数のテスト端子２７は、ソケット２１の本体部２１ａに形成された複数の貫通孔に挿入され、テスト基板２２上に形成された複数の端子（ポゴ座）２２ｆ（図１３参照）とそれぞれ電気的に接続されている。
検査工程において、複数のテスト端子２７は複数のリードＬＤの下面ＬＤｂ（図１３参照）に接続される。詳しくは、図３に示す複数のリードＬＤのそれぞれは、図１３に示すように、上面ＬＤｔ、上面ＬＤｔの反対側に位置する下面ＬＤｂ、および上面ＬＤｔと下面ＬＤｂの間に位置する側面ＬＤｓを有する。図１２に示すテスト端子２７はリードＬＤの下方に配置されるので、図１３に示すようにリードＬＤの下面ＬＤｂに接触する。さらに詳しくは、テスト端子２７は、図３を用いて説明したアウタリード部ＯＬＤの被実装部ＯＬＤ２の下面ＬＤｂ（図１３参照）に接触する。
また、試験装置２０は、リードＬＤの上面ＬＤｔに接触するテスト端子（接触端子、コンタクタ、一括接触端子）２８を有する。このテスト端子２８は、後述するように、複数のリードＬＤの上面ＬＤｔに一括して接触する端子である。このため少なくとも複数のリードＬＤと接触する面は、金属などの導体が露出している。例えば、テスト端子２８はハンドラ（押圧機構部）２９に取り付けられた部分全体が金属部材により形成されている。あるいは、テスト端子２８の基材が樹脂などで形成されている場合には、樹脂から成る基材の表面が金属膜により覆われている。
また、テスト端子２８は、リードＬＤの先端部をテスト端子２７に向かって押し付ける押圧治具（リード押さえ部材）としても機能する。詳しくは、テスト端子２８は、ソケット２１と対向する位置に設けられた押圧機構部であるハンドラ２９に固定されている。ハンドラ２９は、ソケット２１の上面２１ｔに対して垂直な方向に昇降動作できるように構成されている。このため、ハンドラ２９をソケット２１に向かって近づけるとテスト端子２８の位置は、ソケット２１に収容された半導体装置ＰＫＧ１のリードＬＤに近づく。そして、テスト端子２８とリードＬＤが接触した後、さらにハンドラ２９の位置を降下させると、リードＬＤの先端部（図３に示す被実装部ＯＬＤ２）に対して押圧力が印加される。
本実施の形態の検査工程では、このテスト端子２８からの押圧力を複数のリードＬＤの先端部に印加する。これにより、複数のリードＬＤの先端部がテスト端子２７に向かって押し付けられることで、複数のテスト端子２７と複数のリードＬＤが接触し、テスト回路と複数のリードとが電気的に接続される。
また、図１３に示すように、テスト端子２７は、リードＬＤと接触する先端部を備えるプランジャ部ＰＲ、プランジャ部ＰＲの反対側に配置され、プランジャ部ＰＲの一部を包むスリーブ部ＳＶ、およびプランジャ部ＰＲとスリーブ部ＳＶの間に配置される弾性体としてのバネ部ＳＰを備え、全体として細長い棒状（針状）の形状を成す。図１３に示す例では、バネ部ＳＰは、コイルバネである。また、プランジャ部ＰＲおよびスリーブ部ＳＶはそれぞれ金属材料から成り、スリーブ部ＳＶの端部がテスト基板２２の端子２２ｆと接触している。テスト端子２７は、プランジャ部ＰＲとスリーブ部ＳＶとが接触することで、端子２２ｆから入力された信号や電位をリードＬＤに伝送する伝送経路として利用される。
また、プランジャ部ＰＲは、検査工程でリードＬＤと接触する接触領域（接触部）からスリーブ部ＳＶに向かって棒状に延びる軸部を備えている。プランジャ部ＰＲの軸部は、バネ部ＳＰから印加される弾性力を接触領域に伝達して、リードＬＤと接触領域の接触荷重（接触圧力）を調整する機能を備えている。
また、プランジャ部ＰＲは、検査工程でリードＬＤと接触する接触領域の端部（上端部、スリーブ部ＳＶとは反対側の端部）が尖った形状（尖頭形状）になっている。これにより、検査工程において図１３に示すようにリードＬＤにテスト端子２７の一部を食い込ませることができる。詳しくは、リードＬＤの表面を覆う、金属膜ＭＣにテスト端子２７のプランジャ部ＰＲの接触領域の尖った部分が食い込む。このため、複数のリードＬＤとテスト端子２７との接触抵抗を低減できる。
＜絶縁耐圧試験＞
次に、図１１〜図１３を用いて説明した試験装置２０を用いて行う検査工程について説明する。本セクションでは、上記したように、図１に示す高電圧回路ＣＨＶと低電圧回路ＣＬＶとの間に試験電圧を印加して、高電圧回路ＣＨＶと低電圧回路ＣＬＶとの絶縁特性を試験する、絶縁耐圧試験を取り上げて説明する。
図１４は、図５に示す検査工程に含まれる絶縁耐圧試験を行う回路ブロックの概要を示す説明図である。
図１を用いて説明した本実施の形態の半導体装置ＰＫＧ１のように、結合回路ＣＣＯＰ１を介して接続（結合）された高電圧回路ＣＨＶと低電圧回路ＣＬＶとを備える半導体パッケージの場合、結合回路ＣＣＯＰ１における絶縁耐圧特性を評価する必要がある。
そこで、本実施の形態の検査工程で行う絶縁耐圧試験では、図１４に示すように、半導体装置ＰＫＧ１が備える高電圧回路ＣＨＶと低電圧回路ＣＬＶとの間に試験電圧ＶＴを印加する。これにより、高電圧回路ＣＨＶと低電圧回路ＣＬＶとを接続する結合回路ＣＣＯＰ１の絶縁耐圧特性を試験することができる。
絶縁耐圧試験では、高電圧回路ＣＨＶに接続される複数のリードＬＤ１のそれぞれには高電圧側の電位ＶＴ１が供給され、低電圧回路ＣＬＶに接続される複数のリードＬＤ２のそれぞれには低電圧側の電位ＶＴ２が供給される。図１４に示す例では、電源ＲＥＧとして交流電源を用いる例を示している。試験電圧ＶＴおよび印加時間には種々の変形例があるが、例えば、交流３ｋＶ（キロボルト）を２秒間印加する。
また、低電圧側の電位ＶＴ２は交流の基準電位である。電位ＶＴ２に基準電位として例えば接地電位を供給する場合、電位ＶＴ１の絶対値の値は、電位ＶＴ２の値よりも大きい。また、図１４に対する変形例として、電源ＲＥＧとして直流電源を用いる場合には、電位ＶＴ１の値は電位ＶＴ２の値よりも大きい。
ここで、本願発明者は、図２０に示す検討例のように、リードＬＤ１の上面ＬＤｔには、絶縁性の押圧部材ＰＵＳを設け、複数のリードＬＤ１の下面ＬＤｂに個別に接触するテスト端子２７のみから電位を供給する試験装置２０Ｈ１を用いた絶縁耐圧試験を検討した。
この結果、複数のリードＬＤのそれぞれに対して下面ＬＤｂに接触されるテスト端子２７のみから電位を供給する場合、一部のリードＬＤに試験電位が供給されない場合があることが判った。例えば、図２０に示すように、テスト端子２７のプランジャ部ＰＲとリードＬＤとの間に、絶縁性の異物ＰＴが挟まった場合、テスト端子２７とリードＬＤとが接触しないことがある。また、複数のテスト端子２７のうちの一部が劣化等により正常に動作しなかった場合、一部のテスト端子２７とリードＬＤとが接触しない可能性がある。
絶縁耐圧試験のように、複数のリードＬＤのそれぞれに同じ電位ＶＴ１（図１４参照）が供給される場合、複数のリードＬＤのうちの一部に電位ＶＴ１が供給されない場合でも試験を行うことはできる。
しかし、絶縁耐圧試験では、上記したように、例えば３ｋＶ（キロボルト）程度の高い電圧を印加する。このため、テスト端子２７のうちの一部がリードＬＤ１に接触しなかった場合、離間したリードＬＤ１とテスト端子２７の電位差が大きくなり、スパークが生じる場合がある。そして、リードＬＤとテスト端子２７との間でスパークが発生すると、試験装置２０Ｈ１や半導体装置ＰＫＧ１が損傷する原因になる。
そこで、本願発明者は、複数のリードＬＤ１に対して確実に電位ＶＴ１を供給する観点から検討を行い、本実施の形態の態様を見出した。
すなわち、図１３に示すように、本実施の形態の試験装置２０は、複数のリードＬＤの配列方向（図１３ではＹ方向）に沿って設けられた複数のテスト端子２７、および複数のテスト端子２７と対向する位置に上記配列方向に沿って複数のテスト端子２７に跨るように設けられるテスト端子２８を有する。また、絶縁耐圧試験では、複数のリードＬＤ１の下面ＬＤｂと複数のテスト端子２７とを個別に接触させ、かつ、複数のリードＬＤ１のそれぞれが有する上面ＬＤｔとテスト端子２８とを接触させる。そして、複数のテスト端子２７およびテスト端子２８に電位ＶＴ１（図１４参照）を供給する。
本実施の形態のように、一つのテスト端子２８を複数のリードＬＤ１に接触させた場合、テスト端子２８に対して電位ＶＴ１を供給する経路が複数設けられる。このため、テスト端子２８に対しては、ほぼ確実に電位ＶＴ１を供給することが可能になる。そして、複数のテスト端子２７のうちの一部がリードＬＤ１と接触しない場合であっても、当該リードＬＤ１とテスト端子２８とが接触していれば、当該リードＬＤ１に電位ＶＴ１を供給することができる。この結果、複数のリードＬＤ１のそれぞれに電位ＶＴ１を供給できるので、一部のリードＬＤ１とテスト端子２７やテスト端子２８との間でスパークが発生する事を抑制できる。
本実施の形態の検査工程に含まれる絶縁耐圧試験は、以下のように表現することもできる。すなわち、本実施の検査工程に含まれる絶縁耐圧試験は、前記複数のリードＬＤ１の下面ＬＤｂ側に設けられた複数のテスト端子２７および複数のリードＬＤ１の上面ＬＤｔ側に設けられたテスト端子２８により複数のリードＬＤ１のそれぞれを挟む工程を含んでいる。また、本実施の形態の絶縁耐圧試験は、複数のテスト端子２７およびテスト端子２８に電位ＶＴ１を供給する工程を含んでいる。
また、上記したように、本実施の形態のテスト端子２８は、リードＬＤの先端部をテスト端子２７に向かって押し付ける押圧治具として機能する。言い換えれば、本実施の形態の検査工程には、テスト端子２８を複数のリードＬＤ１の上面ＬＤｔに接触させた状態で複数のリードＬＤ１を押圧する工程が含まれる。このため、複数のリードＬＤ１のそれぞれは、テスト端子２７またはテスト端子２８のうち、少なくとも一方に接触し易くなる。
以下、図１５を用いて、本実施の形態の絶縁耐圧試験において、スパークの発生を抑制する仕組みを説明する。図１５は、図１３に示す複数の端子のうちの一部に異物が付着した状態における電位の流れを模式的に示す説明図である。
本実施の形態の絶縁耐圧試験では、図１２に示すように半導体装置ＰＫＧ１をソケット２１の台座２１ｃ上に載置する。そして、テスト端子２８が固定されたハンドラ２９をソケット２１に向かって降下させ、テスト端子２８の先端を複数のリードＬＤに接触させる。ハンドラ２９には、電気的に分離された複数のテスト端子２８が固定されており、複数のテスト端子２８のうち、テスト端子２８Ａは複数のリードＬＤ１に接触し、テスト端子２８Ｂは複数のリードＬＤ２に接触する。上記したように、テスト端子２８Ａおよびテスト端子２８Ｂのそれぞれは、図３に示すリードＬＤのアウタリード部ＯＬＤの被実装部ＯＬＤ２の上面ＬＤｔ（図１３参照）に接触する。
次に、ハンドラ２９をさらに降下させると、複数のテスト端子２８から複数のリードＬＤに対して押圧力が印加される。この押圧力は、半導体装置ＰＫＧ１を保持する台座２１ｃに伝達され、連結部２１ｊのバネが押圧力によって圧縮される。この結果、台座２１ｃがソケット２１の本体部２１ａに向かって降下するので、図１３に示すようにテスト端子２７の先端部分がリードＬＤの下面ＬＤｂに接触する。その後、ハンドラ２９（図１２参照）の動作を停止させると、テスト端子２８が複数のリードＬＤの上面ＬＤｔに接触し、かつ複数のテスト端子２７と複数のリードＬＤの下面ＬＤｂのそれぞれが接触した状態が得られる。テスト端子２７とリードＬＤとの接触圧力、およびテスト端子２８とリードＬＤとの接触圧力は、図１２に示すハンドラ２９の高さ、連結部２１ｊのバネの弾性力、およびテスト端子２７のバネ部ＳＰの弾性力により制御される。
この時、図１５に示すように、複数のテスト端子２７の内の一つの先端に絶縁性の異物ＰＴが付着している場合、異物ＰＴがテスト端子２７とリードＬＤ１との間に挟まると、異物ＰＴが付着したテスト端子２７がリードＬＤ１に接触しない場合がある。
この状態で、複数のテスト端子２７に電位ＶＴ１を供給すると、異物ＰＴが付着していないテスト端子２７およびリードＬＤ１を介してテスト端子２８に電位ＶＴ１が供給される。ここで、図１５に示すように、異物ＰＴが付着したテスト端子２７はリードＬＤ１に接触していないが、テスト端子２７と離間したリードＬＤ１には、テスト端子２８と接触している。このため、テスト端子２７と離間したリードＬＤ１に対しても、電位ＶＴ１が供給されることになる。
放電現象は、離間した電極間に高電圧を印加することで、電極間の絶縁破壊が生じる現象である。したがって、本実施の形態のように、離間したリードＬＤ１とテスト端子２７が存在する場合であっても、リードＬＤ１とテスト端子２７のそれぞれに同じ電位が供給されていれば、その電位が高くても放電現象は生じない。すなわち、本実施の形態によれば、スパークの発生を抑制することができる。
なお、本実施の形態の試験方法によれば、スパークが発生する可能性を大幅に低下させることができるが、スパーク発生の可能性を完全に排除することは難しい。例えば、テスト端子２７と離間しているリードＬＤ１の上面ＬＤｔに絶縁性の異物が付着している場合に、テスト端子２７およびテスト端子２８に接触しないリードＬＤ１に対してスパークが発生する可能性が考えられる。そこで、絶縁耐圧試験を行う前、すなわち、高い電位ＶＴ１を供給する前に、絶縁耐圧試験よりも低い電位を供給し、導通試験を行うことが好ましい。
また、図１４に示すように、本実施の形態の絶縁耐圧試験では、低電圧回路ＣＬＶに接続される複数のリードＬＤ２のそれぞれには低電圧側の電位ＶＴ２が供給される。ここで、電位ＶＴ２が接地電位、あるいは十分に低い電位である場合、複数のリードＬＤ２のうちの一部がテスト端子２７に接触していなくても、スパークは発生しない。したがって、複数のリードＬＤ２に接触させるためのテスト端子２７の構造は、例えば図２０に示すように、複数のリードＬＤ２の上面ＬＤｔには、絶縁性の押圧部材ＰＵＳを設け、複数のリードＬＤ１の下面ＬＤｂに個別に接触するテスト端子２７のみから電位を供給しても良い。この場合、押圧部材ＰＵＳの材料が導電性材料に限定されないので、材料選択の自由度が上がる。
すなわち、図２０に示すように、複数のリードＬＤ２のそれぞれは上面ＬＤｔ、および上面ＬＤｔの反対側に位置する下面ＬＤｂを有する。また、図１２に示す試験装置２０のうち、リードＬＤ２と接触する部分は、図２０に示す試験装置２０Ｈ１と同様に、複数のリードＬＤ２の配列方向に沿って設けられた複数のテスト端子２７を有する。また、試験装置２０は、図２０に示す試験装置２０Ｈ１と同様に、複数のテスト端子２７と対向する位置に配列方向に沿って複数のテスト端子２７に跨るように設けられる絶縁性の押圧部材ＰＵＳを有していても良い。また、変形例の絶縁耐圧試験工程は、図１２に示すハンドラ２９をソケット２１に近づけて、リードＬＤ２と半導体装置ＰＫＧ１の複数のリードＬＤ１とを接触させ、かつ、押圧部材ＰＵＳと半導体装置ＰＫＧ１の複数のリードＬＤ２とを接触させる工程を有していても良い。また、変形例の絶縁耐圧試験工程は、上記工程の後、テスト端子２８Ａから複数のリードＬＤ１に対して押圧力を印加することにより、複数のリードＬＤ１と複数のテスト端子２７とを接触させ、かつ、かつ押圧部材ＰＵＳから複数のリードＬＤ２に対して押圧力を印加することにより、複数のリードＬＤ２と複数のテスト端子２７とを接触させる工程を有する。
一方、基準電位として用いる電位ＶＴ２の値が高く、スパークの発生が懸念される場合には、図１３に示すように、複数のテスト端子２７および複数のテスト端子２８のそれぞれをリードＬＤ２に接触させる構造にすることが好ましい。すなわち、図１２に示すように、導電性部材から成るテスト端子２８Ｂを設け、複数のテスト端子２７およびテスト端子２８Ｂに対して図１４に示す電位ＶＴ２を供給することが好ましい。これにより、複数のリードＬＤ１においてスパークの発生を抑制できるのと同様に、複数のリードＬＤ２においてスパークの発生を抑制できる。
もちろん、電位ＶＴ２が接地電位の場合に、図１３に示すように、複数のテスト端子２７および複数のテスト端子２８のそれぞれをリードＬＤ２に接触させる構造にしても良い。この場合、図１２に示すテスト端子２８Ａとテスト端子２８Ｂの構造を同じ構造にすることで、予備部品の兼用化が図れる。
また、本実施の形態のように、テスト端子２８によりリードＬＤを押圧する方式の場合、リードＬＤとの接触面の平坦性が摩耗により低下することを抑制することが好ましい。このため、テスト端子２８を構成する材料は、耐摩耗性の高い材料が好ましい。一方、テスト端子２８の全体を耐摩耗性の高い材料で製造することが難しい場合もある。
そこで、図１６に示す変形例のように、テスト端子２８のうち、リードＬＤの上面ＬＤｔと接触するコンタクト面（接触面）２８ｂに金属膜２８ｍｃが設けられていることが好ましい。金属膜２８ｍｃは、基材２８ｂｍよりも硬い材料により形成されている。例えば、金属膜２８ｍｃのビッカーズ硬度は、９００Ｈｖ〜１０００Ｈｖ程度である。これにより、金属膜２８ｍｃは摩耗し難くなるので、テスト端子２８を繰り返し使用することができる。上記のような特性を有する金属膜としては、不純物としてＢ（ボロン）が添加されたＮｉ（ニッケル）膜が挙げられる。
＜変形例＞
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。なお、上記実施の形態中でもいくつかの変形例について説明したが、以下では、上記実施の形態で説明した変形例以外の代表的な変形例について説明する。
例えば、上記実施の形態では、隣り合う複数のリードＬＤ１に対して同じ電位を供給する試験の例として、絶縁耐圧試験を取り上げて説明した。しかし、隣り合う複数のリードＬＤ１に対して同じ電位を供給する電気的試験であれば、絶縁耐圧試験の他、種々の試験に適用できる。
例えば、互いに隣り合う複数のリードＬＤに同じ電位を供給し、その電位の供給経路の抵抗値を試験する場合、複数のリードＬＤのうちの一部に電位が供給されなければ、抵抗値を正しく測定することができない。そこで、上記実施の形態で説明したように、テスト端子２７およびテスト端子２８を準備して、隣り合う複数のリードＬＤに対して同じ電位を供給することで、複数のリードのうちの一部に電位が供給されないことを抑制できる。
また、例えば、上記実施の形態では、複数の端子２７のそれぞれをリードＬＤに個別に接触させる実施態様について説明した。しかし、複数のリードＬＤに対して同じ電位を供給する試験のみを考慮すれば、図１３に示すテスト端子２８と同じ構造のテスト端子でリードＬＤを挟み込んでも良い。
ただし、以下の観点からは、上記実施の形態のように、リードＬＤに複数のテスト端子２７、２８を接触させる場合、一方のテスト端子２７は、リードＬＤのそれぞれに個別接触させる方が好ましい。すなわち、リードＬＤのそれぞれに個別接触させるテスト端子２７を有する試験装置２０（図１３参照）の場合、複数のリードＬＤのそれぞれに異なる信号を供給する試験を行うこともできる。この場合、ハンドラ２９に固定されたテスト端子２８を図２０に示すような絶縁性の押圧部材ＰＵＳに置き換えて試験を行う。このため、検査工程において、一つの試験装置２０により複数種類の電気的試験を実施することができる。
また、テスト端子２７のように、リードＬＤのそれぞれに個別に接触する方式の場合、リードＬＤのそれぞれに対して適切な接触圧力を印加することができる。このため、複数のリードＬＤの高さにバラつきが生じている場合でも、複数のリードＬＤのそれぞれに対する接触圧力を適切な範囲内の値に制御することができる。
また、上記実施の形態では、図１４に示すように、絶縁耐圧試験の電源ＲＥＧとして交流電源を用いる例を説明した。しかし、図１７に示すように、電源ＲＥＧとして直流電源を用いても良い。この場合には、電位ＶＴ１および電位ＶＴ２はそれぞれ固定電位であり、電位ＶＴ１の値は電位ＶＴ２の値よりも大きい。
また、上記実施の形態では、テスト端子２８には、独立した配線が接続されず、単に導電性部材がハンドラ２９に固定された構造になっている。しかし、変形例として、テスト端子２８に配線を接続して、この配線を介して図１４に示す電位ＶＴ２や電位ＶＴ１を供給しても良い。この場合、テスト端子２８に電位を確実に供給することができる。
一方、上記実施の形態のように、テスト端子２８に配線を接続せず、リードＬＤを介して電位を供給する方式の場合、配線構造を単純化することができる。
また、上記実施の形態では、図１４に示すように複数のリードＬＤ１の全てに対して電位ＶＴ１を供給し、複数のリードＬＤ２の全てに対して電位ＶＴ２を供給する実施態様について説明した。しかし、変形例として、図２に示す複数のリードＬＤのうちの一部に、図１４に示す試験電圧ＶＴが印加されないリードＬＤが含まれていても良い。
図１８は、図２に示す半導体装置に対する変形例を示す平面図である。また、図１９は、図１８に示す半導体装置の電気的試験に用いるテスト端子のコンタクト面の平面図である。図１８および図１９は平面図であるが、リードＬＤの種類や構成材料の違いを明示的に示すため、一部にハッチングを付している。図１８では、絶縁耐圧試験において、試験電圧が印加されないリードにハッチングを付している。また、図１９は、テスト端子２８Ｃのコンタクト面２８ｂのうち、絶縁性材料から成る絶縁部２８iにハッチングを付している。
図１８に示す半導体装置ＰＫＧ２は、封止体ＭＲの側面ＭＲｓ１から露出する複数のリードのうちの一部に、絶縁耐圧試験において試験電圧が印加されないリードＬＤ３が含まれている点で図２に示す半導体装置ＰＫＧ１と相違する。また、半導体装置ＰＫＧ２は、封止体ＭＲの側面ＭＲｓ２から露出する複数のリードのうちの一部に、絶縁耐圧試験において試験電圧が印加されないリードＬＤ３が含まれている点で図２に示す半導体装置ＰＫＧ１と相違する。
半導体装置ＰＫＧ２に対して絶縁耐圧試験を行う場合には、図１３に示すテスト端子２８に変えて、図１９に示すテスト端子２８Ｃを用いれば良い。テスト端子２８Ｃは、コンタクト面２８ｂに、導電性材料からなる導電部２８ｍと、絶縁性材料から成る絶縁部２８iとを備えている点で、図１３に示すテスト端子２８と相違する。
テスト端子２８Ｃを用いた絶縁耐圧試験では、導電部２８ｍが図１８に示す複数のリードＬＤ１と接触する。また、絶縁部２８ｉが図１８に示す複数のリードＬＤ３に接触する。これにより、高電圧を印加できないリードＬＤが隣り合って並んでいる場合であっても、絶縁耐圧試験を行うことができる。
また、例えば、上記実施の形態では、半導体装置の例として、ＳＯＰ型の半導体装置に適用した実施態様を例示的に取り上げて説明したが、上記した技術は、ＳＯＰ型の他、種々の変形例の半導体装置に適用できる。例えば、平面視において、四辺形を成す封止体の四辺からそれぞれ複数のリードが突出する、ＱＦＰ型と呼ばれる半導体装置に適用することもできる。
また、例えば、上記実施の形態では、二つの半導体チップを有する半導体チップを取り上げて説明した。しかし一つの半導体チップに高電圧回路と低電圧回路とを形成しても良い。あるいは三つ以上の半導体チップを備えていても良い。
また例えば、上記実施の形態では、複数のテスト端子２７として、スプリングバネの弾性力を利用して弾性変形する棒状のテスト端子２７を取り上げて説明した。しかし、テスト端子２７には種々の変形例を適用できる。例えば、テスト端子の途中に湾曲した部分を設け、該湾曲した部分のバネ性を利用して弾性変形するテスト端子を上記実施の形態で説明したテスト端子２７に代えて用いても良い。ただし、テスト端子２７の機械的寿命を考慮すると、上記実施の形態のように、スプリングバネの弾力性を利用する棒状の（言い換えればピンタイプの）テスト端子２７の方が好ましい。
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
２０、２０Ｈ１ 試験装置（電気的試験装置、検査装置、テスタ）
２１ ソケット（収容部）
２１ａ 本体部
２１ｂ 下面（テスト基板実装面）
２１ｃ 台座（パッケージ固定部、領域）
２１ｊ 連結部
２１ｔ 上面（半導体装置固定面）
２２ テスト基板（配線基板、パフォーマンスボード）
２２ｂ 裏面
２２ｆ 端子（ポゴ座）
２２ｔ、２３ｔ 上面
２２ｔｈ 伝送路（層間導電路）
２２ｗ 配線
２３ テストヘッド
２４ 制御部（テスタ本体）
２５ コネクタ端子（端子）
２６ 電子部品
２７ テスト端子（ポゴピン、接触端子、コンタクタ）
２８、２８Ａ、２８Ｂ、２８Ｃ テスト端子（接触端子、コンタクタ、一括接触端子）
２８ｂ コンタクト面（接触面）
２８ｂｍ 基材
２８ｉ 絶縁部
２８ｍ 導電部
２８ｍｃ 金属膜
２９ ハンドラ（押圧機構部）
ＢＷ１、ＢＷ２、ＢＷ３ ワイヤ（導電性部材）
ＣＣＯＰ１、ＣＣＯＰ２ 結合回路
ＣＨＶ 高電圧回路
ＣＬＶ 低電圧回路
ＣＰ１、ＣＰ２ 半導体チップ
ＣＰｂ 裏面（主面、下面）
ＣＰｔ 表面（主面、上面）
ＣＲ１、ＣＲ２ 主回路
ＤＢ ダイボンド材（接着材）
ＤＰ１、ＤＰ２ ダイパッド
ＤＰｂ 下面
ＤＰｔ 上面（チップ搭載面）
ＨＬ 吊りリード
ＩＬＤ インナリード部
ＬＤ、ＬＤ１、ＬＤ２、ＬＤ３ リード（端子）
ＬＤｂ 下面
ＬＤｓ 側面
ＬＤｔ 上面
ＬＦ リードフレーム
ＬＦｄ デバイス領域
ＬＦｆ 枠部
ＬＦｓ１、ＬＦｓ２ 長辺
ＬＦｓ３、ＬＦｓ４ 短辺
ＭＣ 金属膜（金属コート膜）
ＭＲ 封止体（樹脂体、封止部）
ＭＲｂ 下面（裏面、実装面、封止体下面）
ＭＲｓ 側面（封止体側面）
ＭＲｓ１、ＭＲｓ２ 長側面（辺）
ＭＲｓ３、ＭＲｓ４ 短側面（辺）
ＭＲｔ 上面（封止体上面）
ＯＬＤ アウタリード部
ＯＬＤ１ 突出部
ＯＬＤ２ 被実装部
ＯＬＤ３ 傾斜部
ＰＤ パッド（ボンディングパッド）
ＰＫＧ１、ＰＫＧ２ 半導体装置（半導体パッケージ、検査体）
ＰＲ プランジャ部
ＰＴ 異物
ＰＵＳ 押圧部材
ＲＥＧ 電源
Ｒｘ 受信回路
ＳＶ スリーブ部
ＴＢ タイバー
Ｔｘ 送信回路
ＶＴ 試験電圧
ＶＴ１、ＶＴ２ 電位

Claims (16)

  1. （ａ）第１回路を備える第１半導体チップおよび前記第１回路と電気的に接続される複数の第１リードのそれぞれの一部を封止体により封止して、半導体パッケージである検査体を組み立てる工程、
    （ｂ）前記複数の第１リードのそれぞれに第１電位を供給して電気的試験を行う工程、
    を含み、
    前記複数の第１リードは、前記封止体の第１側面の延在方向に沿って配列され、
    前記複数の第１リードのそれぞれは、第１面、および前記第１面の反対側に位置する第２面を有し、
    前記（ｂ）工程は、
    （ｂ１）前記複数の第１リードの配列方向に沿って設けられた複数の第１テスト端子、および前記複数の第１テスト端子と対向する位置に前記配列方向に沿って前記複数の第１テスト端子に跨るように設けられる第２テスト端子を有する試験装置を準備して、前記試験装置の収容部に前記検査体を収容し、前記複数の第１テスト端子と前記第２テスト端子との間に前記複数の第１リードのそれぞれを配置する工程、
    （ｂ２）前記複数の第１リードの前記第１面と前記複数の第１テスト端子とを個別に接触させ、かつ、前記複数の第１リードのそれぞれが有する前記第２面と前記第２テスト端子とを接触させる工程、
    （ｂ３）前記（ｂ２）工程の後、前記複数の第１テスト端子および前記第２テスト端子に前記第１電位を供給する工程、
    を含む、半導体装置の製造方法。
  2. 請求項１において、
    前記検査体は、
    前記第１回路よりも低い電圧で動作する第２回路と、
    前記第２回路と電気的に接続され、前記封止体が備える側面のうち、前記第１側面とは異なる第２側面の延在方向に沿って配列される複数の第２リードと、を備え、
    前記（ｂ）工程は、前記第１回路と前記第２回路との絶縁耐圧試験である、半導体装置の製造方法。
  3. 請求項２において、
    前記（ｂ３）工程は、前記複数の第２リードのそれぞれに、前記第１電位の絶対値よりも低い第２電位を供給する工程を含む、半導体装置の製造方法。
  4. 請求項２において、
    前記（ｂ３）工程は、前記複数の第２リードのそれぞれに、接地電位を供給する工程を含む、半導体装置の製造方法。
  5. 請求項２において、
    前記（ｂ３）工程は、前記複数の第２リードのそれぞれに、前記第１電位よりも低い第２電位を供給する工程を含む、半導体装置の製造方法。
  6. 請求項１において、
    前記第２テスト端子は、基材と、前記基材よりも硬い材料から成る金属膜と、を有し、
    前記金属膜は、前記（ｂ２）工程で前記複数の第１リードと接触する接触面に設けられている、半導体装置の製造方法。
  7. 請求項１において、
    前記試験装置は、
    前記（ｂ１）工程で、前記半導体装置を載置する台座、および複数のバネを介して前記台座と連結される本体部、を備える前記収容部と、
    前記第２テスト端子が固定され、前記収容部と対向する位置に設けられた押圧機構部と、
    を有し、
    前記（ｂ２）工程は、
    （ｂ２１）前記押圧機構部を前記収容部に近づけて、前記第２テスト端子と前記半導体装置の前記複数の第１リードとを接触させる工程、
    （ｂ２２）前記（ｂ２１）工程の後、前記第２テスト端子から前記複数の第１リードに対して押圧力を印加することにより、前記複数のバネを圧縮させ、前記複数の第１リードの前記第１面と前記複数の第１テスト端子とを接触させる工程、
    を含む、半導体装置の製造方法。
  8. 請求項２において、
    前記複数の第２リードのそれぞれは、第３面、および前記第３面の反対側に位置する第４面を有し、
    前記試験装置は、前記複数の第２リードの配列方向に沿って設けられた複数の第３テスト端子、および前記複数の第３テスト端子と対向する位置に前記配列方向に沿って前記複数の第３テスト端子に跨るように設けられる第４テスト端子を有し、
    前記（ｂ２）工程は、前記複数の第２リードの前記第３面と前記複数の第３テスト端子とを個別に接触させ、かつ、前記複数の第２リードのそれぞれが有する前記第４面と前記第４テスト端子とを接触させる工程、を含み、
    前記（ｂ３）工程は、前記（ｂ２）工程の後、前記複数の第３テスト端子および前記第４テスト端子に第２電位を供給する工程、を含む、
    半導体装置の製造方法。
  9. 請求項２において、
    前記複数の第２リードのそれぞれは、第３面、および前記第３面の反対側に位置する第４面を有し、
    前記試験装置は、
    前記複数の第２リードの配列方向に沿って設けられた複数の第３テスト端子と、
    前記複数の第３テスト端子と対向する位置に前記配列方向に沿って前記複数の第３テスト端子に跨るように設けられる絶縁性の押圧部材と、
    前記収容部と、
    前記押圧部材および前記第２テスト端子が固定され、前記収容部と対向する位置に設けられた押圧機構部と、
    を有し、
    前記（ｂ２）工程は、
    （ｂ２１）前記押圧機構部を前記収容部に近づけて、前記第２テスト端子と前記検査体の前記複数の第１リードとを接触させ、かつ、前記押圧部材と前記検査体の前記複数の第２リードとを接触させる工程、
    （ｂ２２）前記（ｂ２１）工程の後、前記第２テスト端子から前記複数の第１リードに対して押圧力を印加することにより、前記複数の第１リードの前記第１面と前記複数の第１テスト端子とを接触させ、かつ、かつ前記押圧部材から前記複数の第２リードに対して押圧力を印加することにより、前記複数の第２リードの前記第３面と前記複数の第３テスト端子とを接触させる工程、
    を含む、半導体装置の製造方法。
  10. 請求項２において、
    （ｃ）前記複数の第１リードのそれぞれに対して、前記複数の第１テスト端子を介して異なる信号を供給して電気的試験を行う工程、を含む、半導体装置の製造方法。
  11. 請求項１において、
    前記第２テスト端子には配線が接続されず、
    前記（ｂ３）工程では、前記複数の第１テスト端子と接触した前記複数の第１リードを介して前記第２テスト端子に前記第１電位が供給される、半導体装置の製造方法。
  12. （ａ）第１回路を備える第１半導体チップおよび前記第１回路と電気的に接続される複数の第１リードのそれぞれの一部を封止体により封止して、半導体パッケージである検査体を組み立てる工程、
    （ｂ）前記複数の第１リードのそれぞれに第１電位を供給して電気的試験を行う工程、
    を含み、
    前記複数の第１リードは、前記封止体の第１側面の延在方向に沿って配列され、
    前記複数の第１リードのそれぞれは、第１面、および前記第１面の反対側に位置する第２面を有し、
    前記（ｂ）工程は、
    （ｂ１）前記複数の第１リードの配列方向に沿って設けられた複数の第１テスト端子、および前記複数の第１テスト端子と対向する位置に前記複数の第１テスト端子に跨るように設けられる第２テスト端子を有するテスタの収容部に前記検査体を収容し、前記複数の第１テスト端子と前記第２テスト端子との間に前記複数の第１リードのそれぞれを配置する工程、
    （ｂ２）前記複数の第１リードの前記第１面側に設けられた前記複数の第１テスト端子および前記複数の第１リードの前記第２面側に設けられた前記第２テスト端子により前記複数の第１リードのそれぞれを挟む工程、
    （ｂ３）前記（ｂ２）工程の後、前記複数の第１テスト端子および前記第２テスト端子に前記第１電位を供給する工程、
    を含む、半導体装置の製造方法。
  13. 請求項１２において、
    前記検査体は、
    前記第１回路よりも低い電圧で動作する第２回路と、
    前記第２回路と電気的に接続され、前記封止体が備える側面のうち、前記第１側面とは異なる第２側面の延在方向に沿って配列される複数の第２リードと、を備え、
    前記（ｂ）工程は、前記第１回路と前記第２回路との絶縁耐圧試験である、半導体装置の製造方法。
  14. 請求項１３において、
    前記（ｂ３）工程は、前記複数の第２リードのそれぞれに、前記第１電位の絶対値よりも低い第２電位を供給する工程を含む、半導体装置の製造方法。
  15. 請求項１３において、
    前記（ｂ３）工程は、前記複数の第２リードのそれぞれに、接地電位を供給する工程を含む、半導体装置の製造方法。
  16. 請求項１３において、
    前記（ｂ３）工程は、前記複数の第２リードのそれぞれに、前記第１電位よりも低い第２電位を供給する工程を含む、半導体装置の製造方法。
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