JP2017021793A - 画像表示システムおよびゲート駆動回路 - Google Patents

Abstract

【課題】シフトレジスタのゲート駆動信号の立ち上がりエッジおよび／または立ち下がりエッジがタッチセンシング周期の影響を受けるのを防ぐゲート駆動回路を提供する。【解決手段】画素アレイの複数の画素を含むタッチディスプレイパネル及び１つのグループのクロック信号に基づいて複数のゲート駆動信号ＯＵＴ（１）、・・・を生成し、タッチディスプレイパネルにある複数の画素を駆動するゲート駆動回路ＳＲ［１］〜［２Ｋ］である。ゲート駆動回路は、ゲート駆動信号を順次に出力し、順次に配列された複数のシフトレジスタのグループに分けられた複数のシフトレジスタ及び２つの隣接するシフトレジスタのグループの間に設置され、第Ｎのグループのシフトレジスタのグループの最後の１段のシフトレジスタと、第Ｎ＋１のグループのシフトレジスタのグループの第１段のシフトレジスタとに接続された少なくとも１つの第１の補償回路ＰＨＣ［１］を含む。【選択図】図８

Description

本発明は、シフトレジスタモジュールに関し、特に、シフトレジスタのゲート駆動信号の立ち上がりエッジおよび／または立ち下がりエッジがタッチセンシング周期の影響を受けるのを防ぐことができるゲート駆動回路に関するものである。

シフトレジスタは、データ信号送信回路とゲート駆動回路に広く用いられ、各データ信号線がデータ信号を受信するタイミングを制御し、各ゲート信号線にスキャン信号を生成するようにそれぞれ用いられる。データ信号を回路に送信しているとき、シフトレジスタは、選択信号を各データ信号線に出力するように用いられ、画像データが各データ信号線に順次に書き込まれることができるようにする。一方、ゲート駆動回路では、シフトレジスタは、スキャン信号を各ゲート信号線に提供するように用いられ、画素マトリクスを順次にオンにし、各データ信号線の画像信号に書き込まれることができるようにする。

近年、アモルファスシリコンゲートドライバ（Ａｍｏｒｐｈｏｕｓ Ｓｉｌｉｃｏｎ Ｇａｔｅ ｄｒｉｖｅｒ；ＡＳＧ）が開発されている。ＡＳＧ技術は、非晶質の薄膜トランジスタの製造過程中に、これらの薄膜トランジスタを含むゲート駆動回路をディスプレイパネル（例えば、ディスプレイのガラス基板）上に直接統合し、ゲートドライバチップの使用と置き換えている。この技術は総じて、ゲートドライバオンパネル（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ｐａｎｅｌ；ＧＯＰ）と呼ばれる。従って、ＡＳＧおよびＧＯＰ技術の応用は、液晶ディスプレイのチップの使用を減少することができ、製造コストを低減し、製造期間を短縮することができる。

現在の内蔵型（ｉｎ−ｃｅｌｌ）タッチディスプレイパネルは、タッチ機能を表示ユニット内に統合し、表示ユニット以外に他のタッチユニットを設置しない構造、例えば、タッチ機能を液晶表示ユニットまたは有機発光ダイオードユニットに統合する構造である。このような構造では、通常、タッチ機能は往々にして表示ユニットに既にある電極構造を用いて実現するため、ほかのタッチ構造を必要としない。例えば、内蔵型タッチディスプレイパネルがフリンジフィールドスイッチング（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ；ＦＦＳ）モードの液晶ディスプレイパネルのとき、通常、その共通電極をパターン化して複数のブロックに分割し、タッチセンサ電極として用いている。このようにして、タッチディスプレイパネルの全体の厚さと重さを低下させることができる。タッチ機能と液晶表示ユニットを一緒に統合することにより、各フレームは、1つまたは複数のタッチセンシング周期を分割してタッチセンサを行わなければならない。しかしながら、タッチセンシング周期中に、ゲート駆動回路内に提供されたシフトレジスタの複数のクロック信号は、一時停止されるため、いくつかのシフトレジスタから出力されたゲート駆動信号の立ち上がりエッジまたは立ち下がりエッジが延伸され続け、表示器の画面の品質を低下させることになる。従って、上述の問題を改善できる新しいシフトレジスタの構造が必要である。

シフトレジスタのゲート駆動信号の立ち上がりエッジおよび／または立ち下がりエッジがタッチセンシング周期の影響を受けるのを防ぐことができるゲート駆動回路を提供する。

本発明は、画像表示システムの実施形態を提供している。画像表示システムは、画素アレイの複数の画素を含むタッチディスプレイパネル、および、１つのグループのクロック信号に基づいて複数のゲート駆動信号を生成し、タッチディスプレイパネル上に配置された複数の画素を駆動するゲート駆動回路を含み、ゲート駆動回路は、ゲート駆動信号を順次に出力し、順次に配列された複数のシフトレジスタのグループに分けられ、その中の２つの隣接する第Ｎのグループのシフトレジスタのグループおよび第Ｎ＋１のグループのシフトレジスタのグループでは、第Ｎのグループのシフトレジスタのグループの最後の１段のシフトレジスタのゲート駆動信号と、第Ｎ＋１のグループのシフトレジスタのグループの第１段のシフトレジスタのゲート駆動信号が連続している複数のシフトレジスタ、および２つの隣接するシフトレジスタのグループの間に設置され、第Ｎのグループのシフトレジスタのグループの最後の１段のシフトレジスタと、第Ｎ＋１のグループのシフトレジスタのグループの第１段のシフトレジスタに接続され、その中の第１の補償回路が第１の制御信号を第Ｎのグループのシフトレジスタのグループの最後の１段のシフトレジスタに提供して、信号保持を行い、第２の制御信号を第Ｎ＋１のグループのシフトレジスタのグループの第１段のシフトレジスタに提供して、プリチャージを行い、その中のＮは、ゼロの正整数である少なくとも１つの第１の補償回路を含む。

本発明はゲート駆動回路の実施形態を提供する。ゲート駆動回路は、１つのグループのクロック信号に基づいて、複数のゲート駆動信号を生成し、タッチディスプレイパネル上に配置された画素アレイの複数の画素を駆動し、ゲート駆動回路は、ゲート駆動信号を順次に出力し、順次に配列された複数のシフトレジスタのグループに分けられ、その中の２つの隣接する第Ｎのグループのシフトレジスタのグループおよび第Ｎ＋１のグループのシフトレジスタのグループでは、第Ｎのグループのシフトレジスタのグループの最後の１段のシフトレジスタのゲート駆動信号と、第Ｎ＋１のグループのシフトレジスタのグループの第１段のシフトレジスタのゲート駆動信号が連続している複数のシフトレジスタ、および２つの隣接するシフトレジスタのグループの間に設置され、第Ｎのグループのシフトレジスタのグループの最後の１段のシフトレジスタと、第Ｎ＋１のグループのシフトレジスタのグループの第１段のシフトレジスタに接続され、その中の第１の補償回路が第１の制御信号を第Ｎのグループのシフトレジスタのグループの最後の１段のシフトレジスタに提供して、信号保持を行い、第２の制御信号を第Ｎ＋１のグループのシフトレジスタのグループの第１段のシフトレジスタに提供して、プリチャージを行う少なくとも１つの第１の補償回路を含む。

本発明はゲート駆動回路の実施形態を提供する。前記ゲート駆動回路は、タッチディスプレイパネル上に配置され、前記ゲート駆動回路は、タッチディスプレイパネルのフレーム端部領域に設置され、第Ｋ段のゲート駆動信号を出力する第Ｋ段のシフトレジスタ、タッチディスプレイパネルのフレーム端部領域に設置され、第Ｋ＋１段のゲート駆動信号を出力する第Ｋ＋１段のシフトレジスタ、およびフレーム端部領域の第Ｋ段のシフトレジスタと第Ｋ＋１段のシフトレジスタの間に設置され、第Ｋ段のシフトレジスタの第Ｋ段のゲート駆動信号と第Ｋ＋１段のシフトレジスタの第Ｋ＋１段のゲート駆動信号の立ち上がりエッジおよび／または立ち下がりエッジが内蔵型タッチディスプレイパネルのタッチセンシング周期の影響を受けるのを防ぐ。その中のＫは、ゼロの正整数より大きい。第１の補償回路は、第１のサブ補償回路および第２のサブ補償回路を含み、第１のサブ補償回路は、第Ｋ段のシフトレジスタに統合され、第２のサブ補償回路は、第Ｋ＋１段のシフトレジスタに統合される。

本発明の画像表示システムの概略図である。 本発明の画像表示システムの概略図である。 本発明の画像表示システムの概略図である。 本発明に係る図１Ａで述べられたゲート駆動回路の概略図を示している。 本発明に係る実施形態で述べられたシフトレジスタの回路図を示している。 図3で示されたシフトレジスタが順方向でスキャンされたときの信号の波形図を示している。 本発明に係るもう1つの実施形態で述べられたシフトレジスタの回路図を示している。 図５で示されたシフトレジスタが逆方向でスキャンされたときの信号の波形図を示している。 本発明の実施形態の中のディスプレイパネルのフレームの概略図である。 本発明のゲート駆動回路のもう1つの概略図である。 本発明の補償回路の概略図である。 第1のサブ補償回路ＳＰＨＣ１の実施形態である。 第２のサブ補償回路ＳＰＨＣ２の実施形態である。 図１０、図１１の第１、第２のサブ補償回路ＳＰＨＣ１とＳＰＨＣ２の動作タイミング図である。 図１０、図１１の第１、第２のサブ補償回路ＳＰＨＣ１とＳＰＨＣ２のもう１つの動作タイミング図である。 補償回路のもう１つの実施形態である。 補償回路のもう１つの実施形態である。 本発明の回路レイアウトの概略図である。

図１Ａは、本発明の画像表示システムの実施形態を示している。図に示されるように、画像表示システムは、画像を表示し、外部物体がタッチしたかどうかを感知するように用いられるタッチディスプレイパネル１０１を含むことができる。本発明の実施形態では、タッチディスプレイパネル１０１は、内蔵型タッチディスプレイパネルであることができるが、これを限定するものではなく、外付け型タッチディスプレイパネル（ｏｎ／ｏｕｔ−ｃｅｌｌ ｔｏｕｃｈ ｄｉｓｐｌａｙ ｐａｎｅｌ）であることもでき、または内蔵型／外付け型タッチディスプレイパネル（ｉｎ／ｏｎ−ｃｅｌｌ ｔｏｕｃｈ ｄｉｓｐｌａｙ ｐａｎｅｌ）であることもできる。いわゆる内蔵型／外付け型タッチディスプレイパネルは、即ち、ゲート駆動回路を利用して1つの方向の検出を行うことであり、且つカラーフィルター基板にもう1つの方向のセンサ電極構造を設置することである。タッチディスプレイパネル１０１は、ゲート駆動回路１１０、データ信号送信回路１２０、画素アレイ１３０、制御チップ１４０、およびタッチ検出回路１５０を含む。ここでは、データ信号送信回路１２０、制御チップ１４０、およびタッチ検出回路１５０は、各々独立したチップであることができる。または、統合された三者が単一のチップとなることもできるが、これらを限定するものではなく、データ信号送信回路１２０とタッチ検出回路１５０が統合されて単一のチップとなることもできる。

ゲート駆動回路１１０は、複数のゲート駆動信号を生成して画素アレイ１３０の複数の画素を駆動するように用いられる。データ信号送信回路１２０は、複数のデータ信号を生成して、データを画素アレイ１３０の複数の画素に提供するように用いられる。例えば、画素アレイ１３０は、複数のゲート信号線、複数のデータ信号線、および複数の画素で構成されることができる。いくつかの実施形態では、画素アレイ１３０の画素は、タッチを感知するように用いられる感応電極と一緒に統合され、タッチディスプレイパネル１０１が画像を表示し、外部物体がタッチしたかどうかを感知できるようにする。制御チップ１４０は、クロック信号とスタートパルスなどを含む複数の制御信号を生成するように用いられる。タッチ検出回路１５０は、感応電極の電圧または電荷の変化を感知することによって、タッチ位置データを生じ、タッチ位置データを外部処理機に送信して、後続の処理を行う。例えば、感応電極は、ペンまたは指がタッチディスプレイパネル１０１にタッチしたときに発生する微小な容量変化を感知し、感知した容量変化を電圧に変換し、タッチ検出回路１５０によってこの変化を検出するように用いられる。本発明の実施形態では、画素アレイ１３０は、基板上に配置され、ゲート駆動回路１１０は、アモルファスシリコンゲートドライバ（ＡＳＧ）技術で基板上に作製され、パネル上のゲートドライバ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ｐａｎｅｌ；ＧＯＰ）を形成する。

また、本発明の画像表示システムは、電子装置１００を含むことができる。電子装置１００は、タッチディスプレイパネル１０１と電源装置１０２を含むことができる。電源装置１０２は、タッチディスプレイパネル１０１に対して電力供給を行うように用いられる。本発明の実施形態に基づき、電子装置１００は、携帯電話、デジタルカメラ、ＰＤＡ、モバイルコンピュータ、デスクトップコンピュータ、テレビ、車載用ディスプレイ、ポータブルディスクプレーヤー、または任意の画像表示機能を含む装置であることができる。本発明の実施形態に基づき、ゲート駆動回路１１０は、異なるスキャン順序（例えば、順スキャン順序と逆スキャン順序）でゲート駆動回路１１０を各ゲート信号線に順次に出力することができ、各ゲート信号線に提供された映像信号を画素アレイ１３０の画素に順次に書き込むように用いられる。

図１Ｂは、本発明の画像表示システムのもう１つの実施形態を示している。図に示されるように、画像表示システムは、ゲート駆動回路１１０Ａと１１０Ｂを含むこともできる。ゲート駆動回路１１０Ａは、画素アレイ１３０の奇数のゲート信号線（例えばＧＬ１、ＧＬ３、．．．、ＧＬＸ−１）を駆動するように用いられ、ゲート駆動回路１１０Ｂは、画素アレイ１３０の偶数のゲート信号線（例えばＧＬ２、ＧＬ４、．．．、ＧＬＸ−２、ＧＬＸ）を駆動するように用いられる。ゲート駆動回路１１０Ａと１１０Ｂは、境界が対称になるようにタッチディスプレイパネル１０１の異なる側に設置される。ゲート駆動回路は、奇数の駆動信号と偶数の駆動信号を出力する。アクティブ領域（即ち表示領域）に設置されたこのような設計方式は、ゲート駆動回路が全て同一側に設置されて非表示領域の回路の設置面積が輻輳するのを回避することができる。従って、狭い境界（ｎａｒｒｏｗ ｂｏｒｄｅｒ）を有し、且つ回路の配線の面積が平均化し、更に両側の境界面積を一致させる設計目的を達成することができる。

図１Ｃは、本発明の画像表示システムのもう１つの実施形態を示している。図に示されるように、画像表示システムは、アクティブ領域の両側にそれぞれ設置されたゲート駆動回路１１０Ａと１１０Ｂを含むこともできる。画素アレイ１３０の各ゲート信号線は、ゲート駆動回路１１０Ａの中の１つのシフトレジスタとゲート駆動回路１１０Ｂの中の１つのシフトレジスタによって共同して駆動され、負荷が大きいときの状態に用いられるようにする。例えば、大型のパネル（例えば３０インチ以上）では、各々のゲート信号線ＧＬ１は、長さが長いために、負荷が重く（即ち、抵抗‐容量負荷）、従って、ゲート信号線ＧＬ１は、ゲート駆動回路１１０Ａと１１０Ｂの両者のシフトレジスタＳＲ１によって共同して駆動される、などである。

図２は、本発明に係る図１Ａで述べられたゲート駆動回路１１０Ａの概略図を示している。ゲート駆動回路１１０Ａは、Ｘ段の直列に接続されたシフトレジスタ３００、即ち、シフトレジスタＳＲ［１］、ＳＲ［２］、ＳＲ［３］、．．．、ＳＲ［Ｘ−２］、ＳＲ［Ｘ−１］、およびＳＲ［Ｘ］を含み、その中のＸは正の整数である。各シフトレジスタは、複数のクロック入力端子ＣＫ、電圧信号入力端子ＶＧ、順方向信号入力端子ＩＮ＿Ｆ、逆方向信号入力端子ＩＮ＿Ｒ、出力端子ＯＵＴ、信号送信端子Ｎ、順方向リセット信号入力端子ＲＳＥＴ＿Ｆ、および逆方向リセット信号入力端子ＲＳＥＴ＿Ｒをそれぞれ含む。各段のシフトレジスタの信号送信端子Ｎは、出力端子ＯＵＴと同じ駆動信号を出力し、駆動信号のパルスを各段のシフトレジスタの間に順次に送信するように用いられる。

ゲート駆動回路１１０Ａが順方向でスキャンされているとき、各シフトレジスタ３００は、第１の順序で駆動信号を順次に出力する。例えば、シフトレジスタＳＲ［１］〜ＳＲ［Ｘ］は、駆動信号ＯＵＴ（１）、ＯＵＴ（２）、ＯＵＴ（３）、．．．、ＯＵＴ（Ｘ−２）、ＯＵＴ（Ｘ−１）、およびＯＵＴ（Ｘ）を順次に出力する。一方では、逆方向でスキャンされているとき、各シフトレジスタ３００は、反対の第２の順序で駆動信号を順次に出力する。例えば、シフトレジスタＳＲ［Ｘ］〜ＳＲ［１］は、駆動信号ＯＵＴ（Ｘ）、ＯＵＴ（Ｘ−１）、ＯＵＴ（Ｘ−２）、．．．、ＯＵＴ（３）、ＯＵＴ（２）、およびＯＵＴ（１）を順次に出力する。

ゲート駆動回路１１０は、制御チップ１４０から、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、ＣＫ５と、ＣＫ６、スタートパルスＳＴＶ１、ＳＴＶ２、および定電圧信号ＶＧＬを含む複数の制御信号を受信する。一般的には、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、ＣＫ５と、ＣＫ６の２つは、半周期パルスが重なっている。例えば、図４の波形図に示されるように、クロック信号ＣＫ２の前半パルスは、クロック信号ＣＫ１の後半パルスと重なり、クロック信号ＣＫ２の後半パルスは、クロック信号ＣＫ３の前半パルスと重なる。通常、クロック信号ＣＫ１、ＣＫ３と、ＣＫ５は、奇数（偶数）段のシフトレジスタに提供され、クロック信号ＣＫ２、ＣＫ４と、ＣＫ６は、偶数（奇数）段のシフトレジスタに提供される。

スタートパルスＳＴＶ１、ＳＴＶ２は、ゲート駆動回路１１０Ａを導通するように用いられる。図に示されるように、ゲート駆動回路１１０Ａの第１段のシフトレジスタＳＲ［１］は、順方向信号入力端子ＩＮ＿Ｆで、スタートパルスＳＴＶ１を受信し、順方向入力信号となる。最後の１段のシフトレジスタＳＲ［Ｘ］は、逆方向信号入力端子ＩＮ＿Ｒで、スタートパルスＳＴＶ２を受信し、逆方向入力信号となる。また、シフトレジスタＳＲ［２］〜ＳＲ［Ｘ−１］は、それぞれ順方向信号入力端子ＩＮ＿Ｆで、前の１段のシフトレジスタから出力された駆動信号を受信し、順方向入力信号となり、且つ逆方向信号入力端子ＩＮ＿Ｒで、後の１段のシフトレジスタから出力された駆動信号を受信し、逆方向入力信号となる。

本発明の実施形態では、シフトレジスタは通常、順方向リセット信号入力端子ＲＳＥＴ＿Ｆで、後の２段または後の３段のシフトレジスタから出力された駆動信号を受信し、順方向リセット信号となり、且つ逆方向リセット信号入力端子ＲＳＥＴ＿Ｒで、前の２段または前の３段のシフトレジスタから出力された駆動信号を受信し、逆方向リセット信号となる。本発明のもう１つの実施形態では、シフトレジスタは、後の１段または複数段のシフトレジスタから出力された駆動信号を受信し、順方向リセット信号となり、且つ前の１段または複数段のシフトレジスタから出力された駆動信号を受信し、逆方向リセット信号となることもできる。また、留意すべきことは、ゲート駆動回路１１０Ａの最初の複数のシフトレジスタ、または最後の複数のシフトレジスタの順方向リセット信号と逆方向リセット信号の接続方法は、特別な設計を作成してタイミングエラーを回避することもできる。

例えば、図２に示されるように、シフトレジスタＳＲ［１］、ＳＲ［２］と、ＳＲ［３］の逆方向リセット信号入力端子ＲＳＥＴ＿Ｒは、全てスタートパルスＳＴＶ１に接続され、シフトレジスタＳＲ［１］、ＳＲ［２］と、ＳＲ［３］の順方向リセット信号入力端子ＲＳＥＴ＿Ｆは、シフトレジスタＳＲ［４］、ＳＲ［５］と、ＳＲ［６］の信号送信端子Ｎ［４］、Ｎ［５］と、Ｎ［６］にそれぞれ接続される。シフトレジスタＳＲ［Ｘ−２］、ＳＲ［Ｘ−１］と、ＳＲ［Ｘ］の順方向リセット信号入力端子ＲＳＥＴ＿Ｆは、全てスタートパルスＳＴＶ２に接続され、シフトレジスタＳＲ［Ｘ−２］、ＳＲ［Ｘ−１］と、ＳＲ［Ｘ］の逆方向リセット信号入力端子ＲＳＥＴ＿Ｒは、シフトレジスタＳＲ［Ｘ−３］、ＳＲ［Ｘ−４］と、ＳＲ［Ｘ−５］の信号送信端子Ｎ［Ｘ−４］、Ｎ［Ｘ−５］と、Ｎ［Ｘ−６］にそれぞれ接続される。シフトレジスタＳＲ［１］〜ＳＲ［３］とＳＲ［Ｘ−２］〜ＳＲ［Ｘ］以外、他のシフトレジスタ（ＳＲ［４］〜ＳＲ［Ｘ−３］）は、順方向リセット信号入力端子ＲＳＥＴ＿Ｆで、後の２段または後の３段のシフトレジスタから出力された駆動信号を受信し、順方向リセット信号となり、且つ逆方向リセット信号入力端子ＲＳＥＴ＿Ｒで、前の２段または前の３段のシフトレジスタから出力された駆動信号を受信し、逆方向リセット信号となる。例えば、シフトレジスタＳＲ［４］の順方向リセット信号入力端子ＲＳＥＴ＿Ｆと逆方向リセット信号入力端子ＲＳＥＴ＿Ｒは、シフトレジスタＳＲ［７］の信号送信端子Ｎ［７］とシフトレジスタＳＲ［１］の信号送信端子Ｎ［１］にそれぞれ接続され、シフトレジスタＳＲ［５］の順方向リセット信号入力端子ＲＳＥＴ＿Ｆと逆方向リセット信号入力端子ＲＳＥＴ＿Ｒは、シフトレジスタＳＲ［８］の信号送信端子Ｎ［８］とシフトレジスタＳＲ［２］の信号送信端子Ｎ［２］にそれぞれ接続される、などである。

図３は、本発明に係るもう１つの実施形態で述べられたシフトレジスタの回路図を示している。図４は、図3で示されたシフトレジスタが順方向でスキャンされたときの信号の波形図を示している。この実施形態では、シフトレジスタＳＲ［３］は、ゲート駆動回路１１０Ａの中の第３段のシフトレジスタを示し、順方向入力回路５０１、逆方向入力回路５０２、および出力回路５０３を含み、且つＮＭＯＳトランジスタＭ１〜Ｍ１０により実現される。順方向でスキャンされたとき、トランジスタＭ３は、まず、クロック信号ＣＫ１が引き上げたパルスによりオンになり、制御ノードＰが順方向入力信号Ｎ（２）に接続される。このとき、順方向入力信号Ｎ（２）が定電圧レベルで保持されているため、制御ノードＰの電圧は、定電圧レベルに保持される。順方向入力信号Ｎ（２）のパルスが到達した後、トランジスタＭ１はオンにされ、制御ノードＰの電圧を第１の高電圧レベル（図４に示された信号Ｐ（３）の波形）にプリチャージし始める。

制御ノードＰは、高電圧レベルを有するため、トランジスタＭ７とＭ８は、オンにされ、クロック信号ＣＫ３のパルスを出力端子ＯＵＴと信号送信端子Ｎに送信することができる。従って、トランジスタＭ７とＭ８がオンにされている間、駆動信号ＯＵＴ（３）と信号Ｎ（３）は、クロック信号ＣＫ３と同じ位相を有する。また、クロック信号ＣＫ３が高電圧レベルのパルスを有する間、制御ノードＰの電圧は、寄生容量（または付随の容量）によって第２の高電圧レベルにまで更に充電され、トランジスタＭ７とＭ８のゲート電圧を更に高くするように用いられる。高いゲート電圧は、出力端子ＯＵＴと信号出力端子Ｎの充電／放電の速度を早くする助けをする。

クロック信号ＣＫ３のパルスが終了した後、トランジスタＭ７とＭ８のドレイン電極は、定電圧レベルに戻るため、制御ノードＰの電圧は、第２の高電圧レベルから第１の高電圧レベルに放電され始める。次いで、順方向リセット信号Ｎ（６）のパルスが到達した後、トランジスタＭ５はオンにされ、制御ノードＰが低電圧レベルを有する定電圧信号ＶＧＬに接続され、制御ノードＰの電圧が低電圧レベルに更に放電される。

上述のように、順方向でスキャンしたとき、順方向入力回路は、制御ノードの電圧を制御する一次回路となり、逆方向入力回路は、順方向入力回路の動作を補助するように用いる補助回路となる。図３に示すように、信号Ｎ（４）とクロック信号ＣＫ５のパルスは、逆方向入力回路のトランジスタＭ２とＭ４をそれぞれオンにし、制御ノードＰの信号保持と放電を補助するように用いることができる。

図５は、本発明に係るもう1つの実施形態で述べられたシフトレジスタの回路図を示している。図６は、図５で示されたシフトレジスタが逆方向でスキャンされたときの信号の波形図を示している。この実施形態では、シフトレジスタＳＲ［Ｘ−２］は、ゲート駆動回路１１０Ａの中の第（Ｘ−２）段のシフトレジスタを示し、順方向入力回路７０１、逆方向入力回路７０２、および出力回路７０３を含み、且つＮＭＯＳトランジスタＭ１〜Ｍ１０により実現される。逆方向でスキャンされたとき、スタートパルスＳＴＶ２によりゲート駆動回路１１０Ａの動作が始まり、且つクロック信号ＣＫ１〜ＣＫ６のパルス順序が逆になる（図６に示されるように）。トランジスタＭ４は、まず、クロック信号ＣＫ６が引き上げたパルスによりオンになり、制御ノードＰが順方向入力信号Ｎ（Ｘ−１）に接続される。このとき、逆方向入力信号Ｎ（Ｘ−１）が定電圧レベルで保持されているため、制御ノードＰの電圧は、定電圧レベルに保持される。逆方向入力信号Ｎ（Ｘ−１）のパルスが到達した後、トランジスタＭ２はオンにされ、制御ノードＰの電圧を第１の高電圧レベル（図６に示された信号Ｐ（３）の波形）にプリチャージし始める。

制御ノードＰは、高電圧レベルを有するため、トランジスタＭ７とＭ８は、オンにされ、クロック信号ＣＫ４のパルスを出力端子ＯＵＴと信号送信端子Ｎに送信することができる。従って、トランジスタＭ７とＭ８がオンにされている間、駆動信号ＯＵＴ（Ｘ−２）と信号Ｎ（Ｘ−２）は、クロック信号ＣＫ４と同じ位相を有する。また、クロック信号ＣＫ４が高電圧レベルのパルスを有する間、制御ノードＰの電圧は、寄生容量（または付随の容量）によって第２の高電圧レベルにまで更に充電され、トランジスタＭ７とＭ８のゲート電圧を更に高くするように用いられる。高いゲート電圧は、出力端子ＯＵＴと信号出力端子Ｎの充電／放電の速度を早くする助けをする。

クロック信号ＣＫ４のパルスが終了した後、トランジスタＭ７とＭ８のドレイン電極は、定電圧レベルに戻るため、制御ノードＰの電圧は、第２の高電圧レベルから第１の高電圧レベルに放電され始める。次いで、順方向リセット信号Ｎ（Ｘ−５）のパルスが到達した後、トランジスタＭ６はオンにされ、制御ノードＰが低電圧レベルを有する定電圧信号ＶＧＬに接続され、制御ノードＰの電圧が低電圧レベルに更に放電される。

上述のように、逆方向でスキャンしたとき、逆方向入力回路は、制御ノードの電圧を制御する一次回路となり、順方向入力回路は、逆方向入力回路の動作を補助するように用いる補助回路となる。図５に示すように、信号Ｎ（Ｘ−３）とクロック信号ＣＫ２のパルスは、順方向入力回路のトランジスタＭ１とＭ３をそれぞれオンにし、制御ノードＰの信号保持と放電を補助するように用いることができる。

また、本発明の第２〜第６は、順方向、逆方向の両方向でシフトレジスタをスキャンすることができることを例示しているが、これを限定するものではなく、順方向（単一方向）だけでシフトレジスタをスキャンする形態も本発明の保護範囲内にある。

図７は、本発明の実施形態の中のタッチディスプレイパネルのフレームの概略図である。タッチディスプレイパネル１０１は、内蔵型タッチディスプレイパネルであるため、各１つのフレームは全て少なくとも１つの表示周期と少なくとも１つのタッチセンシング周期を含む。図に示されるように、複数のタッチセンシング周期と複数の表示周期は、１つのフレーム内で交互に配列される。更に説明すると、タッチセンシング周期と表示周期は、周期的に１つのフレーム内で交互に配列される。例えば、表示周期で動作しているＮ段のシフトレジスタは、Ｍ個のシフトレジスタのグループに分けられ、且つ各グループの中のシフトレジスタの数は同じである。もう１つの実施形態では、タッチセンシング周期と表示周期は、非周期的に交互に配列される。例えば、表示周期で動作しているＮ段のシフトレジスタは、Ｍ個のシフトレジスタのグループに分けられ、且つ各グループの中のシフトレジスタの数は同じでない。また、もう１つの実施形態では、タッチセンシング周期は、１つだけであることができ、表示周期は、１つのフレーム内で２つの領域に分けられ、タッチセンシング周期は、この２つの領域の表示周期内に配列される。同様に、この両領域の表示周期のシフトレジスタの数は、同じまたは異なることができる。図７に示すように、各１つの表示周期では、ゲート駆動回路１１０Ａ内の１つのグループのシフトレジスタは、１つのグループのゲート駆動信号を順次に出力して、画素アレイ１０３内の１つのグループの対応するゲート信号線を駆動し、各１つのタッチセンシング周期では、感応電極は、タッチセンシングを行う。ある実施形態では、各１つのタッチセンシング周期は、２つの表示周期の間にある。図７では、表示周期とタッチセンシング周期の数は、全て偶数であるが、もう１つの実施形態では、表示周期の数は、偶数で、タッチセンシング周期の数は、奇数であることもできる。このように、１つのフレームが終了した最後の１つの周期で表示周期を保持し、元の表示性能に影響を与えないことができる。

図８は、本発明のゲート駆動回路のもう1つの概略図である。図に示されるように、ゲート駆動回路は、複数の直列に接続された、例えば、ＳＲ［１］、ＳＲ［２］、…、ＳＲ［２Ｋ＋１］のシフトレジスタ、および例えば、ＰＨＣ［１］、ＰＨＣ［２］の複数の補償回路を含み、その中のＫは、ゼロの正整数より大きい（図８の例では、Ｋは、３の正整数より大きい）。ゲート駆動回路のシフトレジスタは、制御チップ１４０が提供したクロック信号ＣＫ１〜ＣＫ６に基づいて、複数のゲート駆動信号を順次に生成し、画素アレイ１３０の複数の画素を駆動するように用いられる。例えば、シフトレジスタＳＲ［１］の出力端子（即ち、ＯＵＴ（１）を出力するのに用いられる端子）は、ゲート信号線ＧＬ１に接続され、シフトレジスタＳＲ［２］の出力端子は、ゲート信号線ＧＬ２に接続される、などである。これらのシフトレジスタは、順次に配列される複数のグループのシフトレジスタに分けられる。例えば、シフトレジスタＳＲ［１］、ＳＲ［２］、…、ＳＲ［Ｋ］は、１つのグループのシフトレジスタ（第１のグループのシフトレジスタ）を構成し、シフトレジスタＳＲ［Ｋ＋１］、ＳＲ［Ｋ＋２］、…、ＳＲ［２Ｋ］は、次の１つのグループのシフトレジスタ（第２のグループのシフトレジスタ）を構成する、などである。各グループのシフトレジスタの中のシフトレジスタの回路の接続方式は、全て図２に示された接続方式と同じであり、且つその回路構造と動作方式は、全て図３〜図６に示されたのと同じであるため、ここでは述べない。留意すべきことは、この実施形態では、留意すべきことは、この実施形態では、タッチセンシング周期のとき、制御チップ１４０は、ゲート駆動回路に提供するクロック信号を一時停止する、例えば、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、ＣＫ５と、ＣＫ６、および／またはスタートパルスＳＴＶ１、ＳＴＶ２の提供を一時停止するが、これを限定するものではない。

補償回路ＰＨＣ［１］は、第１のグループのシフトレジスタのグループの最後の１つのシフトレジスタＳＲ［Ｋ］と第２のグループのシフトレジスタのグループの第１のシフトレジスタＳＲ［Ｋ＋１］との間に設置される。補償回路ＰＨＣ［２］は、第２のグループのシフトレジスタのグループの最後の１つのシフトレジスタＳＲ［２Ｋ］と第３のグループ（図示していない）のシフトレジスタのグループの第１のシフトレジスタＳＲ［２Ｋ＋１］との間に設置される、などである。２つのシフトレジスタのグループの間に設置された補償回路は、本発明では第１の補償回路として定義される。しかしながら、本発明の補償回路は、ゲート駆動回路の最後の１段のシフトレジスタの後に設置されることもでき、第３の制御信号を前記最後の１段のシフトレジスタに提供し、信号保持を行う。最後の１段のシフトレジスタの後に設置された補償回路は、最後の１段のシフトレジスタを提供して信号保持を行う必要があるだけで、プリチャージを行う必要がない。従って、本発明では、第２の補償回路として定義される。各補償回路、例えば、ＰＨＣ［１］、ＰＨＣ［２］は、クロック信号ＣＫ１〜ＣＫ６と異なる第１の制御信号Ｓ１と第２の制御信号Ｓ２に基づいて、接続された２つのシフトレジスタの１つにプリチャージを行わせ、接続された２つのシフトレジスタのもう１つに信号保持を行わせるように用いられ、接続された２つのシフトレジスタのゲート駆動信号の立ち上がりエッジおよび／または立ち下がりエッジが内蔵型タッチディスプレイパネルのタッチセンシング周期の影響を受けるのを防ぐ。例えば、補償回路ＰＨＣ［１］は、第１の制御信号Ｓ１と第２の制御信号Ｓ２に基づいて、シフトレジスタＳＲ［Ｋ］とＳＲ［Ｋ＋１］の１つにプリチャージを行わせ、シフトレジスタＳＲ［Ｋ］とＳＲ［Ｋ＋１］のもう１つに信号保持を行わせ、シフトレジスタＳＲ［Ｋ］とＳＲ［Ｋ＋１］のゲート駆動信号の立ち上がりエッジおよび／または立ち下がりエッジがタッチセンシング周期の影響を受けるのを防ぐ、などである。ここでは、図１２Ａに示すように、本発明のいわゆる信号保持とプリチャージを定義する。いわゆる信号保持とは、クロック信号ＣＫ３と第1の制御信号Ｓ１間の信号が重なったために、クロック信号ＣＫ４が中断したとき、第1の制御信号Ｓ１が第３５段のシフトレジスタ（第１のグループのシフトレジスタのグループの最後の１つのシフトレジスタＳＲ［３５］の場合）の出力を保持することができるということである。いわゆるプリチャージとは、第2の制御信号Ｓ２とクロック信号ＣＫ４間の信号が重なったために、クロック信号ＣＫ４が中断したとき、第２の制御信号Ｓ２が第３６段のシフトレジスタ（第２のグループのシフトレジスタのグループの第１個のシフトレジスタＳＲ［３６］の場合）の出力を保持することができるということである。また、図８に示すように、ここでは、本発明の設計によって立ち下がりエッジ／立ち上がりエッジの性能を向上させることができる範例の例を挙げて説明を補う。出力シフトレジスタＳＲ［Ｋ］の出力信号の立ち下がり時間（１０％（開始時間）から９０％（終了時間）まで）の測定では、例えば約２．８６３２ｕｓである。測定された出力シフトレジスタＳＲ［Ｋ＋１］の出力信号の立ち上がり時間（１０％（開始時間）から９０％（終了時間）まで）の測定では、例えば約２．０８２８ｕｓである。これより分かるように、本発明の設計によれば、立ち上がり時間と立ち下がり時間に大きな差をなくすことができる。例えば、出力シフトレジスタＳＲ［Ｋ］の立ち下がり時間と出力シフトレジスタＳＲ［Ｋ−１］の立ち下がり時間の差を０．２ｕｓ以内にさせ、また、例えば、出力シフトレジスタＳＲ［Ｋ＋１］の立ち上がり時間と出力シフトレジスタＳＲ［Ｋ＋２］の立ち上がり時間の差を０．２ｕｓ以内にさせる。

図８および図９に示すように、この実施形態では、シフトレジスタＳＲ［Ｋ］の出力端子（即ち、ＯＵＴ（Ｋ）を出力する端子）および／または信号送信端子Ｎ（Ｋ）（例えば、図２のＳＲ［３］の信号送信端子Ｎ（６）に示されている）は、補償回路ＰＨＣ［１］に接続され、シフトレジスタＳＲ［Ｋ＋１］の順方向信号入力端子に直接接続されない。シフトレジスタＳＲ［Ｋ＋１］の出力端子（即ち、ＯＵＴ（Ｋ＋１）を出力する端子）および／または信号送信端子Ｎも、補償回路ＰＨＣ［１］に接続され、シフトレジスタＳＲ［Ｋ］の逆方向信号入力端子に直接接続されない。言い換えれば、シフトレジスタＳＲ［Ｋ］の駆動信号ＯＵＴ（Ｋ）は、シフトレジスタＳＲ［Ｋ＋１］の順方向信号入力端子に出力されず、シフトレジスタＳＲ［Ｋ＋１］の駆動信号ＯＵＴ（Ｋ＋１）は、シフトレジスタＳＲ［Ｋ］の逆方向信号入力端子に出力されない。同様に、シフトレジスタＳＲ［２Ｋ］の出力端子は、補償回路ＰＨＣ［２］に接続され、シフトレジスタＳＲ［２Ｋ＋１］の順方向信号入力端子に直接接続されない。シフトレジスタＳＲ［２Ｋ＋１］の出力端子および／または信号送信端子Ｎも、補償回路ＰＨＣ［２］に接続され、シフトレジスタＳＲ［２Ｋ］の逆方向信号入力端子に直接接続されない、などである。言い換えれば、シフトレジスタＳＲ［２Ｋ］の駆動信号は、シフトレジスタＳＲ［２Ｋ＋１］の順方向信号入力端子に出力されず、シフトレジスタＳＲ［２Ｋ＋１］の駆動信号は、シフトレジスタＳＲ［２Ｋ］の逆方向信号入力端子に出力されない、などである。

図８および図９に示すように、ゲート駆動回路が順方向でスキャンされているとき、タッチセンシング周期にある補償回路ＰＨＣ［１］は、第１の制御信号Ｓ１に基づいて、第１の信号Ｐ１をシフトレジスタＳＲ［Ｋ］の逆方向信号入力端子に出力し、シフトレジスタＳＲ［Ｋ］に信号保持を行わせ、第２の制御信号Ｓ２に基づいて、第２の信号Ｐ２をシフトレジスタＳＲ［Ｋ＋１］の順方向信号入力端子に出力し、シフトレジスタＳＲ［Ｋ＋１］にプリチャージを行わせる。ゲート駆動回路が逆方向でスキャンされているとき、タッチセンシング周期にある補償回路ＰＨＣ［１］は、第２の制御信号Ｓ２に基づいて、第２の信号Ｐ２をシフトレジスタＳＲ［２Ｋ＋１］の順方向信号入力端子に出力し、シフトレジスタＳＲ［２Ｋ＋１］に信号保持を行わせ、第１の制御信号Ｓ１に基づいて、第１の信号Ｐ１をシフトレジスタＳＲ［Ｋ］の順方向信号入力端子に出力し、シフトレジスタＳＲ［Ｋ］にプリチャージを行わせる。その他の補償回路（例えば、ＰＨＣ［２］）の動作は、補償回路ＰＨＣ［１］）の動作と類似しているため、ここでは再度述べない。

図９は、本発明の補償回路の概略図である。図に示されるように、補償回路ＰＨＣ［１］は、第１のサブ補償回路ＳＰＨＣ１と第２のサブ補償回路ＳＰＨＣ２を含み、第１のサブ補償回路ＳＰＨＣ１と第２のサブ補償回路ＳＰＨＣ２の各々は、第１回路Ｃ１／Ｃ１”と第２回路Ｃ２／Ｃ２”を有する。いくつかの実施形態では、補償回路ＰＨＣ［１］の第１のサブ補償回路ＳＰＨＣ１と第２のサブ補償回路ＳＰＨＣ２は、１つ以上のシフトレジスタにそれぞれ統合されることができる。例えば、第１のサブ補償回路ＳＰＨＣ１は、シフトレジスタＳＲ［Ｋ］に統合されることができ、第２のサブ補償回路ＳＰＨＣ２は、シフトレジスタＳＲ［Ｋ＋１］に統合されることができるが、これに限定されるものではない。いくつかの実施形態では、第１のサブ補償回路ＳＰＨＣ１と第２のサブ補償回路ＳＰＨＣ２はともに、シフトレジスタ［Ｋ］と［Ｋ＋１］の中の１つに統合されることもできる。

ゲート駆動回路が順方向でスキャンされているとき、タッチセンシング周期にある第１のサブ補償回路ＳＰＨＣ１の第１の回路Ｃ１は、第１の制御信号Ｓ１と第Ｗ段のシフトレジスタの駆動信号に基づいて、第１の信号Ｐ１を出力し、シフトレジスタＳＲ［Ｋ］に信号保持を行わせ、第２のサブ補償回路ＳＰＨＣ２の第１の回路Ｃ１”は、第２の制御信号Ｓ２と第Ｍ段のシフトレジスタの駆動信号に基づいて、第２の信号Ｐ２を出力し、シフトレジスタＳＲ［Ｋ＋１］にプリチャージを行わせる。いくつかの実施形態では、ＷとＭは、正整数であり、ＷはＫより小さく、ＭはＫ＋１より小さい。ゲート駆動回路が逆方向でスキャンされているとき、タッチセンシング周期にある第２のサブ補償回路ＳＰＨＣ２の第２の回路Ｃ２”は、第２の制御信号Ｓ２と第Ｙ段のシフトレジスタの駆動信号に基づいて、第２の信号Ｐ２を出力し、シフトレジスタＳＲ［Ｋ＋１］に信号保持を行わせ、第１のサブ補償回路ＳＰＨＣ１の第２の回路Ｃ２は、第１の制御信号Ｓ１と第Ｚ段のシフトレジスタの駆動信号に基づいて、第１の信号Ｐ１を出力し、シフトレジスタＳＲ［Ｋ］にプリチャージを行わせる。いくつかの実施形態では、ＹとＺは、正整数であり、ＹはＫ＋１より大きく、ＺはＫより大きい。例えば、図１１の実施形態では、ＷはＫ−１であり、ＭはＫであり、ＹはＫ＋２であり、且つＺはＫ＋１であるがこれを限定するものではない。図９の実施形態では、第１のサブ補償回路ＳＰＨＣ１の第１の回路Ｃ１と第２の回路Ｃ２もシフトレジスタＳＲ［Ｋ＋３］とＳＲ［Ｋ−３］の駆動信号ＯＵＴ（Ｋ＋３）とＯＵＴ（Ｋ−３）に基づいてそれぞれリセットを行うことができる。また、第２のサブ補償回路ＳＰＨＣ２の第１の回路Ｃ１”と第２の回路Ｃ２”もシフトレジスタＳＲ［Ｋ＋４］とＳＲ［Ｋ−４］の駆動信号ＯＵＴ（Ｋ＋４）とＯＵＴ（Ｋ−４）に基づいてそれぞれリセットを行うことができる。

図１０は、第３５段のシフトレジスタで説明を行った際の第1のサブ補償回路ＳＰＨＣ１の実施形態である。図に示されるように、第１のサブ補償回路ＳＰＨＣ１は、トランジスタＭＰ１〜ＭＰ５を含む。留意すべきことは、トランジスタＭＰ１〜ＭＰ５は、５つのスイッチとみなすことができ、且つこれらのスイッチは、バイポーラ接合トランジスタ（ＢＪＴ）、ダイオード、および／または絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）によって実現することもできる。図１０の実施形態では、補償回路ＰＨＣ［１］の第１のサブ補償回路ＳＰＨＣ１は、シフトレジスタＳＲ［３５］の逆方向入力回路３０２の逆方向信号入力端子（即ち、図８のＩＮ＿Ｒに対応する、スイッチ４２１と４２２の接続端子）に接続される。トランジスタＭＰ１は、第１の制御信号Ｓ１に接続された第１の端子、制御ノードＰＰ３５に接続された制御端子、および第１の信号Ｐ１を出力する第２の端子を有する。トランジスタＭＰ２は、シフトレジスタＳＲ［３４］の駆動信号ＯＵＴ（３４）にともに接続された第１の端子と制御端子、および制御ノードＰＰ３５に接続された第２の端子を有する。トランジスタＭＰ３は、シフトレジスタＳＲ［３６］の駆動信号ＯＵＴ（３６）にともに接続された第１の端子と制御端子、および制御ノードＰＰ３５に接続された第２の端子を有する。トランジスタＭＰ４は、シフトレジスタＳＲ［３８］の駆動信号ＯＵＴ（３８）にともに接続された第１の端子と制御端子、および低電圧信号ＶＧＬに接続された第２の端子を有する。トランジスタＭＰ５は、シフトレジスタＳＲ［３２］の駆動信号ＯＵＴ（３２）にともに接続された第１の端子と制御端子、および低電圧信号ＶＧＬに接続された第２の端子を有する。トランジスタＭＰ１、ＭＰ２、ＭＰ４は、第１の回路Ｃ１を構成し、トランジスタＭＰ１、ＭＰ３、ＭＰ５は、第２の回路Ｃ２を構成する。

図１１は、第３６段のシフトレジスタで説明を行った際の第２のサブ補償回路ＳＰＨＣ２の実施形態である。図に示されるように、第２のサブ補償回路ＳＰＨＣ２は、トランジスタＭＰ６〜ＭＰ１０を含む。留意すべきことは、トランジスタＭＰ６〜ＭＰ１０は、５つのスイッチとみなすことができ、且つこれらのスイッチは、バイポーラ接合トランジスタ（ＢＪＴ）、ダイオード、および／または絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）によって実現することもできる。図１１の実施形態では、補償回路ＰＨＣ［１］の第２のサブ補償回路ＳＰＨＣ２は、シフトレジスタＳＲ［３６］の順方向入力回路３０１の順方向信号入力端子（即ち、図８のＩＮ＿Ｆに対応する、スイッチ４１２と４１１の接続端子）に接続される。トランジスタＭＰ６は、第２の制御信号Ｓ２に接続された第１の端子、制御ノードＰＰ３６に接続された制御端子、および第２の信号Ｐ２を出力する第２の端子を有する。トランジスタＭＰ７は、シフトレジスタＳＲ［３５］の駆動信号ＯＵＴ（３５）にともに接続された第１の端子と制御端子、および制御ノードＰＰ３６に接続された第２の端子を有する。トランジスタＭＰ８は、シフトレジスタＳＲ［３７］の駆動信号ＯＵＴ（３７）にともに接続された第１の端子と制御端子、および制御ノードＰＰ３６に接続された第２の端子を有する。トランジスタＭＰ９は、シフトレジスタＳＲ［３９］の駆動信号ＯＵＴ（３９）にともに接続された第１の端子と制御端子、および低電圧信号ＶＧＬに接続された第２の端子を有する。トランジスタＭＰ１０は、シフトレジスタＳＲ［３３］の駆動信号ＯＵＴ（３３）にともに接続された第１の端子と制御端子、および低電圧信号ＶＧＬに接続された第２の端子を有する。トランジスタＭＰ６、ＭＰ７、ＭＰ９は、第１の回路Ｃ１”を構成し、トランジスタＭＰ６、ＭＰ８、ＭＰ１０は、第２の回路Ｃ２”を構成する。上述のように、各段のシフトレジスタの信号送信端子Ｎは、出力端子ＯＵＴと同じ駆動信号を出力し、駆動信号のパルスを各段のシフトレジスタ間に送信する。従って、補償回路ＰＨＣ［１］とＰＨＣ［２］が受信した駆動信号は、シフトレジスタの信号送信端子Ｎが出力した駆動信号または出力ノードＯＵＴが出力した駆動信号であることができる。

図１２Ａは、図１０、図１１の第１、第２のサブ補償回路ＳＰＨＣ１とＳＰＨＣ２の動作タイミング図である。時間ｔ１〜ｔ２のとき、トランジスタＭＰ２は、駆動信号ＯＵＴ（３４）に基づいてオンにされ、制御ノードＰＰ３５が第１の高電圧レベルにプリチャージされる。同様に、シフトレジスタＳＲ［３５］の制御ノードＰ３５も第１の高電圧レベルにプリチャージされる。時間ｔ２〜ｔ３のとき、シフトレジスタＳＲ［３５］は、クロック信号ＣＫ３に基づいて、駆動信号ＯＵＴ（３５）を出力し、且つ制御ノードＰ３５も第２の高電圧レベルにプリチャージされる。このとき、第２のサブ補償回路ＳＰＨＣ２のトランジスタＭＰ６は、駆動信号ＯＵＴ（３５）に基づいてオンにされ、制御ノードＰＰ３６が第１の高電圧レベルにプリチャージされる。時間ｔ３〜ｔ４のとき、トランジスタＭＰ１は、第１の制御信号Ｓ１を第１の信号Ｐ１としてシフトレジスタＳＲ［３５］の逆方向信号入力ノードＩＮ＿Ｒに出力し、スイッチ４２１がオンにされ、信号保持を行う。このとき、第１のサブ補償回路ＳＰＨＣ１の制御ノードＰＰ３５も第１の制御信号Ｓ１により、第１の高電圧レベルから第２の高電圧レベルに上昇する。

時間ｔ４〜ｔ７のとき、タッチディスプレイパネル１０１は、タッチセンシング周期に入るため、制御チップ１０４は、クロック信号ＣＫ１〜ＣＫ６を一時停止する。このとき、シフトレジスタＳＲ［３５］のスイッチはオンにされるため、クロック信号ＣＫ３が低電圧レベルになっているとき、シフトレジスタＳＲ［３５］の制御ノードＰ３５は、第２の高電圧レベルから第１の高電圧レベルにだけ降下し、低電圧信号ＶＧＬにまでは低下しない。言い換えれば、時間ｔ４〜ｔ５のときでは、シフトレジスタＳＲ［３５］は、制御ノードＰ３５の信号保持を行う。時間ｔ５〜ｔ６のとき、第１の制御信号Ｓ１は、高レベルから低レベルに変わり、制御ノードＰＰ３５は、第２の高電圧レベルから第１の高電圧レベルに降下し、且つシフトレジスタＳＲ［３５］の制御ノードＰ３５は、第１の高電圧レベルから低電圧信号ＶＧＬに降下する（即ち、信号保持が終了する）。図１１と図１２Ａに示すように、第２のサブ補償回路ＳＰＨＣ２の制御ノードＰＰ３６は、時間ｔ２のときに、既に第１の高電圧レベルにプリチャージされているため、時間ｔ６〜ｔ７のときでは、トランジスタＭＰ６は、第２の制御信号Ｓ２を第２の信号Ｐ２としてシフトレジスタＳＲ［３６］の順方向信号入力端子に出力し、シフトレジスタＳＲ［３６］の順方向信号入力ノードに出力し、スイッチ４１１がオンにされ、プリチャージを行う。即ち、シフトレジスタＳＲ［３６］の制御ノードＰ３６も第１の高電圧レベルにプリチャージされる。

時間ｔ７が開始したとき、タッチディスプレイパネル１０１は、タッチセンシング周期を終了し、次の表示周期に入るため、制御チップ１０４は、クロック信号ＣＫ１〜ＣＫ６の出力を再生する。このとき、時間ｔ７〜ｔ８の間では、シフトレジスタＳＲ［３６］の制御ノードＰ３６は、既に第１の高電圧レベルにプリチャージされているため、クロック信号ＣＫ４が高電圧レベルに変わったとき、シフトレジスタＳＲ［３６］は、直ちに駆動信号ＯＵＴ（３６）を出力することができる。また、シフトレジスタＳＲ［３６］の制御ノードＰ３６も第１の高電圧レベルから第２の高電圧レベルに上昇する。時間ｔ８〜ｔ９のとき、第２の制御信号Ｓ２は、低レベルに変わり、制御ノードＰＰ３６は、第２の高電圧レベルから第１の高電圧レベルに降下する。時間ｔ９〜ｔ１０のとき、クロック信号ＣＫ４が低電圧レベルに変わったとき、シフトレジスタＳＲ［３６］の制御ノードＰ３６は、第２の高電圧レベルから第１の高電圧レベルにだけ降下する。即ち、タッチセンシング周期では、第１のサブ補償回路ＳＰＨＣ１は、時間ｔ４〜ｔ５で第１の制御信号Ｓ１に基づいて、第１の信号Ｐ１を出力し、シフトレジスタＳＲ［３５］に信号保持を行わせる。第２のサブ補償回路ＳＰＨＣ２は、時間ｔ６〜ｔ７で第２の制御信号Ｓ２に基づいて、第２の信号Ｐ２を出力し、シフトレジスタＳＲ［３６］にプリチャージを行わせる。

上述より分かるように、タッチセンシング周期のクロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、ＣＫ５と、ＣＫ６が一時停止にされても、補償回路（例えば、ＰＨＣ［１］、ＰＨＣ［２］）は、シフトレジスタ間の駆動信号の送信を保持することができる。従って、全てのシフトレジスタ（例えば、ＳＲ［１］〜ＳＲ［Ｋ］、ＳＲ［Ｋ＋１］〜ＳＲ［２Ｋ］・・・）の駆動信号（即ち、信号送信端子Ｎが出力した駆動信号と出力端子ＯＵＴが出力した駆動信号）は、全て正常な立ち上がりエッジと立ち上がりエッジを有するため、タッチセンシング周期の影響を受けて不当に延長し、表示器の画面の品質を低下させることがない。また、第１のサブ補償回路ＳＰＨＣ１のトランジスタＭＰ４とＭＰ５は、駆動信号ＯＵＴ（３８）とＯＵＴ（３２）に基づいてそれぞれリセットを行い、制御ノードＰＰ３５が低電圧信号ＶＧＬに降下されるようにする。第２のサブ補償回路ＳＰＨＣ２のトランジスタＭＰ９とＭＰ１０は、駆動信号ＯＵＴ（３９）とＯＵＴ（３３）に基づいてそれぞれリセットを行い、制御ノードＰＰ３６が低電圧信号ＶＧＬに降下されるようにする。留意すべきことは、図１２Ａのタイミング図は、ゲート駆動回路が順方向でスキャンされているときの動作であり、ゲート駆動回路が逆方向でスキャンされているとき（図１２Ｂを参照）の動作と順方向でスキャンされているときの動作は、類似しているため、ここでは再度述べない。

図１３は、補償回路のもう１つの実施形態である。図に示されるように、第１のサブ補償回路ＳＰＨＣ１Ａは、図１０の第１のサブ補償回路ＳＰＨＣ１と類似している。異なるところは、トランジスタＭＰ２とＭＰ５が駆動信号ＯＵＴ（３３）に接続されており、トランジスタＭＰ３とＭＰ４が駆動信号ＯＵＴ（３７）に接続されているところである。第１のサブ補償回路ＳＰＨＣ１Ａの動作と図１０の第１のサブ補償回路ＳＰＨＣ１は、類似しているため、ここでは再度述べない。第２のサブ補償回路ＳＰＨＣ２Ａと図１０の第２のサブ補償回路ＳＰＨＣ２は、類似している。異なるところは、トランジスタＭＰ７とＭＰ１０が駆動信号ＯＵＴ（３４）に接続されており、トランジスタＭＰ８とＭＰ９が駆動信号ＯＵＴ（３８）に接続されているところである。第２のサブ補償回路ＳＰＨＣ２Ａの動作と図１０の第２のサブ補償回路ＳＰＨＣ２は、類似しているため、ここでは再度述べない。この実施形態では、ＷはＫ−２であり、ＭはＫ−１であり、ＹはＫ＋３であり、且つＺはＫ＋２であるがこれを限定するものではない。

図１４は、補償回路のもう１つの実施形態である。図に示されるように、第１のサブ補償回路ＳＰＨＣ１Ｂは、図１０の第１のサブ補償回路ＳＰＨＣ１と類似している。異なるところは、トランジスタＭＰ２の第１端子が駆動信号ＯＵＴ（３４）でなく、高電圧レベルＶＧＨに接続されており、トランジスタＭＰ３の第１端子が駆動信号ＯＵＴ（３６）でなく、高電圧レベルＶＧＨに接続されているところである。第１のサブ補償回路ＳＰＨＣ１Ｂの動作と図１０の第１のサブ補償回路ＳＰＨＣ１は、類似しているため、ここでは再度述べない。第２のサブ補償回路ＳＰＨＣ２Ａは、図１０の第２のサブ補償回路ＳＰＨＣ２と類似している。異なるところは、トランジスタＭＰ７の第１端子が駆動信号ＯＵＴ（３５）でなく、高電圧レベルＶＧＨに接続されており、トランジスタＭＰ８の第１端子が駆動信号ＯＵＴ（３７）でなく、高電圧レベルＶＧＨに接続されているところである。第２のサブ補償回路ＳＰＨＣ２Ａの動作と図１２Ａの第２のサブ補償回路ＳＰＨＣ２は、類似しているため、ここでは再度述べない。

図１５は、本発明の回路レイアウトの概略図である。図に示されるように、シフトレジスタＳＲ［Ｋ］とＳＲ［Ｋ＋１］は、タッチディスプレイパネル１０１のフレーム端部領域のシフトレジスタＳＲ［Ｋ］とＳＲ［Ｋ＋１］の間に設置され、シフトレジスタＳＲ［Ｋ］とＳＲ［Ｋ＋１］のゲート駆動信号の立ち上がりエッジおよび／または立ち下がりエッジがタッチセンシング周期の影響を受けるのを防ぐ。補償回路ＰＨＣの第１のサブ補償回路ＳＰＨＣ１は、シフトレジスタＳＲ［Ｋ］に統合されることができ、補償回路ＰＨＣの第２のサブ補償回路ＳＰＨＣ２は、シフトレジスタＳＲ［Ｋ＋１］に統合されることができる。レイアウトでは、第１のサブ補償回路ＳＰＨＣ１と第２のサブ補償回路ＳＰＨＣ２の素子は、通常シフトレジスタＳＲより少なく、且つ第１のサブ補償回路ＳＰＨＣ１と第２のサブ補償回路ＳＰＨＣ２の素子は、ゲート信号線に提供する必要がないため、その素子の面積（例えば、Ｗ／Ｌ比）は、全てシフトレジスタＳＲより小さいことができる。従って、図１５の方式で分かるように、相補設計を用いて全体的なレイアウトの面積を調整することによってレイアウトの面積を減少することができるが、これを限定するものではない。注意すべきことは、図１５のシフトレジスタと相補回路の動作は、前述の動作と類似しているため、ここでは再度述べない。

本発明は、実施例の方法および望ましい実施の形態によって記述されているが、本発明は開示された実施形態に限定されるものではない。逆に、当業者には自明の種々の変更及び類似の構成をカバーするものである。よって、添付の請求の範囲は、最も広義な解釈が与えられ、全てのこのような変更及び類似の構成を含むべきである。

１００ 電子装置
１０１ タッチディスプレイパネル
１０２ 電源装置
１１０Ａ、１１０Ｂ、１１０Ｃ ゲート駆動回路
１２０ データ信号送信回路
１３０ 画素アレイ
１４０ 制御チップ
１５０ タッチ検出回路
ＳＲ［１］、ＳＲ［２］、ＳＲ［３］、ＳＲ［３５］、ＳＲ［３６］、ＳＲ［Ｋ］、ＳＲ［Ｋ＋１］、ＳＲ［Ｋ＋２］、ＳＲ［２Ｋ］、ＳＲ［Ｘ−２］、ＳＲ［Ｘ−１］、ＳＲ［Ｘ］ シフトレジスタ
５０１、７０１ 順方向入力回路
５０２、７０２ 逆方向入力回路
５０３、７０３ 出力回路
ＣＫ、ＩＮ＿Ｆ、ＩＮ＿Ｒ、Ｎ、ＯＵＴ、Ｐ、Ｐ３５、Ｐ３６、ＰＰ３５、ＰＰ３６、ＲＳＥＴ＿Ｆ、ＲＳＥＴ＿Ｒ、ＶＧ 端子
ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、ＣＫ５、ＣＫ６、Ｎ（１）、Ｎ（２）、Ｎ（３）、Ｎ（４）、Ｎ（５）、Ｎ（６）、Ｎ（Ｋ−３）、Ｎ（Ｋ−１）、Ｎ（Ｋ）、Ｎ（Ｋ＋１）、Ｎ（Ｋ＋３）、Ｎ（Ｘ−５）、Ｎ（Ｘ−３）、Ｎ（Ｘ−２）、Ｎ（Ｘ−１）、Ｎ（Ｘ）、ＯＵＴ（１）、ＯＵＴ（２）、ＯＵＴ（３）、ＯＵＴ（３２）、ＯＵＴ（３３）、ＯＵＴ（３４）、ＯＵＴ（３５）、ＯＵＴ（３６）、ＯＵＴ（３７）、ＯＵＴ（３８）、ＯＵＴ（３９）、ＯＵＴ（Ｋ−３）、ＯＵＴ（Ｋ−２）、ＯＵＴ（Ｋ−１）、ＯＵＴ（Ｋ）、ＯＵＴ（Ｋ＋１）、ＯＵＴ（Ｋ＋２）、ＯＵＴ（Ｋ＋３）、ＯＵＴ（Ｋ＋４）、ＯＵＴ（２Ｋ）、ＯＵＴ（２Ｋ＋１）、ＯＵＴ（Ｘ−２）、ＯＵＴ（Ｘ−１）、ＯＵＴ（Ｘ）、Ｐ（３）、Ｐ（Ｘ−２）、ＶＧＬ、ＶＧＨ、Ｐ１、Ｐ２、Ｓ１、Ｓ２ 信号
ＰＨＣ、ＰＨＣ［１］、ＰＨＣ［２］ 補償回路
ＳＰＨＣ１、ＳＰＨＣ１Ａ、ＳＰＨＣ１Ｂ 第１のサブ補償回路
ＳＰＨＣ２、ＳＰＨＣ２Ａ、ＳＰＨＣ２Ｂ 第２のサブ補償回路
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８、Ｍ９、Ｍ１０、ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８、ＭＰ９、ＭＰ１０ トランジスタ
Ｃ１、Ｃ１” 第１の回路
Ｃ２、Ｃ２” 第２の回路
ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ＧＬＫ、ＧＬＫ＋１、ＧＬＫ＋２、ＧＬ２Ｋ、ＧＬＸ−２、ＧＬＸ−１、ＧＬＸ ゲート信号線
ＳＴＶ１、ＳＴＶ２ スタートパルス

Claims (22)

1. 画像表示システムであって、
   画素アレイの複数の画素を含むタッチディスプレイパネル、および
   １つのグループのクロック信号に基づいて複数のゲート駆動信号を生成し、前記タッチディスプレイパネルにある複数の画素を駆動するゲート駆動回路を含み、前記ゲート駆動回路は、
   前記ゲート駆動信号を順次に出力し、順次に配列された複数のシフトレジスタのグループに分けられ、その中の２つの隣接する第Ｎのグループのシフトレジスタのグループおよび第Ｎ＋１のグループのシフトレジスタのグループでは、前記第Ｎのグループのシフトレジスタのグループの最後の１段のシフトレジスタのゲート駆動信号と、前記第Ｎ＋１のグループのシフトレジスタのグループの第１段のシフトレジスタのゲート駆動信号が連続している複数のシフトレジスタ、および
   前記２つの隣接するシフトレジスタのグループの間に設置され、前記第Ｎのグループのシフトレジスタのグループの前記最後の１段のシフトレジスタと、前記第Ｎ＋１のグループのシフトレジスタのグループの前記第１段のシフトレジスタとに接続され、その中の前記第１の補償回路が第１の制御信号を前記第Ｎのグループのシフトレジスタのグループの前記最後の１段のシフトレジスタに提供して、信号保持を行い、前記第２の制御信号を前記第Ｎ＋１のグループのシフトレジスタのグループの第１段のシフトレジスタに提供して、プリチャージを行い、その中のＮは、ゼロの正整数である少なくとも１つの第１の補償回路を含む、画像表示システム。
2. 前記第Ｎのグループのシフトレジスタの最後の１つシフトレジスタは、シフトレジスタの中の第Ｋ段のシフトレジスタであり、前記第Ｎ＋１のグループのシフトレジスタの中の第１のシフトレジスタは、前記シフトレジスタの中の第Ｋ＋１段のシフトレジスタであるが、前記第Ｋ段のシフトレジスタの駆動信号は、前記第Ｋ＋１段のシフトレジスタを出力せず、且つ前記第Ｋ＋１段のシフトレジスタの駆動信号は、前記第Ｋ段のシフトレジスタを出力せず、その中のＫは、ゼロより大きい正整数である、請求項１に記載の画像表示システム。
3. 前記ゲート駆動回路が順方向でスキャンされているとき、前記タッチセンシング周期にある前記第１の補償回路は、前記第１の制御信号に基づいて、第１の信号を前記第Ｋ段のシフトレジスタの逆方向信号入力端子に出力し、前記第Ｋ段のシフトレジスタに信号保持を行わせ、前記第２の制御信号に基づいて、第２の信号を前記第Ｋ＋１段のシフトレジスタの順方向信号入力端子に出力し、前記第Ｋ＋１段のシフトレジスタにプリチャージを行わせる、請求項２に記載の画像表示システム。
4. 前記ゲート駆動回路が逆方向でスキャンされているとき、前記タッチセンシング周期にある前記第１の補償回路は、前記第２の制御信号に基づいて、第２の信号を前記第Ｋ＋１段のシフトレジスタの前記正方向信号入力端子に出力し、前記第Ｋ＋１段のシフトレジスタに信号保持を行わせ、前記第１の制御信号に基づいて、前記第１の信号を前記第Ｋ段のシフトレジスタの前記逆方向信号入力端子に出力し、前記第Ｋ段のシフトレジスタにプリチャージを行わせる、請求項３に記載の画像表示システム。
5. 前記第１の補償回路は、第１のサブ補償回路および第２のサブ補償回路を含み、前記第１のサブ補償回路および前記第２のサブ補償回路は、全て第１の回路と第２の回路を有し、前記ゲート駆動回路が順方向でスキャンされているとき、前記タッチセンシング周期にある前記第１のサブ補償回路の前記第１の回路は、前記第１の制御信号と第Ｗ段のシフトレジスタの前記駆動信号に基づいて、前記第Ｋ段のシフトレジスタに信号保持を行わせ、前記タッチセンシング周期にある前記第２のサブ補償回路の前記第１の回路は、前記第２の制御信号と前記第Ｍ段のシフトレジスタの前記駆動信号に基づいて、前記第Ｋ＋１段のシフトレジスタにプリチャージを行わせ、その中のＷとＭは、正整数であり、ＭはＫ＋１より小さく、ＷはＫより小さい、請求項２に記載の画像表示システム。
6. 前記ゲート駆動回路が逆方向でスキャンされているとき、前記タッチセンシング周期にある前記第２のサブ補償回路の前記第２の回路は、前記第２の制御信号と前記第Ｙ段のシフトレジスタの前記駆動信号に基づいて、前記第Ｋ＋１段のシフトレジスタに信号保持を行わせ、前記タッチセンシング周期にある前記第１のサブ補償回路の前記第２の回路は、前記第１の制御信号と前記第Ｚ段のシフトレジスタの前記駆動信号に基づいて、前記第Ｋ段のシフトレジスタにプリチャージを行わせ、その中のＹとＺは、正整数であり、ＹはＫ＋１より大きく、ＺはＫより大きい、請求項５に記載の画像表示システム。
7. 前記第１のサブ補償回路は、
   前記第１のクロックに接続された第１の端子、および前記第Ｋ段のシフトレジスタの逆方向信号入力端子に接続された第２の端子を有する第１のスイッチ、
   前記第１のスイッチの制御端子と第Ｗ段のシフトレジスタの前記駆動信号の間に接続された第２のスイッチ、
   前記第１のスイッチの前記制御端子と前記第Ｚ段のシフトレジスタの前記駆動信号の間に接続された第３のスイッチ、
   前記第１のスイッチの前記制御端子と定電圧信号の間に接続された第４のスイッチ、および
   前記第１のスイッチの前記制御端子と前記定電圧信号の間に接続された第５のスイッチを含み、その中の前記第４のスイッチと前記第５のスイッチの制御端子は、対応する駆動信号と接続される、請求項６に記載の画像表示システム。
8. 前記第１のサブ補償回路は、
   前記第２のクロックに接続された第１の端子、および前記第Ｋ＋１段のシフトレジスタの順方向信号入力端子に接続された第２の端子を有する第６のスイッチ、
   前記第１のスイッチの制御端子と前記第Ｍ段のシフトレジスタの前記駆動信号の間に接続された第７のスイッチ、
   前記第１のスイッチの前記制御端子と前記第Ｙ段のシフトレジスタの前記駆動信号の間に接続された第８のスイッチ、
   前記第１のスイッチの前記制御端子と前記定電圧信号の間に接続された第９のスイッチ、および
   前記第１のスイッチの前記制御端子と前記定電圧信号の間に接続された第１０のスイッチを含み、その中の前記第９のスイッチと前記第１０のスイッチの制御端子は、対応する駆動信号と接続される、請求項７に記載の画像表示システム。
9. 前記タッチディスプレイパネルは、
   前記グループのクロック信号に基づいて、前記ゲート駆動信号を生成するゲート駆動回路、
   複数のデータ信号を生成してデータを前記画素アレイの前記画素に提供するデータ信号送信回路、および
   前記グループのクロック信号を提供し、前記シフトレジスタの動作を制御する制御チップを含み、その中の前記内蔵型タッチディスプレイパネルの前記タッチセンシング周期のとき、前記制御チップは、前記グループのクロック信号を一時停止する、請求項１に記載の画像表示システム。
10. 前記ゲート駆動回路の中の最後の１段のシフトレジスタに接続された後、第３の制御信号を前記最後の１段のシフトレジスタに提供して、信号保持を行う、請求項１に記載の画像表示システム。
11. １つのグループのクロック信号に基づいて複数のゲート駆動信号を生成し、タッチディスプレイパネル上にある画素アレイの複数の画素を駆動するゲート駆動回路であって、
    前記ゲート駆動信号を順次に出力し、順次に配列された複数のシフトレジスタのグループに分けられ、その中の２つの隣接する第Ｎのグループのシフトレジスタのグループおよび第Ｎ＋１のグループのシフトレジスタのグループでは、前記第Ｎのグループのシフトレジスタのグループの最後の１段のシフトレジスタのゲート駆動信号と、前記第Ｎ＋１のグループのシフトレジスタのグループの第１段のシフトレジスタのゲート駆動信号が連続している複数のシフトレジスタ、および
    前記２つの隣接するシフトレジスタのグループの間に設置され、前記第Ｎのグループのシフトレジスタのグループの前記最後の１段のシフトレジスタと、前記第Ｎ＋１のグループのシフトレジスタのグループの前記第１段のシフトレジスタに接続され、その中の前記第１の補償回路が第１の制御信号を前記第Ｎのグループのシフトレジスタのグループの前記最後の１段のシフトレジスタに提供して、信号保持を行い、前記第２の制御信号を前記第Ｎ＋１のグループのシフトレジスタのグループの第１段のシフトレジスタに提供して、プリチャージを行う、ゲート駆動回路。
12. 前記第Ｎのグループのシフトレジスタの最後の１つシフトレジスタは、シフトレジスタの中の第Ｋ段のシフトレジスタであり、前記第Ｎ＋１のグループのシフトレジスタの中の第１のシフトレジスタは、前記シフトレジスタの中の第Ｋ＋１段のシフトレジスタであるが、前記第Ｋ段のシフトレジスタの駆動信号は、前記第Ｋ＋１段のシフトレジスタを出力せず、且つ前記第Ｋ＋１段のシフトレジスタの駆動信号は、前記第Ｋ段のシフトレジスタを出力せず、その中のＫは、ゼロより大きい正整数である、請求項１１に記載のゲート駆動回路。
13. 前記ゲート駆動回路が順方向でスキャンされているとき、前記タッチセンシング周期にある前記第１の補償回路は、前記第１の制御信号に基づいて、第１の信号を前記第Ｋ段のシフトレジスタの逆方向信号入力端子に出力し、前記第Ｋ段のシフトレジスタに信号保持を行わせ、前記第２の制御信号に基づいて、第２の信号を前記第Ｋ＋１段のシフトレジスタの順方向信号入力端子に出力し、前記第Ｋ＋１段のシフトレジスタにプリチャージを行わせる、請求項１２に記載のゲート駆動回路。
14. 前記ゲート駆動回路が逆方向でスキャンされているとき、前記タッチセンシング周期にある前記第１の補償回路は、前記第２の制御信号に基づいて、第２の信号を前記第Ｋ＋１段のシフトレジスタの前記正方向信号入力端子に出力し、前記第Ｋ＋１段のシフトレジスタに信号保持を行わせ、前記第１の制御信号に基づいて、前記第１の信号を前記第Ｋ段のシフトレジスタの前記逆方向信号入力端子に出力し、前記第Ｋ段のシフトレジスタにプリチャージを行わせる、請求項１３に記載のゲート駆動回路。
15. 前記第１の補償回路は、第１のサブ補償回路および第２のサブ補償回路を含み、前記第１のサブ補償回路および前記第２のサブ補償回路は、全て第１の回路と第２の回路を有し、前記ゲート駆動回路が順方向でスキャンされているとき、前記タッチセンシング周期にある前記第１のサブ補償回路の前記第１の回路は、前記第１の制御信号と第Ｗ段のシフトレジスタの前記駆動信号に基づいて、前記第Ｋ段のシフトレジスタに信号保持を行わせ、前記タッチセンシング周期にある前記第２のサブ補償回路の前記第１の回路は、前記第２の制御信号と前記第Ｍ段のシフトレジスタの前記駆動信号に基づいて、前記第Ｋ＋１段のシフトレジスタにプリチャージを行わせ、その中のＷとＭは、正整数であり、ＭはＫ＋１より小さく、ＷはＫより小さい、請求項１１に記載のゲート駆動回路。
16. 前記ゲート駆動回路が逆方向でスキャンされているとき、前記タッチセンシング周期にある前記第２のサブ補償回路の前記第２の回路は、前記第２の制御信号と前記第Ｙ段のシフトレジスタの前記駆動信号に基づいて、前記第Ｋ＋１段のシフトレジスタに信号保持を行わせ、前記タッチセンシング周期にある前記第１のサブ補償回路の前記第２の回路は、前記第１の制御信号と前記第Ｚ段のシフトレジスタの前記駆動信号に基づいて、前記第Ｋ段のシフトレジスタにプリチャージを行わせ、その中のＹとＺは、正整数であり、ＹはＫ＋１より大きく、ＺはＫより大きい、請求項１５に記載のゲート駆動回路。
17. 前記第１のサブ補償回路は、前記第Ｋ段のシフトレジスタに統合され、前記第２のサブ補償回路は、前記第Ｋ＋１段のシフトレジスタに統合される、請求項１６に記載のゲート駆動回路。
18. 前記第１のサブ補償回路は、
    前記第１のクロックに接続された第１の端子、および前記第Ｋ段のシフトレジスタの逆方向信号入力端子に接続された第２の端子を有する第１のスイッチ、
    前記第１のスイッチの制御端子と第Ｗ段のシフトレジスタの前記駆動信号の間に接続された第２のスイッチ、
    前記第１のスイッチの前記制御端子と前記第Ｚ段のシフトレジスタの前記駆動信号の間に接続された第３のスイッチ、
    前記第１のスイッチの前記制御端子と定電圧信号の間に接続された第４のスイッチ、および
    前記第１のスイッチの前記制御端子と前記定電圧信号の間に接続された第５のスイッチを含み、その中の前記第４のスイッチと前記第５のスイッチの制御端子は、対応する駆動信号と接続される、請求項１６に記載のゲート駆動回路。
19. 前記第１のサブ補償回路は、
    前記第２のクロックに接続された第１の端子、および前記第Ｋ＋１段のシフトレジスタの順方向信号入力端子に接続された第２の端子を有する第６のスイッチ、
    前記第１のスイッチの制御端子と前記第Ｍ段のシフトレジスタの前記駆動信号の間に接続された第７のスイッチ、
    前記第１のスイッチの前記制御端子と前記第Ｙ段のシフトレジスタの前記駆動信号の間に接続された第８のスイッチ、
    前記第１のスイッチの前記制御端子と前記定電圧信号の間に接続された第９のスイッチ、および
    前記第１のスイッチの前記制御端子と前記定電圧信号の間に接続された第１０のスイッチを含み、その中の前記第９のスイッチと前記第１０のスイッチの制御端子は、対応する駆動信号と接続される、請求項１８に記載のゲート駆動回路。
20. 前記タッチディスプレイパネルの前記タッチセンシング周期のとき、前記タッチディスプレイパネルの制御チップは、前記グループのクロック信号を一時停止する、請求項１１に記載のゲート駆動回路。
21. 前記ゲート駆動回路の中の最後の１段のシフトレジスタに接続された後、第３の制御信号を前記最後の１段のシフトレジスタに提供して、信号保持を行う、請求項１１に記載の画像表示システム。
22. タッチディスプレイパネル上に配置されたゲート駆動回路であって、
    前記タッチディスプレイパネルのフレーム端部領域に設置され、第Ｋ段のゲート駆動信号を出力する第Ｋ段のシフトレジスタ、
    前記タッチディスプレイパネルのフレーム端部領域に設置され、第Ｋ＋１段のゲート駆動信号を出力する第Ｋ＋１段のシフトレジスタ、および
    前記フレーム端部領域の前記第Ｋ段のシフトレジスタと第Ｋ＋１段のシフトレジスタの間に設置され、前記第Ｋ段のシフトレジスタの前記第Ｋ段のゲート駆動信号と前記第Ｋ＋１段のシフトレジスタの前記第Ｋ＋１段のゲート駆動信号の立ち上がりエッジおよび／または立ち下がりエッジが前記内蔵型タッチディスプレイパネルのタッチセンシング周期の影響を受けるのを防ぎ、その中のＫは、ゼロの正整数より大きく、前記第１の補償回路は、第１のサブ補償回路および第２のサブ補償回路を含み、前記第１のサブ補償回路は、前記第Ｋ段のシフトレジスタに統合され、前記第２のサブ補償回路は、前記第Ｋ＋１段のシフトレジスタに統合される、ゲート駆動回路。
    

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