JP2017017233A - 撮像装置、撮像装置の駆動方法および撮像システム - Google Patents

Abstract

【課題】 本発明は、光電変換部から電荷保持部への電荷の転送後に、光電変換部に生じた電荷の電荷保持部への電荷の漏れだしを抑制した撮像装置を提供する。【解決手段】 本発明の撮像装置は、光電変換部における信号電荷の保持の開始から光電変換部に保持している信号電荷の電荷保持部への転送を開始するまでの第１期間における、第１ゲートの下部の半導体領域の信号電荷に対する第１ポテンシャルの高さよりも、電荷保持部に保持している信号電荷のフローティングディフュージョンへの転送の開始から終了までの第２期間における前記第１ポテンシャルの高さの方が高いことを特徴とする。【選択図】 図６

Description

本発明は撮像装置に関するものであり、具体的にはグローバル電子シャッタ動作を可能とする電荷保持部を有する撮像装置に関するものである。

近年、撮像装置のさらなる高性能化のために画素内に光電変換部およびフローティングディフュージョン（以下、ＦＤ）とは別に電荷保持部を有する構成が検討されている。画素内の電荷保持部は、全画素の露光の開始と終了を同時に制御するグローバル電子シャッタを実現するために設けられている。

特許文献１の撮像装置は、電荷保持部となる、電荷を保持する半導体領域を有している。

特許文献１では、転送トランジスタのゲート電極にオン電圧とオフ電圧が供給される。このような構成により光電変換部と電荷保持部の間のポテンシャルを制御している。

国際公開１１／０４３４３２号パンフレット

特許文献１では、光電変換部から電荷保持部に電荷を転送する際に転送トランジスタのゲートにオン電圧が供給されている。そして、光電変換部での電荷蓄積期間に転送トランジスタのゲートに供給されるオフ電圧と、電荷保持部からフローティングディフュージョン（以下、ＦＤ）に電荷を転送する電荷転送期間に転送トランジスタのゲートに供給されるオフ電圧と、が同じである。

しかしながら、電荷保持部からＦＤに電荷を転送する時に、光電変換部と電荷保持部の間の半導体領域のポテンシャルがＦＤのポテンシャルの影響を受け、光電変換部と電荷保持部の間のポテンシャルが下がる恐れがある。

そのため、光電変換部から電荷保持部への電荷の転送後に光電変換部に生じた電荷が、電荷保持部に保持された電荷が電荷保持部からＦＤへ転送される際に、電荷保持部に漏れだし、ノイズとなる恐れがある。

そこで本発明は上記課題に鑑み、光電変換部から電荷保持部への電荷の転送後に、光電変換部に生じた電荷の電荷保持部への電荷の漏れだしを抑制した撮像装置を提供することを目的とする。

本発明の撮像装置は、各々が、光電変換部と、光電変換部で生じた信号電荷を保持する電荷保持部と、光電変換部の信号電荷を電荷保持部へ転送する第１ゲートと、フローティングディフュージョンと、電荷保持部で保持された信号電荷をフローティングディフュージョンへ転送する第２ゲートと、を有する複数の画素を有する撮像装置であって、光電変換部における信号電荷の保持の開始から光電変換部に保持している信号電荷の電荷保持部への転送を開始するまでの第１期間における、前記第１ゲートの下部の半導体領域の信号電荷に対する第１ポテンシャルの高さよりも、電荷保持部に保持している信号電荷のフローティングディフュージョンへの転送の開始から終了までの第２期間の少なくとも一部の期間における第１ポテンシャルの高さの方が高いことを特徴とする。

本発明によれば、光電変換部から電荷保持部への電荷の漏れだしを抑制することが可能となる。

撮像装置のブロック図および画素の等価回路図 垂直走査回路の出力部の等価回路図 画素の断面模式図 画素の制御パルス図 画素のポテンシャル図 画素のポテンシャル図 画素のポテンシャル図 画素の制御パルス図 画素のポテンシャル図 画素の制御パルス図

本発明の実施形態を図１−３を用いて詳細に説明する。各図面は１画素のみについて示しているが、実際の装置においては複数の画素を備えた構成となっている。各図面において同じ符号が付されている部分は、同じ素子もしくは同じ領域を指す。

図１（ａ）に本発明の一実施形態の撮像装置のブロック図を示す。撮像装置１０１は、画素部１０２、制御パルス生成部１０３、垂直走査回路１０４、信号処理部１０５、出力部１０６を有している。

画素部１０２は複数の画素１００を有している。制御パルス生成部１０３は制御パルスを生成し、垂直走査回路１０４（走査部）は制御パルス生成部１０３からの制御パルスを受け、各画素に制御パルスを供給する。

信号処理部１０５は、少なくとも、複数の画素列から並列に出力された信号をシリアライズして出力部１０６に伝達する。更に信号処理部１０５は、各画素列に対応し、信号の増幅、ＡＤ変換等を行なう回路を有していてもよい。

図１（ｂ）に画素１００の等価回路の一例を示す。本実施形態では電子を信号電荷として扱う。各トランジスタはＮ型のトランジスタとして説明する。信号電荷をホールとする場合には、光電変換部２０１、電荷保持部２０３およびＦＤ２０５を構成するそれぞれの半導体領域の導電型を反対導電型にすればよい。また、以下で述べるポテンシャルは、電子に対するポテンシャルである。なお、正孔を信号電荷として扱う場合には、ポテンシャルの大小関係を逆転させればよい。

光電変換部２０１は、入射光に応じた電荷対を光電変換により生じさせ電子を保持する。ここでは光電変換部２０１の例としてフォトダイオードを示している。

電荷排出部２０９は、光電変換部２０１で生じた電子のうち、信号電荷として用いられない電子が排出される領域である。電荷排出制御部２１１は、光電変換部２０１の電子を電荷排出部２０９への排出を制御する。電荷排出制御部２１１には制御パルスｐＯＦＤが供給され、制御パルスｐＯＦＤによって、光電変換部２０１と電荷排出部２０９の間のポテンシャルを制御する。

なお、電荷排出制御部２１１にＭＯＳトランジスタを用いた場合には、光電変換部２０１の一部を構成するＮ型の半導体領域をソース、電荷排出部２０９を構成する電源電圧ＶＤＤが供給されたＮ型の半導体領域をドレインとした構成となる。制御パルスｐＯＦＤによりこのＭＯＳトランジスタのオン状態、オフ状態が切り替えられ、オン状態となることで光電変換部２０１の電子が電荷排出部２０９に排出される。

電荷保持部２０３は光電変換部２０１から転送された電子を保持する。

第１転送トランジスタ２０２は、光電変換部２０１で保持した電子を電荷保持部２０３に転送する。第１転送トランジスタ２０２のゲートである第１ゲートには、制御パルスｐＴＸ１が供給され、光電変換部２０１と電荷保持部２０３の間の半導体領域のポテンシャルの高さを制御する。

制御パルスｐＴＸ１により第１転送トランジスタ２０２のオン状態（導通）、オフ状態（非導通）が切り替えられる。具体的には、制御パルスｐＴＸ１がＨｉｇｈレベル（以下、Ｈレベル）となることで第１転送トランジスタ２０２がオン状態となる。さらに、制御パルスｐＴＸ１がＬｏｗレベル（以下、Ｌレベル）以下となることで第１転送トランジスタ２０２がオフ状態となる。この時のＨレベルをオン電圧、Ｌレベルを第１オフ電圧と呼んでもよい。

フローティングディフュージョン（以下、ＦＤ）２０５は、第２転送トランジスタ２０４によって転送された電子を保持する。そして、ＦＤ２０５は増幅トランジスタ２０７のゲートと接続され増幅トランジスタ２０７の入力ノードの一部を構成する。

第２転送トランジスタ２０４は、電荷保持部２０３で保持している電子をＦＤ２０５に転送する。第２転送トランジスタ２０４の第２ゲートには制御パルスｐＴＸ２が供給され、電荷保持部２０３とＦＤ２０５との間のポテンシャルが制御される。そして、制御パルスｐＴＸ２により第２転送トランジスタ２０２のオン状態（導通）、オフ状態（非導通）が切り替えられる。

具体的には、制御パルスｐＴＸ２がＨレベルとなることで、第２転送トランジスタ２０４がオン状態となる。また、制御パルスｐＴＸ２がＬレベルとなることで、第２転送トランジスタ２０４がオフ状態となる。

増幅トランジスタ２０７は、第２転送トランジスタ２０４によってＦＤ２０５に転送された電子に基づく信号を増幅して出力する。より具体的には、ＦＤ２０５に転送された電子は、その量に応じた電圧に変換され、その電圧に応じた信号が増幅トランジスタ２０７を介して信号線２１０へ出力される。増幅トランジスタ２０７のドレインは電源電圧ＶＤＤが供給されている電源配線に接続され、増幅トランジスタ２０７のソースは、選択トランジスタ２０８のドレインに接続され、選択トランジスタ２０８のソースは信号線２１０に接続されている。

リセットトランジスタ２０６は、ＦＤ２０５を含む入力ノードの電圧をリセットする。リセットトランジスタ２０６のゲートには制御パルスｐＲＥＳが供給され、制御パルスｐＲＥＳがＨレベルとなることでオン状態となり、Ｌレベルとなることでオフ状態となる。

選択トランジスタ２０８は、１つの信号線２１０に対して複数設けられている画素１００の信号を１画素ずつもしくは複数画素ずつ信号線２１０に出力させる。本実施形態の構成に代えて、選択トランジスタ２０８を設けずに、増幅トランジスタ２０７のドレインもしくは増幅トランジスタ２０７のゲートにかかる電圧を切り替えることにより、信号線２１０への選択状態、非選択状態を切り替えてもよい。

画素部１０２に配された複数の画素１００が全て上記構成を有していてもよいし、他に、構成が異なる画素１００が存在していてもよい。例えば、画素１００の各々が複数の光電変換部２０１を有していてもよい。更に、複数の光電変換部２０１が電荷保持部２０３を共有していてもよい。また、複数の電荷保持部２０３がＦＤ２０５を共有していてもよい。さらに、複数の光電変換部２０１が増幅トランジスタ２０７などの回路素子を共有していてもよい。

信号線２１０は、増幅トランジスタ２０７の信号を不図示の列回路に伝達する。

次に、図２に垂直走査回路１０４の出力部の等価回路の一例を示す。図２（ａ）は、垂直走査回路１０４の出力部のうち、第１転送トランジスタ２０２の第１ゲートに制御パルスｐＴＸ１を供給する部分の等価回路を示す。

図２（ｂ）は、垂直走査回路１０４の出力部のうち、第２転送トランジスタ２０４の第２ゲートに制御パルスｐＴＸ２を供給する部分の等価回路を示す。いずれの出力部もインバータを有しており、これらの違いは、ＮＭＯＳトランジスタのドレインに供給される電圧である。少なくとも図２（ａ）に示す第１ゲートへ制御パルスｐＴＸ１を供給する出力部のインバータは、ＮＭＯＳトランジスタのソース電圧が切り替え可能な構成となっている。

まず図２（ａ）について説明する。図２（ａ）に示す出力部から出力されたＶｏｕｔ１が制御パルスｐＴＸ１となる。入力Ｖｉｎ１の値によって、ＰＭＯＳトランジスタ２２３もしくはＮＭＯＳトランジスタ２２４のいずれか一方をオン状態とすることで出力Ｖｏｕｔ１を切り替えている。

ＰＭＯＳトランジスタ２２３をオン状態とし、ＮＭＯＳトランジスタ２２４をオフ状態とすると、出力Ｖｏｕｔ１はＨレベルとなり、制御パルスｐＴＸ１がＨレベルとなる。また、ＮＭＯＳトランジスタ２２４をオン状態とし、ＰＭＯＳトランジスタ２２３をオフ状態とすると、出力Ｖｏｕｔ１はＸＬレベルもしくはＬレベルとなる。なお、ＸＬレベルとＬレベルは、スイッチ２２５によって切り替え可能である。スイッチ２２５の制御は、例えば制御パルス生成部１０３からの制御パルスによって制御される。なお、このＸＬレベルを第２オフ電圧と読んでもよい。

次に図２（ｂ）について説明する。図２（ｂ）に示す出力部から出力されたＶｏｕｔ２が制御パルスｐＴＸ２となる。入力Ｖｉｎ２の値によって、ＰＭＯＳトランジスタ２２６もしくはＮＭＯＳトランジスタ２２７のいずれか一方をオン状態とすることで出力Ｖｏｕｔ２を切り替えている。

ＰＭＯＳトランジスタ２２６をオン状態とし、ＮＭＯＳトランジスタ２２７をオフ状態とすると、出力Ｖｏｕｔ２はＨレベルとなり、制御パルスｐＴＸ２がＨレベルとなる。また、ＮＭＯＳトランジスタ２２７をオン状態とし、ＰＭＯＳトランジスタ２２６をオフ状態とすると、出力Ｖｏｕｔ２はＬレベルとなり、制御パルスｐＴＸ２がＬレベルとなる。

次に図３を用いて画素の一部の構成の断面模式図を説明する。各半導体領域は半導体基板３００に配される。以下の説明で各半導体領域の位置関係を説明する場合には、半導体基板３００の、ゲートが配された１主面と、絶縁膜３２０との境界を基準に、半導体基板３００の深部へ向かう方向を下方向とする。

光電変換部２０１を構成するＮ型半導体領域はＮ型半導体領域３０１およびＮ型半導体領域３１２である。そして光電変換部２０１を構成するＰ型半導体領域はＰ型半導体領域３１４、Ｐ型半導体領域３１５である。

Ｎ型半導体領域３１２はＮ型半導体領域３０１よりも不純物濃度が低く、Ｎ型半導体領域３０１よりも、半導体基板３００の１主面に対して深い位置に配されている。このような構成により、半導体基板３００の深い位置の電子の収集効率を高めることができる。

電荷保持部２０３を構成するＮ型半導体領域は、Ｎ型半導体領域３０３である。なお、Ｎ型半導体領域３０３の不純物濃度は、Ｎ型半導体領域３０１、３１２の不純物濃度以上にした方がよい。これによって、電荷保持部２０３の飽和電荷量を光電変換部２０１の飽和電荷量より大きくすることが出来る。

そして、Ｎ型半導体領域３０３は、後述する第１ゲート３０２によって光電変換部２０１から転送された電子を保持する。

第１ゲート３０２は、光電変換部２０１の電子を電荷保持部２０３へ転送する。そして第１ゲート３０２は、第１ゲート３０２の下部のポテンシャルを制御する。具体的には、第１ゲート３０２の下部であって、Ｎ型半導体領域３０１とＮ型半導体領域３０７の間のＮ型半導体領域３１２と、Ｎ型半導体領域３１２とＮ型半導体領域３０３の間のＮ型半導体領域３０７のポテンシャルが制御される。本構成では、Ｎ型半導体領域３０１とＮ型半導体領域３０７の間のＮ型半導体領域３１２のポテンシャルの高さによって、第１ゲート３０２の下部のポテンシャルの高さが決まる。

また、本構成において配されたＮ型半導体領域３０７は、第１ゲート３０２の下部の一部と、Ｎ型半導体領域３０３の一部の領域とに配される。そのため、第１ゲート３０２の下部の半導体領域の不純物濃度は、Ｎ型半導体領域３０７が配された電荷保持部２０３側のＮ型の不純物濃度が、光電変換部２０１側のＮ型の不純物濃度よりも高くなる。

このような構成によれば、第１ゲート３０２の下部であって光電変換部２０１側のポテンシャルの高さが、第１ゲート３０２の下部であって電荷保持部２０３側のポテンシャルの高さよりも高くなるようにポテンシャルの段差が形成される。これによって、電子の転送戻りを抑制することが可能となる。

なお、図３において、具体的に、第１ゲート３０２によってポテンシャルの高さが制御される領域を、Ｎ型半導体領域３１２、Ｎ型半導体領域３０７とした。しかし、Ｐ型半導体領域３１５が、図３の構成よりも広い範囲に配され、Ｎ型半導体領域３１２、Ｐ型半導体領域３１５、Ｎ型半導体領域３０７としてもよい。もしくは、第１ゲート３０２によってポテンシャルの高さが制御される領域をＰ型半導体領域３１５、Ｎ型半導体領域３０７としてもよい。この時、どちらの場合にもＰ型半導体領域３１５の高さによって、第１ゲート３０２の下部のポテンシャルの高さがきまる。

なお、Ｎ型半導体領域３０７は必ずしも配さなくてもよい。

Ｎ型半導体領域３０１の上部には、Ｐ型半導体領域３０６が配される。Ｐ型半導体領域３０６とＮ型半導体領域３０１とはＰＮ接合を構成する。

Ｎ型半導体領域３０３の上部には、Ｐ型半導体領域３０８が配される。Ｐ型半導体領域３０８とＮ型半導体領域３０３とは、ＰＮ接合を構成する。

光電変換部２０１はＰ型半導体領域３０６により、界面のノイズを抑制する埋め込みフォトダイオードの構成となっている。また、電荷保持部２０３は、Ｐ型半導体領域３０８により、界面のノイズを抑制する構成となっている。

Ｎ型半導体領域３０３の下部には、Ｐ型半導体領域３１０が配されている。Ｎ型半導体領域３０３とＰ型半導体領域３１０はＰＮ接合を構成する。Ｐ型半導体領域３１０によって、Ｐ型半導体領域３１０よりも深くにある不要電子がＮ型半導体領域３０３に混入しないようにすることができる。さらに、Ｐ型半導体領域３１０の下部には、Ｐ型半導体領域３１５が配される。Ｐ型半導体領域３１５は複数のイオン注入工程により形成されてもよい。

第２ゲート３０４は、電荷保持部２０３で保持された電子をＦＤ２０５へ転送する。そして第２ゲート３０４は、第２ゲート３０４の下部のポテンシャルを制御する。具体的にはＰ型半導体領域３１５の一部である。

ＦＤ２０５は、Ｎ型半導体領域３０５によって構成される。ＦＤ２０５は、不図示のコンタクトプラグを介して、不図示の増幅トランジスタ２０７のゲートに接続されている。

なお、第２ゲート３０４の下部に半導体領域３１７を配する。半導体領域３１７はＮ型半導体領域もしくは、Ｐ型半導体領域３１５よりも不純物濃度が低い、Ｐ型半導体領域である。これによって、第２ゲート３０４の下部のポテンシャルの高さを下げてもよい。

電荷排出部２０９は、Ｎ型半導体領域３０９によって構成される。Ｎ型半導体領域３０９には、不図示のコンタクトプラグを介して電源電圧が供給されている。

第３ゲート３１１は、光電変換部２０１に保持している電子を電荷排出部２０９へ排出する第３ゲートを有している。第３ゲート３１１は、電荷排出制御部２１１を構成し、第３ゲート下部のポテンシャルを制御する。

これにより、光電変換部２０１での電荷蓄積期間が始まる前に生じた電子を排出する。そして、電子の排出を全画素一括で行い、電子の排出の終了を合わせることで全画素の光電変換部２０１の電荷蓄積期間を合わせる。これによりグローバル電子シャッタ動作が実現される。

また、半導体基板３００の深い位置に配されたＰ型半導体領域３１４はＮ型半導体領域３１３からの不要電子の混入を抑制する。

なお、等価回路はこれに限られるものではなく、一部の構成を複数の画素で共有してもよい。そして本実施形態は表面側から光が入射する表面照射型撮像装置、裏面側から光が入射する裏面照射型撮像装置のいずれにも適用することができる。これらは、以下の各実施例においても同様である。

以上、本発明の各実施例に共通に用いられる撮像装置に関して説明を行なった。以下の実施例では、このような撮像装置の駆動およびポテンシャルに関する説明を行なう。

（実施例１）
図４−７を用いて本実施例における撮像装置を説明する。図４は本実施例における制御パルス図である。図４では、本実施例の特徴に直接関係する制御パルスのみについて説明する。具体的には、電荷排出制御部２１１に供給される制御パルスｐＯＦＤと、第１転送トランジスタ２０２の第１ゲート３０２に供給される制御パルスｐＴＸ１、第２転送トランジスタ２０４の第２ゲート３０４に供給される制御パルスｐＴＸ２について説明する。なお、リセットトランジスタ２０６に供給される制御パルスと、選択トランジスタ２０８に供給される制御パルスの具体的な説明は省略する。

図４において、各制御パルスがＨレベル（第２制御電圧）となることで第１転送トランジスタ２０２、第２転送トランジスタ２０４、電荷排出制御部２１１がオン状態となる。

各制御パルスがＬレベル（第１制御電圧）となることで、第１転送トランジスタ２０２、第２転送トランジスタ２０４、電荷排出制御部２１１がオフ状態となる。

第１転送トランジスタ２０２がＸＬレベル（第３制御電圧）となることで、第１転送トランジスタ２０２を第１制御電圧を供給した時よりも更に強いオフ状態とする。更に強いオフ状態とは、第１ゲート３０２の下部であって、Ｎ型半導体領域３０１とＮ型半導体領域３０３の間のポテンシャルの高さが、通常のオフ状態におけるポテンシャルの高さよりも高くなる状態をいう。

なお、Ｌレベル（第１制御電圧）は、Ｈレベル（第２制御電圧）よりも小さく、且つＸＬレベル（第３制御電圧）よりも大きい電圧値である。そして、ＸＬレベル（第３制御電圧）とＨレベル（第２制御電圧）との差は、Ｌレベル（第１制御電圧）とＨレベル（第２制御電圧）の差よりも大きい。

具体的には、Ｌレベルの電圧は、例えば−１．４Ｖ≦Ｌ≦−１Ｖの電圧である。また、ＸＬレベルの電圧は、例えば−３Ｖ≦ＸＬ≦−１．５Ｖの電圧である。また、Ｈレベルの電圧は、例えば１Ｖ≦Ｈ≦５．５Ｖである。

ただし、正孔を信号電荷として扱う場合には、Ｌレベル（第１制御電圧）は、Ｈレベル（第２制御電圧）よりも大きく、且つＸＬレベル（第３制御電圧）よりも小さい電圧値である。そして、ＸＬレベル（第３制御電圧）とＨレベル（第２制御電圧）との差は、Ｌレベル（第１制御電圧）とＨレベル（第２制御電圧）の差よりも大きい。

図４の時刻ｔ１０において、制御パルスｐＯＦＤはＨレベルであり、電荷排出制御部２１１はオン状態である。したがって光電変換部２０１で生じた電子は電荷排出部２０９へと排出され、光電変換部２０１はリセットされた状態である。また時刻ｔ１０では制御パルスｐＴＸ１、ｐＴＸ２はＬレベルであり、第１転送トランジスタおよび第２転送トランジスタはオフ状態である。

時刻ｔ１１では、制御パルスｐＯＦＤがＨレベルからＬレベルへ遷移し、電荷排出制御部２１１はオフ状態となる。そして、光電変換部２０１において電子の保持が開始する。ここでは、制御パルスｐＴＸ１および制御パルスｐＴＸ２はＬレベルである。なお時刻ｔ１１は、電荷排出制御部２１１へ供給されている制御パルスがＬレベルとなった時刻を言う。ＨレベルからＬレベルへ遷移するまでに所定の時間がかかる場合には、供給される先のトランジスタの、制御パルスが供給される部位、例えばゲートの電位がＬレベルとなった時刻を言う。以下の時刻も同様に定義される。

時刻ｔ１２では、制御パルスｐＴＸ１がＬレベルからＨレベルへ遷移し、第１転送トランジスタ２０２がオフ状態からオン状態となる。そして、時刻ｔ１２において、光電変換部２０１から電荷保持部２０３へ電子の転送が開始される。なお時刻ｔ１２は、第１転送トランジスタ２０２へ供給されている制御パルスがＨレベルとなった時刻を言う。

ここで期間ｔ１１−ｔ１２を第１期間とよぶ。第１期間は時刻ｔ１１もしくは時刻ｔ１１よりも後の時刻に開始し、時刻ｔ１２よりも前の時刻に終了する期間である。

時刻ｔ１３では、制御パルスｐＴＸ１がＨレベルからＬレベルへ遷移し、第１転送トランジスタ２０２はオフ状態となる。そして、光電変換部２０１から電荷保持部２０３への電子の転送が完了する。なお時刻ｔ１３は、第１転送トランジスタ２０２へ供給されている制御パルスがＬレベルとなった時刻を言う。

ここで期間ｔ１２‐ｔ１３を第３期間とよぶ。第３期間は時刻ｔ１２もしくは時刻ｔ１２よりも後の時刻に開始し、時刻ｔ１３よりも前の時刻に終了する期間である。

また期間ｔ１１−ｔ１３における駆動を画素部１０２の撮像領域に配された全画素一括で行うことにより、グローバル電子シャッタ動作を行うことが可能である。

そして時刻ｔ１４では、光電変換部２０１から電荷保持部２０３への電子の転送が終了した直後に制御パルスｐＯＦＤがＬレベルからＨレベルへ遷移し、電荷排出制御部２１１がオン状態となり光電変換部２０１が再びリセット状態となる。なお時刻ｔ１４は、電荷排出制御部２１１へ供給されている制御パルスがＨレベルとなった時刻を言う。

時刻ｔ１５では、制御パルスｐＴＸ２がＬレベルからＨレベルへ遷移する。これにより、第２転送トランジスタ２０４がオン状態となる。そして、電荷保持部２０３に保持している電子のＦＤ２０５への転送が開始する。なお時刻ｔ１５は、第２転送トランジスタ２０４へ供給されている制御パルスがＨレベルとなった時刻を言う。

期間ｔ１３−時刻ｔ１５を第４期間とよぶ。第４期間は時刻ｔ１４もしくは時刻ｔ１４よりも後の時刻に開始し、時刻ｔ１５よりも前の時刻に終了する期間である。

そして、時刻ｔ１６では、制御パルスｐＴＸ１がＬレベルから、Ｌレベルよりもさらに低いレベルであるＸＬレベルへ遷移する。なお時刻ｔ１６は、第１転送トランジスタ２０２へ供給されている制御パルスがＸＬレベルとなった時刻を言う。

時刻ｔ１７において、制御パルスｐＴＸ２がＨレベルからＬレベルへ遷移し、第２転送トランジスタ２０４はオフ状態となる。この時、電荷保持部２０３からＦＤ２０５への電子の転送が完了する。なお時刻ｔ１７は、第２転送トランジスタ２０４へ供給されている制御パルスがＬレベルとなった時刻を言う。

期間ｔ１５−ｔ１７を満たす期間を第２期間とよぶ。第２期間は時刻ｔ１５もしくは時刻ｔ１５よりも後の時刻に開始し、時刻ｔ１７よりも前の時刻に終了する期間である。

そして時刻ｔ１８に、制御パルスｐＴＸ１がＸＬレベルからＬレベルへ遷移する。なお時刻ｔ１８は、第１転送トランジスタ２０２へ供給されている制御パルスがＬレベルとなった時刻を言う。

次に、時刻ｔ１８において制御パルスｐＴＸ１がＸＬレベルからＬレベルへ遷移する理由を説明する。時刻ｔ１８の後、時刻ｔ１１となる。さらにその後、前述したように制御パルスｐＴＸ１は、時刻ｔ１２でＨレベルとなる。仮に時刻ｔ１８において制御パルスｐＴＸ１がＸＬレベルからＬレベルへ遷移しなかった場合には、時刻ｔ１１において制御パルスｐＴＸ１がＸＬレベルとなる。この場合、時刻ｔ１１と時刻ｔ１２で制御パルスｐＴＸ１の差が大きくなり転送戻りによるノイズが生じる恐れがある。

また、本実施例では制御パルスｐＴＸ１を１回のみＨレベルへ遷移させる構成を説明したが、複数回（例えば４回など）Ｈレベルへ遷移させる構成を取っても良い。その場合は、時刻ｔ１１から時刻ｔ１２の間に制御パルスｐＴＸ１のＬレベルからＨレベル、ＨレベルからＬレベルへの遷移が３回追加される。このような構成により、より多くの電子を電荷保持部２０３へ転送することが可能である。

なお、本実施例では第２期間の一部の期間である、期間ｔ１６−ｔ１７において、制御パルスｐＴＸ１がＸＬレベル且つ制御パルスｐＴＸ２がＨレベルとなる。そして、第２期間の他の一部の期間である期間ｔ１５−ｔ１６において、制御パルスｐＴＸがＬレベル且つ制御パルスｐＴＸ２がＨレベルとなる。しかし、期間ｔ１５−ｔ１６において、制御パルスｐＴＸ１がＸＬレベル且つ制御パルスｐＴＸ２がＨレベルとなり、期間ｔ１６−ｔ１７において、制御パルスｐＴＸ１がＬレベル且つ制御パルスｐＴＸ２がＨレベルとなってもよい。

期間ｔ１４−ｔ１５の間の時刻から、制御パルスｐＯＦＤをＬレベルとしてもよい。この場合には、制御パルスｐＯＦＤがＬレベルとなった時から光電変換部２０１は、次フレームの電子の保持を開始する。

また電荷保持部２０３からＦＤ２０５への電子の転送を行う第２期間が終了するタイミングと同じタイミングで、第１ゲート３０２に供給される制御パルスｐＴＸ１がＸＬレベルからＬレベルとなってもよい。

次に図５−図７を用いて図３の線分ＡＢにおける本実施例のポテンシャル図を説明する。なお、図５−図７には、図３の断面図および図４の制御パルス図に対応する電子に対するポテンシャルと保持された電子の移動を示す。

ここでは、ポテンシャルの高さは、ｈ０＜ｈ１＜ｈ２＜ｈ３＜ｈ４の順の高さとしている。ただしポテンシャルの高さｈ２、ｈ１に関しては等しくてもよい。またｈ２とｈ１の大小関係が逆転していてもよい。

ポテンシャルの高さｈ４は、図４の制御パルスがＸＬレベルの時のポテンシャルの高さである。また、ポテンシャルの高さｈ３は、図４の制御パルスがＬレベルの時のポテンシャルの高さである。

そして、ポテンシャルの高さｈ０は、電荷排出部２０９およびＦＤ２０５のポテンシャルの高さである。

なお、ポテンシャルの高さｈ２は、光電変換部２０１に保持している電子がない時の光電変換部２０１のポテンシャルの高さを示す。

さらに、ポテンシャルの高さｈ１は、電荷保持部２０３に保持している電子がない時の電荷保持部２０３のポテンシャルの高さを示す。

なお、ここでは説明の便宜上、第１ゲート３０２の下部のポテンシャル（以下、第１ポテンシャル）と、第２ゲート３０４の下部のポテンシャルと、第３ゲート３１１の下部のポテンシャル（以下、第２ポテンシャル）において、供給される制御パルスのレベルによる高さをｈ０、ｈ１、ｈ３、ｈ４の高さを基準として表す。

なお、図３で説明したように第１ポテンシャルは、光電変換部２０１側と電荷保持部２０３側とで段差をつけることが可能である。

図５−図７に示すように、第１ポテンシャルは、第１ポテンシャルの光電変換部２０１側のポテンシャルの高さが、第１ポテンシャルの電荷保持部２０３側の高さよりも高いポテンシャルとする。これにより、光電変換部２０１と電荷保持部２０３の間に保持された電子が、電荷保持部２０３に転送される際に、光電変換部２０１への戻り電子を抑制することが可能である。

図５（ａ）は、図４の時刻ｔ１０におけるポテンシャル図を示す。図５（ａ）では、第２ポテンシャルの高さがｈ３からｈ１とｈ０の間の高さまで下がる。これにより光電変換部２０１をリセットする。この時、第１ポテンシャルは光電変換部２０１側がｈ３の高さで、電荷保持部２０３側はｈ２とｈ３の高さの間の高さである。ここでは、前述したように、電荷保持部２０３側にＮ型半導体領域３０７が配されていることでポテンシャルが、Ｎ型半導体領域３０７が配されていない光電変換部２０１側よりも下がっている。また、電荷保持部２０３とＦＤ２０５の間のポテンシャルの高さはｈ３である。

図５（ｂ）は、第１期間におけるポテンシャル図を示す。図５（ｂ）では、第２ポテンシャルの高さがｈ０からｈ３に遷移する。この時、第１ポテンシャルの高さはｈ３である。これにより、光電変換部２０１で生じた電子の光電変換部２０１での保持が開始される。なお、ここでは第２ポテンシャルの高さをｈ０からｈ３に遷移させたが、高さｈ２よりも高く第１ポテンシャルの高さ以下であればよい。このように、光電変換部２０１での電子の保持が開始する時、第１ポテンシャルの高さは、第２ポテンシャルの高さ以上である。

第１ポテンシャルが、第２ポテンシャル以上である場合には、ポテンシャルの高さの関係により光電変換部２０１から漏れる漏れ電子は、電荷排出部２０９に転送される。さらに、第１ポテンシャルが、第２ポテンシャルより高い場合には、ポテンシャルの高さの関係により電荷保持部２０３に転送されない。

図５（ｃ）は、第３期間におけるポテンシャル図を示す。図５（ｃ）では、第１ポテンシャルの高さがｈ３から、ｈ１以下に遷移する。これにより、光電変換部２０１に保持されている電子の電荷保持部２０３への転送が開始される。ここでは光電変換部２０１と電荷保持部２０３の間に一時的に電子が保持される。なお、電荷保持部２０３に一部の電子が保持されていてもよい。

図５（ｄ）は、図４の期間ｔ１３−ｔ１４におけるポテンシャル図を示す。図５（ｄ）では、第１ポテンシャルの高さがｈ１以下から光電変換部２０１側がｈ３の高さ、電荷保持部２０３側がｈ３とｈ２の間の高さに遷移する。これにより、光電変換部２０１と電荷保持部２０３の間に保持された電子が、電荷保持部２０３に転送される。

図６（ｅ）は、図４の期間ｔ１４−ｔ１５におけるポテンシャル図を示す。図６（ｅ）では、第２ポテンシャルの高さが、ｈ３からｈ２以下に遷移する。これにより、光電変換部２０１をリセットする。

図６（ｆ）は、図４の期間ｔ１５−ｔ１６におけるポテンシャル図を示す。図６（ｆ）では、電荷保持部２０３とＦＤ２０５の間のポテンシャルの高さがｈ３からｈ１以下の高さに遷移する。これにより、電荷保持部２０３からＦＤ２０５への電子の転送が開始される。

ここで、図６（ｆ）において、ＦＤ２０５のポテンシャルの影響を受けて、光電変換部２０１と電荷保持部２０３の間のポテンシャルが下がる恐れがある。また、図６（ｆ）において、第２ポテンシャルの高さがｈ２以下の高さであることから、電荷排出部２０９のポテンシャルの影響を受けて、第１ポテンシャルの高さが下がる恐れがある。そのため、光電変換部２０１で生じた電子であって、光電変換部２０１の電荷保持部２０３との間の領域であって、電荷保持部２０３の近傍で生じた電子が、電荷保持部２０３への漏れ電子となるおそれがある。

図６（ｇ）は、図４の期間ｔ１６−ｔ１７におけるポテンシャル図を示す。図６（ｇ）は、電荷保持部２０３からＦＤ２０５への電子の転送を行っている期間中に、第１ポテンシャルの高さが、光電変換部２０１側はｈ３からｈ４に遷移し、電荷保持部２０３側はｈ３とｈ２の間の高さから、ｈ４とｈ３の間の高さに遷移する。

図６（ｇ）のような構成によれば、光電変換部２０１の、光電変換部２０１と電荷保持部２０３の間の近傍で生じた電子が漏れたとしても、漏れた先は電荷保持部２０３ではなく電荷排出部２０９となる。したがってノイズを抑制することが可能となる。そのため、ＦＤ２０５のポテンシャルの影響を受けて第１ポテンシャルが下がっても光電変換部２０１から電荷保持部２０３への漏れ電子を抑制することができる。

さらに、図３に示したように、第１ゲート３０２の下部の一部から電荷保持部２０３にかけてＮ型半導体領域３０７を配する構成とした場合には、Ｎ型半導体領域３０７と電荷保持部２０３を構成するＮ型半導体領域３０３とが重なった領域が生じる。

当該重なった領域の不純物濃度は、Ｎ型半導体領域３０７とＮ型半導体領域３０３よりも高い。そのため、Ｎ型半導体領域３０７からＮ型半導体領域３０３にかけてのポテンシャルにおいて、当該重なった領域に対応するポテンシャルが図５−図６に示したようにポケットのように低くなる。つまり、電荷保持部２０３のポテンシャルの一部が低くなる。そのため、電荷保持部２０３に保持された電子が、ＦＤ２０５に転送される際には、このポケット部分において、電荷保持部２０３の電子の転送残りが生じる恐れがある。

しかし、図６（ｇ）のような構成によれば、ポケット部分のポテンシャルも押し上げられる。そして、電荷保持部２０３においてポケット部分の電子がＦＤ２０５側へと押し出される構成となる。これにより、電荷保持部２０３における転送残りが抑制される。

つまり本構成により、電荷保持部２０３からＦＤ２０５への電子の転送がより短時間で円滑に行うことができる。

図７（ｈ）では、時刻ｔ１７におけるポテンシャルを示す。図７（ｈ）では、電荷保持部２０３からＦＤ２０５への電子の転送が終了したら、電荷保持部２０３とＦＤ２０５の間のポテンシャルの高さがｈ１以下の高さからｈ３に遷移する。これにより、第２期間が終了する。

図７（ｉ）では、時刻ｔ１８におけるポテンシャルを示す。図７（ｉ）では、第１ポテンシャルの高さが、光電変換部２０１側はｈ４からｈ３に遷移し、電荷保持部２０３側はｈ４とｈ３の間の高さから、ｈ３とｈ２の間の高さに遷移する。

このように、電荷保持部２０３に保持されている電子のＦＤ２０５への転送の開始から終了までの第２期間おける第１ポテンシャルの高さは、第１期間における第１ポテンシャルの高さよりも高くなる。また、第２期間において、第１ポテンシャルの高さは、第２ポテンシャルの高さ以上となる。

なお、図６（ｅ）以降、第２ポテンシャルの高さをｈ０とｈ１の間の高さからｈ３に遷移してもよい。第２ポテンシャルの高さをｈ０からｈ３に遷移することで、光電変換部２０１に電子の保持を開始することが出来る。

また、図７（ｈ）において、電荷保持部２０３とＦＤ２０５の間のポテンシャルの高さがｈ１とｈ０の間の高さからｈ３の高さに遷移するタイミングで、第１ポテンシャルの高さが、光電変換部２０１側はｈ４からｈ３に遷移する。なお、同様のタイミングで、電荷保持部２０３側はｈ４とｈ３の間の高さからｈ３とｈ２の間の高さに遷移してもよい。

（実施例２）
図８では、期間ｔ１１−ｔ１４および時刻ｔ１７以降は実施例１と同様である。本実施例では、図４と異なる制御パルスについて説明する。

時刻ｔ２５では、制御パルスｐＴＸ１がＬレベルよりもさらに低いレベルであるＸＬレベルへ遷移する。なお時刻ｔ２５は、第１転送トランジスタ２０２へ供給されている制御パルスがＸＬレベルとなった時刻を言う。

時刻ｔ２６において、制御パルスｐＴＸ２がＬレベルからＨレベルへ遷移する。これにより、第２転送トランジスタ２０４がオン状態となる。そして、電荷保持部２０３に保持している電子のＦＤ２０５への転送が開始する。なお時刻ｔ２６は、第２転送トランジスタ２０４へ供給されている制御パルスがＨレベルとなった時刻を言う。 時刻ｔ１７において、制御パルスｐＴＸ２がＬレベルへ遷移し、第２転送トランジスタ２０４はオフ状態となる。この時、電荷保持部２０３からＦＤ２０５への電子の転送が完了する。時刻ｔ１７は、第２転送トランジスタ２０４へ供給されている制御パルスがＬレベルとなった時刻を言う。

図８において、期間ｔ２６−ｔ１７を第２期間とよぶ。第２期間は時刻ｔ２６もしくは時刻ｔ２６よりも後の時刻に開始し、時刻ｔ２６よりも前の時刻に終了する期間である。

次に図９を用いて本実施例のポテンシャル図を説明する。なお、図９には、図４の断面図および図８の制御パルス図に対応する電子に対するポテンシャルと保持された電子の移動を示す。なお、実施例１の図５−図７と同じ部分の説明は省略する。

実施例２において図５（ａ）−図５（ｄ）、図６（ｅ）、図７（ｈ）、図７（ｉ）のポテンシャル図は、共通である。図６（ｅ）のポテンシャルの後、図９（ａ）のポテンシャルとなり、図９（ｂ）のポテンシャルの後、図７（ｈ）のポテンシャルとなる。

図９（ａ）は、図８の期間ｔ２５−ｔ２６におけるポテンシャルを示す。なお、期間ｔ２５−ｔ２６を第４期間の一部と呼ぶ。そして、第４期間の一部は、時刻ｔ２５もしくは時刻ｔ２５よりも後の時刻に開始し、時刻ｔ２６よりも前の時刻に終了する期間である。

図９（ａ）では、電荷保持部２０３からＦＤ２０５への電子の転送を開始する前に第１ポテンシャルの高さが、光電変換部２０１側がｈ３からｈ４に遷移し、電荷保持部２０３側がｈ３とｈ２の間の高さから、ｈ４とｈ３の間の高さに遷移する。この時、第２ポテンシャルの高さがｈ２以下の高さである。ここでは第２ポテンシャルの高さをｈ２以下の高さとしたが、第１ポテンシャルの高さが、第２ポテンシャルの高さ以上となればよい。例えば、実施例１のように第２ポテンシャルの高さをｈ２としてもよい。

図９（ｂ）は、図８の期間ｔ２６−ｔ１７におけるポテンシャルを示す。なお、実施例２では、期間ｔ２６−ｔ１７を第２期間と呼ぶ。そして、第２期間は、時刻ｔ２６もしくは時刻ｔ２６よりも後の時刻に開始し、時刻ｔ１７よりも前の時刻に終了する期間である。

図９（ｂ）では、電荷保持部２０３とＦＤ２０５の間のポテンシャルの高さがｈ３からｈ１以下の高さに遷移する。これにより、電荷保持部２０３からＦＤ２０５への電子の転送が開始される。

本実施例は、電荷保持部２０３に保持している電子のＦＤ２０５への転送の開始から終了までの第２期間のすべての期間において、第１ポテンシャルの高さが、第１ポテンシャルの第１期間における高さ以上となる。

このような構成によれば、ＦＤ２０５のポテンシャルもしくはＦＤ２０５および電荷排出部２０９のポテンシャルの影響を受けて、第１ポテンシャルが下がってしまっても、第２期間のすべての期間において、光電変換部２０１から電荷保持部２０３への電子の漏れを抑制することが可能である。

（実施例３）
図１０では、図８と異なる制御パルスについて説明する。本実施例において、図１０の期間ｔ１１−１２は図４および図８と同様である。そして、期間ｔ１４−１８は図８と同様である。なお、期間ｔ１４−１８は図４と同様でもよい。

時刻ｔ３２では、制御パルスｐＴＸ１がＬレベル（第１制御電圧）から、ＭＨレベル（第４制御電圧）へ遷移する。時刻ｔ３２は、第１転送トランジスタ２０２へ供給されている制御パルスがＭＨレベルとなった時刻を言う。

ＭＨレベルは、第１転送トランジスタ２０２がオン状態となるために必要な閾値電圧（Ｖｔｈレベル）以上であり、Ｈレベル（第２制御電圧）よりは低い。仮にＭＨレベルが閾値電圧（Ｖｔｈレベル）よりも低い場合には第１転送トランジスタ２０２がオン状態とならず、光電変換部２０１から電荷保持部２０３への電子の転送が開始されず、暗電流も増大してしまう。本実施例のようにＭＨレベルが閾値電圧（Ｖｔｈレベル）よりも高い場合には、第１転送トランジスタ２０２はオン状態となる。そして、図５（ｃ）に示すように光電変換部２０１から電荷保持部２０３への電子の転送が行われる。

時刻ｔ３３では、制御パルスｐＴＸ１がＭＨレベルからＨレベルへ遷移する。時刻ｔ３３は、第１転送トランジスタ２０２へ供給されている制御パルスがＨレベルとなった時刻を言う。制御パルスｐＴＸ１はグローバル電子シャッタ動作のために画素部１０２の全体に入力される制御パルスであるため、電圧レベルが遷移する際に瞬間的に流れる電流量が大きい。そのため、他の電源が容量結合により変動したり、ノイズが生じたりするおそれがある。そこで、本実施例のように段階的に電圧レベルが遷移することで、瞬間的に流れる電流量を抑えることで、他の電源の変動量を抑え、ノイズを低減することが可能となる。

そして、時刻ｔ３４では、制御パルスｐＴＸ１がＨレベル（第２制御電圧）からＭＬレベル（第５制御電圧）へ遷移する。時刻ｔ３４は、第１転送トランジスタ２０２へ供給されている制御パルスがＭＬレベルとなった時刻を言う。

ここでＭＬレベルは、第１転送トランジスタ２０２がオン状態となるために必要な閾値電圧（Ｖｔｈレベル）より低く、Ｌレベル（第１制御電圧）よりは高い。

仮にＭＬレベルが閾値電圧（Ｖｔｈレベル）以上の場合には第１転送トランジスタ２０２がオフ状態とならず、転送が完了しない。本実施例のようにＭＬレベルが閾値電圧（Ｖｔｈレベル）よりも低い場合には第１転送トランジスタ２０２がオフ状態となり、図５（ｄ）に示すように、光電変換部２０１から電荷保持部２０３への電子の転送が完了する。

図１０において、期間ｔ３２−ｔ３４を第３期間とよぶ。第３期間は時刻ｔ３２もしくは時刻ｔ３２よりも後の時刻に開始し、時刻ｔ３４よりも前の時刻に終了する期間である。第３期間は、第１転送トランジスタ２０２の第１ゲート３０２に供給される電圧が、Ｌレベル（第１制御電圧）から、ＭＨレベル（第４制御電圧）に維持される期間（時刻ｔ３２−時刻ｔ３３）を挟んで、Ｈレベルに遷移する。

これは、電圧の差が大きいと、電圧レベルが遷移する際に、瞬間的に流れる電流量がおおきくなり、電流源が容量結合により変動したり、ノイズが生じたりすることがあるからである。このように、段階的に電圧レベルが遷移することで瞬間的に流れる電流量を抑え、他の電源の変動量を抑えられ、ノイズを低減することが可能となる。

時刻ｔ３５では、制御パルスｐＴＸ１がＭＬレベルからＬレベルへ遷移する。時刻ｔ３５では、第１転送トランジスタ２０２へ供給されている制御パルスがＬレベルとなった時刻を言う。そして、期間ｔ１４−ｔ１８の駆動を行う。この期間における駆動は前述したように実施例１もしくは実施例２と同様であるため、説明を省略する。以下では、期間ｔ１４−ｔ１８が実施例２と同様の場合について説明する。

本実施例では、図１０において期間ｔ３４−ｔ２６を第４期間と呼ぶ。第４期間は時刻ｔ３４もしくは時刻ｔ３４よりも後の時刻に開始し、時刻ｔ２６よりも前の時刻に終了する期間である。

このように第４期間は、第１転送トランジスタ２０２の第１ゲート３０２に供給される電圧が、Ｈレベル（第２制御電圧）から、ＭＬレベル（第５制御電圧）に維持される期間（期間ｔ３４−ｔ３５）を挟んで、Ｌレベルに遷移する。

このように、段階的に電圧レベルが遷移することで、前述の効果に加えて、時間当たりの電圧変動量が抑えられる。そのため、制御パルスｐＴＸ１がＨレベルからＬレベルへ遷移する過渡的な段階で、第１転送トランジスタ２０２のチャネル領域にあった電子が光電変換部２０１へと逆流してしまう現象も抑制することが可能となる。

なお、本実施例におけるＭＬレベルを先の実施形態におけるＬレベル、本実施形態におけるＬレベルを先の実施形態におけるＸＬレベルとしても良い。

また、各制御パルスへ供給されるＭＨ、Ｈ、ＭＬ、Ｌレベルの電圧は、制御パルス生成部１０３により供給される。各レベルの電圧設定や、遷移のタイミングは、制御パルス生成部１０３を介して動的に制御できるようにしておくことが望ましい。

動的に制御できることで、撮像装置１０１の特性を例えば製造上のばらつきに合わせて電圧を調整したり、消費電力を低減させたり、など撮像装置１０１が置かれる環境によって一定の範囲で選択することが可能となる。

本発明に関して具体的な実施例を挙げて説明したが、本発明は上記の実施例に限定されるものではない。発明の要旨を逸脱しない限り、適宜変更、組み合わせが可能である。

（撮像システムの例）
本発明の撮像装置は様々な撮像システムに適用可能である。例えばデジタル一眼レフカメラ用の撮像システム、デジタルビデオカメラ用の撮像システムもしくは携帯電話用の撮像システムなどである。

図１の信号処理部１０５で処理された画像データは、不図示のメモリ部に蓄積される。その後、メモリ部に蓄積された画像データは、記録媒体に記録される。このようにして、本発明の撮像装置は撮像システムに適用される。

これら応用デバイスにおいて、本発明の撮像装置を用いることによって、漏れ電荷を抑制するため、良好な画像信号を得ることが可能となる。

１００ 画素
２０１ 光電変換部
２０３ 電荷保持部
２０５ フローティングディフュージョン
３０２ 第１ゲート
３０４ 第２ゲート

Claims (14)

1. 各々が、
   光電変換部と、
   前記光電変換部で生じた信号電荷を保持する電荷保持部と、
   前記光電変換部の信号電荷を前記電荷保持部へ転送する第１ゲートと、
   フローティングディフュージョンと、
   前記電荷保持部で保持された前記信号電荷を前記フローティングディフュージョンへ転送する第２ゲートと、を有する複数の画素を有する撮像装置であって、
   前記光電変換部における前記信号電荷の保持の開始から前記光電変換部に保持している前記信号電荷の前記電荷保持部への転送を開始するまでの第１期間における、前記第１ゲートの下部の半導体領域の前記信号電荷に対する第１ポテンシャルの高さよりも、
   前記電荷保持部に保持している前記信号電荷の前記フローティングディフュージョンへの転送の開始から終了までの第２期間の少なくとも一部の期間における前記第１ポテンシャルの高さの方が高いことを特徴とする撮像装置。
2. 前記光電変換部に保持している電荷を電荷排出部へ排出する第３ゲートを有し、
   前記第２期間において、
   前記第１ポテンシャルの高さは、前記第３ゲートの下部の半導体領域の前記信号電荷に対する第２ポテンシャルの高さ以上であることを特徴とする請求項１に記載の撮像装置。
3. 前記第１期間において、
   前記第１ポテンシャルの高さは、前記第２ポテンシャルの高さ以上であることを特徴とする請求項２に記載の撮像装置。
4. 前記第２期間の一部の期間における前記第１ポテンシャルの高さは、前記第２期間の他の期間における前記第１ポテンシャルの高さよりも高いことを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
5. 前記一部の期間は、前記他の期間よりも後の期間であることを特徴とする請求項４に記載の撮像装置。
6. 前記第２期間のすべての期間において、
   前記第１ポテンシャルの高さは、前記第１ポテンシャルの前記第１期間における高さよりも高いことを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
7. 前記第２期間の後に、
   前記第１ポテンシャルの高さは、前記第２期間における高さから低くなることを特徴とする請求項５または６に記載の撮像装置。
8. 前記第２期間の終了と同時に、
   前記第１ポテンシャルの高さは、前記第２期間における高さから低くなることを特徴とする請求項５または６に記載の撮像装置。
9. 前記第１ポテンシャルの前記光電変換部の側のポテンシャルは、前記第１ポテンシャルの前記電荷保持部の側のポテンシャルよりも高いことを特徴とする請求項１乃至８のいずれか１項に記載の撮像装置。
10. 各々が、
    光電変換部と、
    前記光電変換部で生じた信号電荷を保持する電荷保持部と、
    前記光電変換部から前記電荷保持部へ前記信号電荷を転送する第１転送トランジスタと、
    前記光電変換部から転送された前記信号電荷を保持するフローティングディフュージョンと、
    前記電荷保持部から前記フローティングディフュージョンへ前記信号電荷を転送する第２転送トランジスタと、
    を有する複数の画素を有する撮像装置であって、
    前記第１転送トランジスタのゲートに第１制御電圧、第２制御電圧及び第３制御電圧を供給する走査部を有し、
    前記第１制御電圧は、前記第３制御電圧よりも大きく且つ前記第２制御電圧よりも小さい電圧値であって、
    前記走査部は、
    前記光電変換部に前記信号電荷を保持する期間に前記第１制御電圧を供給し、
    前記光電変換部から前記電荷保持部へ信号電荷を転送する期間に前記第２制御電圧を供給し、
    前記第２転送トランジスタが前記電荷保持部の前記信号電荷を前記フローティングディフュージョンへ転送する期間の少なくとも一部の期間に、前記第３制御電圧を供給し、
    前記第２制御電圧と前記第３制御電圧との差は、前記第２制御電圧と前記第１制御電圧との差よりも大きいことを特徴とする撮像装置。
11. 前記走査部は、更に前記第１転送トランジスタの閾値電圧以上であって且つ前記第２制御電圧のより小さい電圧値である第４制御電圧を前記第１転送トランジスタのゲートに供給し、
    前記光電変換部に保持している前記信号電荷の前記電荷保持部への転送の開始から終了までの第３期間において、前記第４制御電圧を供給した後に前記第２制御電圧を供給することを特徴とする請求項１０に記載の撮像装置。
12. 前記走査部は、更に前記第１制御電圧よりも大きく且つ前記閾値電圧よりも小さい電圧値である第５制御電圧を前記第１転送トランジスタのゲートに供給し、
    前記光電変換部に保持している前記信号電荷の前記電荷保持部への転送の終了から、前記電荷保持部に保持されている前記信号電荷の前記フローティングディフュージョンへの転送の開始までの第４期間において、
    前記第２制御電圧を供給した後に前記第５制御電圧を供給し、その後、前記第１制御電圧を供給することを特徴とする請求項１１に記載の撮像装置。
13. 各々が、
    光電変換部と、
    前記光電変換部で生じた信号電荷を保持する電荷保持部と、
    前記光電変換部から前記電荷保持部へ電荷を転送する第１転送トランジスタと、
    前記信号電荷を保持するフローティングディフュージョンと、
    前記電荷保持部から前記フローティングディフュージョンへ電荷を転送する第２転送トランジスタと、
    を有する複数の画素を有する撮像装置の駆動方法であって、
    前記光電変換部における前記信号電荷の保持の開始から前記光電変換部に保持している前記信号電荷の前記電荷保持部への転送を開始するまでの第１期間に、前記第１転送トランジスタのゲートに第１オフ電圧を供給し、
    前記電荷保持部に保持している前記信号電荷の前記フローティングディフュージョンへの転送の開始から終了までの第２期間の少なくとも一部の期間に、
    前記第１転送トランジスタのゲートに、オン電圧との差が前記第１オフ電圧よりも大きい第２オフ電圧を供給することを特徴とする撮像装置の駆動方法。
14. 請求項１乃至１２のいずれか１項に記載の撮像装置を有する撮像システム。

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