JP2016537720A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2016537720A5 JP2016537720A5 JP2016528851A JP2016528851A JP2016537720A5 JP 2016537720 A5 JP2016537720 A5 JP 2016537720A5 JP 2016528851 A JP2016528851 A JP 2016528851A JP 2016528851 A JP2016528851 A JP 2016528851A JP 2016537720 A5 JP2016537720 A5 JP 2016537720A5
- Authority
- JP
- Japan
- Prior art keywords
- data masking
- masking operation
- memory device
- state
- pin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000873 masking Effects 0.000 claims 16
- 238000004590 computer program Methods 0.000 claims 1
Claims (15)
- メモリI/O電力を削減するための方法であって、
複数のDQピンを介してメモリコントローラに結合されるDRAMメモリデバイスのタイプと、前記DRAMメモリデバイスの前記タイプと関連付けられるDQピン終端方式とを決定するステップと、
前記DQピン終端方式に基づいて、データマスキング動作の間に前記DRAMメモリデバイスと関連付けられるメモリI/O電力を削減するために複数のDQピン状態の1つを選択するステップであって、前記複数のDQピン状態が、最終保持状態と、ロー保持状態と、ハイ保持状態と、トライステートとのうちの1つまたは複数を備える、ステップと、
前記データマスキング動作を有効にするステップと、
前記データマスキング動作の間に、前記選択されたDQピン状態に前記複数のDQピンを駆動するステップと
を備える、方法。 - 前記データマスキング動作がメモリ書込み動作の間に発生する、請求項1に記載の方法。
- 前記データマスキング動作がメモリ読取り動作の間に発生する、請求項1に記載の方法。
- 前記DRAMメモリデバイスが、ダブルデータレート(DDR)DRAMメモリデバイスを備える、請求項1に記載の方法。
- 前記データマスキング動作がDDRトランザクションの間に発生する、請求項4に記載の方法。
- 前記データマスキング動作が前記DDRトランザクションの単一のビートに対して有効にされる、請求項5に記載の方法。
- 前記データマスキング動作が前記DDRトランザクションの開始または終了の1つにおいて有効にされる、請求項5に記載の方法。
- メモリI/O電力を削減するためのシステムであって、
複数のDQピンを介してメモリコントローラに結合されるDRAMメモリデバイスのタイプと、前記DRAMメモリデバイスの前記タイプと関連付けられるDQピン終端方式とを決定するための手段と、
前記DQピン終端方式に基づいて、データマスキング動作の間に前記DRAMメモリデバイスと関連付けられるメモリI/O電力を削減するために複数のDQピン状態の1つを選択するための手段であって、前記複数のDQピン状態が、最終保持状態と、ロー保持状態と、ハイ保持状態と、トライステートとのうちの1つまたは複数を備える、手段と、
前記データマスキング動作を有効にするための手段と、
前記データマスキング動作の間に、前記選択されたDQピン状態に前記複数のDQピンを駆動するための手段と
を備える、システム。 - 前記データマスキング動作がメモリ書込み動作の間に発生する、請求項8に記載のシステム。
- 前記データマスキング動作がメモリ読取り動作の間に発生する、請求項8に記載のシステム。
- 前記DRAMメモリデバイスが、ダブルデータレート(DDR)DRAMメモリデバイスを備える、請求項8に記載のシステム。
- 前記データマスキング動作がDDRトランザクションの間に発生する、請求項11に記載のシステム。
- 前記データマスキング動作が前記DDRトランザクションの単一のビートに対して有効にされる、請求項12に記載のシステム。
- 前記データマスキング動作が前記DDRトランザクションの開始または終了の1つにおいて有効にされる、請求項12に記載のシステム。
- コンピュータによって実行されるとき、請求項1〜7のいずれか一項に記載の方法を実行するための命令を備える、コンピュータプログラム。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/079,620 US9383809B2 (en) | 2013-11-13 | 2013-11-13 | System and method for reducing memory I/O power via data masking |
| US14/079,620 | 2013-11-13 | ||
| PCT/US2014/065356 WO2015073613A1 (en) | 2013-11-13 | 2014-11-13 | System and method for reducing memory i/o power via data masking |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2016537720A JP2016537720A (ja) | 2016-12-01 |
| JP2016537720A5 true JP2016537720A5 (ja) | 2017-12-07 |
| JP6363191B2 JP6363191B2 (ja) | 2018-07-25 |
Family
ID=52023624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016528851A Expired - Fee Related JP6363191B2 (ja) | 2013-11-13 | 2014-11-13 | データマスキングを介してメモリｉ／ｏ電力を低減するためのシステムおよび方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US9383809B2 (ja) |
| EP (1) | EP3069345B1 (ja) |
| JP (1) | JP6363191B2 (ja) |
| KR (1) | KR20160085779A (ja) |
| CN (1) | CN105706168B (ja) |
| WO (1) | WO2015073613A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180335828A1 (en) * | 2017-05-19 | 2018-11-22 | Qualcomm Incorporated | Systems and methods for reducing memory power consumption via device-specific customization of ddr interface parameters |
| US10332582B2 (en) | 2017-08-02 | 2019-06-25 | Qualcomm Incorporated | Partial refresh technique to save memory refresh power |
| JP7197998B2 (ja) * | 2018-05-02 | 2022-12-28 | キヤノン株式会社 | メモリコントローラおよびメモリコントローラで実施される方法 |
| US10795830B2 (en) | 2018-07-20 | 2020-10-06 | Qualcomm Incorporated | Write access control for double data rate write-x/datacopy0 commands |
| CN109388177B (zh) * | 2018-10-15 | 2021-07-27 | 北京电子工程总体研究所 | 基于多内核dsp的内核间时序同步方法和数据传输方法 |
| US11150818B2 (en) * | 2019-09-11 | 2021-10-19 | International Business Machines Corporation | Memory array having power consumption characteristics |
| CN115565563A (zh) * | 2021-07-02 | 2023-01-03 | 脸萌有限公司 | 存储电路、芯片、数据处理方法和电子设备 |
| US11948625B2 (en) | 2021-09-09 | 2024-04-02 | Winbond Electronics Corporation | Systems on chips, memory circuits, and methods for accessing data in a memory circuit directly using a transistor-level operation signal |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW493119B (en) | 2001-03-28 | 2002-07-01 | Via Tech Inc | Method for automatically identifying the type of memory and motherboard using the same |
| JP2006066020A (ja) | 2004-08-30 | 2006-03-09 | Fujitsu Ltd | 半導体記憶装置 |
| US7477257B2 (en) | 2005-12-15 | 2009-01-13 | Nvidia Corporation | Apparatus, system, and method for graphics memory hub |
| JP2009187615A (ja) * | 2008-02-05 | 2009-08-20 | Elpida Memory Inc | 半導体記憶装置 |
| CN101673227A (zh) * | 2008-09-11 | 2010-03-17 | 英业达股份有限公司 | 存储器位错误产生装置 |
| US7830726B2 (en) | 2008-09-30 | 2010-11-09 | Seagate Technology Llc | Data storage using read-mask-write operation |
| US8332876B2 (en) * | 2008-11-20 | 2012-12-11 | Ati Technologies Ulc | Method, system and apparatus for tri-stating unused data bytes during DDR DRAM writes |
| JP2011170942A (ja) | 2010-02-22 | 2011-09-01 | Elpida Memory Inc | 半導体装置 |
| JP5398664B2 (ja) | 2010-08-13 | 2014-01-29 | ルネサスエレクトロニクス株式会社 | 半導体メモリ |
| JP5876271B2 (ja) * | 2011-11-01 | 2016-03-02 | ルネサスエレクトロニクス株式会社 | メモリ制御装置 |
| US8726139B2 (en) * | 2011-12-14 | 2014-05-13 | Advanced Micro Devices, Inc. | Unified data masking, data poisoning, and data bus inversion signaling |
-
2013
- 2013-11-13 US US14/079,620 patent/US9383809B2/en active Active
-
2014
- 2014-11-13 JP JP2016528851A patent/JP6363191B2/ja not_active Expired - Fee Related
- 2014-11-13 CN CN201480061437.4A patent/CN105706168B/zh not_active Expired - Fee Related
- 2014-11-13 EP EP14812032.2A patent/EP3069345B1/en active Active
- 2014-11-13 WO PCT/US2014/065356 patent/WO2015073613A1/en active Application Filing
- 2014-11-13 KR KR1020167012780A patent/KR20160085779A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2016537720A5 (ja) | ||
| KR102193993B1 (ko) | 메모리 장치 및 이를 포함하는 메모리 시스템 | |
| US9213491B2 (en) | Disabling a command associated with a memory device | |
| TW201612909A (en) | Semiconductor memory device, memory controller and memory system | |
| JP2017535854A5 (ja) | ||
| JP2016526748A5 (ja) | ||
| WO2014150516A3 (en) | System and method to reduce read latency of a data storage device | |
| JP2014110073A5 (ja) | スマートメモリアーキテクチャを提供するための方法 | |
| JP2019522284A5 (ja) | ||
| JP2014157603A5 (ja) | ||
| WO2014105829A3 (en) | Method and system for asynchronous die operations in a non-volatile memory | |
| US8547760B2 (en) | Memory access alignment in a double data rate (‘DDR’) system | |
| JP2012216210A5 (ja) | ||
| RU2016107013A (ru) | Обновление данных, сохраненных в перекрестной энергонезависимой памяти | |
| JP2012168927A5 (ja) | ||
| JP2013248526A5 (ja) | ||
| JP2014191020A5 (ja) | ||
| WO2016174521A8 (en) | Multiple read and write port memory | |
| JP2018523235A5 (ja) | ||
| JP2018502425A5 (ja) | ||
| BR112015031803A2 (pt) | método de gravação de dados e sistema de memória | |
| MY193465A (en) | Method, terminal and storage medium for starting software | |
| JP2013527541A5 (ja) | ||
| JP2018501609A5 (ja) | ||
| GB2531105A8 (en) | Implementing enhanced performance with read before write to phase change memory to avoid write cancellations |