CN115565563A - 存储电路、芯片、数据处理方法和电子设备 - Google Patents

存储电路、芯片、数据处理方法和电子设备 Download PDF

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Abstract

一种存储电路、芯片、数据处理方法和电子设备。存储电路包括：输入控制电路和存储器。输入控制电路被配置为：接收n个输入数据和输入控制信号；基于输入控制信号，对n个输入数据进行第一数据处理，以得到与n个输入数据一一对应的n个中间数据；将n个中间数据和与n个输入数据对应的标志信号写入存储器；存储器被配置为存储n个中间数据和标志信号；标志信号的不同值分别表示第一数据处理的不同类型，n为正整数。

Description

存储电路、芯片、数据处理方法和电子设备
技术领域
本公开的实施例涉及一种存储电路、芯片、数据处理方法和电子设备。
背景技术
高速缓冲存储器(cache)是位于芯片中央处理器(Central Processing Unit，CPU)和主存储器(Dynamic Random Access Memory，DRAM)之间的一种存储器，其规模较小，但是运行速度很快，通常，高速缓冲存储器由静态存储器(Static Random Access Memory，SRAM)组成。当SRAM存储数据时，其会受到负偏压温度不稳定性(Negative BiasTemperature Instability，NBTI)的影响，从而逐渐开始老化。NBTI会导致SRAM内部的晶体管的阈值电压上升、漏电流下降，同时静态噪声容限(Static Noise Margin，SNM)下降。SNM指的是可以翻转SRAM单元状态的最小电压噪声，SNM越小，则SRAM存储数据越不稳定，越容易受到电压噪声的干扰导致存储的数据发生错误。目前，在对14纳米(nm)工艺的SRAM的稳定性进行研究发现，在无任何抗老化技术下，SRAM在连续使用3年后，失效的概率可达100％。因此，研究高速缓冲存储器抗老化设计非常有必要。
发明内容
提供该内容部分以便以简要的形式介绍构思，这些构思将在后面的具体实施方式部分被详细描述。该内容部分并不旨在标识要求保护的技术方案的关键特征或必要特征，也不旨在用于限制所要求的保护的技术方案的范围。
本公开至少一实施例提供一种存储电路包括：输入控制电路和存储器。输入控制电路被配置为：接收n个输入数据和输入控制信号；基于所述输入控制信号，对所述n个输入数据进行第一数据处理，以得到与所述n个输入数据一一对应的n个中间数据；将所述n个中间数据和与所述n个输入数据对应的标志信号写入所述存储器；所述存储器被配置为存储所述n个中间数据和所述标志信号；所述标志信号的不同值分别表示所述第一数据处理的不同类型，n为正整数。
本公开至少一实施例还提供一种芯片，包括根据上述任一实施例所述的存储电路。
本公开至少一实施例还提供一种数据处理方法，应用于本公开任一实施例所述的存储电路，包括：接收所述n个输入数据和所述输入控制信号；基于所述输入控制信号，对所述n个输入数据进行所述第一数据处理，以得到与所述n个输入数据一一对应的所述n个中间数据；存储所述n个中间数据和与所述n个输入数据对应的标志信号，其中，n为正整数。
本公开至少一实施例还提供一种电子设备，包括：处理装置。所述处理装置包括根据上述任一实施例所述的存储电路。
附图说明
结合附图并参考以下具体实施方式，本公开各实施例的上述和其他特征、优点及方面将变得更加明显。贯穿附图中，相同或相似的附图标记表示相同或相似的元素。应当理解附图是示意性的，原件和元素不一定按照比例绘制。
图1A为本公开至少一实施例提供的一种存储电路的示意图；
图1B为本公开至少一实施例提供的另一种存储电路的示意图；
图2为本公开一些实施例提供的一种存储电路的结构示意图；
图3为本公开至少一实施例提供的一种芯片的示意图；
图4为本公开至少一实施例提供的一种数据处理方法的流程图；
图5为本公开至少一实施例提供的一种电子设备的示意图；
图6为本公开至少一实施例提供的一种电子设备的结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开的实施例。虽然附图中显示了本公开的某些实施例，然而应当理解的是，本公开可以通过各种形式来实现，而且不应该被解释为限于这里阐述的实施例，相反提供这些实施例是为了更加透彻和完整地理解本公开。应当理解的是，本公开的附图及实施例仅用于示例性作用，并非用于限制本公开的保护范围。
应当理解，本公开的方法实施方式中记载的各个步骤可以按照不同的顺序执行，和/或并行执行。此外，方法实施方式可以包括附加的步骤和/或省略执行示出的步骤。本公开的范围在此方面不受限制。
本文使用的术语“包括”及其变形是开放性包括，即“包括但不限于”。术语“基于”是“至少部分地基于”。术语“一个实施例”表示“至少一个实施例”；术语“另一实施例”表示“至少一个另外的实施例”；术语“一些实施例”表示“至少一些实施例”。其他术语的相关定义将在下文描述中给出。
需要注意，本公开中提及的“第一”、“第二”等概念仅用于对不同的装置、模块或单元进行区分，并非用于限定这些装置、模块或单元所执行的功能的顺序或者相互依存关系。
需要注意，本公开中提及的“一个”、“多个”的修饰是示意性而非限制性的，本领域技术人员应当理解，除非在上下文另有明确指出，否则应该理解为“一个或多个”。
本公开实施方式中的多个装置之间所交互的消息或者信息的名称仅用于说明性的目的，而并不是用于对这些消息或信息的范围进行限制。
研究发现，从架构层面上对高速缓冲存储器进行抗老化设计核心是保持SRAM单元存储数据的占空比为50％。但是，已有的技术结构复杂，需要对高速缓冲存储器进行较大的改动，带来很大的面积开销。
本公开至少一实施例提供一种存储电路、芯片、数据处理方法和电子设备。该存储电路包括输入控制电路和存储器。输入控制电路被配置为：接收n个输入数据和输入控制信号；基于输入控制信号，对n个输入数据进行第一数据处理，以得到与n个输入数据一一对应的n个中间数据；将n个中间数据和与n个输入数据对应的标志信号写入存储器；存储器被配置为存储n个中间数据和标志信号。标志信号的不同值分别表示第一数据处理的不同类型，n为正整数。
在本公开的实施例提供的存储电路中，通过输入控制信号控制对输入数据进行第一数据处理以得到中间数据，从而使得存储到存储器中的中间数据满足用户的需求，例如，在存储器为高速缓冲出存储器时，基于该输入控制信号可以将存储到高速缓冲存储器中的输入数据不断进行反相，保证高速缓冲存储器存储的数据的占空比接近或等于50％，从而延缓了高速缓冲存储器的老化，有效的降低了老化效应对高速缓冲存储器的影响，大大延长了高速缓冲存储器的使用寿命，降低设计开销。此外，通过标志信号标识该第一数据处理的类型，从而在输出该中间数据，可以基于标志信号对中间数据进行处理，以得到准确的输出数据(例如，与输入数据相同)。
下面结合附图对本公开的实施例进行详细说明，但是本公开并不限于这些具体的实施例。为了保持本公开实施例的以下说明清楚且简明，本公开省略了部分已知功能和已知部件的详细说明。
图1A为本公开至少一实施例提供的一种存储电路的示意图；图1B为本公开至少一实施例提供的另一种存储电路的示意图。
如图1A所示，在本公开的一些实施例中，存储电路10包括输入控制电路100和存储器200。例如，存储器200可以为高速缓冲存储器，例如，一级高速缓冲存储器(L1Cache)、二级高速缓冲存储器(L2Cache)。需要说明的是，存储器200还可以为其他类型的存储器，本公开对此不作限定。
例如，输入控制电路100被配置为：接收n个输入数据和输入控制信号；基于输入控制信号，对n个输入数据进行第一数据处理，以得到与n个输入数据一一对应的n个中间数据；将n个中间数据和与n个输入数据对应的标志信号写入存储器200。存储器200被配置为存储n个中间数据和标志信号。
例如，标志信号的不同值分别表示第一数据处理的不同类型，n为正整数。
例如，每个输入数据可以为一位(比特，bit)，例如，每个输入数据可以为二进制数，每个输入数据的值可以为二进制数1或0。
例如，在一些实施例中，输入控制电路100还被配置为：基于输入控制信号，确定与n个输入数据对应的标志信号。
例如，在一些实施例中，输入控制信号可以为一位数据(即1bit)，标志信号也可以为一位数据，输入控制信号和标志信号可以为二进制数，例如，输入控制信号可以为0或1，标志信号也可以为0或1。但本公开不限于此，输入控制信号和标志信号也可以为两位数据、三位数据等，例如，输入控制信号可以为00、01、10或11，标志信号也可以为00、01、10或11。此外，输入控制信号和标志信号也可以三进制数、四进制数、十进制数。本公开对于输入控制信号和标志信号的具体表现形式和数值不作限制。
例如，在一些示例中，标志信号与输入控制信号相同，即输入控制电路100直接将输入控制信号输出以作为标志信号，此时，若输入控制信号为1，则标志信号为1；若输入控制信号为0，则标志信号为0。又例如，在另一些示例中，标志信号和输入控制信号可以彼此反相，即输入控制电路100可以对输入控制信号进行反相处理以得到标志信号，此时，若输入控制信号为1，则标志信号为0；若输入控制信号为0，则标志信号为1。需要说明的是，在本公开的实施例中，以输入控制信号和标志信号相同，且均为一位数据为例进行描述。
例如，如图1B所示，存储电路10还包括：输入控制信号生成器300。输入控制信号生成器300被配置为生成输入控制信号，并将输入控制信号输出至输入控制电路100。在该实施例提供的存储电路中，通过位于存储器200外部的输入控制信号生成器300生成输入控制信号以控制对输入数据进行第一数据处理，从而可以简单且灵活地获取输入控制信号，通过输入控制信号生成器300输出满足不同需求的输入控制信号，即可以实现对输入数据进行不同的数据处理，便于实现不同的设计需求。
例如，标志信号的不同值为随机产生的值，标志信号的不同值包括第一值和第二值，第一值可以为1，第二值可以为0，从而标志信号可以为由0和1构成的随机数序列，例如，标志信号可以表示为00011010110111010010…。例如，在整体上，比如在高速缓冲存储器的整个寿命周期中，标志信号的第一值和第二值的比例在预定范围内，预定范围可以为2/3～3/2，由此，在该标志信号的随机数序列中，第一值的数量和随机数序列的数值的总数(即随机数序列中包括的数据(一个bit)的数量)之间的比例可以为40％～60％。本公开的实施例以第一值为1，第二值为0为例进行说明。
例如，在一些实施例中，标志信号是一个第一值和第二值随机出现的1比特随机数序列，标志信号中的相邻两个值的变化间隔为1分钟。即标志信号的变化可能是：在第一分钟内标志信号的值为第一值，在第二分钟内标志信号的值为第二值，在第三分钟内标志信号的值为第二值，在第四分钟内标志信号的值为第一值，等等。这个随机数序列的占空比约为50％，即标志信号在高速缓冲存储器的整个寿命周期中有50％的时间为第一值。
例如，由于输入控制信号和标志信号相同，即输入控制信号的不同值也可以包括第一值和第二值，在整体上，即在高速缓冲存储器的整个寿命周期中，输入控制信号的第一值和第二值的比例在预定范围内。输入控制信号生成器300可以每一分钟随机输出输入控制信号的一个值，也就是说，在第一分钟内，输入控制信号生成器300可以输出第一值，此时，输入控制信号的值为第一值，在第二分钟内，输入控制信号生成器300可以输出第二值，此时，输入控制信号的值为第二值，在第三分钟内，输入控制信号生成器300可以输出第二值，在第四分钟内，输入控制信号生成器300可以输出第一值，等等。例如，在一个月的时间段内，输入控制信号的第一值和第二值的比例在预定范围内。
需要说明的是，本公开对于在各个时间段内输入控制信号生成器300生成的输入控制信号的具体值不作限制，例如，输入控制信号生成器300可以在第一分钟至第十分钟(或第一分钟至第六十分钟等)内输出第一值，即此时输入控制信号的值为第一值，输入控制信号生成器300可以在第十一分钟至第二十五分钟(或第六十分钟至第八十五分钟等)内输出第二值，即此时输入控制信号的值为第二值，等等。输入控制信号生成器300随机第一值或第二值，只要保证在整体上(在高速缓冲存储器的寿命周期中)，输入控制信号的第一值和第二值的比例在预定范围内即可。
例如，输入控制信号可以直接使用芯片中的随机数产生单元生成，即输入控制信号生成器300可以为芯片中的随机数产生单元。
例如，标志信号的值为第一值表示第一数据处理为反相处理；标志信号的值为第二值表示第一数据处理为保持处理。也就是说，在输入控制信号的值为第一值时，第一数据处理为反相处理，在输入控制信号的值为第二值时，第一数据处理为保持处理，此时，输入控制电路100在执行基于输入控制信号，对n个输入数据进行第一数据处理，以得到与n个输入数据一一对应的n个中间数据的步骤时，执行以下步骤：响应于输入控制信号的值为第一值，对n个输入数据进行反相处理，以得到n个中间数据；响应于输入控制信号的值为第二值，对n个输入数据进行保持处理，以得到n个中间数据，即直接将n个输入数据作为n个中间数据。
例如，如图1B所示，存储电路10还包括输出控制电路400。输出控制电路400被配置为：从存储器200中读取n个中间数据和标志信号；基于标志信号，对n个中间数据进行第二数据处理，以得到与n个中间数据一一对应的n个输出数据；输出该n个输出数据。
例如，标志信号的值为第一值表示第二数据处理为反相处理；标志信号的值为第二值表示第二数据处理为保持处理。此时，输出控制电路400执行基于标志信号，对n个中间数据进行第二数据处理，以得到与n个中间数据一一对应的n个输出数据的步骤时，执行以下步骤：响应于标志信号的值为第一值，对n个中间数据进行反相处理，以得到n个输出数据；响应于标志信号的值为第二值，对n个中间数据进行保持处理，以得到n个输出数据，即直接将n个中间数据作为n个输出数据。
例如，n个输入数据和n个输出数据相同，从而保证输出的数据和存储到该存储器中的输入数据相同。例如，若n为10，且n个输入数据为0110001010，则n个输出数据也为0110001010。
图2为本公开一些实施例提供的一种存储电路的结构示意图。
例如，如图2所示，输入控制电路100包括与n个输入数据一一对应的n个输入子电路101。存储器200还包括写入数据接口和输出数据接口，写入数据接口包括与n个输入子电路一一对应的n个写入数据位201，例如，图2中的每个黑色矩形块表示一个写入数据位201。
例如，每个输入子电路101的第一输入端接收对应的一个输入数据Is，每个输入子电路101的第二输入端接收输入控制信号Cs，每个输入子电路101的输出端连接至写入数据接口中的对应的写入数据位201，每个输入子电路101被配置为基于输入控制信号Cs，对输入数据Is进行第一数据处理，以得到与输入数据Is对应的中间数据Ms，将中间数据写入该写入数据位201。例如，在图2所示的示例中，输入控制信号Cs直接被输出至存储器200以作为与输入数据对应的标志信号。
例如，如图2所示，输出控制电路400包括与n个中间数据一一对应的n个输出子电路401，输出数据接口包括与n个输出子电路401一一对应的n个输出数据位202，例如，图2中的每个具有斜线阴影的矩形块表示一个输出数据位202。
例如，每个输出子电路401的第一输入端连接至输出数据接口中的对应的输出数据位202以接收对应的一个中间数据Ms，每个输出子电路401的第二输入端接收标志信号Ss，每个输出子电路401的输出端用于输出与中间数据Ms对应的输出数据Os，每个输出子电路401被配置为基于标志信号Ss，对中间数据Ms进行第二数据处理，以得到与中间数据Ms对应的输出数据Os，并输出该输出数据Os。
例如，每个输入子电路101包括一个异或门，该异或门包括两个输入端和一个输出端，此时，若输入控制信号的值为第一值，即1，则当输入数据为1时，输入子电路101输出的与该输入数据对应的中间数据为0；当输入数据为0时，输入子电路101输出的与该输入数据对应的中间数据为1，由此实现对输入数据进行反相处理；若输入控制信号的值为第二值，即0，则当输入数据为1时，输入子电路101输出的与该输入数据对应的中间数据为1；当输入数据为0时，输入子电路101输出的与该输入数据对应的中间数据为0，由此，实现对输入数据进行保持处理。
例如，每个输出子电路401包括一个异或门，该异或门包括两个输入端和一个输出端，此时，若标志信号的值为第一值，即1，则当中间数据为1时，输出子电路401输出的与该中间数据对应的输出数据为0；当中间数据为0时，输出子电路401输出的与该中间数据对应的输出数据为1，由此实现对中间数据进行反相处理；若标志信号的值为第二值，即0，则当中间数据为1时，输出子电路401输出的与该中间数据对应的输出数据为1；当中间数据为0时，输出子电路401输出的与该中间数据对应的输出数据为0，由此，实现对输入数据进行保持处理。
需要说明的是，本公开不限于此，输入子电路101也可以实现为同或门等，此时，输入控制信号的第一值为0，输入控制信号的第二值为1；输出子电路401也可以实现为同或门，此时，标志信号的第一值为0，标志信号的第二值为1。输入子电路101和/或输出子电路401还可以实现为其他电路结构，只要能够实现上述功能即可。
例如，存储器200可以为高速缓冲存储器，如图2所示，高速缓冲存储器包括多个数据静态存储器210和多个标志静态存储器220。n个中间数据Ms分别被存储在多个数据静态存储器210中对应的n个数据静态存储器210，标志信号Ss被存储在多个标志静态存储器220中对应的一个标志静态存储器220。
例如，输入控制电路100执行将n个中间数据和标志信号写入存储器200时，包括执行以下操作：获取与n个输入数据对应的第一写地址和与标志信号对应的第二写地址；基于第一写地址，确定n个数据静态存储器；基于第二写地址，确定标志静态存储器；将n个中间数据一一对应写入n个数据静态存储器，以及将标志信号写入标志静态存储器。
例如，输出控制电路400执行读取n个中间数据和标志信号时，包括执行以下操作：获取与n个中间数据对应的第一读地址和与标志信号对应的第二读地址；基于第一读地址，确定存储n个中间数据的n个数据静态存储器；基于第二读地址，确定存储标志信号的标志静态存储器；从n个数据静态存储器中读取n个中间数据，以及从标志静态存储器中读取标志信号。
例如，第一读地址和第一写地址相同，第二读地址和第二写地址相同。
例如，多个数据静态存储器210和多个标志静态存储器220构成多个静态存储器行，n个数据静态存储器和标志静态存储器位于同一静态存储器行。例如，在一些实施例中，n个数据静态存储器和标志静态存储器可以构成一个静态存储器行，此时，每个静态存储器行中的静态存储器的数量为n+1，每个静态存储器行用于存储n个中间数据和一个标志信号；在另一些实施例中，n个数据静态存储器和标志静态存储器可以为一个静态存储器行中的部分静态存储器，例如，每个静态存储器行可以包括(2n+2)个静态存储器，此时，每个静态存储器行包括2n个数据静态存储器和2个标志静态存储器。本公开对于存储器200中的数据静态存储器和标志静态存储器的数量和排布方式不作限定。
例如，每个静态存储器行中的数据静态存储器的数量和标志静态存储器的数量由硬件决定，例如，在一些实施例中，静态存储器行包括64个数据静态存储器和2个标志静态存储器，32个输入数据可以被同时写入第1至第32个数据静态存储器，则该第1至第32个数据静态存储器中存储的数据对应一个标志信号，该标志信号被存储在该静态存储器行中的一个标志静态存储器；另外32个输入数据被同时写入第33至第64个数据静态存储器，则该第33至第64个数据静态存储器中存储的数据对应一个标志信号，该标志信号被存储在该静态存储器行中的另一个标志静态存储器。
例如，如图2所示，存储电路10还包括外部写入数据接口500和外部读取数据接口600，外部写入数据接口500被配置为输出n个输入数据Is至输入控制电路100，外部读取数据接口600被配置为接收从输出控制电路400输出的n个输出数据Os。
现有的高速缓冲存储器中，每一静态存储器行仅包括多个静态存储器以用于存储输入的数据，相对于现有的高速缓冲存储器，本公开实施例提供的高速缓冲存储器的每一静态存储器行可以包括多个静态存储器(即数据静态存储器)以用于存储输入的数据，还包括至少一个静态存储器(即标志静态存储器)以用于存储与输入的数据对应的标志信号。
例如，假设高速缓冲存储器的每一静态存储器行包括有n个静态存储器，即能存储n位数据，即n个输入数据，外部同时写入高速缓冲存储器的数据或者高速缓冲存储器同时输出的数据也是n位，那么，输入控制电路100包括n个两输入的异或门，输出控制电路400也包括n个两输入的异或门。
在输入控制电路100中，每个异或门的第一输入端与外部写入数据接口500对应的位连接，每个异或门的输出端与高速缓冲存储器的写入数据接口中对应的写入数据位201连接，即第i个异或门的第一输入端与外部写入数据接口500的第i位连接，第i个异或门的输出端与高速缓冲存储器中的写入数据接口的第i个写入数据位201连接，所有异或门的第二输入端接收输入控制信号。当输入控制信号的值为第一值时，输入数据被反相之后再写入高速缓冲存储器，例如，若输入数据为1(高电平)，则通过异或门之后，实际输入到高速缓冲存储器的中间数据为0(低电平)；当输入控制信号的值为第二值时，输入数据保持原样被写入高速缓冲存储器，例如，若输入数据为1(高电平)，则通过异或门之后，实际输入到高速缓冲存储器的中间数据为1(高电平)。
例如，在输出控制电路400中，每个异或门的第一输入端与高速缓冲存储器的输出数据接口中对应的输出数据位202连接，每个异或门的输出端与外部读取数据接口600中对应的位连接，每个异或门的第二输入端用于接收高速缓冲存储器输出的标志信号(例如，标志信号也可以通过一个输出数据位202输出至输出控制电路400)，即第i个异或门的输出端与外部读取数据接口600中的第i位连接，第i个异或门的第一输入端与高速缓冲存储器的第i个输出数据位202连接，所有异或门的第二输入端接收标志信号。
例如，在本公开实施例提供的高速缓冲存储器中，增加用于存储标志信号的静态存储器，以记录该标志信号对应的数据是否被反相。例如，原有高速缓冲存储器中的每个静态存储器行包括n个静态存储器，增加用于存储标志信号的静态存储器后，每个静态存储器行包括n+1个静态存储器。当标志信号的值为第一值时，表示标志信号对应的数据都被反相保存；当标志信号的值为第二值时，则表示标志信号对应的数据都保持原有状态。
由此，在本公开的实施例中，根据输入控制信号的值的不同，从外部写入数据接口500写入到高速缓冲存储器中的数据被反相或者保持原样，保存在高速缓冲存储器的对应数据静态存储器中，同时该数据对应的标志信号保存在标志静态存储器中，标志信号用来指示该存储在高速缓冲存储器中的数据是否被反相。在从高速缓冲存储器读出存储的数据时，根据待读出的数据对应的标志信号，若是待读出的数据被反相，就将数据再次反相后输出给外部读取数据接口600；若待读出的数据未被反相，就将数据直接输出给外部读取数据接口600。
假设在未对高速缓冲存储器进行抗老化处理之前，在高速缓冲存储器的寿命周期内，高速缓冲存储器中的某一个静态存储器存储数据的占空比为x，基于本公开实施例提供的存储电路，由于标志信号是一个占空比为50％的随机数序列，从而高速缓冲存储器中的该静态存储器的占空比被调节为50％*x+50％*(1-x)＝50％，由此实现了高速缓冲存储器中的每一个静态存储器保存的数据的占空比达到50％的目标，降低了老化对于高速缓冲存储器的影响，延长了高速缓冲存储器的使用寿命。
在本公开的实施例提供的存储电路中，仅需对高速缓冲存储器增加额外的静态存储器用来记录标志信号，相比使用多位纠错码对出现错误的位进行校验纠错(纠正一位错误数据需要七位纠错码)而言，减少纠错码的使用，大大降低了设计开销；同时不会影响高速缓冲存储器的缓存一致性，外部接口无需做任何改变，直接对高速缓冲存储器进行读写即可，兼容性较好。
需要说明的是，在本公开中，存储电路10中的输入控制电路100、存储器200、输入控制信号生成器300、输出控制电路400等可以采用硬件电路实现，例如，硬件电路可以包括电阻、电容、二极管、三极管等元件。
图3为本公开至少一实施例提供的一种芯片的示意图。
如图3所示，本公开一些实施例还提供一种芯片20，该芯片20为集成电路，芯片20包括上述任一实施例所述的存储电路10。
例如，在一些实施例中，芯片20还包括基底，存储电路10设置在基底上。例如，基底可以为半导体晶圆。
例如，芯片20可以集成在中央处理器内部或主板上。
关于芯片20可以实现的技术效果可以参考上述存储电路的实施例中的相关描述，重复之处不再赘述。
图4为本公开至少一实施例提供的一种数据处理方法的流程图。
例如，本公开提供的数据处理方法可以应用于上述任一实施例所述的存储电路10。如图4所示，数据处理方法包括以下步骤S40到步骤S42。
步骤S40：接收n个输入数据和输入控制信号。
步骤S41：基于输入控制信号，对n个输入数据进行第一数据处理，以得到与n个输入数据一一对应的n个中间数据。
步骤S42：存储n个中间数据和与n个输入数据对应的标志信号。
例如，标志信号的不同值分别表示第一数据处理的不同类型，n为正整数。
例如，在一些实施例中，数据处理方法还包括：基于输入控制信号，确定标志信号。标志信号的不同值包括第一值和第二值。
例如，基于输入控制信号，对n个输入数据进行第一数据处理，以得到与n个输入数据一一对应的n个中间数据，包括：响应于基于输入控制信号确定的标志信号的值为第一值，将n个输入数据进行反相以得到n个中间数据；响应于基于输入控制信号确定的标志信号的值为第二值，将n个输入数据作为n个中间数据。
例如，在一些实施例中，数据处理方法还包括：读取n个中间数据和标志信号；基于标志信号，对n个中间数据进行第二数据处理，以得到与n个中间数据一一对应的n个输出数据；输出n个输出数据。
例如，在标志信号的不同值包括第一值和第二值的情况下，基于标志信号，对n个中间数据进行第二数据处理，以得到与n个中间数据一一对应的n个输出数据，包括：响应于标志信号的值为第一值，将n个中间数据进行反相以得到n个输出数据；响应于标志信号的值为第二值，将n个中间数据作为n个输出数据。
关于数据处理方法可以实现的技术效果可以参考上述存储电路的实施例中的相关描述，重复之处不再赘述。
图5为本公开至少一实施例提供的一种电子设备的示意图。
如图5所示，本公开一些实施例还提供一种电子设备5000，该电子设备5000包括处理装置5100，处理装置5100包括上述任一实施例所述的存储电路10。
例如，处理装置5100可以为中央处理器(CPU)、图形处理器(GPU)等。存储电路10可以集成在中央处理器的内部。处理装置5100还可以为具有数据处理能力和/或程序执行能力的其它形式的处理单元，例如现场可编程门阵列(FPGA)或张量处理单元(TPU)等；例如，中央处理器可以具有X86或ARM架构等。
关于电子设备5000可以实现的技术效果可以参考上述存储电路的实施例中的相关描述，重复之处不再赘述。
下面参考图6，图6示出了适于用来实现本公开实施例的电子设备600的结构示意图。本公开实施例中的电子设备可以包括但不限于诸如移动电话、笔记本电脑、数字广播接收器、PDA(个人数字助理)、PAD(平板电脑)、PMP(便携式多媒体播放器)、车载终端(例如车载导航终端)、可穿戴电子设备等等的移动终端以及诸如数字TV、台式计算机、智能家居设备等等的固定终端。图6示出的电子设备仅仅是一个示例，不应对本公开实施例的功能和使用范围带来任何限制。
例如，本公开提供的存储电路10可以设置在该电子设备600中。
如图6所示，电子设备600可以包括处理装置(例如中央处理器、图形处理器等)601，其可以根据存储在只读存储器(ROM)602中的程序或者从存储装置606加载到随机访问存储器(RAM)603中的程序而执行各种适当的动作和处理。在RAM 603中，还存储有电子设备600操作所需的各种程序和数据。处理装置601、ROM 602以及RAM 603通过总线604彼此相连。输入/输出(I/O)接口605也连接至总线604。
通常，以下装置可以连接至I/O接口605：包括例如触摸屏、触摸板、键盘、鼠标、摄像头、麦克风、加速度计、陀螺仪等的输入装置606；包括例如液晶显示器(LCD)、扬声器、振动器等的输出装置607；包括例如磁带、硬盘等的存储装置606；以及通信装置609。通信装置609可以允许电子设备600与其他设备进行无线或有线通信以交换数据。虽然图6示出了具有各种装置的电子设备600，但是应理解的是，并不要求实施或具备所有示出的装置。可以替代地实施或具备更多或更少的装置。
特别地，根据本公开的实施例，上文参考流程图描述的过程可以被实现为计算机软件程序。例如，本公开的实施例包括一种计算机程序产品，其包括承载在非暂态计算机可读介质上的计算机程序，该计算机程序包含用于执行流程图所示的方法的程序代码，以执行根据上文所述的数据处理方法中的一个或多个步骤。在这样的实施例中，该计算机程序可以通过通信装置609从网络上被下载和安装，或者从存储装置606被安装，或者从ROM 602被安装。在该计算机程序被处理装置601执行时，执行本公开实施例的方法中限定的上述功能。
需要说明的是，在本公开的上下文中，计算机可读介质可以是有形的介质，其可以包含或存储以供指令执行系统、装置或设备使用或与指令执行系统、装置或设备结合地使用的程序。计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质或者是上述两者的任意组合。计算机可读存储介质例如可以是，但不限于：电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子可以包括但不限于：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机访问存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本公开中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。而在本公开中，计算机可读信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读信号介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于：电线、光缆、RF(射频)等等，或者上述的任意合适的组合。
上述计算机可读介质可以是上述电子设备中所包含的；也可以是单独存在，而未装配入该电子设备中。
可以以一种或多种程序设计语言或其组合来编写用于执行本公开的操作的计算机程序代码，上述程序设计语言包括但不限于面向对象的程序设计语言，诸如Java、Smalltalk、C++，还包括常规的过程式程序设计语言，诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络(，包括局域网(LAN)或广域网(WAN))连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。
附图中的流程图和框图，图示了按照本公开各种实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段、或代码的一部分，该模块、程序段、或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个接连地表示的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
描述于本公开实施例中所涉及到的单元可以通过软件的方式实现，也可以通过硬件的方式来实现。其中，单元的名称在某种情况下并不构成对该单元本身的限定。
本文中以上描述的功能可以至少部分地由一个或多个硬件逻辑部件来执行。例如，非限制性地，可以使用的示范类型的硬件逻辑部件包括：现场可编程门阵列(FPGA)、专用集成电路(ASIC)、专用标准产品(ASSP)、片上系统(SOC)、复杂可编程逻辑设备(CPLD)等等。
根据本公开的一个或多个实施例，一种存储电路，包括：输入控制电路和存储器。输入控制电路被配置为：接收n个输入数据和输入控制信号；基于输入控制信号，对n个输入数据进行第一数据处理，以得到与n个输入数据一一对应的n个中间数据；将n个中间数据和与n个输入数据对应的标志信号写入存储器；存储器被配置为存储n个中间数据和标志信号；标志信号的不同值分别表示第一数据处理的不同类型，n为正整数。
根据本公开的一个或多个实施例，存储电路还包括：输入控制信号生成器，输入控制信号生成器被配置为生成输入控制信号，并将输入控制信号输出至输入控制电路。
根据本公开的一个或多个实施例，标志信号与输入控制信号相同。
根据本公开的一个或多个实施例，标志信号的不同值为随机产生的值。
根据本公开的一个或多个实施例，标志信号的不同值包括第一值和第二值，第一值和第二值的比例在预定范围内。
根据本公开的一个或多个实施例，标志信号的值为第一值表示第一数据处理为反相处理；标志信号的值为第二值表示第一数据处理为保持处理。
根据本公开的一个或多个实施例，预定范围为2/3～3/2。
根据本公开的一个或多个实施例，存储电路还包括：输出控制电路，输出控制电路被配置为：从存储器中读取n个中间数据和标志信号；基于标志信号，对n个中间数据进行第二数据处理，以得到与n个中间数据一一对应的n个输出数据；输出n个输出数据。
根据本公开的一个或多个实施例，标志信号的不同值包括第一值和第二值，第一值和第二值的比例在预定范围内，标志信号的值为第一值表示第二数据处理为反相处理；标志信号的值为第二值表示第二数据处理为保持处理。
根据本公开的一个或多个实施例，输入控制电路包括与n个输入数据一一对应的n个输入子电路，存储器还包括写入数据接口和输出数据接口，写入数据接口包括与n个输入子电路一一对应的n个写入数据位，每个输入子电路的第一输入端接收对应的一个输入数据，每个输入子电路的第二输入端接收输入控制信号，每个输入子电路的输出端连接至写入数据接口中的对应的写入数据位，每个输入子电路被配置为基于输入控制信号，对输入数据进行第一数据处理，以得到与输入数据对应的中间数据，将中间数据写入写入数据位；输出控制电路包括与n个中间数据一一对应的n个输出子电路，输出数据接口包括与n个输出子电路一一对应的n个输出数据位，每个输出子电路的第一输入端连接至输出数据接口中的对应的输出数据位以接收对应的一个中间数据，每个输出子电路的第二输入端接收标志信号，每个输出子电路的输出端用于输出与中间数据对应的输出数据，每个输出子电路被配置为基于标志信号，对中间数据进行第二数据处理，以得到与中间数据对应的输出数据，并输出该输出数据。
根据本公开的一个或多个实施例，每个输入子电路包括一个异或门，每个输出子电路包括一个异或门。
根据本公开的一个或多个实施例，存储器为高速缓冲存储器，高速缓冲存储器包括多个数据静态存储器和多个标志静态存储器，n个中间数据分别被存储在多个数据静态存储器中对应的n个数据静态存储器，标志信号被存储在多个标志静态存储器中对应的一个标志静态存储器。
根据本公开的一个或多个实施例，多个数据静态存储器和多个标志静态存储器构成多个静态存储器行，n个数据静态存储器和标志静态存储器位于同一静态存储器行。
根据本公开的一个或多个实施例，存储电路还包括外部写入数据接口，外部写入数据接口被配置为输出n个输入数据至输入控制电路。
根据本公开的一个或多个实施例，存储电路还包括外部读取数据接口，外部读取数据接口被配置为接收从输出控制电路输出的n个输出数据。
根据本公开的一个或多个实施例，一种芯片包括根据上述任一实施例所述的存储电路。
根据本公开的一个或多个实施例，一种数据处理方法应用于本公开任一实施例所述的存储电路，该数据处理方法包括：接收n个输入数据和输入控制信号；基于输入控制信号，对n个输入数据进行第一数据处理，以得到与n个输入数据一一对应的n个中间数据；存储n个中间数据和与n个输入数据对应的标志信号，其中，n为正整数。
根据本公开的一个或多个实施例，数据处理方法还包括：基于输入控制信号，确定标志信号；其中，标志信号的不同值包括第一值和第二值，基于输入控制信号，对n个输入数据进行第一数据处理，以得到与n个输入数据一一对应的n个中间数据，包括：响应于基于输入控制信号确定的标志信号的值为第一值，将n个输入数据进行反相以得到n个中间数据；响应于基于输入控制信号确定的标志信号的值为第二值，将n个输入数据作为n个中间数据。
根据本公开的一个或多个实施例，数据处理方法还包括：读取n个中间数据和标志信号；基于标志信号，对n个中间数据进行第二数据处理，以得到与n个中间数据一一对应的n个输出数据；输出n个输出数据。
根据本公开的一个或多个实施例，在标志信号的不同值包括第一值和第二值的情况下，基于标志信号，对n个中间数据进行第二数据处理，以得到与n个中间数据一一对应的n个输出数据，包括：响应于标志信号的值为第一值，将n个中间数据进行反相以得到n个输出数据；响应于标志信号的值为第二值，将n个中间数据作为n个输出数据。
根据本公开的一个或多个实施例，一种电子设备包括处理装置。处理装置包括根据上述任一实施例所述的存储电路。
以上描述仅为本公开的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本公开中所涉及的公开范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离上述公开构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本公开中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
此外，虽然采用特定次序描绘了各操作，但是这不应当理解为要求这些操作以所示出的特定次序或以顺序次序执行来执行。在一定环境下，多任务和并行处理可能是有利的。同样地，虽然在上面论述中包含了若干具体实现细节，但是这些不应当被解释为对本公开的范围的限制。在单独的实施例的上下文中描述的某些特征还可以组合地实现在单个实施例中。相反地，在单个实施例的上下文中描述的各种特征也可以单独地或以任何合适的子组合的方式实现在多个实施例中。
尽管已经采用特定于结构特征和/或方法逻辑动作的语言描述了本主题，但是应当理解所附权利要求书中所限定的主题未必局限于上面描述的特定特征或动作。相反，上面所描述的特定特征和动作仅仅是实现权利要求书的示例形式。
对于本公开，还有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)为了清晰起见，在用于描述本公开的实施例的附图中，层或结构的厚度和尺寸被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
(3)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (20)

1.一种存储电路，包括：输入控制电路和存储器，
其中，所述输入控制电路被配置为：
接收n个输入数据和输入控制信号；
基于所述输入控制信号，对所述n个输入数据进行第一数据处理，以得到与所述n个输入数据一一对应的n个中间数据；
将所述n个中间数据和与所述n个输入数据对应的标志信号写入所述存储器；
所述存储器被配置为存储所述n个中间数据和所述标志信号；
其中，所述标志信号的不同值分别表示所述第一数据处理的不同类型，n为正整数。
2.根据权利要求1所述的存储电路，还包括：输入控制信号生成器，
其中，所述输入控制信号生成器被配置为生成所述输入控制信号，并将所述输入控制信号输出至所述输入控制电路。
3.根据权利要求1所述的存储电路，其中，所述标志信号与所述输入控制信号相同。
4.根据权利要求1所述的存储电路，其中，所述标志信号的不同值为随机产生的值。
5.根据权利要求1所述的存储电路，其中，所述标志信号的不同值包括第一值和第二值，所述第一值和所述第二值的比例在预定范围内。
6.根据权利要求5所述的存储电路，其中，所述标志信号的值为所述第一值表示所述第一数据处理为反相处理；所述标志信号的值为所述第二值表示所述第一数据处理为保持处理。
7.根据权利要求5所述的存储电路，其中，所述预定范围为2/3～3/2。
8.根据权利要求1所述的存储电路，还包括：输出控制电路，
其中，所述输出控制电路被配置为：
从所述存储器中读取所述n个中间数据和所述标志信号；
基于所述标志信号，对所述n个中间数据进行第二数据处理，以得到与所述n个中间数据一一对应的n个输出数据；
输出所述n个输出数据。
9.根据权利要求8所述的存储电路，其中，所述标志信号的不同值包括第一值和第二值，所述第一值和所述第二值的比例在预定范围内，
所述标志信号的值为所述第一值表示所述第二数据处理为反相处理；所述标志信号的值为所述第二值表示所述第二数据处理为保持处理。
10.根据权利要求8所述的存储电路，其中，所述输入控制电路包括与所述n个输入数据一一对应的n个输入子电路，
所述存储器还包括写入数据接口和输出数据接口，所述写入数据接口包括与所述n个输入子电路一一对应的n个写入数据位，
每个输入子电路的第一输入端接收对应的一个输入数据，每个输入子电路的第二输入端接收所述输入控制信号，每个输入子电路的输出端连接至所述写入数据接口中的对应的写入数据位，每个输入子电路被配置为基于所述输入控制信号，对所述输入数据进行第一数据处理，以得到与所述输入数据对应的中间数据，将所述中间数据写入所述写入数据位；
所述输出控制电路包括与所述n个中间数据一一对应的n个输出子电路，所述输出数据接口包括与所述n个输出子电路一一对应的n个输出数据位，
每个输出子电路的第一输入端连接至所述输出数据接口中的对应的输出数据位以接收对应的一个中间数据，每个输出子电路的第二输入端接收所述标志信号，每个输出子电路的输出端用于输出与所述中间数据对应的输出数据，每个输出子电路被配置为基于所述标志信号，对所述中间数据进行第二数据处理，以得到与所述中间数据对应的输出数据，并输出所述输出数据。
11.根据权利要求10所述的存储电路，其中，每个输入子电路包括一个异或门，每个输出子电路包括一个异或门。
12.根据权利要求1-11任一项所述的存储电路，其中，所述存储器为高速缓冲存储器，
所述高速缓冲存储器包括多个数据静态存储器和多个标志静态存储器，
所述n个中间数据分别被存储在所述多个数据静态存储器中对应的n个数据静态存储器，所述标志信号被存储在所述多个标志静态存储器中对应的一个标志静态存储器。
13.根据权利要求12所述的存储电路，其中，所述多个数据静态存储器和所述多个标志静态存储器构成多个静态存储器行，
所述n个数据静态存储器和所述标志静态存储器位于同一静态存储器行。
14.根据权利要求8-11任一项所述的存储电路，还包括外部写入数据接口和外部读取数据接口，其中，所述外部写入数据接口被配置为输出所述n个输入数据至所述输入控制电路，所述外部读取数据接口被配置为接收从所述输出控制电路输出的所述n个输出数据。
15.一种芯片，包括根据权利要求1-14任一项所述的存储电路。
16.一种数据处理方法，应用于权利要求1-14任一项所述的存储电路，包括：
接收所述n个输入数据和所述输入控制信号；
基于所述输入控制信号，对所述n个输入数据进行所述第一数据处理，以得到与所述n个输入数据一一对应的所述n个中间数据；
存储所述n个中间数据和与所述n个输入数据对应的标志信号，
其中，n为正整数。
17.根据权利要求16所述的数据处理方法，还包括：基于所述输入控制信号，确定所述标志信号；
其中，所述标志信号的不同值包括第一值和第二值，
基于所述输入控制信号，对所述n个输入数据进行所述第一数据处理，以得到与所述n个输入数据一一对应的所述n个中间数据，包括：
响应于基于所述输入控制信号确定的所述标志信号的值为所述第一值，将所述n个输入数据进行反相以得到所述n个中间数据；
响应于基于所述输入控制信号确定的所述标志信号的值为所述第二值，将所述n个输入数据作为所述n个中间数据。
18.根据权利要求16所述的数据处理方法，还包括：
读取所述n个中间数据和所述标志信号；
基于所述标志信号，对所述n个中间数据进行第二数据处理，以得到与所述n个中间数据一一对应的n个输出数据；
输出所述n个输出数据。
19.根据权利要求18所述的数据处理方法，其中，在所述标志信号的不同值包括第一值和第二值的情况下，
基于所述标志信号，对所述n个中间数据进行第二数据处理，以得到与所述n个中间数据一一对应的n个输出数据，包括：
响应于所述标志信号的值为所述第一值，将所述n个中间数据进行反相以得到所述n个输出数据；
响应于所述标志信号的值为所述第二值，将所述n个中间数据作为所述n个输出数据。
20.一种电子设备，包括：
处理装置，其中，所述处理装置包括根据权利要求1-14任一项所述存储电路。
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KR100546339B1 (ko) * 2003-07-04 2006-01-26 삼성전자주식회사 차동 데이터 스트로빙 모드와 데이터 반전 스킴을 가지는단일 데이터 스트로빙 모드를 선택적으로 구현할 수 있는반도체 장치
DE102006061359B4 (de) * 2006-12-22 2011-06-16 Infineon Technologies Ag Vorrichtung und Verfahren zur Dateninvertierung
US20100046276A1 (en) * 2008-08-19 2010-02-25 Qualcomm Incorporated Systems and Methods for Handling Negative Bias Temperature Instability Stress in Memory Bitcells
US8218380B2 (en) * 2009-10-30 2012-07-10 Apple Inc. Degradation equalization for a memory
JP2012064292A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体集積回路
US9383809B2 (en) * 2013-11-13 2016-07-05 Qualcomm Incorporated System and method for reducing memory I/O power via data masking
EP3435586B1 (en) * 2017-07-25 2019-08-07 Intrinsic ID B.V. Method to reduce aging of a cache memory

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