JP2016219667A

JP2016219667A - 半導体装置の製造方法

Info

Publication number: JP2016219667A
Application number: JP2015104918A
Authority: JP
Inventors: 森　大樹; Daiki Mori; 大樹森
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2015-05-22
Filing date: 2015-05-22
Publication date: 2016-12-22

Abstract

【課題】回折格子上の半導体層のドーパント濃度の不均一化を抑制することができる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上に表面に凹凸を有する回折格子層を形成する工程と、前記回折格子層の凹凸上に、第１半導体層を形成する工程と、前記第１半導体層上に第２半導体層を形成する工程と、を含み、前記第１半導体層の設定成長速度を、前記第２半導体層の設定成長速度よりも小さくする、半導体装置の製造方法である。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関するものである。

特許文献１は、凹凸を有する回折格子を形成し、回折格子上に半導体層を形成することによって半導体レーザを製造する方法を開示している。

特開２０１３−９８２５２号公報

しかしながら、凹凸を有する回折格子上に半導体層を形成しようとすると、凹凸に起因して当該半導体層のドーパント濃度が不均一となるおそれがある。

そこで、回折格子上の半導体層のドーパント濃度の不均一化を抑制することができる半導体装置の製造方法を提供することを目的とする。

本発明に係る半導体装置の製造方法は、半導体基板上に表面に凹凸を有する回折格子層を形成する工程と、前記回折格子層の凹凸上に、第１半導体層を形成する工程と、前記第１半導体層上に第２半導体層を形成する工程と、を含み、前記第１半導体層の設定成長速度を、前記第２半導体層の設定成長速度よりも小さくする、半導体装置の製造方法である。

本発明に係る他の半導体装置の製造方法は、活性層上に、表面に凹凸を有する回折格子層を形成する工程と、前記回折格子層の凹凸上に、導電型の半導体層を形成する工程と、を含み、前記半導体層の設定成長速度を、０．１μｍ／ｈ未満にする、半導体装置の製造方法である。

上記発明によれば、回折格子上の半導体層のドーパント濃度の不均一化を抑制することができる。

半導体装置の断面図である。（ａ）〜（ｈ）は半導体装置の製造方法を例示する断面図である。（ａ）および（ｂ）は回折格子上への半導体層の形成を例示する断面図である。回折格子層上にカバー層およびスペーサ層を形成した実験例である。

[本願発明の実施形態の説明]
最初に本願発明の実施形態の内容を列記して説明する。

本願発明は、（１）半導体基板上に表面に凹凸を有する回折格子層を形成する工程と、前記回折格子層の凹凸上に、第１半導体層を形成する工程と、前記第１半導体層上に第２半導体層を形成する工程と、を含み、前記第１半導体層の設定成長速度を、前記第２半導体層の設定成長速度よりも小さくする、半導体装置の製造方法である。第１半導体層の設定成長速度を第２半導体層の設定成長速度よりも小さくすることで、回折格子の凹凸上に半導体層を成長したときに、凹部底面における成長速度と凸部上面における成長速度との差が小さくなる。それにより、回折格子上の半導体層にドーパントを添加した場合に、ドーパント濃度の不均一化を抑制することができる。
（２）前記第１半導体層の設定成長速度を、０．１μｍ／ｈ未満にすることが好ましい。第１半導体層の成長速度が小さくなるからである。
（３）前記第１半導体層の設定成長速度を、０．０６μｍ／ｈ以下にすることが好ましい。第１半導体層の成長速度が小さくなるからである。
（４）前記凹凸の凹部において、前記第１半導体層の厚みを、前記凹凸の凹部の深さよりも小さくすることが好ましい。
（５）前記凹凸の凹部において、前記第１半導体層の厚みを、前記凹部の深さの１／３以上１／２以下とすることが好ましい。
（６）前記第１半導体層および前記第２半導体層は導電性のドーパントを含むＩｎＰからなることが好ましい。
（７）前記第１半導体層のドーパント濃度を、０／ｃｍ^３＜ドーパント濃度≦５×１０^１８ｃｍ^３とすることが好ましい。半導体装置のデバイス特性の悪化を抑制できるからである。
（８）前記回折格子層の凹凸のデューティ比は、０．２以上０．７以下とすることが好ましい。結合定数を大きくすることができるからである。
（９）前記回折格子層の凹部の深さは、７５ｎｍ以上５００ｎｍ以下であることが好ましい。結合定数を大きくすることができるからである。
（１０）本願発明は、活性層上に、表面に凹凸を有する回折格子層を形成する工程と、前記回折格子層の凹凸上に、導電型の半導体層を形成する工程と、を含み、前記半導体層の設定成長速度を、０．１μｍ／ｈ未満にする、半導体装置の製造方法である。半導体層の設定成長速度を０．１μｍ／ｈ未満とすることで、回折格子の凹部底面における成長速度と凸部上面における成長速度との差が小さくなる。それにより、ドーパント濃度の不均一化を抑制することができる。
（１１）前記半導体層の設定成長速度を、０．０６μｍ／ｈ以下にすることが好ましい。半導体層の成長速度が小さくなるからである。

［本願発明の実施形態の詳細］
本発明の実施形態に係る半導体装置の製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

まず、本実施形態に係る半導体装置の製造方法の対象である半導体装置の概略について説明する。半導体装置は、凹凸を有する回折格子層を備えた半導体レーザである。一例として、サブバンド間の電子遷移を利用して光を生成するモノポーラタイプの量子カスケードレーザ（ＱＣＬ：ＱｕａｎｔｕｍＣａｓｃａｄｅＬａｓｅｒ）について説明する。

図１は、半導体装置１００の断面図である。図１で例示するように、半導体装置１００は、半導体基板１０の主面上に、メサ２０が設けられ、メサ２０の両側面が埋込層３０によって埋め込まれた構造を有する。半導体基板１０の裏面には、裏面電極４０が設けられている。埋込層３０の上には、絶縁膜５０がメサ２０の上面を露出させるように設けられている。メサ２０の上面から絶縁膜５０の上面にかけて、上部電極６０が設けられている。

半導体基板１０は、閃亜鉛鉱型の結晶構造を有するＩＩＩ−Ｖ族化合物半導体であり、例えばＩｎＰ基板である。半導体基板１０は、一例としてｎ型の導電性を有するが、これに限定されるものではない。メサ２０は、半導体基板１０の主面上に設けられており、矢印Ａの方向にストライプ状に設けられている。メサ２０は、半導体基板１０側から、バッファ層２１、活性層２２、回折格子層２３、クラッド層２４およびコンタクト層２５が順に積層された構造を有する。なお、後述するが、回折格子層２３とクラッド層２４との間には、カバー層とスペーサ層とが設けられている。

バッファ層２１は、一例としてｎ型のＩｎＰであり、例えば５００ｎｍの厚みを有する。ドーパントは、例えばＳｉである。活性層２２は、光の生成に用いられる量子井戸発光層と、当該発光層への電子の注入に用いられる電子注入層とが交互かつ多段に積層されたカスケード構造を有する。具体的には、活性層２２は、量子井戸発光層及び電子注入層からなる半導体積層構造を１周期分の単位積層体とし、この単位積層体が多段に積層されたカスケード構造を有する。量子井戸発光層及び電子注入層は、それぞれ、量子井戸層（ＧａＩｎＡｓ）及び量子障壁層（ＡｌＩｎＡｓ）を含む所定の量子井戸構造を有している。それにより、単位積層体においては、量子井戸構造によるエネルギ準位構造であるサブバンド準位構造が形成される。活性層２２は、一例として、半導体積層構造を３０段有し、合計で約５００層のＧａＩｎＡｓ／ＡｌＩｎＡｓの多層構造を有し、例えば１．５μｍ程度の厚みを有する。

回折格子層２３は、一例としてＧａＩｎＡｓであり、例えば５００ｎｍ程度の厚みを有する。ここで、回折格子の結合定数κが小さすぎるとレーザ発振が起こらないおそれがある。一方、結合定数κが大きすぎると、ホールバーニング現象が起きてレーザ出力が緩和し、デバイス特性が悪化するおそれがある。そこで、結合定数κは、１〜３程度であることが好ましい。回折格子層２３の凹凸のデューティ比、すなわち回折格子の周期に対する回折格子層の凸部の長さの割合を「ａ」とすると、結合定数κは近似的にｓｉｎ（ａπ）／πに比例するため、結合定数κはａ＝０．５の場合に最大となる。したがって、デューティ比ａは、０．５に近いことが好ましい。ａ＜０．２またはａ＞０．７の場合に、結合定数κは最大値の約１／２よりも小さくなる。以上のことから、デューティ比ａは、０．２≦ａ≦０．７を満たすことが好ましい。また、結合定数κは、近似的に回折格子深さｄに比例する。そこで、回折格子深さｄは、７５ｎｍ≦ｄ≦５００ｎｍを満たすことが好ましい。ただし、結合定数κ＝１〜３に対応させるためには、回折格子深さｄは、７５ｎｍ≦ｄ≦２２５ｎｍを満たすことが好ましい。

クラッド層２４は、一例としてｎ型のＩｎＰであり、例えば２μｍの厚みを有する。ドーパントは、例えばＳｉである。コンタクト層２５は、一例としてＧａＩｎＡｓであり、例えば０．１μｍの厚みを有する。埋込層３０は、一例としてＦｅドープＩｎＰである。裏面電極４０は、一例としてＡｕＧｅＮｉ／Ａｕである。絶縁膜５０は、一例として酸化シリコン、窒化シリコンなどの絶縁体である。上部電極６０は、一例としてＴｉ／Ｐｔ／Ａｕの３層構造の電極である。

次に、図２（ａ）〜図２（ｈ）を参照しつつ、半導体装置１００の製造方法について説明する。まず、半導体装置１００の成長に用いる各種の半導体層の設定成長速度を測定する。設定成長速度とは、平坦な基板上に所定の条件で半導体層を成長させたときの、成長速度のことである。一例として、表面が平坦な半導体基板をＯＭＶＰＥ（Ｏｒｇａｎｏ−ＭｅｔａｌｌｉｃＶａｐｏｒＰｈａｓｅＥｐｉｔａｘｙ；有機金属気相成長）装置のリアクタにセットし、リアクタを所定の圧力まで減圧する。その後、ＰＨ_３雰囲気下でリアクタを所定の温度に昇温し、所定の原料ガスをリアクタに供給して、所定の成長時間だけ半導体層を成長する。リアクタを室温まで降温して基板を取出し、成長した半導体層の一部をエッチングで除去して基板表面を露出させ、段差計を用いて半導体層の膜厚を測定する。この膜厚を成長時間で割った値を、設定成長速度とする。所定の圧力、温度、原料ガスの供給量および成長時間は、成長させようとする半導体層によって異なる。設定成長速度は、バッファ層２１、活性層２２、回折格子層２３、カバー層７２、スペーサ層７３、クラッド層２４およびコンタクト層について、事前に測定しておく。

次に、一例として、半導体基板１０をＯＭＶＰＥ装置のリアクタにセットし、リアクタを８０００Ｐａ（８０ｍｂａｒ）程度まで減圧する。その後、ＰＨ_３雰囲気下でリアクタを６７０℃（リアクタ設定温度）に昇温する。

まず、図２（ａ）で例示するように、バッファ層２１を、設定成長速度２．０μｍ／ｈ、ｎ型ドーパント＝１×１０^１７／ｃｍ^３の成長条件で５００ｎｍ成長させる。その後、リアクタを７１５℃に昇温してＧａＩｎＡｓ／ＡｌＩｎＡｓからなる多層構造の活性層２２（厚み１．５μｍ）を成長させる。ＧａＩｎＡｓ層のｎ型ドーパント濃度は、２×１０^１７／ｃｍ^３である。その後、回折格子層２３を５００ｎｍ成長させ、ＩｎＰキャップ層を１０ｎｍ成長させた後、ＰＨ_３雰囲気で室温まで降温し、半導体基板１０をＯＭＶＰＥ炉から取り出す。なお、図２（ａ）では、ＩｎＰキャップ層の図示を省略している。

次に、図２（ｂ）で例示するように、回折格子層２３上のＩｎＰキャップ層上に、窒化シリコンなどのマスク７１を所定の間隔を空けて形成する。なお、図２（ｂ）は、図２（ａ）を９０度回転させたものである。したがって、マスク７１は、後の工程で形成されるメサストライプが延びる方向に所定の間隔を空けて複数配置されている。なお、メサストライプが延びる方向におけるマスク７１の一つの長さは、例えば０．２μｍ〜１μｍ程度である。本実施形態においては、一例として、メサストライプが伸びる方向におけるマスク７１の長さは０．６μｍであり、マスク７１同士の間隔も０．６μｍである。

次に、マスク７１をエッチングマスクとして用い、マスク７１から露出している部分の回折格子層２３をエッチングにより除去する。エッチングは、例えばハロゲン系ガスを用いたＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）により行う。それにより、回折格子層２３に回折格子となる溝（凹部）が形成される。回折格子の周期は例えば１．２μｍであり、デューティ比は例えば０．５であり、エッチングにより形成される凹部の深さは例えば４５０ｎｍである。回折格子の周期及びデューティ比は、マスク７１の長さ及び間隔を調整することによって変更可能である。その後、マスク７１を除去する。

次に、回折格子層２３に対して、リン酸と過酸化水素水の混合液でウェットエッチングを行った後、半導体基板１０を再度ＯＭＶＰＥ装置のリアクタにセットし、リアクタを８０００Ｐａ（８０ｍｂａｒ）程度まで減圧する。その後、ＰＨ_３雰囲気下でリアクタを５４０℃に昇温する。５４０℃程度の低温のリアクタ内では、回折格子層２３の凹凸の形状の変化や回折格子層２３を構成する原子の抜けによる回折格子層２３の組成変化を抑制することができる。その後、図３（ａ）で例示するように、回折格子層２３上に、５４０℃でカバー層７２を形成する。その後、６７０℃に昇温し、カバー層７２上にスペーサ層７３を順に形成する。

カバー層７２は、一例としてｎ型ＩｎＰである。ドーパントは、例えばＳｉである。カバー層７２のドーパント濃度が高すぎると、デバイス特性が悪化するおそれがある。そこで、設定ドーパント濃度は、０／ｃｍ^３＜設定ドーパント濃度＜５×１０^１８／ｃｍ^３とすることが好ましい。ここで設定ドーパント濃度とは、同じ成長条件下で基板の平坦な面上に成長した半導体層について、ホール測定で求めた半導体層のシート抵抗値を半導体層の厚さで除して算出する値のことである。本実施形態においては一例として２×１０^１７／ｃｍ^３である。回折格子の凹部において、カバー層７２の層厚は、回折格子の凹部の深さより小さく、例えば回折格子の凹部の深さの１／３〜１／２程度であることが好ましい。ここで層厚とは、設定成長速度に成長時間を掛けた値のことである。カバー層の層厚が凹部深さの１／３より小さい場合、引き続いてスペーサ層を成長するために６７０℃まで昇温させた際に、薄いカバー層では、回折格子層からの原子の抜けや、原子のマストランスポート（回折格子を構成する原子が熱せられて表面を移動すること）による回折格子の変形を抑制できず、結果として引き続いて成長したスペーサ層の表面の凹凸が大きくなってしまい好ましくない。また、カバー層は比較的低温で成長するため結晶性が劣るが、カバー層の層厚が回折格子の凹部の深さの１／２よりも大きい場合、結晶性の悪いカバー層を厚く成長させることになり、この場合もやはり引き続いて成長するスペーサ層の表面に凸凹が生じてしまう。

本実施形態においては、カバー層７２の層厚は、一例として２００ｎｍである。スペーサ層７３は、一例としてｎ型ＩｎＰである。ドーパントは、例えばＳｉである。設定ドーパント濃度は、例えば２×１０^１７／ｃｍ^３程度である。スペーサ層７３の層厚は、例えば３００ｎｍ程度である。スペーサ層７３の少なくとも一部は、回折格子の凹部に形成されている。なお、カバー層７２の設定ドーパント濃度とスペーサ層７３の設定ドーパント濃度とは異なっていてもよい。

ここで、図３（ｂ）で例示するように、回折格子の凹部を埋め込むようにカバー層７２及びスペーサ層７３を成長する際に、カバー層７２の設定成長速度が比較的大きいと、回折格子の凸部上面における実際成長速度よりも凹部底面における実際成長速度が大きくなる傾向にある。なお、ここで実際成長速度とは、回折格子と同じ形状の凹凸上に成長した半導体層の厚さを、断面のＳＥＭ観察等によって測定して求められる値である。一定の時間間隔で組成の異なるマーカー層を挿入する成長を行うことで、凹部の底面上、凹部の側面上、凸部の上面上のそれぞれの成長速度を測定することができる。設定成長速度が大きいと、凸部上面の実際成長速度よりも凹部底面の実際成長速度が大きくなる傾向が見られる。この場合、凹部底面上の領域に含まれるドーパントの濃度が凸部上面上の領域に含まれるドーパントの濃度よりも小さくなる。それにより、キャリア濃度が不均一化し、十分に電流が注入されない領域と電流が集中する領域とが混在することになる。その結果、半導体装置１００のレーザ特性が悪化するおそれがある。

そこで、本実施形態においては、カバー層７２の設定成長速度を、スペーサ層７３の設定成長速度よりも小さくする。すなわち、回折格子の凹部内において、底面に接するカバー層７２（導電型の第１半導体層）の設定成長速度を、スペーサ層７３（第２半導体層）の設定成長速度よりも小さくする。具体的には、カバー層の成長では、成長温度を低くし、リアクタへのＩＩＩ族原料ガスの供給量を小さくする。カバー層７２の設定成長速度が０．１μｍ／ｈ以下、好ましくは０．０６μｍ／ｈ程度まで小さくなると、図３（ａ）で例示するように、成長モードが変化する。すなわち、マイグレーション（原料ガス中のＩＩＩ族やＶ族の原子が表面を移動しながら堆積すること）が抑制される。すなわち、回折格子の凹部底面における実際成長速度と凸部上面における実際成長速度との差が小さくなる。それにより、凸部と凹部のドーパントの濃度の不均一化を抑制することができる。その結果、半導体装置１００のレーザ特性の悪化を抑制することができる。なお、成長温度を低くするだけ、あるいは、ＩＩＩ族（Ｉｎ）の供給量を減らすことだけによっても、成長速度を小さくすることができる。

例えば、カバー層７２の設定成長速度を０．１μｍ／ｈ未満とすることが好ましい。また、カバー層７２の設定成長速度をより小さくする観点から、カバー層７２の設定成長速度を０．０６μｍ／ｈ以下とすることがより好ましい。また、カバー層７２の設定成長速度を０．０５μｍ以下とすることがより好ましい。カバー層７２の成長過程においては、一例として、Ｉｎ（ＩＩＩ族）原料の供給量を５．０×１０^−６ｍｏｌ／ｍｉｎとし、Ｐ（Ｖ族）原料の供給量を１．９×１０^−２ｍｏｌ／ｍｉｎとする。カバー層７２の成長は、回折格子層の材料がＧａＩｎＡｓあるいはＧａＩｎＡｓＰの場合には、リアクタの温度を５２０〜５９０℃の範囲にして行うのが好ましい。スペーサ層７３の成長過程においては、一例として、Ｉｎ（ＩＩＩ族）原料の供給量を３．２×１０^−５ｍｏｌ／ｍｉｎとし、Ｐ（Ｖ族）原料の供給量を０．９×１０^−２ｍｏｌ／ｍｉｎとし、リアクタの温度をカバー層の成長よりも上げて６７０℃で行う。

また、スペーサ層７３の成長は、カバー層７２側の部分（１５０ｎｍ）の成長速度を０．１μｍ／ｈとし、スペーサ層７３の残りの部分（１５０ｎｍ）の成長速度を０．５μｍ／ｈとしてもよい。なお、スペーサ層７３のカバー層７２側の部分の成長を低温で行い、スペーサ層７３の残りの部分の成長過程においては、リアクタ設定温度を６７０℃に昇温してもよい。

図４は、回折格子層２３上にカバー層７２およびスペーサ層７３を形成した実験例である。図４は、断面のＳＥＭ写真を模式的に描いたものである。回折格子層２３の凹部深さを５２０ｎｍとした。回折格子の周期を１．２μｍとし、デューティ比を０．５とした。２０４ｎｍのカバー層７２の設定成長速度を０．０６μｍ／ｈとし、スペーサ層７３のカバー層７２側部分（１５０ｎｍ）の設定成長速度を０．１μｍ／ｈとし、スペーサ層７３のクラッド層２４側部分（１４６ｎｍ）の設定成長速度を０．５μｍ／ｈとした。カバー層７２およびスペーサ層７３のカバー層７２側部分の成長温度を５４０℃とし、スペーサ層７３のクラッド層２４側部分の成長温度を６７０℃とした。設定成長速度の変更は、原料供給量の変更及び温度の変更で行った。図４で例示するように、設定成長速度を段階的に上げることにより、回折格子の凹部底面における実際成長速度と凸部上面における実際成長速度との差がほとんど無くなったことが確認された。

次に、図２（ｃ）で例示するように、クラッド層２４を、例えば、設定成長速度２．０μｍ／ｈ、ｎ型設定ドーパント濃度＝８×１０^１７／ｃｍ^３の成長条件で２μｍ程度成長させる。成長時のリアクタの温度は６７０℃である。Ｉｎ（ＩＩＩ族）原料の供給量を１．４×１０^−４ｍｏｌ／ｍｉｎとした。なお、図２（ｃ）は、図２（ａ）と同じ方向の断面である。その後、６７０℃で、コンタクト層２５を、例えば、設定成長速度２．０μｍ／ｈ、ｎ型設定ドーパント＝１×１０^１９／ｃｍ^３の成長条件で計０．１μｍ程度成長させる。その後、ＰＨ_３雰囲気で室温まで降温し、半導体基板１０をリアクタから取り出す。

次に、図２（ｄ）で例示するように、メサ２０を形成する領域上に、窒化シリコンなどのマスク７４を形成する。次に、このマスク７４をエッチングマスクとして用い、ＲＩＥ装置などでドライエッチングを行う。それにより、［０１１］方向に延在するメサストライプを形成する。メサストライプの幅は、例えば５μｍ〜２０μｍ程度である。また、メサ深さ（メサ２０の高さ）は、６．０μｍ〜７．０μｍ程度である。

その後、例えば、塩酸：酢酸：水：Ｈ_２Ｏ_２の混合溶液を用いてメサストライプの両側面を、０．２５μｍ程度のウェットエッチングする。それにより、ドライエッチングによりメサ側面にできたダメージ層を除去する。さらに、ＨＢｒ：水：Ｂｒ_２の混合溶液を用いてメサ側面の平滑化処理を行う。

次に、図２（ｅ）で例示するように、メサ２０の両側面に埋込層３０を成長させる。一例として、図２（ｅ）の埋込層３０の成長工程においては、半導体基板１０をリアクタにセットし、ＰＨ_３雰囲気下で、成長温度：５７５℃、リアクタ圧力：１００００Ｐａ（１００ｍｂａｒ）、Ｉｎの供給量：２．８１×１０^−４ｍｏｌ／ｍｉｎ、ＰＨ_３の供給量：３５０ｓｃｃｍ（１．５６×１０^−２ｍｏｌ／ｍｉｎ）、雰囲気中ＨＣｌ濃度：１１ｐｐｍ、Ｃｐ_２Ｆｅ流量：１０ｓｃｃｍ、埋め込み高さ：メサマスク＋０．１５μｍの成長条件で、埋込層３０をエピタキシャル成長させる。ＨＣｌは埋込成長の開始時から供給し、埋込成長の間、ＨＣｌ濃度は一定とする。その後、ＰＨ_３雰囲気下で室温まで降温し、半導体基板１０を取り出す。

次に、メサ２０の上面および埋込層３０の上面に、絶縁膜５０を成膜する。次に、図２（ｆ）で例示するように、メサ２０の上面部分の絶縁膜５０をエッチングなどで除去することによって、メサ２０の上面を露出させる。その後、図２（ｇ）で例示するように、メサ２０の上面から絶縁膜５０の上面にかけて、上部電極６０を成膜する。次に、図２（ｈ）で例示するように、半導体基板１０の裏面を削ることによって半導体基板１０を１００μｍ程度まで薄膜化し、当該裏面に裏面電極４０を成膜する。その後、エピウェハを分割することによってチップ化することによって、半導体装置１００が完成する。

本実施形態に係る半導体装置の製造方法によれば、回折格子層２３の回折格子上にカバー層７２及びスペーサ層７３を形成する際に、カバー層７２の設定成長速度をスペーサ層７３の設定成長速度よりも小さくすることによって、カバー層７２におけるドーパントの濃度の不均一化を抑制することができる。また、カバー層７２の設定成長速度を０．１μｍ／ｈ未満とすることで、回折格子の凸部上と凹部上におけるカバー層７２の実際成長速度の差を小さくすることができる。それにより、カバー層７２におけるドーパントの濃度の不均一化を抑制することができる。

１０半導体基板
２０メサ
２１バッファ層
２２活性層
２３回折格子層
２４クラッド層
２５コンタクト層
３０埋込層
４０裏面電極
５０絶縁膜
６０上部電極
７１マスク
７２カバー層
７３スペーサ層
７４マスク
１００半導体装置

Claims

半導体基板上に表面に凹凸を有する回折格子層を形成する工程と、
前記回折格子層の凹凸上に、第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、を含み、
前記第１半導体層の設定成長速度を、前記第２半導体層の設定成長速度よりも小さくする、半導体装置の製造方法。
前記第１半導体層の設定成長速度を、０．１μｍ／ｈ未満にする、請求項１記載の半導体装置の製造方法。
前記第１半導体層の設定成長速度を、０．０６μｍ／ｈ以下にする、請求項１記載の半導体装置の製造方法。
前記凹凸の凹部において、前記第１半導体層の厚みを、前記凹凸の凹部の深さよりも小さくする、請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
前記凹凸の凹部において、前記第１半導体層の厚みを、前記凹部の深さの１／３以上１／２以下とする、請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
前記第１半導体層および前記第２半導体層は導電性のドーパントを含むＩｎＰからなる、請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
前記第１半導体層のドーパント濃度を、０／ｃｍ^３＜ドーパント濃度≦５×１０^１８ｃｍ^３とする、請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
前記回折格子層の凹凸のデューティ比は、０．２以上０．７以下である、請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
前記回折格子層の凹部の深さは、７５ｎｍ以上５００ｎｍ以下である、請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
活性層上に、表面に凹凸を有する回折格子層を形成する工程と、
前記回折格子層の凹凸上に、導電型の半導体層を形成する工程と、を含み、
前記半導体層の設定成長速度を、０．１μｍ／ｈ未満にする、半導体装置の製造方法。
前記半導体層の設定成長速度を、０．０６μｍ／ｈ以下にする、請求項１０記載の半導体装置の製造方法。