JP2016203549A - 発光素子駆動システム及び画像形成装置 - Google Patents

Abstract

【課題】ドライバＩＣのデータ入力端子における信号のオーバシュート波形又はアンダシュート波形の発生を防止することにより、ドライバＩＣの故障を防止する。
【解決手段】ＬＥＤアレイチップと、それを駆動するドライバＩＣ１０１_１と、ドライバＩＣ１０１_１に印刷データ信号ＨＤ−ＤＡＴＡ１を伝搬する配線パターン３１３とを有するＬＥＤヘッド１９と、印刷制御部１から配線パターン３１３に印刷データ信号ＨＤ−ＤＡＴＡ１を伝搬させるケーブル３１５と、を備え、ＬＥＤヘッド１９は、配線パターン３１３に接続され、配線パターン３１３の特性インピーダンスをケーブル３１５の特性インピーダンスに近づける抵抗体３１１をさらに有する。
【選択図】図８

Description

本発明は、発光素子を駆動する駆動制御素子を備える発光素子駆動システム及びこの発光素子駆動システムを含む画像形成装置に関する。

一般に、画像形成装置としての電子写真プリンタにおいては、帯電された感光体ドラムの表面に、露光部としてのＬＥＤ（発光ダイオード）ヘッドにより、印刷データに基づいて光照射して静電潜像を形成し、現像部により、静電潜像に現像剤を付着させて現像剤像を形成し、転写部により、感光体ドラムの表面に形成された現像剤像を記録媒体に転写し、定着部により現像剤像を記録媒体に定着させることが行われている。ＬＥＤヘッドに含まれるＬＥＤ素子は、駆動制御素子としてのドライバＩＣ（集積回路）によって駆動される。ＬＥＤヘッドには、例えば、複数のＬＥＤ素子が配列され、これらのＬＥＤ素子を駆動する複数のドライバＩＣは、カスケードに接続されており、ドライバＩＣ内のシフトレジスタを介して他のドライバＩＣにデータ転送がなされる。このような画像形成装置では、印刷制御部からＬＥＤヘッドに信号（例えば、クロック信号）を伝達するための接続ケーブルの特性インピーダンスを任意に設定できなかったため、接続ケーブルの特性インピーダンスとＬＥＤヘッドのプリント基板の特性インピーダンスとを整合できず、ＬＥＤヘッドにおいて信号反射を生じ、この信号反射波と信号遷移タイミングとが重なって誤作動が発生することがあった。そこで、複数のドライバＩＣに接続されるクロック配線と、接続ケーブルが接続されるコネクタとの間に抵抗を備えることにより、インピーダンス整合を行う方法が提案されている（例えば、特許文献１参照）。

特開２００８−４４１４８号公報

しかしながら、ＬＥＤヘッドの信号入力コネクタとドライバＩＣとの間の信号配線が短い場合には、信号反射の影響が少ないのに対して、信号配線が長い場合には、信号反射が発生することにより、ドライバＩＣにおける入力端子において、信号のオーバシュート波形又はアンダシュート波形を生じることがあった。このような信号波形は、ドライバＩＣを故障させる原因となるという問題があった。

そこで、本発明の目的は、駆動制御素子の入力端子における信号のオーバシュート波形又はアンダシュート波形の発生を防止することにより、駆動制御素子の故障を防止することである。

本発明の発光素子駆動システムは、発光素子と、該発光素子を駆動する駆動制御素子と、前記駆動制御素子にデータ信号を伝搬する配線パターンとを有する発光ヘッドと、データ信号発生源から前記配線パターンに前記データ信号を伝搬させるケーブルと、を備え、前記発光ヘッドは、前記配線パターンに接続され、前記配線パターンの特性インピーダンスを前記ケーブルの特性インピーダンスに近づける抵抗体をさらに有することを特徴とする。

本発明の画像形成装置は、発光素子駆動システムと、データ信号発生源を含み、データ信号発生源からデータ信号を前記発光素子駆動システムに送信する印刷制御部と、を備えることを特徴とする。

本発明によれば、駆動制御素子の入力端子における信号のオーバシュート波形又はアンダシュート波形の発生を防止することができ、駆動制御素子の故障を防止することができる。

本発明の実施の形態１に係る発光素子駆動システムを含む、電子写真プリンタの制御系の要部構成を示すブロック図である。 ＬＥＤヘッドを構成する、ＬＥＤアレイ及びこれを駆動するドライバＩＣの接続関係を示すブロック図である。 図２に示されるドライバＩＣの回路構成図である。 図３に示されるメモリ回路の回路構成図である。 図３に示されるＬＥＤ駆動回路の回路構成図である。 図３に示される制御回路の回路構成図である。 図３に示される制御電圧発生回路の回路構成図である。 ＬＥＤヘッド及び印刷制御部の要部構成及び接続関係を示すブロック図である。 （ａ）は、図８に示されるＬＥＤヘッドのプリント配線板上の構成を拡大して示す拡大平面図であり、（ｂ）は、（ａ）に示されるＬＥＤヘッドの断面図である。 ＬＥＤヘッドの構成を概略的に示す断面図である。 ＬＥＤヘッドの各部の動作を示すタイムチャートである。 図８に示される印刷制御部及びＬＥＤヘッドの等価回路の構成を示すブロック図である。 （ａ）は、図１２に示される等価回路の印刷制御部における信号波形を示す信号波形図であり、（ｂ）は、図１２に示される等価回路のＬＥＤヘッドにおける信号波形を示す信号波形図である。 比較例としての発光素子駆動システム及び印刷制御部の要部構成及び接続関係を示すブロック図である。 図１４に示される比較例としての発光素子駆動システム及び印刷制御部の等価回路の構成を示すブロック図である。 （ａ）は、図１５に示される等価回路の印刷制御部における信号波形を示す信号波形図であり、（ｂ）は、図１５に示される等価回路のＬＥＤヘッドにおける信号波形を示す信号波形図である。 本発明の実施の形態２におけるＬＥＤヘッド及び印刷制御部の要部構成及び接続関係を示すブロック図である。 図１７に示される印刷制御部及びＬＥＤヘッドの等価回路の構成を示すブロック図である。 （ａ）は、図１８に示される等価回路の印刷制御部における信号波形を示す信号波形図であり、（ｂ）は、図１８に示される等価回路のＬＥＤヘッドにおける信号波形を示す信号波形図である。 本発明の実施の形態３に係る画像形成装置の構成を概略的に示す断面図である。

《実施の形態１》
〈電子写真プリンタの制御系１００の要部構成及び動作〉
図１は、本発明の実施の形態１に係る発光素子駆動システムを含む、電子写真プリンタの制御系１００の要部構成を示すブロック図である。

以下の説明において、ＬＥＤ素子をＬＥＤ、モノリシック集積回路をＩＣ、ＮチャネルＭＯＳトランジスタをＮＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタをＰＭＯＳトランジスタと略称することがある。また、信号レベルの“Ｈｉｇｈ”を論理値“１”に、信号レベルの“Ｌｏｗ”を論理値“０”に対応させて記載することがある。さらに、信号の論理を明確にする必要のある場合には、信号名の末尾に“−Ｐ”を付して正論理信号であることを示し、信号名の末尾に“−Ｎ”を付して負論理信号であることを示す。

以下、被駆動素子の群を、画像形成装置としての電子写真プリンタ（以下、「プリンタ」とも称する。）に用いられるＬＥＤ素子の列とした場合を例として説明する。

図１において、データ信号発生源としての印刷制御部１（プリンタ制御部）は、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、入出力ポート、及びタイマ等によって構成され、プリンタ内部に備えられる。

印刷制御部１は、画像処理部からの制御信号ＳＧ１、ビデオ信号ＳＧ２（ドットマップデータを一次元的に配列したもの）等によってプリンタ全体をシーケンス制御し、印刷動作を行う。

ＬＥＤヘッド１９には、複数のＬＥＤ素子を直線状に配列することができる。１個のＬＥＤ素子は、画像の１ドット（ピクセル）に対応する。ＬＥＤヘッド１９に備えられるＬＥＤ素子の数は、例えば、７６８０個とすることができるが、この数に限定されるものではない。

ＬＥＤヘッド１９は、後述するように２つのデータ入力ポート（第１のデータ入力ポート及び第２のデータ入力ポート）を備えており、第１のデータ入力ポートに対応するデータ信号としての印刷データ信号ＨＤ−ＤＡＴＡ１（第１の印刷データ信号）及びデータ信号としての印刷データ信号ＨＤ−ＤＡＴＡ２（第２の印刷データ信号）を含む。

ＬＥＤヘッド１９に備えられた２つのポートは、後述するようにそれぞれ４本の信号（信号線）を備えており、より具体的に記せば、第１のデータ入力ポートは、印刷データ信号ＨＤ−ＤＡＴＡ１３〜ＨＤ−ＤＡＴＡ１０を含み、第２のデータ入力ポートは、印刷データ信号ＨＤ−ＤＡＴＡ２３〜ＨＤ−ＤＡＴＡ２０を含む。

以下、煩雑さを避けるため、印刷データ信号ＨＤ−ＤＡＴＡ１３〜ＨＤ−ＤＡＴＡ１０を「印刷データ信号ＨＤ−ＤＡＴＡ１」と称することがあり、印刷データ信号ＨＤ−ＤＡＴＡ２３〜ＨＤ−ＤＡＴＡ２０を「印刷データ信号ＨＤ−ＤＡＴＡ２」と称することがある。さらに、印刷データ信号ＨＤ−ＤＡＴＡ１，ＨＤ−ＤＡＴＡ２をまとめて「印刷データ信号ＨＤ−ＤＡＴＡ」又は単に「印刷データ」と称することがある。

次に、図１に示される、電子写真プリンタの制御系１００による動作について説明する。
印刷制御部１は、制御信号ＳＧ１によって印刷指示を受信すると、定着器温度センサ２３によってヒータ２２ａを内蔵した定着器２２が使用可能な温度範囲にあるか否かを検出し、使用可能な温度範囲になければヒータ２２ａに通電し、使用可能な温度まで定着器２２を加熱する。次に、ドライバ２を介して現像・転写プロセス用モータ３（ＰＭ）を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源２５をオンにし、現像部としての現像器２７に含まれる帯電装置に電圧を印加する。

そして、用紙の有無を用紙残量センサ８によって検出され、用紙の種類を用紙サイズセンサ９によって検出され、セットされている用紙に合った用紙送りが開始される。

ここで、用紙送りモータ５（ＰＭ）には遊星ギア機構が接続されており、ドライバ４を介して双方向に回転させることが可能である。なお、用紙送りモータ５の回転方向を変えることにより、プリンタ内部の異なる紙送りローラを選択的に駆動することができる。

１ページの印刷開始毎に、用紙送りモータ５を最初に逆回転させて、セットされた用紙を用紙吸入口センサ６が検知するまで、予め設定された量だけ送る。続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送する。

印刷制御部１は、用紙が印刷可能な位置まで到達した時点において、図示しない画像処理部に対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。上位コントローラにおいてページ毎に編集され、印刷制御部１に受信されたビデオ信号ＳＧ２は、印刷データ信号ＨＤ−ＤＡＴＡ１，ＨＤ−ＤＡＴＡ２としてＬＥＤヘッド１９に転送される。

図１に示されるように、印刷制御部１は、印刷データ信号ＨＤ−ＤＡＴＡ１，ＨＤ−ＤＡＴＡ２を発光素子駆動システムに送信する。印刷データ信号ＨＤ−ＤＡＴＡ１，ＨＤ−ＤＡＴＡ２は、クロック信号ＨＤ−ＣＬＫと共にＬＥＤヘッド１９に入力され、例えばＡ３サイズの用紙に印刷可能であり１インチ当たり６００ドットの解像度を持つプリンタにおいては、７６８０ドット分のビットデータが、後述するフリップフロップ回路から成るシフトレジスタ中に順次転送される。

次に、ラッチ信号ＨＤ−ＬＯＡＤがＬＥＤヘッド１９に入力され、７６８０ドット分のビットデータは、後述するラッチ回路にラッチされる。続いて、ビットデータと印刷駆動信号ＨＤ−ＳＴＢ−Ｎ（ストローブ信号）とによって、ＬＥＤ素子のうち、Ｈｉｇｈ（高）レベルであるドットデータに対応するＬＥＤ素子が点灯する。

印刷制御部１は１ライン分のビデオ信号ＳＧ２を受信すると、ＬＥＤヘッド１９にラッチ信号ＨＤ−ＬＯＡＤを送信し、印刷データ信号ＨＤ−ＤＡＴＡをＬＥＤヘッド１９内に保持させる。また、印刷制御部１は上位コントローラから次のビデオ信号ＳＧ２を受信している最中においても、ＬＥＤヘッド１９に保持した印刷データ信号ＨＤ−ＤＡＴＡについて印刷することができる。

クロック信号ＨＤ−ＣＬＫは、印刷データ信号ＨＤ−ＤＡＴＡをＬＥＤヘッド１９に送信するための信号である。

ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。ＬＥＤヘッド１９からの発光はマイナス電位に帯電させられた感光体ドラム上に照射される。これにより、印刷される情報は感光体ドラムにおいて電位の上昇したドットとして潜像化される。そして、現像器２７において、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。

感光体ドラムの表面に形成されたトナー像は転写部としての転写器２８に送られる。

転写信号ＳＧ４によってプラス電位に転写用高圧電源２６がオンになり、転写器２８は、感光体ドラムと転写器２８との間隔を通過する用紙上にトナー像を転写する。印刷制御部１は、用紙サイズセンサ９、及び用紙吸入口センサ６の検知に対応して、用紙が転写器２８を通過している間だけ転写用高圧電源２６からの電圧を転写器２８に印加する。

トナー像が転写された用紙は、ヒータ２２ａを内蔵する定着器２２に当接して搬送され、定着器２２の熱によって用紙に定着される。

トナー像が定着された用紙は、更に搬送されてプリンタの印刷機構から用紙排出口センサ７を通過してプリンタの外部に排出される。

印刷が終了し、用紙が用紙排出口センサ７を通過すると、帯電用高圧電源２５による現像器２７への電圧の印加を終了し、同時に現像・転写プロセス用モータ３の回転を停止させる。以後、上記の動作を繰り返す。

〈ＬＥＤヘッド１９の構成〉
次に、ＬＥＤヘッド１９について、より具体的に説明する。
図２は、ＬＥＤヘッド１９を構成する、発光素子としてのＬＥＤアレイＣＨＰ１，ＣＨＰ２，…，ＣＨＰ４０及びこれを駆動する駆動制御素子としてのドライバＩＣ１０１_１，１０１_２，…，１０１_４０の接続関係を示すブロック図である。
ＬＥＤヘッド１９の内部構成は、ドライバＩＣ１０１_１，１０１_２，…，１０１_２０を含むブロック１と、ドライバＩＣ１０１_２１，１０１_２２，…，１０１_４０を含むブロック２とに区分され、図２では、ブロック１内の一部のドライバＩＣ１０１_１，１０１_２の構成及びドライバＩＣ１０１_１，１０１_２の周辺の構成が示されている。なお、ＬＥＤヘッド１９におけるブロック１及びブロック２は、それぞれにデータ入力ポートが備えられている。

実施の形態１の説明においては、Ａ３サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なＬＥＤヘッド１９を例として説明する。

図２に示されるように、ＬＥＤヘッド１９は、発光素子としてのＬＥＤアレイＣＨＰ１，ＣＨＰ２，…，ＣＨＰ４０（ＬＥＤアレイチップ）を有する。ただし、図２では、ＬＥＤアレイＣＨＰ３〜ＣＨＰ４０は省略されている。

なお、ＶＤＤは電源を示し、ＧＮＤはグランドを示し、ＶＲＥＦはＬＥＤ駆動のための駆動電流値を指令するための基準電圧であって、ＬＥＤヘッド１９内に備えられる基準電圧発生回路により発生される。

ＬＥＤヘッド１９に備えられるＬＥＤ素子の総数は７６８０ドットである。ＬＥＤ素子の総数を７６８０ドットとするために、４０個のＬＥＤアレイＣＨＰ１〜ＣＨＰ４０がＬＥＤヘッド１９に配列される。ＬＥＤアレイＣＨＰ１〜ＣＨＰ４０の各々は、ＬＥＤ素子Ｌ１，Ｌ２，…，Ｌ１９２を有する。すなわち、ＬＥＤアレイＣＨＰ１〜ＣＨＰ４０の各々が有するＬＥＤ素子の総数は１９２ドットである。

ＬＥＤアレイＣＨＰ１〜ＣＨＰ４０の構成は、互いに共通するので、ＬＥＤアレイＣＨＰ１〜ＣＨＰ４０の構成については、以下、ＬＥＤアレイＣＨＰ１を例として説明する。

ＬＥＤアレイＣＨＰ１において、ＬＥＤ素子Ｌ１のカソード端子はグランドＧＮＤに接続され、アノード端子は、ワイヤーボンディング配線等の手法により、ＬＥＤアレイＣＨＰ１と隣接して配置されたドライバＩＣ１０１_１の駆動出力端子ＤＯ１と接続される。ＬＥＤアレイＣＨＰ１における他のＬＥＤ素子Ｌ２〜Ｌ１９２についても同様に、それぞれグランドＧＮＤ及び駆動出力端子ＤＯ２〜ＤＯ１９２と接続される。

図２に示されるように、ＬＥＤヘッド１９は、ドライバＩＣ１０１_１，１０１_２，…，１０１_４０を有する。ドライバＩＣ１０１_１〜１０１_４０は、ＬＥＤアレイＣＨＰ１〜ＣＨＰ４０をそれぞれ駆動するドライバＩＣである。ドライバＩＣ１０１_１〜１０１_４０は、同一回路により構成することができ、隣接するドライバＩＣとカスケードに接続されている。ただし、図２では、ドライバＩＣ１０１_３〜１０１_４０は省略されている。

図２に示される印刷データ信号ＨＤ−ＤＡＴＡ１３〜１０は、図１に示される印刷データ信号ＨＤ−ＤＡＴＡ１に相当する。すなわち、印刷データ信号ＨＤ−ＤＡＴＡ１は、４本の信号であるＨＤ−ＤＡＴＡ１３，１２，１１，１０を含み、４個分のＬＥＤ素子のデータ（４画素）をクロック信号ＨＤ−ＣＬＫ毎に同時に送出することができる。このため、印刷制御部１から出力される印刷データ信号ＨＤ−ＤＡＴＡ１３〜１０は、クロック信号ＨＤ−ＣＬＫと共にＬＥＤヘッド１９に入力され、７６８０ドット分のビットデータが後述するフリップフロップ回路からなるシフトレジスタ中を順次転送される。なお、印刷データ信号ＨＤ−ＤＡＴＡ２は、４本の信号である印刷データ信号ＨＤ−ＤＡＴＡ２３，２２，２１，２０を含み、印刷データ信号ＨＤ−ＤＡＴＡ１３〜１０と同様にＬＥＤヘッド１９に入力される。

次に、ラッチ信号ＨＤ−ＬＯＡＤがＬＥＤヘッド１９に入力され、７６８０ドット分のビットデータはフリップフロップ回路に対応して備えられたラッチ回路にラッチされる。続いて、印刷駆動信号ＨＤ−ＳＴＢ−ＮがＬＥＤヘッド１９に入力されると、複数のＬＥＤ素子のうち、印刷データがＨｉｇｈレベルであるドットデータに対応するＬＥＤ素子が点灯する。

また、後述するように、ドライバＩＣ１０１_１〜１０１_４０の内部には、それぞれ、ＬＥＤ素子を駆動する複数のＬＥＤ駆動回路１１７と、ＬＥＤ駆動回路１１７によってＬＥＤを駆動させる駆動電流が一定となるように指令電圧を発する、制御電圧発生回路１１９とを備える。制御電圧発生回路１１９へ入力する基準電圧は、ＶＲＥＦ又はＶＲＥＦとする。

ドライバＩＣ１０１_１〜１０１_４０において、ＬＯＡＤ、ＣＬＫ、ＶＲＥＦ、ＳＴＢ、及びＧＮＤ端子は、それぞれ並列に接続されている。

図２において明らかなように、ＬＥＤヘッド１９には多数のＬＥＤアレイ（すなわち、ＬＥＤアレイＣＨＰ１〜４０）が搭載されるため、これらのＬＥＤアレイＣＨＰ１〜４０に製造バラツキによる特性変動があると、各ＬＥＤアレイ間及び同一ＬＥＤアレイ内の各ＬＥＤ素子間において、発光パワーに変動を生じ、感光体ドラムへの露光エネルギー量が変動する。

この様な現象は、感光体ドラムを現像するときのドット面積の変動となって現れ、印刷濃度にムラを生じる原因となるため望ましくない。そのため、ＬＥＤ素子の各ドットの駆動電流を、発光パワーが一定になるように調整することが行われることが通例であり、図２に示されるドライバＩＣ１０１_１〜１０１_４０においても、発光パワーが一定になるように調整するための回路手段が備えられている。

抵抗体としての抵抗３１１は、４本の印刷データ信号ＨＤ−ＤＡＴＡ１３〜１０が伝搬される配線（配線パターン）のそれぞれに備えられる。ただし、図２では、４本の印刷データ信号ＨＤ−ＤＡＴＡ１３〜ＨＤ−ＤＡＴＡ１０の配線の内、１本の配線のみを図示している。

〈ドライバＩＣの構成〉
次に、ドライバＩＣ１０１_１，１０１_２，…，１０１_４０の構成について具体的に説明する。
図３は、図２に示されるドライバＩＣ１０１_１の回路構成図である。ドライバＩＣ１０１_１〜１０１_４０は、互いに同じ構造であるので、ドライバＩＣ１０１_１〜１０１_４０の内、図３に示されるドライバＩＣ１０１_１の構成を例として説明する。

ドライバＩＣ１０１_１は、フリップフロップ回路ＦＦＡ１，ＦＦＡ２，…，ＦＦＡ４９と、フリップフロップ回路ＦＦＢ１，ＦＦＢ２，…，ＦＦＢ４９と、フリップフロップ回路ＦＦＣ１，ＦＦＣ２，…，ＦＦＣ４９と、フリップフロップ回路ＦＦＤ１，ＦＦＤ２，…ＦＦＤ４９とを有する。フリップフロップ回路ＦＦＡ１〜ＦＦＡ４９，ＦＦＢ１〜ＦＦＢ４９，ＦＦＣ１〜ＦＦＣ４９，ＦＦＤ１〜ＦＦＤ４９は、シフトレジスタを構成する。

ドライバＩＣ１０１_１は、ラッチ素子ＬＴＡ１，ＬＴＢ１，ＬＴＣ１，ＬＴＤ１，ＬＴＡ２，ＬＴＢ２，ＬＴＣ２，ＬＴＤ２，…，ＬＴＡ４８，ＬＴＢ４８，ＬＴＣ４８，ＬＴＤ４８を有する。ラッチ素子ＬＴＡ１，ＬＴＢ１，ＬＴＣ１，ＬＴＤ１，ＬＴＡ２，ＬＴＢ２，ＬＴＣ２，ＬＴＤ２，…，ＬＴＡ４８，ＬＴＢ４８，ＬＴＣ４８，ＬＴＤ４８は、全体でラッチ回路を構成する。

ドライバＩＣ１０１_１は、さらに、複数のメモリ回路１１６（ＭＥＭブロック）、複数のＬＥＤ駆動回路１１７（ＤＲＶブロック）、セレクタ回路１１８（ＳＥＬブロック）、制御回路１１５（ＣＴＲＬブロック）、及び制御電圧発生回路１１９（ＡＤＪブロック）を有する。

メモリ回路１１６（メモリセル回路）には、ＬＥＤの光量ばらつき補正の補正データ（ドット補正データ）、ＬＥＤアレイ毎の光量補正データ（チップ補正データ）、又はドライバＩＣ毎の固有データが格納される。

ＬＥＤ駆動回路１１７は、ＬＥＤアレイＣＨＰ１〜４０（具体的には、ＬＥＤ素子Ｌ１〜Ｌ１９２）を駆動させるための駆動電流をＬＥＤアレイＣＨＰ１〜４０に供給する駆動回路である。

制御回路１１５は、各補正データをメモリ回路１１６にデータ書き込みするときの書き込み指令信号を発生する。

制御電圧発生回路１１９は、ＶＲＥＦ端子より入力された基準電圧値ＶＲＥＦを受けて、ＬＥＤを駆動させるための制御電圧（Ｖｃｏｎｔｒｏｌ）を発生させる。基準電圧値ＶＲＥＦは、レギュレータ回路等により発生させられ、ＬＥＤの全点灯駆動時のように電源電圧が一瞬降下するような状況においても、基準電圧ＶＲＥＦは所定値に維持することができ、ＬＥＤ駆動電流の低下は発生しない。

ドライバＩＣ１０１_１は、さらに、プルアップ抵抗１１１、ストローブ端子ＳＴＢに接続されるインバータ回路１１２，１１３は、及びＮＡＮＤ回路１１４を有する。

ドライバＩＣ１０１_１には、配線パターンにより伝搬される印刷データ信号ＨＤ−ＤＡＴＡ１が入力される第２の入力端子としてのデータ入力端子ＤＡＴＡＩ０，ＤＡＴＡＩ１，ＤＡＴＡＩ２，ＤＡＴＡＩ３が備えられている。

フリップフロップ回路ＦＦＡ１〜ＦＦＡ４９は、カスケード接続されている。ドライバＩＣ１０１_１のデータ入力端子ＤＡＴＡＩ０は、フリップフロップ回路ＦＦＡ１のデータ入力端子Ｄに接続される。フリップフロップ回路ＦＦＡ４８及びフリップフロップ回路ＦＦＡ４９のデータ出力は、セレクタ回路１１８に入力される。セレクタ回路１１８の出力端子Ｙ０は、ドライバＩＣ１０１_１のデータ出力端子ＤＡＴＡＯ０に接続されている。

同様に、フリップフロップ回路ＦＦＢ１〜ＦＦＢ４９，ＦＦＣ１〜ＦＦＣ４９，ＦＦＤ１〜ＦＦＤ４９もそれぞれカスケード接続されている。ドライバＩＣ１０１_１のデータ入力端子ＤＡＴＡＩ１，ＤＡＴＡＩ２，ＤＡＴＡＩ３は、フリップフロップ回路ＦＦＢ１，ＦＦＣ１，ＦＦＤ１のデータ入力端子Ｄにそれぞれ接続されている。以下、第２の入力端子としてのデータ入力端子ＤＡＴＡＩ０，ＤＡＴＡＩ１，ＤＡＴＡＩ２，ＤＡＴＡＩ３をまとめて「データ入力端子ＤＡＴＡＩ」、「入力端子ＤＡＴＡＩ」「データ入力端子ＤＡＴＡＩ３〜０」、又は「入力端子ＤＡＴＡＩ３〜０」とも称する。

図３に示されるフリップフロップ回路ＦＦＢ４８，ＦＦＢ４９，ＦＦＣ４８，ＦＦＣ４９，ＦＦＤ４８，ＦＦＤ４９からの出力もセレクタ回路１１８に入力され、ドライバＩＣ１０１_１のデータ出力端子ＤＡＴＡＯ１、ＤＡＴＡＯ２、ＤＡＴＡＯ３にそれぞれ接続されている。従って、フリップフロップ回路ＦＦＡ１〜ＦＦＡ４９，ＦＦＢ１〜ＦＦＢ４９，ＦＦＣ１〜ＦＦＣ４９，ＦＦＤ１〜ＦＦＤ４９は、それぞれ４９段のシフトレジスタ回路を構成しており、セレクタ回路１１８によりシフトレジスタのシフト段数を４８段と４９段とに切り替えることができる。

これによりドライバＩＣ１０１_１のデータ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３は、図２に示されるように、次段のドライバＩＣ１０１_２のデータ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３にそれぞれ接続されることになる。従って、ドライバＩＣ１０１_１〜１０１_２０の全てにより構成されるシフトレジスタは、印刷制御部１から初段のドライバＩＣ１０１_１に入力される印刷データ信号ＨＤ−ＤＡＴＡ１３〜ＨＤ−ＤＡＴＡ１０をクロック信号ＨＤ−ＣＬＫに同期してシフトさせる４８×２０段又は４９×２０段のシフトレジスタ回路を構成する。

同様に、ドライバＩＣ１０１_２１〜１０１_４０の全てにより構成されるシフトレジスタは、印刷制御部１から初段のドライバＩＣ１０１_２１に入力される印刷データ信号ＨＤ−ＤＡＴＡ２３〜ＨＤ−ＤＡＴＡ２０をクロック信号ＨＤ−ＣＬＫに同期してシフトさせる４８×２０段又は４９×２０段のシフトレジスタ回路を構成する。

ストローブ端子ＳＴＢに入力される負論理の印刷駆動信号ＨＤ−ＳＴＢ−Ｎは、インバータ回路１１２を介して正論理化されてＳＴＢ−Ｐ信号が生成され、ＮＡＮＤ回路１１４に入力される。また、端子ＬＯＡＤから入力されるラッチ信号ＬＯＡＤ−ＰがＮＡＮＤ回路１１４に入力されることにより、ＬＥＤ駆動回路１１７に対する駆動のオンオフを制御する信号ＤＲＶ−ＯＮ−Ｐが生成される。

〈メモリ回路１１６（ＭＥＭブロック）の構成〉
図４は、図３に示されるメモリ回路１１６の回路構成図である。
なお、実施の形態１の構成においては、ＬＥＤ光量補正のためのドット補正データは４ビットであり、ＬＥＤ駆動電流をドット毎に１６段階に調整することで光量補正を行うものとしている。

図４には、図３に示される複数のメモリ回路１１６（複数のＭＥＭブロック）の内の隣接する２個（２ドット）のＭＥＭブロック１５１，１５２が示されている。ＭＥＭブロック１５１には、奇数番目のドット（例えば、ドットＮｏ．１）の補正データが格納され、ＭＥＭブロック１５２には、偶数番目のドット（例えば、ドットＮｏ．２）の補正データが格納される。

以下、ＭＥＭブロック（メモリセル）の構成例として、図４に示されるＭＥＭブロック１５１の構成について説明するが、ＭＥＭブロック１５２の構成も、ＭＥＭブロック１５１の構成と同じである。

ＭＥＭブロック１５１は、バッファ回路１６９と、補正メモリセルを構成するインバータ１５３〜１６０と、ＮＭＯＳトランジスタ１６１〜１６８と、インバータ回路１７０とをそれぞれ備えている。

インバータ回路１７０の入力端子は、バッファ回路１６９の出力端子と接続されている。

また、ＭＥＭブロック１５１は、補正データ入力端子Ｄと、メモリセル選択端子Ｗ０〜Ｗ３と、補正データ出力端子Ｑ３〜Ｑ０を備えている。

図４に示されるＭＥＭブロック１５１の補正データ入力端子Ｄは、図３に示されるフリップフロップ回路ＦＦＡ１，ＦＦＢ１，ＦＦＣ１，ＦＦＤ１，ＦＦＡ２，…，ＦＦＡ４８，ＦＦＢ４８，ＦＦＣ４８，ＦＦＤ４８等の補正データ出力端子Ｑにそれぞれ接続されている。

メモリセル選択端子Ｗ０〜Ｗ３には制御回路１１５からの書き込み制御信号Ｗ０〜Ｗ３が、それぞれ入力される。

バッファ回路１６９の入力端子は、補正データ入力端子Ｄとなっており、バッファ回路１６９の出力端子は、ＮＭＯＳトランジスタ１６１，１６３，１６５，１６７の第１端子に接続されている。

インバータ１５３とインバータ１５４、インバータ１５５とインバータ１５６、インバータ１５７とインバータ１５８、インバータ１５９とインバータ１６０は、それぞれ直列に接続され、それぞれがメモリセルを形成している。

ＮＭＯＳトランジスタ１６１とＮＭＯＳトランジスタ１６２、ＮＭＯＳトランジスタ１６３とＮＭＯＳトランジスタ１６４、ＮＭＯＳトランジスタ１６５とＮＭＯＳトランジスタ１６６、ＮＭＯＳトランジスタ１６７とＮＭＯＳトランジスタ１６８は、それぞれ直列に接続され、直列接続の一端はバッファ回路１６９の出力とそれぞれ接続されている。

インバータ回路１７０の出力は、ＮＭＯＳトランジスタ１６２，１６４，１６６，１６８の第１端子に接続されている。

ＮＭＯＳトランジスタ１６１，１６２のゲート端子は、メモリセル選択端子Ｗ０に接続されている。ＮＭＯＳトランジスタ１６３，１６４のゲート端子は、メモリセル選択端子Ｗ１に接続されている。ＮＭＯＳトランジスタ１６５，１６６のゲート端子は、メモリセル選択端子Ｗ２に接続されている。ＮＭＯＳトランジスタ１６７，１６８のゲート端子は、メモリセル選択端子Ｗ３に接続されている。

インバータ１５３からの出力は補正データ出力端子Ｑ０に接続される。インバータ１５５からの出力は補正データ出力端子Ｑ１に接続される。インバータ１５７からの出力は補正データ出力端子Ｑ２に接続される。インバータ１５９からの出力は補正データ出力端子Ｑ３に接続される。

〈ＬＥＤ駆動回路１１７の構成〉
図５は、図３に示されるＬＥＤ駆動回路１１７の回路構成図である。
ＬＥＤ駆動回路１１７は、ＰＭＯＳトランジスタ２００，２０１，…，２０５と、ＮＭＯＳトランジスタ２０６と、ＮＡＮＤ回路２１０，２１１，…，２１３と、ＮＯＲ回路２０７とを備える。

ＬＥＤ駆動回路１１７は、さらに、印刷データ入力端子Ｅ（負論理）と、ＬＥＤ駆動のオンオフを指令する入力端子Ｓ（負論理）と、入力端子Ｖと、補正データ入力端子Ｑ０〜Ｑ３と、駆動電流出力端子Ｄ０とを備える。

ＬＥＤ駆動回路１１７の印刷データ入力端子Ｅは、図３に示されるラッチ素子ＬＴＡ１〜ＬＴＤ１，ＬＴＡ２〜ＬＴＤ２，…，ＬＴＡ４８〜ＬＴＤ４８のＱＮ出力端子と接続される。

ＬＥＤ駆動回路１１７の入力端子Ｑ３〜Ｑ０は、図３に示されるメモリ回路１１６（例えば、図４に示されるＭＥＭブロック１５１）からの補正データ出力端子Ｑ３〜Ｑ０に接続されている。

ＬＥＤ駆動回路１１７の端子Ｓには、図３に示されるＮＡＮＤ回路１１４から出力されるＬＥＤ駆動のオンオフ指令信号ＤＲＶ−ＯＮ−Ｎが入力される。

ＬＥＤ駆動回路１１７の端子Ｖには、図３に示される制御電圧発生回路１１９からの制御電圧Ｖｃｏｎｔｒｏｌが入力される。

ＬＥＤ駆動回路１１７の駆動電流出力端子ＤＯは、例えば、ボンディングワイヤーによりＬＥＤ素子のアノードと接続される。

ＮＯＲ回路２０７の２個の入力端子は、それぞれ端子Ｓ及び端子Ｅ（印刷データ入力端子）に接続されている。

ＮＡＮＤ回路２１０〜２１３の第１入力端子は、ＮＯＲ回路２０７の出力端子に接続されている。ＮＡＮＤ回路２１０〜２１３の第２入力端子は、それぞれメモリ回路１１６（例えば、図４に示されるＭＥＭブロック１５１）の補正データ出力端子Ｑ０〜Ｑ３に接続されている。

ＰＭＯＳトランジスタ２００〜２０３のゲート端子は、それぞれＮＡＮＤ回路２１０〜２１３の出力端子に接続されている。ＰＭＯＳトランジスタ２００〜２０４のソース端子は電源ＶＤＤに接続され、ＰＭＯＳトランジスタ２００〜２０４のドレーン端子は、駆動電流出力端子ＤＯに接続されている。

ＮＡＮＤ回路２１０〜２１３及びＮＯＲ回路２０７の電源は、電源ＶＤＤと接続される。ＮＡＮＤ回路２１０〜２１３及びＮＯＲ回路２０７のグランドＧＮＤは、端子Ｖと接続され、所定の電位Ｖｃｏｎｔｒｏｌに保たれる。

後述するように電源ＶＤＤの電位と電位Ｖｃｏｎｔｒｏｌとの電位差はＰＭＯＳトランジスタ２００〜２０４がオンするときのゲート・ソース間電圧に略等しく、この電圧を変化させることでＰＭＯＳトランジスタ２００〜２０４のドレーン電流を調整することが可能となる。

図３に示される制御電圧発生回路１１９は、基準電圧回路から基準電圧ＶＲＥＦを受けて、ＰＭＯＳトランジスタ２００〜２０４等のドレーン電流が所定値となるように制御電圧Ｖｃｏｎｔｒｏｌを制御するために設けられている。

次に、図５に示されるＬＥＤ駆動回路１１７の動作について説明する。
印刷データがオン（このとき端子Ｅの入力レベルはＬｏｗ）であり、ＬＥＤの駆動オンオフの指令信号ＳがＬｏｗとなって駆動オンを指令しているとき、ＮＯＲ回路２０７の出力はＨｉｇｈとなる。このとき入力端子Ｑ３〜Ｑ０の端子データに従いＮＡＮＤ回路２１０〜２１３の出力信号レベル、及びＰＭＯＳトランジスタ２０５とＮＭＯＳトランジスタ２０６とで構成されるインバータの出力はＶＤＤ電位又はＶｃｏｎｔｒｏｌ電位となる。

ＰＭＯＳトランジスタ２０４は、ＬＥＤアレイ（例えば、ＬＥＤアレイＣＨＰ１）に主たる駆動電流を供給する主駆動トランジスタであり、ＰＭＯＳトランジスタ２００〜２０３は、ＬＥＤ素子Ｌ１〜Ｌ１９２の駆動電流をドット毎に調整して光量補正するための補助駆動トランジスタである。

主駆動トランジスタであるＰＭＯＳトランジスタ２０４は、印刷データに従って駆動される。

補助駆動トランジスタであるＰＭＯＳトランジスタ２００〜２０３は、ＮＯＲ回路２０７の出力がＨｉｇｈレベルであるときに、メモリ回路１１６（補正メモリ回路）の補正データ出力端子Ｑ０〜Ｑ３の出力に従って選択的に駆動される。つまり、主駆動トランジスタであるＰＭＯＳトランジスタ２０４と共に、補正データ出力端子Ｑ０〜Ｑ３の出力に従ってＰＭＯＳトランジスタ２００〜２０３が選択的に駆動され、ＰＭＯＳトランジスタ２０４のドレーン電流に、選択された補助駆動トランジスタであるＰＭＯＳトランジスタ２００〜２０３の各ドレーン電流が加算された駆動電流が、駆動電流出力端子ＤＯからＬＥＤアレイ（例えば、ＬＥＤアレイＣＨＰ１）に供給される。

ＰＭＯＳトランジスタ２００〜２０３が駆動されているとき、ＮＡＮＤ回路２１０〜２１３の出力はＬｏｗレベル（すなわち、ほぼ制御電圧Ｖｃｏｎｔｒｏｌに等しいレベル）にあるので、ＰＭＯＳトランジスタ２００〜２０３のゲート電位は、ほぼ制御電圧Ｖｃｏｎｔｒｏｌに等しくなる。このとき、ＰＭＯＳトランジスタ２０５はオフ状態にあり、ＮＭＯＳトランジスタ２０６はオン状態にあって、ＰＭＯＳトランジスタ２０４のゲート電位もまたほぼ制御電圧Ｖｃｏｎｔｒｏｌに等しくなる。従って、ＰＭＯＳトランジスタ２００〜２０４のドレーン電流値を、制御電圧Ｖｃｏｎｔｒｏｌにより一括して調整することができる。このとき、ＮＡＮＤ回路２１０〜２１３は、電源電位ＶＤＤを電源とし、グランド電位Ｖｃｏｎｔｒｏｌをグランド電位として動作していることになる。

〈制御回路１１５の構成〉
図６は、図３に示される制御回路１１５の回路構成図である。

制御回路１１５は、フリップフロップ回路２２１，２２２，２２４，２２５と、ＮＯＲ回路２２３と、ＡＮＤ回路２３０，２３１，２３２，２３３とを有する。

フリップフロップ回路２２１，２２２，２２４，２２５の負論理リセット端子Ｒは、ＬＯＡＤ端子と接続されてラッチ信号ＬＯＡＤ−Ｐが入力される。フリップフロップ回路２２１，２２２のクロック端子は、ＳＴＢ端子と接続されてＳＴＢ−Ｐ信号が入力される。フリップフロップ回路２２１，２２２のＱ出力は、ＮＯＲ回路２２３の入力と接続され、ＮＯＲ回路２２３の出力は、フリップフロップ回路２２１のＤ入力と接続されている。フリップフロップ回路２２４，２２５のクロック端子はフリップフロップ回路２２１のＱ出力に接続され、フリップフロップ回路２２４の端子Ｄはフリップフロップ回路２２５の端子Ｑと接続され、フリップフロップ回路２２５の端子Ｄはフリップフロップ回路２２４の出力端子ＱＮと接続される。

ＡＮＤ回路２３３の第１入力はフリップフロップ回路２２５の端子Ｑと接続され、第２入力はフリップフロップ回路２２４の端子ＱＮと接続される。ＡＮＤ回路２３２の第１入力はフリップフロップ回路２２５の端子Ｑと接続され、第２入力はフリップフロップ回路２２４の端子Ｑと接続される。ＡＮＤ回路２３１の第１入力はフリップフロップ回路２２５の端子ＱＮと接続され、第２入力はフリップフロップ回路２２４の端子Ｑと接続される。ＡＮＤ回路２３０の第１入力はフリップフロップ回路２２５の端子ＱＮと接続され、第２入力はフリップフロップ回路２２４の端子ＱＮと接続される。

ＡＮＤ回路２３０〜２３３の第３入力はフリップフロップ回路２２２のＱ出力と接続される。ＡＮＤ回路２３０〜２３３の出力端子は、図３に示されるメモリ回路１１６（例えば、図４に示されるＭＥＭブロック１５１）のメモリセル選択端子Ｗ０，Ｗ１，Ｗ２，Ｗ３端子とそれぞれ接続され、メモリ回路１１６への書き込み指令信号となる。

〈制御電圧発生回路１１９の構成〉
図７は、図３に示される制御電圧発生回路１１９の回路構成図である。制御電圧発生回路１１９は、ドライバＩＣチップ毎に１回路ずつ備えられる。

図７に示されるように、制御電圧発生回路１１９は、演算増幅器２５１と、ＰＭＯＳトランジスタ２５２と、抵抗切り替え回路２５３（ＲＤＥＣ）とを有する。

ＰＭＯＳトランジスタ２５２のソースは電源ＶＤＤに接続され、ゲート端子は演算増幅器２５１の出力端子に接続されると共に端子Ｖに接続される。ＰＭＯＳトランジスタ２５２のゲート長は、図５に示されるＰＭＯＳトランジスタ２００〜２０４のゲート長と等しく構成されている。

演算増幅器２５１の反転入力端子は、ＶＲＥＦ端子に接続されて電位ＶＲＥＦが印加され、非反転入力端子はＰＭＯＳトランジスタ２５２のドレーン端子と接続されるとともに、後述する抵抗切り替え回路２５３の端子Ｒと接続されている。

演算増幅器２５１の出力端子はＰＭＯＳトランジスタ２５２のゲート端子と接続されるとともに、端子Ｖに接続され、図５に示されるＬＥＤ駆動回路１１７に接続され、制御電圧Ｖｃｏｎｔｒｏｌを出力する。制御電圧Ｖｃｏｎｔｒｏｌは、ＬＥＤ駆動回路１１７への制御電圧である。制御電圧Ｖｃｏｎｔｒｏｌの値は、例えば、電源電圧ＶＤＤが５Ｖのとき、略３Ｖとなる。ただし、制御電圧Ｖｃｏｎｔｒｏｌの値は、電源電圧ＶＤＤの増減に応じて上下する。

抵抗切り替え回路２５３の入力端子Ｓ３〜Ｓ０は、図３に示されるメモリ回路１１６（例えば、図４に示されるＭＥＭブロック１５１）の出力端子Ｑ３〜Ｑ０とそれぞれ接続されており、４本の各端子間における論理信号レベルの１６通りの組み合わせに応じて、内部の抵抗を１６段階に切り替えて、端子Ｒとグランドとの間の抵抗値を１６段階に調整することができる。

図７に示される構成においては、演算増幅器２５１、抵抗切り替え回路２５３、及びＰＭＯＳトランジスタ２５２で構成される回路により、フィードバック制御回路を構成しており、演算増幅器２５１の非反転入力端子の電位は略ＶＲＥＦと等しくなるように制御される。このため、ＰＭＯＳトランジスタ２５２のドレーン電流Ｉｒｅｆは、抵抗切り替え回路２５３の抵抗値（例えば、１６段階のＲ０〜Ｒ１５）と、演算増幅器２５１に入力される基準電圧ＶＲＥＦとから決定される。

さらに具体的に説明すれば、入力端子Ｓ３〜Ｓ０の論理値が“１１１１”であり、補正状態が最大と指令されているとき、抵抗切り替え回路２５３の端子ＲとグランドＧＮＤとの間の抵抗をＲ１５とすると、ＰＭＯＳトランジスタ２５２のドレーン電流Ｉｒｅｆは、
Ｉｒｅｆ＝ＶＲＥＦ／Ｒ１５
となる。

一方、入力端子Ｓ３〜Ｓ０の論理値が“０１１１”であり、補正状態の中心が指令されているとき、抵抗切り替え回路２５３の端子ＲとグランドＧＮＤとの間の抵抗をＲ７とすると、ＰＭＯＳトランジスタ２５２のドレーン電流Ｉｒｅｆは、
Ｉｒｅｆ＝ＶＲＥＦ／Ｒ７
となる。

さらに、入力端子Ｓ３〜Ｓ０の論理値が“００００”であり、補正状態の最小が指令されているとき、抵抗切り替え回路２５３の端子ＲとグランドＧＮＤとの間の抵抗をＲ０とすると、ＰＭＯＳトランジスタ２５２のドレーン電流Ｉｒｅｆは、
Ｉｒｅｆ＝ＶＲＥＦ／Ｒ０
となる。

図５に示されるＰＭＯＳトランジスタ２００〜２０４のゲート長とＰＭＯＳトランジスタ２５２のゲート長とは等しく構成され、ＰＭＯＳトランジスタ２００〜２０４及びＰＭＯＳトランジスタ２５２は飽和領域で動作するように制御されているので、各トランジスタはカレントミラーの関係となり、ＰＭＯＳトランジスタ２００〜２０４がオンとなるときＰＭＯＳトランジスタ２５２のドレーン電流Ｉｒｅｆに比例するドレーン電流を生じる。この結果、入力端子Ｓ３〜Ｓ０に与える論理値状態によりＰＭＯＳトランジスタ２５２のドレーン電流Ｉｒｅｆ電流を１６段階に調整することができ、図５に示されるＰＭＯＳトランジスタ２００〜２０４のドレーン電流もまた１６段階に調整可能とすることができる。

〈発光素子駆動システムの構成〉
図８は、ＬＥＤヘッド１９及び印刷制御部１の要部構成及び接続関係を示すブロック図である。
実施の形態１で説明するＬＥＤヘッド１９は、一例としてＡ３サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なＬＥＤヘッドの具体的な構成を説明する。

発光素子駆動システムは、複数のＬＥＤアレイＣＨＰ１〜ＣＨＰ４０と、ＬＥＤアレイＣＨＰ１〜ＣＨＰ４０を駆動するドライバＩＣ１０１_１〜１０１_４０と、ドライバＩＣ１０１_１〜１０１_４０に印刷データ信号ＨＤ−ＤＡＴＡを伝搬する配線パターン３１３，３１４とを有するＬＥＤヘッド１９と、印刷制御部１から配線パターン３１３，３１４に印刷データ信号ＨＤ−ＤＡＴＡを伝搬させるケーブルとしての接続ケーブル３１５，３１６（信号ケーブル）とを備える。

ＬＥＤヘッド１９は、接続ケーブル３１５，３１６により伝搬される印刷データ信号ＨＤ−ＤＡＴＡ１，ＨＤ−ＤＡＴＡ２がそれぞれ入力される第１の入力端子（接続コネクタ）としてのＬＥＤヘッド部コネクタ３１９，３２０を有する。ＬＥＤヘッド１９と印刷制御部１とは、ＬＥＤヘッド部コネクタ３１９，３２０（入力コネクタ端子）を介して互いに接続されている。なお、図８においては接続ケーブル３１５と接続ケーブル３１６とを独立したものとして図示しているが、ひとつの集合体とした接続ケーブルとすることもできる。接続コネクタ３０３及び接続コネクタ３０４、並びにＬＥＤヘッド部コネクタ３１９及びＬＥＤヘッド部コネクタ３２０についても同様である。

配線パターン３１３，３１４は、ＬＥＤヘッド１９内のプリント配線板上に備えられる。ＬＥＤヘッド１９は、配線パターン３１３，３１４にそれぞれ直列に接続される抵抗体としての抵抗３１１，３１２を有する。抵抗３１１は、ＬＥＤヘッド部コネクタ３１９とドライバＩＣ１０１_１の入力端子ＤＡＴＡＩとの間に備えられる。抵抗３１２は、ＬＥＤヘッド部コネクタ３２０とドライバＩＣ１０１_２１の入力端子ＤＡＴＡＩとの間に備えられる。抵抗３１１は、ＬＥＤヘッド部コネクタ３１９とドライバＩＣ１０１_１の入力端子ＤＡＴＡＩとの間において、ＬＥＤヘッド部コネクタ３１９の近傍に備えられることが望ましい。抵抗３１２は、ＬＥＤヘッド部コネクタ３２０とドライバＩＣ１０１_２１の入力端子ＤＡＴＡＩとの間において、ＬＥＤヘッド部コネクタ３２０の近傍に備えられることが望ましい。

ただし、抵抗３１１を除く配線パターン３１３の特性インピーダンスは、接続ケーブル３１５の特性インピーダンスよりも高い。同様に、抵抗３１２を除く配線パターン３１４の特性インピーダンスは、接続ケーブル３１６の特性インピーダンスよりも高い。

配線パターン３１３に抵抗３１１を挿入することにより、ＬＥＤヘッド部コネクタ３１９から配線パターン３１３を見たときの特性インピーダンスを接続ケーブル３１５の特性インピーダンスに近づけることができる。同様に、配線パターン３１４に抵抗３１２を挿入することにより、ＬＥＤヘッド部コネクタ３２０から配線パターン３１４を見たときの特性インピーダンスを接続ケーブル３１６の特性インピーダンスに近づけることができる。

ＬＥＤヘッド１９は、ＬＥＤ素子の総数が７６８０ドットとなるように構成される。そのため、ＬＥＤヘッド１９には、例えば、４０個のＬＥＤアレイＣＨＰ１〜４０が配列される。ＬＥＤアレイＣＨＰ１〜４０の各々は、１９２個のＬＥＤ素子（ＬＥＤ素子Ｌ１〜Ｌ１９２）を含む。ＬＥＤ素子Ｌ１〜Ｌ１９２の各々のカソード端子はグランドＧＮＤに接続され、各アノード端子は、図２に示されるように、ワイヤーボンディング配線等により、隣接して配置されたドライバＩＣ１０１_１〜１０１_４０の駆動出力端子ＤＯ１〜ＤＯ１９２（ＬＥＤ駆動端子）とそれぞれ接続される。

印刷制御部１は、ＡＳＩＣ−ＬＳＩ（特定用途向け集積回路）３００を有する。なお、ＡＳＩＣ−ＬＳＩ３００は、印刷制御部１におけるデータ信号発生源でもある。

印刷制御部１は、接続ケーブル３１５，３１６がそれぞれ接続される接続コネクタ３０３，３０４を有する。

ＡＳＩＣ−ＬＳＩ３００は、２系統のデータ出力端子Ｄ１，Ｄ２を備え、それぞれ抵抗３０１，３０２を介してＬＥＤヘッド１９と接続されている。

印刷データ信号ＨＤ−ＤＡＴＡ１，ＨＤ−ＤＡＴＡ２は、接続ケーブル３１５，３１６によりそれぞれ伝送される。

ＬＥＤヘッド１９に備えられるドライバＩＣ１０１_１〜１０１_４０は、通常、ＣＭＯＳ半導体製造プロセスを用いて作成され、ＬＥＤアレイＣＨＰ１〜ＣＨＰ４０をそれぞれ駆動する。

図８に示されるように、印刷データ信号ＨＤ−ＤＡＴＡは、２つのポートに分けられ、第１ポートの信号である印刷データ信号ＨＤ−ＤＡＴＡ１は、印刷データ信号ＨＤ−ＤＡＴＡ１３〜１０を含み、第２ポートの信号である印刷データ信号ＨＤ−ＤＡＴＡ２は、印刷データ信号ＨＤ−ＤＡＴＡ２３〜２０を含む。

印刷データ信号ＨＤ−ＤＡＴＡ１，ＨＤ−ＤＡＴＡ２は、クロック信号ＨＤ−ＣＬＫと共にＬＥＤヘッド１９に入力される。具体的には、印刷データ信号ＨＤ−ＤＡＴＡ１は、ドライバＩＣ１０１_１に入力され、印刷データ信号ＨＤ−ＤＡＴＡ２は、ドライバＩＣ１０１_２１に入力される。

ＬＥＤヘッド１９は、例えば、Ａ３サイズの用紙に印刷するプリンタに適用可能である。ＬＥＤヘッド１９を、例えば、１インチ当たり６００ドットの解像度を持つプリンタに適用する場合、総計７６８０ドット分のビットデータが、後述するフリップフロップ回路から成るシフトレジスタ中に順次転送される。

ＬＥＤヘッド１９には、ラッチ信号ＨＤ−ＬＯＡＤが入力され、ビットデータは、後述するラッチ回路にラッチされる。続いて、ビットデータと印刷駆動信号ＨＤ−ＳＴＢ−Ｎとによって、ＬＥＤ素子のうち、Ｈｉｇｈ（高）レベルであるドットデータに対応するものが点灯される。

図８に示されるように、ＬＥＤヘッド１９において、ドライバＩＣ１０１_１〜１０１_４０は、ドライバＩＣ１０１_１〜１０１_２０を含むブロック１とドライバＩＣ１０１_２１〜１０１_４０を含むブロック２とに区分される。ドライバＩＣ１０１_１は、ブロック１において、カスケードに接続された複数のドライバＩＣの内の初段のドライバＩＣである。ドライバＩＣ１０１_２１は、ブロック２において、カスケードに接続された複数のドライバＩＣの内の初段のドライバＩＣである。

ＡＳＩＣ−ＬＳＩ３００のデータ出力端子Ｄ１から出力されるデータ信号は、抵抗３０１、ＬＥＤヘッド部コネクタ３１９、抵抗３１１、及び配線パターン３１３を通してドライバＩＣ１０１_１の入力端子ＤＡＴＡＩに入力される。ドライバＩＣ１０１_１からドライバＩＣ１０１_２０までの間は、カスケード接続される。例えば、ドライバＩＣ１０１_１の出力端子ＤＡＴＡＯは、隣接するドライバＩＣ１０１_２の入力端子ＤＡＴＡＩに接続され、以下同様に、ドライバＩＣ１０１_２０まで接続されることにより、データ出力端子Ｄ１から出力されるデータ信号が伝達される。

同様に、ＡＳＩＣ−ＬＳＩ３００のデータ出力端子Ｄ２から出力されるデータ信号は、抵抗３０２、ＬＥＤヘッド部コネクタ３２０、抵抗３１２、及び配線パターン３１４を通してドライバＩＣ１０１_２１の入力端子ＤＡＴＡＩに入力される。ドライバＩＣ１０１_２１からドライバＩＣ１０１_４０までの間は、カスケード接続される。例えば、ドライバＩＣ１０１_２１の出力端子ＤＡＴＡＯは、隣接するドライバＩＣ１０１_２２の入力端子ＤＡＴＡＩに接続され、以下同様にドライバＩＣ１０１_４０まで接続されることにより、データ出力端子Ｄ２から出力されるデータ信号は、ドライバＩＣ１０１_２１からドライバＩＣ１０１_４０まで伝達される。

図８に示される印刷データ信号ＨＤ−ＤＡＴＡ１，ＨＤ−ＤＡＴＡ２は、それぞれ４本の印刷データ信号を含み、隣接するＬＥＤ４素子（４画素）分のデータをクロック信号毎に同時に送出することができる。

図８に示される例では、抵抗３１２とドライバＩＣ１０１_２１との間の距離は、抵抗３１１とドライバＩＣ１０１_１との間の距離もよりも長い。言い換えると、配線パターン３１４は、配線パターン３１３よりも長い。

〈ＬＥＤヘッド１９のプリント基板パターンの構成〉
図９（ａ）は、図８に示されるＬＥＤヘッド１９のプリント配線板３２１上の構成を拡大して示す拡大平面図である。図９（ｂ）は、図９（ａ）に示されるＬＥＤヘッド１９の断面図である。

図９（ａ）には、ＬＥＤヘッド１９が有するドライバＩＣ１０１_１〜１０１_４０の内、ドライバＩＣ１０１_１〜１０１_３のみが示され、同様に、ＬＥＤアレイＣＨＰ１〜４０の内、ＬＥＤアレイＣＨＰ１〜ＣＨＰ３のみが示されている。

印刷制御部１とＬＥＤヘッド１９とは、接続ケーブル３１５，３１６及び接続コネクタとしてのＬＥＤヘッド部コネクタ３１９，３２０により接続されている。ＬＥＤヘッド部コネクタ３１９，３２０は、ＬＥＤヘッド１９の基板上に備えられる。

ＬＥＤヘッド１９は、ドライバＩＣ１０１_１〜１０１_４０等の回路部品を搭載するプリント基板としてのプリント配線板３２１を有する。プリント配線板３２１上には、ドライバＩＣ１０１_１〜１０１_４０と、ＬＥＤアレイＣＨＰ１〜４０と、制御端子パッド３２４と、制御端子パッド３２５（グランドパッド）と、ボンディングワイヤー３２６，３２７，３２８とが備えられる。

ボンディングワイヤー３２６は、例えば、ドライバＩＣ１０１_１と制御端子パッド３２４とを接続する。ボンディングワイヤー３２７は、例えば、ドライバＩＣ１０１_１の駆動出力端子ＤＯ１〜ＤＯ１９２とＬＥＤアレイＣＨＰ１のアノード端子パッドとを接続する（図２）。ボンディングワイヤー３２８は、例えば、ＬＥＤアレイＣＨＰ１のカソード端子と制御端子パッド３２５とを接続する。

抵抗３１１は、ＬＥＤヘッド部コネクタ３１９とドライバＩＣ１０１_１の入力端子ＤＡＴＡＩ３〜０との間において、ＬＥＤヘッド部コネクタ３１９側に配置される。同様に、抵抗３１２は、ＬＥＤヘッド部コネクタ３２０とドライバＩＣ１０１_２１の入力端子ＤＡＴＡＩ３〜０との間において、ＬＥＤヘッド部コネクタ３２０側に配置される。

なお、抵抗３１１とドライバＩＣ１０１_１とを接続するプリント配線板３２１上の配線パターン３１３の配線長は短いので、配線パターン３１３を伝送線路としての取り扱う必要性は低い。そのため、後述する信号反射の影響は無視することができ、抵抗３１１を備えない構成としてもよい。

〈ＬＥＤヘッドの断面構成〉
図１０は、ＬＥＤヘッド１９の構成を概略的に示す断面図である。
図１０に示されるように、ＬＥＤヘッド１９はベース部材２９１と、ベース部材２９１にて固定されたプリント配線板２８０と、柱状の光学素子を多数配列してなるロッドレンズアレイ２９２と、ロッドレンズアレイ２９２を保持するホルダ２９３と、２９０と２９１、ホルダ２９３とを固定するクランプ部材２９４，２９５とで構成される。

なお、ＩＣチップ２８１（例えば、ドライバＩＣ１０１_１）は、駆動回路等が集積されたＩＣチップである。ＬＥＤアレイ２８２（例えば、ＬＥＤアレイＣＨＰ１）は、ＩＣチップ２８１と対向して配置されたＬＥＤアレイである。なお、ＩＣチップ２８１とＬＥＤアレイ２８２とは、図９（ａ）及び（ｂ）に示されるように、ボンディングワイヤー３２７により接続されている。

〈ＬＥＤヘッド１９の動作〉
図１１は、ＬＥＤヘッド１９の各部の動作を示すタイムチャートである。
具体的には、図１１に示されるタイムチャートは、プリンタの電源投入後に、ＬＥＤヘッド１９の内のブロック１に対して行われる補正データ転送処理及び補正データ転送処理の後に行われる印刷データ転送の動作を示す。ただし、ＬＥＤヘッド１９の内のブロック２の動作も図１１に示される動作と同様に動作可能である。

補正データの転送開始に先立ち、引き続くデータ転送が補正データであることを示すため、ラッチ信号ＨＤ−ＬＯＡＤをＨｉｇｈレベルにする（Ａ部）。

次に、１ドットあたりｂｉｔ３〜ｂｉｔ０の４ビットからなる補正データｂ３，ｂ２，ｂ１，ｂ０の内、補正データのｂｉｔ３（ｂ３）を、印刷データ信号ＨＤ−ＤＡＴＡ１３〜１０をクロック信号ＨＤ−ＣＬＫに同期して入力して、図３に示されるフリップフロップ回路（ＦＦＡ１〜ＦＦＤ４８）で構成されるシフトレジスタ中へシフト入力する。シフト入力が完了すると、印刷駆動信号ＨＤ−ＳＴＢ−Ｎが３パルス入力され（Ｂ部）、図６に示される制御回路１１５の動作が行われる。

図１１に示される信号Ｑ１，Ｑ２，Ｑ３，Ｑ４は、それぞれ図６に示されるフリップフロップ回路２２１，２２２，２２４，２２５のＱ出力信号である。信号Ｗ３，Ｗ２，Ｗ１，Ｗ０は、ＡＮＤ回路２３３，２３２，２３１，２３０からの各出力信号である。

図１１に示されるように、印刷駆動信号ＨＤ−ＳＴＢ−Ｎの１パルス目が入力されると（Ｂ部）、信号Ｑ１が発生し（Ｆ部）、次いで、印刷駆動信号ＨＤ−ＳＴＢ−Ｎの２パルス目が入力されると（Ｂ部）、信号Ｑ２が発生する（Ｇ部）。

また、信号Ｑ１が立ち上がると信号Ｑ３は状態反転し、例えば、Ｏ部に示されるように信号Ｑ３はＨｉｇｈレベルに遷移する。

また、Ａ部に示されるように、ラッチ信号ＨＤ−ＬＯＡＤがＬｏｗレベルの場合には、図６に示されるフリップフロップ回路２２１，２２２，２２４，２２５のリセット端子（端子Ｒ）はアクティブであり、各フリップフロップ回路のＱ出力はＬｏｗレベルとなっている。

図１１に示されるように、信号Ｗ３〜Ｗ０は、信号Ｑ２に引き続いて発生する。また、信号Ｗ３〜Ｗ０は、Ｗ３信号が発生し（Ｓ部）、次いで、信号Ｗ２（Ｔ部）、信号Ｗ１（Ｕ部）、信号Ｗ０（Ｖ部）が順に発生する。

信号Ｗ３〜Ｗ０（パルス信号）がそれぞれ発生するごとに、図４に示されるメモリ回路１１６にデータの書き込みが行われ、信号Ｗ３〜Ｗ０（パルス信号）によりメモリ素子へのデータ書き込みが行われる。

以上の過程を経て、補正データのｂｉｔ３〜ｂｉｔ０の全てのデータ書き込みが完了すると、Ｗ部に示されるように、ラッチ信号ＨＤ−ＬＯＡＤをＬｏｗレベルとし、印刷データ（印刷データ信号ＨＤ−ＤＡＴＡ１３〜１０）の転送が可能な状態に遷移する。

ラッチ信号ＨＤ−ＬＯＡＤがＬｏｗレベルになると、図６に示されるフリップフロップ回路２２１，２２２，２２４，２２５はリセットされ、フリップフロップ回路２２１，２２２，２２４，２２５のＱ出力は再びＬｏｗレベルとなる。

次に、印刷データ（印刷データ信号ＨＤ−ＤＡＴＡ１３〜１０）が転送され（Ｘ部）、ラッチ信号ＨＤ−ＬＯＡＤのパルス（Ｙ部）により、シフトレジスタ（ＦＦＡ１〜ＦＦＤ１，・・・，ＦＦＡ４８〜ＦＦＤ４８）にシフト入力された印刷データ（印刷データ信号ＨＤ−ＤＡＴＡ１３〜１０）がラッチ素子（ＬＴＡ１〜ＬＴＤ１，・・・，ＬＴＡ４８〜ＬＴＤ４８）へラッチされる。

さらに、Ｚ部に示されるように、印刷駆動信号ＨＤ−ＳＴＢ−ＮがＬｏｗレベルへと遷移して、ＬＥＤ素子Ｌ１〜Ｌ１９２の発光駆動が行われ、印刷駆動信号ＨＤ−ＳＴＢ−ＮがＬｏｗレベルとなっている期間にＬＥＤ素子Ｌ１〜Ｌ１９２は点灯状態となる。印刷駆動信号ＨＤ−ＳＴＢ−ＮがＨｉｇｈレベルに戻ると、ＬＥＤ素子Ｌ１〜Ｌ１９２は消灯する。

〈印刷制御部１及びＬＥＤヘッド１９の動作等価回路〉
図１２は、図８に示される印刷制御部１及びＬＥＤヘッド１９の等価回路の構成を示すブロック図である。

図１２に示される等価回路は、印刷制御部１とドライバＩＣ１０１_２１とが、接続ケーブル３１６及び配線パターン３１４により接続された回路に対応する構成を示す。ただし、図１２に基づいて説明する構成例は、印刷制御部１とドライバＩＣ１０１_１とが、接続ケーブル３１５及び配線パターン３１３により接続された回路に対応する等価回路の構成にも適用可能である。

図１２において、印刷制御部１内のＡＳＩＣ−ＬＳＩ３３１は、定電圧パルス源Ｖｓとしてモデル化したものであり、図８に示されるＡＳＩＣ−ＬＳＩ３００に相当する。

抵抗３３２は、図８に示される抵抗３０２に相当し、抵抗３３２の抵抗値をＲ１とする。

接続ケーブル３３３は、印刷制御部１とＬＥＤヘッド１９とを接続する接続ケーブル（図８に示される接続ケーブル３１６に相当）を伝送線路としてモデル化しており、接続ケーブル３３３の特性インピーダンスをＺｏ１とする。

なお、接続ケーブル３３３として同軸ケーブルを用いる場合、一般的に入手可能なものとしては日本工業規格ＪＩＳＣ３５０１に準拠したもケーブルがあり、特性インピーダンスは、５０Ω又は７５Ωに限定され、任意に選択することができないという設計上の制約がある。このため、図１２に示される例では、接続ケーブル３３３の特性インピーダンスをＺｏ１＝５０Ωとする。

抵抗３３４は、図８に示される抵抗３１２に相当し、抵抗３３４の抵抗値（直列抵抗値）をＲ２とする。

配線パターン３３５は、図８に示されるＬＥＤヘッド１９のプリント配線板上に備えられた配線パターン３１４を伝送線路としてモデル化したものである。抵抗３３４を除く配線パターン３３５の特性インピーダンスをＺｏ２＝１００Ωとする。

ドライバＩＣ１０１_２１は、入力端子ＤＡＴＡＩをキャパシタＣｉとしてモデル化したものである。キャパシタＣｉは、ドライバＩＣ１０１_２１の入力端子ＤＡＴＡＩの静電容量をモデル化したものであり、典型的には、ドライバＩＣ端子のパッドの浮遊容量、ドライバＩＣ内のＥＳＤ（静電気放電）保護素子、及び入力バッファの静電容量などを合計したものである。

なお、図１２に示される抵抗３３２の抵抗値Ｒ１は、接続ケーブル３３３の特性インピーダンスＺｏ１と等しくなるように、Ｒ１＝Ｚｏ１と設定する。

抵抗３３４の抵抗値Ｒ２は、プリント配線板のパターンが作る特性インピーダンスＺｏ２及びＺｏ１との関係が、下記の式（１）を満たすように設定する。
Ｒ２＝Ｚｏ２−Ｚｏ１ 式（１）

図１３（ａ）は、図１２に示される等価回路の印刷制御部１における信号波形を示す信号波形図であり、図１３（ｂ）は、図１２に示される等価回路のＬＥＤヘッド１９における信号波形を示す信号波形図である。グラフの横軸は時間ｔ［ｓ］、縦軸は電圧［Ｖ］を示す。

図１３（ａ）及び（ｂ）に示される信号波形図は、印刷制御部１とドライバＩＣ１０１_２１とが、接続ケーブル３１６及び配線パターン３１４により接続された回路に対応する等価回路における印刷制御部１及びＬＥＤヘッド１９（具体的には、ドライバＩＣ１０１_２１の入力端子ＤＡＴＡＩ）の信号波形をそれぞれ示す。ただし、図１３（ａ）及び（ｂ）に基づいて説明する信号波形は、印刷制御部１とドライバＩＣ１０１_１とが、接続ケーブル３１５及び配線パターン３１３により接続された回路に対応する等価回路における印刷制御部１及びＬＥＤヘッド１９（具体的には、ドライバＩＣ１０１_１の入力端子ＤＡＴＡＩ）の信号波形にも共通する。

図１３（ａ）に示される信号源Ｖｓは、図１２に示される定電圧パルス源Ｖｓの出力波形を示し、Ｌｏｗレベルは０Ｖであり、Ｈｉｇｈレベルは５Ｖである。信号源Ｖｓは、時刻ｔ１でＬｏｗからＨｉｇｈに遷移した後、時刻ｔ２で立ち下がり、再び時刻ｔ３で立ち上がり、時刻ｔ４で立ち下がる波形となっている。

図１３（ｂ）に示される信号Ｖｉは、図１２に示されるドライバＩＣ１０１_２１の入力端子ＤＡＴＡＩにおける信号Ｖｉの出力波形を示し、信号源Ｖｓが時刻ｔ１で立ち上がった後、時間Ｔｄだけ遅れて、信号Ｖｉ波形はＡ部に示されるように立ち上がる。

同様に、信号源Ｖｓが時刻ｔ２で立ち下がった後、時間Ｔｄだけ遅れて、信号Ｖｉ波形はＤ部に示されるように立ち下がる。なお、時間Ｔｄは、接続ケーブル３３３の伝搬遅延時間と配線パターン３３５の伝搬遅延時間とを合計した値に相当する。

ここで、ドライバＩＣ１０１_２１の入力端子ＤＡＴＡＩにおける信号Ｖｉの出力波形は、信号源Ｖｓの出力波形と略等しく、信号遷移においてオーバシュート及びアンダシュートが発生していない。また、ドライバＩＣ１０１_２１の入力端子ＤＡＴＡＩにおいて信号ＶｉのＬｏｗレベル（０Ｖ）からＨｉｇｈレベル（５Ｖ）までの波形遷移時に信号波形の段差（段差状の出力波形）を生じることがないので、信号ＶｉのＨｉｇｈレベル（５Ｖ）又はＬｏｗレベル（０Ｖ）の閾値電圧付近において、波形遷移時に生じ得る波形段差と重なることもない。そのため、図３に示されるフリップフロップ回路ＦＦＡ１〜ＦＦＤ１等においてセットアップ時間又はホールド時間が増加してしまうことに起因する、最大動作クロック周波数を低下させるといった問題を未然に防止することが可能となる。

図１３（ｂ）に示される入力端子ＤＡＴＡＩにおける信号Ｖｉにオーバシュート又はアンダシュートが生じない理由について説明する。

図１２において、信号源Ｖｓにより発生された信号パルスは、接続ケーブル３３３により図１２の左側から右側に向かって伝搬され、さらに、配線パターン３３５（領域Ｂ）を図１２の左側から右側に向かって伝搬される。

信号源Ｖｓにより発生された信号パルスは、ドライバＩＣ１０１_２１の入力端子ＤＡＴＡＩに到達し、微小なキャパシタンスＣｉはあるものの、ほぼ開放状態である末端で信号反射し、入力端子ＤＡＴＡＩから矢印の方向（図１２の右側から左側に向かう方向）に向かって配線パターン３３５により伝搬され、領域Ｂ（抵抗３３４の手前）に至る。

ここで、領域Ｂにおいて抵抗３３４（ドライバＩＣ１０１_２１から印刷制御部１に向かう方向）を見た場合の抵抗値（インピーダンス）は、特性インピーダンスＺｏ1と抵抗値Ｒ２とを加算した値であり、抵抗値Ｒ２は、関係式Ｚｏ１＋Ｒ２＝Ｚｏ２を満たすように定められている。

抵抗値Ｒ２が、この関係式（すなわち、式１）を満たすように定められることにより、領域Ｂ（すなわち、配線パターン３３５）において信号反射なく接続ケーブル３３３によりドライバＩＣ１０１_２１から印刷制御部１に向かう方向に、信号パルスを伝搬させることができる。

ただし、抵抗値Ｒ２は、関係式Ｚｏ１＋Ｒ２＝Ｚｏ２を厳密に満たすように定められる必要はない。例えば、抵抗値Ｒ２は、（Ｚｏ２ーＺｏ１）により算出される値の近傍に設定されてもよい。

接続ケーブル３３３により図１２の右側から左側に向かって伝搬された信号は、抵抗３３２によって終端させられる。これにより、信号パルスが、接続ケーブル３３３において印刷制御部１からドライバＩＣ１０１_２１に向かう方向に多重に伝搬されることを防止できる。

〈比較例〉
図１４は、比較例としての発光素子駆動システム及び印刷制御部１の要部構成及び接続関係を示すブロック図である。
図１４に示される比較例としての発光素子駆動システム及び印刷制御部１は、図８に示される発光素子駆動システム及び印刷制御部１に対応し、互いに同一の構成要素には同一の符号を付している。図１４に示される比較例としての発光素子駆動システムの構成は、図８に示される抵抗３１１，３１２を備えていない点で、図８に示される発光素子駆動システムの構成と異なり、その他の点は、互いに同じ構成である。

図１５は、図１４に示される比較例としての発光素子駆動システム及び印刷制御部１の等価回路の構成を示すブロック図である。
図１５に示される比較例としての等価回路は、図１２に示される等価回路に対応し、互いに同一の構成要素には同一の符号を付している。図１５に示される比較例としての等価回路は、図１２に示される抵抗３３４を備えていない点で、図１２に示される等価回路と異なり、その他の点は、互いに同じである。

図１６（ａ）は、図１５に示される等価回路の印刷制御部１における信号波形を示す信号波形図である。図１６（ｂ）は、図１５に示される等価回路のＬＥＤヘッド１９における信号波形を示す信号波形図である。グラフの横軸は時間ｔ［ｓ］、縦軸は電圧［Ｖ］を示す。

図１６（ａ）及び（ｂ）に示される信号波形図は、図１３（ａ）及び（ｂ）に示される信号波形図に対応する。

図１６（ａ）に示される信号源Ｖｓは、図１５に示される定電圧パルス源Ｖｓの出力波形を示し、Ｌｏｗレベルは０Ｖであり、Ｈｉｇｈレベルは５Ｖである。信号源Ｖｓは、時刻ｔ１でＬｏｗからＨｉｇｈに遷移した後、時刻ｔ２で立ち下がり、再び時刻ｔ３で立ち上がり、時刻ｔ４で立ち下がる波形となっている。

図１６（ｂ）に示される信号Ｖｉは、図１５に示されるドライバＩＣ１０１_２１の入力端子ＤＡＴＡＩにおける信号Ｖｉの出力波形を示し、信号源Ｖｓが時刻ｔ１で立ち上がった後、時間Ｔｄだけ遅れて、信号Ｖｉ波形はＡ部に示されるように立ち上がる。

同様に、信号源Ｖｓが時刻ｔ２で立ち下がった後、時間Ｔｄだけ遅れて、信号Ｖｉ波形はＤ部に示されるように立ち下がる。なお、時間Ｔｄは、接続ケーブル３３３の伝搬遅延時間と配線パターン３３５の伝搬遅延時間とを合計した値に相当する。

図１５において、信号源Ｖｓにより発生された信号パルスは、抵抗３３２を通り、接続ケーブル３３３を図１５の左側から右側に向かって伝搬され、さらに、配線パターン３３５（領域Ｂ）を図１５の左側から右側に向かって伝搬される。このとき、接続ケーブル３３３と配線パターン３３５との間の位置において、両側の特性インピーダンスＺｏ１＝５０ΩとＺｏ２＝１００Ωとが差を生じており（すなわち、Ｚｏ１≠Ｚｏ２）、信号源Ｖｓにより発生された信号パルスの一部は、例えば、領域Ｂ内の任意の点（例えば、配線パターン３３５の内の任意の点）において信号反射して、矢印の方向（図１５の右側から左側に向かう方向）に向かって反射する。

一方、図１５に示される領域Ｂにおいて、配線パターン３３５を図１５の左側から右側に向かって伝搬された信号パルスは、図１５に示される領域Ａを通過してドライバＩＣ１０１_２１の入力端子ＤＡＴＡＩに到達し、微小なキャパシタンスＣｉはあるものの、ほぼ開放状態である末端で信号反射し、入力端子ＤＡＴＡＩから矢印の方向（図１５の右側から左側に向かう方向）に向かって配線パターン３３５により伝搬され、領域Ｂに至る。

ここで、領域ＢにおいてドライバＩＣ１０１_２１から印刷制御部１に向かう方向を見た場合の特性インピーダンスＺｏ１は、Ｚｏ１≠Ｚｏ２であるため、ドライバＩＣ１０１_２１から領域Ｂに到達した信号パルスは、領域Ｂにおいて反射（信号反射）して配線パターン３３５を図１５の左側から右側に向かって伝搬されて領域Ａに至る。

このような結果、図１６（ｂ）に示されるように、時刻ｔ１から時間Ｔｄだけ遅れて信号Ｖｉの波形が立ち上がるが、信号源ＶｓのＨｉｇｈレベルである５Ｖよりもオーバシュートして電位差Ｖ１だけ高い電位（Ｖｉ＝５＋Ｖ１［Ｖ］）にまで上昇する（Ａ部）。このようなオーバシュート波形は、ドライバＩＣ１０１_２１内に印加され、ラッチアップ破壊を引き起こす。

また、信号Ｖｉは、図１６（ｂ）に示されるように、オーバシュートした後、波形が立ち下がり、電位５Ｖよりも下がった値にまで降下する（Ｂ部）。続いて、信号Ｖｉは、Ｃ部に示されるように、再び電位が上昇に転じ、電位５Ｖよりも僅かに高くなり、次第に電位５Ｖに収束していく（Ｃ部）。

信号Ｖｉは、時刻ｔ２から時間Ｔｄだけ遅れて波形が立ち下がり、信号源ＶｓのＬｏｗレベルである０Ｖよりもアンダシュートして電位差Ｖ２だけ低い電位にまで降下する（Ｄ部）。このようなアンダシュート波形は、ドライバＩＣ１０１_２１内に印加され、ラッチアップ破壊を引き起こす。

信号Ｖｉは、アンダシュートした後、波形が立ち上がり、電位０Ｖよりも上がった値にまで上昇する（Ｅ部）。信号Ｖｉは、再び電位が下降に転じ、電位０Ｖよりも僅かに低くなり、次第に電位０Ｖに収束していく（Ｆ部）。

このように、比較例においては、図１５に示される領域Ｂ（すなわち、配線パターン３３５）において信号反射を生じることにより、ドライバＩＣ１０１_２１の入力端子ＤＡＴＡＩの信号波形に大きなオーバシュート及びアンダシュートを生じてしまい、オーバシュート及びアンダシュートの程度によっては、ドライバＩＣ１０１_２１のラッチアップ破壊を引き起こす要因となる。

比較例のように、ＬＥＤヘッド１９において、シフトレジスタは、ＬＥＤヘッド１９の長手方向に複数に分割され、複数のデータ入力ポートを備えている。そのため、ＬＥＤヘッド部コネクタ（信号入力コネクタ）とドライバＩＣとの間のデータ信号配線（例えば、配線パターン）の配線長は、データ入力ポートポートによって異なる。ＬＥＤヘッド１９において、ＬＥＤヘッド部コネクタとドライバＩＣとの間のデータ信号配線（例えば、配線パターン）の配線長が長くなるほど、ＬＥＤヘッド１９内のデータ信号配線（例えば、配線パターン）と接続ケーブル３１５，３１６とは、特性インピーダンスが不整合状態となり、ＬＥＤヘッド１９内において信号反射を生じやすい。比較例では、例えば、配線パターン３１３の配線長よりも配線パターン３１４の配線長の方が長いため、配線パターン３１４に接続されたドライバＩＣ１０１_２１の入力端子ＤＡＴＡＩにおいて、オーバシュート波形又はアンダシュート波形が生じやすい。

〈実施の形態１の効果〉
実施の形態１によれば、発光素子駆動システムのＬＥＤヘッド１９において、配線パターン（例えば、配線パターン３１４）の特性インピーダンスを接続ケーブル（例えば、接続ケーブル３１６）の特性インピーダンスに近づける抵抗（例えば、抵抗３１２）が、配線パターンに備えられているので、ドライバＩＣ（例えば、ドライバＩＣ１０１_２１）の入力端子ＤＡＴＡＩにおける信号のオーバシュート波形又はアンダシュート波形の発生を防止することができ、ドライバＩＣの故障を防止することができる。

接続ケーブル（例えば、接続ケーブル３１６）の特性インピーダンスをＺｏ１とし、配線パターン（例えば、配線パターン３１４）の特性インピーダンスをＺｏ２とし、配線パターンに直列接続された抵抗（例えば、抵抗３１２）の抵抗値（直列抵抗値）をＲ２とするとき、抵抗値Ｒ２が上記式（１）を満たすように設定することにより、ＬＥＤヘッド部コネクタ（例えば、ＬＥＤヘッド部コネクタ３２０）とドライバＩＣ（例えば、ドライバＩＣ１０１_２１）との間において接続ケーブル（ドライバＩＣから印刷制御部１に向かう方向）を見た場合の抵抗値（インピーダンス）を、配線パターンの特性インピーダンス（抵抗値Ｒ２を除く）と等しくすることができるので、ＬＥＤヘッド部コネクタとドライバＩＣとの間における信号反射を防止することができ、信号波形のオーバシュート又はアンダシュートを防止して、ドライバＩＣのラッチアップ破壊を未然に防止することができる。

また、実施の形態１によれば、発光素子駆動システムのクロック周波数を変化させた場合でも、また、接続ケーブル長を変更した場合でも、いずれの場合もＬＥＤヘッド１９における信号波形の異常発生を防止することができる。したがって、プリンタによる印刷動作の高速化を目的としてクロック周波数を増加させた場合でも、信号反射に起因するＬＥＤヘッド１９の誤動作を防止することができる。

《実施の形態２》
〈発光素子駆動システムの構成〉
図１７は、本発明の実施の形態２におけるＬＥＤヘッド１９及び印刷制御部１の腰部構成及び接続関係を示すブロック図である。

実施の形態２に係る発光素子駆動システムは、配線パターン４１３，４１４にそれぞれ挿入される抵抗体としての抵抗４１１，４１２の接続方法が、実施の形態１に係る発光素子駆動システムに備えられる抵抗３１１，３１２の接続方法と異なる。また、実施の形態２に係る発光素子駆動システムにおける配線パターン４１３，４１４の特性インピーダンスの値が、実施の形態２に係る発光素子駆動システムにおける配線パターン３１３，３１４の特性インピーダンスの値と異なる。これらの点以外についての実施の形態２に係る発光素子駆動システムの構成は、実施の形態１に係る発光素子駆動システムの構成と同一なので、実施の形態２に係る発光素子駆動システムの各構成要素について、実施の形態１で説明した制御系１００内の各構成要素と同じ構成要素については、実施の形態１で説明した構成要素と同一の符号を付して説明を省略する。

図１７に示されるように、抵抗体としての抵抗４１１，４１２は、配線パターン４１３，４１４（信号配線）とグランドＧＮＤとの間にそれぞれ接続されている。具体的には、抵抗４１１は、配線パターン４１３に接続された一端と、グランドＧＮＤに接続された他端とを有する。同様に、抵抗４１２は、配線パターン４１４に接続された一端と、グランドＧＮＤに接続された他端とを有する。

配線パターン４１３，４１４は、ＬＥＤヘッド１９内のプリント配線板上に備えられる。抵抗４１１を除く配線パターン４１３の特性インピーダンスは、接続ケーブル３１５の特性インピーダンスよりも低い。同様に、抵抗４１２を除く配線パターン４１４の特性インピーダンスは、接続ケーブル３１６の特性インピーダンスよりも高い。

〈印刷制御部１及びＬＥＤヘッド１９の動作等価回路〉
図１８は、図１７に示される印刷制御部１及びＬＥＤヘッド１９の等価回路の構成を示すブロック図である。

図１８に示される等価回路は、印刷制御部１とドライバＩＣ１０１_２１とが、接続ケーブル３１６及び配線パターン４１４により接続された回路に対応する構成を示す。ただし、図１８に基づいて説明する構成例は、印刷制御部１とドライバＩＣ１０１_１とが、接続ケーブル３１５及び配線パターン４１３により接続された回路に対応する等価回路の構成にも適用可能である。

抵抗３３４は、図１７に示される抵抗４１２に相当し、抵抗３３４の抵抗値をＲ３とする。

配線パターン３３５は、図１７に示されるＬＥＤヘッド１９のプリント配線板上に備えられた配線パターン４１４を伝送線路としてモデル化したものである。抵抗４１２を除く配線パターン３３５の特性インピーダンスをＺｏ２＝４０Ωとする。

なお、図１８に示される抵抗３３２の抵抗値Ｒ１は、接続ケーブル３３３の特性インピーダンスＺｏ１＝５０Ωと等しくなるように、Ｒ１＝Ｚｏ１と設定する。

抵抗３３４の抵抗値Ｒ３は、プリント配線板の配線パターン３３５が作る特性インピーダンスＺｏ２及び接続ケーブル３３３の特性インピーダンスＺｏ１との関係が、
Ｚｏ２＝（Ｚｏ１×Ｒ３）／（Ｚｏ１＋Ｒ３） 式（２）
を満たすように設定する。

実施の形態１における接続ケーブル３３３の特性インピーダンスＺｏ１と配線パターン３３５の特性インピーダンスＺｏ２との関係は、Ｚｏ１＜Ｚｏ２であったが、実施の形態２における接続ケーブル３３３の特性インピーダンスＺｏ１と配線パターン３３５の特性インピーダンスＺｏ２との関係は、Ｚｏ１＞Ｚｏ２となる。

具体的には、実施の形態１では、ＬＥＤヘッド１９のプリント配線板３２１を２層基板とした場合に、Ｚｏ１＜Ｚｏ２となる。一方、実施の形態２では、ＬＥＤヘッド１９のプリント配線板３２１を４層又は６層等の多層基板を用いることで、層間絶縁膜の厚みが減少し、プリント配線板３２１のパターンが作る特性インピーダンスＺｏ２が低下する場合に、Ｚｏ１＞Ｚｏ２となる。

Ｚｏ１＝５０Ω、Ｒ３＝２００Ωとするとき、式（２）に具体的な数値をあてはめて計算すると、
Ｚｏ２＝（５０×２００）／（５０＋２００）＝４０Ω
となり、式（２）を満たす。

図１９（ａ）は、図１８に示される等価回路の印刷制御部における信号波形を示す信号波形図である。図１９（ｂ）は、図１８に示される等価回路のＬＥＤヘッドにおける信号波形を示す信号波形図である。グラフの横軸は時間ｔ［ｓ］、縦軸は電圧［Ｖ］を示す。

図１９（ａ）及び（ｂ）に示される信号波形図は、印刷制御部１とドライバＩＣ１０１_２１とが、接続ケーブル３１６及び配線パターン４１４により接続された回路に対応する等価回路における印刷制御部１及びＬＥＤヘッド１９（具体的には、ドライバＩＣ１０１_２１の入力端子ＤＡＴＡＩ）の信号波形をそれぞれ示す。ただし、図１９（ａ）及び（ｂ）に基づいて説明する信号波形は、印刷制御部１とドライバＩＣ１０１_１とが、接続ケーブル３１５及び配線パターン４１３により接続された回路に対応する等価回路における印刷制御部１及びＬＥＤヘッド１９（具体的には、ドライバＩＣ１０１_１の入力端子ＤＡＴＡＩ）の信号波形にも共通する。

図１９（ａ）に示される信号源Ｖｓは、図１８に示される定電圧パルス源Ｖｓの出力波形を示し、Ｌｏｗレベルは０Ｖであり、Ｈｉｇｈレベルは５Ｖである。信号源Ｖｓは、時刻ｔ１でＬｏｗからＨｉｇｈに遷移した後、時刻ｔ２で立ち下がり、再び時刻ｔ３で立ち上がり、時刻ｔ４で立ち下がる波形となっている。

図１９（ｂ）に示される信号Ｖｉは、図１８に示されるドライバＩＣ１０１_２１の入力端子ＤＡＴＡＩにおける信号Ｖｉの出力波形を示し、信号源Ｖｓが時刻ｔ１で立ち上がった後、時間Ｔｄだけ遅れて、信号Ｖｉ波形はＡ部に示されるように立ち上がる。

同様に、信号源Ｖｓが時刻ｔ２で立ち下がった後、時間Ｔｄだけ遅れて、信号Ｖｉ波形はＤ部に示されるように立ち下がる。なお、時間Ｔｄは、接続ケーブル３３３の伝搬遅延時間と配線パターン３３５の伝搬遅延時間を合計した値に相当する。

ここで、ドライバＩＣ１０１_２１の入力端子ＤＡＴＡＩにおける信号Ｖｉの出力波形は、例えば、信号源Ｖｓの出力波形におけるＨｉｇｈレベル（５Ｖ）よりも僅かに低い４Ｖとなるが、信号遷移時においてオーバシュート及びアンダシュートは発生していない。また、ドライバＩＣ１０１_２１の入力端子ＤＡＴＡＩにおいて信号ＶｉのＬｏｗレベル（０Ｖ）から４Ｖまでの波形遷移時に信号波形の段差（段差状の出力波形）を生じることがないので、信号ＶｉのＨｉｇｈレベル（４Ｖ）又はＬｏｗレベル（０Ｖ）の閾値電圧付近において、波形遷移時に生じ得る波形段差と重なることもない。そのため、図３に示されるフリップフロップ回路ＦＦＡ１〜ＦＦＤ１等においてセットアップ時間又はホールド時間が増加してしまうことに起因する、最大動作クロック周波数を低下させるといった問題を未然に防止することが可能となる。

図１９（ｂ）に示される入力端子ＤＡＴＡＩにおける信号Ｖｉにオーバシュート又はアンダシュートが生じない理由について説明する。

図１８において、信号源Ｖｓにより発生された信号パルスは、接続ケーブル３３３を図１８の左側から右側に向かって伝搬され、さらに、配線パターン３３５（領域Ｂ）を図１８の左側から右側に向かって伝搬される。

信号源Ｖｓにより発生された信号パルスは、ドライバＩＣ１０１_２１の入力端子ＤＡＴＡＩに到達し、微小なキャパシタンスＣｉはあるものの、ほぼ開放状態である末端で信号反射し、入力端子ＤＡＴＡＩから矢印の方向（図１８の右側から左側に向かう方向）に向かって配線パターン３３５により伝搬され、領域Ｂ（抵抗３３４の手前）に至る。

ここで、領域Ｂにおいて抵抗３３４及び接続ケーブル３３３（ドライバＩＣ１０１_２１から印刷制御部１に向かう方向）を見た場合の抵抗値は、接続ケーブル３３３の特性インピーダンスＺｏ１と抵抗３３４の抵抗値Ｒ３との並列合成抵抗値に等しく、抵抗値Ｒ３と、特性インピーダンスＺｏ１，Ｚｏ２との関係は、下記式（３）により表すことができる。
Ｚｏ２＝（Ｚｏ１×Ｒ３）／（Ｚｏ１＋Ｒ３） 式（３）
さらに、抵抗値Ｒ３は、上記式（３）を変形して、下記式（４）のように表すことができ、下記式（４）を満たすように定められる。
Ｒ３＝（Ｚｏ１×Ｚｏ２）／（Ｚｏ１−Ｚｏ２） 式（４）

抵抗値Ｒ３が、式（４）を満たすように定められることにより、領域Ｂ（すなわち、配線パターン３３５）において信号反射なく接続ケーブル３３３によりドライバＩＣ１０１_２１から印刷制御部１に向かう方向に、信号パルスを伝搬させることができる。

ただし、抵抗値Ｒ３は、式（４）を厳密に満たすように定められる必要はない。例えば、抵抗値Ｒ３は、式（４）により算出される値の近傍に設定されてもよい。

接続ケーブル３３３により図１８の右側から左側に向かって伝搬された信号は、抵抗３３２によって終端させられる。これにより、信号パルスが、接続ケーブル３３３において印刷制御部１からドライバＩＣ１０１_２１に向かう方向に多重に伝搬されることを防止できる。

〈実施の形態２の効果〉
実施の形態２によれば、接続ケーブル（例えば、接続ケーブル３１６）の特性インピーダンスをＺｏ１とし、配線パターン（例えば、配線パターン３１４）の特性インピーダンスをＺｏ２とし、配線パターンに一端が接続された抵抗（例えば、抵抗３１２）の抵抗値をＲ３とするとき、抵抗値Ｒ３が上記式（４）を満たすように設定することにより、ＬＥＤヘッド部コネクタ（例えば、ＬＥＤヘッド部コネクタ３２０）とドライバＩＣ（例えば、ドライバＩＣ１０１_２１）との間において接続ケーブル（ドライバＩＣから印刷制御部１に向かう方向）を見た場合の抵抗値（インピーダンス）を、配線パターンの特性インピーダンス（抵抗値Ｒ３を除く）と等しくすることができるので、ＬＥＤヘッド部コネクタとドライバＩＣとの間における信号反射を防止することができ、信号波形のオーバシュート又はアンダシュートを防止して、ドライバＩＣのラッチアップ破壊を未然に防止することができる。

また、実施の形態２によれば、発光素子駆動システムのクロック周波数を変化させた場合でも、また、接続ケーブル長を変更した場合でも、いずれの場合もＬＥＤヘッド１９における信号波形の異常発生を防止することができる。したがって、プリンタによる印刷動作の高速化を目的としてクロック周波数を増加させた場合でも、信号反射に起因するＬＥＤヘッド１９の誤動作を防止することができる。

《実施の形態３》
〈画像形成装置６００の構成〉
図２０は、本発明の実施の形態３に係る画像形成装置６００の構成を概略的に示す断面図である。
画像形成装置６００は、例えば、電子写真プリンタであり、実施の形態１及び２で説明した電子写真プリンタの制御系１００を含む。

画像形成装置６００は、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）、及びシアン（Ｃ）の各色の画像を、それぞれ形成する４つのプロセスユニット６０１，６０２，６０３，６０４を有する。プロセスユニット６０１，６０２，６０３，６０４は、記録媒体６０５の搬送経路の上流側から順に配置されている。

プロセスユニット６０１，６０２，６０３，６０４の内部構成は共通しているため、マゼンタのプロセスユニット６０１を例として、各プロセスユニットの内部構成を説明する。

プロセスユニット６０３には、例えば、印刷データ信号ＨＤ−ＤＡＴＡ１，ＨＤ−ＤＡＴＡ２に基づく光が照射される像担持体としての感光体ドラム６０１ａが、矢印方向に回転可能に配置される。感光体ドラム６０１ａの周囲には、回転方向上流側から順に、帯電装置６０１ｂ、露光装置６０１ｃ、現像装置６０１ｄ、及びクリーニング装置６０１ｅが備えられている。

帯電装置６０１ｂは、図１に示される現像器２７に含まれる。帯電装置６０１ｂは、図１に示される帯電用高圧電源２５により、電位（バイアス）が印加され、感光体ドラム６０１ａの表面に電荷を供給して帯電させる。露光装置６０１ｃは、帯電された感光体ドラム６０１ａの表面に選択的に光を照射して静電潜像を形成する。露光装置６０１ｃとしては、実施の形態１及び２で説明したＬＥＤヘッド１９が用いられる。

現像装置６０１ｄは、静電潜像が形成された感光体ドラム６０１ａの表面に、所定の色（例えば、マゼンタ）のトナーを付着させて顕像を発生させる。現像装置６０１ｄは、図１に示される現像器２７に含まれる。

クリーニング装置６０１ｅは、感光体ドラム６０１ａ上のトナーの顕像を転写した際に残留したトナーを除去する。

プロセスユニット６０３内の各装置に用いられるドラム又はローラは、画像形成装置６００内に備えられた駆動源からギアなどを経由して動力が伝達され、回転することができる。例えば、現像装置６０１ｄ内の現像ローラは、図１に示される現像・転写プロセス用モータ３から動力が伝達される。

画像形成装置６００は、さらに、用紙カセット６０６、ホッピングローラ６０７、ピンチローラ６０８，６０９、搬送ローラ６１０、レジストローラ６１１、及び転写ローラ６１２を備える。

用紙カセット６０６は、画像形成装置６００の下部に備えられ、紙などの記録媒体６０５を堆積した状態で収納する。ホッピングローラ６０７は、用紙カセット６０６の上方に備えられ、記録媒体６０５を１枚ずつ分離させて搬送する。

ピンチローラ６０８，６０９、搬送ローラ６１０、及びレジストローラ６１１は、記録媒体６０５の搬送方向における、ホッピングローラ６０７の下流側に備えられ、ピンチローラ６０８と搬送ローラ６１０とが記録媒体６０５を挟持して記録媒体６０５を搬送し、ピンチローラ６０９とレジストローラ６１１とが記録媒体６０５を挟持して記録媒体６０５の斜行を修正し、記録媒体６０５をプロセスユニット６０１に向けて搬送する。

ホッピングローラ６０７、搬送ローラ６１０、及びレジストローラ６１１は、画像形成装置６００内に備えられた駆動源からギア等を経由して動力が伝達され、回転することができる。

転写ローラ６１２は、半導電性のゴム等によって形成され、感光体ドラム６０１ａに対向する位置に備えられている。転写ローラ６１２は、図１に示される転写器２８に含まれる。転写ローラ６１２には、図１に示される転写用高圧電源２６により、感光体ドラム６０１ａ上に付着されたトナーによる顕像（現像剤像）を記録媒体６０５に転写するための電位（バイアス）が印加される。感光体ドラム６０１ａの表面電位と転写ローラ６１２の表面電位との電位差により、感光体ドラム６０１ａ上の現像剤像が記録媒体６０５に転写される。

画像形成装置６００は、さらに、定着装置６１３、排出ローラ６１４，６１５、ピンチローラ６１６，６１７、及び記録媒体スタッカ部６１８を備える。

定着装置６１３は、図１に示される定着器２２に含まれる。定着装置６１３は、加熱ローラとバックアップローラとを有し、記録媒体６０５上に転写されたトナーを加圧・加熱することによって定着する。排出ローラ６１４，６１５は、定着装置６１３から排出された記録媒体６０５を、排出部のピンチローラ６１６，６１７と共に挟持し、記録媒体スタッカ部６１８に搬送する。

定着装置６１３、排出ローラ６１４，６１５、及びピンチローラ６１６，６１７は、画像形成装置６００内の駆動源からギアなどを経由して動力が伝達され、回転することができる。例えば、排出ローラ６１４，６１５、及びピンチローラ６１６，６１７は、図１に示される用紙送りモータ５から動力が伝達される。

〈画像形成装置６００の動作〉
次に、画像形成装置６００の動作について説明する。
上位装置としての外部コンピュータ等から印刷指示が画像形成装置６００に入力されると、図１に示される印刷制御部１は、ドライバ４を介して用紙送りモータ５を駆動させる。また、印刷制御部１は、画像形成装置６００に入力された印刷指示に含まれる印刷データ信号ＨＤ−ＤＡＴＡ１等をＬＥＤヘッド１９に送信する。

用紙送りモータ５を駆動されると、ホッピングローラ６０７が回転し、用紙カセット６０６に堆積した状態で収納されている記録媒体６０５が、上から１枚ずつ分離されて搬送される。記録媒体６０５は、搬送ローラ６１０、レジストローラ６１１、及びピンチローラ６０８，６０９によって挟持されて、プロセスユニット６０１の感光体ドラム６０１ａと転写ローラ６１２の間に搬送される。その後、記録媒体６０５は、感光体ドラム６０１ａ及び転写ローラ６１２に挟持され、記録面にトナー像が転写されると同時に感光体ドラム６０１ａの回転によって搬送される。

同様にして、記録媒体６０５は、順次プロセスユニット６０２〜６０４を通過し、プロセスユニット６０２〜６０４において形成された各色のトナー像が、記録媒体６０５の記録面に順次転写され、重ね合わされる。

記録媒体６０５の記録面上に各色のトナー像が重ね合わされた後、定着装置６１３によってトナー像が定着された記録媒体６０５は、排出ローラ６１４，６１５及びピンチローラ６１６，６１７に挟持されて、画像形成装置６００の外部の記録媒体スタッカ部６１８に排出される。以上の過程を経て、カラー画像が記録媒体６０５上に形成される。

実施の形態３に係る画像形成装置によれば、実施の形態１及び２で説明したＬＥＤヘッド１９を用いるので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置（例えば、プリンタ、コピー機など）を提供することができる。なお、実施の形態１及び２で説明したＬＥＤヘッド１９を用いることにより、フルカラーの画像形成装置に限らず、モノクロ又はマルチカラーの画像形成装置においても効果が得られるが、特に、複数の露光装置を必要とするフルカラーの画像形成装置において一層大きな効果が得られる。

以上に説明した各実施の形態では、ＬＥＤ素子を光源として用いたＬＥＤヘッド１９について説明したが、発光ヘッドは、これに限らず、他の被駆動素子、例えば、有機ＥＬ素子又は発熱抵抗体へ電圧印加制御を行うことにより発光させる構成としてもよい。この場合、例えば、有機ＥＬ素子のアレイで構成される有機ＥＬヘッドを備えたプリンタ、又は発熱抵抗体の列で構成されるサーマルプリンタにおいて利用することができる。

実施の形態１及び２で説明した発光素子駆動システムは、例えば、列状又はマトリクス状に配列された表示素子の駆動にも適用可能である。実施の形態１及び２で説明した発光素子駆動システムは、２端子構造を備えたＬＥＤ等の被駆動素子に限らず、３端子構造を備えた発光サイリスタの他、２つのゲート端子（第１及び第２のゲート端子）を備えた４端子サイリスタＳＣＳ（（Ｓｉｌｉｃｏｎ）ＳｅｍｉＣｏｎｄｕｃｔｏｒ Ｃｏｎｔｒｏｌｅｄ Ｓｗｉｔｃｈ）を駆動する場合にも適用可能である。

また、以上に説明した各実施の形態の趣旨及び技術思想から明らかなように、実施の形態に係る発光素子駆動システムは、同一構成要素の連続的配置からなる被駆動素子列の駆動回路に限定されるものではなく、複数又は単数の駆動端子出力を備えた任意形状のＩＣチップに広く応用することが可能である。

１ 印刷制御部、 １９ ＬＥＤヘッド、 １００ 制御系、 １０１_１〜１０１_４０ ドライバＩＣ、 ３００，３３１ ＡＳＩＣ−ＬＳＩ、 ２８１ ＩＣチップ、 ２８２ ＬＥＤアレイ、 ２９１ ベース部材、 ２９２ ロッドレンズアレイ、 ２９３ ホルダ、 ２９４，２９５ クランプ部材、 ３０１，３０２，３１１，３１２，，３３２，３３４，４１１，４１２ 抵抗、 ３０３，３０４ 接続コネクタ、 ３１３，３１４，３３５，４１３，４１４ 配線パターン、 ３１５，３１６，３３３ 接続ケーブル、 ３１９，３２０ ＬＥＤヘッド部コネクタ、 ２８０，３２１ プリント配線板、 ６００ 画像形成装置、 ６０１ｃ 露光装置。

Claims (11)

1. 発光素子と、該発光素子を駆動する駆動制御素子と、前記駆動制御素子にデータ信号を伝搬する配線パターンとを有する発光ヘッドと、
   データ信号発生源から前記配線パターンに前記データ信号を伝搬させるケーブルと、
   を備え、
   前記発光ヘッドは、前記配線パターンに接続され、前記配線パターンの特性インピーダンスを前記ケーブルの特性インピーダンスに近づける抵抗体をさらに有する
   ことを特徴とする発光素子駆動システム。
2. 前記抵抗体は、前記配線パターンに直列接続されていることを特徴とする請求項１に記載の発光素子駆動システム。
3. 前記抵抗体を除く前記配線パターンの特性インピーダンスは、前記ケーブルの特性インピーダンスよりも高いことを特徴とする請求項１又は２に記載の発光素子駆動システム。
4. 前記ケーブルの特性インピーダンスをＺｏ１〔Ω〕とし、前記抵抗体を除く前記配線パターンの特性インピーダンスをＺｏ２〔Ω〕とした場合、
   前記抵抗体の抵抗値は、（Ｚｏ２−Ｚｏ１）近傍に設定される
   ことを特徴とする請求項１から３のいずれか１項に記載の発光素子駆動システム。
5. 前記抵抗体は、前記配線パターンに接続された一端と、グランドに接続された他端とを有することを特徴とする請求項１に記載の発光素子駆動システム。
6. 前記抵抗体を除く前記配線パターンの特性インピーダンスは、前記ケーブルの特性インピーダンスよりも低いことを特徴とする請求項５に記載の発光素子駆動システム。
7. 前記ケーブルの特性インピーダンスをＺｏ１〔Ω〕とし、前記抵抗体を除く前記配線パターンの特性インピーダンスをＺｏ２〔Ω〕とした場合、
   前記抵抗体の抵抗値は、（Ｚｏ１×Ｚｏ２）／（Ｚｏ１−Ｚｏ２）近傍に設定される
   ことを特徴とする請求項５又は６に記載の発光素子駆動システム。
8. 前記発光ヘッドは、
   前記ケーブルにより伝搬される前記データ信号が入力される第１の入力端子と、
   前記駆動制御素子に備えられ、前記配線パターンにより伝搬される前記データ信号が入力される第２の入力端子と、
   をさらに有し、
   前記抵抗体は、前記第１の入力端子と前記第２の入力端子との間に備えられる
   ことを特徴とする請求項１から７のいずれか１項に記載の発光素子駆動システム。
9. 前記駆動制御素子は、前記発光素子を駆動させる駆動電流を前記発光素子に供給する発光素子駆動回路を有することを特徴とする請求項１から８のいずれか１項に記載の発光素子駆動システム。
10. 請求項１から９のいずれか１項に記載の発光素子駆動システムと、
    前記データ信号発生源を含み、前記データ信号発生源から前記データ信号を前記発光素子駆動システムに送信する印刷制御部と、
    を備える
    ことを特徴とする画像形成装置。
11. 前記発光ヘッドにより、前記データ信号に基づく光が照射される像担持体をさらに有することを特徴とする請求項１０に記載の画像形成装置。

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