JP2016197622A - チップ抵抗器及びその製造方法 - Google Patents
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Abstract
【課題】チップ抵抗器の抵抗値の経時変化を抑制する。
【解決手段】基板上に薄膜抵抗パターンが形成されたチップ抵抗器であって、前記薄膜抵抗パターンは、少なくともシリコンと金属と窒素を含む薄膜抵抗材により形成されており、前記薄膜抵抗パターンの表面領域に窒化反応が促進された高窒化領域が形成されていることを特徴とするチップ抵抗器。
【選択図】図5A
【解決手段】基板上に薄膜抵抗パターンが形成されたチップ抵抗器であって、前記薄膜抵抗パターンは、少なくともシリコンと金属と窒素を含む薄膜抵抗材により形成されており、前記薄膜抵抗パターンの表面領域に窒化反応が促進された高窒化領域が形成されていることを特徴とするチップ抵抗器。
【選択図】図5A
Description
本発明は、チップ抵抗器及びその製造方法に関する。
金属薄膜抵抗体は、薄膜チップ抵抗器等の抵抗器用の抵抗体として広く利用されている。薄膜チップ抵抗器に用いられる薄膜抵抗体は、例えばクロム(Cr)とシリコン(Si)、又はニッケル(Ni)とクロム(Cr)等の金属層をセラミック基板上にスパッタリング又は真空蒸着により被膜させて合金化した薄膜抵抗材を、フォトリソグラフィ等により所要の形状に加工したものである。薄膜抵抗材は、加工がしやすく、精度の良いチップ抵抗器を実現することができる。
このような薄膜チップ抵抗器においては、例えば500μΩcm以下の比抵抗を有する薄膜抵抗材を用いて形成された抵抗体を有する抵抗器において良好な抵抗値精度と共に良好な温度係数等の特性が得られ、高精度のチップ抵抗器として広く各種電子機器に用いられている。
特許文献1では、高い比抵抗を有する薄膜抵抗体の作製工程において、シリコンにクロム等の複数の金属元素を含むターゲットを用いて、不活性ガスに窒素を加えた雰囲気中においてスパッタリングすることで、基板上に薄膜抵抗材を堆積する方法が開示されている。不活性ガス(Ar)とN2ガスの混合比を変えることにより所望の比抵抗を得ることができる。
このような薄膜チップ抵抗器においては、抵抗値の経時変化が少ないことが望ましい。
このような薄膜チップ抵抗器においては、抵抗値の経時変化が少ないことが望ましい。
基板上に堆積した薄膜抵抗材は、フォトリソグラフィ技術などを用いて所望の抵抗値となる形状に加工されて薄膜抵抗パターンとなる。次いで、窒素ガス雰囲気下において、500℃から800℃程度で熱処理(エージング処理)が行われる。熱処理条件を適宜設定することにより、抵抗温度係数(TCR)を±25ppm/℃以下と小さくすることができる。
その後に、基板上に、薄膜抵抗パターンに電極を形成するためのレジスト材料の塗布およびレジスト膜のパターニングを行い、抵抗器の電極材料として銅等をスパッタリング法により堆積する。そして、リフトオフ法によりレジストおよび銅の一部を除去し、銅電極のパターニングをする。
電極のパターニング処理工程の後には、プラズマCVD法等によって保護膜として酸化シリコン膜を堆積する。酸化シリコン膜は、フォトリソグラフィ、エッチング工程によりパターニングされ、電極領域の酸化シリコン膜が除去され、コンタクト用の開口部が形成される。
そして、樹脂ペースト等を用いたオーバーコート膜をスクリーン印刷等の方法により塗布し、硬化する。その後、一次熱処理及び一次ブレーク処理、端面電極形成、二次熱処理及び二次ブレーク処理等の処理を行って個々のチップとし、電極にメッキ等することにより薄膜抵抗器が完成する。
また、金属酸化物を用いた薄膜抵抗において、その薄膜抵抗の表面に比抵抗の高い絶縁性の金属酸化物を堆積する方法が開示されている(特許文献2参照)。これと同様に前述の金属窒化物を用いた薄膜抵抗においても、比抵抗が高く絶縁性の金属窒化物を堆積する方法がある。
しかしながら、特許文献1の方法で製造した薄膜チップ抵抗器を高温・高湿度の環境下で長時間通電状態にすると、徐々に抵抗値が高くなるという現象が発生するという問題がある。
また、特許文献2の方法では、薄膜チップ抵抗器に用いられるアルミナ基板の表面は、ランダムな凹凸形状があり、その表面粗さは薄膜抵抗の膜厚に比べて非常に大きい。すなわち、薄膜抵抗の表面に比抵抗の高い絶縁性の金属窒化物を堆積した場合においても、薄膜抵抗が完全に絶縁性の金属窒化物に覆われるとは限らないという問題がある。
本発明は、チップ抵抗器における抵抗値の経時変化を抑制する技術を提供することを目的とする。
本発明の一観点によれば、基板上に薄膜抵抗パターンが形成されたチップ抵抗器であって、前記薄膜抵抗パターンは、少なくともシリコンと金属と窒素を含む薄膜抵抗材により形成されており、前記薄膜抵抗パターンの表面領域に窒化反応が促進された高窒化領域が形成されていることを特徴とするチップ抵抗器が提供される。
高窒化領域は、例えば、表面領域のN/Siが内部よりも大きくなっており、不動態層(SiNx)として機能する。
高窒化領域は、例えば、表面領域のN/Siが内部よりも大きくなっており、不動態層(SiNx)として機能する。
前記薄膜抵抗パターン上の一部領域に、電極パターンが形成されており、前記高窒化領域は、前記一部領域を避けた前記薄膜抵抗パターン上に形成されていることを特徴とする。
前記薄膜抵抗パターンは、500μΩcm以上の比抵抗を有するものであることが好ましい。
前記薄膜抵抗パターンは、500μΩcm以上の比抵抗を有するものであることが好ましい。
本発明の他の観点によれば、基板上に薄膜抵抗パターンを形成する工程と、前記薄膜抵抗パターンの表面をプラズマ処理することで、前記薄膜抵抗パターンの表面領域を不動態化する工程と、を有することを特徴とするチップ抵抗器の製造方法が提供される。
薄膜抵抗パターン表面に略不動態化された領域を形成することにより、薄膜チップ抵抗器における抵抗値の経時変化を抑制することができる。薄膜抵抗の表面のみを不動態化して安定な状態とし、高温高湿度環境における電蝕による抵抗値変化を抑制することができる。
前記薄膜抵抗パターンは、少なくともシリコンと金属と窒素とを含む薄膜抵抗材により形成されており、前記プラズマ処理は、前記薄膜抵抗パターンの表面領域の窒化反応を促進する処理であることを特徴とする。
少なくともシリコンと金属と窒素を含む薄膜抵抗材を有するチップ抵抗器において、特に高湿度環境下で発生する抵抗値変化を抑制することができる。前記薄膜抵抗パターンの表面領域の窒化反応を促進する処理により、略不動態化された領域を形成することができる。
前記プラズマ処理は、不活性ガスに窒素ガスを加えた雰囲気下で行う処理であることを特徴とする。
窒素ガスを加えた雰囲気下で処理を行うことで、薄膜抵抗材の表面の窒化が促進することができる。
前記薄膜抵抗パターンに電極を形成する工程を有し、前記電極を形成する工程を、前記プラズマ処理よりも前に行うことを特徴とする。
前記電極を形成する工程を、前記プラズマ処理よりも前に行うことで、電極と薄膜抵抗パターンとの間に略不動態化された領域を形成しない。
前記薄膜抵抗パターンに電極を形成する工程を有し、前記電極を形成する工程を、前記プラズマ処理よりも後に行うことを特徴とする。
前記電極を形成する工程を、前記プラズマ処理よりも後に行うことで、電極と薄膜抵抗パターンとの間に略不動態化された領域が形成される。この領域は、電極形成前に除去することが好ましい。
本発明によれば、チップ抵抗器において、抵抗値の経時変化を抑制することができる。
上記特許文献1に記載された薄膜チップ抵抗器において、抵抗値変化の生じた薄膜チップ抵抗器を解析した結果、薄膜抵抗パターンの一部に異常があることが確認された。これは電蝕と呼ばれている現象に起因するものと推測され、薄膜チップ抵抗器内に侵入した水分と通電している薄膜抵抗パターンとの間で電荷の交換があったことが示唆されている。
特許文献1の方法により製造された薄膜抵抗パターンは、結晶性の低い膜からであり、ダングリングボンド等の結晶欠陥を多数含んでいる。特に薄膜抵抗の表面は、欠陥数も多く、活性な状態であると考えられる。従って、通電状態において薄膜抵抗の近傍に水分が侵入すると、薄膜抵抗パターンは容易に酸化され、抵抗値が上昇し、最終的には絶縁状態に至るものと考えられる。
このような結晶欠陥を低減する為に薄膜抵抗パターンを高い温度で熱処理をしたり、また、熱処理時の雰囲気を酸素を入れて酸化する方法も考えられる。しかしながら、前者の方法によれば、抵抗温度係数が変化してしまう。一方、後者の方法によれば、薄膜抵抗の表面と内部の全体が熱拡散により酸化されてしまい、抵抗値が高くなり過ぎて所望の抵抗値が得られない。
以上の考察に基づいて、以下に、本発明の実施の形態による金属薄膜抵抗体を用いたチップ抵抗器(以下、「薄膜チップ抵抗器」と例示的に称する。)及びその製造方法について図面を参照しながら詳細に説明する。
(第1の実施の形態)
図1Aから図1Iまでは、本実施の形態による薄膜チップ抵抗器の製造方法を示す断面図である。
図1Aから図1Iまでは、本実施の形態による薄膜チップ抵抗器の製造方法を示す断面図である。
図1Aに示すように、例えば、少なくとも一方の面が絶縁性を有する絶縁基板1(以下、「基板」1と称する。)を、スパッタリング装置に装着し、基板1上に薄膜抵抗層3を堆積する。基板1は、例えば、アルミナ基板等を用いることができる。アルミナ基板は、その純度が96%程度である場合に、表面には数ミクロン程度の段差を有する凹凸形状が存在する場合がある。
スパッタリングのターゲットは、例えば、シリコンにクロム等の金属元素が所望量含まれたものを使用することができる。スパッタリングする際の雰囲気ガスとして、アルゴンなどの不活性ガスと、窒素元素を含む適量の窒化性ガスを混合して用いることができる。
例えば、アルゴンと窒素との混合ガスを使用し、ターゲットに含まれる元素を適量だけ窒化させた窒化膜を基板1上に堆積させて、薄膜抵抗層3とする。薄膜抵抗層3の膜厚は、例えば、50nmから300nmまでの間であり、基板1の表面の凹凸よりその寸法が小さい膜厚である。
図1B(a)、図1B(b)は、本発明の第1の実施の形態による薄膜チップ抵抗器の製造方法を示す断面図である。図1B(c)は、図1B(a)に示す断面構造を有する抵抗器の平面図である。すなわち、図1B(a)は図1B(c)のIa−Ib線に沿った断面図である。
図1B(a)に示すように、フォトリソグラフィ技術を用いて、薄膜抵抗層3を図1B(c)に示すような所望の形状にパターニングし、次の工程の熱処理後に所望の抵抗値となる薄膜抵抗パターン3aを得ることができる。
薄膜抵抗層3は、少なくとも、Siと、Crなどの金属と、窒素と、を含む薄膜抵抗材からなる。シリコン、クロム以外に薄膜抵抗層に使うことができる元素としては、例えば、チタン、バナジウム、マンガン、鉄、コバルト、ニッケル、ジルコニウム、ニオブ、モリブデン、ハフニウム、タンタル、タングステンがある。
次に、図1B(b)に示すように、薄膜抵抗パターン(薄膜抵抗体)3aが形成された基板1を、窒素やアルゴンなどの不活性ガス雰囲気下において熱処理する。熱処理温度は、500℃から800℃程度の範囲である。熱処理時間は、例えば、1時間である。低温でより長時間、高温でより短時間というように、熱処理条件を適宜調整することができる。この熱処理工程によって、薄膜抵抗パターン3aの温度抵抗係数(TCR)がゼロに近づく方向に調整することができる。具体的には、熱処理後の薄膜抵抗パターン3bにおいて、±25ppm/℃以下の温度抵抗係数が得られる。±25ppm/℃以下の温度抵抗係数であれば、TCRのばらつきの小さい、高精度の抵抗器として利用できる。
次に、図1Cに示すように、電極を形成する。基板1表面側の電極5a及び裏面側の電極5bは、例えば銅をスパッタリング法により堆積して形成することができる。この電極5a、5bのパターニングは、熱処理後の薄膜抵抗パターン3bが形成された基板1上にメタルマスクを配置して行っても良いし、フォトレジストを用いたリフトオフ法によって形成しても良い。ここでは、後者を例にして説明する。
例えば、熱処理後の薄膜抵抗パターン3bが形成された基板1の表面にフォトレジストを塗布し、一般的な露光技術等を用いてパターニングを行う。その後、アルゴンイオン等を用いて薄膜抵抗パターン3bの表面を数nm程度、スパッタエッチング等により除去する。この工程は、熱処理工程等において、薄膜抵抗パターン3bの表面に形成される自然酸化膜を除去し、薄膜抵抗パターン3bと表面側の電極5aとの電気的な導通を良好なものにする(コンタクト抵抗の低減)ための工程である。
スパッタエッチングされた薄膜抵抗パターン3b上および図示しないフォトレジスト表面に、電極として銅をスパッタリング法などにより堆積する。銅の膜厚は例えば1μm程度である。
その後、フォトレジストを剥離剤等の有機溶媒により剥離することで、所望の領域のみに電極5aとして銅の膜が残る。図1Cに示すように、基板1の裏面側にも、メタルマスク等を用いてスパッタリングにより電極5bを形成する。この状態で、電極5aの開口から薄膜抵抗パターン3bの表面が基板1上に露出している。
次いで、熱処理後の薄膜抵抗パターン3bの表面の窒化反応を促進させて、表面領域を高窒化領域(不動態層)を形成するための表面領域の不動態化処理を行う。
窒化反応を促進させるための処理は、例えば、図1Dに示すように、薄膜抵抗パターン3bおよび電極5a、5bが形成された基板1に対するプラズマ処理である。露出した薄膜抵抗パターン3bの表面をプラズマ処理するための装置としては、例えば平行平板型のRF放電装置を使用することができる。後述するプラズマCVD装置を用いて表面処理を行っても良い。
図2は、平行平板型のRF放電装置の一構成例を示す模式的な図である。平行平板型のRF放電装置51は、チャンバー53と、チャンバー53内に配置される平行平板型の一対の電極板52a、52bと、それらの間にRF電圧を印加するためのRF電源61と、チャンバー53内を真空排気する真空排気部(真空ポンプ)57と、放電ガスを導入するガス導入部63と、を有している。電極板52a上に、処理対象の基板1を載せることができる。
RF電源61から電圧を印加する上部電極板52bと基板1を設置する下部電極板52aとの電極間距離は、例えば、30mmから100mm程度である。ガス導入部63から導入し真空チャンバー53内を満たす放電ガスとしては、窒素元素を含む窒化性のガス、もしくは窒化性のガスとアルゴンなどの不活性ガスとの混合ガスを用いることができる。以下では、放電ガスとして窒素ガスを用いた例を示す。真空排気部57により調整したチャンバー53内のガス圧は、例えば25Paから100Pa程度の圧力範囲が好適である。
また、窒素ガスの流量は、例えば30sccmから100sccm程度の流量範囲が好適である。
また、窒素ガスの流量は、例えば30sccmから100sccm程度の流量範囲が好適である。
尚、RF放電装置内に残留ガス(特に酸素や水分など)が多いとその影響も大きくなるため、処理前の真空引き工程において、10−4Pa程度以下の圧力まで高真空にするのが好ましい。
プラズマ処理時の窒素ガスのガス圧は、上記の圧力範囲より低いとチャンバー53内でプラズマが広がり、薄膜抵抗パターン3bに対してスパッタリングなどのダメージを与える可能性がある。一方、プラズマ処理時の窒素ガスのガス圧が、上記の圧力範囲より高いと、下部電極板(放電電極)52a付近にプラズマ領域(65)が基板1表面から離れた位置で局在化してしまい、薄膜抵抗に対する窒化作用が効率的に行われない。従って、上記のような最適な圧力範囲が存在する。
適正なガス圧範囲は装置構成にも依存するが、25Paから50Pa程度がより好ましい。本実施の形態において、プラズマ処理中にガス圧として、25Paより低い圧力や100Pa以上のガス圧では、良い結果が得られなかった。
以上に例示したような窒素プラズマなどによるプラズマ処理によって、活性な窒素が薄膜抵抗パターン3bの表面に供給され、薄膜抵抗表面領域の窒化反応を促進する。すなわち、薄膜抵抗パターンの表面付近に存在するシリコンなどのダングリングボンドを活性な窒素で終端し、薄膜抵抗パターンの表面に高窒化領域(略不動態層)を形成する。IV属元素であるSiに対して、V属元素であるNの比率を増やすことで、IV属元素であるSiのダングリングボンドを窒化させることで終端することができる。
この作用は、気体状態である活性窒素によって進行するため、凹凸のある基板上の薄膜であっても、その表面全体に対して作用させることができる。
プラズマ処理中には基板1の加熱は行わず、プラズマ処理による温度上昇のみ許容するか、もしくは、積極的に基板1の冷却を行うための、例えば冷却水を通す管などを含む冷却機構67を設けると良い。その理由は、プラズマ処理により供給された活性な窒素が薄膜抵抗パターン3bの内部まで熱拡散によって侵入することを冷却により抑制することができるからである。具体的には、冷却機構67により、基板温度を、例えば、100℃以下の温度に保つことができればよい。
次に、図1E(a)に示すように、プラズマCVD法などを用いて、基板1上に保護膜として酸化シリコン膜11を形成する。この場合にも、図2に示すような平行平板型のRF放電装置51を利用することができる。酸化シリコン膜11の原料ガスとしては、SiH4とN2Oガスとの混合ガスを用いることができる。酸化シリコン膜11の膜厚は、例えば、1μmから2μm程度である。図1Dのプラズマ処理と図1E(a)の保護膜形成処理とを、同じ平行平板型のRF放電装置51を用いて行っても良い。このようにすると、基板表面を大気中に晒すことなく図1Dから図1Eまでの連続処理とすることができる。
酸化シリコン膜11の保護膜を形成した後に、プラズマCVD装置によって窒化シリコン膜12を堆積しても良い。あるいは、図1E(b)に示すように、酸化シリコン膜11の保護膜を形成する前に、プラズマCVD装置などによって窒化シリコン膜12を堆積しても良い。この際の窒化シリコン膜12の形成工程では、原料ガスとしてSiH4とNH3またはN2ガスを用いることができる。窒化シリコン膜12は、酸化シリコン膜11に比べて透湿性が低いことから、窒化シリコン膜12を酸化シリコン膜11の下に形成することで、後述の高温高湿度試験において、外部からの抵抗パターン3bの内部への水分の浸入を抑制することがきる。
その後、保護膜(酸化シリコン膜11、または酸化シリコン膜11と窒化シリコン膜12との積層膜)をフォトリソグラフィ技術によりパターニングし、図1Fに示すように、少なくとも電極5a上の一部領域を開口する開口部15を形成する。尚、図1Fは図1E(a)からの工程を示している。
次いで、図1Fの状態から、図1Gに示すように、基板1上にオーバーコート膜17を形成する。このオーバーコート膜17は、例えば樹脂製の保護膜であり、例えばスクリーン印刷などによってパターンを形成した後に硬化処理をすることで形成することができる。
次に、図1Hに示すように、一次ブレーク処理を行う。すなわち、基板1を短冊状のチップ群に分割する。そして、露出した基板端面1xに、端面電極21を形成する。そして、図1Iに示すように、二次ブレーク処理を行い、個々のチップとし、次いで、基板1の上面と下面の電極5a、5bに、ニッケルおよび錫を施して電極部25を形成し、薄膜チップ抵抗器Aが完成する。
以上の工程により製造した薄膜チップ抵抗器Aの信頼性(抵抗値の経時変化)の評価結果について以下に説明する。
薄膜チップ抵抗器Aの高温高湿度環境下での信頼性試験を行った。一例として、温度85℃、湿度85%の環境下で通電し、通電時間(試験時間)に対する抵抗値変化を調査した。
図3は、図1Dの窒素プラズマ処理を施した試料(プラズマ処理)と、図1Dの窒素プラズマ処理を行わなかった試料(プラズマ未処理)との、抵抗値の経時変化(以下、「抵抗値変化」と称する。)の比較結果を示す図である。尚、縦軸の抵抗値変化(ΔR/R)は、プラズマ未処理の試料の2000時間経過後の抵抗値変化の値で規格化した値である。また、電力100Wとは、プラズマ電力密度としては、0.3W/cm2程度である。
プラズマ未処理の試料の抵抗値変化に対して、プラズマ処理の試料では抵抗値変化が明らかに小さくなっていることがわかる。この抵抗値変化の変化量は、プラズマ処理時のRF放電電力にも依存し、高いRF放電電力の方がプラズマ処理時間が短いにもかかわらず、抵抗値変化を抑制する効果が高いことが分かる。
ここでは、RF放電電力は300Wまでの値を示している。RF放電電力が大きくなれば、より短時間の処理で同様の効果が得られることがわかる。
但し、RF放電電力を大きくし、また、処理を長時間にしすぎると、基板温度が上昇し、熱による特性変化が発生する。また、電極間距離やガス圧力にも依るが、プラズマによる膜へのダメージが発生する。
以上の結果より、プラズマ処理により、薄膜チップ抵抗器Aの高温高湿度環境下での抵抗値の経時変化を抑制することができ、信頼性を高めることができることを確認した。
さらに、RF放電電力の効果の違いについて調べるために、プラズマ処理を施した試料のXPSによる組成分析を行った結果を図4に示す。
図4の横軸は、XPS(X線光電子分光)装置に付属するArイオンエッチング機構による薄膜抵抗パターンのエッチング時間である。縦軸は薄膜抵抗パターンにおける組成比(N/Si)を示す。
図4において、エッチング時間が短い領域は、薄膜抵抗パターンの最表面付近に対応する。すなわち、横軸は表面からの深さに対応する。縦軸は、XPS分析により検出された窒素量をシリコン量で規格化した値(N/Si)である。また、プラズマ処理の効果を明確にするために、このXPS分析に供した試料は、薄膜抵抗材のスパッタリング時のガスをアルゴンのみにして作製した試料である。
尚、プラズマ未処理のデータは、Nのバックグラウンドレベルとして考えることができる。従って、プラズマ処理後のデータとプラズマ未処理のデータとの差分のN/Siの値が、プラズマ処理により増加した窒素量とみなすことができる。
図4に示す結果から、プラズマ未処理試料に対して窒素プラズマ処理した試料の表面領域(表面付近)の窒素量が増大していることがわかる。
特に、RF放電電力が高い試料の方が、表面付近の窒素量が多くなることがわかる。すなわち、窒素プラズマ処理によって、薄膜抵抗パターンの表面の窒化が促進され、図3に示した抵抗値の経時変化を抑制することができたことがわかる。
図4より、高窒化領域である不動態層の厚さは30nm程度と推定される。ここで、例えば、この表面から30nm程度の深さ方向の領域を「表面領域」と称する。このように、薄膜抵抗パターンの表面領域に、N/Si比が高い高窒化領域からなる不動態膜が形成される。尚、不動態層の形成されている表面領域の厚さは、プラズマ処理のRF放電電力や処理時間にも依存する。
尚、比較例として、窒素プラズマの代わりに酸素プラズマ処理を行った場合の効果についても同様に検証を行った。その結果、酸素プラズマ処理を施した試料においては、プラズマ未処理の場合の抵抗値変化よりは抵抗値変化が小さいが、窒素プラズマ処理の試料よりは大きな抵抗値変化を示すことがわかった。
このことから、本実施の形態で対象としている窒化物の薄膜抵抗材に対しては、窒化性ガスによるプラズマ処理が適していることがわかる。また、プラズマパワーは、窒素の供給量、プラズマ処理時間が不動態膜の深さ(厚さ)に影響を与える要素と考えられる。
また、このことから、窒素プラズマによる表面処理により、薄膜抵抗材の表面のダングリングボンド等の結晶欠陥又はその影響を抑制することができると推定できる。また、窒素プラズマによる表面処理により、表面領域により、通電状態において薄膜抵抗パターン3aへの水分の侵入も抑制できている可能性がある。
以上のように薄膜抵抗パターン3bの表面に、図1Gに示すように不動態層が形成することで、薄膜チップ抵抗器の信頼性を向上させることができる。
また、プラズマ処理を用いているため、凹凸構造への良好なカバレッジを有する抵抗膜の表面をまんべんなく不動態化することができる。
(第2の実施の形態)
図5A、図5Bは、本発明の第2の実施の形態による薄膜チップ抵抗器の製造方法を示す断面図であり、第1の実施の形態との相違点を説明するための図である。
図5A、図5Bは、本発明の第2の実施の形態による薄膜チップ抵抗器の製造方法を示す断面図であり、第1の実施の形態との相違点を説明するための図である。
本発明の第1の実施の形態では、図1Dに示す窒素プラズマによる表面処理を、図1B(a)の薄膜抵抗パターン3aの形成、薄膜抵抗パターン3aの温度抵抗係数(TCR)がゼロに近づくように調整する熱処理、図1Cに示す電極5a、5bの形成された後に行っている。
本実施の形態では、図1B(a)に対応する薄膜抵抗パターン3aの形成後に熱処理を行い、次いで、図5Aに示すように、プラズマ処理工程を行う点を特徴とする。
この場合、図5Aに示す処理後であって、電極の形成前の前処理として行われる、電極形成予定領域を開口するフォトレジスト層33をマスクとした図5Bに示すArを用いたイオンエッチング(31)による熱処理後の薄膜抵抗パターン3bの表面の自然酸化膜除去工程において、プラズマ処理工程で形成された薄膜抵抗パターン3bの表面の高窒化領域7のうち電極を形成するための開口部15から露出する領域における高窒化領域7(表面部分)を除去することができる。
この工程により、薄膜抵抗パターン3bと直後に形成する電極(5a)との間におけるコンタクト抵抗を低減し、良好な電気特性が確保することができる。また、薄膜抵抗パターン3bの表面が不動態化されたままである。
従って、窒素プラズマによる表面処理により、薄膜抵抗材の表面のダングリングボンド等の結晶欠陥又はその影響を抑制することができる。薄膜抵抗パターン3bの表面に高窒化領域からなる不動態層が形成されることで、薄膜チップ抵抗器の信頼性を向上させることができる。
以上のように、本実施の形態においても、第1の実施の形態とは異なる工程で、第1の実施の形態と同様に、薄膜チップ抵抗器の信頼性を向上させることができる。
尚、図1D及び図5Aに示すように、電極5aとプラズマ処理との工程の順番に依存して、高窒化領域からなる不動態層として機能する高窒化領域7の形成される領域が異なる。
上記の実施の形態において、添付図面に図示されている構成等については、これらに限定されるものではなく、本発明の効果を発揮する範囲内で適宜変更することが可能である。その他、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施することが可能である。
例えば、上記ではチップ抵抗器を例にして説明したが、本発明は、抵抗体を利用した集積回路等にも応用可能である。
また、本発明の各構成要素は、任意に取捨選択することができ、取捨選択した構成を具備する発明も本発明に含まれるものである。
本発明は、チップ抵抗器の製造方法として利用可能である。
A…薄膜チップ抵抗器、1…基板、3…薄膜抵抗層、3a、3b…薄膜抵抗パターン、5a、5b…電極、7…高窒化領域(不動態層)、51…RF放電装置、52a、52b…電極板、53…チャンバー、57…真空排気部(ポンプ)、61…RF電源、63…ガス導入部。
Claims (7)
- 基板上に薄膜抵抗パターンが形成されたチップ抵抗器であって、
前記薄膜抵抗パターンは、少なくともシリコンと金属と窒素を含む薄膜抵抗材により形成されており、
前記薄膜抵抗パターンの表面領域に窒化反応が促進された高窒化領域が形成されていることを特徴とするチップ抵抗器。 - 前記高窒化領域は、前記薄膜抵抗パターンの内部よりも窒化の割合が高い領域であることを特徴とする請求項1に記載のチップ抵抗器。
- 前記薄膜抵抗パターン上の一部領域に、電極パターンが形成されており、
前記高窒化領域は、前記一部領域を避けた前記薄膜抵抗パターン上に形成されていることを特徴とする請求項1又は2に記載のチップ抵抗器。 - 基板上に薄膜抵抗パターンを形成する工程と、
前記薄膜抵抗パターンの表面をプラズマ処理することで、前記薄膜抵抗パターンの表面領域を不動態化する工程と
を有することを特徴とするチップ抵抗器の製造方法。 - 前記薄膜抵抗パターンは、少なくともシリコンと金属と窒素を含む薄膜抵抗材により形成されており、
前記プラズマ処理は、前記薄膜抵抗パターンの表面領域の窒化反応を促進する処理であることを特徴とする請求項4に記載のチップ抵抗器の製造方法。 - 前記薄膜抵抗パターンに電極を形成する工程を有し、
前記電極を形成する工程を、前記プラズマ処理よりも前に行うことを特徴とする請求項
4又は5に記載のチップ抵抗器の製造方法。 - 前記薄膜抵抗パターンに電極を形成する工程を有し、
前記電極を形成する工程を、前記プラズマ処理よりも後に行うことを特徴とする請求項4又は5に記載のチップ抵抗器の製造方法。
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Cited By (5)
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WO2019102857A1 (ja) * | 2017-11-27 | 2019-05-31 | パナソニックIpマネジメント株式会社 | 抵抗器 |
JP2019096831A (ja) * | 2017-11-27 | 2019-06-20 | パナソニックIpマネジメント株式会社 | 抵抗器 |
JP2020013804A (ja) * | 2018-07-13 | 2020-01-23 | パナソニックIpマネジメント株式会社 | チップ抵抗器 |
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WO2024111533A1 (ja) * | 2022-11-25 | 2024-05-30 | 日東電工株式会社 | 配線基板およびその製造方法 |
-
2015
- 2015-04-02 JP JP2015075811A patent/JP2016197622A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019102857A1 (ja) * | 2017-11-27 | 2019-05-31 | パナソニックIpマネジメント株式会社 | 抵抗器 |
JP2019096831A (ja) * | 2017-11-27 | 2019-06-20 | パナソニックIpマネジメント株式会社 | 抵抗器 |
JP7217419B2 (ja) | 2017-11-27 | 2023-02-03 | パナソニックIpマネジメント株式会社 | 抵抗器 |
JP2020013804A (ja) * | 2018-07-13 | 2020-01-23 | パナソニックIpマネジメント株式会社 | チップ抵抗器 |
WO2024111533A1 (ja) * | 2022-11-25 | 2024-05-30 | 日東電工株式会社 | 配線基板およびその製造方法 |
CN116053261A (zh) * | 2023-01-28 | 2023-05-02 | 微龛(广州)半导体有限公司 | 高精度的薄膜电阻装置及其制备方法 |
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