JP2016195166A - 半導体発光素子及びその製造方法 - Google Patents

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Abstract

【課題】リーク電流の発生を抑止して発光効率を高めた半導体発光素子を実現する。
【解決手段】 ｎ型半導体層とｐ型半導体層の間に、発光層及び障壁層が交互に積層されてなる活性層を有する半導体発光素子であって、障壁層のうちｐ型半導体層に最も近接する側に形成された最終障壁層の上面に、最終障壁層とは異なる層であって、ｐ型半導体層よりはｐ型不純物濃度が低い保護層を有し、保護層の上面にｐ型半導体層が形成されている。
【選択図】 図１０

Description

本発明は、ｎ型半導体層とｐ型半導体層の間に、発光層及び障壁層が交互に積層されてなる活性層を有する半導体発光素子、及びその製造方法に関する。
紫外光を発する半導体発光素子には、露光、キュア、殺菌、医療、センサ用途といった幅広い応用製品があり、今後大きな市場が期待される。
紫外光を発する半導体発光素子としてＩｎＧａＮ系のものが知られている。従来のＩｎＧａＮ系の半導体発光素子は、サファイア等からなる成長基板上に、ｎ型半導体層と、障壁層および発光層が交互に積層されてなる活性層と、ｐ型半導体層とを積層してなる半導体層を成長させ、基板上に塗布したハンダを利用して成長基板上の半導体層と支持基板とを貼り合わせた後、レーザリフトオフにより成長基板を剥離して作成されるものが主流である。
現在普及しているＩｎＧａＮ系の半導体発光素子の大部分は、サファイア基板上に、ＧａＮ層及びＩｎＧａＮ層をエピタキシャル成長させることにより形成される。このとき、サファイアと、ＧａＮ及びＩｎＧａＮでは格子定数が異なるため、成長層内に高密度の転位と呼ばれる結晶欠陥が存在することが知られている（例えば特許文献１、２参照）。
特開２００２−２７０５１４号公報 特表２００８−５３９５８５号公報
N. Kuroda, C. Sasaoka, A. Kimura, A. Usui and Y. Mochizuki,"Precise control of pn-junction profile for GaN-based LD structures using GaN substrates with low dislocation densities", J. Cryst. Growth 189/190 (1998) 551
成長基板として、サファイア基板に代えて低転位ＧａＮ基板を用いた場合、その上のエピタキシャル層も基板と同様に低転位密度とすることは可能である。しかし、レーザリフトオフに使用されるレーザ光の波長は３００ｎｍ以下のものが主流であるところ、このレーザ光はＧａＮ基板を透過しないため、ＧａＮ基板を剥離することが困難である。このように、ＧａＮ基板を成長基板として使用する方法では、高出力の紫外光発光素子を作成することが困難であるため、成長基板としてサファイア基板を用いることが主流となっている。
しかし、上述したように、ＩｎＧａＮ系の半導体発光素子は、格子定数の異なるサファイア基板上に、ＧａＮ層及びＩｎＧａＮ層をエピタキシャル成長しているため、転位と呼ばれる結晶欠陥が存在する。本発明者は、鋭意研究により、この転位に起因してリークが発生し、半導体発光素子の素子特性（例えばＩｒ特性）を低下させていることを突き止めた。
図１は、従来方法で製造したＩｎＧａＮ系の半導体発光素子６０に対し、ｐ側パッド電極６１とｎ側パッド電極６２の間に微小電流を流したときの発光の様子を示す写真である。初期時においては発光箇所が見受けられないが、供給電流量を徐々に増加させていくと、青白く発光する箇所６３が散見されるようになる。特に、ｐ側パッド電極６１の周辺において発光箇所６３が多く現れている。
図２は、一の発光箇所６３における半導体発光素子６０の断面をＴＥＭ（Transmission Electron Microscope：透過型電子顕微鏡）にて撮影した写真である。（ｂ）は（ａ）を拡大したものである。
図２によれば、発光箇所６３の位置において、半導体発光素子６０に転位６５が生じていることが確認される。図２（ｂ）は、活性層６７とｐ型半導体層６８が形成されている箇所を拡大したものであり、この箇所に転位６５が生じていることが分かる。本発明者は、従来方法によって製造された半導体発光素子６０のＩｒ特性が低下している原因は、この転位６５を原因としたリークの発生によるものではないかと推察した。より詳細には、転位６５に起因して何らかのピット（凹部）が形成され、このピットを介してｐ型半導体層６８に含まれるｐ型不純物であるＭｇが活性層６７やｎ型半導体層へと拡散することで、ｐｎ接合が破壊されてリークが生じ、図１の写真のような発光箇所６３が形成されたものと推察した。
図３は、転位密度の異なる２つのＩｎＧａＮ系の半導体発光素子に対して、ＳＩＭＳ（Secondary Ion Mass Spectrometry：二次イオン質量分析法）によって深さ方向にＭｇ濃度を測定したグラフである（上記非特許文献１参照）。図３において、（ａ）が、転位密度が１×１０9／ｃｍ2オーダーの素子の結果を示すグラフであり、（ｂ）が、転位密度が６×１０7／ｃｍ2の素子の結果を示すグラフである。
図３によれば、（ａ）の結果においてｐ型半導体層６８に起因するＭｇの信号が、深さ１μｍ〜２．５μｍ付近で現れており、これは活性層６７内にＭｇが侵入していることを示唆している。これに対し、（ｂ）の結果では活性層６７の位置においてＭｇは検出限界値（バックグラウンドレベル）に留まっており、活性層６７内にはＭｇが侵入していないことが分かる。つまり、転位密度が高い素子においては、ｐ型半導体層６８側から活性層６７内にＭｇが拡散していることが分かる。
図４は、従来と同様の構成を有するＩｎＧａＮ系半導体発光素子６０において、活性層６７を形成した直後における表面状態を撮影したＳＥＭ写真である。また、図５は、図４の状態の素子の断面構造を示す模式的な図面である。この発光素子６０は、成長基板１１としてサファイア基板を用い、成長基板１１上にアンドープ層１３及びｎ型半導体層２１を成長させた後、膜厚２０ｎｍのＡｌＧａＮ層からなる障壁層２５（２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ）と、膜厚１０ｎｍのＩｎＧａＮ層からなる発光層２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ）を交互に積層してなる構成である。なお、障壁層２５ｆが最終障壁層に対応する。
より詳細には、炉内温度を８２０℃とし、所定のキャリアガス及びアンモニアを供給した状態で、トリメチルアルミニウム（ＴＭＡ）の流量を１．６μｍｏｌ／ｍｉｎ、トリメチルガリウム（ＴＭＧ）の流量を１０μｍｏｌ／ｍｉｎとして障壁層２５を形成し、同様に所定のキャリアガス及びアンモニアを供給した状態で、トリメチルインジウム（ＴＭＩ）の流量を２μｍｏｌ／ｍｉｎ、ＴＭＧの流量を１０μｍｏｌ／ｍｉｎとして発光層２３を形成するステップを交互に行った。そして、最終障壁層２５ｆを形成した後、ｐ型半導体層を形成することなく、温度を室温まで低下させた状態で表面状態を撮影した写真が図４である。
図４によれば、最終障壁層２５ｆの表面には複数のピット（凹部）７１が形成されていることが確認される。特に（ｂ）の写真からピット７１の径（直径）は概ね７０〜９０ｎｍと推察され、ＧａＮ系において安定的に結晶の出やすい方位面の傾斜角度が約６０°であることから鑑みれば、ピット７１の径と深さはほぼ等しいと推察される。各発光層２３の膜厚を１０ｎｍとし、各障壁層２５の膜厚を２０ｎｍとしたことに鑑みれば、ピット７１は最終障壁層２５ｆの下層に位置する発光層２３ｅ、障壁層２５ｅ、発光層２３ｄ、及び障壁層２５ｄ程度まで達していると推察される。図５では、このようなピット７１の状態を模式的に表示している。
図６は、従来と同様のＩｎＧａＮ系の半導体発光素子に関し、８２０℃の温度下で活性層６７を形成した後、２分間でｐ型半導体層６８を成長させる温度である１０２５℃まで昇温させた後、ｐ型半導体層６８を成長させることなく室温まで温度を低下させたときの表面状態を撮影したＳＥＭ写真である。図６は、図４と同様に、（ａ）が倍率１万倍の写真を示し、（ｂ）が倍率１０万倍の写真を示している。また、図７は、図６の状態の素子の断面構造を示す模式的な図面である。
図６（ｂ）によれば、ピット７１の径（直径）は概ね２０〜４０ｎｍと推察され、図４の状態よりもピット７１の径が小さくなっていることが分かる。これは、温度が高くなることで、エピタキシャル成長のモードが、垂直方向に成長するモードから水平方向に成長するモード、すなわちピット７１を埋め込むモードに変化した結果、ピット７１の一部が埋められ、径及び深さが小さくなったものと推察される。より詳細には、温度を上げている間、熱平衡を保っている層表面の原料がエッチングされて動き、当該エッチングされた材料や炉内のガスがピット７１内に入って水平方向に成長したことで、ピット７１の一部（図７における領域７１ａ）が埋められたものと考えられる。
上述の推察に従い、ピット７１の深さが径とほぼ等しいとすると、図６におけるピット７１の深さは約２０〜４０ｎｍと推察されるため、ピット７１は、最終障壁層２５ｆの下層に位置する発光層２３ｅに達しており、一部のピット７１は障壁層２５ｅにも達していると考えられる。
つまり、この状態でｐ型半導体層６８を形成すると、ｐ型半導体層６８に含まれるｐ型不純物が、ピット７１を介して発光層２３ｅに達し、一部のｐ型不純物は更に発光層２３ｅの下層の障壁層２５ｅにも達すると考えられる。本発明者は、以上の検討の下、かかるピット７１の存在によってｐ型不純物が活性層６７内に侵入し、ｐｎ接合が破壊されたことで、図１の写真に示すようなリーク電流が発生していることを突き止めた。
本発明は、上記の検討に鑑み、リーク電流の発生を抑止して発光効率を高めた半導体発光素子を実現することを目的とする。
本発明は、ｎ型半導体層とｐ型半導体層の間に、発光層及び障壁層が交互に積層されてなる活性層を有する半導体発光素子であって、
前記障壁層のうち前記ｐ型半導体層に最も近接する側に形成された最終障壁層の上面に、前記最終障壁層とは異なる層であって、前記ｐ型半導体層よりはｐ型不純物濃度が低い保護層を有し、
前記保護層の上面に前記ｐ型半導体層が形成されていることを特徴とする。
上述した本発明者の鋭意研究により、従来の製造方法によれば、ｐ型半導体層を形成する直前において活性層を構成する発光層内にピット（凹部）が達しており、このピットを通じてｐ型不純物が発光層内に侵入した結果、リーク電流が発生したものと考えられる。上記のような構成とすることで、製造時に形成されるピットの先端を保護層の高さ位置又は最終障壁層の高さ位置に留まらせ、その下層に位置する発光層には達しない状態を実現することができる。また、仮に一部のピットの先端が発光層の上面の高さ位置まで達していたとしても、従来と比べてその頻度を大幅に低下させることができる。これにより、従来よりもリーク電流を抑制することができる。この結果は、実施例を参照して後述される。
なお、この保護層は、製造時においてアンドープの層として形成された後、この保護層の上面にｐ型半導体層が形成される過程で高温下（例えば１０００℃程度）に晒されることで、このｐ型半導体層からｐ型不純物が拡散されて、低濃度のｐ型不純物を含む層として形成されたものとしても構わない。このとき、保護層に含まれるｐ型不純物濃度が、厚さ方向に分布を有するものとしても構わない。
また、この保護層は、製造時において低濃度のｎ型不純物が含有された層、若しくは極めて低濃度のｐ型不純物が含有された層として形成された層であるものとしても構わない。
ｐ型半導体層に含有されるｐ型不純物の濃度は、例えば１×１０19／ｃｍ3よりは高濃度であり、好ましくは２〜３×１０19／ｃｍ3程度である。このとき、保護層に含有されるｐ型不純物濃度は、１×１０19／ｃｍ3以下とすることができ、好ましくは１×１０18／ｃｍ3以下である。
より詳細には、前記ｐ型半導体層が、前記保護層の内部に侵入し、且つ先端が前記最終障壁層よりも前記ｎ型半導体層側に形成された前記発光層の上面の高さ位置には達していない突出部を有する構成とすることができる。
最終障壁層の上面に保護層を形成したことにより、最終障壁層が形成された時点において当該最終障壁層の表面にピットが現れていた場合であっても、当該ピットの内部の少なくとも一部を保護層によって充填することが可能となる。特に、発光層にまで達していたピットの先端を保護層で充填することで、保護層を形成した後の時点においてピットの先端が発光層の上面の高さ位置に達しない状態が実現される。このような状態の下でｐ型半導体層を形成することで、仮にｐ型半導体層の形成開始時点においてピットが存在していても、このピットは発光層の上面の高さ位置には達していないため、ｐ型半導体層にドープされているｐ型不純物が発光層に拡散することを抑制できる。
なお、ここでいう突出部は、ｐ型半導体層を形成する直前において保護層内に残存形成されたピット（凹部）に、ｐ型半導体層に含まれるｐ型不純物が拡散したことで形成されたものとして構わない。突出部の先端が発光層の上面の高さ位置に達していないことで、ｐ型不純物が活性層内に拡散してｐｎ接合が破壊される事態が回避される。
保護層としては、当該保護層の形成前時点で形成されているピットの先端部を充填することで、保護層を形成した後の時点において残存しているピットの先端が発光層の上面の高さ位置に達しない状態を実現するために必要な最低膜厚以上であれば良い。
また、前記保護層は、前記最終障壁層よりも薄膜で構成するものとしても構わない。保護層の厚みを厚くすると、ｐ型不純物層と発光層の間の距離が遠くなるため、ｐ型半導体層から供給された正孔が発光層に届きにくくなる。このとき、最終障壁層とｐ型半導体層の界面で電子が閉じ込められてしまい、不純物準位を形成して所望波長とは異なる波長の光を発光する場合がある。このような事態は、発光スペクトルを取得したときに、所望の波長とは別の箇所において少し大きな出力が見受けられる（いわゆるショルダー部分を有する。）ことから確認できる。このような事態が生じると、所望の波長の光に関する取り出し効率が低下してしまう。
よって、保護層としては、前記最低膜厚以上であって、可能な限り薄膜であることが好ましい。なお、このとき、保護層を横方向成長（水平方向成長）が可能な温度条件で成長させることで、膜厚をできる限り薄くしながらもピットの先端部分を埋め込むことができる。この温度条件は、最終障壁層を含む活性層の成長温度よりも高温であり、例えば１０００℃以上とすることができる。
なお、前記ｐ型半導体層は、ｐ型不純物としてＭｇを含むものとしても構わない。
図８は、従来方法で製造したＩｎＧａＮ系半導体発光素子に対し、最終障壁層２５ｆの上層に形成されるｐ型半導体層６８の形成条件を変えたときの逆バイアス印加時におけるＩｒ（逆方向電流）特性を示すグラフである。より詳細には、ｐ型不純物をドープするための原料ガスであるビスシクロペンタジエニルマグネシウム（Ｃｐ2Ｍｇ）の流量を０．０５μｍｏｌ／ｍｉｎとして形成したサンプル（ａ）と、０．１μｍｏｌ／ｍｉｎとして形成したサンプル（ｂ）に対し、−５Ｖの逆バイアスを印加して２０ｍＡ通電試験を行ったときの、通電時間とＩｒの関係を測定した。
これによれば、サンプル（ａ）と比較して、Ｍｇ供給量が多いサンプル（ｂ）の方が、通電時間の経過と共にＩｒの値が高くなっていることが分かる。これにより、（ａ）と比較して（ｂ）の方がリーク電流を発生しやすいサンプルであることが分かる。従って、ｐ型半導体に含まれるｐ型不純物がＭｇの場合に、ピットを介して活性層内にｐ型不純物が侵入してリーク電流を引き起こすという上記の課題が顕著に現れるといえる。
よって、ｐ型半導体層にドープされているｐ型不純物がＭｇである構成において、上記のように保護層を備えた半導体発光素子とすることで、リーク電流の抑制効果が大きく発揮される。
また、本発明の半導体発光素子の製造方法は、
基板上にｎ型半導体層を形成する工程（ａ）と、
前記ｎ型半導体層上に発光層及び障壁層を交互に積層して活性層を形成する工程（ｂ）と、
前記障壁層のうち前記ｐ型半導体層に最も近接する側に形成された最終障壁層の上面に、前記最終障壁層とは異なる保護層を形成する工程（ｃ）と、
ｐ型のドーパントを供給して前記保護層の上面にｐ型半導体層を形成する工程（ｄ）とを有し、
前記工程（ｃ）において、当該工程（ｃ）の開始前に層の最上面に出現しているピットの先端が少なくとも前記発光層の高さ位置には達しないように、当該ピットの少なくとも一部が前記保護層で充填されることを特徴とする。
上記方法によれば、ｐ型半導体層を成長させる工程（ｄ）の開始前の時点において、層に形成されているピットの先端を保護層又は最終障壁層内に留まらせ、その下層に形成されている発光層の高さ位置には達しない状態が実現される。この状態でｐ型半導体層を形成することで、ｐ型不純物はピットを通じて保護層又は最終障壁層までは拡散するものの、その下層の発光層までは拡散しない。これによりｐｎ接合が破壊されず、リーク電流の発生が抑制される。
ここで、前記工程（ｃ）を、横方向成長が可能な温度条件で所定の半導体層を成長させることで前記保護層を形成する工程とすることができる。この温度条件は、最終障壁層を含む活性層の成長温度よりも高温であり、例えば１０００℃以上とすることができる。このような製法とすることで、保護層の厚みを出来る限り薄くしながらも、工程（ｄ）の開始前時点において、ピットの先端を保護層又は最終障壁層内に留まらせることが可能となる。
更にこのとき、前記工程（ｃ）を、前記最終障壁層より薄膜で前記保護層を成長させる工程としても構わない。
また、前記工程（ｄ）において、前記ｐ型のドーパントを、Ｍｇを含む材料としても構わない。
なお、前記工程（ｃ）は、アンドープの半導体層を成長させることで前記保護層を形成する工程であるものとしても構わない。
本発明によれば、リーク電流の発生を抑止して発光効率を高めた半導体発光素子が実現される。
従来方法で製造したＩｎＧａＮ系の半導体発光素子に対し、ｐ側電極とｎ側電極の間に微小電流を流したときの発光の様子を示す写真である。 従来方法で製造したＩｎＧａＮ系の半導体発光素子の一の発光箇所における断面のＴＥＭ写真である。 転位密度の異なる２つのＩｎＧａＮ系の半導体発光素子に対して、ＳＩＭＳによって深さ方向にＭｇ濃度を測定したグラフである。 従来と同様のＩｎＧａＮ系の半導体発光素子に関し、活性層形成後に室温まで低下させたときの表面状態を撮影したＳＥＭ写真である。 図４の状態の素子の断面構造を示す模式的な図面である。 従来と同様のＩｎＧａＮ系の半導体発光素子に関し、活性層形成後、ｐ型半導体層を形成する温度まで昇温した後、室温まで低下させたときの表面状態を撮影したＳＥＭ写真である。 図６の状態の素子の断面構造を示す模式的な図面である。 従来方法で製造したＩｎＧａＮ系の半導体発光素子において、最終障壁層の上層に形成されるｐ型半導体層の形成条件を変えたときの逆バイアス印加時におけるＩｒ特性を示すグラフである。 本発明の半導体発光素子の断面構造を示す模式的な図面である。 本発明の方法において、ｐ型半導体層を形成する直前の断面構造を示す模式的な図面である。 実施例１、実施例２、及び比較例１において、ｐ型半導体層を成長させる直前の状態における層表面のＡＦＭ写真である。 実施例１、実施例２、及び比較例１の各素子に対してそれぞれ逆バイアスを印加したときのＩｒ特性を示すグラフである。 本発明の半導体発光素子の別の実施形態における断面構造を示す模式的な図面である。
以下において、本発明の半導体発光素子及びその製造方法の実施形態について説明する。まず、半導体発光素子の構造及び製造方法の一例について説明をした後、実施例を参照して特性を評価する。
［構造］
図９は、本発明の半導体発光素子の断面構造を示す模式的な図面であり、図５及び図７と同一の構成要素については、同一の符号を付している。なお、各図において図面の寸法比と実際の寸法比は必ずしも一致しない。
半導体発光素子１は、成長基板１１の上層に、アンドープ層１３と、ｎ型半導体層２１を有する。半導体発光素子１は、ｎ型半導体層２１の上層には、障壁層２５と発光層２３が交互に積層されてなる活性層２７を備え、活性層２７の上層には保護層３０及びｐ型半導体層２９を備える。
本実施形態では、活性層２７として、膜厚２０ｎｍのＡｌＧａＮ層からなる障壁層２５（２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ）と、膜厚１０ｎｍのＩｎＧａＮ層からなる発光層２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ）を交互に積層した。なお、障壁層２５及び発光層２３の繰り返し回数（周期数）は、適宜設定することができる。
なお、「ＡｌＧａＮ」という記述は、ＡｌｍＧａ１−ｍＮ（０＜ｍ＜１）という記述と同義であり、ＡｌとＧａの組成比の記述を単に省略して記載したものであって、ＡｌとＧａの組成比が１：１である場合に限定する趣旨ではない。「ＩｎＧａＮ」という記述についても同様である。以下においても上記にならって記載される。
成長基板１１は、サファイア基板で構成される。なお、サファイアの他、Ｓｉ、ＳｉＣ、ＧａＮ、ＹＡＧなどで構成しても構わない。
アンドープ層１３は、ＧａＮにて形成される。より具体的には、ＧａＮよりなる低温バッファ層と、その上層にＧａＮよりなる下地層によって形成される。
ｎ型半導体層２１は、例えばＡｌＧａＮで構成される層（電子供給層）とＧａＮで構成される層（保護層）を含む多層構造で構成される。少なくとも保護層には、Ｓｉ、Ｇｅ、Ｓ、Ｓｅ、Ｓｎ、又はＴｅ等のｎ型不純物がドープされている。
本実施形態において、保護層３０はｐ型半導体層２９よりもｐ型不純物濃度が低いＡｌＧａＮ層で構成されている。例えば、保護層３０は、実質的にアンドープ層と認められる程度にｐ型不純物濃度が低いものとしても構わない。また、保護層３０をＳｉ等のｎ型不純物がドープされたＡｌＧａＮ層で構成しても構わない。また、ＡｌＧａＮに限らず、四元混晶からなるＡｌＩｎＧａＮで構成しても構わないし、ＡｌＮやＧａＮで構成しても構わない。
ｐ型半導体層２９は、例えばＧａＮ、ＡｌＧａＮ等で構成され、Ｍｇ、Ｂｅ、Ｚｎ、又はＣ等のｐ型不純物がドープされているが、特にＭｇからなるｐ型不純物がドープされているものとして構わない。
図９に示すように、ｐ型半導体層２９は、先端が保護層３０内に達する突出部２９ａを有する。この突出部２９ａは、本実施形態では、その先端が最終障壁層２５ｆの高さ位置に留まっており、少なくとも発光層２３ｅの上面の高さ位置には達していない。
［製造方法］
次に、半導体発光素子１の製造方法の一例につき、説明する。なお、下記製造方法で説明する製造条件や膜厚などの寸法は、あくまで一例であって、これらの数値に限定されるものではない。
＜ステップＳ１＞
まず、成長基板１１上に、アンドープ層１３を形成する。例えば、以下の工程により行われる。
（成長基板１１の準備）
成長基板１１としてサファイア基板を用いる場合、ｃ面サファイア基板のクリーニングを行う。このクリーニングは、より具体的には、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相蒸着）装置の処理炉内にｃ面サファイア基板を配置し、処理炉内に流量が１０ｓｌｍの水素ガスを流しながら、炉内温度を例えば１１５０℃に昇温することにより行われる。
（アンドープ層１３の形成）
次に、成長基板１１（ｃ面サファイア基板）の表面に、ＧａＮよりなる低温バッファ層を形成し、更にその上層にＧａＮよりなる下地層を形成する。これら低温バッファ層及び下地層がアンドープ層１３に対応する。
アンドープ層１３のより具体的な形成方法は例えば以下の通りである。まず、МОＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を４８０℃とする。そして、処理炉内にキャリアガスとして流量がそれぞれ５ｓｌｍの窒素ガス及び水素ガスを流しながら、原料ガスとして、流量が５０μｍｏｌ／ｍｉｎのＴＭＧ及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に６８秒間供給する。これにより、成長基板１１の表面に、厚みが２０ｎｍのＧａＮよりなる低温バッファ層を形成する。
次に、ＭＯＣＶＤ装置の炉内温度を１１５０℃に昇温する。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１００μｍｏｌ／ｍｉｎのＴＭＧ及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に３０分間供給する。これにより、低温バッファ層の表面に、厚みが１．７μｍのＧａＮよりなる下地層を形成する。
＜ステップＳ２＞
次に、アンドープ層１３の上層に、ｎ型ＡｌＧａＮで構成されるｎ型半導体層２１を形成する。具体的な形成方法は例えば以下の通りである。
まず、引き続き炉内温度を１１５０℃とした状態で、ＭＯＣＶＤ装置の炉内圧力を３０ｋＰａとする。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が９４μｍｏｌ／ｍｉｎのＴＭＧ、流量が６μｍｏｌ／ｍｉｎのＴＭＡ、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及び流量が０．０２５μｍｏｌ／ｍｉｎのテトラエチルシランを処理炉内に６０分間供給する。これにより、例えばＡｌ0.06Ｇａ0.94Ｎの組成を有し、Ｓｉ濃度が３×１０19／ｃｍ3で、厚みが２μｍのｎ型半導体層２１がアンドープ層１３の上層に形成される。
なお、この後、ＴＭＡの供給を停止すると共に、それ以外の原料ガスを６秒間供給することにより、ｎ型ＡｌＧａＮ層の上層に、厚みが５ｎｍ程度のｎ型ＧａＮよりなる保護層を有するｎ型半導体層２１を実現してもよい。
上記の説明では、ｎ型半導体層２１に含まれるｎ型不純物をＳｉとする場合について説明したが、ｎ型不純物としては、Ｓｉ以外にＧｅ、Ｓ、Ｓｅ、Ｓｎ又はＴｅ等を用いることができる。
このステップＳ２が工程（ａ）に対応する。
＜ステップＳ３＞
次に、ｎ型半導体層２１の上層にＩｎＧａＮで構成される発光層及びＡｌＧａＮで構成される障壁層が周期的に繰り返される活性層２７を形成する。具体的な形成方法は例えば以下の通りである。
まずＭＯＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を７８０℃とする。そして、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が１ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が１．６μｍｏｌ／ｍｉｎのＴＭＡ、０．０９μｍｏｌ／ｍｉｎのテトラエチルシラン及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に４８０秒間供給するステップＳ３Ａを行って、膜厚２０ｎｍ、Ａｌ組成６％のＡｌＧａＮ層からなる障壁層２５ａを形成する。
次に、前記キャリアガスを流しながら、原料ガスとして、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が２μｍｏｌ／ｍｉｎのＴＭＩ及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に２４０秒間供給するステップＳ３Ｂを行って、膜厚１０ｎｍ、Ｉｎ組成１％のＩｎＧａＮ層からなる発光層２３ａを形成する。
以下、前記ステップＳ３Ａ及びＳ３Ｂを交互に繰り返すことで、障壁層２５ａ、発光層２３ａ、障壁層２５ｂ、発光層２３ｂ、障壁層２５ｃ、発光層２３ｃ、障壁層２５ｄ、発光層２３ｄ、障壁層２５ｅ、発光層２３ｅ、及び障壁層２５ｆの積層体を形成する。これにより、活性層２７が形成される。なお、本実施形態の構成では、障壁層２５ｆが最終障壁層に対応する。
このステップＳ３が工程（ｂ）に対応する。
＜ステップＳ４＞
次に、活性層２７の上層に、保護層３０を形成する。具体的な一例としては、次のステップＳ５においてｐ型半導体層２９を形成する際の炉内温度とほぼ同等の温度（例えば１０２５℃）程度まで上昇させた後、アンドープのＡｌＧａＮ層を例えば４ｎｍ程度成長させることで保護層３０を形成する。なお、ここでは保護層３０をＡｌ組成６％のＡｌＧａＮで構成した。
ここで、保護層３０を形成するにあたっては、ピット７１の先端が、最終障壁層２５ｆに最も近い発光層２３ｅの上面の高さ位置に達しないように膜厚を決定する。この時点における素子の断面構造の模式図を図７にならって図１０に示す。図１０に示すように、ピット７１の一部が保護層３０で充填された結果、当該ピット７１の先端が最終障壁層２５ｆの位置に留まっており、その下層の発光層２３ｅの上面の高さ位置には達していない。
ステップＳ３よりも極めて高温（ここでは１０２５℃程度）で保護層３０を成長させることで、横方向（水平方向）の成長モードで半導体層を成長させることができる。このため、４ｎｍ程度といった極めて薄い膜厚で保護層３０によってピット７１の一部を埋め込むことが可能となる。なお、本実施形態において、保護層３０の膜厚は、障壁層（２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ）の膜厚よりも薄膜で形成されている。
このステップＳ４が工程（ｃ）に対応する。
＜ステップＳ５＞
次に、保護層３０の上層に、例えばＡｌＧａＮで構成されるｐ型半導体層２９を形成する。具体的な形成方法は例えば以下の通りである。
原料ガスとして、流量が３５μｍｏｌ／ｍｉｎのＴＭＧ、流量が２０μｍｏｌ／ｍｉｎのＴＭＡ、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及びｐ型不純物をドープするための流量が０．１μｍｏｌ／ｍｉｎのビスシクロペンタジエニルマグネシウム（Ｃｐ2Ｍｇ）を処理炉内に６０秒間供給する。これにより、保護層３０の上層に、厚みが２０ｎｍのＡｌ0.3Ｇａ0.7Ｎの組成を有する正孔供給層を形成する。その後、ＴＭＡの流量を４μｍｏｌ／ｍｉｎに変更して原料ガスを３６０秒間供給することにより、厚みが１２０ｎｍのＡｌ0.13Ｇａ0.87Ｎの組成を有する正孔供給層を形成する。これらの正孔供給層によりｐ型半導体層２９が形成される。このｐ型半導体層２９のｐ型不純物濃度は、例えば３×１０19／ｃｍ3程度である。
なお、その後、ＴＭＡの供給を停止すると共に、Ｃｐ2Ｍｇの流量を０．２μｍｏｌ／ｍｉｎに変更して原料ガスを２０秒間供給することにより、厚みが５ｎｍ程度で、ｐ型不純物濃度が１×１０20／ｃｍ3程度のｐ型コンタクト層を形成してもよい。この場合、ｐ型半導体層２９にはこのｐ型コンタクト層も含まれる。
このステップＳ５が工程（ｄ）に対応する。なお、このステップＳ５の過程でウェハが高温下に晒されることで、ｐ型半導体層２９に含まれるｐ型不純物が保護層３０側に拡散する場合がある。このとき、ステップＳ４においてアンドープ層で形成されていた保護層３０は、ステップＳ５が終了した時点において、低濃度のｐ型不純物を含有した層として形成される。ただし、保護層３０が、ｐ型半導体層２９から拡散したｐ型不純物を含有したとしても、ｐ型不純物濃度は、ｐ型半導体層２９と比べて著しく低い。例えば、ｐ型半導体層２９のｐ型不純物濃度が２〜３×１０19／ｃｍ3程度である場合において、ステップＳ４の終了時点における保護層３０のｐ型不純物濃度は、０．１〜１×１０19／ｃｍ3程度である。
しかも、ｐ型半導体層２９側からｐ型不純物が拡散されたことで保護層３０にｐ型不純物が含まれる場合、保護層３０内においては、ｐ型半導体層２９に近い側の方がｐ型不純物濃度が高く、ｐ型半導体層２９から離れるほどｐ型不純物濃度が低くなると考えられる。従って、保護層３０内のうち、最終障壁層２５ｆに近い領域のｐ型不純物濃度は、ｐ型半導体層２９のｐ型不純物濃度に比べて著しく低く、依然として検出限界程度の値を示す場合もある。
図１０に示すように、ｐ型不純物を導入する直前の状態において、ピット７１の先端が最終障壁層２５ｆの高さ位置に留まっており、その下層の発光層２３ｅの上面の高さ位置に達していないため、その後にｐ型不純物を導入しても、当該ｐ型不純物が発光層２３ｅに拡散する事態が抑制される。この結果、ピット７１内にｐ型不純物が拡散することで形成される突出部２９ａの先端は発光層２３ｅには達しない（図９参照）。
＜ステップＳ６＞
次に、ステップＳ１〜Ｓ５を経て得られたウェハに対して活性化処理を行う。より具体的には、ＲＴＡ（Rapid Thermal Anneal：急速加熱）装置を用いて、窒素雰囲気下中６５０℃で１５分間の活性化処理を行う。
その後は、縦型のＬＥＤ素子を実現する場合には、成長基板１１を剥離した後、当該成長基板１１が存在していた箇所に電極を形成してｎ側電極を形成する。また、横型のＬＥＤ素子を実現する場合には、ｐ側からｎ型半導体層が露出するまでエッチングを行なって、ｎ側電極を形成する。なお、この場合、必要に応じて透明電極などの電極を形成するものとしても構わない。その後、各電極に給電端子などを形成し、必要に応じて、露出されている素子側面や上面を透光性の高い絶縁層で覆い、ワイヤボンディングなどにより基板との接続を行う。
以下、実施例及び比較例を参照して説明する。
（実施例１）
上記ステップＳ１〜Ｓ６を経て、横型のＬＥＤ素子として製造された半導体発光素子１を実施例１とした。なお、このときステップＳ４において、保護層３０を形成する際の温度を１０２５℃とし、保護層３０の膜厚を４ｎｍとした。
（実施例２）
ステップＳ４において、保護層３０をＡｌ組成１０％のＡｌＧａＮで構成すると共に、この保護層３０を形成する際の温度を実施例１よりも低い７８０℃とし、保護層３０の膜厚を２０ｎｍとした点を除いては、実施例１と同様の方法で製造された半導体発光素子１を実施例２とした。実施例１よりも保護層３０の成長温度が低いため、横方向（水平方向）の成長モードがあまり現れない結果、ピット７１の先端が最終障壁層２５ｆに最も近い発光層２３ｅの上面の高さ位置に達しないようにすべく、実施例１よりも厚膜で保護層３０を形成している。
（比較例１）
ステップＳ１〜Ｓ３、及びステップＳ５〜Ｓ６を経て横型のＬＥＤ素子として製造された半導体発光素子を比較例１の素子とした。すなわち、実施例１及び実施例２と比較して、保護層３０を備えていない点が異なる。
図１１は、実施例１、実施例２、及び比較例１において、ｐ型半導体層２９を成長させる直前の状態における層表面の写真であり、ＡＦＭ（Atomic Force Microscopy：原子間力顕微鏡）で撮影されたものである。図１１において、（ａ）が実施例１に対応し、（ｂ）が実施例２に対応し、（ｃ）が比較例１に対応する。
図１１によれば、比較例１の素子において最も黒い斑点が目立っており、これは径の大きなピット７１が多く出現していることを示している。実施例２の素子は、比較例１の素子に比べるとピット７１が少し目立ちにくくなっているが、これは厚膜で形成した保護層３０によってピット７１の一部が埋め込まれた結果、ピット７１の径が比較例１の素子よりも小さくなっていることがその理由として考えられる。
実施例１は、実施例２よりも更にピット７１の存在が目立たなくなっている。これは、実施例１において保護層３０の成長温度を実施例２よりも高温にしたことで、保護層３０が横方向モードで成長し、これによってピット７１の径が大幅に小さくなったこと、並びに出現していたピット７１のうちのいくつかが保護層３０によって完全に充填されたことがその理由として考えられる。
図１２は、実施例１、実施例２、及び比較例１の各素子に対してそれぞれ逆バイアスを印加したときのＩｒ特性を示すグラフである。具体的には、各素子に対して１００ｍＡの電流を所定の時間だけ供給（エージング）した後、−５Ｖの逆バイアスを印加したときに流れる逆バイアス電流を測定した。図１２において、横軸はエージングのために電流を供給した時間（エージング時間）を表しており、縦軸は逆バイアス電圧を印加したときに素子を流れた逆バイアス電流を表している。
図１２によれば、エージング時間が長くなると、比較例１の素子の逆バイアス電流は急激に高くなっている。これに対し、実施例２の素子は比較例１の素子よりも逆バイアス電流が抑制されており、実施例１の素子は実施例２の素子よりも更に逆バイアス電流が抑制されている。
保護層３０を備えない比較例１の素子は、ピット７１を通じてｐ型不純物が発光層（２３ｅ等）に拡散したことで、ｐｎ接合が破壊されてリーク電流が発生しており、このことが高い逆バイアス電流となって現れているものと考えられる。これに対し、実施例１及び実施例２の各素子によれば、保護層３０を形成したことで、ピット７１の一部が充填された結果、ｐ型不純物が発光層２３ｅに拡散するのが抑制されており、比較例１の素子よりもリーク電流が低減できていると考えられる。特に、実施例１の素子によれば、高温で保護層３０を成長させたことで、実施例２の素子よりも薄膜の保護層３０によって、ピット７１の一部を効果的に充填できていることが推察される。
［別実施形態］
図１３に示すように、保護層３０の厚みによっては、ｐ型半導体層２９の突出部２９ａの先端が最終障壁層２５ｆの上面の高さ位置に達しない構成とすることも可能である。
１ ： 半導体発光素子
１１ ： 成長基板
１３ ： アンドープ層
２１ ： ｎ型半導体層
２３（２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ） ： 発光層
２５（２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ） ： 障壁層
２７ ： 活性層
２９ ： ｐ型半導体層
２９ａ ： 突出部
３０ ： 保護層
６０ ： 従来方法で製造したＩｎＧａＮ系の半導体発光素子
６１ ： ｐ側パッド電極
６２ ： ｎ側パッド電極
６３ ： 発光箇所
６５ ： 転位
６７ ： 活性層
６８ ： ｐ型半導体層
７１ ： ピット
７１ａ ： 充填されたピット領域

Claims (8)

  1. ｎ型半導体層とｐ型半導体層の間に、発光層及び障壁層が交互に積層されてなる活性層を有する半導体発光素子であって、
    前記障壁層のうち前記ｐ型半導体層に最も近接する側に形成された最終障壁層の上面に、前記最終障壁層とは異なる層であって、前記ｐ型半導体層よりはｐ型不純物濃度が低い保護層を有し、
    前記保護層の上面に前記ｐ型半導体層が形成されていることを特徴とする半導体発光素子。
  2. 前記ｐ型半導体層は、前記保護層の内部に侵入し、且つ先端が前記最終障壁層よりも前記ｎ型半導体層側に形成された前記発光層の上面の高さ位置には達していない突出部を有することを特徴とする請求項１に記載の半導体発光素子。
  3. 前記保護層は、前記最終障壁層よりも薄膜で構成されていることを特徴とする請求項１又は２に記載の半導体発光素子。
  4. 前記ｐ型半導体層が、ｐ型不純物としてＭｇを含むことを特徴とする請求項１〜３のいずれか１項に記載の半導体発光素子。
  5. 半導体発光素子の製造方法であって、
    基板上にｎ型半導体層を形成する工程（ａ）と、
    前記ｎ型半導体層の上面に発光層及び障壁層を交互に積層して活性層を形成する工程（ｂ）と、
    前記障壁層のうち前記ｐ型半導体層に最も近接する側に形成された最終障壁層の上面に、前記最終障壁層とは異なる保護層を形成する工程（ｃ）と、
    ｐ型のドーパントを供給して前記保護層の上面にｐ型半導体層を形成する工程（ｄ）とを有し、
    前記工程（ｃ）において、当該工程（ｃ）の開始前に層の最上面に出現しているピットの先端が少なくとも前記発光層の高さ位置には達しないように、当該ピットの少なくとも一部が前記保護層で充填されることを特徴とする半導体発光素子の製造方法。
  6. 前記工程（ｃ）は、横方向成長が可能な温度条件で所定の半導体層を成長させることで前記保護層を形成する工程であることを特徴とする請求項５に記載の半導体発光素子の製造方法。
  7. 前記工程（ｃ）は、前記最終障壁層より薄膜で前記保護層を成長させる工程であることを特徴とする請求項６に記載の半導体発光素子の製造方法。
  8. 前記工程（ｄ）において、前記ｐ型のドーパントがＭｇを含む材料であることを特徴とする請求項５〜７のいずれか１項に記載の半導体発光素子の製造方法。
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JP2006080469A (ja) * 2004-09-13 2006-03-23 Mitsubishi Cable Ind Ltd 窒化物半導体発光素子
JP2006108585A (ja) * 2004-10-08 2006-04-20 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体発光素子
CN101449394A (zh) * 2006-05-26 2009-06-03 罗姆股份有限公司 氮化物半导体发光元件
JP5050574B2 (ja) * 2007-03-05 2012-10-17 住友電気工業株式会社 Ｉｉｉ族窒化物系半導体発光素子

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