JP2016192544A - 半導体基板配列、および半導体基板配列の形成方法 - Google Patents

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Abstract

【課題】半導体基板配列、および半導体基板配列の形成方法を提供する。
【解決手段】半導体基板配列１００は、キャリアウェハ１１０と、このキャリアウェハに固定され、キャリアウェハ上に横方向に分布される複数の半導体基板片１２０と、を含む。複数の半導体基板片の半導体基板片は六角形形状を有する。
【選択図】図１

Description

諸実施形態は半導体基板の製作に関し、特に、半導体基板配列、および半導体基板配列の形成方法に関する。
例えば、炭化ケイ素（ＳｉＣ）、ヒ化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）で作成される、非シリコン半導体ウェハは、シリコンウェハを加工するための生産ラインにおいて現在用いられているものなどのサイズではまだ製作されていない。
一例として、ＳｉＣの場合、１５０ｍｍのウェハが利用可能になりつつあるものの、現在一般的なサイズは１００ｍｍである。シリコンの製作では、２００ｍｍおよび３００ｍｍのサイズが一般的である。
シリコンと比べてより複雑で技術的に要求の厳しい炭化ケイ素の結晶成長のゆえに、より大きな結晶径の実現は難しく、ウェハは、同じサイズのシリコンウェハよりも著しく高価（例えば１０倍）である。
いくつかの実施形態は、キャリアウェハと、このキャリアウェハに固定される複数の半導体基板片と、を含む半導体基板配列に関する。複数の半導体基板片の半導体基板片は六角形形状を有する。
いくつかの実施形態は、キャリアウェハと、このキャリアウェハに固定される複数の半導体基板片と、を備える半導体基板配列に関する。複数の半導体基板片の半導体基板片は１ｃｍ未満の最大横寸法を有する。
いくつかの実施形態は、キャリアウェハと、このキャリアウェハの表側に固定される複数の半導体基板片と、を備える半導体基板配列に関する。キャリアウェハは表側において複数のトレンチを備える。
いくつかの実施形態は、半導体基板配列を形成するための方法に関する。本方法は、キャリアウェハに固定された複数の半導体基板片上にエピタキシャル半導体層を、このエピタキシャル半導体層が複数の半導体基板片の半導体基板片の隣り合う縁部間の間隙を橋絡するように、形成することを含む。
以下において添付の図を参照しながら装置および／または方法のいくつかの実施形態を単なる例として説明する。
六角形半導体基板片を有する半導体基板配列の概略図を示す。 六角形半導体基板片の概略図を示す。 半導体基板配列の概略断面図を示す。 成長させた半導体層を有する半導体基板配列の概略断面図を示す。 いくつかのエピタキシャル半導体層を有する半導体基板配列の概略断面図を示す。 キャリアウェハの除去後におけるいくつかのエピタキシャル半導体層を有する半導体基板配列の概略断面図を示す。 半導体基板片間の間隙を橋絡した後の半導体基板配列の概略上面図を示す。 複数の小さな半導体基板片を有する半導体基板配列の概略図を示す。 異なる形状の半導体基板片の概略図を示す。 複数の小さな六角形半導体基板片を有する半導体基板配列の概略図を示す。 所望の直径への形成後における複数の小さな六角形半導体基板片を有する半導体基板配列の概略図を示す。 トレンチを備えるキャリアウェハを有する半導体基板配列の概略図を示す。 半導体基板配列を形成するための方法のフローチャートを示す。
これより、添付の図面を参照して様々な例示的実施形態をより詳しく説明する。図面には、いくつかの例示的実施形態が示される。図において、線、層および／または領域の厚さは、明瞭にするために、誇張されていてもよい。
したがって、例示的実施形態は様々な変更および代替の形態が可能であるが、それらの実施形態が例として図に示され、本明細書において詳細に説明されることになる。しかし、例示的実施形態を、開示されている特定の形態に限定する意図はなく、逆に、例示的実施形態は、本開示の範囲に含まれる全ての変更、同等物、および代替物を包括することを理解されたい。類似の番号は、図の説明全体を通して類似または同様の要素を指す。
要素が別の要素に「接続される（ｃｏｎｎｅｃｔｅｄ）」または「結合される（ｃｏｕｐｌｅｄ）」と言及される場合には、それは他方の要素に直接接続もしくは結合されることができるか、または介在要素が存在してもよいことを理解されたい。対照的に、要素が別の要素に「直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）」または「直接結合される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）」と言及される場合には、介在要素は存在しない。要素間の関係を説明するために用いられる他の言葉も同様に解釈されるべきである（例えば、「〜との間に（ｂｅｔｗｅｅｎ）」対「〜との間に直接（ｄｉｒｅｃｔｌｙ ｂｅｔｗｅｅｎ）」、「隣接する（ａｄｊａｃｅｎｔ）」対「直接隣接する（ｄｉｒｅｃｔｌｙ ａｄｊａｃｅｎｔ）」など）。
本明細書において用いられる用語法は、特定の実施形態を説明することのみを目的とするものであり、例示的実施形態の限定を意図されてはいない。本明細書において使用される時、単数形「ａ」、「ａｎ」および「ｔｈｅ」は、文脈がそうではないことを明確に示さない限り、複数形も含むことが意図される。さらに、用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および／または「含む（ｉｎｃｌｕｄｉｎｇ）」は、本明細書で使用される場合、記述される特徴、整数、ステップ、動作、要素、および／または構成要素の存在を指定するが、１つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらの群の存在もしくは追加を排除するものではないことを理解されたい。
特に定義されない限り、本明細書において用いられる全ての用語は（技術用語および科学用語を含む）は、例示的実施形態が属する技術分野の当業者によって一般的に理解されているのと同じ意味を有する。さらに、用語、例えば、一般的に使用されている辞書に定義されている用語は、関連する技術分野の文脈におけるそれらの意味と矛盾しない意味を有すると解釈されるべきであることを理解されたい。ただし、本開示が、当業者によって一般的に理解されている意味からはずれた特定の意味を用語に与える場合には、本明細書においてこの定義が与えられた特定の文脈においては、この意味を考慮するべきものとする。
図１は、一実施形態に係る半導体基板配列の概略上面図を示す。半導体基板配列１００は、キャリアウェハ１１０と、このキャリアウェハ１１０に固定される複数の半導体基板片１２０と、を備える。複数の半導体基板片１２０の半導体基板片１２０は六角形形状を有する。
半導体基板のウェハサイズは、小さな半導体基板片をより大きなキャリアウェハ上に配列することによって、大幅に増大させることができる。さらに、コストを低減させることができる。キャリアウェハの表面は、六角形半導体基板片を用いることによって非常に効率的な仕方で覆うことができる。
複数の半導体基板片１２０の半導体基板片１２０はキャリアウェハ１１０の表側面上に横方向に分布されてもよい。例えば、複数の半導体基板片１２０の各半導体基板片１２０は、複数の半導体基板片１２０のうちの少なくとも１つの他の半導体基板片１２０に隣接して配置される。六角形半導体基板片は、その六角形半導体基板片の縁部に隣接して配置される最大６つの他の六角形半導体基板片を有し得る。複数の半導体基板片１２０の半導体基板片１２０は、横に重なることなくキャリアウェハ１１０の上に分布させることができる。換言すれば、半導体基板片１２０は互いに横方向に隣接して配列されてもよいが、縦方向に積み重ねられなくてもよい。
複数の半導体基板片１２０の半導体基板片１２０は、例えば、キャリアウェハ１１０上に部片を固定するために、キャリアウェハ１１０に接合されてもよいか、またはキャリアウェハ１１０に接着されてもよい。
複数の半導体基板片１２０の半導体基板片１２０は、実質的に等しいサイズ（例えば、半導体基板片の最大横寸法の５％未満のずれを有する）および／または実質的に等しい形状のものであってもよい。
複数の半導体基板片１２０は、複数の炭化ケイ素基板片、複数の窒化ガリウム基板片または複数のヒ化ガリウム基板片であってもよい。例えば、炭化ケイ素および窒化ガリウムは六方晶系構造を有してもよいため、半導体基板片１２０が炭化ケイ素基板片または窒化ガリウム基板片である場合には、六角形半導体基板片は、（例えば、分割または切断によって）半導体ウェハから高品質および／または高歩留まりで得ることができる。
代替的に、複数の半導体基板片１２０はシリコン基板片であってもよい。このようにして、４００ｍｍを超える直径を有するシリコン基板ウェハが取得可能になり得る。
複数の半導体基板片１２０は任意の数の半導体基板片１２０を含んでもよい。小さな半導体基板片を用いることによって、例えば、キャリアウェハ１１０の縁部における廃棄物が少なくなるおかげで、半導体ウェハから得ることが可能な半導体基板片の歩留まりを増大させることができ、および／または実質的に同等の半導体基板片で覆うことができる、キャリアウェハ１１０の表面の部分を増大させることができる。例えば、複数の半導体基板片１２０は、１０個を超える半導体基板片（または２０個超、５０個超、または１００個超）を含む。
例えば、複数の半導体基板片１２０の半導体基板片１２０は１ｃｍ未満（または５ｍｍ未満）の最大横寸法を有してもよい。六角形の最大横延長は、例えば、六角形の反対側の角部の間の距離であってもよい。
複数の半導体基板片１２０の半導体基板片１２０は、３００μｍ超（または５０μｍ超、１００μｍ超、２００μｍ超もしくは５００μｍ超）の厚さ（垂直寸法）を有してもよい。
複数の半導体基板片１２０の半導体基板片１２０は、互いに対して小さな距離を有して、またはできるだけ互いに接近してキャリアウェハ１１０上に配置されてもよい。しかし、ピックアンドプレイスプロセスおよび／または半導体基板片１２０の縁部の直線度の限界のために、隣り合う半導体基板片の間に小さな間隙が残る場合がある。例えば、複数の半導体基板片の半導体基板片の隣り合う縁部間の間隙または距離（例えば、最大距離）は、５μｍ未満（または２μｍ未満、１μｍ未満もしくは５００ｎｍ未満）であってもよい。
複数の半導体基板片１２０の半導体基板片１２０は、キャリアウェハ１１０上への配置の最中に互いに整列されてもよい。このように、半導体基板片１２０は、実質的に等しい結晶方位を有するようにキャリアウェハ１１０上に固定されてもよい。例えば、複数の半導体基板片１２０の半導体基板片１２０の結晶方向は、５°未満（または２°未満、１°未満もしくは０．５°未満）のずれを有するように互いに整列される。このように、半導体基板片上にその後成長させる層内の結晶欠陥の数を低くとどめることができる。
キャリアウェハ１１０は半導体基板片１２０よりも大幅に大きなサイズを有してもよい。例えば、キャリアウェハは、１８０ｍｍ超（または２８０ｍｍ超もしくは４２０ｍｍ超、例えば２００ｍｍ、３００ｍｍもしくは４５０ｍｍ）の直径を有する。
複数の半導体基板片１２０の半導体基板片１２０はキャリアウェハ１１０の表面（表側面）の大部分を覆ってもよい。例えば、キャリアウェハ１１０の表面の７０％超（または８０％超、９０％超もしくは９５％超）が複数の半導体基板片１２０の半導体基板片１２０によって覆われてもよい。
キャリアウェハ１１０は、様々な材料、または材料の組み合わせによって実装されてもよい。例えば、キャリアウェハ１１０は、１８００℃より高い（または１９００℃より高いか、もしくは２０００℃超の）融点を有する高融点材料ウェハであってもよい。このようにして、例えば、後の高温プロセス（例えば、半導体材料のエピタキシャル成長）の実行が可能になってもよい。
キャリアウェハ１１０は、モリブデン、タンタル、炭化タンタル、タングステン、サファイア、黒鉛、炭素、三元系炭化物もしくは三元系窒化物、またはこれらの材料のうちの２つ以上の組み合わせを含むか、あるいはこれらからなってもよい。
キャリアウェハ１１０は円形形状を有してもよい。代替的に、キャリアウェハ１１０は非円形形状を有してもよい。例えば、キャリアウェハの形状は、長方形、正方形、または円形以外の任意の他の形であってもよい。
任意選択的に、キャリアウェハ１１０は、キャリアウェハの少なくとも一部（または少なくともキャリアウェハの表側全体）を覆う追加の不活性化層を含んでもよい。例えば、不活性化層は窒化ホウ素を含むか、またはそれからなってもよい。
任意選択的に、キャリアウェハ１１０は表側において複数のトレンチを備えてもよい。このようにして、キャリアウェハ１１０と複数の半導体基板片１２０との間の機械的応力を低減することができる。例えば、複数のトレンチの隣り合うトレンチは、複数の半導体基板片１２０の半導体基板片１２０の最大横寸法未満（またはその半分未満）の相互距離を有してもよい。単一の半導体基板片１２０によって覆われた区域内に何本かのトレンチを実装することによって、キャリアウェハ１１０と複数の半導体基板片１２０との間の機械的応力はさらに低減され得る。
半導体基板配列１００は、大きな直径を有する半導体基板の成長のための種ウェハとして用いられてもよいか、または半導体基板配列１００上に半導体回路を製作するために用いられてもよい。
任意選択的に、複数の半導体基板片１２０は、複数の半導体基板片１２０の間の間隙を橋絡する半導体層によって覆われてもよい。換言すれば、半導体基板配列１００は、複数の半導体基板片１２０の半導体基板片１２０を覆い、複数の半導体基板片１２０の半導体基板片１２０の隣り合う縁部間の間隙を橋絡する、成長させた半導体層（例えば、エピタキシャル半導体層）を追加的に備えてもよい。このように、例えば、半導体基板配列１００上に半導体デバイスを実装するための均質な表面が提供されてもよいか、または別のキャリアウェハへの転換のための大きな直径を有するエピタキシャル半導体基板が提供されてもよい。
図２は、複数の六角形半導体基板片１２０の概略図を示す。半導体基板片１２０は互いに近接して配列されるが、隣り合う半導体基板片１２０の間に間隙１２２が依然として残る場合がある。
図３Ａは、（例えば、接合後に）キャリア１１０に固定された２つの隣り合う炭化ケイ素ＳｉＣ基板片１２０の間に間隙１２２を有する半導体基板配列の一部の概略断面図を示す。
図３Ｂは、キャリア１１０に固定された２つの隣り合う炭化ケイ素ＳｉＣ基板片１２０の間に間隙１２２を有する半導体基板配列、およびその隣り合う炭化ケイ素ＳｉＣ基板片１２０上に成長させた炭化ケイ素ＳｉＣエピタキシャル層１３０の一部の概略断面図を示す。間隙１２２は、炭化ケイ素ＳｉＣエピタキシャル層１３０の製作の最中における横方向の成長のためにふさがれてもよい。
図３Ｂの半導体基板配列は、図３Ａの半導体基板配列のさらなる処理（間隙の真上のエピタキシャル層の成長）によって得られてもよい。
図３Ｂの半導体基板配列は、厚さが増大し、および／または結晶欠陥が減少したエピタキシャル半導体層を実装するための、さらなる炭化ケイ素ＳｉＣエピタキシャルサブレイヤの成長のために用いられてもよい。
任意選択的に、化学的機械的研磨（ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌ−ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）プロセスならびにさらなるエピ成長および／またはレーリープロセスが遂行されてもよい。
複数の炭化ケイ素ＳｉＣエピタキシャルサブレイヤ１３０、１３２、１３４を有する半導体基板配列の一例が図４によって示される。隣り合う炭化ケイ素ＳｉＣ基板片１２０の間の間隙１２２の近傍には、増大した結晶欠陥密度が生じ得る。いくつかのサブレイヤ１３０、１３２、１３４は、間隙１２２までの距離を増大させることで結晶欠陥密度を低減するために成長させてもよい。サブレイヤは、次のサブレイヤを成長させる前に、（例えば、水素雰囲気中で）エッチバック処理されてもよい。このように、結晶欠陥密度はもっと後のサブレイヤ内でさらに低減させることができる。
半導体材料の所望の厚さに達した後に、図５に示されるように、キャリアウェハは除去されてもよい。
図６は、半導体基板片の間の間隙を橋絡した後の半導体基板配列の概略上面図を示す。キャリアウェハ１１０は、連続的な半導体基板層６２０によって大部分は覆われる。半導体基板片によって覆われなかった小さな区域６３０だけは、連続的な半導体基板層６２０によって覆われなくなり得る。代替的に、例えば、連続的な半導体基板層の成長の前にキャリアウェハ１１０全体が半導体基板片で覆われた場合には、キャリアウェハ１１０全体が連続的な半導体基板層によって覆われ得る。半導体基板配列は、例えば、新たな直径、および種（半導体基板片）としての小さな直径の良好な特性を備えた、準備できた基板となり得る。
図７は、一実施形態に係る半導体基板配列の概略上面図を示す。半導体基板配列７００は、キャリアウェハ１１０と、このキャリアウェハ１１０に固定される複数の半導体基板片１２０と、を備える。複数の半導体基板片１２０の半導体基板片１２０は１ｃｍ未満の最大横寸法を有する。
半導体基板のウェハサイズは、小さな半導体基板片をより大きなキャリアウェハ上に配列することによって、大幅に増大させることができる。さらに、コストを低減させることができる。キャリアウェハの表面は非常に効率の良い仕方で覆うことができ、および／または小さな直径を有するウェハから半導体基板片を製作することの歩留まりは、小さな半導体基板片を用いることによって増大させることができる。
複数の半導体基板片１２０の半導体基板片１２０の最大横寸法は、キャリアウェハ１１０の表側面に沿った横方向の最も大きな延長であってもよい。最大横寸法は半導体基板片１２０の形状およびサイズに依存してもよい。
例えば、複数の半導体基板片１２０の半導体基板片１２０は、例えば、六角形形状、正方形形状、長方形形状、四角形形状または三角形形状を有してもよい。例えば、六角形の最大横寸法は六角形の２つの反対側の角部の間の距離であってもよいか、三角形の最大横寸法は三角形の最も長い縁部の長さであってもよいか、または長方形の最大横寸法は対角線の長さであってもよい。
半導体基板配列７００の複数の半導体基板片１２０の半導体基板片１２０は１ｃｍ未満の最大横寸法を有する。代替的に、より小さい半導体基板片が用いられてもよい。例えば、複数の半導体基板片１２０の半導体基板片１２０は８ｍｍ未満または５ｍｍ未満の最大横寸法を有してもよい。
以上および以下において説明されている実施形態に関連してさらなる詳細および態様が言及される。図７に示される実施形態は、提案されているコンセプトに関連して言及されている１つ以上の態様、または以上（例えば、図１〜図６）もしくは以下（例えば、図８〜図１１）において説明されている１つ以上の実施形態に対応する１つ以上の任意選択的な追加の特徴を含んでもよい。
図８は、小さな直径（例えば、４”）の半導体ウェハ（例えば、ＳｉＣまたはＧａＮ）から、異なる形状（例えば六角形、三角形または長方形）の半導体基板片１２０を製作する概略図を示す。さらに、半導体基板片１２０の分布前の大きな直径（例えば、１２”または１８”）を有するキャリアウェハ１１０が示される。キャリアウェハ１１０は、例えば、炭素、黒鉛または炭化タンタルを含むか、またはそれからなってもよい。
図９Ａは、複数の小さな六角形半導体基板片１２０を有する半導体基板配列の概略上面図を示す。小さな六角形（または三角形もしくは長方形）基板１２０（半導体基板片）は、非常に正確に整列および調整されてキャリア１１０に接合されてもよい。
図９Ｂは、所望の直径へ形成し直した、複数の小さな六角形半導体基板片１２０を有する半導体基板配列の概略上面図を示す。例えば、図９Ａのキャリアウェハ１１０の縁部の上に突き出ている半導体基板片１２０は、結果として得られる半導体基板配列が実質的にキャリアウェハ１１０の直径を有するように、（例えば、レーザ切断または熱レーザ分離（ｔｈｅｒｍａｌ ｌａｓｅｒ ｓｅｐａｒａｔｉｏｎ：ＴＬＳ）によって切断されてもよい。
図１０は、一実施形態に係る半導体基板配列の概略上面図を示す。半導体基板配列１０００は、キャリアウェハ１１０と、このキャリアウェハ１１０の表側に固定される複数の半導体基板片１２０と、を含む。キャリアウェハ１１０は表側において複数のトレンチ１０５０を備える。
キャリアウェハ１１０上にトレンチを実装することによって、キャリアウェハ１１０と複数の半導体基板片１２０との間の機械的応力を低減させることができる。
キャリアウェハ１１０の表側における複数のトレンチ１０５０のトレンチは、例えば、１００μｍ未満（または５０μｍ未満、２０μｍ未満もしくは１０μｍ未満）の横幅、ならびに／あるいは１μｍ超（または５μｍ超、１０μｍ超もしくは２０μｍ超）の深さを有してもよい。
例えば、複数のトレンチ１０５０の隣り合うトレンチは、複数の半導体基板片１２０の半導体基板片１２０の最大横寸法未満（またはその半分未満）の相互距離を有してもよい。単一の半導体基板片１２０によって覆われた区域内に何本かのトレンチを実装することによって、キャリアウェハ１１０と複数の半導体基板片１２０との間の機械的応力はさらに低減され得る。
以上および以下において説明されている実施形態に関連してさらなる詳細および態様が言及される。図１０に示される実施形態は、提案されているコンセプトに関連して言及されている１つ以上の態様、または以上（例えば、図１〜図９Ｂ）もしくは以下（例えば、図１１）において説明されている１つ以上の実施形態に対応する１つ以上の任意選択的な追加の特徴を含んでもよい。
図１１は、半導体基板配列を形成するための方法のフローチャートを示す。方法１１００は、キャリアウェハに固定された複数の半導体基板片上にエピタキシャル半導体層を、このエピタキシャル半導体層が複数の半導体基板片の半導体基板片の隣り合う縁部間の間隙を橋絡するように、形成すること１１１０を含む。
キャリアウェハに固定された複数の半導体基板片上にエピタキシャル半導体層を形成することによって、大きな直径を有する連続的な半導体基板を提供することができる。このように、大きな半導体基板を低コストで提供することができる。
複数の半導体基板片はキャリアウェハに接合または接着されてもよい。
エピタキシャル半導体層はエピタキシャル製造プロセスによって成長させてもよい。例えば、エピタキシャル半導体層の形成は、半導体材料を（例えば、水素雰囲気中で）エッチバック処理し、エピタキシャル半導体層のサブレイヤを成長させることを含んでもよい。半導体材料をエッチバック処理し、エピタキシャル半導体層のサブレイヤを成長させることは、少なくとも、エピタキシャル半導体層が複数の半導体基板片の半導体基板片の隣り合う縁部間の間隙を橋絡するまで繰り返されてもよい。
例えば、複数の半導体基板片を水素雰囲気中でエッチバック処理してもよく、第１のエピタキシャル半導体サブレイヤを（例えば、１６００℃〜１８００℃の温度で）成長させてもよい。第１のエピタキシャル半導体サブレイヤは、例えば、隣り合う半導体基板片の間の間隙を少なくとも部分的にふさいでもよい。少なくとも第１のエピタキシャル半導体サブレイヤの成長のためのプロセスパラメータは、半導体基板片の縁部における横方向の成長が増大されるように選択されてもよい。このようにして、半導体基板片の間の間隙を非常に急速にふさぐことができる。その後、第１のエピタキシャル半導体サブレイヤを水素雰囲気中でエッチバック処理してもよく、別のエピタキシャル半導体サブレイヤを成長させてもよい。エッチバック、および別のサブレイヤの成長のシーケンスは、所望の厚さを有するエピタキシャル半導体層が得られるまで繰り返されてもよい。半導体基板片の間の間隙の上方の結晶欠陥密度はサブレイヤごとに低減させることができる。結晶欠陥密度の低減は、連続したサブレイヤの成長間のエッチバックのためにさらに減少させることができる。
方法１６００は、エピタキシャル半導体層上に第２のキャリアウェハの表側を接合すること１１２０を任意選択的に含んでもよい。このように、大きな直径を有するエピタキシャル半導体層は別のキャリア層に転換されてもよく、第１のキャリア層はさらなるエピタキシャル半導体層の成長のために用いられてもよい。
加えて、本方法は、エピタキシャル半導体層を、このエピタキシャル半導体層の一部が第２のキャリアウェハに残るように分割することを含んでもよい。
任意選択的に、第２のキャリアウェハ（例えば炭素ベースのキャリアウェハ）は表側において複数のトレンチを備える。第２のキャリアウェハ上にトレンチを実装することによって、第２のキャリアウェハと、第２のキャリアウェハに残っているエピタキシャル半導体層の部分との間の機械的応力を低減することができる。
以上および以下において説明されている実施形態に関連してさらなる詳細および態様が言及される。図１１に示される実施形態は、提案されているコンセプトに関連して言及されている１つ以上の態様、または以上（例えば、図１〜図１０）もしくは以下において説明されている１つ以上の実施形態に対応する１つ以上の任意選択的な追加の特徴を含んでもよい。
いくつかの実施形態は、任意の直径（例えば、３００ｍｍ）を有するＳｉＣ基板、または任意の直径を有するＳｉＣ基板を製作するための方法に関する。
例えば、高融点材料（例えば、Ｍｏ、Ｔａ、Ｗ、サファイア、黒鉛、炭素、三元系炭化物または三元系窒化物）からなるか、またはそれを含む、２００ｍｍ、３００ｍｍまたは４５０ｍｍのキャリアウェハが、このキャリアウェハに三角形、長方形または六角形ＳｉＣウェハ片を接合することによって、完全に、またはほぼ全面的に覆われてもよい。キャリア（例えば、炭素ベースのキャリア）は不活性化層（例えば、ＳｉＣまたは窒化ホウ素）を備えてもよい。
その後、何回かのエピタキシ作業およびその間の水素エッチングによって、高品質の出発ウェハとしてのＳｉＣ層が製作されてもよい。出発ウェハ片の間に場合により残っている空洞は横方向のエピタキシによって埋められてもよい。
続いて、ドリフト層または別の出発層（例えば、さらなるエピタキシプロセスのための種層を表す）のエピタキシが遂行されてもよい。ドリフト層または別の出発層は、さらなるキャリアに接合されてもよく、分離されてもよい（例えば、例として、スマートカットプロセスによる、ウェハ分割）。出発ウェハはＣＭＰプロセスの後に別のエピタキシのために利用可能であってもよく、任意の回数、再利用されてもよい。さらなるキャリアに接合された、分割された層は、十分な厚さを有するドリフト領域に達するように、さらなるエピタキシによって増厚されてもよい。さらなるキャリアウェハは、例えば、炭素ベースのキャリアウェハであってもよい。
代替的に、出発ウェハは改良レーリープロセス（昇華プロセス、結晶成長プロセス）のための種として用いられてもよい。
いくつかの態様は、キャリアウェハ上により小さな部片を接合すること、およびそれに続くエピタキシプロセスによる、より大きなＳｉＣウェハ（例えば、２００ｍｍもしくは３００ｍｍの直径およびそれ以上）の製作に関する。例えば、高温基板上への、小さな直径を有する三角形、長方形または六角形基板の正確な接合、および次に続く複数のエピタキシプロセスによって、大きな直径を有する種ウェハまたは種棒が製作されてもよい。その後、別の好適なキャリアウェハに接合されてもよい、種層の分離プロセスが行われてもよい。
上述のコンセプトはＳｉＣ以外の材料にも適用可能であってもよい。
高温基板および／または第２のキャリアウェハは、例えば、半導体層内の応力を低減するためのトレンチを実装されてもよい。
いくつかの実施形態は、半導体配列を形成するための方法に関する。本方法は、キャリアウェハに複数の半導体基板片を固定することを含む。複数の半導体基板片の半導体基板片は六角形形状を有する。
以上および以下において説明されている実施形態に関連してさらなる詳細および態様が言及される。
いくつかの実施形態は、半導体配列を形成するための方法に関する。本方法は、キャリアウェハに複数の半導体基板片を固定することを含む。複数の半導体基板片の半導体基板片は１ｃｍ未満の最大横寸法を有する。
以上および以下において説明されている実施形態に関連してさらなる詳細および態様が言及される。
いくつかの実施形態は、半導体配列を形成するための方法に関する。本方法は、キャリアウェハの表側に複数の半導体基板片を固定することを含む。キャリアウェハは表側において複数のトレンチを備える。
以上および以下において説明されている実施形態に関連してさらなる詳細および態様が言及される。
例示的実施形態は、コンピュータプログラムがコンピュータまたはプロセッサ上で実行されると、上述の方法のうちの１つを遂行するためのプログラムコードを有するコンピュータプログラムをさらに提供してもよい。当業者であれば、様々な上述の方法の作業は、プログラムされたコンピュータによって遂行されてもよいことを容易に認識するであろう。本明細書において、いくつかの例示的実施形態は、機械またはコンピュータ可読であり、上述の方法の作業の一部または全てを遂行する命令の機械実行可能プログラムまたはコンピュータ実行可能プログラムをエンコードする、プログラム記憶装置、例えば、デジタルデータ記憶媒体、を包括することも意図される。プログラム記憶装置は、例えば、デジタルメモリ、磁気ディスクおよび磁気テープなどの磁気記憶媒体、ハードドライブ、あるいは光学的に読み取り可能なデジタルデータ記憶媒体であってもよい。さらなる例示的実施形態は、上述の方法の作業を遂行するようにプログラムされたコンピュータ、または上述の方法の作業を遂行するようにプログラムされた、（フィールド）プログラマブル論理アレイ（（ｆｉｅｌｄ） ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ａｒｒａｙ：（Ｆ）ＰＬＡ）もしくは（フィールド）プログラマブルゲートアレイ（（ｆｉｅｌｄ） ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ：（Ｆ）ＰＧＡ）を包括することも意図される。
説明および図面は単に本開示の原理を例示しているにすぎない。それゆえ、当業者であれば、本明細書において明示的に説明または図示されていなくても、本開示の原理を取り入れ、その趣旨および範囲内に含まれる、様々な配列を考案することが可能であろうということを理解されたい。さらに、本明細書に記載されている全ての例は、主として、読者が、当技術分野の促進のために、発明者によって提供された開示およびコンセプトの原理を理解することを助けるための教育を目的とするのみであることが明確に意図されており、このような具体的に記載された例および条件に限定されるものではないと解釈されるべきである。さらに、本開示の原理、態様、および実施形態、ならびにそれらの具体例を記載する本明細書におけるすべての陳述は、それらの同等物を包含することが意図されている。
当業者には、本明細書における任意のブロック図は、本開示の原理を取り入れた例示的回路機構の概念図を表すことを理解されたい。同様に、任意のフローチャート、フロー図、状態遷移図、擬似コード、および同様のものは、コンピュータ可読媒体内で実質的に表現され、それにより、コンピュータまたはプロセッサによって実行され得る様々なプロセスを表すことを理解されたい。これは、このようなコンピュータまたはプロセッサが明示されているかどうかにかかわりない。
さらに、添付の請求項は本明細書において、発明を実施するための形態に組み込まれる。各請求項は別個の実施形態として自立する場合がある。各請求項は別個の実施形態として自立する場合がある一方で、−従属請求項が請求項において１つ以上の他の請求項との特定の組み合わせに言及する場合があるが−他の実施形態が、その従属請求項と各々の他の従属請求項または独立請求項の主題との組み合わせを含む場合もあることに留意されたい。特定の組み合わせは意図されていないと断りのない限り、本明細書においてはこのような組み合わせが提案されている。さらに、任意の他の独立請求項に対する請求項の特徴も、たとえ、この請求項がその独立請求項に直接従属されていない場合であっても、含むことが意図される。
さらに、明細書または請求項において開示されている方法は、これらの方法のそれぞれの作業の各々を遂行するための手段を有する機器によって実装されてもよいことに留意されたい。
さらに、明細書または請求項において開示されている複数の作業または機能の開示は、特定の順序によるものとして解釈されなくてもよいことを理解されたい。したがって、複数の作業または機能の開示は、このような作業または機能が技術的な理由のために交換不可能でない限り、これらを特定の順序に限定することはない。さらに、いくつかの実施形態では、単一の作業が複数の下位作業を含んでもよいか、またはそれらに分割されてもよい。このような下位作業は、明示的に除外されていない限り、この単一の作業に含まれ、その開示の一部となってもよい。
１００ 半導体基板配列
１１０ キャリアウェハ
１２０ 半導体基板片
１２２ 間隙
１３０ 炭化ケイ素ＳｉＣエピタキシャルサブレイヤ
１３２ 炭化ケイ素ＳｉＣエピタキシャルサブレイヤ
１３４ 炭化ケイ素ＳｉＣエピタキシャルサブレイヤ
７００ 半導体基板配列
１０００ 半導体基板配列
１０５０ トレンチ
１１００ 方法
さらに、明細書または請求項において開示されている複数の作業または機能の開示は、特定の順序によるものとして解釈されなくてもよいことを理解されたい。したがって、複数の作業または機能の開示は、このような作業または機能が技術的な理由のために交換不可能でない限り、これらを特定の順序に限定することはない。さらに、いくつかの実施形態では、単一の作業が複数の下位作業を含んでもよいか、またはそれらに分割されてもよい。このような下位作業は、明示的に除外されていない限り、この単一の作業に含まれ、その開示の一部となってもよい。
また、本発明は以下に記載する態様を含む。
（態様１）
半導体基板配列（１００）であって、
キャリアウェハ（１１０）と、
前記キャリアウェハ（１１０）に固定される複数の半導体基板片（１２０）であって、前記複数の半導体基板片（１２０）の前記半導体基板片（１２０）は六角形形状を有する、複数の半導体基板片（１２０）と、
を備える、半導体基板配列（１００）。
（態様２）
半導体基板配列（７００）であって、
キャリアウェハ（１１０）と、
前記キャリアウェハ（１１０）に固定される複数の半導体基板片（１２０）であって、前記複数の半導体基板片の前記半導体基板片（１２０）は１ｃｍ未満の最大横寸法を有する、複数の半導体基板片（１２０）と、
を備える、半導体基板配列（７００）。
（態様３）
半導体基板配列（１０００）であって、
キャリアウェハ（１１０）と、
前記キャリアウェハ（１１０）の表側に固定される複数の半導体基板片（１２０）であって、前記キャリアウェハ（１１０）は前記表側において複数のトレンチ（１０５０）を備える、複数の半導体基板片（１２０）と、
を備える、半導体基板配列（１０００）。
（態様４）
前記複数のトレンチ（１０５０）の隣り合うトレンチ（１０５０）が、前記複数の半導体基板片（１２０）の前記半導体基板片（１２０）の最大横寸法未満の相互距離を有する、態様３に記載の半導体基板配列。
（態様５）
前記複数の半導体基板片（１２０）が、１０個を超える半導体基板片（１２０）を含む、態様１から４のいずれか一つに記載の半導体基板配列。
（態様６）
前記複数の半導体基板片（１２０）が、複数の炭化ケイ素基板片または複数の窒化ガリウム基板片である、態様１から５のいずれか一つに記載の半導体基板配列。
（態様７）
前記複数の半導体基板片（１２０）の前記半導体基板片（１２０）の隣り合う縁部間の間隙（１２２）が５μｍ未満である、態様１から６のいずれか一つに記載の半導体基板配列。
（態様８）
前記複数の半導体基板片（１２０）の前記半導体基板片（１２０）が実質的に等しいサイズおよび実質的に等しい形状のものである、態様１から７のいずれか一つに記載の半導体基板配列。
（態様９）
前記複数の半導体基板片（１２０）の前記半導体基板片（１２０）の結晶方向が５°未満のずれをもって互いに整列される、態様１から８のいずれか一つに記載の半導体基板配列。
（態様１０）
前記キャリアウェハ（１１０）の表面の７０％超が前記複数の半導体基板片（１２０）の前記半導体基板片（１２０）によって覆われる、態様１から９のいずれか一つに記載の半導体基板配列。
（態様１１）
前記複数の半導体基板片の前記半導体基板片（１２０）を覆い、前記複数の半導体基板片（１２０）の半導体基板片の隣り合う縁部間の前記間隙を橋絡する、成長させた半導体層をさらに含む、態様１から１０のいずれか一つに記載の半導体基板配列。
（態様１２）
前記キャリアウェハ（１１０）が、１８０ｍｍ超の直径を有する、態様１から１１のいずれか一つに記載の半導体基板配列。
（態様１３）
前記キャリアウェハ（１１０）が、１８００℃よりも高い融点を有する高融点材料ウェハである、態様１から１２のいずれか一つに記載の半導体基板配列。
（態様１４）
前記キャリアウェハ（１１０）が、モリブデン、タンタル、タングステン、サファイア、黒鉛、炭素、三元系炭化物または三元系窒化物の群のうちの少なくとも１つを含む、態様１から１３のいずれか一つに記載の半導体基板配列。
（態様１５）
前記キャリアウェハ（１１０）が、前記キャリアウェハ（１１０）の少なくとも一部を覆う不活性化層を含み、前記不活性化層は窒化ホウ素を含む、態様１から１４のいずれか一つに記載の半導体基板配列。
（態様１６）
前記キャリアウェハ（１１０）が非円形形状を有する、態様１から１５のいずれか一つに記載の半導体基板配列。
（態様１７）
前記複数の半導体基板片（１２０）の前記半導体基板片（１２０）が、横に重なることなく前記キャリアウェハ（１１０）の上に分布される、態様１から１６のいずれか一つに記載の半導体基板配列。
（態様１８）
半導体基板配列を形成するための方法（１１００）であって、前記方法は、
キャリアウェハに固定された複数の半導体基板片上にエピタキシャル半導体層を、前記エピタキシャル半導体層が前記複数の半導体基板片の半導体基板片の隣り合う縁部間の間隙を橋絡するように、形成すること（１１１０）、
を含む、方法。
（態様１９）
前記エピタキシャル半導体層の前記形成すること（１１１０）が、半導体材料をエッチバック処理し、前記エピタキシャル半導体層のサブレイヤを成長させることを含み、半導体材料をエッチバック処理し、前記エピタキシャル半導体層のサブレイヤを成長させることは、少なくとも、前記エピタキシャル半導体層が前記複数の半導体基板片の前記半導体基板片の前記隣り合う縁部間の前記間隙を橋絡するまで繰り返される、態様１８に記載の方法。
（態様２０）
前記エピタキシャル半導体層上に第２のキャリアウェハの表側を接合し（１１２０）、前記エピタキシャル半導体層を、前記エピタキシャル半導体層の一部が前記第２のキャリアウェハに残るように分割することをさらに含む、態様１８または１９に記載の方法。
（態様２１）
前記第２のキャリアウェハが前記表側において複数のトレンチを備える、態様２０に記載の方法。

Claims (21)

  1. 半導体基板配列（１００）であって、
    キャリアウェハ（１１０）と、
    前記キャリアウェハ（１１０）に固定される複数の半導体基板片（１２０）であって、前記複数の半導体基板片（１２０）の前記半導体基板片（１２０）は六角形形状を有する、複数の半導体基板片（１２０）と、
    を備える、半導体基板配列（１００）。
  2. 半導体基板配列（７００）であって、
    キャリアウェハ（１１０）と、
    前記キャリアウェハ（１１０）に固定される複数の半導体基板片（１２０）であって、前記複数の半導体基板片の前記半導体基板片（１２０）は１ｃｍ未満の最大横寸法を有する、複数の半導体基板片（１２０）と、
    を備える、半導体基板配列（７００）。
  3. 半導体基板配列（１０００）であって、
    キャリアウェハ（１１０）と、
    前記キャリアウェハ（１１０）の表側に固定される複数の半導体基板片（１２０）であって、前記キャリアウェハ（１１０）は前記表側において複数のトレンチ（１０５０）を備える、複数の半導体基板片（１２０）と、
    を備える、半導体基板配列（１０００）。
  4. 前記複数のトレンチ（１０５０）の隣り合うトレンチ（１０５０）が、前記複数の半導体基板片（１２０）の前記半導体基板片（１２０）の最大横寸法未満の相互距離を有する、請求項３に記載の半導体基板配列。
  5. 前記複数の半導体基板片（１２０）が、１０個を超える半導体基板片（１２０）を含む、請求項１〜４のいずれか一項に記載の半導体基板配列。
  6. 前記複数の半導体基板片（１２０）が、複数の炭化ケイ素基板片または複数の窒化ガリウム基板片である、請求項１〜５のいずれか一項に記載の半導体基板配列。
  7. 前記複数の半導体基板片（１２０）の前記半導体基板片（１２０）の隣り合う縁部間の間隙（１２２）が５μｍ未満である、請求項１〜６のいずれか一項に記載の半導体基板配列。
  8. 前記複数の半導体基板片（１２０）の前記半導体基板片（１２０）が実質的に等しいサイズおよび実質的に等しい形状のものである、請求項１〜７のいずれか一項に記載の半導体基板配列。
  9. 前記複数の半導体基板片（１２０）の前記半導体基板片（１２０）の結晶方向が５°未満のずれをもって互いに整列される、請求項１〜８のいずれか一項に記載の半導体基板配列。
  10. 前記キャリアウェハ（１１０）の表面の７０％超が前記複数の半導体基板片（１２０）の前記半導体基板片（１２０）によって覆われる、請求項１〜９のいずれか一項に記載の半導体基板配列。
  11. 前記複数の半導体基板片の前記半導体基板片（１２０）を覆い、前記複数の半導体基板片（１２０）の半導体基板片の隣り合う縁部間の前記間隙を橋絡する、成長させた半導体層をさらに含む、請求項１〜１０のいずれか一項に記載の半導体基板配列。
  12. 前記キャリアウェハ（１１０）が、１８０ｍｍ超の直径を有する、請求項１〜１１のいずれか一項に記載の半導体基板配列。
  13. 前記キャリアウェハ（１１０）が、１８００℃よりも高い融点を有する高融点材料ウェハである、請求項１〜１２のいずれか一項に記載の半導体基板配列。
  14. 前記キャリアウェハ（１１０）が、モリブデン、タンタル、タングステン、サファイア、黒鉛、炭素、三元系炭化物または三元系窒化物の群のうちの少なくとも１つを含む、請求項１〜１３のいずれか一項に記載の半導体基板配列。
  15. 前記キャリアウェハ（１１０）が、前記キャリアウェハ（１１０）の少なくとも一部を覆う不活性化層を含み、前記不活性化層は窒化ホウ素を含む、請求項１〜１４のいずれか一項に記載の半導体基板配列。
  16. 前記キャリアウェハ（１１０）が非円形形状を有する、請求項１〜１５のいずれか一項に記載の半導体基板配列。
  17. 前記複数の半導体基板片（１２０）の前記半導体基板片（１２０）が、横に重なることなく前記キャリアウェハ（１１０）の上に分布される、請求項１〜１６のいずれか一項に記載の半導体基板配列。
  18. 半導体基板配列を形成するための方法（１１００）であって、前記方法は、
    キャリアウェハに固定された複数の半導体基板片上にエピタキシャル半導体層を、前記エピタキシャル半導体層が前記複数の半導体基板片の半導体基板片の隣り合う縁部間の間隙を橋絡するように、形成すること（１１１０）、
    を含む、方法。
  19. 前記エピタキシャル半導体層の前記形成（１１１０）が、半導体材料をエッチバック処理し、前記エピタキシャル半導体層のサブレイヤを成長させることを含み、半導体材料をエッチバック処理し、前記エピタキシャル半導体層のサブレイヤを成長させることは、少なくとも、前記エピタキシャル半導体層が前記複数の半導体基板片の前記半導体基板片の前記隣り合う縁部間の前記間隙を橋絡するまで繰り返される、請求項１８に記載の方法。
  20. 前記エピタキシャル半導体層上に第２のキャリアウェハの表側を接合し（１１２０）、前記エピタキシャル半導体層を、前記エピタキシャル半導体層の一部が前記第２のキャリアウェハに残るように分割することをさらに含む、請求項１８または１９に記載の方法。
  21. 前記第２のキャリアウェハが前記表側において複数のトレンチを備える、請求項２０に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019017398A1 (ja) * 2017-07-19 2019-01-24 株式会社テンシックス 化合物半導体基板及びその製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024052617A1 (fr) * 2022-09-06 2024-03-14 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'une structure pour le transfert de puces

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005069356A1 (ja) * 2004-01-15 2005-07-28 Japan Science And Technology Agency 単結晶薄膜の製造方法及びその単結晶薄膜デバイス
JP2006315947A (ja) * 2005-04-11 2006-11-24 Nichia Chem Ind Ltd 窒化物半導体ウエハ及びその製造方法
JP2009286652A (ja) * 2008-05-28 2009-12-10 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物結晶、ｉｉｉ族窒化物結晶基板および半導体デバイスの製造方法
JP2012001432A (ja) * 2010-06-18 2012-01-05 Soraa Inc 大領域窒化物結晶およびその作製方法
JP2012089613A (ja) * 2010-10-18 2012-05-10 Sumitomo Electric Ind Ltd 炭化珪素基板を有する複合基板の製造方法
US20150118009A1 (en) * 2012-12-03 2015-04-30 Xiamen Sanan Optoelectronics Technology Co., Ltd. Graphite Wafer Carrier for LED Epitaxial Wafer Processes

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005069356A1 (ja) * 2004-01-15 2005-07-28 Japan Science And Technology Agency 単結晶薄膜の製造方法及びその単結晶薄膜デバイス
JP2006315947A (ja) * 2005-04-11 2006-11-24 Nichia Chem Ind Ltd 窒化物半導体ウエハ及びその製造方法
JP2009286652A (ja) * 2008-05-28 2009-12-10 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物結晶、ｉｉｉ族窒化物結晶基板および半導体デバイスの製造方法
JP2012001432A (ja) * 2010-06-18 2012-01-05 Soraa Inc 大領域窒化物結晶およびその作製方法
JP2012089613A (ja) * 2010-10-18 2012-05-10 Sumitomo Electric Ind Ltd 炭化珪素基板を有する複合基板の製造方法
US20150118009A1 (en) * 2012-12-03 2015-04-30 Xiamen Sanan Optoelectronics Technology Co., Ltd. Graphite Wafer Carrier for LED Epitaxial Wafer Processes

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019017398A1 (ja) * 2017-07-19 2019-01-24 株式会社テンシックス 化合物半導体基板及びその製造方法
CN110663096A (zh) * 2017-07-19 2020-01-07 X-Vi株式会社 化合物半导体基板和其制造方法
CN110663096B (zh) * 2017-07-19 2023-06-06 X-Vi株式会社 化合物半导体基板和其制造方法

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