JP2016178667A - 高度デジタルテレビに関するマルチメディアｉ／ｏシステムアーキテクチャ - Google Patents

Abstract

【課題】高度（ａｄｖａｎｃｅｄ）テレビジョンシステムでは、種々の形式のＩ／Ｏインタフェースから到来する複数のビデオ及びオーディオストリームの大量のデータを処理することが益々必要になっている。製造プロセスが変わる度に、プロセッシングコア内に含まれる既存のＩ／Ｏインタフェース回路に対するプロセス移動作業が必要となり、高いエンジニアリング費用が発生する。
【解決手段】マルチメディアシステムは、Ｉ／Ｏ（入力／出力）制御チップを含み、Ｉ／Ｏ制御チップは、１つ又はそれ以上のデータストリームを処理するための１つ又はそれ以上のオーディオ／ビデオサブプロセッシングエンジンと、Ｉ／Ｏ制御チップから受信したオーディオ／ビデオデータを含むデータを処理するためのプロセッシングコアチップと、Ｉ／Ｏ制御チップとプロセッシングコアチップとの間でデータを転送するための１つ又はそれ以上の共用Ｉ／Ｏチャンネルとを含む。
【選択図】図１

Description

（関連出願）
本出願は、２０１０年１２月１０日出願の米国仮出願番号６１／４４２，０６３の優先権主張するものであり、その開示内容は引用によって本明細書に組み込まれている。
（技術分野）
本発明の実施形態は、全体的には電子デバイスの分野に関し、詳細には高度デジタルテレビに関するマルチメディアＩ／Ｏシステムアーキテクチャに関する。

高度（ａｄｖａｎｃｅｄ）テレビジョンシステムでは、Ｅｔｈｅｒｎｅｔ（登録商標）、ＵＳＢ（商標）（ユニバーサルシリアルバス）、ＨＤＭＩ（商標）（高精細マルチメディアインタフェース）、ＤＶＩ（商標）（デジタルビジュアルインタフェース）、及びレガシーアナログポート等のインタフェースを含む、種々の形式のＩ／Ｏインタフェースから到来する複数のビデオ及びオーディオストリームの大量のデータを処理することが益々必要になっている。

テレビジョンの前述の高い計算能力要件はオーディオ／ビデオプロセッシングコアの製造業者に、例えば、所定のチップ寸法内により多くの倫理回路を統合するために、ディープサブミクロンプロセスを使用してこのデバイスを製造することを強いる。プロセッシングコアの複雑性が高まると、高度なディープサブミクロンプロセスが必要となる場合もある。

しかしながら、目標とする製造プロセスが変わる度に、プロセッシングコア内に含まれる既存のＩ／Ｏインタフェース回路に対するプロセス移動作業が必要となる。この製造プロセスにより、デバイスに対するレイアウト再描画だけでなく時間のかかる検証プロセスに関する高いエンジニアリング費用が発生する。

ディーププロセスを得る際にＩ／Ｏインタフェース回路のプロセス移動を回避するために、テレビジョン製造業者は、オフチップＩ／Ｏインタフェース解決手法を利用する代わりに、単一のプロセッシングコアチップ内のＩ／Ｏインタフェースブロックを統合するのではなく、ディスクリートＩ／Ｏチップを利用することができる。

本発明の実施形態は、全体的には高度デジタルテレビのためのマルチメディアＩ／Ｏシステムアーキテクチャに関する。

本発明の第１の態様において、マルチメディアシステムの実施形態は、Ｉ／Ｏ（入力／出力）制御チップを含み、Ｉ／Ｏ制御チップは、１つ又はそれ以上のデータストリームを処理するための１つ又はそれ以上のオーディオ／ビデオサブプロセッシングエンジンと、Ｉ／Ｏ制御チップから受信したオーディオ／ビデオデータを含むデータを処理するためのプロセッシングコアチップと、Ｉ／Ｏ制御チップとプロセッシングコアチップとの間でデータを転送するための１つ又はそれ以上の共用Ｉ／Ｏチャンネルとを含む。

本発明の実施形態は、例示的なものであり限定的ではなく、添付の図面では同じ参照番号は同じ構成要素を示す。

高度デジタルテレビシステムのＩ／Ｏシステムアーキテクチャの実施形態を示す。 ポートプロセッサの実施形態を示す。 インタフェースブリッジの特定の実施形態を示す。 高度デジタルテレビシステムのＩ／Ｏシステムアーキテクチャの実施形態を示す。 電子デバイスの実施形態を示す。

本発明の実施形態は、全体的には高度デジタルテレビのためのマルチメディアＩ／Ｏシステムアーキテクチャに関する。

従来の高度デジタルテレビシステムのＩ／Ｏシステムアーキテクチャにおいて、ディスクリートＩ／Ｏチップは、プロセッシングコアチップに対して並列に接続され、種々のＩ／Ｏポートをサポートするようになっている。このアーキテクチャは単純であるが、全てのＩ／Ｏチップをピン間方式で接続するのに必要なピン数が増えるので、製造コストの高いプロセッシングコアチップをもたらす。

いくつかの実施形態において、装置又はシステムは、プロセッシングコアチップに結合するＩ／Ｏ コントローラチップを含み、各チップは１つ又はそれ以上の共用Ｉ／Ｏチャンネル経由で通信する。いくつかの実施形態において、システムのＩ／Ｏインタフェースは、単一のＩ／Ｏコントローラチップ内に統合される。いくつかの実施形態において、Ｉ／Ｏコントローラチップは、特定のデータトラヒックを低減して、複数のデータストリーム伝送におけるＩ／Ｏコントローラチップとプロセッシングコアチップとの間のデータトラヒックを低減するように作動する。

図１は、高度デジタルテレビシステムのＩ／Ｏシステムアーキテクチャの実施形態を示す。いくつかの実施形態において、システムアーキテクチャ１００は、プロセッシングコアチップ１８０及びＩ／Ｏコントローラチップ１１０の２つのチップセットを含む。いくつかの実施形態において、２つのチップは、高性能共用Ｉ／Ｏチャンネル１７５を経由して相互通信する。

いくつかの実施形態において、全てのＩ／Ｏインタフェース回路は、単一のＩ／Ｏコントローラチップ１１０内に統合される。各Ｉ／Ｏインタフェースブロックは内部でオンチップバスシステムに接続され、利用可能帯域幅を共用する。いくつかの実施形態において、Ｉ／Ｏ制御チップ１１０は、多重入力ＨＤＭＩ／ＤＶＩポートプロセッサ１３５、アナログ−デジタルコンバータ１４５、Ｅｔｈｅｒｎｅｔインタフェース及びＵＳＢハブ（図示せず）、オーディオ／ビデオサブプロセッシングエンジン１２５、インタフェースブリッジ１６５、及び他の構成要素を含むことができる。

いくつかの実施形態において、インタフェースブリッジ１６５は、オフチップ共用Ｉ／Ｏチャンネル１７５を経由して、バストランザクションをプロセッシングコアチップ１８０との間で転送する。共用Ｉ／Ｏチャンネル１７５は、標準インタフェース又は専用インタフェースチャンネルとすることができ、単一のインタフェースとすること又は複数の異種インタフェースを含む複数のインタフェースから構成することができる。いくつかの環境において、図１に示すアーキテクチャ１００は、複数のデータストリームに関して通信障害を引き起こす場合がある。いくつかの実施形態において、この問題に対処するために、Ｉ／Ｏ制御チップに十分な性能を与えて、全てのインタフェース帯域幅に対応するようになっている。

いくつかの実施形態において、システムアーキテクチャ１００の共用通信は、ピン数を最小にしながら種々のＩ／Ｏインタフェースをサポートすることで、製造コストを低減するために利用することができる。いくつかの実施形態において、オーディオ／ビデオサブプロセッシングエンジン１２５は、Ｉ／Ｏ制御チップ１１０に統合することができる。サブプロセッシングエンジン１２５の統合化は、データをプロセッシングエンジンに転送する前にデータ圧縮及びサイズ変更によって、共用Ｉ／Ｏチャンネル１７５上を転送する必要がある通信データ量を低減することができる。更に、このサブプロセッシングエンジン１２５を包含することは、計算負荷をＩ／Ｏ制御チップ１１０に割り振ることでプロセッシングコア１８０の負荷を軽減するように機能する。

図２は、ポートプロセッサの実施形態を示す。図２に示すように、ＨＤＭＩ／ＤＶＩポートプロセッサのようなポートプロセッサ２００は、ＨＤＣＰ（高帯域幅デジタルコンテンツ保護）によって暗号化されたデータを解読するためのデータ解読２１０、例えば図示の一次マルチプレクサ２１５及び二次マルチプレクサ２２０を用いて複数の高精細オーディオ／ビデオストリームを多重化すること、及びダウンスケーリング又は圧縮２２５してもう一つのオーディオ／ビデオデータストリーム２３０を発生させることを含む。いくつかの実施形態において、図１のコンバータ１４５のようなアナログ−デジタルコンバータは、レガシーアナログオーディオ／ビデオ入力データストリームをパラレルデジタルデータパケットに変更し、図１のサブプロセッシングエンジン１２５のようなオーディオ／ビデオサブプロセッシングエンジンは、データを共用Ｉ／Ｏチャンネル上で送信する前にオーディオ／ビデオストリームを処理することで、プロセッシングコアチップ（図１のプロセッシングチップ１８０）の計算負荷を軽減する。

いくつかの実施形態において、ブロックの各々は（オーディオ／ビデオサブプロセッシングエンジン、ＨＤＭＩ／ＤＶＩポートプロセッサ、アナログ−デジタルコンバータ、Ｅｔｈｅｒｎｅｔインタフェース、及びＵＳＢハブ等）、インタフェースブリッジ （図１のブリッジ１６５）に接続されている。いくつかの実施形態において、プロセッシングコアチップ１８０のメインプロセッサは、メモリマップドＩ／Ｏとして又は他の手法によってＩ／Ｏ制御チップのブロックの各々を制御することができる。いくつかの実施形態において、メモリマップドＩ／Ｏ手法を利用する場合、インタフェースブリッジ（図１のブリッジ１６５）の裏側に存在するブロックの各々は、相互排他的なアドレスレンジが割り当てられる。いくつかの実施形態において、プロセッシングコアチップは、メモリのリード／ライト動作を利用してＩ／Ｏブロックの各々を制御及びアクセスすることができる。いくつかの実施形態において、タイムクリティカルなデータストリーミングＩ／Ｏ、ＤＭＡ（ダイレクトメモリアクセス）は、メインプロセッサによる最小介入でもってデータストリームを転送する。

図３は、インタフェースブリッジの特定の実施形態を示す。いくつかの実施形態において、インタフェースブリッジ３００又は３０５（図１のブリッジ１６５とすることができる）は、結果として得られるストリームを内部インタフェースブロックからの入力として受信する。いくつかの実施形態において、受信データの処理の終了後、インタフェースブリッジ３００−３０５は、その結果を１つ又はそれ以上の共用Ｉ／Ｏチャンネル（図１のチャンネル１７５）を経由してプロセッシングコアチップ（図１のチップ１８０）に送信する。

いくつかの実施形態において、複数のオーディオ／ビデオストリームを同時に送信する場合、ブランクを埋める形式の単一のストリームを有するインタフェースブリッジ３００に関連して示す第１のモード（モード１）、及び調停で対処される複数のストリームを有するインタフェースブリッジ３０５に関連して示す第２のモード（モード２）の２つのモードが存在する。

いくつかの実施形態において、ブランクを埋める形式の単一ストリームの第１のモードにおいて、１つのメインオーディオ／ビデオ・メインストリームは、インタフェースブリッジ３００を用いて送信することができる。ストリームミキサ３１０によってメインストリームと同時に他のサブストリームを転送するために、メインストリームのブランク領域は、他のサブストリームデータで埋められる。

いくつかの実施形態において、インタフェースブリッジ３０５に関する調停による複数のストリームを有する第２のモードにおいて、入力ストリームの各々は、トランザクションの開始前にアービタ３２０からの許可を取得する。

いくつかの実施形態において、両モードは、タイムシェアリング機構に基づいて共用Ｉ／Ｏチャンネルの帯域幅を共用する。１つ又はそれ以上の共用Ｉ／Ｏチャンネルの制限された帯域幅によって、送信オーディオ／ビデオストリームのデータサイズを制限することができる。いくつかの実施形態において、ポートプロセッサ及びオーディオ／ビデオサブプロセッシングエンジンは、１つ又はそれ以上のダウンスケーリング、圧縮、フレームレート制御、及び他の機能を実行して、転送データ量を低減するように作動する。

しかしながら、実施形態は、何らかの特定のアーキテクチャに限定されず、Ｉ／Ｏインタフェースに接続してプロセッシングコアチッププロセッシング負荷を低減するために、複数の使用モデルの１つを利用することができる。

第１の使用事例において、図１に示すＩ／ＯアーキテクチャのようなＩ／Ｏアーキテクチャでは、ＨＤＭＩ／ＤＶＩストリーム及びアナログオーディオ／ビデオストリームのような複数のオーディオ／ビデオストリームは、それぞれＨＤＭＩ／ＤＶＩポートプロセッサ及びアナログ−デジタルコンバータによって、デジタル並列形式に変換される。いくつかの実施形態において、各ストリームは、共用Ｉ／Ｏチャンネル経由で一連のデータパケットとしてプロセッシングコアチップへ転送される。いくつかの実施形態において、次に、プロセッシングコアチップは、ストリームを内部メモリに一時的に格納し、ストリームを処理して最終的なオーディオ／ビデオストリームを生成する。この使用事例において、Ｉ／Ｏ制御チップは、主として共用Ｉ／Ｏチャンネル上でデータストリームを伝送するように作動することができるが、オーディオ／ビデオ操作の大部分は、プロセッシングコアチップによって行うことができる。

第２の使用事例において、複数の高精細オーディオ／ビデオ データストリームを同時に送信することは、同じ共用Ｉ／Ｏチャンネル上で全てのデータストリームの伝送を可能にするために余分な帯域幅を必要とする場合がある。いくつかの実施形態において、１つ又はそれ以上のデータストリームは、縮小フォーマットで伝送することができるが、他の１つ又はそれ以上のデータストリームは、元のフォーマットで伝送される。いくつかの実施形態において、ポートプロセッサ及びオーディオ／ビデオサブプロセッシングエンジンは、ダウンスケーリング、フレームレート制御、圧縮、又は他の機能を実行することができる。データストリームをプロセッシングコアチップに供給する前に、低いデータ転送速度のストリーム又はスナップショットを生成する。いくつかの実施形態において、次に、プロセッシングコアチップは、ピクチャー間ミキシングのような、残りのオーディオ／ビデオデータ処理を終了するように作動する。

第３の使用事例において、一部のオーディオ／ビデオ計算は、Ｉ／Ｏ制御チップ内部のオーディオ／ビデオサブプロセッシングエンジンによって行うことができる。高精細オーディオ／ビデオストリームを供給／処理することは、共用Ｉ／Ｏチャンネルの相当量の帯域幅を必要とするのみならず、プロセッシングコアチップに関する相当量の処理能力を必要とする。いくつかの実施形態において、サブプロセッシングエンジンは、データストリームをプロセッシングコアチップに転送する前に、オーディオ／ビデオデータストリームを圧縮、ピクチャーインピクチャーオーバーレイ、及び強化することで、データ量を圧縮して計算の複雑性を低減することができる。記載されている機器構成は、オーディオ／ビデオサブプロセッシングエンジンの計算能力を利用することで、プロセッシングコアチップの特定の計算負荷を低減するために使用することができる。

１つの実施例において、テレビ視聴者は、４つのＨＤＭＩ入力ストリームのような複数のデータストリームを画像表示の画像として単一のスクリーンで観たいと思う場合がある。いくつかの実施形態において、オーディオ／ビデオサブプロセッシングエンジンは、ＨＤＭＩストリームを単一のデータストリームに結合するように作動する。本実施例において、共用Ｉ／Ｏチャンネル上のデータ量は、元の量の１／４に低減することができる。更に、プロセッシングコアチップは、さもなければピクチャーインピクチャー表示を生成するための画像結合処理に必要な計算能力をセーブすることができる。

第４の使用事例において、前述の第３の使用事例と類似しているが、アナログ−デジタルコンバータの出力は、ＨＤＭＩ／ＤＶＩポートプロセッサの入力ポートに接続されている。いくつかの実施形態において、この機器構成により、オーディオ／ビデオサブプロセッシングエンジンは、アナログインタフェースを入力として受信することができる。１つの実施例において、テレビ視聴者が、アナログ入力及びＨＤＭＩ入力をピクチャーインピクチャー表示として単一のスクリーンで観たいと思う場合、オーディオ／ビデオサブプロセッシングエンジンは、ＨＤＭＩ／ＤＶＩポートプロセッサの結果及びアナログ−デジタルコンバータの結果を一緒に組み合わせてピクチャーインピクチャー表示を生成することができる。いくつかの実施形態において、この使用事例において、プロセッシングコアチップは、ピクチャーインピクチャー表示を生成するのに必要な計算能力をセーブするように作動することができる。

図４は、高度デジタルテレビシステムのＩ／Ｏシステムアーキテクチャの 実施形態を示す。システムアーキテクチャ４００の構成要素は前述の図１に記載したものと同じである。図４において、第５の使用事例を示すことができ、バックワード共用Ｉ／Ｏチャンネル４７５は、オーディオ／ビデオデータストリームをプロセッシングコアチップ４８０からＩ／Ｏ制御チップ４１０に転送するために使用され、データストリームは、ＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅｓ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）／Ｈ．２６４（ＡＶＣ−高度ビデオ符号化と呼ばれる場合もある）デコーダ４６０からＨＤＭＩ／ＤＶＩポートプロセッサ１３５が受信するビデオとして示される。いくつかの実施形態において、オーディオ／ビデオサブプロセッシングエンジン１２５は、画像強調、ピクチャーインピクチャーオーバーレイ、画像圧縮／解凍のような種々のオーディオ／ビデオ処理機能を実行することができる、ハードウェアアクセラレータとして機能することができる。計算終了後に、結果として得られたデータストリームは、Ｉ／Ｏ制御チップ４１０からプロセッシングコアチップ４８０へ戻されてビデオ画面上に表示される。

１つの実施例において、図４による機器構成は、テレビ視聴者が、ピクチャーインピクチャー表示で、放送テレビジョンチャンネル及びＨＤＭＩ入力ストリームを一緒に観たいと思う場合に使用することができる。いくつかの実施形態において、プロセッシングコアチップのＭＰＥＧ／Ｈ．２６４デコーダ（図示せず）は、ＤＴＶ（デジタルテレビ）チューナ信号を復号して、バックワード共用Ｉ／Ｏチャンネル４７５経由で復号ストリームをＩ／Ｏ 制御チップ４１０に転送する。いくつかの実施形態において、次に、オーディオ／ビデオサブプロセッシングエンジン１２５は、このデータストリームを入力として取得し、これを関連するＨＤＭＩデータストリームと結合してピクチャーインピクチャー表示を生成し、生成したデータストリームをフォワード共用Ｉ／Ｏチャンネル４７５上でプロセッシングコアチップ４８０に戻す。

図５は、電子デバイスの実施形態を示す。図５において、本開示と密接な関係のない特定の標準かつ公知の構成要素は図示されていない。いくつかの実施形態において、デバイス５００は、デジタルテレビのＩ／Ｏアーキテクチャを含むデバイスとすることができる。

いくつかの実施形態において、デバイス５００は、相互接続又はクロスバー５０５又はデータを送信するための他の通信手段を備える。データは、例えば、オーディオビジュアルデータ及び関連の制御データを含む、種々の形式のデータを備えることができる。デバイス５００は、情報を処理するための相互接続５０５に接続される１つ又はそれ以上のプロセッサ５１０のような処理手段を含むことができる。プロセッサ５１０は、１つ又はそれ以上の物理プロセッサ及び１つ又はそれ以上の論理プロセッサを備えることができる。更に、プロセッサ５１０の各々は、複数のプロセッサコアを含むことができる。相互接続５０５は、単純化するために単一の相互接続として示されるが、複数の異なる相互接続又はバスを表すことができ、このような相互接続への構成要素接続は様々とすることができる。図５に示す相互接続５０５は、何らかの１つ又はそれ以上の別個の物理バス、ポイント間接続部、又は両者が接続された適切なブリッジ、アダプタ、又はコントローラを表す抽象的なものである。相互接続５０５は、例えば、システムバス、ＰＣＩ又はＰＣＩｅバス、ハイパートランスポート（ＨｙｐｅｒＴｒａｎｓｐｏｒｔ）又は業界標準アーキテクチャ（ＩＳＡ）バス、小型コンピュータシステムインタフェース（ＳＣＳＩ）バス、ＩＩＣ（Ｉ２Ｃ）バス、又は「Ｆｉｒｅｗｉｒｅ」と呼ばれることもある電気電子技術者協会（ＩＥＥＥ）規格１３９４バスを含むことができる。（「高性能シリアルバスに関する規格」１３９４−１９９５、ＩＥＥＥ、１９９６年８月３０日公開及び追補）。

いくつかの実施形態において、デバイス５００は、情報及びプロセッサ５１０が実行する命令を記憶するためのメインメモリ５１５として、ランダムアクセスメモリ（ＲＡＭ）又は他の動的記憶デバイスを更に備える。また、メインメモリ５１５は、データストリーム又はサブストリームに関するデータを記憶するために使用することができる。ＲＡＭメモリは、記憶内容のリフレッシュを必要とするダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び記憶内容のリフレッシュを必要としないがコストが高いスタティックランダムアクセスメモリ（ＳＲＡＭ）を含む。ＤＲＡＭメモリは、信号を制御するためのクロック信号を含む同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、及び拡張データ出力ダイナミックランダムアクセスメモリ（ＥＤＯ ＤＲＡＭ）を含むことができる。いくつかの実施形態において、システムのメモリは、特定のレジスタ又は他の専用メモリとすることができる。また、デバイス５００は、プロセッサ５１０に関する静的情報及び命令を記憶するための読出し専用メモリ（ＲＯＭ）５２５又は他の静的記憶デバイスを備えることができる。デバイス５００は、特定の記憶素子として１つ又はそれ以上の不揮発性記憶素子５３０を含むことができる。

また、データ記憶装置５２０は、情報及び命令を記憶するためにデバイス５００の相互接続５０５に接続することができる。データ記憶装置５２０は、磁気ディスク又は他の記憶デバイスを含むことができる。このような構成要素の各々は一緒に結合すること、又は別個の構成要素とする、及びデバイス５００の他の構成要素の一部を利用することができる。

また、デバイス５００は、相互接続５０５を介して出力ディスプレイ又は表示デバイス５４０に接続することができる。いくつかの実施形態において、ディスプレイ５４０は、情報又はコンテンツをユーザに表示するための液晶ディスプレイ（ＬＣＤ）又は任意の他の表示技術を含むことができる。いくつかの環境において、ディスプレイ５４０は、少なくとも入力デバイスの一部として利用できるタッチスクリーンを含むこともできる。いくつかの環境において、ディスプレイ５４０は、テレビ番組のオーディオ部分を含むオーディオ情報を提供するためのスピーカ等のオーディオデバイスとすること、又はこれを含むことができる。

また、１つ又はそれ以上の送信器又は受信器５４５は、相互接続５０５に接続することができる。いくつかの実施形態において、デバイス５００は、データを送信又は受信するための１つ又はそれ以上のポート５５０を含むことができる。更に、デバイス５００は、Ｗｉ−Ｆｉネットワークのような無線信号でデータを受信するための１つ又はそれ以上のアンテナ５５５を含むことができる。

また、デバイス５００は、電源、バッテリ、太陽電池、燃料電池、又は電力を供給又は発生するための他のシステム又はデバイスを含むことができる、電源デバイス又はシステム５６０を備えることができる。電源デバイス又はシステム５６０から供給される電力は、必要に応じてデバイス５００の各構成要素に分配することができる。

上記の記載では、説明の目的で、本発明の完全な理解を提供するための多数の特定の詳細が記載されている。しなしながら、これらの特定の詳細の一部がなくても本発明を実施できることは当業者に明らかであろう。他の事例では、周知の構造及び装置は、ブロック図の形態で示されている。図示の構成要素間の中間構造が存在してもよい。本明細書で説明又は図示された構成要素は、図示又は説明されていない付加的な入力又は出力を有してもよい。図示の要素又は構成要素はまた、いずれかのフィールドの並べ換え又はフィールドサイズの修正を含む種々の配列又は順序で構成することができる。

本発明は、種々の処理を含むことができる。本発明の処理は、ハードウェア構成要素によって実行することができ、或いは、命令によってプログラムされた汎用又は特定用途向けプロセッサ又は論理回路に処理を実行させるのに使用することができる、コンピュータ可読命令において具現化することができる。代替として、処理は、ハードウェア及びソフトウェアの組合せによって実行することができる。

本発明の一部は、コンピュータプログラム製品として提供することができ、このコンピュータプログラム製品は、本発明による処理を実行するようコンピュータ（又は他の電子装置）をプログラムするために使用することができるコンピュータプログラム命令が格納された非一時的なコンピュータ可読媒体を含むことができる。コンピュータ可読媒体は、限定ではないが、フロッピー（登録商標）ディスク、光学ディスク、ＣＤ−ＲＯＭ（コンパクトディスク読出し専用メモリ）、及び磁気光学ディスク、ＲＯＭ（読出し専用メモリ）、ＲＡＭ（ランダムアクセスメモリ）、ＥＰＲＯＭ（消去可能プログラム可能読出し専用メモリ）、ＥＥＰＲＯＭ（電気的消去可能プログラム可能読出し専用メモリ）、磁気又は光学カード、フラッシュメモリ、又は電子命令を格納するのに適した他のタイプの媒体／コンピュータ可読媒体を含むことができる。更に、本発明はまた、コンピュータプログラム製品としてダウンロードすることができ、プログラムは、遠隔コンピュータから要求側コンピュータに転送することができる。

本方法の多くは、その最も基本的な形態で説明しているが、本発明の基本的な範囲から逸脱することなく、方法のいずれかに処理を追加すること、又は方法のいずれかから処理を削除することができ、説明されたメッセージのいずれかに情報を追加すること、或いは説明されたメッセージのいずれかから情報を取り除くことができる。当業者であれば、多くの更なる修正及び適応を行い得ることは明らかであろう。特定の実施形態は、本発明を制限するためにではなく本発明を例証するために提供される。

要素「Ａ」が要素「Ｂ」に又は要素「Ｂ」と結合されているとされる場合、要素「Ａ」は、要素「Ｂ」に直接結合されるか、或いは、例えば要素「Ｃ」を介して間接的に結合されてもよい。構成要素、特徴、構造、処理、又は特性Ａが、構成要素、特徴、構造、処理、又は特性Ｂを「生じさせる」と本明細書が記述している場合、「Ａ」は「Ｂ」の少なくとも部分的な原因ではあるが、「Ｂ」を生じさせるのを助ける少なくとも１つの他の構成要素、特徴、構造、処理、又は特性が存在してもよいことを意味する。本明細書が、構成要素、特徴、構造、処理、又は特性を「含むことができる」、「含んでいてもよい」、或いは「含む可能性がある」と示す場合、その特定の構成要素、特徴、構造、処理、又は特性が必ずしも含まれることは必須ではない。本明細書が、「１つの（ａ又はａｎ）」要素を示す場合、これは、説明される要素が１つだけ存在することを意味する訳ではない。

実施形態は、本発明の実施構成又は実施例である。本明細書における「実施形態」、「１つの実施形態」、「幾つかの実施形態」、又は「他の実施形態」への言及は、実施形態に関して説明された特定の特徴、構造、又は特性が、少なくとも幾つかの実施形態に含まれるが、必ずしも全ての実施形態に含まれる訳ではないことを意味する。「実施形態」、「１つの実施形態」、又は「幾つかの実施形態」の種々の出現は、必ずしも全て同じ実施形態を示すものではない。本発明の例示的な実施形態の前述の説明において、本開示を簡素化し、本発明の種々の態様のうちの１つ又はそれ以上の理解を助ける目的で、本発明の種々の特徴は、本発明の単一の実施形態、図面、又は説明において互いにグループ化されることもあることを理解されたい。

Claims (26)

1. １つ又はそれ以上のオーディオ／ビデオデータストリームを処理するための１つ又はそれ以上のオーディオ／ビデオサブプロセッシングエンジンを含む、Ｉ／Ｏ（入力／出力）制御チップと、
   前記Ｉ／Ｏ制御チップから受信したオーディオ／ビデオデータを含むデータを処理するための、プロセッシングコアチップと、
   前記Ｉ／Ｏ制御チップと前記プロセッシングコアチップとの間でデータを転送するため
   の１つ又はそれ以上の共用Ｉ／Ｏチャンネルと、
   を備えるマルチメディアシステム。
2. 前記Ｉ／Ｏ制御チップは、前記プロセッシングコアチップにデータを転送するためのインタフェースブリッジを更に含む、請求項１に記載のシステム。
3. 前記インタフェースブリッジは、１つ又はそれ以上の標準インタフェースに接続される、請求項２に記載のシステム。
4. 前記１つ又はそれ以上の標準インタフェースは、１つ又はそれ以上のＵＳＢ（ユニバーサルシリアルポート）インタフェース又はＥｔｈｅｒｎｅｔインタフェースを含む、請求項３に記載のシステム。
5. 前記１つ又はそれ以上の共用Ｉ／Ｏチャンネルは前記１つ又はそれ以上の標準インタフェースと前記プロセッシングコアチップとの間で通信データを伝送する、請求項３に記載のシステム。
6. 前記１つ又はそれ以上の共用Ｉ／Ｏチャンネルの帯域幅は、データストリームのデータと標準インタフェースデータとの間で共用される、請求項５に記載のシステム。
7. 前記Ｉ／Ｏ制御チップは、１つ又はそれ以上のデジタルオーディオ／ビデオデータ入力を処理するためのポートプロセッサを更に含む、請求項１に記載のシステム。
8. 前記Ｉ／Ｏ制御チップは、１つ又はそれ以上のアナログオーディオ／ビデオデータ入力をデジタルオーディオ／ビデオデータに変換するアナログ−デジタルコンバータを更に含み、変換されたデジタルオーディオ／ビデオデータは、前記ポートプロセッサに供給される、請求項７に記載のシステム。
9. 前記ポートプロセッサは、更に１つ又はそれ以上の暗号化されていないオーディオ／ビデオデータ出力を生成して前記インタフェースブリッジに供給し、前記生成されたデータは、元の解像度又はスケール調整された解像度とすることができる、請求項７に記載のシステム。
10. 前記ポートプロセッサは、ＨＤＭＩ（商標）（高精細マルチメディアインタフェース）／ＤＶＩ（商標）（デジタルビジュアルインタフェース）互換プロセッサである、請求項７に記載のシステム。
11. 前記Ｉ／Ｏ制御チップは、１つ又はそれ以上の共用Ｉ／Ｏチャンネル経由でプロセッシングコアチップから１つ又はそれ以上のオーディオ／ビデオデータ入力を受信する、請求項１に記載のシステム。
12. 前記１つ又はそれ以上のオーディオ／ビデオサブプロセッシングエンジンは、１つ又はそれ以上のピクチャーインピクチャー生成、画像スケーリング、及び画像強調を含むオーディオ／ビデオ処理をもたらす、請求項１に記載のシステム。
13. オーディオ／ビデオデータを受信するための１つ又はそれ以上の入力部と、
    前記１つ又はそれ以上の受信部で受信したデジタルデータを処理するためのポートプロセッサと、
    前記ポートプロセッサから受信した１つ又はそれ以上のオーディオ／ビデオデータストリームを処理するための、１つ又はそれ以上のオーディオ／ビデオサブプロセッシングエンジンと、
    １つ又はそれ以上の共用Ｉ／Ｏチャンネルに接続され、前記１つ又はそれ以上のオーディオ／ビデオサブプロセッシングエンジンから処理デジタルオーディオ／ビデオデータを受信して、前記処理データを共用Ｉ／Ｏチャンネルを経由して転送する、インタフェースブリッジと、
    を備える装置。
14. １つ又はそれ以上のアナログオーディオ／ビデオデータ入力をデジタルオーディオ／ビデオデータに変換するアナログ−デジタルコンバータを更に備え、変換されたデジタルオーディオ／ビデオデータは、前記ポートプロセッサに供給される、請求項１３に記載の装置。
15. 前記ポートプロセッサは、更に未処理デジタルオーディオ／ビデオデータを、前記共用Ｉ／Ｏチャンネルを経由して転送するための前記インタフェースブリッジに供給する、請求項１３に記載の装置。
16. １つ又はそれ以上のオーディオ／ビデオデータ入力を共用Ｉ／Ｏチャンネル経由でインタフェースブリッジを介して受信する、請求項１３に記載の装置。
17. 前記１つ又はそれ以上のオーディオ／ビデオサブプロセッシングエンジンは、１つ又はそれ以上のピクチャーインピクチャー生成、画像スケーリング、及び画像強調を可能にする、請求項１３に記載の装置。
18. 前記インタフェースブリッジに接続される、１つ又はそれ以上の標準インタフェースポートを更に備える、請求項１３に記載の装置。
19. 前記１つ又はそれ以上の標準インタフェースポートは、１つ又はそれ以上のＵＳＢ（ユニバーサルシリアルポート）ポート又はＥｔｈｅｒｎｅｔポートを含む、請求項１８に記載の装置。
20. 前記１つ又はそれ以上の共用Ｉ／Ｏチャンネルは、前記１つ又はそれ以上の標準インタフェースポートに通信データを伝送するようになっている、請求項１８に記載の装置。
21. 前記１つ又はそれ以上の共用Ｉ／Ｏチャンネルの帯域幅は、前記１つ又はそれ以上の入力部で受信したデータと標準インタフェースポートデータとの間で共用される、請求項２０に記載の装置。
22. 前記ポートプロセッサは、ＨＤＭＩ（商標）（高精細マルチメディアインタフェース）／ＤＶＩ（商標）（デジタルビジュアルインタフェース）互換プロセッサである、請求項１３に記載の装置。
23. １つ又はそれ以上のデジタルオーディオ／ビデオデータストリームを受信する段階と、
    処理のために第１のデジタルオーディオ／ビデオデータストリームをオーディオ／ビデオサブプロセッシングエンジンに提供することを含む、前記デジタルオーディオ／ビデオデータストリームをポートプロセッサで処理する段階と、
    前記第１のデジタルオーディオ／ビデオデータストリームを処理して第１の処理データ出力を生成する段階と、
    インタフェースブリッジで前記第１の処理データ出力を受信する段階と、
    前記第１の処理データ出力を１つ又はそれ以上の共用Ｉ／Ｏチャンネル経由でプロセッシングコアチップに転送する段階と、
    を含む方法。
24. １つ又はそれ以上のアナログオーディオ／ビデオデータ入力を受信する段階と、前記アナログデータ入力をデジタルオーディオ／ビデオデータに変換する段階と、前記変換デジタルオーディオ／ビデオデータを前記ポートプロセッサに供給する段階とを含む、請求項２３に記載の方法。
25. 前記オーディオ／ビデオサブプロセッシングエンジンによる処理は、１つ又はそれ以上のピクチャーインピクチャー生成、画像スケーリング、及び画像強調を含む、請求項２３に記載の方法。
26. １つ又はそれ以上のオーディオ／ビデオデータ入力を１つ又はそれ以上の共用Ｉ／Ｏチャンネル経由で前記プロセッシングコアチップから受信する段階と、処理のために前記プロセッシングコアチップから受信した前記１つ又はそれ以上のデータ入力を前記ポートプロセッサに転送する段階と、を更に含む、請求項２３に記載の方法。

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