JP6196705B2 - 高度デジタルテレビに関するマルチメディアi/oシステムアーキテクチャ - Google Patents
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Description
本出願は、2010年12月10日出願の米国仮出願番号61/442,063の優先権主張するものであり、その開示内容は引用によって本明細書に組み込まれている。
(技術分野)
本発明の実施形態は、全体的には電子デバイスの分野に関し、詳細には高度デジタルテレビに関するマルチメディアI/Oシステムアーキテクチャに関する。
Claims (22)
- 第1オーディオ/ビデオデータストリームを外部ソースから受信する第1入力ポートと、第2オーディオ/ビデオデータストリームをプロセッシングコアチップから1つ又はそれ以上の共有I/O(入力/出力)チャンネル経由で受信するインタフェースブリッジと、前記第1オーディオ/ビデオデータストリームと前記第2オーディオ/ビデオデータストリームとを結合して結合オーディオ/ビデオデータストリームを生成する1つ又はそれ以上のオーディオ/ビデオサブプロセッシングエンジンとを含み、前記インタフェースブリッジは、さらに、前記結合オーディオ/ビデオデータストリームを前記1つまたはそれ以上のオーディオ/ビデオサブプロセッシングエンジンから前記プロセッシングコアチップに前記1つ又はそれ以上の共有I/Oチャンネル経由で転送する、I/O制御チップと、
前記I/O制御チップから受信した前記結合オーディオ/ビデオデータストリームを処理してピクチャーインピクチャー表示を出力するため、かつ、前記第2オーディオ/ビデオデータストリームを生成するための、前記プロセッシングコアチップと、
前記I/O制御チップから前記プロセッシングコアチップへ前記結合オーディオ/ビデオデータストリームを転送するため、かつ、前記プロセッシングコアチップから前記I/O制御チップへ前記第2オーディオ/ビデオデータストリームを転送するための前記1つ又はそれ以上の共用I/Oチャンネルと、
を備えるマルチメディアシステム。 - 前記I/O制御チップは、
前記第1オーディオ/ビデオデータストリームを前記外部ソースから受信し、かつ、デジタルオーディオ/ビデオデータストリームをアナログ−デジタルコンバータから受信し、メインオーディオ/ビデオデータストリームをオーディオ/ビデオサブプロセッシングエンジンに、未処理の又はスケール調整されたオーディオ/ビデオデータストリームを前記インタフェースブリッジにそれぞれ出力するポートプロセッサを更に含み、
前記インタフェースブリッジは、
更に、前記未処理の又はスケール調整されたオーディオ/ビデオデータストリームを前記プロセッシングコアチップに前記1つ又はそれ以上の共有I/Oチャンネルを介して出力する、請求項1に記載のマルチメディアシステム。 - 前記I/O制御チップは、アナログオーディオ/ビデオデータストリームを前記デジタルオーディオ/ビデオデータストリームに変換する前記アナログ−デジタルコンバータを更に含む、請求項2に記載のマルチメディアシステム。
- 前記オーディオ/ビデオサブプロセッシングエンジンは、前記メインオーディオ/ビデオデータストリームと前記第2オーディオ/ビデオデータストリームを結合して前記結合オーディオ/ビデオデータストリームを生成する、請求項3に記載のマルチメディアシステム。
- 前記ポートプロセッサは、HDMI(High-Definition Multimedia Interface)(登録商標)/DVI(Digital Visual Interface)(登録商標)互換プロセッサである、請求項2に記載のマルチメディアシステム。
- 前記インタフェースブリッジは第1モードまたは第2モードのいずれかで動作し、前記第1モードで動作する場合、前記インタフェースブリッジは、前記結合オーディオ/ビデオデータストリームのブランク領域に、前記ポートプロセッサにより出力された未処理の又はスケール調整されたオーディオ/ビデオデータストリームの中のサブストリームデータを埋め、前記第2モードで動作する場合、前記インタフェースブリッジは、前記結合オーディオ/ビデオデータストリームと前記未処理の又はスケール調整されたオーディオ/ビデオデータストリームとを調停する、
請求項2に記載のマルチメディアシステム。 - 前記1つ又はそれ以上のオーディオ/ビデオサブプロセッシングエンジンは、前記ピクチャーインピクチャー表示を生成する、請求項1に記載のマルチメディアシステム。
- 前記プロセッシングコアチップは、前記ピクチャーインピクチャー表示を生成する、請求項1に記載のマルチメディアシステム。
- 前記I/O制御チップは、
前記第1オーディオ/ビデオデータストリームを復号化するデータ復号化エンジンと、
前記第1オーディオ/ビデオデータストリーム及び前記第2オーディオ/ビデオデータストリームを多重化し、メインオーディオ/ビデオデータストリームと補足オーディオ/ビデオデータストリームとを出力するマルチプレクサと、
前記補足オーディオ/ビデオデータストリームをダウンスケーリング又は圧縮して未処理の又はスケール調整されたビデオデータストリームを生成し、かつ、当該未処理の又はスケール調整されたビデオデータストリームを前記インタフェースブリッジに出力するダウンスケーリング又は圧縮エンジンと、を有するポートプロセッサを更に含む、
請求項1に記載のマルチメディアシステム。 - 前記I/O制御チップは、前記1つ又はそれ以上の共有I/Oチャンネル経由での前記I/O制御チップと前記プロセッシングコアチップとの間の前記結合オーディオ/ビデオデータストリームの転送において特定のデータトラフィックを低減するように動作可能である、請求項1に記載のマルチメディアシステム。
- 前記結合オーディオ/ビデオデータストリームの転送における前記データトラフィックの低減は、ダウンスケーリング、フレームレート制御、および圧縮のうちの1つ以上を含む、請求項10に記載のマルチメディアシステム。
- 前記プロセッシングコアチップは、前記I/O制御チップの各I/Oインタフェースブロックを制御する、請求項1に記載のマルチメディアシステム。
- 前記I/Oインタフェースブロックの各々は相互排他的なアドレスレンジに割り当てられ、
前記プロセッシングコアチップは、前記I/Oインタフェースブロックをメモリのリード/ライト動作によって制御する、請求項12に記載のマルチメディアシステム。 - プロセッシングコアチップへ2つ又はそれ以上のオーディオ/ビデオデータストリームを同時に処理可能なI/O(入力/出力)制御チップであって、
前記I/O制御チップは、
第1オーディオ/ビデオデータストリームを外部ソースから受信する第1入力ポートと、
1つ又はそれ以上の共有I/Oチャンネルに接続されていて、第2オーディオ/ビデオデータストリームを前記プロセッシングコアチップから1つ又はそれ以上の前記1つ又はそれ以上の共有I/Oチャンネル経由で受信するインタフェースブリッジと、
前記第1オーディオ/ビデオデータストリーム及び前記第2オーディオ/ビデオデータストリームを受信し、かつ、前記第1オーディオ/ビデオデータストリーム、前記第2オーディオ/ビデオデータストリーム、及び、未処理の又はスケール調整されたデジタルオーディオ/ビデオデータストリームを含むメインオーディオ/ビデオデータストリームを出力するポートプロセッサ、及び、前記メインオーディオ/ビデオデータストリームを前記ポートプロセッサから受信し、前記ポートプロセッサから受信したメインオーディオ/ビデオデータストリームの前記第1オーディオ/ビデオデータストリーム及び前記第2オーディオ/ビデオデータストリームを結合オーディオ/ビデオデータストリームに結合する1つ又はそれ以上のオーディオ/ビデオサブプロセッシングエンジンを含むI/Oインタフェースブロックと、を有し、
前記インタフェースブリッジは、前記結合オーディオ/ビデオデータストリームを前記1つ又はそれ以上のオーディオ/ビデオサブプロセッシングエンジンから、前記未処理の又はスケール調整されたデジタルオーディオ/ビデオデータストリームを前記ポートプロセッサからそれぞれ受信し、前記結合オーディオ/ビデオデータストリームを、更なる処理のために、前記1つ又はそれ以上の共有I/Oチャンネル経由で前記プロセッシングコアチップに転送し、
前記インタフェースブリッジは、第1モードまたは第2モードのいずれかで動作し、前記第1モードで動作する場合、前記インタフェースブリッジは、前記結合オーディオ/ビデオデータストリームのブランク空き領域に、前記ポートプロセッサにより出力された未処理の又はスケール調整されたデジタルオーディオ/ビデオデータストリームの中のサブストリームデータを埋め、前記第2モードで動作する場合、前記インタフェースブリッジは、前記結合オーディオ/ビデオデータストリームと前記未処理の又はスケール調整されたオーディオ/ビデオデータストリームとを調停する、
I/O制御チップ。 - 前記I/Oインタフェースブロックは、アナログオーディオ/ビデオデータストリームを、前記ポートプロセッサによる処理のためのデジタルオーディオ/ビデオデータストリームに変換するアナログ−デジタルコンバータを更に含む、請求項14に記載のI/O制御チップ。
- 前記第1オーディオ/ビデオデータストリームと前記第2オーディオ/ビデオデータストリームとの前記結合は、前記第1オーディオ/ビデオデータストリームと前記第2オーディオ/ビデオデータストリームとに基づいて単一のピクチャーインピクチャー表示を生成することを更に含む、請求項14に記載のI/O制御チップ。
- 前記ポートプロセッサは、HDMI(High-Definition Multimedia Interface)(登録商標)/DVI(Digital Visual Interface)(登録商標)互換プロセッサである、請求項14に記載のI/O制御チップ。
- 前記I/O制御チップは、前記1つ又はそれ以上の共有I/Oチャンネル経由での前記I/O制御チップと前記プロセッシングコアチップとの間の前記結合オーディオ/ビデオデータストリームの転送において特定のデータトラフィックを低減するように動作可能である、請求項14に記載のI/O制御チップ。
- I/O(入力/出力)制御チップのポートプロセッサが、第1オーディオ/ビデオデータストリームと第2オーディオ/ビデオデータストリームとを含む2つ又はそれ以上のオーディオ/ビデオデータストリームを受信し、
前記2つ又はそれ以上のオーディオ/ビデオデータストリームを結合オーディオ/ビデオデータストリームに結合するために、前記I/O制御チップの1つ又はそれ以上のオーディオ/ビデオサブプロセッシングエンジンに同時に提供し、
前記I/O制御チップのインタフェースブリッジが、前記結合オーディオ/ビデオデータストリームを含むバストランザクションを受信し、
前記インタフェースブリッジが第1モードで動作している間、前記結合オーディオ/ビデオデータストリームのブランク領域に、プロセッシングコアチップに前記結合オーディオ/ビデオデータストリームを前記I/O制御チップと前記プロセッシングコアチップとの間の1つ又はそれ以上の共有I/Oチャンネル経由で転送する前記ポートプロセッサにより出力された未処理の又はスケール調整されたオーディオ/ビデオデータストリームの中のサブストリームデータを埋め、
前記インタフェースブリッジが第2モードで動作している間、前記結合オーディオ/ビデオデータストリームを前記I/O制御チップと前記プロセッシングコアチップとの間の前記1つ又はそれ以上の共有I/Oチャンネル経由で前記プロセッシングコアチップに転送するために、前記結合オーディオ/ビデオデータストリームと前記未処理の又はスケール調整されたオーディオ/ビデオデータストリームとを調停する、
ことを含む方法。 - 前記I/O制御チップがアナログオーディオ/ビデオデータストリームを受信し、
アナログ−デジタルコンバータが前記アナログオーディオ/ビデオデータストリームをデジタルオーディオ/ビデオデータストリームに変換し、
前記ポートプロセッサにより受信された前記2つ又はそれ以上のオーディオ/ビデオデータストリームの1つである前記デジタルオーディオ/ビデオデータストリームを前記ポートプロセッサに提供する、
ことを更に含む請求項19に記載の方法。 - 前記2つ又はそれ以上のオーディオ/ビデオデータストリームの結合は、ピクチャーインピクチャー表示として見せるために前記2つ又はそれ以上のオーディオ/ビデオデータストリームを結合することを更に含む、
請求項19に記載の方法。 - 前記I/O制御チップと前記プロセッシングコアチップとの間の前記結合オーディオ/ビデオデータストリームの転送において特定のデータトラフィックを低減する前記I/O制御チップを更に含む、
請求項19に記載の方法。
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