CN219627775U - 一种视频播放设备和视频播放系统 - Google Patents

Abstract

本申请实施例提供了一种视频播放设备和视频播放系统，涉及计算机技术领域。本申请实施例可以通过包括ARM视频播放芯片、FPGA模块、至少一个ARM视频输出芯片和视频数据存储模块的视频播放设备，以及包括视频播放设备的视频播放系统确定输出数据。其中，由于ARM系统级芯片具有功耗低、占用面积小以及成本较低等特点，因此，基于ARM系统级芯片构建的视频播放设备可以在保证融合显示画面的分辨率的前提下，降低融合显示的功耗以及成本。也就是说，本申请实施例可以在保证具有较高的可靠性的同时，采用多个低性能系统级芯片处理器进行级联，以实现高分辨率视频融合显示，从而降低融合显示的功耗以及成本。

Description

一种视频播放设备和视频播放系统

技术领域

本申请涉及计算机技术领域，特别是涉及一种视频播放设备和视频播放系统。

背景技术

目前，有许多场景需要显示超宽的高分辨率画面，例如，上述场景可以是会议、教学、讲座或者发布会等场景。在相关技术中，这些场景可以通过多个显示屏或者投影仪等设备的组合实现融合显示超宽的高分辨率画面。但是，相关技术在融合显示的过程中仍存在功耗高以及成本高等问题。

实用新型内容

有鉴于此，本申请实施例提供一种视频播放设备和视频播放系统，以降低融合显示过程中的功耗以及成本。

第一方面，提供了一种视频播放设备，所述设备包括ARM视频播放芯片、FPGA模块、至少一个ARM视频输出芯片和视频数据存储模块。

其中，所述ARM视频播放芯片与所述视频数据存储模块和所述FPGA模块连接，所述ARM视频播放芯片与所述FPGA模块之间通过DP数据线连接。

所述FPGA模块还与各所述ARM视频输出芯片连接，所述FPGA模块与各所述ARM视频输出芯片之间通过HDMI数据线连接。

其中，所述ARM视频播放芯片被配置为从所述视频数据存储模块获取目标视频数据，并将所述目标视频数据发送至所述FPGA模块，所述FPGA模块被配置为对所述目标视频数据进行分割处理，确定至少一个分割视频数据，并将各所述分割视频数据发送至对应的ARM视频输出芯片，所述ARM视频输出芯片包括至少一个输出接口，被配置为根据分割视频数据发送输出数据，其中，所述分割视频数据的数量与所述ARM视频输出芯片的数量相同。

在一些实施例中，所述ARM视频输出芯片包括一个输出接口，所述输出数据为所述分割视频数据。

在一些实施例中，所述ARM视频输出芯片包括多个输出接口，所述ARM视频输出芯片还包括内置图像处理器，被配置为对所述分割视频数据进行二次分割处理、几何校正处理以及羽化融合处理，确定各输出数据。

在一些实施例中，所述ARM视频播放芯片包括外部数据输入接口。

所述ARM视频播放芯片被配置为通过所述外部数据输入接口接收外部视频数据，并与所述目标视频数据进行叠加显示处理。

第二方面，提供了一种视频播放系统，所述系统包括如上述第一方面所述的视频播放设备，以及至少一个视频投放设备。

其中，各所述视频投放设备通过HDMI数据线与ARM视频输出芯片的输出接口连接，被配置为接收所述视频播放设备发送的输出数据，并投放所述输出数据。

在一些实施例中，所述视频投放设备为投影仪和显示器中的一项或多项组合。

在本申请实施例中，由于ARM系统级芯片(也即ARM视频播放芯片和ARM视频输出芯片)具有功耗低、占用面积小以及成本较低等特点，因此，基于ARM系统级芯片构建的视频播放设备可以在保证融合显示画面的分辨率的前提下，降低融合显示的功耗以及成本。也就是说，本申请实施例可以在保证具有较高的可靠性的同时，采用多个低性能系统级芯片处理器(也即ARM系统级芯片)进行级联，以实现高分辨率视频融合显示，从而降低融合显示的功耗以及成本。

附图说明

通过以下参照附图对本申请实施例的描述，本申请实施例的上述以及其它目的、特征和优点将更为清楚，在附图中：

图1为本申请实施例中的视频播放设备的结构示意图；

图2为本申请实施例中的视频播放设备的另一种结构示意图；

图3为本申请实施例中的视频播放系统的结构示意图；

图4为本申请实施例中的视频播放设备的另一种结构示意图。

具体实施方式

以下基于实施例对本申请进行描述，但是本申请并不仅仅限于这些实施例。在下文对本申请的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本申请。为了避免混淆本申请的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。

此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。

同时，应当理解，在以下的描述中，“电路”是指由至少一个元件或子电路通过电气连接或电磁连接构成的导电回路。当称元件或电路“连接到”另一元件或称元件/电路“连接在”两个节点之间时，它可以是直接耦接或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦接到”或“直接连接到”另一元件时，意味着两者不存在中间元件。

除非上下文明确要求，否则在说明书的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。

在本申请的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

目前，有许多场景需要显示超宽的高分辨率画面，其中，上述场景可以是会议、教学、讲座或者发布会等场景。在此情况下，通常需要将常规尺寸的视频显示画面(例如8K或者4K等分辨率的视频显示画面)转换为超宽幅的画面(例如将常规尺寸的视频显示画面转换为7680x1080，甚至15360x1080的超宽幅画面)。

在相关技术中，上述场景可以通过多个显示屏或者投影仪等设备的组合实现融合显示超宽的高分辨率画面。但是，相关技术在融合显示的过程中仍存在功耗高以及成本高等问题。

为了解决上述问题，本申请实施例提供一种视频播放设备和一种视频播放系统，以实现在具有较高可靠性的前提下，降低融合显示的功耗以及成本。

具体的，本申请实施例的视频播放设备可以包括ARM视频播放芯片、FPGA模块、至少一个ARM视频输出芯片和视频数据存储模块。

其中，ARM系统级芯片(Advanced RISC Machines System on Chip，ARM SOC)也即ARM片上系统，其具有功耗低、占用面积小以及成本较低等特点。本申请实施例将ARM SOC作为ARM视频播放芯片和各ARM视频输出芯片，可以有效降低融合显示的功耗以及成本。

现场可编程门阵列(Field Programmable Gate Array，FPGA)模块是在PAL、GAL、PLD等可编程器件的基础上进一步发展的产物，是专用集成电路中集成度较高的一种。FPGA的内部一般包括可配置逻辑模块(Configurable Logic Block，CLB)、输出输入模块(InputOutput Block，IOB)和内部连线(Interconnect)，用户可以对CLB和IOB进行配置，以实现相应的功能。在本申请实施例中，FPGA模块可以被配置为对视频数据(即视频的每一帧画面)进行分割处理，确定至少一个分割视频数据。

具体的，如图1所示的视频播放设备，ARM视频播放芯片11与视频数据存储模块12和FPGA模块13连接，也就是说，ARM视频播放芯片11一方面可以与视频数据存储模块12进行数据传输，以至少实现从视频数据存储模块12中获取视频数据。在另一方面，ARM视频播放芯片11还可以与FPGA模块13进行数据传输，以至少实现向FPGA模块13发送视频数据。其中，ARM视频播放芯片11与视频数据存储模块12之间可以通过总线连接，ARM视频播放芯片11与FPGA模块13之间可以通过DP(Display Port)数据线连接，例如图1所示的DP1.4数据线。

其中，DP是一个依赖数据包化数据传输技术的显示通信端口，其既可以用于内部显示连接，也可以用于外部的显示连接。DP的优点在于可以通过较少的引脚数实现更高的分辨率，另外，DP可以用于同时传输音频和视频，这两项中每一项都可以在没有另外一项的基础上单独传输。需要说明的，图1所示的DP1.4数据线是本申请实施例的一种举例，在实际应用中也可以使用其它适用版本的DP数据线。

FPGA模块13还可以与各ARM视频输出芯片14连接，其中，FPGA模块13与各ARM视频输出芯片14之间通过高清多媒体接口(High Definition Multimedia Interface，HDMI)数据线连接。其中，HDMI是一种全数字化视频和声音发送接口，可以用于发送未压缩的音频及视频信号。需要说明的，图1所示的HDMI2.0数据线是本申请实施例的一种举例，在实际应用中也可以使用其它适用版本的HDMI数据线。

进一步的，本申请实施例的视频播放设备在进行融合显示时，ARM视频播放芯片11可以被配置为从视频数据存储模块12获取目标视频数据，并将目标视频数据发送至FPGA模块13。其中，目标视频数据可以是任意分辨率的视频数据，例如，目标视频数据可以是8K视频数据或者4K视频数据等。

FPGA模块13可以被配置为对目标视频数据进行分割处理，确定至少一个分割视频数据，并将各分割视频数据发送至对应的ARM视频输出芯片14。其中，分割视频数据的数量与ARM视频输出芯片14的数量相同。以图1为例，图1中包括4个ARM视频输出芯片14，也就是说，图1中的FPGA模块13在接收到目标视频数据后，会将目标视频数据分割为4个分割视频数据，并将这4个分割视频数据分别发送至各个ARM视频输出芯片14。需要说明的，ARM视频输出芯片14是用于接收分割视频数据的芯片，在实际应用中，本申请实施例的视频播放设备可以设置多个ARM SOC，并将其中的全部或者部分用作ARM视频输出芯片14。

ARM视频输出芯片14包括至少一个输出接口，被配置为根据分割视频数据发送输出数据。具体的，ARM视频输出芯片14可以通过HDMI数据线接收分割视频数据，进而通过输出接口与一个或多个外部设备(例如外部的显示屏、投影仪等设备)连接并向其发送输出数据，其中，输出接口的数量与外部设备的数量相同。进一步的，各外部设备在接收到输出数据后，可以分别投放接收到的输出数据，以实现针对目标视频数据的融合显示。

本申请实施例可以通过包括ARM视频播放芯片、FPGA模块、至少一个ARM视频输出芯片和视频数据存储模块的视频播放设备确定输出数据。其中，由于ARM系统级芯片(也即ARM视频播放芯片和ARM视频输出芯片)具有功耗低、占用面积小以及成本较低等特点，因此，基于ARM系统级芯片构建的视频播放设备可以在保证融合显示画面的分辨率的前提下，降低融合显示的功耗以及成本。也就是说，本申请实施例可以在保证具有较高的可靠性的同时，采用多个低性能系统级芯片处理器(也即ARM系统级芯片)进行级联，以实现高分辨率视频融合显示，从而降低融合显示的功耗以及成本。

在一种可选的实施方式中，ARM视频输出芯片可以包括一个输出接口(也即每个ARM视频输出芯片分别连接一个外部设备)，在此情况下，本申请实施例的输出数据为分割视频数据。

也就是说，若ARM视频输出芯片仅连接一个外部设备，则ARM视频输出芯片在接收到分割视频数据后，可以直接向外部设备发送分割视频数据。可选的，ARM视频输出芯片可以先对分割视频数据进行几何校正处理以及羽化融合处理，进而再发送处理后的分割视频数据。

其中，由于融合显示画面是由多个子画面(例如分割视频数据对应的显示画面)拼接而成，因此，本申请实施例可以通过几何校正处理调整各子画面的尺寸以及旋转角度，以使得各子画面以彼此适应的尺寸顺序连接，从而提高融合显示画面的完整性。同时，本申请实施例还可以通过羽化融合处理对各子画面之间的连接部分进行羽化，以减小各子画面之间的连接部分与其它部分的差异性，从而提高融合显示画面的完整性。

在一种可选的实施方式中，ARM视频输出芯片可以包括多个输出接口(也即每个ARM视频输出芯片分别连接多个外部设备)，在此情况下，ARM视频输出芯片还可以包括内置图像处理器(Graphics Processing Unit，GPU)，并被配置为对分割视频数据进行二次分割处理、几何校正处理以及羽化融合处理，确定各输出数据。

也就是说，若ARM视频输出芯片连接多个外部设备，则ARM视频输出芯片在接收到分割视频数据后，可以先基于内部设置的图像处理器对分割视频数据进行二次分割处理，以实现将分割视频数据再次分割为多个子数据。进一步的，ARM视频输出芯片可以对各子数据进行几何校正处理以及羽化融合处理，以提高融合显示画面的完整性。

在一种可选的实施方式中，本申请实施例的ARM视频播放芯片还可以包括外部数据输入接口，ARM视频播放芯片还可以被配置为通过外部数据输入接口接收外部视频数据，并与目标视频数据进行叠加显示处理。

如图2所示，ARM视频播放芯片11在从视频数据存储模块12获取目标视频数据的同时，可以通过外部数据输入接口21获取外部设备22发送的外部视频数据。其中，外部数据输入接口21和外部设备22之间可以通过HDMI数据线连接，图2所示的HDMI2.0数据线是本申请实施例的一种举例，在实际应用中也可以使用其它适用版本的HDMI数据线。进一步的，ARM视频播放芯片11可以对目标视频数据和外部视频数据进行叠加显示处理，以确定叠加显示的视频数据。例如，ARM视频播放芯片11可以将外部视频数据以窗口的形式叠加在目标视频数据中，从而实现“画中画”的功能。

进一步的，FPGA模块13和各ARM视频输出芯片14可以对叠加外部视频数据的目标视频数据进行分割处理以及输出处理，以实现将输出数据分别投放到外部设备。需要说明的，由于本申请实施例是针对叠加显示处理后的视频数据进行分割以及输出，因此，在最终的融合显示画面中，可以同时包括目标视频数据和外部视频数据所对应的画面。

结合图1和图2所示的内容，本申请实施例一方面可以从视频数据存储模块获取目标视频数据，并通过FPGA模块和各ARM视频输出芯片直接确定目标视频数据对应的输出数据。在另一方面，本申请实施例也可以在获取目标视频数据的同时，通过外部数据输入接口接收外部视频数据，并将外部视频数据与目标视频数据进行叠加显示处理。进一步的，本申请实施例可以通过FPGA模块和各ARM视频输出芯片，确定叠加显示处理后的目标视频数据所对应的各输出数据。

在此过程中，由于ARM系统级芯片(也即ARM视频播放芯片和ARM视频输出芯片)具有功耗低、占用面积小以及成本较低等特点，因此，基于ARM系统级芯片构建的视频播放设备可以在保证融合显示画面的分辨率的前提下，降低融合显示的功耗以及成本。也就是说，本申请实施例可以在保证具有较高的可靠性的同时，采用多个低性能系统级芯片处理器(也即ARM系统级芯片)进行级联，以实现高分辨率视频融合显示，从而降低融合显示的功耗以及成本。

在另一方面，针对本申请实施例提供的视频播放系统，该系统包括上述视频播放设备以及至少一个视频投放设备。其中，各视频投放设备通过HDMI数据线与ARM视频输出芯片的输出接口连接，被配置为接收视频播放设备发送的输出数据，并投放输出数据。

如图3所示，视频播放设备1可以通过ARM视频输出芯片的输出接口，与多个视频投放设备31连接。如图3所示，视频播放设备1与各视频投放设备31之间可以通过HDMI1.4数据线连接，需要说明的，图3所示的HDMI1.4数据线是本申请实施例的一种举例，在实际应用中也可以使用其它适用版本的HDMI数据线。

在融合显示的过程中，视频播放设备1可以直接根据目标视频数据确定输出数据，也可以对目标视频数据和外部视频数据进行叠加显示处理，以确定输出数据。进一步的，视频播放设备1可以通过ARM视频输出芯片的输出接口，向输出接口对应的各视频投放设备31发生输出数据，以使得视频投放设备31投放各输出数据。

其中，视频投放设备31的数量与上述输出接口的数量相对应，本申请实施例对视频投放设备31的数量(即上述输出接口的数量)不做限定。以图1为例，图1中共包括4个ARM视频输出芯片14，每个ARM视频输出芯片14分别包括6个输出接口。因此，图1中的ARM视频输出芯片14最多可以连接4*6＝24个视频投放设备，也就是说，图1所示的视频播放设备可以将目标视频数据最多分割为24份，以确定24个输出数据，并将这24个输出数据分别发送至24个视频投放设备，最终实现融合并显示包括24个输出数据的显示画面。

本申请实施例可以通过包括ARM视频播放芯片、FPGA模块、至少一个ARM视频输出芯片和视频数据存储模块的视频播放设备，以及包括视频播放设备的视频播放系统确定输出数据，并通过视频投放设备投放输出数据。其中，由于ARM系统级芯片(也即ARM视频播放芯片和ARM视频输出芯片)具有功耗低、占用面积小以及成本较低等特点，因此，基于ARM系统级芯片构建的视频播放设备可以在保证融合显示画面的分辨率的前提下，降低融合显示的功耗以及成本。也就是说，本申请实施例可以在保证具有较高的可靠性的同时，采用多个低性能系统级芯片处理器(也即ARM系统级芯片)进行级联，以实现高分辨率视频融合显示，从而降低融合显示的功耗以及成本。

在一种可选的实施方式中，上述视频投放设备可以为投影仪和显示器中的一项或多项组合。也就是说，本申请实施例的各视频投放设备可以全部为投影仪，也可以全部为显示器，还可以为投影仪和显示器的组合。因此，本申请实施例可以在单一种类的视频投放设备的数量不足时，采用多种类设备组合的方式投放融合显示画面，增加了系统的适用场景。

综合上述实施方式，本申请实施例提供一种实际应用场景的举例，如图4所示，ARM视频播放芯片11可以从视频数据存储模块12获取8K分辨率的目标视频数据，并通过外部数据输入接口21和HDMI2.0数据线，获取外部设备22发送的4K分辨率的外部视频数据。进一步的，ARM视频播放芯片11可以对8K目标视频数据和4K外部视频数据进行叠加显示处理，以确定叠加显示处理后的8K目标视频数据。其中，4K外部视频数据可以通过显示框等方式在8K目标视频数据中叠加显示。

进一步的，ARM视频播放芯片11可以通过DP1.4数据线，将叠加显示处理后的8K目标视频数据发送至FPGA模块13。FPGA模块13可以按照2*2的模式，将叠加显示处理后的8K目标视频数据分割为4个4K分辨率的分割视频数据，并通过HDMI2.0数据线，将上述4个4K分割视频数据分别发送至4个ARM视频输出芯片14。

每个ARM视频输出芯片14接收到各自对应的4K分割视频数据后，可以基于内置图像处理器，对4K分割视频数据进行二次分割处理、几何校正处理以及羽化融合处理，确定6个高清分辨率的输出数据，并通过HDMI1.4数据线，将上述6个高清输出数据分别发送至对应的视频投放设备(例如投影仪)，以使得各视频投放设备按照特定的尺寸和角度投放高清输出数据，从而实现高清分辨率画面的融合显示。

在此过程中，由于ARM系统级芯片(也即ARM视频播放芯片和ARM视频输出芯片)具有功耗低、占用面积小以及成本较低等特点，因此，基于ARM系统级芯片构建的视频播放设备可以在保证融合显示画面的分辨率的前提下，降低融合显示的功耗以及成本。也就是说，本申请实施例可以在保证具有较高的可靠性的同时，采用多个低性能系统级芯片处理器(也即ARM系统级芯片)进行级联，以实现高分辨率视频融合显示，从而降低融合显示的功耗以及成本。

以上所述仅为本申请的优选实施例，并不用于限制本申请，对于本领域技术人员而言，本申请可以有各种改动和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (6)

1.一种视频播放设备，其特征在于，所述设备包括ARM视频播放芯片、FPGA模块、至少一个ARM视频输出芯片和视频数据存储模块；

其中，所述ARM视频播放芯片与所述视频数据存储模块和所述FPGA模块连接，所述ARM视频播放芯片与所述FPGA模块之间通过DP数据线连接；

所述FPGA模块还与各所述ARM视频输出芯片连接，所述FPGA模块与各所述ARM视频输出芯片之间通过HDMI数据线连接；

其中，所述ARM视频播放芯片被配置为从所述视频数据存储模块获取目标视频数据，并将所述目标视频数据发送至所述FPGA模块，所述FPGA模块被配置为对所述目标视频数据进行分割处理，确定至少一个分割视频数据，并将各所述分割视频数据发送至对应的ARM视频输出芯片，所述ARM视频输出芯片包括至少一个输出接口，被配置为根据分割视频数据发送输出数据，其中，所述分割视频数据的数量与所述ARM视频输出芯片的数量相同。

2.根据权利要求1所述的设备，其特征在于，所述ARM视频输出芯片包括一个输出接口，所述输出数据为所述分割视频数据。

3.根据权利要求1所述的设备，其特征在于，所述ARM视频输出芯片包括多个输出接口，所述ARM视频输出芯片还包括内置图像处理器，被配置为对所述分割视频数据进行二次分割处理、几何校正处理以及羽化融合处理，确定各输出数据。

4.根据权利要求1所述的设备，其特征在于，所述ARM视频播放芯片包括外部数据输入接口；

所述ARM视频播放芯片被配置为通过所述外部数据输入接口接收外部视频数据，并与所述目标视频数据进行叠加显示处理。

5.一种视频播放系统，其特征在于，所述系统包括如权利要求1-4中任一项所述的视频播放设备，以及至少一个视频投放设备；

其中，各所述视频投放设备通过HDMI数据线与ARM视频输出芯片的输出接口连接，被配置为接收所述视频播放设备发送的输出数据，并投放所述输出数据。

6.根据权利要求5所述的系统，其特征在于，所述视频投放设备为投影仪和显示器中的一项或多项组合。