KR101920317B1 - 어드밴스드 디지털 텔레비전에 대한 멀티미디어 i/o 시스템 아키텍처 - Google Patents

어드밴스드 디지털 텔레비전에 대한 멀티미디어 i/o 시스템 아키텍처 Download PDF

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Abstract

본 발명의 실시형태들은 일반적으로 어드밴스드 디지털 텔레비전에 대한 멀티미디어 I/O 시스템 아키텍처에 대해 교시한다. 본 발명의 일 실시형태에서, 멀티미디어 시스템의 일 실시형태는 하나 이상의 데이터 스트림들의 프로세싱을 위한 하나 이상의 오디오/비디오 서브프로세싱 엔진들을 포함하는 I/O (입력/출력) 제어 칩; I/O 제어 칩으로부터 수신된 오디오/비디오 데이터를 포함하는 데이터의 프로세싱을 위한 프로세싱 코어 칩; 및 I/O 제어 칩과 프로세싱 코어 칩 사이에서의 데이터의 전달을 위한 하나 이상의 공유 I/O 채널들을 포함한다.

Description

어드밴스드 디지털 텔레비전에 대한 멀티미디어 I/O 시스템 아키텍처{MULTIMEDIA I/O SYSTEM ARCHITECTURE FOR ADVANCED DIGITAL TELEVISION}
관련 출원
본 출원은 2010년 12월 10일 출원된 미국 가특허 출원 제61/442,063호와 관련되어 이를 우선권으로 청구하며, 이 출원을 여기서는 참조로서 포함한다.
기술분야
본 발명의 실시형태들은 일반적으로 전자 디바이스의 분야에 관한 것으로, 보다 자세하게는, 어드밴스드 디지털 텔레비전에 대한 멀티미디어 I/O 시스템 아키텍처에 관한 것이다.
어드밴스드 텔레비전 시스템들은 이더넷, USB™ (Universal Serial Bus), HDMI™ (High-Definition Multimedia Interface), DVI™ (Digital Visual Interface), 및 레가시 아날로그 포트들과 같은 인터페이스들을 포함한, 여러 유형의 I/O 인터페이스들로부터 들어오는 다중 비디오 및 오디오 스트림들에서 많은 양의 데이터를 프로세스하도록 점점더 요구되고 있다.
텔리비전에 대한 이러한 높은 컴퓨팅 능력 요건은 딥 서브미크론 프로세스들을 이용하여 이러한 디바이스들을 제조하는 오디오/비디오 프로세싱 코어들의 제조자들이 예를 들어, 주어진 다이 사이즈 내에서 더 많은 로직을 통합하도록 이끌어 왔다. 프로세싱 코어의 복잡도가 증가함에 따라, 더 한층의 딥 서브미크론 프로세스가 요구될 수도 있다.
그러나, 타겟 제조 프로세스가 변경될 때마다 프로세스 코어 내에 포함된 기존의 I/O 인터페이스 회로에 대해 프로세스 이전 작업이 또한 요구된다. 이 제조 프로세스는 레이아웃 리드로잉 뿐만 아니라 디바이스들에 대한 시간 소모적 검증 프로세스들 (validation process) 을 위해 높은 엔지니어링 비용을 발생시킨다.
더 한층의 딥 프로세스들로서의 I/O 인터페이스 회로의 프로세스 이전을 회피하기 위하여, 텔레비전 제조자들은 I/O 인터페이스 블록들을 단일의 프로세싱 코어 칩 내에 통합시키기 보다는 오프칩 I/O 인터페이스 솔루션들을 이용하는 것 대신 별개의 I/O 칩들을 이용할 수도 있다.
본 발명의 실시형태들은 첨부된 도면에서 예로 들며 비제한적으로 설명되며 도면에서 동일한 도면부호는 유사한 엘리먼트들을 지칭한다.
도 1 은 어드밴스드 디지털 텔리비전 시스템의 I/O 시스템 아키텍처의 일 실시형태를 나타낸다.
도 2 는 포트 프로세서의 일 실시형태의 예시이다.
도 3 은 인터페이스 브릿지의 특정 실시형태들을 나타낸다.
도 4 는 어드밴스드 디지털 텔리비전 시스템에 대한 I/O 시스템의 일 실시형태를 나타낸다.
도 5 는 전자 디바이스의 일 실시형태를 나타낸다.
- 발명의 개요 -
본 발명의 실시형태들은 일반적으로 어드밴스드 디지털 텔레비전에 대한 멀티미디어 I/O 시스템 아키텍처에 대해 교시한다.
본 발명의 일 양상에서, 멀티미디어 시스템의 일 실시형태는 하나 이상의 데이터 스트림들의 프로세싱을 위한 하나 이상의 오디오/비디오 서브프로세싱 엔진들을 포함하는 I/O (입력/출력) 제어 칩; I/O 제어 칩으로부터 수신된 오디오/비디오 데이터를 포함하는 데이터의 프로세싱을 위한 프로세싱 코어 칩; 및 I/O 제어 칩과 프로세싱 코어 칩 사이에서의 데이터의 전달을 위한 하나 이상의 공유 I/O 채널들을 포함한다.
- 상세한 설명 -
본 발명의 실시형태들은 일반적으로 어드밴스드 디지털 텔레비전에 대한 멀티미디어 I/O 시스템 아키텍처에 대해 교시한다.
어드밴스드 디지털 텔레비전 시스템의 통상적인 I/O 시스템 아키텍처에서, 별개의 I/O 칩들이 여러 I/O 포트들을 지원하기 위하여 프로세싱 코어 칩에 병렬로 접속되어 있다. 이 아키텍처는 간단하지만 프로세싱 코어 칩을 위한 높은 제조 비용을 발생시키는데 그 이유는 핀 투 핀 방식으로 모든 I/O 칩들을 접속하기 위하여 요구되는 총 핀수가 증가하기 때문이다.
몇몇 실시형태들에서, 장치 또는 시스템은 프로세싱 코어 칩과 커플링된 I/O 제어기 칩을 포함하며, 칩들은 하나 이상의 공유 I/O 채널들을 통하여 통신한다. 몇몇 실시형태들에서, 시스템에 대한 I/O 인터페이스들은 단일의 I/O 제어기 칩 내에 통합된다. 몇몇 실시형태들에서, I/O 제어기 칩은 다중 데이터 스트림들의 전달에 있어 특정 데이터 트래픽을 감소시켜 I/O 제어기 칩과 프로세싱 코어 칩 사이에서의 데이터 트래픽을 감소시키도록 동작한다.
도 1 은 어드밴스드 디지털 텔레비전 시스템의 I/O 시스템 아키텍처의 일 실시형태를 나타낸다. 몇몇 실시형태들에서, 시스템 아키텍처 (100) 는 두 개의 칩 세트들을 포함하는데, 두 개의 칩세트들은 프로세싱 코어 칩 (180) 과 I/O 제어기 칩 (110) 이다. 몇몇 실시형태들에서, 두 개의 칩들은 고성능 공유 I/O 채널 또는 채널들 (175) 을 통하여 서로 통신한다.
몇몇 실시형태들에서, 모든 I/O 인터페이스 회로들은 단일의 I/O 제어기 칩 (110) 내에 통합된다. I/O 인터페이스 블록들은 온칩 버스 시스템에 내부적으로 접속되어 있고 이용가능한 대역폭을 공유한다. 몇몇 실시형태들에서, I/O 제어 칩 (110) 은 다중 입력 HDMI/DVI 포트 프로세서 (135), 아날로그/디지털 컨버터 (145), 이더넷 인터페이스 및 USB 허브 (이는 도시하지 않음), 오디오/비디오 서브프로세싱 엔진 (125), 인터페이스 브릿지 (165), 및 다른 컴포넌트들을 포함할 수도 있다.
몇몇 실시형태들에서, 인터페이스 브릿지 (165) 는 오프칩 공유 I/O 채널 (175) 를 통하여 프로세싱 코어 칩 (180) 으로부터/으로 버스 트랜잭션을 전달한다. 공유 I/O 채널들 (175) 은 표준 인터페이스 또는 주변 인터페이스 채널들일 수도 있고 단일 인터페이스일 수도 있거나, 또는 다중 이종 인터페이스들을 포함하는 다중 인터페이스들로 구성될 수도 있다. 몇몇 환경에서, 도 1 에서 예시된 아키텍처 (100) 는 복수의 데이터 스트림들에 대한 통신 병목현상을 발생시킬 수도 있다. 몇몇 실시형태들에서, 이러한 문제를 해결하기 위하여, 모든 인터페이스 대역폭을 수용하기에 충분한 성능이 I/O 제어 칩에 제공될 수도 있다.
몇몇 실시형태들에서, 시스템 아키텍처 (100) 의 공유 통신은 여러 I/O 인터페이스들을 지원하면서 총 핀수를 최소화함으로써 제조 비용을 감소시키는데 이용될 수도 있다. 몇몇 실시형태들에서, 오디오/비디오 서브프로세싱 엔진들 (125) 이 I/O 제어 칩 (110) 에 통합될 수도 있다. 이러한 서브프로세싱 엔진들 (125) 의 통합은 이러한 데이터가 프로세싱 엔진에 전달되기 전에 데이터 압축 및 리사이징함으로써 공유 I/O 채널들 (175) 을 통하여 전달되는데 필요한 통신 데이터의 양을 감소시킬 수도 있다. 추가로, 이러한 서브프로세싱 엔진들 (125) 포함은 I/O 제어 칩 (110) 에 대한 계산 부하들을 분산시킴으로써 프로세싱 코어 (180) 를 분담시키도록 동작한다.
도 2 는 포트 프로세서의 일 실시형태의 예시를 나타낸다. 도 2 에 나타낸 바와 같이, 포트 프로세서 (200), 이를 테면 HDMI/DVI 포트 프로세서는 하나 이상의 오디오/비디오 데이터 스트림들 (230) 을 생성하기 위하여 HDCP (High-bandwidth Digital Content Protection) 에 의해 암호화된 데이터를 복호화하기 위한 것과 같은 데이터 복호화 (210), 예를 들어, 예시된 1차 멀티플렉서 (215) 및 2차 멀티플렉서 (220) 를 이용하여 다중 고해상도 오디오/비디오 스트림들을 멀티플렉싱하는 것, 및 다운스케일링 또는 압축 (225) 을 포함한다. 몇몇 실시형태들에서, 아날로그/디지털 컨버터, 이를 테면 도 1 에 제공된 컨버터 (145) 는 레가시 아날로그 오디오/비디오 데이터 스트림들을 병렬 디지털 데이터 패킷들로 변환하고, 오디오/비디오 서브프로세싱 엔진, 이를 테면 도 1 에 제공된 서브프로세싱 엔진 (125) 은 공유 I/O 채널들을 통하여 데이터를 전송하기 전에 오디오/비디오 스트림을 프로세싱함으로써 프로세싱 코어 칩 (도 1 에서의 프로세싱 칩 (180)) 으로부터 연산 부담들을 분담시킨다.
몇몇 실시형태들에서, (오디오/비디오 서브프로세싱 엔진, HDMI/DVI 포트 프로세서, 아날로그/디지털 컨버터, 이더넷 인터페이스 및 USB 허브와 같은) 블록들 각각은 인터페이스 브릿지 (도 1 에서의 브릿지 (165)) 에 접속된다. 몇몇 실시형태들에서, 프로세싱 코어 칩 (180) 에서의 메인 프로세서는 메모리 매핑된 IO 로서 또는 다른 방법을 통하여 I/O 제어 칩에서의 블록들 각각을 제어할 수도 있다. 몇몇 실시형태들에서, 메모리 매칭된 IO 방법을 이용할 때, 인터페이스 브릿지 (도 1 에서의 브릿지 (165)) 뒤에 존재하는 블록들 각각은 상호 배타적 어드레스 범위를 할당받는다. 몇몇 실시형태들에서, 프로세싱 코어 칩은 메모리 판독/기록 동작들을 이용하여 각각의 I/O 블록을 제어 및 액세스할 수 있다. 몇몇 실시형태들에서, 시간 결정적인 데이터 스트리밍 I/O 에 대해, DMA (Direct Memory Access) 는 메인 프로세서에 의한 최소 간섭으로 데이터 스트림들을 전달한다.
도 3 은 인터페이스 브릿지의 특정 실시형태들을 나타낸다. 몇몇 실시형태들에서, 인터페이스 브릿지 (300 또는 305)(이는 도 1 에 제공된 브릿지 (165) 일 수도 있음) 는 내부 인터페이스 블록들로부터의 결과적인 스트림들을 입력으로서 수신한다. 몇몇 실시형태들에서, 수신된 데이터의 프로세싱이 완료된 후, 인터페이스 브릿지 (300-305) 는 하나 이상의 공유 I/O 채널들 (도 1 에서의 채널들 (175)) 을 통하여 프로세싱 코어 칩 (도 1 에서의 칩 (180)) 에 결과들을 전송한다.
몇몇 실시형태들에서, 다중 오디오/비디오 스트림들을 동시에 송신할 때 두가지 모드들이 존재하는데: 제 1 모드 (Mode1) 는 블랭크가 채워진 단일 스트림을 갖는 인터페이스 브릿지 (300) 에 관하여 도시되어 있고 제 2 모드 (Mode2) 는 중재에 의해 처리된 다중 스트림들을 갖는 인터페이스 브릿지 (305) 에 관한 것으로 도시되어 있다.
몇몇 실시형태들에서, 블랭크가 채워진 단일 스트림의 제 1 모드에서는, 하나의 메인 오디오/비디오 스트림이 인터페이스 브릿지 (300) 를 이용하여 송신될 수도 있다. 스트림 믹서 (310) 를 통하여 다른 서브스트림들을 메인 스트림과 함께 동시에 송신하기 위하여, 메인 스트림의 블랭크 영역들이 다른 서브스트림 데이터로 채워진다.
몇몇 실시형태들에서, 인터페이스 브릿지 (305) 에 대한 중재에 의해 다중 스트림들을 갖는 제 2 모드에서, 입력 스트림들 각각은 자신의 트랜잭션을 시작하기 전에 아비터 (320) 로부터 허가를 획득한다.
몇몇 실시형태들에서, 각각의 모드는 공유 I/O 채널들의 대역폭을 공유하도록 시간 공유 메카니즘에 기초한다. 하나 이상의 공유 I/O 채널들의 제한된 대역폭으로 인하여, 몇몇 송신된 오디오/비디오 스트림들의 데이터 사이즈는 제한될 수도 있다. 몇몇 실시형태들에서, 포트 프로세서 및 오디오/비디오 서브프로세싱 엔진은 다운스케일링, 압축, 프레임 레이트 제어 및 전달된 데이터의 양을 감소시키는 다른 기능들 중 하나 이상을 수행하도록 동작가능하다.
그러나, 실시형태들은 어떠한 특정 아키텍처로도 제한되지 않으며, 프로세싱 코어 칩의 프로세싱 부하를 분담시키고 I/O 인터페이스를 접속시키기 위한 수개의 사용 모델들 중 하나를 이용할 수도 있다.
제 1 사용 케이스에서, I/O 아키텍처, 이를 테면, 도 1 에 도시된 I/O 아키텍처에 있어서, 다중 오디오/비디오 스트림들, 이를 테면, HDMI/DVI 스트림들 및 아날로그 오디오/비디오 스트림들은 HDMI/DVI 포트 프로세서 및 아날로그/디지털 컨버터 각각에 의해 디지털 병렬 포맷으로 변환된다. 몇몇 실시형태들에서, 스트림들은 일련의 데이터 패킷들로서 공유 I/O 채널들을 통하여 프로세서 코어 칩에 전달된다. 몇몇 실시형태들에서, 그 후, 프로세싱 코어 칩은 내부 메모리에 스트림을 일시적으로 저장하고 스트림을 프로세싱하여 최종 오디오/비디오 스트림을 생성한다. 이 사용 케이스에서는, I/O 제어 칩은 공유 I/O 채널 또는 채널들을 통하여 데이터 스트림을 전달하도록 주로 동작할 수도 있는 반면, 대부분의 오디오/비디오 조작은 프로세싱 코어 칩에 의해 수행될 수도 있다.
제 2 사용 케이스에서, 다중 고해상도 오디오/비디오 데이터 스트림들을 동시에 전송하는 것은 너무 많은 대역폭을 필요로 하기 때문에 동일한 공유 I/O 채널 또는 채널들을 통하여 모든 데이터 스트림들을 전달하는 것을 허용할 수 없다. 몇몇 실시형태들에서, 하나 이상의 데이터 스트림들은 축소된 포맷으로 전달될 수도 있는 한편, 하나 이상의 나머지 데이터 스트림들은 자신들의 네이티브 포맷으로 전달된다. 몇몇 실시형태들에서, 포트 프로세서 및 오디오/비디오 서브프로세싱 엔진은 데이터 스트림들을 프로세싱 코어 칩에 전달하기 전에 다운스케일링, 프레임 레이트 제어, 압축 또는 하위 데이터 레이트 스트림들 또는 스냅샷들을 생성하는 다른 기능들을 수행할 수도 있다. 몇몇 실시형태들에서, 그 후 프로세싱 코어 칩은 잔존 오디오/비디오 데이터 프로세싱, 이를 테면 화면 속 화면 믹싱을 완료하도록 동작한다.
제 3 사용 케이스에서, 부분적인 오디오/비디오 계산이 I/O 제어 칩 내부의 오디오/비디오 서브프로세싱 엔진에 의해 수행될 수도 있다. 고해상도 오디오/비디오 스트림들을 전달 및 프로세싱하는 것은 공유 I/O 채널 또는 채널들의 상당한 양의 대역폭을 필요로 할 뿐만 아니라 프로세싱 코어 칩에 대한 상당한 양의 프로세싱 전력을 필요로 한다. 몇몇 실시형태들에서, 서브프로세싱 엔진은 데이터 스트림을 프로세싱 코어 칩에 전달하기 전에 오디오/비디오 데이터 스트림을 압축, 화면 속 화면 오버레잉, 및 증강 (enhancing) 시킴으로써 데이터 양을 압축하고 계산 복잡도를 감소시킬 수도 있다. 설명된 구성은 오디오/비디오 서브프로세싱 엔진의 연산 능력을 이용함으로써 프로세싱 코어 칩의 특정 연산 부담을 분담시키도록 이용될 수도 있다.
일 실시예에서, 텔레비전 시청자는 다중 데이터 스트림들, 이를 테면 HDMI 입력 스트림들을 단일 스크린에서 픽쳐 디스플레이에서의 픽쳐로서 시청하기를 원할 수도 있다. 몇몇 실시형태들에서, 오디오/비디오 서브프로세싱 엔진은 HDMI 스트림들을 단일 데이터 스트림 내에 병합하도록 동작한다. 이 실시예에서, 공유 I/O 채널 또는 채널들을 통한 데이터 볼륨은 최초의 볼륨의 1/4 로 축소될 수도 있다. 또한, 프로세싱 코어 칩은 화면 속 화면 디스플레이를 생성하도록 이미지 병합 프로세스에 달리 요구되는 계산 능력을 절약할 수도 있다.
이전 제 3 사용 케이스와 유사한 제 4 사용 케이스에서, 아날로그/디지털 컨버터의 출력은 HDMI/DVI 포트 프로세서의 입력 포트에 접속된다. 몇몇 실시형태들에서, 이 구성은 오디오/비디오 서브프로세싱 엔진이 입력으로서 아날로그 인터페이스를 수용할 수 있게 할 수도 있다. 일 실시예에서, 텔레비전 시청자가 아날로그 입력 및 HDMI 입력을 단일 스크린 상에서 화면 속 화면 디스플레이로서 시청하기 원할 경우, 오디오/비디오 서브프로세싱 엔진은 HDMI/DVI 포트 프로세서의 결과들과 오디오/디지털 컨버터의 결과를 함께 결합하여 화면 속 화면 디스플레이를 생성할 수도 있다. 몇몇 실시형태들에서, 이 사용 케이스에서는, 프로세싱 코어 칩은 화면 속 화면 디스플레이를 생성하는데 필요한 연산 능력을 절약하도록 동작할 수도 있다.
도 4 는 어드밴스드 디지털 텔레비전 시스템에 대한 I/O 시스템 아키텍처의 일 실시형태를 나타낸다. 시스템 아키텍처 (400) 의 엘리먼트들은 도 1 에 관하여 위에 설명되었다. 이 예시에서, 제 5 사용 케이스는 역방향 공유 I/O 채널 (475) 이 오디오/비디오 데이터 스트림들을 프로세싱 코어 칩 (480) 으로부터 I/O 제어 칩 (410) 으로 전달하는데 제공될 수도 있으며, MPEG (Moving Pictures Experts Group)/H.264 (또한, AVC (advanced Video Coding) 로서 지칭된다) 디코더 (460) 로부터의 비디오로서 도시된 데이터 스트림은 HDMI/DVI 포트 프로세서 (135) 에 의해 수신된다. 몇몇 실시형태들에서, 오디오/비디오 서브프로세싱 엔진 (125) 은 여러 오디오/비디오 프로세싱 기능들, 이를 테면, 이미지 증강, 화면 속 화면 오버레이, 및 이미지 압축/압축 해제를 가능하게 하는 하드웨어 가속기로서 역할을 할 수도 있다. 계산이 완료된 후, 결과적인 데이터 스트림은 I/O 제어 칩 (410) 으로부터 프로세싱 코어 칩 (480) 으로 다시 전달되어 비디오 스크린 상에 디스플레이된다.
일 실시예에서, 도 4 에 제공된 구성은 텔레비전 시청자가 예를 들어, 브로드캐스트 텔레비전 채널 및 HDMI 입력 스트림들을 함께 화면 속 화면 디스플레이로서 시청하기를 원할 때에 이용될 수도 있다. 몇몇 실시형태들에서, 프로세싱 코어 칩의 MPEG/H.264 디코더 (이는 도시하지 않음) 는 DTV (digital television) 튜너신호를 디코딩하고, 디코딩된 스트림을 역방향 공유 I/O 채널 (475) 을 통하여 I/O 제어 칩 (410) 에 전달한다. 몇몇 실시형태들에서, 오디오/비디오 서브프로세싱 엔진 (125) 은 그 후 이 데이터 스트림을 입력으로서 취하고 이 스트림을 관련 HDMI 데이터 스트림과 병합하여 화면 속 화면 디스플레이를 생성하며 생성된 데이터 스트림은 순방향 공유 I/O 채널 (475) 을 통하여 프로세싱 코어 칩 (480) 에 다시 전달된다.
도 5 는 전자 디바이스의 일 실시형태를 나타낸다. 이 예시에서, 본 설명에 대해 밀접하지 않은 특정한 표준의 그리고 잘 알려진 컴포넌트들은 도시되지 않는다. 몇몇 실시형태들에서, 디바이스 (500) 는 디지털 텔레비전을 위한 I/O 아키텍처를 포함한 디바이스일 수도 있다.
몇몇 실시형태들 하에서, 디바이스 (500) 는 데이터의 송신을 위한 상호접속부나 크로스바 (505), 또는 다른 통신 수단을 포함한다. 데이터는, 예를 들어, 오디오-비쥬얼 데이터 및 관련된 제어 데이터를 포함한 여러 유형의 데이터를 포함할 수도 있다. 디바이스 (500) 는 정보를 프로세싱하기 위해 상호접속부 (505) 와 연결된 하나 이상의 프로세서들 (510) 과 같은 프로세싱 수단을 포함할 수도 있다. 프로세서들 (510) 은 하나 이상의 물리적 프로세서들 및 하나 이상의 논리적 프로세서들을 포함할 수도 있다. 또한, 프로세서들 (510) 각각은 다수의 프로세서 코어들을 포함할 수도 있다. 상호접속부 (505) 는 간략화를 위해 단일 상호접속로 도시되지만, 다수의 상이한 상호접속들 또는 버스들을 표현할 수도 있고, 그러한 상호접속들에 대한 컴포넌트 연결들은 변경될 수도 있다. 도 5 에 도시된 상호접속부 (505) 는 임의의 하나 이상의 별도의 물리적 버스들, 점-대-점 연결들, 또는 적절한 브릿지들, 어댑터들, 또는 제어기들에 의해 연결된 양자 모두를 표현하는 추상형이다. 상호접속부 (505) 는, 예를 들어, 시스템 버스, PCI 또는 PCIe 버스, 하이퍼트랜스포트 (HyperTransport) 또는 ISA (industry standard architecture) 버스, 소형 컴퓨터 시스템 인터페이스 (SCSI) 버스, IIC (I2C) 버스, 또는 때때로 "파이어와이어 (Firewire)" 라고도 불리는 IEEE (Institute of Electrical and Electronics engineers) 표준 1394 버스 ("Standard for a High Performance Serial Bus" 1394-1995, IEEE, 1996년 8월 30일 발행, 및 부록들) 를 포함할 수도 있다.
일부 실시형태들에서, 디바이스 (500) 는 프로세서들 (510) 에 의해 실행될 명령들 및 정보를 저장하기 위한 메인 메모리 (515) 로서 랜덤 액세스 메모리 (RAM) 또는 다른 동적 저장 디바이스를 더 포함한다. 메인 메모리 (515) 는 또한, 데이터 스트림들 또는 서브-스트림들에 대한 데이터를 저장하는데 이용될 수도 있다. RAM 메모리는 메모리 컨텐츠의 리프레싱을 요구하는 동적 랜덤 액세스 메모리 (DRAM), 및 컨텐츠 리프레싱을 요구하지는 않으나 비용이 증가된 정적 랜덤 액세스 메모리 (SRAM) 를 포함한다. DRAM 메모리는, 신호들을 제어하기 위한 클록 신호를 포함하는 동기식 동적 랜덤 액세스 메모리 (SDRAM), 및 확장 데이터-출력 동적 랜덤 액세스 메모리 (EDO DRAM) 를 포함할 수도 있다. 몇몇 실시형태들에서, 시스템의 메모리는 특정 레지스터 (register) 들 또는 다른 특수 목적 메모리일 수도 있다. 디바이스 (500) 는 또한, 판독 전용 메모리 (ROM) (525), 또는 프로세서들 (510) 에 대한 명령들 및 정적 정보를 저장하기 위한 다른 정적 저장 디바이스들을 포함할 수도 있다. 디바이스 (500) 는 특정 요소들의 저장을 위한 하나 이상의 비-휘발성 메모리 엘리먼트들 (530) 을 포함할 수도 있다.
데이터 저장부 (520) 는 또한, 정보 및 명령들을 저장하기 위해 디바이스 (500) 의 상호접속부 (505) 에 연결될 수도 있다. 데이터 저장부 (520) 는 자기 디스크 또는 다른 메모리 디바이스를 포함할 수도 있다. 그러한 엘리먼트들은 함께 결합될 수도 있거나 별개의 컴포넌트들일 수도 있고, 디바이스 (500) 의 다른 엘리먼트들의 일부분들을 이용한다.
또한, 디바이스 (500) 는 상호접속부 (505) 를 통하여 출력 디스플레이 또는 프레젠테이션 디바이스 (540) 에 연결될 수도 있다. 몇몇 실시형태들에서, 디스플레이 (540) 는, 엔드 유저에게 정보 또는 컨텐츠를 디스플레이하기 위해, 액정 디스플레이 (LCD), 또는 임의의 다른 디스플레이 기술을 포함할 수도 있다. 몇몇 환경에서, 디스플레이 (540) 는 입력 디바이스의 적어도 일부로서 또한 이용되는 터치 스크린을 포함할 수도 있다. 몇몇 환경에서, 디스플레이 디바이스 (540) 는 텔레비전 프로그램의 오디오 부분을 포함하는 오디오 정보를 제공하기 위한 스피커와 같은 오디오 디바이스일 수도 있거나 또는 이 오디오 디바이스를 포함할 수도 있다.
하나 이상의 송신기 또는 수신기 (545) 는 상호접속부 (505) 에 또한 연결될 수도 있다. 몇몇 실시형태에서, 디바이스 (500) 는 데이터의 송신 또는 수신을 위한 하나 이상의 포트들 (550) 을 포함할 수도 있다. 디바이스 (500) 는 Wi-Fi 네트워크와 같이 무선 신호들을 통한 데이터의 수신을 위하여, 하나 이상의 안테나 (555) 를 더 포함할 수도 있다.
디바이스 (500) 는 파워 서플라이, 배터리, 태양전지, 연료 전지 또는 전력을 제공하거나 생성하는 다른 시스템 또는 디바이스를 포함할 수도 있는 전력 디바이스 또는 시스템 (560) 을 더 포함할 수도 있다. 전력 디바이스 또는 시스템 (560) 에 의해 제공된 전력은 디바이스 (500) 의 엘리먼트에 필요에 따라 분배될 수도 있다.
상기 설명에서, 설명을 목적으로, 다수의 특정 상세들이 본 발명의 완전한 이해를 제공하기 위하여 기술된다. 그러나, 본 발명은 이들 특정 상세들의 일부 없이도 실시될 수도 있다는 것이 당업자에게 명백할 것이다. 다른 경우에, 널리 알려져 있는 구조물들 및 디바이스들은 블록도 형태로 도시된다. 예시된 컴포넌트들 간에는 중간 구조물이 있을 수도 있다. 여기에 설명되거나 또는 예시된 컴포넌트들은 예시되거나 또는 설명되지 않은 추가적인 입력들 또는 출력들을 가질 수도 있다. 예시된 엘리먼트들 또는 컴포너트들은 또한, 임의의 필드들의 재순서화 또는 필드 사이즈들의 변형을 포함하는, 상이한 배열들 또는 순서들로 배열될 수도 있다.
본 발명은 다양한 프로세스들을 포함할 수도 있다. 본 발명의 프로세스들은 하드웨어 컴포넌트들에 의해 수행될 수도 있고 또는 컴퓨터 판독가능 명령들로 구현될 수도 있으며, 컴퓨터 판독가능 명령들은, 그 명령들로 프로그램된 범용 또는 특수 목적의 프로세서 또는 로직 회로들로 하여금 그 프로세스들을 수행하도록 하는데 사용될 수도 있다. 대안으로, 프로세스들은 하드웨어와 소프트웨어의 조합에 의해 수행될 수도 있다.
본 발명의 일부분들은 컴퓨터 프로그램 제품으로서 제공될 수도 있고, 이 컴퓨터 프로그램 제품은 컴퓨터 프로그램 명령들이 저장되는 컴퓨터 판독가능 매체를 포함할 수도 있으며, 이 컴퓨터 프로그램 명령들은 컴퓨터 (또는 다른 전자 디바이스들) 을 본 발명에 따른 프로세스를 수행하도록 프로그래밍하는데 사용될 수도 있다. 컴퓨터 판독가능 매체는 플로피 디스켓, 광 디스크, 콤팩트 디스크 ROM (CD-ROM), 자기-광 디스크, 판독 전용 메모리 (ROM), 랜덤 액세스 메모리 (RAM), 소거가능 프로그래머블 ROM (EPROM), 전기적으로 소거가능 프로그래머블 ROM (EEPROM), 자기 또는 광 카드들, 플래시 메모리, 또는 전자 명령들을 저장하기에 적합한 다른 유형의 매체/컴퓨터 판독가능 매체를 포함할 수도 있으나, 이에 한정되지는 않는다. 더욱이, 본 발명은 또한, 컴퓨터 프로그램 제품으로서 다운로드될 수도 있고, 여기서 프로그램은 원격 컴퓨터로부터 요청 컴퓨터로 전송될 수도 있다.
대부분의 방법들은 그들의 가장 기본적인 형태로 설명되지만, 프로세스들은 임의의 방법들에 강제되거나 또는 그 방법들로부터 삭제될 수도 있고 정보가 본 발명의 기본적인 범위로부터 벗어남 없이 설명된 메시지들 중 임의의 메시지에 강제되거나 또는 그 메시지로부터 제거될 수 있다. 많은 추가 변경들 및 적응들이 행해질 수 있다는 것이 당업자에게 명백할 것이다. 특정 실시형태들은 본 발명을 제한하기 위해 제공되지 않고 본 발명을 예시하기 위해 제공된다.
엘리먼트 "A" 가 엘리먼트 "B" 에 또는 엘리먼트 "B" 와 커플링된다고 하면, 엘리먼트 A 는 엘리먼트 B 에 직접적으로 커플링될 수도 있고 또는 예를 들어 엘리먼트 C 를 통하여 간접적으로 커플링될 수도 있다. 컴포넌트, 피쳐, 구조물, 프로세스, 또는 특성 A 가 컴포넌트, 피쳐, 구조물, 프로세스, 또는 특성 B 의 "원인이 된다" 는 것을 명세서들이 서술하는 경우, 그것은 "A" 가 적어도 "B" 의 부분적인 원인이지만 "B" 의 원인이 되는 것을 돕는 적어도 하나의 다른 컴포넌트, 피쳐, 구조물, 프로세스, 또는 특성이 또한 존재할 수도 있다는 것을 의미한다. 컴포넌트, 피쳐, 구조물, 프로세스, 또는 특성이 포함 "될 수도 있고", 될지도 모르며", 또는 "될 수 있다" 는 것을 명세서가 나타낸다면, 그 특정 컴포넌트, 피쳐, 구조물, 프로세스, 또는 특성이 포함되는 것으로 요구되지 않는다. 명세서는 "a" 또는 "an" 엘리먼트를 언급하지만, 이것은 상기 설명된 엘리먼트들 중 하나만이 있다는 것을 의미하는 것이 아니다.
실시형태는 본 발명의 구현 또는 예이다. 본 명세서에서의 "실시형태", "하나의 실시형태", "일부 실시형태들", 또는 "다른 실시형태들" 에 대한 참조는, 실시형태들과 관련하여 설명된 특정 피쳐, 구조물, 또는 특성이 반드시 모든 실시형태들이 아닌 적어도 일부 실시형태들에 포함된다는 것을 의미한다. "실시형태", "하나의 실시형태", 또는 "일부 실시형태들" 의 다양한 출현들은 반드시 모두 동일한 실시형태들을 지칭할 필요가 없다. 본 발명의 예시적인 실시형태들의 전술한 설명에서, 본 발명의 다양한 피쳐들은 때때로 본 개시물을 간소화하고 다양한 본 발명의 양태들 중 하나 이상의 이해를 도울 목적으로 단일 실시형태, 도면, 또는 이들에 대한 설명에서 함께 그룹화된다는 것이 인식되어야 한다.

Claims (26)

  1. 멀티미디어 시스템으로서,
    외부 소스로부터 제 1 오디오/비디오 데이터 스트림을 수신하기 위한 제 1 입력 포트, 하나 이상의 공유 I/O(입력/출력) 채널들을 통해 프로세싱 코어 칩으로부터 제 2 오디오/비디오 데이터 스트림을 수신하기 위한 인터페이스 브릿지, 및 병합된 오디오/비디오 데이터 스트림을 생성하기 위하여 상기 제 1 오디오/비디오 데이터 스트림 및 상기 제 2 오디오/비디오 데이터 스트림을 병합하기 위한 하나 이상의 오디오/비디오 서브프로세싱 엔진들을 포함하는 I/O 제어 칩으로서, 상기 인터페이스 브릿지는 추가로 상기 하나 이상의 공유 I/O 채널들을 통해 상기 하나 이상의 오디오/비디오 서브프로세싱 엔진들로부터 상기 병합된 오디오/비디오 데이터 스트림을 상기 프로세싱 코어 칩으로 전송하는, 상기 I/O 제어 칩;
    화면 속 화면(picture-in-picture) 디스플레이를 출력하기 위하여 상기 I/O 제어 칩으로부터 수신된 상기 병합된 오디오/비디오 데이터 스트림을 프로세싱하고, 상기 제 2 오디오/비디오 데이터 스트림을 생성하기 위한 상기 프로세싱 코어 칩; 및
    상기 I/O 제어 칩으로부터 상기 병합된 오디오/비디오 데이터 스트림을 상기 프로세싱 코어 칩으로 전송하고, 상기 프로세싱 코어 칩으로부터 상기 제 2 오디오/비디오 데이터 스트림을 상기 I/O 제어 칩으로 전송하기 위한 상기 하나 이상의 공유 I/O 채널들을 포함하는, 멀티미디어 시스템.
  2. 청구항 1에 있어서,
    상기 I/O 제어 칩은 상기 외부 소스로부터 상기 제 1 오디오/비디오 데이터 스트림을 수신하고 아날로그/디지털 컨버터로부터 디지털 오디오/비디오 데이터 스트림을 수신하기 위한 포트 프로세서를 더 포함하고, 상기 포트 프로세서는 메인 오디오/비디오 데이터 스트림을 오디오/비디오 서브프로세싱 엔진으로 출력하고 원시(raw) 또는 스케일링된(scaled) 오디오/비디오 데이터 스트림을 상기 인터페이스 브릿지로 출력하도록 구성되며,
    상기 인터페이스 브릿지는, 상기 하나 이상의 공유 I/O 채널들을 통해 상기 원시 또는 스케일링된 오디오/비디오 데이터 스트림을 상기 프로세싱 코어 칩으로 출력하도록 더 구성되는, 멀티미디어 시스템.
  3. 청구항 2에 있어서,
    상기 I/O 제어 칩은, 아날로그 오디오/비디오 데이터 스트림을 디지털 오디오/비디오 데이터 스트림으로 변환하기 위한 상기 아날로그/디지털 컨버터를 더 포함하는, 멀티미디어 시스템.
  4. 청구항 3에 있어서,
    상기 오디오/비디오 서브프로세싱 엔진은 상기 병합된 오디오/비디오 데이터 스트림을 생성하기 위하여 상기 메인 오디오/비디오 데이터 스트림 및 상기 제 2 오디오/비디오 데이터 스트림을 병합하도록 구성되는, 멀티미디어 시스템.
  5. 청구항 2에 있어서,
    상기 포트 프로세서는 HDMI™(High- Definition Multimedia Interface)/DVI™(Digital Visual Interface) 호환가능 프로세서인, 멀티미디어 시스템.
  6. 프로세싱 코어 칩으로 2 이상의 오디오/비디오 데이터 스트림들을 동시에 프로세싱하도록 동작가능한 장치 I/O(입력/출력) 제어 칩으로서, 상기 I/O 제어 칩은,
    외부 소스로부터 제 1 오디오/비디오 데이터 스트림을 수신하기 위한 제 1 입력 포트;
    하나 이상의 공유 I/O 채널들을 통해 상기 프로세싱 코어 칩으로부터 제 2 오디오/비디오 데이터 스트림을 수신하며 상기 하나 이상의 공유 I/O 채널들에 연결되는 인터페이스 브릿지;
    I/O 인터페이스 블록들로서,
    상기 제 1 오디오/비디오 데이터 스트림 및 상기 제 2 오디오/비디오 데이터 스트림을 수신하고, 상기 제 1 및 제 2 오디오/비디오 데이터 스트림들을 포함하는 메인 오디오/비디오 데이터 스트림 및 원시 또는 스케일링된 디지털 비디오/오디오 데이터 스트림을 출력하기 위한 포트 프로세서, 및
    상기 포트 프로세서로부터 상기 메인 오디오/비디오 데이터 스트림을 수신하고, 상기 포트 프로세서로부터 수신된 상기 메인 오디오/비디오 데이터 스트림의 상기 제 1 및 제 2 오디오/비디오 데이터 스트림들을 병합된 오디오/비디오 데이터 스트림으로 병합하기 위한 하나 이상의 오디오/비디오 서브프로세싱 엔진들로서, 상기 병합된 오디오/비디오 데이터 스트림은 상기 제 1 및 제 2 오디오/비디오 데이터 스트림들의 화면 속 화면 디스플레이 표현(representation)을 포함하는, 상기 하나 이상의 오디오/비디오 서브프로세싱 엔진들을 포함하는, 상기 I/O 인터페이스 블록들을 포함하며,
    상기 인터페이스 브릿지는, 상기 하나 이상의 오디오/비디오 서브프로세싱 엔진들로부터 상기 병합된 오디오/비디오 데이터 스트림을 수신하고 상기 포트 프로세서로부터 상기 원시 또는 스케일링된 디지털 비디오/오디오 데이터 스트림을 수신하며, 상기 병합된 오디오/비디오 데이터 스트림을 추가적인 프로세싱을 위해 상기 하나 이상의 공유 I/O 채널들을 통해 상기 프로세싱 코어 칩으로 전송하도록 구성되고,
    상기 인터페이스 브릿지는 제 1 모드 또는 제 2 모드 중 하나로 동작하도록 구성되며, 상기 제 1 모드에서 동작할 때, 상기 인터페이스 브릿지는 상기 병합된 오디오/비디오 데이터 스트림의 블랭크(blank) 영역들을 상기 원시 또는 스케일링된 오디오/비디오 데이터 스트림으로부터의 서브스트림 데이터로 채우고, 상기 제 2 모드에서 동작할 때, 상기 인터페이스 브릿지는 상기 병합된 오디오/비디오 데이터 스트림과 상기 원시 또는 스케일링된 오디오/비디오 데이터 스트림 사이를 중재하기 위해 중재를 적용하는, 장치 I/O 제어 칩.
  7. 청구항 6에 있어서,
    상기 I/O 인터페이스 블록들은, 상기 포트 프로세서에 의한 프로세싱을 위하여 아날로그 오디오/비디오 데이터 스트림을 디지털 오디오/비디오 데이터 스트림으로 변환하기 위한 아날로그/디지털 컨버터를 더 포함하는, 장치 I/O 제어 칩.
  8. 청구항 6에 있어서,
    상기 포트 프로세서는 HDMI™(High- Definition Multimedia Interface)/DVI™(Digital Visual Interface) 호환가능 프로세서인, 장치 I/O 제어 칩.
  9. 방법으로서,
    I/O 제어 칩의 포트 프로세서에서 2 이상의 오디오/비디오 데이터 스트림들을 수신하는 단계로서, 상기 2 이상의 오디오/비디오 데이터 스트림들은 제 1 오디오/비디오 데이터 스트림 및 제 2 오디오/비디오 데이터 스트림을 포함하는, 단계;
    상기 2 이상의 오디오/비디오 데이터 스트림들을 상기 I/O 제어 칩의 하나 이상의 오디오/비디오 서브프로세싱 엔진들로 동시에 제공하는 단계;
    상기 2 이상의 오디오/비디오 데이터 스트림들을 병합된 오디오/비디오 데이터 스트림으로 병합하는 단계로서, 상기 병합된 오디오/비디오 데이터 스트림은 상기 2 이상의 오디오/비디오 데이터 스트림들의 화면 속 화면 디스플레이 표현을 포함하는, 단계;
    상기 I/O 제어 칩의 인터페이스 브릿지에서 상기 병합된 오디오/비디오 데이터 스트림을 포함하는 버스 트랜잭션(transaction)들을 수신하는 단계;
    상기 인터페이스 브릿지를 제 1 모드에서 동작시키는 동안, 상기 병합된 오디오/비디오 데이터 스트림의 블랭크 영역들을, 상기 병합된 오디오/비디오 데이터 스트림을 상기 I/O 제어 칩과 프로세싱 코어 칩 사이의 하나 이상의 공유 I/O 채널들을 통해 상기 프로세싱 코어 칩으로 전송하는 상기 포트 프로세서에 의해 출력되는 원시 또는 스케일링된 오디오/비디오 데이터 스트림으로부터의 서브스트림 데이터로 채우는 단계; 및
    상기 인터페이스 브릿지를 제 2 모드에서 동작시키는 동안, 상기 I/O 제어 칩과 상기 프로세싱 코어 칩 사이의 상기 하나 이상의 공유 I/O 채널들을 통해 상기 병합된 오디오/비디오 데이터 스트림을 상기 프로세싱 코어로 전송하기 위하여, 상기 병합된 오디오/비디오 데이터 스트림과 상기 원시 또는 스케일링된 오디오/비디오 데이터 스트림 사이를 중재하기 위해 중재를 적용하는 단계를 포함하는, 방법.
  10. 청구항 9에 있어서,
    상기 방법은,
    상기 I/O 제어 칩에서 아날로그 오디오/비디오 데이터 스트림을 수신하는 단계;
    아날로그/디지털 컨버터에서 상기 아날로그 오디오/비디오 데이터 스트림을 디지털 오디오/비디오 데이터 스트림으로 변환하는 단계; 및
    상기 디지털 오디오/비디오 데이터 스트림을 상기 포트 프로세서로 제공하는 단계로서, 상기 디지털 오디오/비디오 데이터 스트림은 상기 포트 프로세서에 의해 수신된 상기 2 이상의 오디오/비디오 데이터 스트림들 중 하나인, 단계를 더 포함하는, 방법.
  11. 청구항 1에 있어서,
    상기 I/O 제어 칩은, 상기 I/O 제어 칩과 상기 프로세싱 코어 칩 사이의 상기 하나 이상의 공유 I/O 채널들을 통한 상기 병합된 오디오/비디오 데이터 스트림의 전송 시에 특정 데이터 트래픽을 감소시키도록 동작가능한, 멀티미디어 시스템.
  12. 청구항 11에 있어서,
    상기 병합된 오디오/비디오 데이터 스트림의 전송 시에 상기 데이터 트래픽을 감소시키는 것은, 다운스케일링(down-scaling), 프레임 레이트(frame-rate) 제어, 및 압축 중 하나 이상을 포함하는, 멀티미디어 시스템.
  13. 청구항 1에 있어서,
    상기 프로세싱 코어 칩은 상기 I/O 제어 칩의 각각의 I/O 인터페이스 블록을 제어하는, 멀티미디어 시스템.
  14. 청구항 13에 있어서,
    상기 I/O 인터페이스 블록들의 각각은 상호 배타적 어드레스 범위를 할당받으며, 상기 프로세싱 코어 칩은 메모리 판독 및 기록 동작들을 사용하여 상기 I/O 인터페이스 블록들을 제어하는, 멀티미디어 시스템.
  15. 청구항 6에 있어서,
    상기 I/O 제어 칩은, 상기 I/O 제어 칩과 상기 프로세싱 코어 칩 사이의 상기 병합된 오디오/비디오 데이터 스트림의 전송 시에 특정 데이터 트래픽을 감소시키도록 동작가능한, 장치 I/O 제어 칩.
  16. 청구항 9에 있어서,
    상기 방법은, 상기 I/O 제어 칩이 상기 I/O 제어 칩과 상기 프로세싱 코어 칩 사이의 상기 병합된 오디오/비디오 데이터 스트림의 전송 시에 특정 데이터 트래픽을 감소시키는 단계를 더 포함하는, 방법.
  17. 청구항 1에 있어서,
    상기 인터페이스 브릿지는 제 1 모드 또는 제 2 모드 중 하나로 동작하도록 구성되며, 상기 제 1 모드에서 동작할 때, 상기 인터페이스 브릿지는 상기 병합된 오디오/비디오 데이터 스트림의 블랭크 영역들을 포트 프로세서에 의해 출력되는 원시 또는 스케일링된 오디오/비디오 데이터 스트림으로부터의 서브스트림 데이터로 채우고, 상기 제 2 모드에서 동작할 때, 상기 인터페이스 브릿지는 상기 병합된 오디오/비디오 데이터 스트림과 상기 원시 또는 스케일링된 오디오/비디오 데이터 스트림 사이를 중재하기 위해 중재를 적용하는, 멀티미디어 시스템.
  18. 청구항 1에 있어서,
    상기 하나 이상의 오디오/비디오 서브프로세싱 엔진들이 화면 속 화면 디스플레이를 생성하는, 멀티미디어 시스템.
  19. 청구항 1에 있어서,
    상기 프로세싱 코어 칩이 화면 속 화면 디스플레이를 생성하는, 멀티미디어 시스템.
  20. 청구항 1에 있어서,
    상기 I/O 제어 칩은 포트 프로세서를 더 포함하며, 상기 포트 프로세서는,
    상기 제 1 오디오/비디오 데이터 스트림을 복호화하기 위한 데이터 복호화 엔진;
    메인 오디오/비디오 데이터 스트림 및 추가(supplemental) 오디오/비디오 데이터 스트림을 출력하기 위하여 상기 제 1 및 제 2 오디오/비디오 데이터 스트림들을 멀티플렉싱하기 위한 멀티플렉서; 및
    원시 또는 스케일링된 오디오/비디오 데이터 스트림을 생성하고, 상기 원시 또는 스케일링된 오디오/비디오 데이터 스트림을 상기 인터페이스 브릿지로 출력하기 위하여 상기 추가 오디오/비디오 데이터 스트림을 다운스케일링하거나 또는 압축하기 위한 다운스케일링 또는 압축 엔진을 포함하는, 멀티미디어 시스템.
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