JP2016162902A - 半導体装置 - Google Patents

Abstract

【課題】本発明は、新たな工程を追加することなくエレクトロマイグレーションを抑制可能な半導体装置を提供する。
【解決手段】
第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に介在するパワー半導体と、前記第１の電極と前記パワー半導体及び前記第２の電極と前記パワー半導体を接続するはんだ層と、を有する半導体装置であって、少なくとも前記第１の電極または前記第２電極のいずれかの外周部と対向する領域における前記はんだ層は、対向しない領域における前記はんだ層よりも厚いこと、を特徴とする半導体装置。
【選択図】図1

Description

本発明は、半導体素子等の電子部品がはんだ層を介して電極に接続されることでなる半導体装置に係る。

特許文献１では、半導体装置において、一方の電極からはんだ層を通って他方の電極に流れる電流の密度が、はんだ層のうち電極の外周部の一部と対向する部分で、他の部分よりも高くなることで、エレクトロマイグレーションが発生している。これを抑制すべく、はんだ層内において、電極内の電流密度が高くなる部分と対向する部分に、はんだ層を構成する材質よりも電気抵抗の高い材質によってなる補助層を形成することが開示されている。

特開２０１４−７８６２７

はんだ層内に補助層を形成することによって、エレクトロマイグレーションを抑制することは可能である。しかし、補助層を形成するためにはんだ層を形成する場合に加えて新たな工程や製造装置が必要になり、作業が煩雑になる、さらに、コストアップにつながるという問題が生じる。

本発明は、上述した実情に鑑みて創作されたものであり、新たな工程や製造装置の追加を抑えつつ、エレクトロマイグレーションを抑制可能な半導体装置を提供する。

本発明に開示の半導体装置は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に介在するパワー半導体と、前記第１の電極と前記パワー半導体及び前記第２の電極と前記パワー半導体を接続するはんだ層と、を有する半導体装置であって、少なくとも前記第１の電極または前記第２電極のいずれかにおいて、電流密度が高くなる部分と対向する領域における前記はんだ層は、対向しない領域における前記はんだ層よりも厚いこと、を特徴とする。

電極内の電流密度が高くなる部分と対向するはんだ層の厚みを厚くすることで、電気抵抗が高い領域を形成することができる。これによって、電流密度が高いところに電流が偏ることを抑制できる。

本発明の半導体装置によれば、新たな工程を追加することなくエレクトロマイグレーションを抑制することができる。

実施形態に係る半導体装置の断面図。 実施形態に係るリードフレームの上面図。 実施形態に係る半導体装置の電極において、電流密度が高くなる部分を表す断面図。 実施形態に係る半導体装置における凹部の拡大断面図。

本発明の実施形態に係る半導体装置について、図１を参照しながら説明する。図１は、実施形態に係る半導体装置１００の断面図である。図２は、実施形態に係るリードフレーム２００の上面図である。実施形態に係る半導体装置１００は、図１に示すように、コレクタ電極２０、はんだ層６０、パワー半導体８０、はんだ層５０、Ｃｕブロック３０、はんだ層４０、エミッタ電極１０の順に積層されることで形成されている。以下では、コレクタ電極２０が形成されている側を下面、エミッタ電極１０が形成されている側を上面とする。

リードフレーム２００は、例えば銅等の金属部材によって形成され、図２に示すように連結部９０と連結部９０の内側に形成されパワー半導体８０を搭載する搭載部分９２、連結部９０を横断し、搭載部９２に対向する信号端子７０、パワー半導体８０と信号端子７０とを接続するワイヤー７２を有する。コレクタ電極２０は、搭載部９２の一部分であり、電極としての機能を果たす。

コレクタ電極２０は、銅等の金属部材によって形成され電極を構成している。コレクタ電極２０は、表面にめっき加工が施されており、耐腐食性向上を図っている。例えば、無電解めっきによる処理がされている。エミッタ電極１０についても、同様である。

パワー半導体８０は、例えばＲＣ−ＩＧＢＴ、ＩＧＢＴ、Ｄｉｏｄｅ、ＭＯＳ−ＦＥＴなどであり、搭載部９２のコレクタ電極２０の上面に後述するはんだ層６０を介して接続される。ここで、パワー半導体８０によって、エミッタ電極１０から流れてきた電流をコレクタ電極２０に流すことができる。

Ｃｕブロック３０は、エミッタ電極１０とコレクタ電極２０の間に設けられ、信号端子７０とパワー半導体８０とを接続するワイヤー７２が、エミッタ電極１０と干渉することを防止するために積層方向における厚さを調節している。Ｃｕブロック３０は、上面においてはんだ層４０を介してエミッタ電極１０と接続され、下面においてはんだ層５０を介してパワー半導体８０と接続されている。Ｃｕブロック３０は、表面において、めっき加工が施されており、耐腐食性向上を図っている。ここで、Ｃｕブロック３０は、電気伝導性、熱伝導性が良く、組み立てコストがかからないようなものであれば、他の金属によって構成されていてもよい。

コレクタ電極２０とパワー半導体８０との間、パワー半導体８０とＣｕブロック３０との間、Ｃｕブロック３０とエミッタ電極１０との間には、それぞれはんだ層６０、５０，４０が形成されている。はんだ層６０は、コレクタ１０の上面とパワー半導体８０の下面とに接することで、両者を接続している。はんだ層５０は、パワー半導体８０の上面とＣｕ３０の下面とに接することで、両者を接続している。はんだ層４０は、Ｃｕブロック３０の上面とエミッタ電極１０の下面とに接することで、両者を接続している。はんだ層６０は、例えばＳｎ、Ｃｕ、Ｎｉによって構成されている。

次に、半導体装置１００における電流の流れについて説明する。図２に示すように、信号端子７０が図示しないＥＣＵからの信号を受信し、ワイヤー７２を介してその信号を受信したパワー半導体８０によって、Ｃｕブロック３０とコレクタ電極２０との間が導通可能な状態になる。これによって、パワー半導体８０の種類に応じて、エミッタ電極１０からコレクタ電極２０、または、コレクタ電極２０からエミッタ電極１０へ電流が流れる。
より詳細には、エミッタ電極１０及びコレクタ電極２０はパワー半導体８０と比較して非常に面積が大きい。そのため、エミッタ電極１０からパワー半導体８０へ電流が流入する際、及び、パワー半導体８０からエミッタ電極２０へ電流が流入する際には、はんだ層４０、Ｃｕブロック３０、はんだ層５０、パワー半導体８０、はんだ層６０の外周部に電流が集中しやすい。さらに、エミッタ電極10とコレクタ電極20との間を流れる電流は、エミッタ電極10の電流の入力部から、コレクタ電極20の電流の出力部との間において電気抵抗が小さい経路に集中する。その結果、電極接続部の主に外周部のある一部分に電流が集中しやすくなる傾向がある。パワー半導体８０の形状等によっては、電流が集中する領域は変動する。

本実施形態に係る半導体装置１００において、電流密度が高くなる領域は、図３に示すように、領域Ａである。ここで、図３は、実施形態に係る半導体装置１００のエミッタ電極１０において電流密度が高くなる領域を表す断面図である。例えば領域Ａは、エミッタ電極１０の幅が５ｍｍであれば、エミッタ電極１０の外周から０．５ｍｍ内側の位置に生じている。

そのため、電流密度が高くなるエミッタ電極１０とコレクタ電極２０の外周部の電気抵抗を高くするために、図４に示すようにエミッタ電極１０、コレクタ電極２０、Ｃｕブロック３０の外周部には、凹部１２、２２、３２、３４が形成されている。ここで、図４は、コレクタ電極２０の拡大図である。Ｄ１は、はんだ層６０の厚さである。凹部２２は、はんだ層６０と対向する面のうちコレクタ電極２０において電流密度が高くなる部位に、コレクタ電極２０の上面から下面に向けて形成されている。凹部１２、３２、３４についても同様に、はんだ層４０、５０に形成されている。

上記のように形成された凹部１２、２２、３２、３４には、はんだが充填されることによって、凹部１２、２２、３２、３４に対向する領域では、他の領域よりもはんだ層が厚く形成されている。

ここで、凹部１２、２２、３２、３４が形成された後に、エミッタ電極１０、コレクタ電極２０、Ｃｕブロック３０の表面にめっきを施すことで、耐腐食性向上を図っている。凹部１２、２２、３２、３４形成前でなく凹部１２、２２、３２、３４形成後にめっきを施すことによって、めっき加工後に型抜きがされることによるめっきのひび割れを防止している。

凹部１２、２２、３２、３４の積層方向における深さは、エミッタ電極１０やコレクタ電極２０やＣｕブロック３０における電流密度に応じて、シミュレーションによって決定される。

例えば、シミュレーションの結果、コレクタ電極２０の外周部であって電流密度が最も高くなる部分の電流密度が、コレクタ電極２０の内周部の電流密度の２倍であれば凹部２２の深さをはんだ層６０の厚さＤ１と等しい値Ｄ１とする。つまり、凹部２２に対向する領域に形成されるはんだ層６０ｂは、凹部２２に対向していない領域に形成されるはんだ層６０ａと比較して、積層方向における厚みが２倍になるように形成する。これによって、電流密度がその他の領域と比較して２倍高い領域において、電気抵抗を２倍にすることで、電流密度の偏りを抑制することができる。凹部１２、３２、３４についても凹部２２と同様に電流密度に応じてシミュレーションにより厚さを決定し、形成することができる。

上述した半導体装置１００によれば、エミッタ電極１０やコレクタ電極２０やＣｕブロック３０において、電流密度が高くなる領域に凹部１２、２２、３２、３４が形成される。よって、その後にエミッタ電極１０やコレクタ電極２０やＣｕブロック３０を接合する際に形成されるはんだは凹部１２、２２、３２、３４内にも充填されることで、はんだ層が形成されていることから、結果として、凹部１２、２２、３２、３４に対向する、電流密度が高くなる領域のはんだ層を、その他の領域と比較して積層方向の厚みを厚くすることができる。これによって、凹部１２、２２、３２、３４に対向する領域はその他の領域と比較して、電気抵抗が高くなり、電流が凹部１２、２２、３２、３４に対向する領域に偏ることを抑制できる。そのため、図１に記載する半導体装置１００において、コレクタ電極２０からエミッタ電極１０に電流が流れる際に、電気抵抗が高くなっているコレクタ電極２０やエミッタ電極１０の外周部、つまり凹部１２、２２、３２、３４に電流が偏ることを抑制でき、エレクトロマイグレーションを抑制できる。

また、エミッタ電極１０やコレクタ電極２０において、電流密度が高くなる領域に凹部１２、２２、３２、３４を形成することで、凹部１２、２２、３２、３４に対向する領域のはんだ層
を厚く形成していることから、新たな工程を追加することなく、エレクトロマイグレーションを抑制することができる。より詳細には、凹部１２、２２、３２、３４は、エミッタ電極１０やコレクタ電極２０を型抜きする際に同時に形成することも可能であるため、作業が煩雑になるということも抑制することができる。

(その他の実施例)
また、上記に示す半導体装置１００において、エレクトロマイグレーション発生箇所については、図１に記載のエミッタ電極１０とコレクタ電極２０との間に形成されたはんだ層４０、５０、６０であると示したが、これに限らない。Ｃｕブロック３０が形成されておらず、はんだ層を介してエミッタ電極１０がパワー半導体８０と接続されているようなものであってもよい。

さらに、Ｃｕブロック３０及びパワー半導体８０を介さず、エミッタ電極１０とコレクタ電極２０とが接続されるような場合においてもエレクトロマイグレーションが発生する。そのため、エミッタ電極１０の下面とコレクタ電極２０の上面に、それぞれ凹部１２、２２を形成するようなものであってもよい。

上記のように電流密度が高くなる部分に凹部１２、２２を形成することによっても、凹部１２、２２のはんだ層１２０を厚く形成し電気抵抗が高い部分を形成することができる。これによってエレクトロマイグレーションを抑制可能である。
また、本実施形態に記載した凹部１２、２２、３２、３４は、段差であってもよい。

凹部１２、２２、３２、３４は、エミッタ電極１０、コレクタ電極２０、Ｃｕブロック３０の外周部に形成されているとしたが、外縁にそっておらず、外縁よりも中心側によっていてもよい。ここで、外周部とは、エミッタ電極１０、コレクタ電極２０、Ｃｕブロック３００を上面視した際に中心と外縁とを結ぶ線分の中点よりも外縁側にある領域を少なくとも含むものとする。

以上、実施例について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。

本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。

１０ エミッタ電極
１２、２２、３２、３４ 凹部
２０ コレクタ電極
３０ Ｃｕブロック
４０、５０、６０ はんだ層
８０ パワー半導体
１００ 半導体装置

Claims (6)

1. 第１の電極と、
   前記第１の電極と対向する第２の電極と、
   前記第１の電極と前記第２の電極との間に介在するパワー半導体と、
   前記第１の電極と前記パワー半導体との間に介在する第１のはんだ層と、
   前記第２の電極と前記パワー半導体との間に介在する第２のはんだ層と、
   を有する半導体装置であって、
   前記第１の電極において外周部と対向する領域における前記第１のはんだ層、または前記第２電極において外周部と対向する領域における前記第２のはんだ層の少なくともいずれかは、前記電流密度が高くなる部分と対向しない領域における前記第１のはんだ層または前記第２のはんだ層のそれぞれの厚さよりも厚いこと、
   を特徴とする半導体装置。
2. 前記第１のはんだ層と対向し前記第１の電極において外周部または前記第２のはんだ層と対向し前記第２の電極において外周部の少なくともいずれかに凹部が形成されていること、
   を特徴とする請求項１に記載の半導体装置。
3. 前記第１の電極と前記パワー半導体との間に介在する金属ブロックを、
   更に備え、
   前記第１のはんだ層は、
   前記第１の電極と前記金属ブロックとの間に介在する第１のはんだ領域と、
   前記金属ブロックと前記パワー半導体との間に介在する第２のはんだ領域と、
   からなり、
   前記金属ブロックの外周部と対向する領域における前記第１のはんだ領域または第２のはんだ領域は、外周部と対向しない領域における前記第１のはんだ領域または第２のはんだ領域のそれぞれの厚さよりも厚いこと、
   を特徴とする請求項１または２に記載の半導体装置。
4. 少なくとも前記第１のはんだ領域または前記第２のはんだ領域のいずれかと対向する前記金属ブロックにおいて外周部に、凹部が形成されていること、
   を特徴とする請求項３に記載の半導体装置。
5. 前記凹部の深さは前記はんだ層の積層方向における厚みと等しいことを特徴とする請求項２または４のいずれかに記載の半導体装置。
6. 前記凹部の深さは最も電流密度が低い部分と最も電流密度が高い部分との電流密度に基づいて決定されることを特徴とする請求項２または４のいずれかに記載の半導体装置。