JP2016162797A - 多層回路基板、実装体、多層回路基板の製造方法、半田付け方法及び実装体の製造方法 - Google Patents

Abstract

【課題】反りやたわみ等の発生を十分抑制できる多層回路基板を提供する。
【解決手段】本発明の多層回路基板は、配線パターンを有する少なくとも２つ以上の回路基板と、前記回路基板の層間に設けられた形状記憶合金層とを備える。
【選択図】図１

Description

本発明は、多層回路基板、実装体、多層回路基板の製造方法、半田付け方法及び実装体の製造方法に関する。

近年の電子機器の高機能化、高性能化に伴い、多機能かつ大容量のデータを高速に伝送する高い性能を兼ね備えた機器を小型・軽量・薄型で実現することが求められている。この多機能化、高性能化を支える技術として、回路基板上にＩＣ等の電子部品を実装したマザーボード等の実装体（集積回路）に注目が集まっている。

このような実装体は、回路基板上にＩＣ等の部品を半田付けすることで得られる。半田付けは、一般にフロー工程やリフロー工程と呼ばれる方法を用いて行う。このフロー工程やリフロー工程の精度を高めるためには、回路基板を水平に保つことが重要である。しかしながら、回路基板の自重や熱膨張等により、回路基板に反りやたわみが発生することが知られている。

例えば、特許文献１は、この反りやたわみの発生を抑制するために、プリント配線板を固定する固定具を用いることが記載されている。また特許文献２及び３には、形状記憶合金を回路基板の一面に設けることにより、反りやたわみの発生を抑制できることが記載されている。

特開２００２−２０４０６６号公報 特開平０１−２６８１８２号公報 特開昭６３−２４００９２号公報

しかしながら、特許文献１〜３に記載された方法では、反りやたわみ等の発生を簡便かつ十分抑制できなかった。

例えば、特許文献１に記載の実装方法では、固定具を用いることで回路基板に発生する反りやたわみ等を抑制している。しかしながら、治具を用いて回路基板のたわみ等を抑制する場合、治具を作製する工程や複雑な治具を回路基板へ取り付ける工程が必要となる。これらの工程は、時間がかかり、コストもかかる。そのため、回路基板にたわみ等が発生することを簡便に抑制することができない。

また特許文献２及び３に記載の実装体では、電子部品が実装される面と反対側の一面に形状記憶合金層を設けることが記載されている。しかしながら、実装体の一方の面にのみ形状記憶合金層を設けたのみでは、十分なたわみ抑制効果を得ることができない。特にサイズの大きな回路基板を用いた場合は、その傾向が顕著である。また実装体の一方の全面に形状記憶合金層を形成すると、当該面の全面が導通する。そのため、この面には配線パターン等を形成することや電子部品を実装するができない。そのため、高密度な実装体を得ることができない。

本発明は、上述の課題を解決する多層回路基板、実装体、多層回路基板の製造方法、半田付け方法及び実装体の製造方法を提供することを目的とする。

本発明の一態様に係る多層回路基板は、配線パターンを有する少なくとも２つ以上の回路基板と、前記回路基板の層間に設けられた形状記憶合金層とを備える。

本発明の一態様に係る実装体は、本発明の一態様に係る多層回路基板に電子部品が実装されている。

本発明の一態様に係る多層回路基板の製造方法は、配線パターンを有する少なくとも２つ以上の回路基板を準備する工程と、前記回路基板の大きさに基づき、作製する多重回路基板のたわみ量を算出する工程と、前記多重回路基板のたわみ量に基づき、形状記憶合金層の総厚を決定する工程と、決定した形状記憶合金層の総厚に従い、形状記憶合金層を準備する工程と、前記回路基板及び形状記憶合金層の間を接着する工程とを備える。

本発明の一態様に係る半田付け方法は、本発明の一態様に係る多層回路基板を用いる。

本発明の一態様に係る実装体の製造方法は、本発明の一態様に係る半田付け方法を用いる。

本発明によれば、反りやたわみ等の発生を簡便かつ十分抑制することができる。

本発明の一実施形態に係る多層回路基板の断面を模式的に示した図である。 本発明の一態様に係る実装体の製造方法の工程の一例を示す。 多重回路基板が実装される工程の一部の模式図を示す。

以下、本発明の実施形態である多層回路基板、実装体、多層回路基板の製造方法、半田付け方法及び実装体の製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。

（多重回路基板）
図１は、本発明の一実施形態に係る多層回路基板の断面を模式的に示した図である。本発明の一実施形態に係る多層回路基板１０は、配線パターン２を有する少なくとも２つ以上の回路基板１と、回路基板１の層間に設けられた形状記憶合金層３とを備える。図１では、コア材４の両面に形状記憶合金層３が形成されている場合を図示した。回路基板１と形状記憶合金層３の間には、絶縁性を有する接着層５が形成されている。さらに、多層回路基板１０の電子部品が接続される面（図視上側の面）には、電子部品を接続するための電極及び配線からなる外層配線パターン６が形成されている。この外層配線パターンは、電子部品と接続する部分を除いて、レジスト７等で被覆されていてもよい。

形状記憶合金層３は、多重回路基板１０に生じるたわみ等の発生を抑制するために設けられた層である。形状記憶合金は、一定温度（変態温度）よりも高温側と低温側で結晶構造が異なる。例えば、ＮｉＴｉでは、変態温度よりも高温側ではオーステナイト相の結晶構造になり、低温側ではマルテンサイト相の結晶構造となる。オーステナイト相は格子状の結晶構造であり、マルテンサイト相は千鳥格子状の結晶構造である。形状記憶特性は、この結晶構造変化に伴う引張応力により発生する。この引張応力は、多重回路基板１０のたわみを抑制する方向に生じる。そのため、多重回路基板１０は、形状記憶合金層３を有することで、たわみ等の発生を抑制することができる。なお、多重回路基板１０のたわみ等は、多重回路基板１０の自重や、加熱による基材の軟化、熱膨張等によって発生する。

形状記憶合金層３は、少なくとも２つ以上の回路基板１の層間に設けられる。形状記憶合金層３が多重回路基板１０の内部に形成されていることで、たわみ等を抑制するための応力を、多重回路基板１０全面に均等に加えることができる。回路基板１の一方の面のみに形状記憶合金層３が形成されている場合は、一方の面にのみ応力が加わる。そのため、多重回路基板１０に発生するたわみ等を均一に抑制することができない。

形状記憶合金層３は、一層に限られず、複数層設けてもよい。例えば、回路基板１が３層ある場合、その回路基板１同士が形成する二つの層間のいずれか一方に設けてもよいし、その両方に設けてもよい。

形状記憶合金層３は、形状記憶合金のバルク等を用いることで、形状記憶合金単体で使用することもできる。また、形状記憶合金層３は、図１に示すようにコア材４の両面に形成されていることが好ましい。コア材４を用いることで、形状記憶合金層３の厚みを薄膜とすることがでる。すなわち、多重回路基板１０全体の厚みを低減することができる。またコア材４の両面に形状記憶合金層３を形成することで、コア材４の両面からたわみを抑制する応力を均一に得ることができ、より多重回路基板１０のたわみを抑制することができる。

形状記憶合金層３は、配線パターンを形成していてもよい。形状記憶合金層３に配線パターンが形成されていることで、形状記憶合金層３も多重回路基板１０の集積性を高めるための配線の一部として機能する。そのため、より多重回路基板１０全体の厚みを低減することができる。多重回路基板１０の厚みを低減できれば、多重回路基板１０の自重が軽くなるため、たわみ等の発生を低減することができる。

形状記憶合金層３に用いられる形状記憶合金としては、公知の物を用いることができる。例えば、ニッケルチタン（Ｎｉ−Ｔｉ）、鉄−マンガン−珪素合金（Ｆｅ−Ｍｎ−Ｓｉ）、コバルト−ニッケル−アルミニウム（Ｃｏ−Ｎｉ−Ａｌ）等を用いることができる。中でもＮｉ−Ｔｉが、入手がしやすく好ましい。またＮｉ−Ｔｉでは、ニッケルとチタンの配合率を変えることで変態温度を２０℃〜１００℃の間で調整可能であるため好ましい。

形状記憶合金層３の厚みは、多層回路基板１０のサイズによって変更することができる。多重回路基板１０のサイズが大きくなれば、それだけ自重等によりたわみ量が大きくなる。大きなたわみを解消するためには、大きな引張応力を発生させる必要がある。形状記憶合金層３の厚みが厚ければ、大きな引張応力を発生させることができる。そのため、多重回路基板１０のサイズに従い、形状記憶合金層３の厚みは設定できる。なお、多重回路基板１０のサイズによるたわみ量、及び形状記憶合金層３の厚みによる引張応力の強度等は、事前に測定することができる。

回路基板１は、基体１Ａと、基体１Ａ上に形成された配線パターン２を有する。基体１Ａは、絶縁性を有していれば特に問わず、公知の物を用いることができる。配線パターン２は、導電性の高い金属からなることが好ましい。例えば、銅、銀、アルミニウム等を用いることができる。

多重回路基板１０は、少なくとも２つ以上の回路基板１を有する。図１では、回路基板１が２つの場合を図示したが、より多く層状に形成されていてもよい。この２つ以上の回路基板１の内、少なくとも１つはその両面に配線パターン２が形成されていることが好ましい。例えば、特許文献２及び３に記載された回路基板の一面に形状記憶合金層３を設ける形態では、このように回路基板の両面に配線パターン２を設けることができない。これに対し、本発明の多重回路基板１０では、図１に示すように、両面に配線パターン２が形成された回路基板１を設けることができる。これは、形状記憶合金層３を回路基板１の間に設けることで初めて実現することが可能となった態様である。このように、多重回路基板１０の少なくとも１つの回路基板１の両面に配線パターン２が形成されていると、多重回路基板１０のより高集積化を実現することができる。

接着層５は、回路基板１及び形状記憶合金層３同士を互いに電気的に分離し、かつ互いの接着性を維持する。接着層５は、絶縁性を有していれば特に問わないが、例えばプリプレグ等が硬化した樹脂硬化物等を用いることができる。

外層配線パターン６は、電子部品を接続するための電極及び配線からなる。外層配線パターン６は、導電性の高い金属からなることが好ましく、配線パターン２と同様の材料を用いることができる。レジスト７は、電子部品と接続する部分を除いて、外層配線パターン６を被覆する。レジスト７は、公知の物を用いることができる。

（実装体）
本発明の一態様に係る実装体は、多層回路基板に電子部品が実装されている。具体的には、多層回路基板１０の外層配線パターン６の電極等にＩＣやキャパシタなどの電子部品が実装される。また多層回路基板１０を貫通するスルーホールを有していてもよい。スルーホールを設けることで、積層された配線層同士が電気的に接続され、高密度な集積性を有する実装体を実現することができる。

また実装体は、多重回路基板の両面に電子部品が実装されていることが好ましい。ここで「両面」とは、回路基板が積層された面と平行で、多重回路基板の最外面の両方を意味する。多重回路基板の両面に電子部品が実装されていることで、より高集積化を実現することができる。このような両面に電子部品を実装することは、回路基板の一面に形状記憶合金層を形成する方法では、実現することができない。

（多層回路基板の製造方法）
本発明の多層回路基板の製造方法は、配線パターンを有する少なくとも２つの回路基板を準備する工程と、前記回路基板の大きさに基づき、多重回路基板のたわみ量を算出する工程と、前記多重回路基板のたわみ量に基づき、形状記憶合金層の総厚を決定する工程と、決定した形状記憶合金層の総厚に従い、形状記憶合金層を準備する工程と、回路基板及び形状記憶合金層の間を接着する工程とを備える。

まず、配線パターンを有する少なくとも２つの回路基板を準備する。回路基板は、基体上に配線パターンを構成する金属を形成し、その金属をパターンエッチングして作製してもよい。基体上の金属の形成は、スパッタ等の蒸着で行ってもよいし、金属箔を貼り合せてもよい。また市販の回路基板を購入してもよい。

次いで、回路基板１の大きさに基づき、作製する多重回路基板１０のたわみ量を算出する。回路基板１の面内方向の大きさが大きければ大きい程、その中央に加わる応力は大きくなる。そのため、作製する多重回路基板のたわみ量は、回路基板の面内方向の大きさに大きく影響をうける。したがって、この回路基板１の大きさに従い、多重回路基板１０のたわみ量を算出する。この多重回路基板１のたわみ量は、事前に回路基板１の大きさを変更した際のたわみ量を測定しておくことで、容易に算出することができる。またこの他に、多重回路基板１０の総厚、実装する電子部品の重さ等を考慮してもよい。

次いで、算出した多重回路基板１０のたわみ量に基づき、形状記憶合金層３の総厚を決定する。形状記憶合金層３の総厚が厚くなれば、たわみを解消するための引張応力が大きくなる。そのため、算出した多重回路基板１０のたわみ量を解消するために必要な形状記憶合金層３の総厚を求める。この多重回路基板３のたわみ量と、形状記憶合金層３の総厚の関係は、事前に検討して得ることができる。

こうして決定した形状記憶合金層３の総厚に従い、形状記憶合金層３を準備する。形状記憶合金層３が複数ある場合は、層厚を形状記憶合金層３の層数で割ることで、各形状記憶合金層３の厚みを決定することができる。このように形状記憶合金層３の厚みを決定することで、形状記憶合金層３の厚みが不要に厚くなることを避けることができる。

最後に、回路基板１及び形状記憶合金層３の間を接着する。この接着は、回路基板１及び形状記憶合金層３の間に、プリプレグ等の接着シートを挟み、加熱加圧することで実現できる。プリプレグは、熱硬化性樹脂を溶媒に溶かしガラスクロスに含浸、加熱乾燥により半硬化状態にしたものである。このプリプレグを加熱加圧することで、ガラスクロス補強の樹脂硬化物となる。この樹脂硬化物が接着層であり、回路基板１及び形状記憶合金層３の間を接着する。

（半田付け方法、実装体の製造方法）
図２に本発明の一態様に係る実装体の製造方法の工程の一例を示す。また図３に多重回路基板が実装される工程の一部の模式図を示す。
多重回路基板に電子部品を実装する工程は、通常複数の工程を有する。この複数の工程は、図３に示すようにベルトコンベア２０等に多重回路基板１０を流していくことで、生産性を高めることができる。また多重回路基板１０は、通常その両面に電子部品４０を実装する。そのため、まず、多層回路基板１０の外周端の一部又は全部を支持部材３０で支持する。ここで「外周端」とは、多重回路基板１０の外周から数ｍｍの領域を意味する。
多重回路基板１０の外周端の一部又は全部を支持することで、半田付け作業時の作業性を高めることができる。また実装後の電子部品４０とベルトコンベア２０との干渉を避けることができる。一方で、多重回路基板１０の外周端の一部又は全部を支持部材３０で支持すると、多重回路基板１０は、図３（ａ）に図示するように自重でたわむ。

次いで、図２の工程図に図示した様に、支持部材３０に支持された多重回路基板１０をベーキングすることが好ましい。ベーキングすることで、不純物等のごみを除去することができる。また多重回路基板１０が吸湿した水分を除去することができる。

次いで、ベーキングを終えた多重回路基板１０に、クリーム半田を印刷する。クリーム半田は、通常市販されているものを用いることができる。そして、このクリーム半田が印刷された部分に表面実装型の実装部品４１を搭載する。この時点では、多重回路基板１０に実装部品４０の重みが加わるため、多重回路基板１０のたわみはより大きくなる。

次いで、多重回路基板１０を加熱することで、クリーム半田が溶融し、電子部品４０と多重回路基板１０が半田付けされる（リフロー工程）。このとき、多重回路基板が形状記憶合金層を有していないと、多重回路基板を構成する材質が軟化するため、たわみ量は大きくなる。しかしながら、本発明の一態様に係る多重回路基板１０は、加熱により図３（ｂ）に図示するように、たわみを解消する方向に引張応力が加わる。そのため、多重回路基板１０は水平となり、半田不良が生じることを抑制することができる。
このリフロー時の加熱温度は一般に２００℃以上である。そのため、常温と２００℃の間に変態温度を有する形状記憶合金を用いた形状記憶合金層を設けることで、多重回路基板１０のたわみを抑制することができる。

リフロー工程後の多重回路基板１０は常温に戻るため、図４（ｃ）に図示するように、再度たわみが生じる。しかしながら、表面実装型の電子部品４１は十分半田付けされているため、たわみの影響により外れたりすることはない。

そして、リフロー工程後の多重回路基板１０のリフロー面に半田不良が生じていないかを検査する。本発明の多重回路基板１０は、半田付けを多重回路基板１０が水平な状態で行うことができるため、この検査工程における不良率を低減することができる。

上述の方法を用いることで、表面実装型の電子部品４１が多重回路基板１０に実装された。次いで、挿入実装型の電子部品４２を実装する。
まず、多重回路基板１０のスルーホールに挿入実装型の電子部品４２を挿入する。そして、そのスルーホール内に、半田の濡れ性を高めるためにフラックスを塗布する。フラックスが塗布された段階では、リフロー工程時と同様に、多重回路基板１０及び電子部品４０の自重により、多重回路基板１０はたわんでいる。

次いで、フロー工程により挿入実装型の電子部品４２を実装する。フロー工程では、加熱して溶融した半田を有する半田槽上を、多重回路基板１０を流す。そのため、多重回路基板１０は、リフロー工程と同様に２００℃以上の温度に加熱される。このフロー工程においても、本発明の一態様に係る多重回路基板１０は、形状記憶合金層を備えるため、たわみを解消するように引張応力が加わる。そのため、図３（ｄ）に示すように、多重回路基板１０は水平となり、半田不良が生じることを抑制することができる。フロー工程後の多重回路基板１０は、常温に戻ることで、図３（ｅ）に示すように再度たわむ。

その後、手付けで半田を行う必要が有る部分を半田付けし、実装体が組み立てられる。組み立てられた実装体は、検品を行い出荷される。

上述の実装体の製造方法では、リフロー工程とフロー工程の両方を有する場合について記載した。このリフロー工程及びフロー工程は、両方を行う必要はなく、いずれか一方だけを行ってもよい。

以上、本発明の好ましい実施の形態について詳述したが、本発明は特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１…回路基板、１Ａ…基体、２…配線パターン、３…形状記憶合金層、４…コア材、５…接着層、６…外層配線パターン、７…レジスト、１０…多重回路基板、２０…ベルトコンベア、３０…支持体、４０…電子部品、４１…表面実装型の電子部品、４２…挿入実装型の電子部品

Claims (10)

1. 配線パターンを有する少なくとも２つ以上の回路基板と、前記回路基板の層間に設けられた形状記憶合金層とを備える多層回路基板。
2. 前記形状記憶合金層が、２つの回路基板の間に設けられたコア材の両面に形成されていることを特徴とする請求項１に記載の多層回路基板。
3. 前記形状記憶合金層が配線パターンを形成していることを特徴とする請求項１または２のいずれかに記載の多層回路基板。
4. 前記回路基板の少なくとも一つが、その両面に配線パターンを有していることを特徴とする請求項１〜３のいずれか一項に記載の多層回路基板。
5. 請求項１〜４のいずれか一項に記載の多層回路基板に電子部品が実装された実装体。
6. 前記多層回路基板の両面に電子部品が実装された請求項５に記載の実装体。
7. 配線パターンを有する少なくとも２つ以上の回路基板を準備する工程と、
   前記回路基板の大きさに基づき、作製後の多重回路基板のたわみ量を算出する工程と、
   前記多重回路基板のたわみ量に基づき、形状記憶合金層の総厚を決定する工程と、
   決定した形状記憶合金層の総厚に従い、形状記憶合金層を準備する工程と、
   前記回路基板及び形状記憶合金層の間を接着する工程とを備える多層回路基板の製造方法。
8. 請求項１〜４のいずれかに記載の多層回路基板を用いた半田付け方法。
9. 前記多層回路基板の外周端の一部又は全部を支持する工程と、
   前記多層回路基板の被実装部に電子部品を設置する工程と、
   前記被実装部と前記電子部品を加熱しながら半田付けする請求項８に記載の半田付け方法。
10. 請求項８または９のいずれかに記載の半田付け方法を用いた実装体の製造方法。
    

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