JP2016157881A - 半導体装置およびその作製方法 - Google Patents

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亮 徳丸
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哲弘 田中
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充弘 一條
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俊弥 遠藤
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寛士 藤木
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Abstract

【課題】酸化物半導体を有する半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させる。
【解決手段】第１のゲート電極、チャネル形成領域中の酸化物半導体、酸化物半導体と第１のゲート電極の間のゲート絶縁膜、ソース電極、およびドレイン電極を有するトランジスタを基板上に形成し、トランジスタ上に保護絶縁膜を形成し、保護絶縁膜を通して酸素をトランジスタに添加する半導体装置である。また、上記酸素の添加は、プラズマ処理法によって行う。
【選択図】図１

Description

本発明の一態様は、トランジスタおよび半導体装置に関する。また本発明の一態様は、これらの作製方法に関する。また本発明の一態様は、記憶装置、プロセッサ、表示装置、発光装置、撮像装置、電子機器、およびこれらの製造方法、駆動方法に関する。なお、本発明の一態様は、上記の技術分野に限定されない。
なお、本明細書などにおいて半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。記憶装置、半導体回路および電子機器は、半導体装置を有する場合がある。
近年は、酸化物半導体（代表的にはＩｎ−Ｇａ−Ｚｎ酸化物）を用いたトランジスタの開発が活発化している（特許文献１参照）。
酸化物半導体を用いたトランジスタにおいては、酸化物半導体中の酸素欠損を少なくすることが好ましく、そのための技術として、酸化物半導体に酸素を添加する方法がある（特許文献２および３参照。）。
特表平１１−５０５３７７号公報 特開２０１２−１６０７４４号公報 特開２０１２−２３８８８０号公報
本発明の一態様は、安定した電気特性を有するトランジスタを提供することを課題の一とする。または、ノーマリーオフの電気特性を有するトランジスタを提供することを課題の一とする。または、サブスレッショルドスイング値の小さいトランジスタを提供することを課題の一とする。または、短チャネル効果の小さいトランジスタを提供することを課題の一とする。または、非導通時のリーク電流の小さいトランジスタを提供することを課題の一とする。または、電気特性の優れたトランジスタを提供することを課題の一とする。または、信頼性の高いトランジスタを提供することを課題の一とする。または、高い周波数特性を有するトランジスタを提供することを課題の一とする。
または、該トランジスタを有する半導体装置を提供することを課題の一とする。または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。または、新規なトランジスタ、新規な半導体装置、新規な記憶装置、新規な表示装置、新規なモジュール、または、新規な電子機器を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は半導体装置の作製方法であり、当該作製方法は、基板上に下地絶縁膜を形成し、下地絶縁膜上にトランジスタを形成し、トランジスタ上に保護絶縁膜を形成し、保護絶縁膜を介して酸素を下地絶縁膜に添加することを特徴とする。トランジスタは、第１のゲート電極、チャネル形成領域中の酸化物半導体、酸化物半導体と第１のゲート電極の間のゲート絶縁膜、ソース電極、およびドレイン電極を有する。
上記酸素の添加は、プラズマ処理法によって行ってもよい。
上記プラズマ処理法は、互いに対向する２つの電極を有する装置により行ってもよい。基板と対向する電極に電源を印加することによってプラズマを発生させ、基板側電極に１３．５６ＭＨｚ以下の周波数の交流電圧を印加することにより酸素を上記下地絶縁膜に添加してもよい。
酸素の添加は、基板を加熱しながら行ってもよい。
上記保護絶縁膜は、アルミニウムの他、少なくとも酸素または窒素のうち１つを含有してもよい。保護絶縁膜は、酸化アルミニウム、酸化窒素アルミニウム、および窒化酸化アルミニウムから選ばれる材料を含有してもよい。
保護絶縁膜は、酸素の他、少なくともインジウム、ガリウム、亜鉛のうち１つを含有してもよい。保護絶縁膜は、酸化インジウム、酸化ガリウム、および酸化亜鉛から選ばれる材料を含有してもよい。
保護絶縁膜は、酸化物半導体の上に位置してもよい。また、下地絶縁膜、第１のゲート電極、ゲート絶縁膜、ソース電極、およびドレイン電極と接するように形成されてもよい。保護絶縁膜の膜厚は１ｎｍ以上２０ｎｍ以下、または１ｎｍ以上５ｎｍ以下であってもよい。
第１のゲート電極は酸化物半導体の上に位置してもよい。ソース電極とドレイン電極は酸化物半導体の上に位置してもよい。トランジスタは酸化物半導体の下に第２のゲート電極をさらに有していてもよい。
酸化物半導体は、第１の酸化物膜、第１の酸化物膜上の第２の酸化物膜および第２の酸化物膜上の第３の酸化物膜を有し、かつ、第１の酸化物膜と第２の酸化物膜の組成は互いに異なっていてもよい。
上記半導体装置は、記憶装置、プロセッサ、撮像装置、表示装置および電子機器から選ばれることができる。
本発明の一態様は前記作製方法によって作製された半導体装置である。
本発明の一態様により、安定した電気特性を有するトランジスタを提供することができる。または、ノーマリーオフの電気特性を有するトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、短チャネル効果の小さいトランジスタを提供することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。または、電気特性の優れたトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。または、高い周波数特性を有するトランジスタを提供することができる。
または、該トランジスタを有する半導体装置を提供することができる。または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。または、新規なトランジスタ、新規な半導体装置、新規な記憶装置、新規な表示装置、新規なモジュール、または、新規な電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の一態様を示す上面図および断面図。 半導体装置の作製工程の一例を示す上面図および断面図。 半導体装置の作製工程の一例を示す上面図および断面図。 半導体装置の作製工程の一例を示す上面図および断面図。 半導体装置の作製工程の一例を示す上面図および断面図。 半導体装置の作製工程の一例を示す上面図および断面図。 半導体装置の作製工程の一例を示す上面図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 プラズマ処理法の概念図。 半導体装置の一態様を示す上面図および断面図。 本発明の一態様に係るバンド構造を説明する図。 半導体装置の一態様を示す上面図および断面図。 半導体装置の作製工程の一例を示す上面図および断面図。 半導体装置の作製工程の一例を示す上面図および断面図。 半導体装置の作製工程の一例を示す上面図および断面図。 半導体装置の作製工程の一例を示す上面図および断面図。 半導体装置の一態様を示す上面図および断面図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る記憶装置を示す回路図。 本発明の一態様に係る記憶装置を示す断面図。 本発明の一態様に係る記憶装置を示す断面図。 本発明の一態様に係る記憶装置を示す断面図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す平面図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す斜視図および断面図。 表示装置を説明するブロック図および回路図。 タッチパネルの一例を示す斜視図。 表示装置の一例を示す断面図。 タッチセンサの一例を示す断面図。 タッチパネルの一例を示す断面図。 電子機器を説明する図。 酸素添加量を説明する図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
なお、本明細書などにおいて、「膜」という表記と、「層」という表記とを互いに入れ替えることが可能である。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって決定される。したがって、「接地電位」などと記載されている場合であっても、電位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定される。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる。）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、本明細書などにおいて、Ａが濃度Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における深さ方向全体が濃度Ｂである場合、Ａのある領域における深さ方向の平均値が濃度Ｂである場合、Ａのある領域における深さ方向の中央値が濃度Ｂである場合、Ａのある領域における深さ方向の最大値が濃度Ｂである場合、Ａのある領域における深さ方向の最小値が濃度Ｂである場合、Ａのある領域における深さ方向の収束値が濃度Ｂである場合、測定上Ａそのものの確からしい値の得られる領域が濃度Ｂである場合などを含む。
また、本明細書などにおいて、Ａが大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における全体が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における平均値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における中央値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における最大値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における最小値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における収束値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、測定上Ａそのものの確からしい値の得られる領域が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合などを含む。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
なお、本明細書などにおいて、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置およびその作製方法について、図１乃至図１２を参照して説明する。
本発明の一態様は、プラズマ処理を用いて、酸化物半導体上に形成された酸素ブロック性を有する保護絶縁膜の上から該保護絶縁膜の下層に酸素を添加し、該酸素を酸化物半導体へ拡散させることによって、酸化物半導体中の酸素欠損を補償させることを技術思想とする。酸素ブロック性を有する保護絶縁膜上から酸素を添加することによって、添加した酸素の外方拡散を抑制することができる。また、酸化物半導体へ直接酸素を添加しないため、酸化物半導体への酸素添加によるダメージ生じない。
＜半導体装置の構成例＞
図１（Ａ）は、本発明の一態様に係る半導体装置であるトランジスタ１００の上面図であり、図１（Ｂ）は、図１（Ａ）に示す鎖線Ｘ１−Ｘ２間における断面図であり、図１（Ｃ）は、図１（Ａ）に示す鎖線Ｙ１−Ｙ２間における断面図である。トランジスタ１００は、基板１０１上の絶縁膜１０３と、絶縁膜１０３上の酸化物半導体１０４と、絶縁膜３０３および酸化物半導体１０４上の導電膜１０５ａ、導電膜１０５ｂと、酸化物半導体１０４、導電膜１０５ａおよび導電膜１０５ｂ上の絶縁膜１０６と、絶縁膜１０６上の導電膜１０７と、導電膜１０５ａ、導電膜１０５ｂおよび導電膜１０７上の絶縁膜１０８とを有する。
絶縁膜１０６は、トランジスタのゲート絶縁膜としての機能することができる。トランジスタ１００では、ゲート絶縁膜を１層で形成した例を示したが、これに限られない。ゲート絶縁膜を２層以上で形成してもよい。また、ゲート絶縁膜は、酸化物半導体１０４に酸素を供給する機能を有していてもよい。
絶縁膜１０８は、大気中の有機物や金属、水蒸気などの混入を防ぐ保護絶縁膜として機能することができる。また後述するように、酸化物半導体１０４中の酸素欠陥を補填させるために添加した酸素の外部放散を防ぐことができる。トランジスタ１００では、保護絶縁膜を１層で形成する例を示すが、これに限られない。保護絶縁膜を２層以上で形成してもよい。また、保護絶縁膜は、酸化物半導体１０４に酸素を供給する機能を有していてもよい。
安定なトランジスタ特性を得るためには、酸化物半導体中の酸素欠損をできるだけ少なくすることが好ましい。このために、酸化物半導体中に酸素を添加する。酸素の添加方法については後述する。
以下に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
＜基板＞
基板１０１の材質などに大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１０１として用いてもよい。また、シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムや炭化シリコンからなる化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。基板に設けられる半導体素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜下地膜＞
基板１０１の上に下地膜として機能する絶縁膜１０３を形成する。絶縁膜１０３として、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。絶縁膜１０３は、酸化物半導体１０４への水素および水などの不純物の拡散を抑制するため、不純物の含有量が少ない方が好ましい。また、絶縁膜１０３から酸化物半導体１０４へと酸素が移動することにより酸化物半導体１０４中の酸素欠損を補填することができるため、絶縁膜１０３の酸素含有量は化学量論的組成以上であることが好ましい。
＜酸化物半導体＞
酸化物半導体１０４は、Ｉｎと、Ｚｎと、Ｍ（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、Ｓｎ、ＭｇまたはＨｆを表す）と、を有する。代表的には、酸化物半導体１０４は、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物を用いることができる。特に酸化物半導体１０４としては、Ｉｎ−Ｍ−Ｚｎ酸化物を用いると好ましい。
酸化物半導体１０４としてＩｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ（ＩｎはＭ以上）、Ｚｎ≧Ｍ（ＺｎはＭ以上）を満たすことが好ましい。このような金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。なお、酸化物半導体１０４の原子数比は用いるスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％までを含む。例えば、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜された酸化物半導体１０４の原子数比は、約Ｉｎ：Ｇａ：Ｚｎ＝４：２：３となる場合がある。
酸化物半導体１０４は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。エネルギーギャップの広い酸化物半導体を用いることで、トランジスタ１００のオフ電流を低減することができる。
酸化物半導体１０４の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
なお、これらに限られず、必要とするトランジスタの電気特性（電界効果移動度、しきい値電圧など）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの電気特性を得るために、酸化物半導体１０４のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度などを適切なものとすることが好ましい。
なお、酸化物半導体１０４として、不純物濃度が低く、欠陥準位密度の低い酸化物半導体を用いることで、優れた電気特性を有するトランジスタを作製することができ好ましい。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性とよぶ。高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、該酸化物半導体にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になりにくい。また、高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性である酸化物半導体を含むトランジスタはオフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧ともいう）が１Ｖ以上１０Ｖ以下の範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、即ち１×１０−１３Ａ以下という特性を得ることができる。
または、酸化物半導体に不純物が含まれるとトラップ準位が形成され、ここに捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞う。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる。
不純物としては、水素、１４族元素、窒素、アルカリ金属、またはアルカリ土類金属などが挙げられる。酸化物半導体１０４に含まれる水素は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子に酸素欠損を形成する。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体１０４は水素ができる限り低減されていることが好ましい。具体的には、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析により得られる水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
酸化物半導体１０４に第１４族元素の一つであるシリコンや炭素が含まれると、酸素欠損に起因してｎ型化してしまう。このため、酸化物半導体１０４中および表面におけるシリコンや炭素の濃度（ＳＩＭＳ分析により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、酸化物半導体１０４のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳ分析により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
酸化物半導体１０４に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。したがって、窒素はできる限り低減されていることが好ましい、例えば、ＳＩＭＳ分析により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
＜酸化物半導体の結晶構造＞
以下では、酸化物半導体の結晶構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態あること、等方的であって不均質構造を持たないことなどが知られている。また、多様な結合角度を取ることができ、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことは難しい。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことは難しい。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造やボイド（鬆）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
＜ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができるが、ペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することは難しい。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、球面収差補正（Ｃｓ補正：Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた高分解能ＴＥＭ（Ｃｓ補正高分解能ＴＥＭ）によって観察したＣＡＡＣ−ＯＳについて説明する。図８（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。Ｃｓ補正高分解能ＴＥＭ像の観察は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図８（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図８（Ｂ）に示す。図８（Ｂ）より、ＣＡＡＣ−ＯＳはペレット内において特徴的な原子配列を有しており、金属原子が層状に配列していることが確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図８（Ｃ）は原子配列を補助線で示したものである。図８（Ｂ）および図８（Ｃ）より、ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図８（Ｄ）参照。）。図８（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図８（Ｄ）に示す領域５１６１に相当する。
また、図９（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳのＣｓ補正高分解能ＴＥＭ像を示す。図９（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図９（Ｂ）、図９（Ｃ）および図９（Ｄ）に示す。図９（Ｂ）、図９（Ｃ）および図９（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図１０（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図１０（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図１０（Ｃ）に示すように（１１０）面となど価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図１１（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図１１（Ｂ）に示す。図１１（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図１１（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因する。また、図１１（Ｂ）における第２リングは（１１０）面などに起因する。
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
＜ｎｃ−ＯＳ＞
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することが難しい領域とを有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認することが難しい場合がある。なお、結晶部は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）回折パターンが観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍｌｙ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像においてボイドが観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域とを有する。
ボイドを有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。これは以下に述べるように、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べてａ−ｌｉｋｅ ＯＳが電子照射によって構造変化を引き起こすことから結論付けられる。
まず、結晶部の大きさを高分解能断面ＴＥＭ像によって求める。具体的には、Ｉｎ−Ｇａ−Ｚｎ酸化物のａ−ｌｉｋｅ ＯＳ（試料Ａ）、ｎｃ−ＯＳ（試料Ｂ）およびＣＡＡＣ−ＯＳ（試料Ｃ）の高分解能断面ＴＥＭ観察を行い、結晶部を有することを確認する。
その後、結晶部の大きさを以下の手法によって見積もる。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層、Ｇａ−Ｚｎ−Ｏ層を６層、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なす。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。そして、格子縞の長さを結晶部の大きさとして評価する。
図１２は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを見積もった例である。図１２より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図１２中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図１２中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が生じる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
＜結晶の密度＞
単結晶酸化物半導体と比較すると、非単結晶酸化物半導体の密度は低い。また、ボイドを有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、これと同じ組成のａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
このように、非単結晶酸化物半導体の密度は、対応する単結晶酸化物半導体の実測値から予想することができるが、同じ組成の単結晶が存在しない場合、組成の異なる単結晶の密度を用い、求める非単結晶酸化物半導体の組成となるように加重平均することで見積もることができる。ただし、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
＜導電膜＞
導電膜１０５ａ、導電膜１０５ｂ、および導電膜１０７としては、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた金属元素、または上述した金属元素を成分とする合金や化合物（窒化物など）などを用いてそれぞれ形成することができる。例えば導電膜１０５ａ、１０５ｂ、１０７には、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、ＴａまたはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用いることで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが可能となる。
導電膜１０５ａ、１０５ｂ、１０７は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などが挙げられる。
＜ゲート絶縁膜＞
トランジスタ１００のゲート絶縁膜として機能する絶縁膜１０６としては、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタリング法などにより形成した酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を用いることができる。なお、絶縁膜１０６の単層構造とせずに、上述の材料から膜を２層、または３層積層して形成してもよい。
＜保護絶縁膜＞
上述したように、絶縁膜１０８は、大気中の有機物や金属、水蒸気などの混入を防ぐという、保護絶縁膜としての機能を有する。絶縁膜１０８は、酸素を透過することのできる絶縁膜である。
絶縁膜１０８としては、アルミニウムの他、少なくとも酸素または窒素のうち１つを有する材料、例えば酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウムなどが挙げられる。または、酸素の他、少なくともインジウム、ガリウムまたは亜鉛のうち１つを有する材料、例えば酸化インジウム、酸化ガリウム、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ酸化物などの金属酸化物を用いることができる。絶縁膜１０８は任意の膜厚を取ることが可能であるが、１ｎｍ以上２０ｎｍ以下、または１ｎｍ以上５ｎｍ以下が好ましい。なお、絶縁膜１０８の膜質および材料により、好ましい膜厚が変化する場合がある。
なお、上記記載の、導電膜、絶縁膜、酸化物半導体などの形成方法は後述する。
＜半導体装置の作製方法＞
次に、本発明の一態様の半導体装置であるトランジスタ１００の作製方法について、図２乃至図７を用いて説明する。なお、図２乃至図７は、半導体装置の作製方法を説明する上面図および断面図である。
まず、基板１０１上に絶縁膜１０３を形成する。
次に、絶縁膜１０３上に酸化物半導体を形成し、該酸化物半導体上にリソグラフィ工程によりマスクを形成し、該酸化物半導体を所望の形状に加工することで島状の酸化物半導体１０４を形成する（図２参照）。
本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２（原子数比））を用いて、スパッタリング法により酸化物半導体１０４を成膜する。なお、酸化物半導体１０４の成膜法はスパッタリング法に限定されず、ＣＶＤ法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、塗布法、印刷法などとしてもよい。
スパッタリング法で酸化物半導体を形成する場合、成膜前に、スパッタリング装置のチャンバーを、酸化物半導体１０４にとって不純物となる水などを除去するための吸着式の真空排気ポンプ（クライオポンプなど）を用いて、高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好ましい。
スパッタリングガスには、希ガス（代表的にはアルゴン）、酸素、または希ガスおよび酸素の混合ガスが適宜用いられる。なお、混合ガスの場合、希ガスに対して酸素のガス比が高いことが好ましい。また、スパッタリングガスを高純度化することが好ましい。例えば、スパッタリングガスとして用いる酸素ガスやアルゴンガスは、露点が−６０℃以下、好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体１０４に水分などが取り込まれることを効果的に防ぐことができる。
成膜後、１５０℃以上基板の歪み点未満、好ましくは２００℃以上４５０℃以下、さらに好ましくは３００℃以上４５０℃以下の加熱処理（第１の加熱）を行ってもよい。ここでの加熱処理は、酸化物半導体の高純度化処理の一つであり、酸化物半導体１０４に含まれる水素、水などを低減することができる。
酸化物半導体１０４への加熱処理は、ガスベーク炉、電気炉、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置などを用いることができる。ＲＴＡ装置を用いることで、短時間に基板の歪み点以上の温度で熱処理を行うことができる。そのため、加熱時間を短縮することが可能となる。
酸化物半導体１０４への加熱処理は、窒素ガス、酸素ガス、超乾燥空気（Ｃｌｅａｎ Ｄｒｙ Ａｉｒ：ＣＤＡともいう。ＣＤＡとは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気である。）、または希ガス（アルゴン、ヘリウムなど）の雰囲気下で行えばよい。なお、上記窒素ガス、酸素ガス、ＣＤＡ、または希ガスに水素、水などが含まれないことが好ましい。
例えば、上記窒素ガス、酸素ガス、ＣＤＡまたは希ガスの純度を高めると好ましい。具体的には、窒素ガス、酸素ガス、ＣＤＡまたは希ガスの純度を、６Ｎ（９９．９９９９％）、好ましくは７Ｎ（９９．９９９９９％）とすればよい。また、窒素ガス、酸素ガス、ＣＤＡまたは希ガスの露点が−６０℃以下、好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体１０４に水分などが取り込まれることを可能な限り防ぐことができる。
また、酸化物半導体１０４を窒素または希ガス雰囲気で加熱処理した後、酸素ガスを有する雰囲気、例えば窒素ガスと酸素ガスとの混合ガス、酸素ガス、またはＣＤＡで加熱（第２の加熱）してもよい。この結果、酸化物半導体１０４中に含まれる水素、水などを脱離させると共に、酸化物半導体１０４中に酸素を供給することができる。この結果、酸化物半導体１０４中に含まれる酸素欠損量を低減することができる。
また、必要に応じて、第２の加熱時間を第１の加熱時間よりも長く、例えば、１時間以上１０時間以下としてもよい。これにより、酸化物半導体１０４に形成された酸素欠損を好適に補填することが可能となる。
次に、酸化物半導体１０４上にソース電極およびドレイン電極として機能する導電膜１０５ａ、１０５ｂを形成する（図３参照）。
本実施の形態では、導電膜１０５ａ、１０５ｂとして、例えば厚さ１５０ｎｍのタングステン膜をスパッタリング法により成膜し、該タングステン膜上にリソグラフィ工程によりマスクを形成し、該タングステン膜を所望の形状に加工することで、導電膜１０５ａ、１０５ｂを形成する。なお、導電膜１０５ａ、１０５ｂの成膜法はスパッタリング法に限定されず、ＣＶＤ法、ＡＬＤ法、真空蒸着法、ＰＬＤ法、塗布法、印刷法などとしてもよい。なお、本実施の形態においては、導電膜１０５ａ、１０５ｂをタングステン単層としたが、これに限定されない。例えば、導電膜１０５ａ、１０５ｂとして、厚さ１５０ｎｍのチタン膜と、厚さ４００ｎｍのアルミニウム膜の２層構造としてもよいし、３層以上としてもよい。
また、導電膜１０５ａ、１０５ｂを形成後に、酸化物半導体１０４の表面を洗浄してもよい。該洗浄方法としては、例えば、リン酸溶液などを用いた洗浄が挙げられる。これにより、酸化物半導体１０４の表面に付着した不純物（例えば、導電膜１０５ａ、１０５ｂに含まれる元素など。）を除去することができる。
なお、導電膜１０５ａ、１０５ｂの形成工程、および／または上記洗浄工程において、酸化物半導体１０４の一部に凹部が形成される場合がある。
次に、酸化物半導体１０４および導電膜１０５ａ、１０５ｂ上に絶縁膜を形成し、該絶縁膜上に導電膜を形成し、該導電膜をリソグラフィおよびエッチング工程を行い加工して、ゲート電極として機能する導電膜１０７を形成する。そして、導電膜１０７の下に位置する絶縁膜をリソグラフィおよびエッチング工程により加工して、ゲート絶縁膜として機能する絶縁膜１０６を形成する（図４参照）。
次に、導電膜１０５ａ、導電膜１０５ｂ、および導電膜１０７上に、保護絶縁膜として機能する絶縁膜１０８を形成する（図５参照）。
本実施の形態においては、絶縁膜１０８として、例えばターゲットに酸化アルミニウムを用いてスパッタリング法にて例えば３ｎｍの酸化アルミニウム膜を成膜する。なお、絶縁膜１０８の膜厚は３ｎｍに限定されないが、絶縁膜１０８は薄すぎると酸素が大気中に脱離し、厚すぎると絶縁膜１０８に添加した酸素の、酸化物半導体１０４中への移動が困難となるため、膜厚は１ｎｍ以上２０ｎｍ以下、または１ｎｍ以上５ｎｍ以下が好ましい。なお、絶縁膜１０８の膜質および材料により、好ましい膜厚が変化する場合がある。
絶縁膜１０８の成膜条件として、アルゴンガスの他酸素ガスを処理チャンバー内に供給することで、絶縁膜１０８中における酸素含有量が化学量論的組成よりも多くすることができ好ましい。また、処理チャンバー内に供給するアルゴンガスと酸素ガスの流量を変えることで絶縁膜１０８中における酸素含有量を変化させることができる。
なお、絶縁膜１０８の成膜法はスパッタリング法に限定されず、ＡＬＤ法としてもよい。他にも、ＣＶＤ法、真空蒸着法、ＰＬＤ法、塗布法、印刷法などとしてもよい。
導電膜、絶縁膜、酸化物半導体などの形成方法の１つである熱ＣＶＤ法およびＡＬＤ法について以下に詳述する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍で原料ガスと酸化剤を反応させて成膜を行う方法である。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されないという利点を有する。熱ＣＶＤ法の例として有機金属気相堆積法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法が挙げられる。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスを順次にチャンバーに導入して反応させ、これを繰り返すことで成膜を行う。例えば、スイッチングバルブ（高速バルブとも呼ぶ）を用い、これを切り替えて２種類以上の原料ガスを順番にチャンバーに供給してもよい。不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして原料ガスと同時にチャンバーに供給してもよい。なお複数種の原料ガスが混ざらないように、第１の原料ガスの導入後に不活性ガスを導入し、第２の原料ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが第１の層上に吸着・反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＡＬＤ法またはＭＯＣＶＤ法は、上記の導電膜、絶縁膜、酸化物半導体などの形成に用いることができる。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いることができる。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウムＧａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤ成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（Ｈｆ［Ｎ（ＣＨ３）２］４、ＴＤＭＡＨ）やテトラキス（エチルメチルアミド）ハフニウムなどのハフニウムアミド）を含む液体を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。
ＡＬＤ成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を含む液体を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他のアルミニウム前駆体としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
ＡＬＤ成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素など）のラジカルを供給して吸着物と反応させる。
ＡＬＤ成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次導入する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
ＡＬＤ成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらの材料ガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒなどの不活性ガスで水をバブリングして得られたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。
絶縁膜１０８の成膜後、絶縁膜１０８を通して酸素１０９を添加する（図６参照）。酸素の添加方法としては、イオン注入法、イオンドーピング法、プラズマ処理法などを用いることができる。例えば、プラズマ存在下で絶縁膜１０８を、加速エネルギーを加えた酸素で処理することによって酸素１０９を添加する。前述のプラズマ処理法としては、酸素ガスを高周波電力によってプラズマ化させる装置を用いると好適である。
絶縁膜１０８の成膜後に酸素の添加を行うと、酸素を添加する際は加速エネルギーを加えているため酸素が絶縁膜１０８を透過するが、添加後は絶縁膜１０８を透過しない。したがって、添加した酸素の大気中への脱離を抑制することができる。また、導電膜１０５ａ、１０５ｂおよび１０７の酸化および絶縁膜１０６へのダメージを抑制することができる。
また、酸素の添加を、例えばプラズマ処理法の場合、基板温度を２００℃以上４００℃以下、好ましくは３００℃以上３７０℃以下として酸素を添加すると、絶縁膜１０８への酸素添加と同時に絶縁膜１０３に酸素１０９を移動させ、その後、絶縁膜１０３から酸化物半導体１０４へ酸素１０９を移動させることができる（図７参照）。それにより、酸素添加後に加熱処理を行わずとも酸素を酸化物半導体中に移動させることができる。
図１３を用いてプラズマ処理法について説明する。基板１１０と対向する電極１１１ａと、基板１１０側の電極１１１ｂの間に酸素ガスを流し、電極１１１ａに交流電圧１１２ａを印加すると電極１１１ａと電極１１１ｂの間の酸素分子がイオン化され、電子が放出されることによりプラズマ１１３が発生する。電極１１１ａのみに電源を印加すると、電極１１１ａ表面に電子がたまることにより酸素イオンが電極１１１ａ表面付近に集中し、基板に向かって移動しない。そこで、基板側の電極１１１ｂに交流電圧１１２ｂを印加することにより、酸素イオンが基板側に向かって引きつけられ、交流電圧１１２ｂを印加しない場合より基板へのイオンの添加量を増加させることができる。
交流電圧１１２ｂの周波数は任意の値を取ることが可能であるが、周波数が低すぎると基板へのダメージが大きく、高すぎると酸素イオンを基板へ引きつける力が弱くなり酸素添加量が少なくなるので、１００ｋＨｚ以上１３．５６ＭＨｚ以下とするのが好ましく、３００ｋＨｚ以上５００ｋＨｚ以下とするのがより好ましい。
なお、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて絶縁膜を測定することで、酸素の放出量を測定することができる。例えば、絶縁膜１０３をＴＤＳにおいて測定した場合、酸素分子の放出量が８．０×１０１４個／ｃｍ２以上であることが好ましい。なお、ＴＤＳにおける被測定物の表面温度は、１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下である。
以上に示した方法などによって、図１に示すトランジスタ１００を作製することができる。この方法により、本実施の形態におけるトランジスタ１００の酸化物半導体１０４の酸素欠損を補填することができるため、トランジスタの電気特性を向上させることができる。
なお、本実施の形態におけるトランジスタは、酸化物半導体の上面と、ソース電極およびドレイン電極と、が接する構造（トップコンタクト型ともいう。）について示したが、これに限られない。例えば、酸化物半導体の下面と、ソース電極およびドレイン電極と、が接する構造（ボトムコンタクト型ともいう。）のトランジスタとしてもよい。
また、本実施の形態におけるトランジスタは、ゲート電極と、ソース電極およびドレイン電極と、が一部重畳する構造を示したが、これに限らない。例えば、ゲート電極と、ソース電極およびドレイン電極と、が重畳しない構造としてもよい。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置およびその作製方法について、図１４乃至図２０を参照して説明する。本実施の形態における半導体装置は、実施の形態１の半導体装置と、酸化物半導体２０４ｂの下部に絶縁膜２０４ａを、酸化物半導体２０４ｂの上部に絶縁膜２０４ｃを形成している点で異なる。
＜半導体装置の構成例＞
図１４（Ａ）は、本発明の一態様に係る半導体装置であるトランジスタ２００の上面図であり、図１４（Ｂ）は、図１４（Ａ）に示す鎖線Ｘ１−Ｘ２間における断面図であり、図１４（Ｃ）は、図１４（Ａ）に示す鎖線Ｙ１−Ｙ２間における断面図である。トランジスタ２００は、基板２０１上の絶縁膜２０３と、絶縁膜２０３上の絶縁膜２０４ａと、絶縁膜２０４ａ上の酸化物半導体２０４ｂと、絶縁膜２０３および酸化物半導体２０４ｂ上の、それぞれソース電極、ドレイン電極として機能する導電膜２０５ａ、２０５ｂと、酸化物半導体２０４ｂ、導電膜２０５ａおよび導電膜２０５ｂ上の絶縁膜２０４ｃと、絶縁膜２０４ｃ上の、ゲート絶縁膜として機能する絶縁膜２０６と、絶縁膜２０６上の、ゲート電極として機能する導電膜２０７と、導電膜２０５ａ、導電膜２０５ｂおよび導電膜２０７上の絶縁膜２０８と、を有する。
以下に、絶縁膜２０４ａ、酸化物半導体２０４ｂおよび絶縁膜２０４ｃについて詳細に説明する。なお、絶縁膜２０４ａ、酸化物半導体２０４ｂおよび絶縁膜２０４ｃ以外の構成要素は実施の形態１と同一とする。なお、絶縁膜２０４ａおよび絶縁膜２０４ｃの絶縁膜は、酸化物半導体と読み替えることができる場合がある。
＜酸化物半導体＞
酸化物半導体２０４ｂの上下に絶縁膜２０４ａおよび絶縁膜２０４ｃを配置することで、トランジスタの電気特性を向上させることができる場合がある。
酸化物半導体２０４ｂは、例えば、インジウムを含む酸化物半導体である。酸化物半導体２０４ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体２０４ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、マグネシウム、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体２０４ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、酸化物半導体２０４ｂは、インジウムを含む酸化物半導体に限定されない。酸化物半導体２０４ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
酸化物半導体２０４ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。酸化物半導体２０４ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
例えば、絶縁膜２０４ａおよび絶縁膜２０４ｃは、酸化物半導体２０４ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。酸化物半導体２０４ｂを構成する酸素以外の元素一種以上、または二種以上から絶縁膜２０４ａおよび絶縁膜２０４ｃが構成されるため、絶縁膜２０４ａと酸化物半導体２０４ｂとの界面、酸化物半導体２０４ｂと絶縁膜２０４ｃとの界面において、欠陥準位が形成されにくい。
絶縁膜２０４ａ、酸化物半導体２０４ｂおよび絶縁膜２０４ｃは、少なくともインジウムを含むと好ましい。なお、絶縁膜２０４ｃは、絶縁膜２０４ａと同種の酸化物を用いても構わない。ただし、絶縁膜２０４ａまたは／および絶縁膜２０４ｃがインジウムを含まなくても構わない場合がある。例えば、絶縁膜２０４ａまたは／および絶縁膜２０４ｃが酸化ガリウムであっても構わない。なお、絶縁膜２０４ａ、酸化物半導体２０４ｂおよび絶縁膜２０４ｃに含まれる各元素の原子数が、簡単な整数比にならなくても構わない。
酸化物半導体２０４ｂは、絶縁膜２０４ａおよび絶縁膜２０４ｃよりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体２０４ｂとして、絶縁膜２０４ａおよび絶縁膜２０４ｃより電子親和力が０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端とのエネルギー差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、絶縁膜２０４ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
このように、酸化物半導体２０４ｂの上下に絶縁膜２０４ａおよび絶縁膜２０４ｃを配置したトランジスタにおいて、ゲート電圧を印加すると、絶縁膜２０４ａ、酸化物半導体２０４ｂ、絶縁膜２０４ｃのうち、電子親和力の大きい酸化物半導体２０４ｂにチャネルが形成される。
ここで、絶縁膜２０４ａと酸化物半導体２０４ｂとの間には、絶縁膜２０４ａと酸化物半導体２０４ｂとの混合領域を有する場合がある。また、酸化物半導体２０４ｂと絶縁膜２０４ｃとの間には、酸化物半導体２０４ｂと絶縁膜２０４ｃとの混合領域を有する場合がある。混合領域は、欠陥準位密度が低くなる。そのため、絶縁膜２０４ａ、酸化物半導体２０４ｂおよび絶縁膜２０４ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド図となる（図１５参照。）。なお、絶縁膜２０４ａ、酸化物半導体２０４ｂおよび絶縁膜２０４ｃは、それぞれの界面を明確に判別することが難しい場合がある。
このとき、電子は絶縁膜２０４ａ中および絶縁膜２０４ｃ中ではなく、酸化物半導体２０４ｂ中を主として移動する。上述したように、絶縁膜２０４ａと酸化物半導体２０４ｂとの界面における欠陥準位密度、および酸化物半導体２０４ｂと絶縁膜２０４ｃとの界面における欠陥準位密度を低くすることによって、酸化物半導体２０４ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
トランジスタのオン電流を高くするためには、例えば、酸化物半導体２０４ｂの上面または下面（被形成面、ここでは絶縁膜２０４ａ）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
また、トランジスタのオン電流を高くするためには、絶縁膜２０４ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する絶縁膜２０４ｃとすればよい。一方、絶縁膜２０４ｃは、チャネルの形成される酸化物半導体２０４ｂへ、絶縁膜２０６などの隣接する絶縁膜を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、絶縁膜２０４ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する絶縁膜２０４ｃとすればよい。また、絶縁膜２０４ｃは、絶縁膜２０３などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、絶縁膜２０４ａは厚く、絶縁膜２０４ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する絶縁膜２０４ａとすればよい。絶縁膜２０４ａの厚さを厚くすることで、隣接する絶縁膜２０３と絶縁膜２０４ａとの界面から、チャネルの形成される酸化物半導体２０４ｂまでの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する絶縁膜２０４ａとすればよい。
酸化物半導体２０４ｂと絶縁膜２０４ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３以下のシリコン濃度となる領域を有する。また、酸化物半導体２０４ｂと絶縁膜２０４ｃとの間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３以下のシリコン濃度となる領域を有する。
また、酸化物半導体２０４ｂの水素濃度を低減するために、絶縁膜２０４ａおよび絶縁膜２０４ｃの水素濃度を低減すると好ましい。絶縁膜２０４ａおよび絶縁膜２０４ｃは、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、酸化物半導体２０４ｂの窒素濃度を低減するために、絶縁膜２０４ａおよび絶縁膜２０４ｃの窒素濃度を低減すると好ましい。絶縁膜２０４ａおよび絶縁膜２０４ｃは、ＳＩＭＳにおいて、１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
上述の絶縁膜２０４ａ、酸化物半導体２０４ｂおよび絶縁膜２０４ｃの３層構造は一例である。例えば、絶縁膜２０４ａまたは絶縁膜２０４ｃのない２層構造としても構わない。または、絶縁膜２０４ａの上もしくは下、または絶縁膜２０４ｃの上もしくは下に、絶縁膜２０４ａ、酸化物半導体２０４ｂおよび絶縁膜２０４ｃとして例示した半導体のいずれか一を有する４層構造としても構わない。または、絶縁膜２０４ａの上または下、絶縁膜２０４ｃの上または下のいずれか二箇所以上に、絶縁膜２０４ａ、酸化物半導体２０４ｂおよび絶縁膜２０４ｃとして例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
また、図１６に示すように、導電膜２０５ａおよび２０５ｂを、絶縁膜２０４ａの側面および酸化物半導体２０４ｂの側面に接触させない構造とすることもできる。この場合、酸化物半導体２０４ｂと導電膜２０７の接触面積が増加するので、スイッチング特性を向上させることができる。
＜半導体装置の作製方法＞
次に、本発明の一態様の半導体装置であるトランジスタ２００の作製方法について、図１７乃至図２０を用いて説明する。
図１７（Ａ）、図１８（Ａ）、図１９（Ａ）および図２０（Ａ）は、本発明の一態様に係るトランジスタ１００の作製方法を説明する上面図である。図１７（Ｂ）、図１８（Ｂ）、図１９（Ｂ）および図２０（Ｂ）は、それぞれ図１７（Ａ）、図１８（Ａ）、図１９（Ａ）および図２０（Ａ）に示す鎖線Ｘ１−Ｘ２間における断面図である。図１７（Ｃ）、図１８（Ｃ）、図１９（Ｃ）および図２０（Ｃ）は、それぞれ図１７（Ａ）、図１８（Ａ）、図１９（Ａ）および図２０（Ａ）に示す鎖線Ｙ１−Ｙ２間における断面図である。
まず、実施の形態１と同様に、下地膜として機能する絶縁膜２０３を形成する。
次に、絶縁膜２０４ａとなる絶縁膜を、例えばスパッタリング法により成膜する。その後、酸化物半導体２０４ｂとなる酸化物半導体を、前述の通り例えばスパッタリング法により成膜する。なお、前述の酸化物半導体の成膜法はスパッタリング法に限定されず、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などでもよい。
なお、絶縁膜２０４ａとなる絶縁膜の成膜と、酸化物半導体２０４ｂとなる酸化物半導体の成膜とを大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減することができる。
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、絶縁膜２０４ａとなる絶縁膜および酸化物半導体２０４ｂとなる酸化物半導体の水素濃度および酸素欠損を低減させることができる。加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸素ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸素ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、絶縁膜２０４ａとなる酸化物半導体および酸化物半導体２０４ｂとなる酸化物半導体の結晶性を高めることや、水素や水などの不純物を除去することなどができる。
次に、酸化物半導体２０４ｂとなる酸化物半導体上にレジストなどを形成し、該レジストを用いて加工し、絶縁膜２０４ａおよび酸化物半導体２０４ｂを形成する（図１７（Ａ）、（Ｂ）および（Ｃ）参照。）。
次に、例えばスパッタリング法により導電膜を成膜する。その後、導電膜上にレジストなどを形成し、該レジストを用いて加工し、ソース電極およびドレイン電極となる導電膜２０５ａおよび２０５ｂを形成する（図１８（Ａ）、（Ｂ）および（Ｃ）参照。）。なお、前述の導電膜の成膜法はスパッタリング法に限定されず、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などでもよい。
次に、絶縁膜２０４ｃとなる絶縁膜を、例えばスパッタリング法などにより成膜する。なお、前述の酸化物半導体の成膜法はスパッタリング法に限定されず、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などでもよい。絶縁膜２０４ｃとなる絶縁膜の成膜の前に、酸化物半導体２０４ｂ、導電膜２０５ａおよび導電膜２０５ｂの表面をエッチングしてもよい。例えば、希ガスを含むプラズマを用いてエッチングすることができる。その後、大気に暴露することなく連続で酸化物半導体を成膜することにより、絶縁膜２０４ａおよび酸化物半導体２０４ｂ、導電膜２０５ａおよび２０５ｂと、絶縁膜２０４ｃとの界面への不純物の混入を低減することができる。膜と膜との界面などに存在する不純物は、膜中の不純物よりも拡散しやすい場合がある。そのため、該不純物の混入を低減することにより、トランジスタに安定した電気特性を付与することができる。
次に、絶縁膜および導電膜を例えばＣＶＤ法により成膜し、該導電膜をリソグラフィおよびエッチング工程を行い加工して、ゲート電極として機能する導電膜２０７を形成する。そして、導電膜２０７の下に位置する絶縁膜２層をリソグラフィおよびエッチング工程により加工して、ゲート絶縁膜として機能する絶縁膜２０６と、絶縁膜２０６の下に位置する絶縁膜２０４ｃを形成する（図１９（Ａ）、（Ｂ）および（Ｃ）参照。）。なお、前述の絶縁膜および導電膜の成膜法はＣＶＤ法に限定されず、スパッタリング法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などでもよい。
次に、実施の形態１と同様に、ゲート電極として機能する導電膜２０７および保護絶縁膜として機能する絶縁膜２０８を形成し、絶縁膜２０８を通して酸素２０９を添加する（図２０（Ａ）、（Ｂ）および（Ｃ）参照。）。
以上に示した方法などによって、図１４に示すトランジスタ２００を作製することができる。この方法により、トランジスタ１００の場合と同様に、トランジスタ２００の絶縁膜２０４ａ、酸化物半導体２０４ｂおよび絶縁膜２０４ｃの酸素欠損を補填することができるため、トランジスタの電気特性を向上させることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置およびその作製方法について、図２１を参照して説明する。本実施の形態における半導体装置は、基板上にバックゲート電極として機能する導電膜を形成後、下地膜である絶縁膜を形成することにより、後述するｓ−ｃｈａｎｎｅｌ（ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ）構造をとる点が実施の形態１と異なる。
図２１（Ａ）は、本発明の一態様に係る半導体装置であるトランジスタ３００の上面図であり、図２１（Ｂ）は、図２１（Ａ）に示す鎖線Ｘ１−Ｘ２間における断面図であり、図２１（Ｃ）は、図２１（Ａ）に示す鎖線Ｙ１−Ｙ２間における断面図である。トランジスタ３００は、基板３０１上の導電膜３０２と、基板３０１および導電膜３０２上の絶縁膜３０３と、絶縁膜３０３上の酸化物半導体３０４と、絶縁膜３０３および酸化物半導体３０４上の、それぞれソース電極、ドレイン電極として機能する導電膜３０５ａ、導電膜３０５ｂと、酸化物半導体３０４、導電膜３０５ａおよび導電膜３０５ｂ上の、ゲート絶縁膜として機能する絶縁膜３０６と、絶縁膜３０６上のゲート電極として機能する導電膜３０７と、導電膜３０５ａ、導電膜３０５ｂおよび導電膜３０７上の絶縁膜３０８とを有する。
本実施の形態では、第２のゲート電極（バックゲート電極ともいう）として機能する導電膜３０２を形成後、絶縁膜３０３を形成する。絶縁膜３０３は実施の形態１で述べたような下地膜としての機能の他、導電膜３０２のゲート絶縁膜としての機能も有する。絶縁膜３０３形成後の工程は実施の形態１と同様である。
導電膜３０２としては、導電膜３０５ａ、導電膜３０５ｂ、および導電膜３０７と同様に、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた金属元素、または上述した金属元素を成分とする合金や化合物（窒化物など）などを用いてそれぞれ形成することができる。
また、導電膜３０２は、導電膜３０５ａ、導電膜３０５ｂ、および導電膜３０７と同様に、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などが挙げられる。
酸化物半導体３０４は、第１のゲート電極（フロントゲート電極ともいう）として機能する導電膜３０７と、第２のゲート電極として機能する導電膜３０２のそれぞれと対向するように位置し、２つのゲート電極として機能する導電膜に挟まれている。第２のゲート電極として機能する導電膜３０２のチャネル長方向の長さおよびチャネル幅方向の長さは、酸化物半導体３０４のチャネル長方向およびチャネル幅方向の長さよりもそれぞれ長く、酸化物半導体３０４の全体は、絶縁膜３０３を介して導電膜３０２に覆われている。
このような構成とすることで、トランジスタ３００に含まれる酸化物半導体３０４を、第１のゲート電極として機能する導電膜３０７および第２のゲート電極として機能する導電膜３０２の電界によって電気的に囲むことができる。トランジスタ３００のように、第１のゲート電極および第２のゲート電極の電界によって、チャネル領域が形成される酸化物半導体を電気的に囲むトランジスタのデバイス構造をｓ−ｃｈａｎｎｅｌ構造と呼ぶことができる。
トランジスタ３００は、ｓ−ｃｈａｎｎｅｌ構造を有するため、第１のゲート電極として機能する導電膜３０７によってチャネルを誘起させるための電界を効果的に酸化物半導体３０４に印加することができるため、トランジスタ３００の電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。
トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、酸化物半導体３０４の側面にもチャネルが形成される。したがって、酸化物半導体３０４が厚いほどチャネル形成領域は大きくなる。即ち、トランジスタのオン電流を高くすることができる。また、キャリアの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さくすることができる。
また、オン電流を高くすることが可能であるため、トランジスタ３００を微細化することが可能となる。したがって、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
また、トランジスタ３００は、第１のゲート電極として機能する導電膜３０７および第２のゲート電極として機能する導電膜３０２によって囲まれた構造を有するため、該トランジスタの機械的強度を高めることができる。
なお、本実施の形態におけるトランジスタ３００はトップゲート型のトランジスタを示しているが、ボトムゲート構造としてもよい。その場合、導電膜３０２はフロントゲートとして、導電膜３０７はバックゲートとして機能する。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。例えば、実施の形態２と本実施の形態を組み合わせ、酸化物半導体を３層構造としてバックゲートを有するトランジスタを作成することが可能である。
（実施の形態４）
本実施の形態では、本発明の一態様に係るトランジスタなどを利用した半導体装置の回路の一例について説明する。
＜ＣＭＯＳインバータ＞
図２２（Ａ）に示す回路図は、ｐチャネル型のトランジスタ１２００とｎチャネル型のトランジスタ１１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータの構成を示している。ｎチャネル型のトランジスタ１１００には、酸化物半導体を有するトランジスタを用いることが好ましい。それによって、ＣＭＯＳインバータ回路における消費電力を低減させることができる。
＜ＣＭＯＳアナログスイッチ＞
また図２２（Ｂ）に示す回路図は、トランジスタ１１００とトランジスタ１２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。ｎチャネル型のトランジスタ１１００には、酸化物半導体を有するトランジスタを用いることが好ましい。
＜半導体装置の構造１＞
図２３は、図２２（Ａ）に対応する半導体装置の断面図である。図２３に示す半導体装置は、トランジスタ１２００と、トランジスタ１１００とを有する。また、トランジスタ１１００は、トランジスタ１２００の上方に配置する。なお、トランジスタ１１００として、図１に示したトランジスタを用いた例を示しているが、本発明の一態様に係る半導体装置は、これに限定されるものではない。例えば、図１４または図２１に示したトランジスタなどを、トランジスタ１１００として用いても構わない。よって、トランジスタ１１００については、適宜上述したトランジスタについての記載を参酌する。
図２３に示すトランジスタ１２００は、半導体基板４１０を用いたトランジスタである。トランジスタ１２００は、半導体基板４００中の領域４１１ａおよび４１１ｂと、絶縁膜４１２と、導電膜４１３とを有する。
トランジスタ１２００において、領域４１１ａおよび４１１ｂは、ソース領域およびドレイン領域としての機能を有する。また、絶縁膜４１２は、ゲート絶縁膜としての機能を有する。また、導電膜４１３は、ゲート電極としての機能を有する。したがって、導電膜４１３に印加する電位によって、チャネル形成領域の抵抗を制御することができる。即ち、導電膜４１３に印加する電位によって、領域４１１ａと４１１ｂとのの導通・非導通を制御することができる。
半導体基板４１０としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などを用いればよい。好ましくは、半導体基板４１０として単結晶シリコン基板を用いる。
半導体基板４１０は、ｎ型の導電型を付与する不純物を有する半導体基板を用いる。ただし、半導体基板４１０として、ｐ型の導電型を付与する不純物を有する半導体基板を用いても構わない。その場合、トランジスタ１２００となる領域には、ｎ型の導電型を付与する不純物を有するウェルを配置すればよい。または、半導体基板４１０がｉ型であっても構わない。
半導体基板４１０の上面は、（１１０）面を有することが好ましい。こうすることで、トランジスタ１２００のオン特性を向上させることができる。
領域４１１ａおよび領域４１１ｂは、ｐ型の導電型を付与する不純物を有する領域である。このようにして、トランジスタ１２００はｐチャネル型トランジスタを構成する。
なお、トランジスタ１２００は、領域４１４などによって隣接するトランジスタと分離される。領域４１４は、絶縁性を有する領域である。
図２３に示す半導体装置は、絶縁膜４１５、４１６、４１７、４２４、４２５，４２６と、導電膜４１８ａ、４１８ｂ、４１８ｃ、４１９ａ、４１９ｂ、４１９ｃ、４２０ａ、４２０ｂ、４２１ａ、４２１ｂ、４２１ｃ、４２２ａ、４２２ｂ、４２２ｃ、４２２ｄ、４２３ａ、４２３ｂ、４２３ｃとを有する。
絶縁膜４１５は、トランジスタ１２００上に配置する。また、絶縁膜４１６は、絶縁膜４１５上に配置する。また、絶縁膜４１７は、絶縁膜４１６上に配置する。また、絶縁膜４２４は、絶縁膜４１７上に配置する。また、トランジスタ１１００は、絶縁膜４２４上に配置する。また、絶縁膜４２５は、トランジスタ１１００上に配置する。また、絶縁膜４２６は、絶縁膜４２５上に配置する。
絶縁膜４１５は、領域４１１ａに達する開口部と、領域４１１ｂに達する開口部と、導電膜４１３に達する開口部とを有する。また、開口部には、それぞれ導電膜４１８ａ、４１８ｂまたは４１８ｃが埋め込まれている。
また、絶縁膜４１６は、導電膜４１８ａに達する開口部と、導電膜４１８ｂに達する開口部と、導電膜４１８ｃに達する開口部とを有する。また、開口部には、それぞれ導電膜４１９ａ、４１９ｂまたは４１９ｃが埋め込まれている。
また、絶縁膜４１７は、導電膜４１９ｂに達する開口部と、導電膜４１９ｃに達する開口部とを有する。また、開口部には、それぞれ導電膜４２０ａまたは４２０ｂが埋め込まれている。
また、絶縁膜４２４は、トランジスタ１１００のチャネル形成領域と重なる開口部と、導電膜４２０ａに達する開口部と、導電膜４２０ｂに達する開口部とを有する。また、開口部には、それぞれ導電膜４２１ａ、４２１ｂまたは４２１ｃが埋め込まれている。
導電膜４２１ａは、トランジスタ１１００のゲート電極としての機能を有しても構わない。または、例えば、導電膜４２１ａに一定の電位を印加することで、トランジスタ１１００のしきい値電圧などの電気特性を制御しても構わない。
また、絶縁膜４２５は、トランジスタ１１００のソース電極またはドレイン電極の一方である導電膜４０５ｂを通って、導電膜４２１ｂに達する開口部と、トランジスタ１１００のソース電極またはドレイン電極の他方である導電膜４０５ａに達する開口部と、トランジスタ１１００のゲート電極である導電膜４０７に達する開口部と、導電膜４２１ｃに達する開口部とを有する。また、開口部には、それぞれ導電膜４２２ａ、４２２ｂ、４２２ｃまたは４２２ｄが埋め込まれている。ただし、それぞれの開口部は、さらにトランジスタ１１００などの構成要素のいずれかが有する開口部を介する場合がある。
また、絶縁膜４２６は、導電膜４２２ａに達する開口部と、導電膜４２２ｂおよび導電膜４２２ｄに達する開口部と、導電膜４２２ｃに達する開口部とを有する。また、開口部には、それぞれ導電膜４２３ａ、４２３ｂまたは４２３ｃが埋め込まれている。
絶縁膜４１５、４１６、４１７、４２４、４２５および４２６としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁膜を、単層で、または積層で用いればよい。例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
絶縁膜４１５、４１６、４１７、４２４、４２５および４２６の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁膜を有することが好ましい。トランジスタ１１００の近傍に、水素などの不純物および酸素をブロックする機能を有する絶縁膜を配置することによって、トランジスタ１１００の電気特性を安定にすることができる。
水素などの不純物および酸素をブロックする機能を有する絶縁膜としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁膜を、単層で、または積層で用いればよい。
導電膜４１８ａ、導電膜４１８ｂ、導電膜４１８ｃ、導電膜４１９ａ、導電膜４１９ｂ、導電膜４１９ｃ、導電膜４２０ａ、導電膜４２０ｂ、導電膜４２１ａ、導電膜４２１ｂ、導電膜４２１ｃ、導電膜４２２ａ、導電膜４２２ｂ、導電膜４２２ｃ、導電膜４２２ｄ、導電膜４２３ａ、導電膜４２３ｂおよび導電膜４２３ｃとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタル、白金、ストロンチウム、イリジウムおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電膜、銅およびチタンを含む導電膜、銅およびマンガンを含む導電膜、インジウム、スズおよび酸素を含む導電膜、チタンおよび窒素を含む導電膜などを用いてもよい。
なお、図２４に示す半導体装置は、図２３に示した半導体装置のトランジスタ１２００の構造が異なるのみである。よって、図２４に示す半導体装置については、図２３に示した半導体装置の記載を参酌する。具体的には、図２４に示す半導体装置は、トランジスタ１２００が、Ｆｉｎ型である場合を示している。トランジスタ１２００をＦｉｎ型とすることにより、実効的なチャネル幅が増大し、それによりトランジスタ１２００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ１２００のオフ特性を向上させることができる。
また、図２５に示す半導体装置は、図２３に示した半導体装置のトランジスタ１２００の構造が異なるのみである。よって、図２５に示す半導体装置については、図２３に示した半導体装置の記載を参酌する。具体的には、図２５に示す半導体装置は、トランジスタ１２００がＳＯＩ基板である半導体基板４１０に設けられた場合を示している。図２５には、絶縁膜４３１によって領域４３５が半導体基板４１０と分離されている構造を示す。半導体基板４１０としてＳＯＩ基板を用いることによって、パンチスルー現象などを抑制することができるためトランジスタ１２００のオフ特性を向上させることができる。なお、絶縁膜４３１は、半導体基板４１０を絶縁膜化させることによって形成することができる。例えば、絶縁膜４３１としては、酸化シリコンを用いることができる。
図２３乃至図２５に示した半導体装置は、半導体基板を用いてｐチャネル型トランジスタを作製し、その上方にｎチャネル型トランジスタを作製するため、素子の占有面積を縮小することができる。即ち、半導体装置の集積度を高くすることができる。また、ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを同一の半導体基板を用いて作製した場合と比べて、工程を簡略化することができるため、半導体装置の生産性を高くすることができる。また、半導体装置の歩留まりを高くすることができる。また、ｐチャネル型トランジスタは、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域、シャロートレンチ構造、歪み設計などの複雑な工程を省略できる場合がある。そのため、ｎチャネル型トランジスタを、半導体基板を用いて作製する場合と比べて、生産性および歩留まりを高くすることができる場合がある。
＜記憶装置１＞
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図２６に示す。
図２６に示す半導体装置は、第１、第２、第３の半導体を用いたトランジスタ２２００、２３００および２４００と、容量素子２５００および２６００を有している。なお、トランジスタ２３００および２４００としては、上述したトランジスタを用いることができる。
トランジスタ２３００および２４００は、オフ電流の小さいトランジスタが好ましい。トランジスタ２３００および２４００は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジスタ２３００および２４００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
図２６において、第１の配線２００１はトランジスタ２２００のソースと接続され、第２の配線２００２はトランジスタ２２００のドレインと接続される。第３の配線２００３はトランジスタ２３００の、第４の配線２００４はトランジスタ２４００のソースまたはドレインの一方と接続される。また、第５の配線３００５はトランジスタ２４００のゲートと接続されている。そして、トランジスタ２２００と２３００のゲート、およびトランジスタ２３００と２４００のソース、ドレインの他方は、容量素子２５００および２６００の電極の一方と接続されている。また、第６の配線２００６は容量素子２５００の、第７の配線２００７は容量素子２６００の電極の他方と接続されている。
図２６に示す半導体装置は、トランジスタ２２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第５の配線２００５の電位を、トランジスタ２４００が導通状態となる電位にして、トランジスタ２４００を導通状態とする。これにより、第４の配線２００４の電位が、トランジスタ２３００のゲート、および容量素子２５００の電極の一方と接続するノードＦＧ１に与えられる。即ち、トランジスタ２３００のゲートには、所定の電荷が与えられる（書き込み）。これにより、トランジスタ２３００も導通状態となり、第３の配線２００３の電位が、トランジスタ２２００のゲート、および容量素子２６００の電極の一方と接続するノードＦＧ２に与えられる。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第５の配線２００５の電位を、トランジスタ２４００が非導通状態となる電位にして、トランジスタ２４００を非導通状態とすることにより、ノードＦＧ１に電荷が保持される（保持）。これにより、トランジスタ２３００も非導通状態となり、ノードＦＧ２にも電荷が保持される。
トランジスタ２３００および２４００のオフ電流が小さいため、ノードＦＧ１およびＦＧ２の電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線２００１に所定の電位（定電位）を与えた状態で、第６の配線２００６および第７の配線２００７に適切な電位（読み出し電位）を与えると、第２の配線２００２は、ノードＦＧ１およびＦＧ２に保持された電荷量に応じた電位をとる。これは、トランジスタ２２００をｎチャネル型とすると、トランジスタ２２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、Ｌｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ２２００を「導通状態」とするために必要な第７の配線２００７の電位および、トランジスタ２３００を「導通状態」とするために必要な第６の配線２００６の電位をいうものとする。したがって、第６の配線２００６および第７の配線２００７の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧ１およびＦＧ２に与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧ１およびＦＧ２にＨｉｇｈレベル電荷が与えられていた場合には、第６の配線２００６および第７の配線２００７の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ２３００および２２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第６の配線２００６および第７の配線２００７の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ２３００および２２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧ１およびＦＧ２に保持されている情報を読み出すことができる。
なお、トランジスタを３個、容量素子を２個用いた記憶素子について説明したが、これに限られない。トランジスタ２個および容量素子１個による構成でも良く、また、さらに多くのトランジスタおよび容量素子を用いた構成としてもよい。トランジスタおよび容量素子の個数が多いほど記憶容量が増加する。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。ほかのメモリセルの情報を読み出さないためには、ノードＦＧ１およびＦＧ２に与えられた電荷によらずトランジスタ２２００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第６の配線２００６および第７の配線２００７に与えればよい。または、ノードＦＧ１およびＦＧ２に与えられた電荷によらずトランジスタ２２００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第６の配線２００６および第７の配線２００７に与えればよい。
＜半導体装置の構造２＞
図２７は、図２６に対応する半導体装置の断面図である。図２７に示す半導体装置は、トランジスタ２２００、２３００、２４００と、容量素子２５００および２６００を有する。また、トランジスタ２３００および容量素子２６００はトランジスタ２２００の上方に、トランジスタ２４００および容量素子２５００はトランジスタ２３００および容量素子２６００の上方にそれぞれ配置する。なお、トランジスタ２３００および２４００としては、上述したトランジスタ１１００についての記載を参照する。また、トランジスタ２２００としては、図２３に示したトランジスタ１２００についての記載を参照する。なお、図２３では、トランジスタ１２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ２２００がｎチャネル型トランジスタであっても構わない。
図２７に示すトランジスタ２２００は、半導体基板４１０を用いたトランジスタである。トランジスタ１２００は、半導体基板４００中の領域４１１ａおよび４１１ｂと、絶縁膜４１２と、導電膜４１３とを有する。
図２７に示す半導体装置は、絶縁膜４１５、４１６、４１７、４２４、４２５、４２６、４３１、４３２、４３３、４３４と、導電膜４１８ａ、４１８ｂ、４１８ｃ、４１９ａ、４１９ｂ、４１９ｃ、４２０ａ、４２０ｂ、４２１ａ、４２１ｂ、４２１ｃ、４２２ａ、４２２ｂ、４２２ｃ、４２２ｄ、４２３ａ、４２３ｂ、４２３ｃ、４２３ｄ、４２７ａ、４２７ｂ、４２８ａ、４２８ｂ、４２９ａ、４２９ｂ、４２９ｃ、４２９ｄ、４３０ａ、４３０ｂ、４３０ｃ、４３０ｄとを有する。
絶縁膜４１５は、トランジスタ２２００上に配置する。また、絶縁膜４１６は、絶縁膜４１５上に配置する。また、絶縁膜４１７は、絶縁膜４１６上に配置する。また、絶縁膜４２４は、絶縁膜４１７上に配置する。また、トランジスタ２３００および容量素子２６００は、絶縁膜４２４上に配置する。また、絶縁膜４２５は、トランジスタ２３００および容量素子２６００上に配置する。また、絶縁膜４２６は、絶縁膜４２５上に配置する。また、絶縁膜４３１は、絶縁膜４２６上に配置する。また、絶縁膜４３２は、絶縁膜４３１上に配置する。また、トランジスタ２４００および容量素子２５００は、絶縁膜４３２上に配置する。また、絶縁膜４３３は、トランジスタ２４００および容量素子２５００上に配置する。また、絶縁膜４３４は絶縁膜４３３上に配置する。
絶縁膜４１５は、領域４１１ａに達する開口部と、領域４１１ｂに達する開口部と、導電膜４１３に達する開口部とを有する。また、開口部には、それぞれ導電膜４１８ａ、４１８ｂまたは４１８ｃが埋め込まれている。
また、絶縁膜４１６は、導電膜４１８ａに達する開口部と、導電膜４１８ｂに達する開口部と、導電膜４１８ｃに達する開口部とを有する。また、開口部には、それぞれ導電膜４１９ａ、４１９ｂまたは４１９ｃが埋め込まれている。
また、絶縁膜４１７は、導電膜４１９ｂに達する開口部と、導電膜４１９ｃに達する開口部とを有する。また、開口部には、それぞれ導電膜４２０ａまたは４２０ｂが埋め込まれている。
また、絶縁膜４２４は、導電膜４２０ａに達する開口部と、トランジスタ２３００のチャネル形成領域と重なる開口部と、導電膜４２０ｂに達する開口部とを有する。また、開口部には、それぞれ導電膜４２１ａ、４２１ｂまたは４２１ｃが埋め込まれている。
また、絶縁膜４２５は、トランジスタ２３００のソース電極またはドレイン電極の一方である導電膜４０５ａと絶縁膜５０６ａを介して重なる導電膜５０７ａに達する開口部と、トランジスタ２３００のゲート電極である導電膜４０７ａに達する開口部と、トランジスタ２３００のソース電極またはドレイン電極の他方である導電膜４０５ｂを通って、導電膜４２１ｂに達する開口部と、導電膜４０５ａを通って、導電膜４２１ｃに達する開口部とを有する。また、開口部には、それぞれ導電膜４２３ａ、導電膜４２３ｂ、導電膜４２３ｃまたは導電膜４２３ｄが埋め込まれている。ただし、それぞれの開口部は、さらにトランジスタ２３００などの構成要素のいずれかが有する開口部を介する場合がある。
また、絶縁膜４２６は、導電膜４２２ａに達する開口部と、導電膜４２２ｂに達する開口部と、導電膜４２２ｃに達する開口部と、導電膜４２２ｄに達する開口部とを有する。また、開口部には、それぞれ導電膜４２３ａ、導電膜４２３ｂ、導電膜４２３ｃまたは導電膜４２３ｄが埋め込まれている。
また、絶縁膜４３１は、導電膜４２３ｂに達する開口部と、導電膜４２３ｃに達する開口部とを有する。また、開口部には、それぞれ導電膜４２７ａまたは４２７ｂが埋め込まれている。
また、絶縁膜４３２は、トランジスタ２４００のチャネル形成領域と重なる開口部と、導電膜４２７ａに達する開口部と、導電膜４２７ｂに達する開口部とを有する。また、開口部には、それぞれ導電膜４２８ａ、４２８ｂまたは４２８ｃが埋め込まれている。
また、絶縁膜４３３は、トランジスタ２４００のソース電極またはドレイン電極の一方である導電膜４０５ｃと絶縁膜５０６ｂを介して重なる導電膜５０７ｂに達する開口部と、導電膜４０５ｃを通って、導電膜４２８ａに達する開口部と、トランジスタ２４００のゲート電極である導電膜４０７ｂに達する開口部と、トランジスタ２４００のソース電極またはドレイン電極の他方である導電膜４０５ｄを通って、導電膜４２８ｃに達する開口部とを有する。また、開口部には、それぞれ導電膜４２３ａ、導電膜４２３ｂ、導電膜４２３ｃまたは導電膜４２３ｄが埋め込まれている。ただし、それぞれの開口部は、さらにトランジスタ２３００などの構成要素のいずれかが有する開口部を介する場合がある。
また、絶縁膜４３４は、導電膜４２９ａに達する開口部と、導電膜４２９ｂに達する開口部と、導電膜４２９ｃに達する開口部と、導電膜４２９ｄに達する開口部とを有する。また、開口部には、それぞれ導電膜４３０ａ、導電膜４３０ｂ、導電膜４３０ｃまたは導電膜４３０ｄが埋め込まれている。
絶縁膜４１５、４１６、４１７、４２４、４２５、４２６、４３１、４３２、４３３、４３４の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁膜を有することが好ましい。トランジスタ２３００および２４００の近傍に、水素などの不純物および酸素をブロックする機能を有する絶縁膜を配置することによって、トランジスタ２３００および２４００の電気特性を安定にすることができる。
導電膜４２１ａおよび４２８ｂは、トランジスタ２３００および２４００のボトムゲート電極としての機能を有しても構わない。または、例えば、導電膜４２１ａおよび４２８ｂに一定の電位を印加することで、トランジスタ２３００および２４００のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電膜４２１ａとトランジスタ２３００のトップゲート電極である導電膜４０７ａと、導電膜４２８ｂとトランジスタ２４００のトップゲート電極である導電膜４０７ｂとを接続しても構わない。こうすることで、トランジスタ２３００および２４００のオン電流を大きくすることができる。また、パンチスルー現象を抑制することができるため、トランジスタ２３００および２４００の飽和領域における電気特性を安定にすることができる。
導電膜４３０ａ、４３０ｂ、４３０ｃ、４３０ｄとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタル、白金、ストロンチウム、イリジウムおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電膜、銅およびチタンを含む導電膜、銅およびマンガンを含む導電膜、インジウム、スズおよび酸素を含む導電膜、チタンおよび窒素を含む導電膜などを用いてもよい。
トランジスタ２２００のソースまたはドレインは、導電膜４１８ｂ、４１９ｂ、４２０ａ、４２１ｂおよび４２２ｃを介してトランジスタ２３００のソース電極またはドレイン電極の一方である導電膜４０５ｂと接続する。また、トランジスタ２２００のゲート電極である導電膜４１３は、導電膜４１８ｃ、４１９ｃ、４２０ｂ、４２１ｃおよび４２２ｄを介してトランジスタ２３００のソース電極またはドレイン電極の他方である導電膜４０５ａと接続する。
トランジスタ２３００のソースまたはドレインは、導電膜４２２ｃ、４２３ｂ、４２７ｂ、４２８ｃおよび４２９ｄを介してトランジスタ２４００のソース電極またはドレイン電極の一方である導電膜４０５ｄと接続する。また、トランジスタ２３００のゲート電極である導電膜４０７ａは、導電膜４２２ｂ、４２３ｂ、４２７ａ、４２８ａ、４２９ｂおよび４３０ｂを介してトランジスタ２４００のソース電極またはドレイン電極の他方である導電膜４０５ｃと接続する。
容量素子２６００は、トランジスタ２３００のソース電極またはドレイン電極の他方と接続する電極と、導電膜５０７ａと、絶縁膜５０６ａとを有する。なお、絶縁膜５０６ａは、トランジスタ２３００のゲート絶縁膜として機能する絶縁膜４０６ａと同一工程を経て形成できるため、生産性を高めることができて好ましい場合がある。また、導電膜５０７ａとして、トランジスタ２３００のゲート電極として機能する導電膜４０７ａと同一工程を経て形成した層を用いると、生産性を高めることができて好ましい場合がある。
容量素子２５００は、トランジスタ２４００のソース電極またはドレイン電極の他方と接続する電極と、導電膜５０７ｂと、絶縁膜５０６ｂとを有する。なお、絶縁膜５０６ｂは、トランジスタ２４００のゲート絶縁膜として機能する絶縁膜４０６ｂと同一工程を経て形成できるため、生産性を高めることができて好ましい場合がある。また、導電膜５０７ｂとして、トランジスタ２３００のゲート電極として機能する導電膜４０７ｂと同一工程を経て形成した層を用いると、生産性を高めることができて好ましい場合がある。
そのほかの構造については、適宜図２３などについての記載を参酌することができる。
なお、図２８に示す半導体装置は、図２７に示した半導体装置のトランジスタ２２００の構造が異なるのみである。よって、図２８に示す半導体装置については、図２７に示した半導体装置の記載を参酌する。具体的には、図２８に示す半導体装置は、トランジスタ２２００がＦｉｎ型である場合を示している。Ｆｉｎ型であるトランジスタ２２００については、図２４に示したトランジスタ２２００の記載を参照する。なお、図２４では、トランジスタ１２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ２２００がｎチャネル型トランジスタであっても構わない。
また、図２９に示す半導体装置は、図２７に示した半導体装置のトランジスタ２２００の構造が異なるのみである。よって、図２９に示す半導体装置については、図２７に示した半導体装置の記載を参酌する。具体的には、図２９に示す半導体装置は、トランジスタ２２００がＳＯＩ基板である半導体基板４１０に設けられた場合を示している。ＳＯＩ基板である半導体基板４１０に設けられたトランジスタ２２００については、図２５に示したトランジスタ１２００の記載を参照する。なお、図２５では、トランジスタ１２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ２２００がｎチャネル型トランジスタであっても構わない。
なお、トランジスタ２２００、２３００および２４００の３層積層構造としたが、トランジスタ２４００の上部にさらにトランジスタを積層させ、４層以上としても構わない。また、トランジスタ２２００および２３００の２層積層構造としても構わない。
＜ＣＰＵ＞
以下では、上述したトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵについて説明する。
図３０は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
図３０に示すＣＰＵは、基板３１９０上に、ＡＬＵ３１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ３１９２、インストラクションデコーダ３１９３、インタラプトコントローラ３１９４、タイミングコントローラ３１９５、レジスタ３１９６、レジスタコントローラ３１９７、バスインターフェース３１９８、書き換え可能なＲＯＭ３１９９、およびＲＯＭインターフェース３１８９を有している。基板３１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ３１９９およびＲＯＭインターフェース３１８９は、別チップに設けてもよい。もちろん、図３０に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３０に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース３１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ３１９３に入力され、デコードされた後、ＡＬＵコントローラ３１９２、インタラプトコントローラ３１９４、レジスタコントローラ３１９７、タイミングコントローラ３１９５に入力される。
ＡＬＵコントローラ３１９２、インタラプトコントローラ３１９４、レジスタコントローラ３１９７、タイミングコントローラ３１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ３１９２は、ＡＬＵ３１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ３１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ３１９７は、レジスタ３１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ３１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ３１９５は、ＡＬＵ３１９１、ＡＬＵコントローラ３１９２、インストラクションデコーダ３１９３、インタラプトコントローラ３１９４、およびレジスタコントローラ３１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ３１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図３０に示すＣＰＵでは、レジスタ３１９６に、メモリセルが設けられている。レジスタ３１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
図３０に示すＣＰＵにおいて、レジスタコントローラ３１９７は、ＡＬＵ３１９１からの指示に従い、レジスタ３１９６における保持動作の選択を行う。即ち、レジスタ３１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ３１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ３１９６内のメモリセルへの電源電圧の供給を停止することができる。
図３１は、レジスタ３１９６として用いることのできる記憶素子３２００の回路図の一例である。記憶素子３２００は、電源遮断で記憶データが揮発する回路３２０１と、電源遮断で記憶データが揮発しない回路３２０２と、スイッチ３２０３と、スイッチ３２０４と、論理素子３２０６と、容量素子３２０７と、選択機能を有する回路３２２０とを有する。回路３２０２は、容量素子３２０８と、トランジスタ３２０９と、トランジスタ３２１０と、容量素子３２１６と、トランジスタ３２１７を有する。なお、記憶素子３２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路３２０２には、上述した記憶装置を用いることができる。記憶素子３２００への電源電圧の供給が停止した際、回路３２０２のトランジスタ３２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ３２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ３２０９のゲートが抵抗などの負荷を介して接地される構成とする。
スイッチ３２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ３２１３を用いて構成され、スイッチ３２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ３２１４を用いて構成した例を示す。ここで、スイッチ３２０３の第１の端子はトランジスタ３２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ３２１３のソースとドレインの他方に対応し、スイッチ３２０３はトランジスタ３２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ３２１３の導通状態または非導通状態）が選択される。スイッチ３２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ３２０４の第２の端子はトランジスタ３２１４のソースとドレインの他方に対応し、スイッチ３２０４はトランジスタ３２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ３２１４の導通状態または非導通状態）が選択される。
トランジスタ３２０９のソースとドレインの一方は、容量素子３２０８の一対の電極のうちの一方、およびトランジスタ３２１０のゲートと接続される。ここで、接続部分をノードＭ２とする。また、トランジスタ３２１０のソースとドレインの一方は、容量素子３２１６の一対の電極のうちの一方、およびトランジスタ３２１７のゲートと接続される。ここで、接続部分をノードＭ３とする。また、トランジスタ３２１７のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ３２０３の第１の端子（トランジスタ３２１３のソースとドレインの一方）と接続される。スイッチ３２０３の第２の端子（トランジスタ３２１３のソースとドレインの他方）はスイッチ３２０４の第１の端子（トランジスタ３２１４のソースとドレインの一方）と接続される。スイッチ３２０４の第２の端子（トランジスタ３２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と接続される。スイッチ３２０３の第２の端子（トランジスタ３２１３のソースとドレインの他方）と、スイッチ３２０４の第１の端子（トランジスタ３２１４のソースとドレインの一方）と、論理素子３２０６の入力端子と、容量素子３２０７の一対の電極のうちの一方とは互いに接続される。ここで、接続部分をノードＭ１とする。容量素子３２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤなど）または高電源電位（ＶＤＤなど）が入力される構成とすることができる。容量素子３２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と接続される。容量素子３２０８および３２１６の一対の電極のうちの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と接続される。
なお、容量素子３２０７、３２０８および３２１６は、トランジスタや配線の寄生容量などを積極的に利用することによって省略することも可能である。
トランジスタ３２０９のゲートには、制御信号ＷＥが入力される。スイッチ３２０３およびスイッチ３２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ３２０９のソースとドレインの他方には、回路３２０１に保持されたデータに対応する信号が入力される。図３１では、回路３２０１から出力された信号が、トランジスタ３２０９のソースとドレインの他方に入力される例を示した。スイッチ３２０３の第２の端子（トランジスタ３２１３のソースとドレインの他方）から出力される信号は、論理素子３２０６によってその論理値が反転された反転信号となり、回路３２２０を介して回路３２０１に入力される。
なお、図３１では、スイッチ３２０３の第２の端子（トランジスタ３２１３のソースとドレインの他方）から出力される信号は、論理素子３２０６および回路３２２０を介して回路３２０１に入力する例を示したがこれに限定されない。スイッチ３２０３の第２の端子（トランジスタ３２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路３２０１に入力されてもよい。例えば、回路３２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ３２０３の第２の端子（トランジスタ３２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図３１において、記憶素子３２００に用いられるトランジスタのうち、トランジスタ３２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板３１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子３２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子３２００は、トランジスタ３２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板３１９０にチャネルが形成されるトランジスタとすることもできる。
図３１における回路３２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子３２０６としては、例えばインバータやクロックドインバータなどを用いることができる。
本発明の一態様に係る半導体装置では、記憶素子３２００に電源電圧が供給されない間は、回路３２０１に記憶されていたデータを、回路３２０２に設けられた容量素子３２０８および３２１６によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ３２０９および３２１０として用いることによって、記憶素子３２００に電源電圧が供給されない間も容量素子３２０８および３２１６にそれぞれ保持された信号は長期間にわたり保たれる。こうして、記憶素子３２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ３２０３およびスイッチ３２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路３２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路３２０２において、容量素子３２０８および３２１６によって保持された信号はトランジスタ３２１０および３２１７のゲートに入力される。そのため、記憶素子３２００への電源電圧の供給が再開された後、容量素子３２０８および３２１６によって保持された信号を、トランジスタ３２１０および３２１７の状態（導通状態、または非導通状態）にそれぞれ変換して、回路３２０２から読み出すことができる。それ故、容量素子３２０８および３２１６に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子３２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
記憶素子３２００をＣＰＵに用いる例として説明したが、記憶素子３２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）などのＬＳＩ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
＜撮像装置＞
以下では、本発明の一態様に係る撮像装置について説明する。
図３２（Ａ）は、本発明の一態様に係る撮像装置６００の例を示す平面図である。撮像装置６００は、画素部６１０と、画素部６１０を駆動するための周辺回路６６０と、周辺回路６７０、周辺回路６８０と、周辺回路６９０とを有する。画素部６１０は、ｐ行ｑ列（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素６１１を有する。周辺回路６６０、周辺回路６７０、周辺回路６８０および周辺回路６９０は、それぞれ複数の画素６１１に接続し、複数の画素６１１を駆動するための信号を供給する機能を有する。なお、本明細書等において、周辺回路６６０、周辺回路６７０、周辺回路６８０および周辺回路６９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある。例えば、周辺回路６６０は周辺回路の一部といえる。
また、撮像装置６００は、光源６９１を有することが好ましい。光源６９１は、検出光Ｐ１を放射することができる。
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。また、周辺回路は、画素部６１０を形成する基板上に配置してもよい。また、周辺回路は、その一部または全部をＩＣ等の半導体装置で実装してもよい。なお、周辺回路は、周辺回路６６０、周辺回路６７０、周辺回路６８０および周辺回路６９０のいずれか一以上を省略してもよい。
また、図３２（Ｂ）に示すように、撮像装置６００が有する画素部６１０において、画素６１１を傾けて配置してもよい。画素６１１を傾けて配置することにより、行方向および列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置６００における撮像の品質をより高めることができる。
＜画素の構成例１＞
撮像装置６００が有する１つの画素６１１を複数の副画素６１２で構成し、それぞれの副画素６１２に特定の波長帯域の光を透過するフィルタ（カラーフィルタ）を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。
図３３（Ａ）は、カラー画像を取得するための画素６１１の一例を示す平面図である。図３３（Ａ）に示す画素６１１は、赤（Ｒ）の波長帯域を透過するカラーフィルタが設けられた副画素６１２（以下、「副画素６１２Ｒ」ともいう）、緑（Ｇ）の波長帯域を透過するカラーフィルタが設けられた副画素６１２（以下、「副画素６１２Ｇ」ともいう）および青（Ｂ）の波長帯域を透過するカラーフィルタが設けられた副画素６１２（以下、「副画素６１２Ｂ」ともいう）を有する。副画素６１２は、フォトセンサとして機能させることができる。
副画素６１２（副画素６１２Ｒ、副画素６１２Ｇ、および副画素６１２Ｂ）は、配線６３１、６４７、配線６４８、配線６４９、配線６５０と電気的に接続される。また、副画素６１２Ｒ、副画素６１２Ｇ、および副画素６１２Ｂは、それぞれが独立した配線６５３に接続している。また、本明細書等において、例えばｎ行目の画素６１１に接続された配線６４８および配線６４９を、それぞれ配線６４８［ｎ］および配線６４９［ｎ］と記載する。また、例えばｍ列目の画素６１１に接続された配線６５３を、配線６５３［ｍ］と記載する。なお、図３３（Ａ）において、ｍ列目の画素６１１が有する副画素６１２Ｒに接続する配線６５３を配線６５３［ｍ］Ｒ、副画素６１２Ｇに接続する配線６５３を配線６５３［ｍ］Ｇ、および副画素６１２Ｂに接続する配線６５３を配線６５３［ｍ］Ｂと記載している。副画素６１２は、上記配線を介して周辺回路と電気的に接続される。
また、撮像装置６００は、隣接する画素６１１の、同じ波長帯域を透過するカラーフィルタが設けられた副画素６１２同士がスイッチを介して電気的に接続する構成を有する。図３３（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に配置された画素６１１が有する副画素６１２と、該画素６１１に隣接するｎ＋１行ｍ列に配置された画素６１１が有する副画素６１２の接続例を示す。図３３（Ｂ）において、ｎ行ｍ列に配置された副画素６１２Ｒと、ｎ＋１行ｍ列に配置された副画素６１２Ｒがスイッチ６０１を介して接続されている。また、ｎ行ｍ列に配置された副画素６１２Ｇと、ｎ＋１行ｍ列に配置された副画素６１２Ｇがスイッチ６０２を介して接続されている。また、ｎ行ｍ列に配置された副画素６１２Ｂと、ｎ＋１行ｍ列に配置された副画素６１２Ｂがスイッチ６０３を介して接続されている。
なお、副画素６１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素６１１に３種類の異なる波長帯域の光を検出する副画素６１２を設けることで、フルカラー画像を取得することができる。
または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設けられた副画素６１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副画素６１２を有する画素６１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素６１２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素６１２を有する画素６１１を用いてもよい。１つの画素６１１に４種類の異なる波長帯域の光を検出する副画素６１２を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、図３３（Ａ）において、赤の波長帯域を検出する副画素６１２、緑の波長帯域を検出する副画素６１２、および青の波長帯域を検出する副画素６１２の画素数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素６１１に設ける副画素６１２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長帯域を検出する副画素６１２を２つ以上設けることで、冗長性を高め、撮像装置６００の信頼性を高めることができる。
また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置６００を実現することができる。
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和することを防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素６１１にレンズを設けてもよい。ここで、図３４の断面図を用いて、画素６１１、フィルタ６５４、レンズ６５５の配置例を説明する。レンズ６５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具体的には、図３４（Ａ）に示すように、画素６１１に形成したレンズ６５５、フィルタ６５４（フィルタ６５４Ｒ、フィルタ６５４Ｇおよびフィルタ６５４Ｂ）、および画素回路６３０等を通して光６５６を光電変換素子６２０に入射させる構造とすることができる。
ただし、鎖線で囲んだ領域に示すように、矢印で示す光６５６の一部が配線６５７の一部によって遮光されてしまうことがある。したがって、図３４（Ｂ）に示すように光電変換素子６２０側にレンズ６５５およびフィルタ６５４を配置して、光電変換素子６２０が光６５６を効率良く受光させる構造が好ましい。光電変換素子６２０側から光６５６を光電変換素子６２０に入射させることで、検出感度の高い撮像装置６００を提供することができる。
図３４に示す光電変換素子６２０として、ｐｎ型接合またはｐｉｎ型の接合が形成された光電変換素子を用いてもよい。
また、光電変換素子６２０を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。
例えば、光電変換素子６２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、Ｘ線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子６２０を実現できる。
ここで、撮像装置６００が有する１つの画素６１１は、図３３に示す副画素６１２に加えて、第１のフィルタを有する副画素６１２を有してもよい。
＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。
図３５（Ａ）、図３５（Ｂ）は、撮像装置を構成する素子の断面図である。図３５（Ａ）に示す撮像装置は、シリコン基板７００に設けられたシリコンを用いたトランジスタ７５１、トランジスタ７５１上に積層して配置された酸化物半導体を用いたトランジスタ７５２およびトランジスタ７５３、ならびにシリコン基板７００に設けられたフォトダイオード７６０を含む。各トランジスタおよびフォトダイオード７６０は、種々のプラグ７７０および配線７７１と電気的な接続を有する。また、フォトダイオード７６０のアノード７６１は、低抵抗領域７６３を介してプラグ７７０と電気的に接続を有する。
また撮像装置は、シリコン基板７００に設けられたトランジスタ７５１およびフォトダイオード７６０を有する層７１０と、層７１０と接して設けられ、配線７７１を有する層７２０と、層７２０と接して設けられ、トランジスタ７５２およびトランジスタ７５３を有する層７３０と、層７３０と接して設けられ、配線７７２および配線７７３を有する層７４０を備えている。
なお図３５（Ａ）の断面図の一例では、シリコン基板７００において、トランジスタ７５１が形成された面とは逆側の面にフォトダイオード７６０の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード７６０の受光面をトランジスタ７５１が形成された面と同じとすることもできる。
なお、トランジスタを用いて画素を構成する場合には、層７１０を、トランジスタを有する層とすればよい。または層７１０を省略し、トランジスタのみで画素を構成してもよい。
なおトランジスタを用いて画素を構成する場合には、層７３０を省略すればよい。層７３０を省略した断面図の一例を図３５（Ｂ）に示す。
なお、シリコン基板７００は、ＳＯＩ基板であってもよい。また、シリコン基板７００に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウムまたは有機半導体を有する基板を用いることもできる。
ここで、トランジスタ７５１およびフォトダイオード７６０を有する層７１０と、トランジスタ７５２およびトランジスタ７５３を有する層７３０との間には絶縁膜７８０が設けられる。ただし、絶縁膜７８０の位置は限定されない。
トランジスタ７５１のチャネル形成領域近傍に設けられる絶縁膜中の水素はシリコンのダングリングボンドを終端し、トランジスタ７５１の信頼性を向上させる効果がある。一方、トランジスタ７５２およびトランジスタ７５３などの近傍に設けられる絶縁膜中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ７５２およびトランジスタ７５３などの信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジスタを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁膜７８０を設けることが好ましい。絶縁膜７８０より下層に水素を閉じ込めることで、トランジスタ７５１の信頼性が向上させることができる。さらに、絶縁膜７８０より下層から、絶縁膜７８０より上層に水素が拡散することを抑制できるため、トランジスタ７５２およびトランジスタ７５３などの信頼性を向上させることができる。
絶縁膜７８０としては、例えば、酸素または水素をブロックする機能を有する絶縁膜を用いる。
また、図３５（Ａ）の断面図において、層７１０に設けるフォトダイオード７６０と、層７３０に設けるトランジスタとを重なるように形成することができる。そうすると、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
また、図３６（Ａ１）および図３６（Ｂ１）に示すように、撮像装置の一部または全部を湾曲させてもよい。図３６（Ａ１）は、撮像装置を同図中の鎖線Ｘ１−Ｘ２の方向に湾曲させた状態を示している。図３６（Ａ２）は、図３６（Ａ１）中の鎖線Ｘ１−Ｘ２で示した部位の断面図である。図３６（Ａ３）は、図３６（Ａ１）中の鎖線Ｙ１−Ｙ２で示した部位の断面図である。
図３６（Ｂ１）は、撮像装置を同図中の鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同図中の鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図３６（Ｂ２）は、図３６（Ｂ１）中の鎖線Ｘ３−Ｘ４で示した部位の断面図である。図３６（Ｂ３）は、図３６（Ｂ１）中の鎖線Ｙ３−Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型化や軽量化を実現することができる。また、撮像された画像の品質を向上させる事ができる。
＜表示装置＞
図３７（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部１８０２という）と、画素部１８０２の外側に配置され、画素を駆動するための回路を有する回路部（以下、駆動回路部１８０４という）と、素子の保護機能を有する回路（以下、保護回路８０６という）と、端子部８０７とを有する。なお、保護回路８０６を設けない構成としてもよい。
駆動回路部１８０４の一部、または全部は、画素部１８０２と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部１８０４の一部、または全部が、画素部１８０２と同一基板上に形成されていない場合には、駆動回路部１８０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）によって、実装することができる。
画素部１８０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置された複数の表示素子を駆動するための回路（以下、画素回路８０１という）を有し、駆動回路部１８０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ１８０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するための回路（以下、ソースドライバ１８０４ｂ）などの駆動回路を有する。
ゲートドライバ１８０４ａは、シフトレジスタ等を有する。ゲートドライバ１８０４ａは、端子部８０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、ゲートドライバ１８０４ａは、スタートパルス信号、クロック信号等が入力され、パルス信号を出力する。ゲートドライバ１８０４ａは、走査信号が与えられる配線（以下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲートドライバ１８０４ａを複数設け、複数のゲートドライバ１８０４ａにより、走査線ＧＬ＿１乃至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ１８０４ａは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ１８０４ａは、別の信号を供給することも可能である。
ソースドライバ１８０４ｂは、シフトレジスタ等を有する。ソースドライバ１８０４ｂは、端子部８０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる信号（画像信号）が入力される。ソースドライバ１８０４ｂは、画像信号を元に画素回路８０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ１８０４ｂは、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、ソースドライバ１８０４ｂは、データ信号が与えられる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有する。または、ソースドライバ１８０４ｂは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ソースドライバ１８０４ｂは、別の信号を供給することも可能である。
ソースドライバ１８０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。ソースドライバ１８０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用いてソースドライバ１８０４ｂを構成してもよい。
複数の画素回路８０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介してデータ信号が入力される。また。複数の画素回路８０１のそれぞれは、ゲートドライバ１８０４ａによりデータ信号のデータの書き込みおよび保持が制御される。例えば、ｍ行ｎ列目の画素回路８０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ１８０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（ｎはＹ以下の自然数）を介してソースドライバ１８０４ｂからデータ信号が入力される。
図３７（Ａ）に示す保護回路８０６は、例えば、ゲートドライバ１８０４ａと画素回路８０１の間の配線である走査線ＧＬに接続される。または、保護回路８０６は、ソースドライバ１８０４ｂと画素回路８０１の間の配線であるデータ線ＤＬに接続される。または、保護回路８０６は、ゲートドライバ１８０４ａと端子部８０７との間の配線に接続することができる。または、保護回路８０６は、ソースドライバ１８０４ｂと端子部８０７との間の配線に接続することができる。なお、端子部８０７は、外部の回路から表示装置に電源および制御信号、および画像信号を入力するための端子が設けられた部分をいう。
保護回路８０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。
図３７（Ａ）に示すように、画素部１８０２と駆動回路部１８０４にそれぞれ保護回路８０６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。ただし、保護回路８０６の構成はこれに限定されず、例えば、ゲートドライバ１８０４ａに保護回路８０６を接続した構成、またはソースドライバ１８０４ｂに保護回路８０６を接続した構成とすることもできる。または、端子部８０７に保護回路８０６を接続した構成とすることもできる。
また、図３７（Ａ）においては、ゲートドライバ１８０４ａとソースドライバ１８０４ｂによって駆動回路部１８０４を形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ１８０４ａのみを形成し、別途用意されたソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実装する構成としてもよい。
また、図３７（Ａ）に示す複数の画素回路８０１は、例えば、図３７（Ｂ）に示す構成とすることができる。
図３７（Ｂ）に示す画素回路８０１は、液晶素子８７０と、トランジスタ８５０と、容量素子８６０と、を有する。トランジスタ８５０に先の実施の形態に示すトランジスタを適用することができる。
液晶素子８７０の一対の電極の一方の電位は、画素回路８０１の仕様に応じて適宜設定される。液晶素子８７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路８０１のそれぞれが有する液晶素子８７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路８０１の液晶素子８７０の一対の電極の一方に異なる電位を与えてもよい。
例えば、液晶素子８７０を有する表示装置の駆動方法としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ−Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、またはＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。
また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子およびその駆動方式として様々なものを用いることができる。
ｍ行ｎ列目の画素回路８０１において、トランジスタ８５０のソース電極またはドレイン電極の一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子８７０の一対の電極の他方に電気的に接続される。また、トランジスタ８５０のゲート電極は、走査線ＧＬ＿ｍに電気的に接続される。トランジスタ８５０は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子８６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ）に電気的に接続され、他方は、液晶素子８７０の一対の電極の他方に電気的に接続される。なお、電位供給線ＶＬの電位の値は、画素回路８０１の仕様に応じて適宜設定される。容量素子８６０は、書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図３７（Ｂ）の画素回路８０１を有する表示装置では、例えば、図３７（Ａ）に示すゲートドライバ１８０４ａにより各行の画素回路８０１を順次選択し、トランジスタ８５０をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路８０１は、トランジスタ８５０がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
また、図３７（Ａ）に示す複数の画素回路８０１は、例えば、図３７（Ｃ）に示す構成とすることができる。
図３７（Ｃ）に示す画素回路８０１は、トランジスタ８５２、８５４と、容量素子８６２と、発光素子８７２とを有する。トランジスタ８５２およびトランジスタ８５４のいずれか一方または双方に先の実施の形態に示すトランジスタを適用することができる。
トランジスタ８５２のソース電極およびドレイン電極の一方は、データ信号が与えられる配線（以下、信号線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ８５２のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電気的に接続される。
トランジスタ８５２は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子８６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ＿ａという）に電気的に接続され、他方は、トランジスタ８５２のソース電極およびドレイン電極の他方に電気的に接続される。
容量素子８６２は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ８５４のソース電極およびドレイン電極の一方は、電位供給線ＶＬ＿ａに電気的に接続される。さらに、トランジスタ８５４のゲート電極は、トランジスタ８５２のソース電極およびドレイン電極の他方に電気的に接続される。
発光素子８７２のアノードおよびカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、トランジスタ８５４のソース電極およびドレイン電極の他方に電気的に接続される。
発光素子８７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子８７２としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いてもよい。
なお、電位供給線ＶＬ＿ａおよび電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
図３７（Ｃ）の画素回路８０１を有する表示装置では、例えば、図３７（Ａ）に示すゲートドライバ１８０４ａにより各行の画素回路８０１を順次選択し、トランジスタ８５２をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路８０１は、トランジスタ８５２がオフ状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ８５４のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子８７２は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
また、本実施の形態においては、表示装置の表示素子として、液晶素子８７０および発光素子８７２を有する構成について例示したが、これに限定されず、表示装置は様々な素子を有していてもよい。
上記素子の一例としては、液晶素子、ＥＬ素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
また、本実施の形態の表示装置の表示方式としては、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素よって、異なる２色を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
また、表示装置にバックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色光（Ｗ）を設けてもよい。また、表示装置に着色層（カラーフィルタともいう。）を設けてもよい。着色層としては、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、ホワイト（Ｗ）を、それぞれの発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合よりも、さらに消費電力を低減できる場合がある。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
＜タッチパネルに関する説明＞
電子機器の一例として、表示装置と、入力装置とを合わせたタッチパネル４０００について説明する。また、入力装置の一例として、タッチセンサを用いる場合について説明する。
図３８（Ａ）（Ｂ）は、タッチパネル４０００の斜視図である。なお、図３８（Ａ）（Ｂ）において、明瞭化のため、タッチパネル４０００の代表的な構成要素を示す。
タッチパネル４０００は、表示装置４５０１とタッチセンサ４５９５とを有する（図３８（Ｂ）参照）。また、タッチパネル４０００は、基板４５１０、基板４５７０、および基板４５９０を有する。
表示装置４５０１は、基板４５１０上に複数の画素および該画素に信号を供給することができる複数の配線４５１１を有する。複数の配線４５１１は、基板４５１０の外周部にまで引き回され、その一部が端子４５１９を構成している。端子４５１９はＦＰＣ４５０９（１）と電気的に接続する。
基板４５９０は、タッチセンサ４５９５と、タッチセンサ４５９５と電気的に接続する複数の配線４５９８とを有する。複数の配線４５９８は、基板４５９０の外周部に引き回され、その一部は端子を構成する。そして、該端子はＦＰＣ４５０９（２）と電気的に接続される。なお、図３８（Ｂ）では明瞭化のため、基板４５９０の裏面側（基板４５１０と対向する面側）に設けられるタッチセンサ４５９５の電極や配線等を実線で示している。
タッチセンサ４５９５として、例えば静電容量方式のタッチセンサを適用できる。静電容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。
投影型静電容量方式としては、主に駆動方式の違いから自己容量方式、相互容量方式などがある。相互容量方式を用いると同時多点検出が可能となるため好ましい。
なお、図３８（Ｂ）に示すタッチセンサ４５９５は、投影型静電容量方式のタッチセンサを適用した構成である。
なお、タッチセンサ４５９５には、指等の検知対象の近接または接触を検知することができる、様々なセンサを適用することができる。
投影型静電容量方式のタッチセンサ４５９５は、電極４５９１と電極４５９２とを有する。電極４５９１は、複数の配線４５９８のいずれかと電気的に接続し、電極４５９２は複数の配線４５９８の他のいずれかと電気的に接続する。
電極４５９２は、図３８（Ａ）（Ｂ）に示すように、一方向に繰り返し配置された複数の四辺形が角部で接続される形状を有する。
電極４５９１は四辺形であり、電極４５９２が延在する方向と交差する方向に繰り返し配置されている。
配線４５９４は、電極４５９２を挟む二つの電極４５９１と電気的に接続する。このとき、電極４５９２と配線４５９４の交差部の面積ができるだけ小さくなる形状が好ましい。これにより、電極が設けられていない領域の面積を低減でき、透過率のバラツキを低減できる。その結果、タッチセンサ４５９５を透過する光の輝度のバラツキを低減することができる。
なお、電極４５９１および電極４５９２の形状はこれに限定されず、様々な形状を取りうる。例えば、複数の電極４５９１をできるだけ隙間が生じないように配置し、絶縁層を介して電極４５９２を、電極４５９１と重ならない領域ができるように離間して複数設ける構成としてもよい。このとき、隣接する２つの電極４５９２の間に、これらとは電気的に絶縁されたダミー電極を設けると、透過率の異なる領域の面積を低減できるため好ましい。
なお、電極４５９１、電極４５９２、配線４５９８などの導電膜、つまり、タッチパネルを構成する配線や電極に用いることのできる材料として、酸化インジウム、酸化錫、酸化亜鉛等を有する透明導電膜（例えば、ＩＴＯなど）が挙げられる。また、タッチパネルを構成する配線や電極に用いることのできる材料として、例えば、抵抗値が低い方が好ましい。一例として、銀、銅、アルミニウム、カーボンナノチューブ、グラフェン、ハロゲン化金属（ハロゲン化銀など）などを用いてもよい。さらに、非常に細くした（例えば、直径が数ナノメール）複数の導電体を用いて構成されるような金属ナノワイヤを用いてもよい。または、導電体を網目状にした金属メッシュを用いてもよい。一例としては、Ａｇナノワイヤ、Ｃｕナノワイヤ、Ａｌナノワイヤ、Ａｇメッシュ、Ｃｕメッシュ、Ａｌメッシュなどを用いてもよい。例えば、タッチパネルを構成する配線や電極にＡｇナノワイヤを用いる場合、可視光において透過率を８９％以上、シート抵抗値を４０Ω／ｃｍ２以上１００Ω／ｃｍ２以下とすることができる。また、上述したタッチパネルを構成する配線や電極に用いることのできる材料の一例である、金属ナノワイヤ、金属メッシュ、カーボンナノチューブ、グラフェンなどは、可視光において透過率が高いため、表示素子に用いる電極（例えば、画素電極または共通電極など）として用いてもよい。
＜表示装置に関する説明＞
次に、図３９（Ａ）（Ｂ）を用いて、表示装置４５０１の詳細について説明する。図３９（Ａ）（Ｂ）は、図３８（Ｂ）に示す一点鎖線Ｘ１−Ｘ２間の断面図に相当する。
表示装置４５０１は、マトリクス状に配置された複数の画素を有する。該画素は表示素子と、該表示素子を駆動する画素回路とを有する。
＜表示素子としてＥＬ素子を用いる構成＞
まず、表示素子としてＥＬ素子を用いる構成について、図３９（Ａ）を用いて以下説明を行う。なお、以下の説明においては、白色の光を射出するＥＬ素子を適用する場合について説明するが、ＥＬ素子はこれに限定されない。例えば、隣接する画素毎に射出する光の色が異なるように、発光色が異なるＥＬ素子を適用してもよい。
基板４５１０および基板４５７０としては、例えば、水蒸気の透過率が１０−５ｇ／（ｍ２・ｄａｙ）以下、好ましくは１０−６ｇ／（ｍ２・ｄａｙ）以下である可撓性を有する材料を好適に用いることができる。または、基板４５１０の熱膨張率と、基板４５７０の熱膨張率とが、およそ等しい材料を用いると好適である。例えば、線膨張率が１×１０−３／Ｋ以下、好ましくは５×１０−５／Ｋ以下、より好ましくは１×１０−５／Ｋ以下である材料を好適に用いることができる。
なお、基板４５１０は、ＥＬ素子への不純物の拡散を防ぐ絶縁層４５１０ａと、基板４５１０ｂと、絶縁層４５１０ａおよび基板４５１０ｂを貼り合わせる接着層４５１０ｃとを有する積層体である。また、基板４５７０は、ＥＬ素子への不純物の拡散を防ぐ絶縁層４５７０ａと、基板４５７０ｂと、絶縁層４５７０ａおよび基板４５７０ｂを貼り合わせる接着層４５７０ｃとを有する積層体である。
接着層４５１０ｃおよび接着層４５７０ｃとしては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミド等）、ポリイミド、ポリカーボネートまたはアクリル、ウレタン、エポキシもしくはシロキサン結合を有する樹脂含む材料を用いることができる。
また、基板４５１０と基板４５７０との間に封止層４５６０を有する。封止層４５６０は、空気より大きい屈折率を有すると好ましい。また、図３９（Ａ）に示すように、封止層４５６０側に光を取り出す場合は、封止層４５６０は光学素子を兼ねることができる。
また、封止層４５６０の外周部にシール材を形成してもよい。当該シール材を用いることにより、基板４５１０、基板４５７０、封止層４５６０、およびシール材で囲まれた領域にＥＬ素子４５５０を有する構成とすることができる。なお、封止層４５６０として、不活性気体（窒素やアルゴン等）を充填してもよい。また、当該不活性気体内に、乾燥材を設けて、水分等を吸着させる構成としてもよい。また、上述のシール材としては、例えば、エポキシ系樹脂やガラスフリットを用いるのが好ましい。また、シール材に用いる材料としては、水分や酸素を透過しない材料を用いると好適である。
また、図３９（Ａ）に示す表示装置４５０１は、画素４５０５を有する。また、画素４５０５は、発光モジュール４５８０と、ＥＬ素子４５５０と、ＥＬ素子４５５０に電力を供給することができるトランジスタ４５０２ｔとを有する。なお、トランジスタ４５０２ｔは、画素回路の一部として機能する。
また、発光モジュール４５８０は、ＥＬ素子４５５０と、着色層４５６７とを有する。また、ＥＬ素子４５５０は、下部電極と、上部電極と、下部電極と上部電極との間にＥＬ層とを有する。
また、封止層４５６０が光を取り出す側に設けられている場合、封止層４５６０は、ＥＬ素子４５５０と着色層４５６７に接する。
着色層４５６７は、ＥＬ素子４５５０と重なる位置にある。これにより、ＥＬ素子４５５０が発する光の一部は着色層４５６７を透過して、図中に示す矢印の方向の発光モジュール４５８０の外部に射出される。
また、表示装置４５０１には、光を射出する方向に遮光層４５６８が設けられる。遮光層４５６８は、着色層４５６７を囲むように設けられている。
着色層４５６７としては、特定の波長帯域の光を透過する機能を有していればよく、例えば、赤色の波長帯域の光を透過するカラーフィルタ、緑色の波長帯域の光を透過するカラーフィルタ、青色の波長帯域の光を透過するカラーフィルタ、黄色の波長帯域の光を透過するカラーフィルタなどを用いることができる。各カラーフィルタは、様々な材料を用いて、印刷法、インクジェット法、フォトリソグラフィ技術を用いたエッチング方法などで形成することができる。
また、表示装置４５０１には、絶縁層４５２１が設けられる。絶縁層４５２１はトランジスタ４５０２ｔ等を覆う。なお、絶縁層４５２１は、画素回路に起因する凹凸を平坦化するための機能を有する。また、絶縁層４５２１に不純物の拡散を抑制できる機能を付与してもよい。これにより、不純物の拡散によるトランジスタ４５０２ｔ等の信頼性の低下を抑制できる。
また、ＥＬ素子４５５０は、絶縁層４５２１の上方に形成される。また、ＥＬ素子４５５０が有する下部電極には、該下部電極の端部に重なる隔壁４５２８が設けられる。なお、基板４５１０と、基板４５７０との間隔を制御するスペーサを、隔壁４５２８上に形成してもよい。
また、走査線駆動回路４５０４は、トランジスタ４５０３ｔと、容量素子４５０３ｃとを有する。なお、駆動回路を画素回路と同一の工程で同一基板上に形成することができる。
また、基板４５１０上には、信号を供給することができる配線４５１１が設けられる。また、配線４５１１上には、端子４５１９が設けられる。また、端子４５１９には、ＦＰＣ４５０９（１）が電気的に接続される。また、ＦＰＣ４５０９（１）は、ビデオ信号、クロック信号、スタート信号、リセット信号等を供給する機能を有する。なお、ＦＰＣ４５０９（１）にはプリント配線基板（ＰＷＢ）が取り付けられていてもよい。
なお、トランジスタ４５０２ｔおよびトランジスタ４５０３ｔのいずれか一方または双方に先の実施の形態に示すトランジスタを適用すればよい。本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体を有する。該トランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示装置４５０１に用いることで、画素回路のスイッチングトランジスタと、駆動回路に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。また、画素回路においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
＜表示素子として液晶素子を用いる構成＞
次に、表示素子として、液晶素子を用いる構成について、図３９（Ｂ）を用いて以下説明を行う。なお、以下の説明においては、外光を反射して表示する反射型の液晶表示装置について説明するが、液晶表示装置はこれに限定されない。例えば、光源（バックライト、サイドライト等）を設けて、透過型の液晶表示装置、または反射型と透過型の両方の機能を備える液晶表示装置としてもよい。
図３９（Ｂ）に示す表示装置４５０１は、図３９（Ａ）に示す表示装置４５０１と以下の点が異なる。それ以外の構成については、図３９（Ａ）に示す表示装置４５０１と同様である。
図３９（Ｂ）に示す表示装置４５０１の画素４５０５は、液晶素子４５５１と、液晶素子４５５１に電力を供給することができるトランジスタ４５０２ｔと、を有する。
また、液晶素子４５５１は、下部電極（画素電極ともいう）と、上部電極と、下部電極と上部電極との間に液晶層４５２９とを有する。液晶素子４５５１は、下部電極と上部電極との間に印加される電圧によって、液晶層４５２９の配向状態を変えることができる。また、液晶層４５２９中には、スペーサ４５３０ａと、スペーサ４５３０ｂとが設けられる。また、図３９（Ｂ）において図示しないが、上部電極および下部電極の液晶層４５２９と接する側に、それぞれ配向膜を設ける構成としてもよい。
液晶層４５２９としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。また、液晶表示装置として、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相を示す液晶を用いる場合、配向膜を設けなくてもよいのでラビング処理が不要となる。ラビング処理が不要となることで、ラビング処理時に引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。
スペーサ４５３０ａ、４５３０ｂは、絶縁膜を選択的にエッチングすることで得られる。スペーサ４５３０ａ、４５３０ｂとしては、基板４５１０と基板４５７０との間の距離（セルギャップ）を制御するために設けられる。なお、スペーサ４５３０ａ、４５３０ｂは、それぞれ大きさを異ならせてもよく、柱状または球状で設けると好ましい。また、図３９（Ｂ）においては、スペーサ４５３０ａ、４５３０ｂを、基板４５７０側に設ける構成について例示したが、これに限定されず、基板４５１０側に設けてもよい。
また、液晶素子４５５１の上部電極は、基板４５７０側に設けられる。また、該上部電極と、着色層４５６７および遮光層４５６８との間には絶縁層４５３１が設けられる。絶縁層４５３１は、着色層４５６７および遮光層４５６８に起因する凹凸を平坦化する機能を有する。絶縁層４５３１としては、例えば、有機樹脂膜を用いればよい。また、液晶素子４５５１の下部電極は、反射電極としての機能を有する。図３９（Ｂ）に示す表示装置４５０１は、外光を利用して下部電極で光を反射して着色層４５６７を介して表示する、反射型の液晶表示装置である。なお、透過型の液晶表示装置とする場合、下部電極に透明電極としての機能を付与すればよい。
また、図３９（Ｂ）に示す表示装置４５０１は、絶縁層４５２２を有する。絶縁層４５２２は、トランジスタ４５０２ｔ等を覆う。なお、絶縁層４５２２は、画素回路に起因する凹凸を平坦化するための機能と、液晶素子の下部電極に凹凸を形成する機能と、を有する。これにより、下部電極の表面に凹凸を形成することが可能となる。したがって、外光が下部電極に入射した場合において、下部電極の表面で光を乱反射することが可能となり、視認性を向上させることができる。なお、透過型の液晶表示装置の場合、上記凹凸を設けない構成としてもよい。
＜タッチセンサに関する説明＞
次に、図４０を用いて、タッチセンサ４５９５の詳細について説明する。図４０は、図３８（Ｂ）に示す一点鎖線Ｘ３−Ｘ４間の断面図に相当する。
タッチセンサ４５９５は、基板４５９０上に千鳥状に配置された電極４５９１および電極４５９２と、電極４５９１および電極４５９２を覆う絶縁層４５９３と、隣り合う電極４５９１を電気的に接続する配線４５９４とを有する。
電極４５９１および電極４５９２は、透光性を有する導電材料を用いて形成する。透光性を有する導電性材料としては、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などの導電性酸化物を用いることができる。なお、グラフェンを含む膜を用いることもできる。グラフェンを含む膜は、例えば膜状に形成された酸化グラフェンを含む膜を還元して形成することができる。還元する方法としては、熱を加える方法等を挙げることができる。
例えば、透光性を有する導電性材料を基板４５９０上にスパッタリング法により成膜した後、フォトリソグラフィ法等の様々なパターニング技術により、不要な部分を除去して、電極４５９１および電極４５９２を形成することができる。
また、絶縁層４５９３に用いる材料としては、例えば、アクリル、エポキシなどの樹脂、シロキサン結合を有する樹脂の他、酸化シリコン、酸化窒化シリコン、酸化アルミニウムなどの無機絶縁材料を用いることもできる。
また、電極４５９１に達する開口が絶縁層４５９３に設けられ、配線４５９４が隣接する電極４５９１と電気的に接続する。透光性の導電性材料は、タッチパネルの開口率を高めることができるため、配線４５９４に好適に用いることができる。また、電極４５９１および電極４５９２より導電性の高い材料は、電気抵抗を低減できるため配線４５９４に好適に用いることができる。
電極４５９２は、一方向に延在し、複数の電極４５９２がストライプ状に設けられている。また、配線４５９４は電極４５９２と交差して設けられている。
一対の電極４５９１が１つの電極４５９２を挟んで設けられる。また、配線４５９４は一対の電極４５９１を電気的に接続している。
なお、複数の電極４５９１は、１つの電極４５９２と必ずしも直交する方向に配置される必要はなく、０度を超えて９０度未満の角度をなすように配置されてもよい。
また、配線４５９８は、電極４５９１または電極４５９２と電気的に接続される。また、配線４５９８の一部は、端子として機能する。配線４５９８としては、例えば、アルミニウム、金、白金、銀、ニッケル、チタン、タングステン、クロム、モリブデン、鉄、コバルト、銅、またはパラジウム等の金属材料や、該金属材料を含む合金材料を用いることができる。
なお、絶縁層４５９３および配線４５９４を覆う絶縁層を設けて、タッチセンサ４５９５を保護してもよい。
また、接続層４５９９は、配線４５９８とＦＰＣ４５０９（２）を電気的に接続させる。
接続層４５９９としては、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）や、異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）などを用いることができる。
＜タッチパネルに関する説明＞
次に、図４１（Ａ）を用いて、タッチパネル４０００の詳細について説明する。図４１（Ａ）は、図３８（Ａ）に示す一点鎖線Ｘ５−Ｘ６間の断面図に相当する。
図４１（Ａ）に示すタッチパネル４０００は、図３８（Ａ）で説明した表示装置４５０１と、図４０で説明したタッチセンサ４５９５とを貼り合わせた構成である。
また、図４１（Ａ）に示すタッチパネル４０００は、図３９（Ａ）で説明した構成の他、接着層４５９７と、反射防止層４５６９と、を有する。
接着層４５９７は、配線４５９４と接して設けられる。なお、接着層４５９７は、タッチセンサ４５９５が表示装置４５０１に重なるように、基板４５９０を基板４５７０に貼り合わせている。また、接着層４５９７は、透光性を有すると好ましい。また、接着層４５９７としては、熱硬化性樹脂、または紫外線硬化樹脂を用いることができる。例えば、アクリル系樹脂、ウレタン系樹脂、エポキシ系樹脂、またはシロキサン系樹脂を用いることができる。
反射防止層４５６９は、画素に重なる位置に設けられる。反射防止層４５６９として、例えば円偏光板を用いることができる。
次に、図４１（Ａ）に示す構成と異なる構成のタッチパネルについて、図４１（Ｂ）を用いて説明する。
図４１（Ｂ）は、タッチパネル４００１の断面図である。図４１（Ｂ）に示すタッチパネル４００１は、図４１（Ａ）に示すタッチパネル４０００と、表示装置４５０１に対するタッチセンサ４５９５の位置が異なる。ここでは異なる構成について詳細に説明し、同様の構成を用いることができる部分は、タッチパネル４０００の説明を援用する。
着色層４５６７は、ＥＬ素子４５５０の下方に位置する。また、図４１（Ｂ）に示すＥＬ素子４５５０は、トランジスタ４５０２ｔが設けられている側に光を射出する。これにより、ＥＬ素子４５５０が発する光の一部は、着色層４５６７を透過して、図中に示す矢印の方向の発光モジュール４５８０の外部に射出される。
また、タッチセンサ４５９５は、表示装置４５０１の基板４５１０側に設けられている。
接着層４５９７は、基板４５１０と基板４５９０の間にあり、表示装置４５０１とタッチセンサ４５９５を貼り合わせる。
図４１（Ａ）（Ｂ）に示すように、発光素子から射出される光は、基板の上面および下面のいずれか一方または双方に射出されればよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、先の実施の形態で説明した半導体装置を搭載した電子機器の例について図４２を用いて説明する。先の実施の形態で説明した半導体装置は、スイッチング特性の良い酸化物半導体を用いたトランジスタを有するので、各電子機器の消費電力を低減することができる。また、酸化物半導体の特性を利用した新たな半導体装置（例えば、メモリ素子またはメモリセルなどの記憶装置など）が提供されるため、新たな構成の電子機器を提供することが可能である。なお、先の実施の形態で説明した半導体装置は、単体、または集積化されて回路基板などに実装され、各電子機器の内部に搭載される。
先の実施の形態で説明した半導体装置が組み込まれ集積化された集積回路は、先の実施の形態で説明した半導体装置の構成以外に、抵抗、コンデンサ、コイルなどの各種回路素子を組み込んで構成されることが多い。集積回路の例としては、演算回路、変換回路、増幅回路、メモリ回路、これらの組み合わせに係る回路などを高度に集積化したものがある。
また、上記半導体装置を、テレビまたはモニタなどの表示装置のスイッチング素子などに用いることも可能である。この場合、同一の基板上に、駆動回路を併せて設けるのが好適である。もちろん、表示装置の駆動回路のみに対して上記半導体装置を用いることもできる。
具体的には、電子機器としては、テレビまたはモニタなどの表示装置、照明装置、デスクトップ型またはノート型のパーソナルコンピュータ、ワードプロセッサ、ブルーレイディスクおよびＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍端末、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジなどの高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置などの医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システムなどの産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図４２に示す。
図４２（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。
表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの半導体表示装置を用いることができる。
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、または受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えていてもよい。テレビジョン装置８０００は、先の実施の形態で説明したメモリやＣＰＵを用いることが可能である。
図４２（Ａ）において、室内機８２００および室外機８２０４を有するエアコンディショナーは、先の実施の形態のＣＰＵを用いた電子機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３などを有する。図４２（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。先の実施の形態で説明したＣＰＵをエアコンディショナーのＣＰＵに用いることによって省電力化が図れる。
図４２（Ａ）において、電気冷凍冷蔵庫８３００は、先の実施の形態で説明したＣＰＵを備える電子機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４などを有する。図４２（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。先の実施の形態で説明したＣＰＵを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
図４２（Ｂ）において、電子機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、ＲＯＭ、ＲＡＭ、ＣＰＵ（図示せず）などを有する処理装置９７０４によって制御される。先の実施の形態で説明したＣＰＵを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。
駆動装置９７０３は、直流電動機若しくは交流電動機単体、または電動機と内燃機関とを組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂などの情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
なお、本実施の形態に示す構成、方法などは、他の実施の形態および実施例に示す構成、方法などと適宜組み合わせて用いることができる。
本実施例では、絶縁膜上に酸化アルミニウムを成膜後に酸素プラズマ処理を行うことによって、絶縁膜に酸素が添加されるか調査した結果について説明する。
試料１は、シリコン基板に厚さが１００ｎｍの酸化シリコンを熱酸化法によって形成後、厚さが１００ｎｍの酸化窒化シリコンをＰＥＣＶＤ法により形成して作製した。
試料２は、シリコン基板に厚さが１００ｎｍの酸化シリコンを熱酸化法によって形成後、厚さが１００ｎｍの酸化窒化シリコンをＰＥＣＶＤ法により形成し、さらに厚さが１ｎｍの酸化アルミニウムをスパッタリング法により形成して作製した。
試料３は、シリコン基板に厚さが１００ｎｍの酸化シリコンを熱酸化法によって形成後、厚さが１００ｎｍの酸化窒化シリコンをＰＥＣＶＤ法により形成し、さらに厚さが１ｎｍの酸化アルミニウムをＡＬＤ法により形成して作製した。
試料４は、シリコン基板に厚さが１００ｎｍの酸化シリコンを熱酸化法によって形成後、厚さが１００ｎｍの酸化窒化シリコンをＰＥＣＶＤ法により形成し、さらに厚さが３ｎｍの酸化アルミニウムをスパッタリング法により形成して作製した。
試料５は、シリコン基板に厚さが１００ｎｍの酸化シリコンを熱酸化法によって形成後、厚さが１００ｎｍの酸化窒化シリコンをＰＥＣＶＤ法により形成し、さらに厚さが３ｎｍの酸化アルミニウムをＡＬＤ法により形成して作製した。
試料６は、シリコン基板に厚さが１００ｎｍの酸化シリコンを熱酸化法によって形成後、厚さが１００ｎｍの酸化窒化シリコンをＰＥＣＶＤ法により形成し、さらに厚さが５ｎｍの酸化アルミニウムをスパッタリング法により形成して作製した。
試料７は、シリコン基板に厚さが１００ｎｍの酸化シリコンを熱酸化法によって形成後、厚さが１００ｎｍの酸化窒化シリコンをＰＥＣＶＤ法により形成し、さらに厚さが５ｎｍの酸化アルミニウムをＡＬＤ法により形成して作製した。
試料８は、シリコン基板に厚さが１００ｎｍの酸化シリコンを熱酸化法によって形成後、厚さが１００ｎｍの酸化窒化シリコンをＰＥＣＶＤ法により形成し、その後酸素流量を６０ｓｃｃｍ、圧力を２４Ｐａ、電極間距離を２０ｍｍ、基板と対向する電極に印加する電力および周波数をそれぞれ１００Ｗおよび１３．５６ＭＨｚ、基板側電極に印加する電力および周波数をそれぞれ５００Ｗおよび４００ｋＨｚ、基板温度を３５０℃、処理時間を１２０ｓｅｃ．として酸素プラズマ処理を行って作製した。
試料９は、シリコン基板に厚さが１００ｎｍの酸化シリコンを熱酸化法によって形成後、厚さが１００ｎｍの酸化窒化シリコンをＰＥＣＶＤ法により形成し、さらに厚さが１ｎｍの酸化アルミニウムをスパッタリング法により形成し、その後酸素流量を６０ｓｃｃｍ、圧力を２４Ｐａ、電極間距離を２０ｍｍ、基板と対向する電極に印加する電力および周波数をそれぞれ１００Ｗおよび１３．５６ＭＨｚ、基板側電極に印加する電力および周波数をそれぞれ５００Ｗおよび４００ｋＨｚ、基板温度を３５０℃、処理時間を１２０ｓｅｃ．として酸素プラズマ処理を行って作製した。
試料１０は、シリコン基板に厚さが１００ｎｍの酸化シリコンを熱酸化法によって形成後、厚さが１００ｎｍの酸化窒化シリコンをＰＥＣＶＤ法により形成し、さらに厚さが１ｎｍの酸化アルミニウムをＡＬＤ法により形成し、その後酸素流量を６０ｓｃｃｍ、圧力を２４Ｐａ、電極間距離を２０ｍｍ、基板と対向する電極に印加する電力および周波数をそれぞれ１００Ｗおよび１３．５６ＭＨｚ、基板側電極に印加する電力および周波数をそれぞれ５００Ｗおよび４００ｋＨｚ、基板温度を３５０℃、処理時間を１２０ｓｅｃ．として酸素プラズマ処理を行って作製した。
試料１１は、シリコン基板に厚さが１００ｎｍの酸化シリコンを熱酸化法によって形成後、厚さが１００ｎｍの酸化窒化シリコンをＰＥＣＶＤ法により形成し、さらに厚さが３ｎｍの酸化アルミニウムをスパッタリング法により形成し、その後酸素流量を６０ｓｃｃｍ、圧力を２４Ｐａ、電極間距離を２０ｍｍ、基板と対向する電極に印加する電力および周波数をそれぞれ１００Ｗおよび１３．５６ＭＨｚ、基板側電極に印加する電力および周波数をそれぞれ５００Ｗおよび４００ｋＨｚ、基板温度を３５０℃、処理時間を１２０ｓｅｃ．として酸素プラズマ処理を行って作製した。
試料１２は、シリコン基板に厚さが１００ｎｍの酸化シリコンを熱酸化法によって形成後、厚さが１００ｎｍの酸化窒化シリコンをＰＥＣＶＤ法により形成し、さらに厚さが３ｎｍの酸化アルミニウムをＡＬＤ法により形成し、その後酸素流量を６０ｓｃｃｍ、圧力を２４Ｐａ、電極間距離を２０ｍｍ、基板と対向する電極に印加する電力および周波数をそれぞれ１００Ｗおよび１３．５６ＭＨｚ、基板側電極に印加する電力および周波数をそれぞれ５００Ｗおよび４００ｋＨｚ、基板温度を３５０℃、処理時間を１２０ｓｅｃ．として酸素プラズマ処理を行って作製した。
試料１３は、シリコン基板に厚さが１００ｎｍの酸化シリコンを熱酸化法によって形成後、厚さが１００ｎｍの酸化窒化シリコンをＰＥＣＶＤ法により形成し、さらに厚さが５ｎｍの酸化アルミニウムをスパッタリング法により形成し、その後酸素流量を６０ｓｃｃｍ、圧力を２４Ｐａ、電極間距離を２０ｍｍ、基板と対向する電極に印加する電力および周波数をそれぞれ１００Ｗおよび１３．５６ＭＨｚ、基板側電極に印加する電力および周波数をそれぞれ５００Ｗおよび４００ｋＨｚ、基板温度を３５０℃、処理時間を１２０ｓｅｃ．として酸素プラズマ処理を行って作製した。
試料１４は、シリコン基板に厚さが１００ｎｍの酸化シリコンを熱酸化法によって形成後、厚さが１００ｎｍの酸化窒化シリコンをＰＥＣＶＤ法により形成し、さらに厚さが５ｎｍの酸化アルミニウムをＡＬＤ法により形成し、その後酸素流量を６０ｓｃｃｍ、圧力を２４Ｐａ、電極間距離を２０ｍｍ、基板と対向する電極に印加する電力および周波数をそれぞれ１００Ｗおよび１３．５６ＭＨｚ、基板側電極に印加する電力および周波数をそれぞれ５００Ｗおよび４００ｋＨｚ、基板温度を３５０℃、処理時間を１２０ｓｅｃ．として酸素プラズマ処理を行って作製した。
試料１５は、シリコン基板に厚さが１００ｎｍの酸化シリコンを熱酸化法によって形成後、厚さが１００ｎｍの酸化窒化シリコンをＰＥＣＶＤ法により形成し、さらに厚さが５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：４（原子数比））をスパッタリング法により形成し、その後酸素流量を２００ｓｃｃｍ、圧力を４０Ｐａ、電極間距離を３０ｍｍ、基板と対向する電極に印加する電力および周波数をそれぞれ１００Ｗおよび１３．５６ＭＨｚ、基板側電極に印加する電力および周波数をそれぞれ５００Ｗおよび４００ｋＨｚ、基板温度を３５０℃、処理時間を１２０ｓｅｃ．として酸素プラズマ処理を行って作製した。
試料１乃至試料１５は混酸アルミ液（２．０重量％の硝酸と、９．８重量％の酢酸と、７２．３重量％のリン酸とを含有する水溶液）に浸漬させて酸化アルミニウムまたはＩｎ−Ｇａ−Ｚｎ酸化物を除去した後、ＴＤＳにより酸化窒化シリコン膜からの酸素放出量を測定した。結果を図４３に示す。なお、試料１および８には酸化アルミニウムを成膜していないが、処理履歴を他の試料と合わせるため、酸化窒化シリコンを成膜した後に前述した混酸アルミ液に浸漬させた。
以上のＴＤＳの結果より、酸化アルミニウムまたはＩｎ−Ｇａ−Ｚｎ酸化物を成膜せずに酸素プラズマ処理を行った場合は酸化窒化シリコンからの酸素放出量が８．０×１０１４個／ｃｍ２未満であり、酸化物半導体中の酸素欠陥を補填するのに十分な量の酸素を添加できないことが分かった。一方、保護膜として酸化アルミニウムまたはＩｎ−Ｇａ−Ｚｎ酸化物を成膜後に酸素プラズマ処理を行った場合、保護膜の種類、膜厚および成膜法によらず、酸化窒化シリコンからの酸素放出量が８．０×１０１４個／ｃｍ２以上であり、酸化物半導体中の酸素欠陥を補填するのに十分な量の酸素を添加できることがわかった。
１００ トランジスタ
１０１ 基板
１０３ 絶縁膜
１０４ 酸化物半導体
１０５ａ 導電膜
１０５ｂ 導電膜
１０６ 絶縁膜
１０７ 導電膜
１０８ 絶縁膜
１０９ 酸素
１１０ 基板
１１１ａ 電極
１１１ｂ 電極
１１２ａ 交流電圧
１１２ｂ 交流電圧
１１３ プラズマ
２００ トランジスタ
２０１ 基板
２０３ 絶縁膜
２０４ａ 絶縁膜
２０４ｂ 酸化物半導体
２０４ｃ 絶縁膜
２０５ａ 導電膜
２０５ｂ 導電膜
２０６ 絶縁膜
２０７ 導電膜
２０８ 絶縁膜
２０９ 酸素
３００ トランジスタ
３０１ 基板
３０２ 導電膜
３０３ 絶縁膜
３０４ 酸化物半導体
３０５ａ 導電膜
３０５ｂ 導電膜
３０６ 絶縁膜
３０７ 導電膜
３０８ 絶縁膜
４００ 半導体基板
４０５ａ 導電膜
４０５ｂ 導電膜
４０５ｃ 導電膜
４０５ｄ 導電膜
４０６ａ 絶縁膜
４０６ｂ 絶縁膜
４０７ 導電膜
４０７ａ 導電膜
４０７ｂ 導電膜
４１０ 半導体基板
４１１ａ 領域
４１１ｂ 領域
４１２ 絶縁膜
４１３ 導電膜
４１４ 領域
４１５ 絶縁膜
４１６ 絶縁膜
４１７ 絶縁膜
４１８ａ 導電膜
４１８ｂ 導電膜
４１８ｃ 導電膜
４１９ａ 導電膜
４１９ｂ 導電膜
４１９ｃ 導電膜
４２０ａ 導電膜
４２０ｂ 導電膜
４２１ａ 導電膜
４２１ｂ 導電膜
４２１ｃ 導電膜
４２２ａ 導電膜
４２２ｂ 導電膜
４２２ｃ 導電膜
４２２ｄ 導電膜
４２３ａ 導電膜
４２３ｂ 導電膜
４２３ｃ 導電膜
４２３ｄ 導電膜
４２４ 絶縁膜
４２５ 絶縁膜
４２６ 絶縁膜
４２７ａ 導電膜
４２７ｂ 導電膜
４２８ａ 導電膜
４２８ｂ 導電膜
４２８ｃ 導電膜
４２９ａ 導電膜
４２９ｂ 導電膜
４２９ｃ 導電膜
４２９ｄ 導電膜
４３０ａ 導電膜
４３０ｂ 導電膜
４３０ｃ 導電膜
４３０ｄ 導電膜
４３１ 絶縁膜
４３２ 絶縁膜
４３３ 絶縁膜
４３４ 絶縁膜
４３５ 領域
５０６ａ 絶縁膜
５０６ｂ 絶縁膜
５０７ａ 導電膜
５０７ｂ 導電膜
６００ 撮像装置
６０１ スイッチ
６０２ スイッチ
６０３ スイッチ
６１０ 画素部
６１１ 画素
６１２ 副画素
６１２Ｂ 副画素
６１２Ｇ 副画素
６１２Ｒ 副画素
６２０ 光電変換素子
６３０ 画素回路
６３１ 配線
６４７ 配線
６４８ 配線
６４９ 配線
６５０ 配線
６５３ 配線
６５４ フィルタ
６５４Ｂ フィルタ
６５４Ｇ フィルタ
６５４Ｒ フィルタ
６５５ レンズ
６５６ 光
６５７ 配線
６６０ 周辺回路
６７０ 周辺回路
６８０ 周辺回路
６９０ 周辺回路
６９１ 光源
７００ シリコン基板
７１０ 層
７２０ 層
７３０ 層
７４０ 層
７５１ トランジスタ
７５２ トランジスタ
７５３ トランジスタ
７６０ フォトダイオード
７６１ アノード
７６３ 低抵抗領域
７７０ プラグ
７７１ 配線
７７２ 配線
７７３ 配線
７８０ 絶縁膜
８０１ 画素回路
８０６ 保護回路
８０７ 端子部
８５０ トランジスタ
８５２ トランジスタ
８５４ トランジスタ
８６０ 容量素子
８６２ 容量素子
８７０ 液晶素子
８７２ 発光素子
１１００ トランジスタ
１２００ トランジスタ
１２０３ スイッチ
１２１４ トランジスタ
１８０２ 画素部
１８０４ 駆動回路部
１８０４ａ ゲートドライバ
１８０４ｂ ソースドライバ
２００１ 配線
２００２ 配線
２００３ 配線
２００４ 配線
２００５ 配線
２００６ 配線
２００７ 配線
２２００ トランジスタ
２３００ トランジスタ
２４００ トランジスタ
２５００ 容量素子
２６００ 容量素子
３００２ 配線
３００５ 配線
３１８９ ＲＯＭインターフェース
３１９０ 基板
３１９１ ＡＬＵ
３１９２ ＡＬＵコントローラ
３１９３ インストラクションデコーダ
３１９４ インタラプトコントローラ
３１９５ タイミングコントローラ
３１９６ レジスタ
３１９７ レジスタコントローラ
３１９８ バスインターフェース
３１９９ ＲＯＭ
３２００ 記憶素子
３２０１ 回路
３２０２ 回路
３２０３ スイッチ
３２０４ スイッチ
３２０６ 論理素子
３２０７ 容量素子
３２０８ 容量素子
３２０９ トランジスタ
３２１０ トランジスタ
３２１３ トランジスタ
３２１４ トランジスタ
３２１６ 容量素子
３２１７ トランジスタ
３２２０ 回路
４０００ タッチパネル
４００１ タッチパネル
４５０１ 表示装置
４５０２ｔ トランジスタ
４５０３ｃ 容量素子
４５０３ｔ トランジスタ
４５０４ 走査線駆動回路
４５０５ 画素
４５０９ ＦＰＣ
４５１０ 基板
４５１０ａ 絶縁層
４５１０ｂ 基板
４５１０ｃ 接着層
４５１１ 配線
４５１９ 端子
４５２１ 絶縁層
４５２２ 絶縁層
４５２８ 隔壁
４５２９ 液晶層
４５３０ａ スペーサ
４５３０ｂ スペーサ
４５３１ 絶縁層
４５５０ ＥＬ素子
４５５１ 液晶素子
４５６０ 封止層
４５６７ 着色層
４５６８ 遮光層
４５６９ 反射防止層
４５７０ 基板
４５７０ａ 絶縁層
４５７０ｂ 基板
４５７０ｃ 接着層
４５８０ 発光モジュール
４５９０ 基板
４５９１ 電極
４５９２ 電極
４５９３ 絶縁層
４５９４ 配線
４５９５ タッチセンサ
４５９７ 接着層
４５９８ 配線
４５９９ 接続層
５１００ ペレット
５１２０ 基板
５１６１ 領域
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (17)

  1. 基板上の第１の絶縁膜上に、第１のゲート電極、チャネル形成領域中の酸化物半導体、前記酸化物半導体と前記第１のゲート電極の間の第２の絶縁膜、ソース電極、およびドレイン電極を有するトランジスタを形成し、
    前記トランジスタ上に第３の絶縁膜を形成し、
    前記第３の絶縁膜を通して酸素を前記第１の絶縁膜に添加することを特徴とする半導体装置の作製方法。
  2. 前記酸素の添加は、プラズマ処理法によって行うことを特徴とする請求項１に記載の作製方法。
  3. 前記プラズマ処理法は、第１の電極および第２の電極を有する装置により行い、
    前記第１の電極と前記第２の電極の間に前記基板が設置され、
    前記第１の電極は前記第２の電極より前記基板から離れており、
    前記第１の電極に交流電圧を印加することによりプラズマを発生させ、
    前記第２の電極に、１３．５６ＭＨｚ以下の周波数の交流電圧を印加することにより酸素を前記第１の絶縁膜に添加することを特徴とする請求項２に記載の作製方法。
  4. 前記酸素の添加は、前記基板を加熱しながら行うことを特徴とする請求項１乃至請求項３のいずれか一項に記載の作製方法。
  5. 前記第３の絶縁膜は、アルミニウムと、少なくとも酸素と窒素のうち一つを含有することを特徴とする請求項１乃至請求項４のいずれか一項に記載の作製方法。
  6. 前記第３の絶縁膜は、酸化アルミニウム、酸化窒素アルミニウム、および窒化酸化アルミニウムから選ばれる材料を含有することを特徴とする請求項１乃至請求項４のいずれか一項に記載の作製方法。
  7. 前記第３の絶縁膜は、酸素と、少なくともインジウム、ガリウム、および亜鉛のうち一つを含有することを特徴とする請求項１乃至請求項４のいずれか一項に記載の作製方法。
  8. 前記第３の絶縁膜は、酸化インジウム、酸化ガリウム、および酸化亜鉛から選ばれる材料を含有することを特徴とする請求項１乃至請求項４のいずれか一項に記載の作製方法。
  9. 前記第３の絶縁膜は、前記酸化物半導体の上に位置することを特徴とする請求項１乃至請求項８のいずれか一項に記載の作製方法。
  10. 前記第３の絶縁膜は、前記第１の絶縁膜、前記第１のゲート電極、前記第２の絶縁膜、前記ソース電極および前記ドレイン電極と接するように形成されることを特徴とする請求項１乃至請求項９のいずれか一項に記載の作製方法。
  11. 前記第３の絶縁膜の膜厚は１ｎｍ以上２０ｎｍ以下であることを特徴とする請求項１乃至請求項１０のいずれか一項に記載の作製方法。
  12. 前記第１のゲート電極は前記酸化物半導体の上に位置することを特徴とする請求項１乃至請求項１１のいずれか一項に記載の作製方法。
  13. 前記ソース電極と前記ドレイン電極は前記酸化物半導体の上に位置することを特徴とする請求項１乃至請求項１２のいずれか一項に記載の作製方法。
  14. 前記酸化物半導体は、
    第１の酸化物膜、前記第１の酸化物膜上の第２の酸化物膜および前記第２の酸化物膜上の第３の酸化物膜、を有し、
    前記第１の酸化物膜と前記第２の酸化物膜の組成は互いに異なることを特徴とする請求項１乃至請求項１３のいずれか一項に記載の作製方法。
  15. 前記第１のゲート電極は前記酸化物半導体の上に位置し、
    前記トランジスタは前記酸化物半導体の下に第２のゲート電極をさらに有することを特徴とする請求項１乃至請求項１４のいずれか一項に記載の作製方法。
  16. 前記半導体装置は、記憶装置、プロセッサ、撮像装置、表示装置および電子機器から選ばれることを特徴とする請求項１乃至請求項１５のいずれか一項に記載の作製方法。
  17. 請求項１乃至請求項１６のいずれか一項に記載の作製方法によって作製された半導体装置。
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