JP2016131446A

JP2016131446A - フルブリッジ方式双方向絶縁ｄｃ／ｄｃコンバータ

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Publication number: JP2016131446A
Application number: JP2015004678A
Authority: JP
Inventors: 一彰今道; Kazuaki Imamichi; 貴紀杉田; Takanori Sugita
Original assignee: MYWAY CORP
Current assignee: MYWAY CORP
Priority date: 2015-01-14
Filing date: 2015-01-14
Publication date: 2016-07-21
Anticipated expiration: 2035-01-14
Also published as: JP6437317B2

Abstract

【課題】力行時と回生時とで各スイッチング素子の制御方法を特に切り替えることなく、力行時には一次側電源から二次側電源に電力を伝達でき、回生時には二次側電源から一次側電源に電力を伝達できるフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータを提供する。
【解決手段】フルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ１は、トランスＴ１の一次側にフルブリッジ接続されたスイッチング素子Ｑ１〜Ｑ４と、トランスＴ１の二次側にフルブリッジ接続されたスイッチング素子Ｑ５〜Ｑ８と、制御部２とを備え、制御部２は、所定の周期で活性状態及び非活性状態を繰り返すドライブ信号ＤＲ１に応じてスイッチング素子Ｑ１，Ｑ２，Ｑ５，Ｑ７のオンオフ状態を制御し、ドライブ信号ＤＲ１の位相をシフトさせてなるドライブ信号ＤＲ２の活性状態に応じてスイッチング素子Ｑ３，Ｑ４，Ｑ６，Ｑ８のオンオフ状態を制御するよう構成される。
【選択図】図１

Description

本発明はフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータに関し、特に、力行動作と回生動作の切り替え制御を不要としたフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータに関する。

双方向絶縁ＤＣ／ＤＣコンバータは、トランスと、トランスの一次側に接続された直流電源（一次側電源）と、トランスの二次側に接続された直流電源（二次側電源）とを備え、一次側電源と二次側電源の間で双方向に電力を伝達できるようにした回路である。

双方向絶縁ＤＣ／ＤＣコンバータの具体的な用途としては、例えばバッテリの充放電試験装置が挙げられる。この場合、一次側電源として系統電源又はＤＣバスが、二次側電源として試験対象のバッテリがそれぞれ接続される。そして、バッテリの充電試験を行う際（力行時）には、系統電源から双方向絶縁ＤＣ／ＤＣコンバータを経由してバッテリに電力が送られ、バッテリの放電試験を行う際（回生時）には、バッテリから双方向絶縁ＤＣ／ＤＣコンバータを経由して系統電源に電力が送られる。このように、双方向絶縁ＤＣ／ＤＣコンバータは、系統電源とバッテリの間で双方向に電力を伝達する役割を果たす。

特許文献１には、プッシュプル方式、ハーフブリッジ方式、フルブリッジ方式などによって構成された一次側回路と、半波整流回路又は全波整流回路によって構成された二次側回路とを有する双方向絶縁ＤＣ／ＤＣコンバータが開示されている。この双方向絶縁ＤＣ／ＤＣコンバータにおいては、例えば特許文献１の図２〜図５に示されるように、力行時と回生時とで各スイッチング素子の制御方法を特に切り替えることなく、力行時には一次側電源から二次側電源に電力が伝達され、回生時には二次側電源から一次側電源に電力が伝達される。

特許文献２には、一次側回路及び二次側回路がともにフルブリッジ方式によって構成された双方向絶縁ＤＣ／ＤＣコンバータが開示されている。この双方向絶縁ＤＣ／ＤＣコンバータの一次側回路は、正接続（トランスの一次巻線の一端に一次側電源の正極が接続され、他端に一次側電源の負極が接続される状態）の状態と負接続の状態（トランスの一次巻線の一端に一次側電源の負極が接続され、他端に一次側電源の正極が接続される状態）とをデューティー比５０％で繰り返すように構成される。二次側回路も同様に、正接続（トランス二次巻線の一端に二次側電源の正極が接続され、他端に二次側電源の負極が接続される状態）の状態と負接続の状態（トランスの二次巻線の一端に二次側電源の負極が接続され、他端に二次側電源の正極が接続される状態）とをデューティー比５０％で繰り返すように構成される。そして、一次側回路及び二次側回路の間でこの繰り返し動作の位相をずらすことで、一次側電源と二次側電源の間における電力の伝達が実現される。力行動作と回生動作の切り替えは、位相シフト量を切り替えることによって実現される。

特開２０１２−２１０１０４特開２０１３−１７６１７４

ところで近年、数ｋＷ以上の出力を出す大容量のスイッチング電源では、特許文献２に示されるような、１次側回路及び２次側回路をともにフルブリッジ回路で構成した双方向絶縁ＤＣ／ＤＣコンバータ（以下、「フルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ」と称する）が使われるようになってきている。他の種類の回路を用いる場合に比べてトランスの巻き数が少なくて済むため、小型化できるとともにトランスの銅損を減らすことができるからである。

しかしながら、これまでのフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータでは、特許文献２にも示されるように、力行時と回生時とで、各スイッチング素子の制御方法（具体的に位相シフト量）を切り替える必要があった。その結果、力行動作と回生動作を切り替えるために複雑な制御機構が必要となり、割高になってしまっていた。

したがって、本発明の目的のひとつは、力行時と回生時とで各スイッチング素子の制御方法を特に切り替えることなく、力行時には一次側電源から二次側電源に電力を伝達でき、回生時には二次側電源から一次側電源に電力を伝達できるフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータを提供することにある。

上記目的を達成するための本発明によるフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータは、トランスと、一端が第２の電源の一端に接続される第１のコイルと、一端が第１の電源の一端に接続され、他端が前記トランスの一次側の一端に接続される第１のスイッチング素子と、一端が前記トランスの一次側の一端に接続され、他端が前記第１の電源の他端に接続される第２のスイッチング素子と、一端が前記第１の電源の一端に接続され、他端が前記トランスの一次側の他端に接続される第３のスイッチング素子と、一端が前記トランスの一次側の他端に接続され、他端が前記第１の電源の他端に接続される第４のスイッチング素子と、一端が前記第１のコイルの他端に接続され、他端が前記トランスの二次側の一端に接続される第５のスイッチング素子と、一端が前記トランスの二次側の一端に接続され、他端が前記第２の電源の他端に接続される第６のスイッチング素子と、一端が前記第１のコイルの他端に接続され、他端が前記トランスの二次側の他端に接続される第７のスイッチング素子と、一端が前記トランスの二次側の他端に接続され、他端が前記第２の電源の他端に接続される第８のスイッチング素子と、前記第１乃至第８のスイッチング素子のオンオフを制御する制御部とを備え、前記制御部は、所定の周期で活性状態及び非活性状態を繰り返す第１のドライブ信号に応じて前記第１、第２、第５、第７のスイッチング素子のオンオフ状態を制御し、前記第１のドライブ信号の位相をシフトさせてなる第２のドライブ信号の活性状態に応じて前記第３、第４、第６、第８のスイッチング素子のオンオフ状態を制御するよう構成されることを特徴とする。

本発明によるフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータは、力行時と回生時とで各スイッチの制御方法を特に切り替えなくとも、力行時（第１の電源から第２の電源に電力を伝達する場合）には第１の電源の電圧を降圧して第２の電源に供給する降圧チョッパとして機能し、回生時（第２の電源から第１の電源に電力を伝達する場合）には第２の電源の電圧を昇圧して第１の電源に供給する昇圧チョッパとして機能する。したがって、力行時と回生時とで各スイッチの制御方法を特に切り替えることなく、力行時には一次側電源から二次側電源に電力を伝達し、回生時には二次側電源から一次側電源に電力を伝達することが可能になる。なお、被伝達側の電源に伝達される電圧の具体的な値は、第１及び第２のドライブ信号の位相差やトランスの変圧比により調整すればよい。

上記フルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータにおいて、前記制御部は、前記第１のドライブ信号の活性化に応じて前記第１及び第５のスイッチング素子のそれぞれをオンにするとともに前記第２及び第７のスイッチング素子のそれぞれをオフにし、前記第１のドライブ信号の非活性化に応じて前記第２及び第７のスイッチング素子のそれぞれをオンにするとともに前記第１及び第５のスイッチング素子のそれぞれをオフにし、前記第２のドライブ信号の活性化に応じて前記第３及び第６のスイッチング素子のそれぞれをオンにするとともに前記第４及び第８のスイッチング素子のそれぞれをオフにし、前記第２のドライブ信号の非活性化に応じて前記第４及び第８のスイッチング素子のそれぞれをオンにするとともに前記第３及び第６のスイッチング素子のそれぞれをオフにするよう構成されることとしてもよい。こうすれば、第１乃至第８のスイッチング素子のオンオフ状態を好適に制御することが可能になる。

上記フルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータにおいてさらに、前記制御部は、前記第２のスイッチング素子をオフにしてから第２の遅延時間の経過後に前記第１のスイッチング素子をオンにし、前記第１のスイッチング素子をオフにしてから前記第２の遅延時間の経過後に前記第２のスイッチング素子をオンにし、前記第４のスイッチング素子をオフにしてから前記第２の遅延時間の経過後に前記第３のスイッチング素子をオンにし、前記第３のスイッチング素子をオフにしてから前記第２の遅延時間の経過後に前記第４のスイッチング素子をオンにするよう構成されることとしてもよい。これによれば、１次側回路に、第２の遅延時間に等しいデッドタイムを設けることができる。

上記各フルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータにおいてさらに、前記制御部は、前記第５のスイッチング素子をオンにしてから第３の遅延時間の経過後に前記第７のスイッチング素子をオフにし、前記第７のスイッチング素子をオンにしてから前記第３の遅延時間の経過後に前記第５のスイッチング素子をオフにし、前記第６のスイッチング素子をオンにしてから前記第３の遅延時間の経過後に前記第８のスイッチング素子をオフにし、前記第８のスイッチング素子をオンにしてから前記第３の遅延時間の経過後に前記第６のスイッチング素子をオフにするよう構成されることとしてもよい。これによれば、２次側回路に、第３の遅延時間に等しいオーバーラップタイムを設けることができる。

上記各フルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータにおいてさらに、前記第２のドライブ信号は、前記第１のドライブ信号が活性化してから第１の遅延時間後に活性化するよう構成され、前記制御部は、前記第１のスイッチング素子をオンにしてから前記第１の遅延時間の経過後に前記第３のスイッチング素子をオンにし、前記第２のスイッチング素子をオンにしてから前記第１の遅延時間の経過後に前記第４のスイッチング素子をオンにし、前記第１のスイッチング素子をオフにしてから前記第１の遅延時間の経過後に前記第３のスイッチング素子をオフにし、前記第２のスイッチング素子をオフにしてから前記第１の遅延時間の経過後に前記第４のスイッチング素子をオフにし、前記第５のスイッチング素子をオンにしてから前記第１の遅延時間に第４の遅延時間を加算してなる時間の経過後に前記第６のスイッチング素子をオンにし、前記第７のスイッチング素子をオンにしてから前記第１の遅延時間に前記第４の遅延時間を加算してなる時間の経過後に前記第８のスイッチング素子をオンにし、前記第５のスイッチング素子をオフにしてから前記第１の遅延時間に前記第４の遅延時間を加算してなる時間の経過後に前記第６のスイッチング素子をオフにし、前記第７のスイッチング素子をオフにしてから前記第１の遅延時間に前記第４の遅延時間を加算してなる時間の経過後に前記第８のスイッチング素子をオフにするよう構成されることとしてもよい。これによれば、第４の遅延時間を調整することで、力行時と回生時とで電力の伝達量を異ならせることが可能になる。

上記各フルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータにおいてさらに、一端が前記第１のコイルの一端に接続される第２のコイルと、陽極が前記第１のコイルの他端に接続される第１のダイオードと、一端が前記第１のダイオードの陰極に接続され、他端が前記第２のコイルの他端に接続される第９のスイッチング素子と、陽極が前記第２の電源の他端に接続され、陰極が前記第９のスイッチング素子の他端に接続される第２のダイオードと、一端が前記第２の電源の他端に接続され、他端が前記第９のスイッチング素子の一端に接続されるコンデンサとをさらに備えることとしてもよい。これによれば、第２のコイル、第１のダイオード、第９のスイッチング素子、第２のダイオード、及びコンデンサによりスナバ回路が構成されるので、過渡的な高電圧から回路を保護することが可能になる。

このフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータにおいてさらに、前記制御部は、前記第５乃至第８のスイッチング素子を同時にオフにする場合、前記第９のスイッチング素子をオンにした後に、前記第５乃至第８のスイッチング素子をオフにするよう構成されることとしてもよい。これによれば、回生時に、第５乃至第８のスイッチング素子の破壊を招くことなく、フルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータを緊急停止することが可能になる。

本発明によれば、力行時と回生時とで各スイッチング素子の制御方法を特に切り替えることなく、力行時には一次側電源から二次側電源に電力を伝達し、回生時には二次側電源から一次側電源に電力を伝達することが可能になる。

本発明の好ましい実施の形態によるフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ１の構成を示す図である。図１に示したフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ１の動作を示す信号図である。図１に示したフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ１の理想的な動作を示す信号図である。（ａ）〜（ｄ）はそれぞれ、図３に示した状態Ｓ１〜Ｓ４におけるスイッチング素子Ｑ１〜Ｑ８のオンオフ状態を示す図である。（ａ）は、フルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ１（スナバ回路Ｓを除く）のうちスイッチング素子Ｑ１〜Ｓ８にかかる部分を等価回路に置き換えた図であり、（ｂ）は、さらにトランスＴ１にかかる部分を等価回路に置き換えた図であり、（ｃ）は、さらにトランスＴ１を理想的なトランスに置き換えた場合を示す図である。図５（ｃ）に示した等価回路図の動作を示す図であり、（ａ）は図３に示した状態Ｓ１，Ｓ３に、（ｂ）は図３に示した状態Ｓ２，Ｓ４にそれぞれ対応している。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

本実施の形態によるフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ１は、図１に示すように、トランスＴ１と、一次側インバータ回路ＩＶ１と、二次側インバータ回路ＩＶ２と、制御部２とを備えて構成される。一次側インバータ回路ＩＶ１は、電源Ｐ１（第１の電源）とトランスＴ１の一次側との間に接続され、二次側インバータ回路ＩＶ２は、電源Ｐ２（第２の電源）とトランスＴ１の二次側との間に接続される。フルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ１は例えばバッテリの充放電試験装置であり、その場合の電源Ｐ１は系統電源又はＤＣバス、電源Ｐ２は試験対象のバッテリとなる。

一次側インバータ回路ＩＶ１は、２つのブリッジ回路Ｂ１，Ｂ２を有して構成される。ブリッジ回路Ｂ１は、一端が電源Ｐ１の一端に接続され、他端がトランスＴ１の一次側の一端に接続されるスイッチング素子Ｑ１（第１のスイッチング素子）と、一端がトランスＴ１の一次側の一端に接続され、他端が電源Ｐ１の他端に接続されるスイッチング素子Ｑ２（第２のスイッチング素子）とによって構成される。ブリッジ回路Ｂ２は、一端が電源Ｐ１の一端に接続され、他端がトランスＴ１の一次側の他端に接続されるスイッチング素子Ｑ３（第３のスイッチング素子）と、一端がトランスＴ１の一次側の他端に接続され、他端が電源Ｐ１の他端に接続されるスイッチング素子Ｑ４（第４のスイッチング素子）とによって構成される。

二次側インバータ回路ＩＶ２は、２つのブリッジ回路Ｂ３，Ｂ４と、コイルＬ１（第１のコイル）と、スナバ回路Ｓとを有して構成される。コイルＬ１の一端は、電源Ｐ２の一端に接続される。ブリッジ回路Ｂ３は、一端がコイルＬ１の他端に接続され、他端がトランスＴ１の二次側の一端に接続されるスイッチング素子Ｑ５（第５のスイッチング素子）と、一端がコイルＬ１の他端に接続され、他端がトランスＴ１の二次側の他端に接続されるスイッチング素子Ｑ７（第７のスイッチング素子）とによって構成される。ブリッジ回路Ｂ４は、一端がトランスＴ１の二次側の一端に接続され、他端が電源Ｐ２の他端に接続されるスイッチング素子Ｑ６（第６のスイッチング素子）と、一端がトランスＴ１の二次側の他端に接続され、他端が電源Ｐ２の他端に接続されるスイッチング素子Ｑ８（第８のスイッチング素子）とによって構成される。スナバ回路Ｓは、一端がコイルＬ１の一端に接続されるコイルＬ２（第２のコイル）と、陽極がコイルＬ１の他端に接続されるダイオードＤ１（第１のダイオード）と、一端がダイオードＤ１の陰極に接続され、他端がコイルＬ２の他端に接続されるスイッチング素子Ｑ９（第９のスイッチング素子）と、陽極が電源Ｐ２の他端に接続され、陰極がスイッチング素子Ｑ９の他端に接続されるダイオードＤ２（第２のダイオード）と、一端が電源Ｐ２の他端に接続され、他端がスイッチング素子Ｑ９の一端に接続されるコンデンサＣ１とによって構成される。

スイッチング素子Ｑ１〜Ｑ９はそれぞれ、図１に示すように、寄生ダイオードを有するＮチャンネル型のＭＯＳトランジスタによって構成される。スイッチング素子Ｑ１〜Ｑ９それぞれの一端はＭＯＳトランジスタのドレイン（寄生ダイオードの陰極）を構成し、他端はＭＯＳトランジスタのソース（寄生ダイオードの陽極）を構成する。

スイッチング素子Ｑ１〜Ｑ９のゲート電極には、制御部２から、それぞれ制御信号ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＸＰ，ＸＮ，ＹＰ，ＹＮ，ＳＮが供給される。スイッチング素子Ｑ１〜Ｑ９それぞれのオンオフ状態は、制御部２がこれらの制御信号の電圧レベルを個別に制御することにより、個別に制御可能とされている。一例を挙げると、スイッチング素子Ｑ１は、制御信号ＵＰがハイレベルであるときにオンの状態となり、制御信号ＵＰがローレベルであるときにオフの状態となる。他のスイッチング素子Ｑ２〜Ｑ９についても同様である。

制御部２には、外部からドライブ信号ＤＲ１（第１のドライブ信号）が供給される。制御部２は、このドライブ信号ＤＲ１に基づいてドライブ信号ＤＲ２（第２のドライブ信号）を生成し、さらに、ブリッジ回路Ｂ１，Ｂ３を構成するスイッチング素子Ｑ１，Ｑ２，Ｑ５，Ｑ７のオンオフ状態（制御信号ＵＰ，ＵＮ，ＸＰ，ＹＰの活性状態）をドライブ信号ＤＲ１に応じて制御するとともに、ブリッジ回路Ｂ２，Ｂ４を構成するスイッチング素子Ｑ３，Ｑ４，Ｑ６，Ｑ８のオンオフ状態（制御信号ＶＰ，ＶＮ，ＸＮ，ＹＮの活性状態）をドライブ信号ＤＲ２に応じて制御するよう構成される。

ドライブ信号ＤＲ１は、図２に示すように、所定の周期Ｔで活性状態及び非活性状態を繰り返す周期信号である。活性状態と非活性状態のデューティー比は５０％である。制御部２は、このドライブ信号ＤＲ１の位相を時間ｔ１（第１の遅延時間。０＜ｔ１≦Ｔ／２）分だけシフトさせることにより、ドライブ信号ＤＲ２を生成する。したがって、ドライブ信号ＤＲ２も周期Ｔで活性状態及び非活性状態を繰り返す周期信号であり、ドライブ信号ＤＲ２の活性化タイミングは、ドライブ信号ＤＲ１が活性化してから時間ｔ１後に到来することになる。なお、図２ではドライブ信号ＤＲ１，ＤＲ２をハイアクティブな信号として図示しているが、これらはローアクティブな信号であっても構わない。

制御部２は、このようなドライブ信号ＤＲ１，ＤＲ２に応じて制御信号ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＸＰ，ＸＮ，ＹＰ，ＹＮの活性状態を制御することにより、スイッチング素子Ｑ１〜Ｑ８のオンオフ状態を制御する。具体的には、ドライブ信号ＤＲ１の活性化に応じてスイッチング素子Ｑ１，Ｑ５がオン、スイッチング素子Ｑ２，Ｑ７がオフとなり、ドライブ信号ＤＲ１の非活性化に応じてスイッチング素子Ｑ２，Ｑ７がオン、スイッチング素子Ｑ１，Ｑ５がオフとなり、ドライブ信号ＤＲ２の活性化に応じてスイッチング素子Ｑ３，Ｑ６がオン、スイッチング素子Ｑ４，Ｑ８がオフとなり、ドライブ信号ＤＲ２の非活性化に応じてスイッチング素子Ｑ４，Ｑ８がオン、スイッチング素子Ｑ３，Ｑ６がオフとなるよう、制御信号ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＸＰ，ＸＮ，ＹＰ，ＹＮの活性状態を制御する。以下、図２を参照しながら、制御部２によって制御された制御信号ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＸＰ，ＸＮ，ＹＰ，ＹＮの活性状態の変化について、より詳細に説明する。

まず、制御信号ＵＰは、ドライブ信号ＤＲ１の活性化から遅延時間ｔ２（第２の遅延時間）の経過後に活性化し、かつ、ドライブ信号ＤＲ１の非活性化とともに非活性に戻るよう、制御部２によって制御される。一方、制御信号ＵＮは、ドライブ信号ＤＲ１の非活性化から遅延時間ｔ２の経過後に活性化し、かつ、ドライブ信号ＤＲ１の活性化とともに非活性に戻るよう、制御部２によって制御される。これにより、スイッチング素子Ｑ１は、スイッチング素子Ｑ２がオフとなってから遅延時間ｔ２の経過後にオンとなり、また、スイッチング素子Ｑ２は、スイッチング素子Ｑ１がオフとなってから遅延時間ｔ２の経過後にオンとなる。

次に、制御信号ＶＰは、ドライブ信号ＤＲ２の活性化から遅延時間ｔ２の経過後に活性化し、かつ、ドライブ信号ＤＲ２の非活性化とともに非活性に戻るよう、制御部２によって制御される。一方、制御信号ＶＮは、ドライブ信号ＤＲ２の非活性化から遅延時間ｔ２の経過後に活性化し、かつ、ドライブ信号ＤＲ２の活性化とともに非活性に戻るよう、制御部２によって制御される。これにより、スイッチング素子Ｑ３は、スイッチング素子Ｑ４がオフとなってから遅延時間ｔ２の経過後にオンとなり、また、スイッチング素子Ｑ４は、スイッチング素子Ｑ３がオフとなってから遅延時間ｔ２の経過後にオンとなる。さらに、スイッチング素子Ｑ３は、スイッチング素子Ｑ１がオンとなってから遅延時間ｔ１の経過後にオンとなるとともに、スイッチング素子Ｑ１がオフとなってから遅延時間ｔ１の経過後にオフとなり、スイッチング素子Ｑ４は、スイッチング素子Ｑ２がオンとなってから遅延時間ｔ１の経過後にオンとなるとともに、スイッチング素子Ｑ２がオフとなってから遅延時間ｔ１の経過後にオフとなる。

次に、制御信号ＸＰは、ドライブ信号ＤＲ１の活性化から遅延時間ｔ５の経過後に活性化し、かつ、ドライブ信号ＤＲ１の非活性化から遅延時間ｔ５に遅延時間ｔ３（第３の遅延時間）を加算してなる時間ｔ５＋ｔ３の経過後に非活性に戻るよう、制御部２によって制御される。一方、制御信号ＹＰは、ドライブ信号ＤＲ１の非活性化から遅延時間ｔ５の経過後に活性化し、かつ、ドライブ信号ＤＲ１の活性化から時間ｔ５＋ｔ３の経過後に非活性に戻るよう、制御部２によって制御される。これにより、スイッチング素子Ｑ７は、スイッチング素子Ｑ５がオンとなってから遅延時間ｔ３の経過後にオフとなり、また、スイッチング素子Ｑ５は、スイッチング素子Ｑ７がオンとなってから遅延時間ｔ３の経過後にオフとなる。

次に、制御信号ＸＮは、ドライブ信号ＤＲ２の活性化から遅延時間ｔ５に遅延時間ｔ４（第４の遅延時間）を加算してなる時間ｔ５＋ｔ４の経過後に活性化し、かつ、ドライブ信号ＤＲ２の非活性化から時間ｔ５＋ｔ４にさらに遅延時間ｔ３を加算してなる時間ｔ５＋ｔ４＋ｔ３の経過後に非活性に戻るよう、制御部２によって制御される。一方、制御信号ＹＮは、ドライブ信号ＤＲ２の非活性化から時間ｔ５＋ｔ４の経過後に活性化し、かつ、ドライブ信号ＤＲ２の活性化から時間ｔ５＋ｔ４＋ｔ３の経過後に非活性に戻るよう、制御部２によって制御される。これにより、スイッチング素子Ｑ８は、スイッチング素子Ｑ６がオンとなってから遅延時間ｔ３の経過後にオフとなり、また、スイッチング素子Ｑ６は、スイッチング素子Ｑ８がオンとなってから遅延時間ｔ３の経過後にオフとなる。さらに、スイッチング素子Ｑ６は、スイッチング素子Ｑ５がオンとなってから時間ｔ１＋ｔ４の経過後にオンとなるとともに、スイッチング素子Ｑ５がオフとなってから時間ｔ１＋ｔ４の経過後にオフとなり、スイッチング素子Ｑ８は、スイッチング素子Ｑ７がオンとなってから時間ｔ１＋ｔ４の経過後にオンとなるとともに、スイッチング素子Ｑ７がオフとなってから時間ｔ１＋ｔ４の経過後にオフとなる。

以上のようなスイッチング素子Ｑ１〜Ｑ８のオンオフ状態の変化により、フルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ１では、力行時と回生時とでスイッチング素子Ｑ１〜Ｑ８の制御方法を特に切り替えることなく、力行時には電源Ｐ１から電源Ｐ２に電力を伝達し、回生時には電源Ｐ２から電源Ｐ１に電力を伝達することが可能になる。

ここで、遅延時間ｔ２は、一次側インバータ回路ＩＶ１において短絡が発生することを防止するために設けるデッドタイムであり、遅延時間ｔ３は、二次側インバータ回路ＩＶ２においてコイルＬ１の遮断が発生することを防止するために設けるオーバーラップタイムである。また、遅延時間ｔ５は寄生インダクタによる電流の発生を防止するために設けているものである。したがって、一次側インバータ回路ＩＶ１における短絡の発生、二次側インバータ回路ＩＶ２におけるコイルＬ１の遮断、寄生インダクタによる電流の発生が無視できる理想的な状態では、遅延時間ｔ２，ｔ３，ｔ５はそれぞれ０に設定できる。また、遅延時間ｔ４は、力行時の電力伝達時間に対して回生時の電力伝達時間を時間ｔ４−ｔ５分だけ長く（ｔ４がマイナスの場合には短く）するために設けているものであり、フルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ１の基本的な動作は、ｔ４＝０の場合のものである。そこで以下では、遅延時間ｔ２〜ｔ５をいずれも０とした理想的な動作を参照しながら、フルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ１が上記効果を奏することの原理について詳しく説明する。なお、以下では、図１に示したスナバ回路Ｓ及びその効果についても無視して説明を行う。

まず、力行時に着目して説明する。一次側インバータ回路ＩＶ１のスイッチング素子Ｑ１〜Ｑ４に関する制御部２の動作は、図３及び下記の表１に示すように、ブリッジ回路Ｂ１を構成する制御信号ＵＰ，ＵＮをドライブ信号ＤＲ１に応じて相補的に変化させる一方、ブリッジ回路Ｂ２を構成する制御信号ＶＰ，ＶＮをドライブ信号ＤＲ２に応じて相補的に変化させるというものとなる。この制御の結果、制御信号ＵＰは、ドライブ信号ＤＲ１の活性期間に活性状態となり、ドライブ信号ＤＲ１の非活性期間に非活性状態となる。同様に、制御信号ＵＮは、ドライブ信号ＤＲ１の非活性期間に活性状態となり、ドライブ信号ＤＲ１の活性期間に非活性状態となる。制御信号ＶＰは、ドライブ信号ＤＲ２の活性期間に活性状態となり、ドライブ信号ＤＲ２の非活性期間に非活性状態となる。制御信号ＶＮは、ドライブ信号ＤＲ２の非活性期間に活性状態となり、ドライブ信号ＤＲ２の活性期間に非活性状態となる。

制御信号ＵＰ，ＵＮ，ＶＰ，ＶＮが以上のように変化する結果として、一次側インバータ回路ＩＶ１は、表１及び図４に示すように、電源Ｐ１の両端をトランスＴ１の一次側の両端に正接続する期間Ｓ１、トランスＴ１の一次側の両端を短絡させる期間Ｓ２、電源Ｐ１の両端をトランスＴ１の一次側の両端に負接続する期間Ｓ３、及び、トランスＴ１の一次側の両端を短絡させる期間Ｓ４を順に繰り返すように動作することになる。なお、図４は、スイッチング素子Ｑ１〜Ｑ８のそれぞれを分かりやすいように単純な１回路１接点のスイッチとして図示したもので、太線が電流経路を示している。

次に、二次側インバータ回路ＩＶ２のスイッチング素子Ｑ５〜Ｑ８に関する制御部２の動作は、図３及び下記の表２に示すように、ブリッジ回路Ｂ３を構成する制御信号ＸＰ，ＹＰをドライブ信号ＤＲ１に応じて相補的に変化させる一方、ブリッジ回路Ｂ４を構成する制御信号ＸＮ，ＹＮをドライブ信号ＤＲ２に応じて相補的に変化させるというものとなる。この制御の結果、制御信号ＸＰは、ドライブ信号ＤＲ１の活性期間に活性状態となり、ドライブ信号ＤＲ１の非活性期間に非活性状態となる。同様に、制御信号ＹＰは、ドライブ信号ＤＲ１の非活性期間に活性状態となり、ドライブ信号ＤＲ１の活性期間に非活性状態となる。制御信号ＸＮは、ドライブ信号ＤＲ２の活性期間に活性状態となり、ドライブ信号ＤＲ２の非活性期間に非活性状態となる。制御信号ＹＮは、ドライブ信号ＤＲ２の非活性期間に活性状態となり、ドライブ信号ＤＲ２の活性期間に非活性状態となる。

制御信号ＸＰ，ＹＰ，ＸＮ，ＹＮが以上のように変化する結果として、二次側インバータ回路ＩＶ２は、表２及び図４に示すように、期間Ｓ１ではトランスＴ１の二次側の両端を電源Ｐ２の両端に正接続し、期間Ｓ２では電源Ｐ２の両端をコイルＬ１を介して短絡させ、期間Ｓ３ではトランスＴ１の二次側の両端を電源Ｐ２の両端に負接続し、及び、期間Ｓ４では電源Ｐ２の両端をコイルＬ１を介して短絡させるように動作することになる。

期間Ｓ１においては、一次側インバータ回路ＩＶ１が電源Ｐ１の両端をトランスＴ１の一次側の両端に正接続することから、トランスＴ１の一次側の両端間に印加される電圧Ｖ１は電源Ｐ１の両端間電圧に等しくなる。このとき、二次側インバータ回路ＩＶ２の動作により、トランスＴ１の二次側の両端が電源Ｐ２の両端に正接続されているので、電源Ｐ１の両端間電圧がトランスＴ１を介して電源Ｐ２に伝達されることになる。

また、期間Ｓ３においては、一次側インバータ回路ＩＶ１が電源Ｐ１の両端をトランスＴ１の一次側の両端に負接続することから、トランスＴ１の一次側の両端間に印加される電圧Ｖ１は電源Ｐ１の両端間電圧の符号を反転させてなる電圧に等しくなる。このとき、二次側インバータ回路ＩＶ２の動作により、トランスＴ１の二次側の両端が電源Ｐ２の両端に負接続されているので、期間Ｓ１と同様に、電源Ｐ１の両端間電圧がトランスＴ１を介して電源Ｐ２に伝達されることになる。

一方、期間Ｓ２，Ｓ４においては、一次側インバータ回路ＩＶ１がトランスＴ１の一次側の両端を短絡させていることから、直接的には、電源Ｐ１の両端間電圧が電源Ｐ２に伝達されることはない。一方で、期間Ｓ１，Ｓ３の間、コイルＬ１に電源Ｐ１からの電力が蓄積されており、期間Ｓ２，Ｓ４においては、このコイルＬ１に蓄積された電力が電源Ｐ２に供給される。

このように、力行時のフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ１は、期間Ｓ１，Ｓ３において電源Ｐ１の両端間電圧を電源Ｐ２に伝達するとともにコイルＬ１に電力を蓄積し、期間Ｓ２，Ｓ４においては、電源Ｐ１をトランスＴ１から切り離す一方でコイルＬ１から電源Ｐ２に電力を伝達するよう動作する。この動作は要するに、よく知られた降圧チョッパの動作である。以下、この点について、図５及び図６を参照しながら詳しく説明する。

ここまでで説明したフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ１の動作から理解されるように、フルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ１は、図５（ａ）に示すように、電源Ｐ１と直列に接続されたスイッチング素子Ｑ１０によってスイッチング素子Ｑ１〜Ｑ４を置き換え、電源Ｐ２と並列に接続されたスイッチング素子Ｑ２０によってスイッチング素子Ｑ５〜Ｑ８を置き換えることによっても構成できる。ただし、図示したドライブ信号ＤＲ３は、図３に示すように、ドライブ信号ＤＲ１とドライブ信号ＤＲ２の排他的論理和信号である。また、スイッチング素子Ｑ１０のゲート電極にはドライブ信号ＤＲ３が供給され、スイッチング素子Ｑ２０のゲート電極にはドライブ信号ＤＲ３の反転信号が供給される。

図５（ｂ）は、図５（ａ）の回路において、トランスＴ１を等価回路で置き換えたものである。同図に示すように、トランスＴ１は、それぞれスイッチング素子Ｑ１０と直列に接続される一次側の漏れインダクタンスＬａ及び二次側の漏れインダクタンスＬｂと、スイッチング素子Ｑ２０と並列に接続される相互インダクタンスＭとによって表される。

ここで、トランスＴ１が理想的なトランスであるとすると、漏れインダクタンスＬａ，Ｌｂはともに０となり、相互インダクタンスＭは無限大となる。したがって、図５（ｂ）はさらに図５（ｃ）のように書き換えられる。

図５（ｃ）の回路においては、図６に示すように、スイッチング素子Ｑ１０がオン、スイッチング素子Ｑ２０がオフとなっている状態が期間Ｓ１，Ｓ３に対応し、スイッチング素子Ｑ１０がオフ、スイッチング素子Ｑ２０がオンとなっている状態が期間Ｓ２，Ｓ４に対応する。なお、図６では、図４と同様、スイッチング素子Ｑ１０，Ｑ２０のそれぞれを分かりやすいように単純な１回路１接点のスイッチとして図示している。また、太線が電流経路を示している。

図６（ａ）に示すように、期間Ｓ１，Ｓ３では、電源Ｐ１が電源Ｐ２と直列に接続されており、電源Ｐ１の両端間電圧が電源Ｐ２に伝達される。また、コイルＬ１に電力が蓄積される。一方、図６（ｂ）に示すように、期間Ｓ２，Ｓ４では、電源Ｐ１が電源Ｐ２から切り離され、電源Ｐ２の両端がコイルＬ１を介して短絡される。そして、期間Ｓ１，Ｓ３でコイルＬ１に蓄積された電力が電源Ｐ２に供給される。この動作は、よく知られた降圧チョッパの動作に他ならない。

このように、力行時のフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ１は、降圧チョッパとして動作する。したがって、電源Ｐ１から電源Ｐ２に電力を伝達することが可能になる。

なお、電源Ｐ１から電源Ｐ２に伝達される電力の量は、期間Ｓ１，Ｓ３の時間長と、期間Ｓ２，Ｓ４の時間長の比に応じて変化する。図３から理解されるように、期間Ｓ１，Ｓ３の時間長は遅延時間ｔ１に等しく、期間Ｓ２，Ｓ４の時間長はＴ−ｔ１に等しいので、遅延時間ｔ１を適宜調整することにより、電源Ｐ１から電源Ｐ２に伝達される電力の量を制御することができる。

次に、回生時に着目して説明する。回生時における制御部２の動作は、力行時と全く同じである。したがって、制御信号ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＸＰ，ＹＰ，ＸＮ，ＹＮそれぞれの活性状態の変化、及び、スイッチング素子Ｑ１〜Ｑ８それぞれのオンオフ状態の変化は、図３〜図６、表１、表２を参照して説明した力行時のものと全く同じである。

回生時の期間Ｓ２，Ｓ４においては、図４（ｂ）（ｄ）に示すように、二次側インバータ回路ＩＶ２が電源Ｐ２の両端をコイルＬ１を介して短絡させる。したがって、直接的には電源Ｐ２の両端間電圧が電源Ｐ１に伝達されることはないが、一方で、電源Ｐ２から供給される電力がコイルＬ１に蓄積される。このコイルＬ１に蓄積される電力は、期間Ｓ１，Ｓ３で電源Ｐ１に伝達される電圧を昇圧する役割を果たす。

回生時の期間Ｓ１においては、図４（ａ）に示すように、二次側インバータ回路ＩＶ２により、電源Ｐ２の両端がトランスＴ１の二次側の両端に正接続される。このとき、電源Ｐ２の一端とトランスＴ１の一端の間にコイルＬ１が接続された形となるので、トランスＴ１の二次側の両端間に印加される電圧Ｖ２は、電源Ｐ２の両端間電圧と、期間Ｓ４で蓄積された電力によって生ずるコイルＬ１の両端間電圧とを加算してなる電圧に等しくなる。そしてこのとき、一次側インバータ回路ＩＶ１の動作により、トランスＴ１の一次側の両端が電源Ｐ１の両端に正接続されているので、上記電圧がトランスＴ１を介して電源Ｐ１に伝達されることになる。

同様に、回生時の期間Ｓ３においては、図４（ｃ）に示すように、二次側インバータ回路ＩＶ２により、電源Ｐ２の両端がトランスＴ１の二次側の両端に負接続される。このとき、電源Ｐ２の一端とトランスＴ１の他端の間にコイルＬ１が接続された形となるので、トランスＴ１の二次側の両端間に印加される電圧Ｖ２は、電源Ｐ２の両端間電圧と、期間Ｓ２で蓄積された電力によって生ずるコイルＬ１の両端間電圧とを加算してなる電圧の符号を反転してなる電圧に等しくなる。そしてこのとき、一次側インバータ回路ＩＶ１の動作により、トランスＴ１の一次側の両端が電源Ｐ１の両端に負接続されているので、上記電圧がトランスＴ１を介して電源Ｐ１に伝達されることになる。

このように、回生時のフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ１は、期間Ｓ２，Ｓ４においては、電源Ｐ１をトランスＴ１から切り離す一方で電源Ｐ２からコイルＬ１に電力を蓄積し、期間Ｓ１，Ｓ３においては、電源Ｐ２の両端間電圧と、期間Ｓ２で蓄積された電力によって生ずるコイルＬ１の両端間電圧とを加算してなる電圧を電源Ｐ１に電力を伝達するよう動作する。この動作は要するに、よく知られた昇圧チョッパの動作である。以下、この点について、図６を再度参照しながら詳しく説明する。

図６（ｂ）に示すように、期間Ｓ２，Ｓ４では、電源Ｐ１が電源Ｐ２から切り離され、電源Ｐ２の両端がコイルＬ１を介して短絡される。その結果、電源Ｐ２から供給される電力がコイルＬ１に蓄積される。一方、図６（ａ）に示すように、期間Ｓ１，Ｓ３では、電源Ｐ１、コイルＬ１、及び電源Ｐ２が直列に接続される。したがって、電源Ｐ１には、電源Ｐ２の両端間電圧と、直前の期間Ｓ２又は期間Ｓ４で蓄積された電力によって生ずるコイルＬ１の両端間電圧とを加算してなる電圧が供給される。この動作は、よく知られた昇圧チョッパの動作に他ならない。

このように、回生時のフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ１は、昇圧チョッパとして動作する。したがって、電源Ｐ２から電源Ｐ１に電力を伝達することが可能になる。

なお、電源Ｐ２から電源Ｐ１に伝達される電力の量は、力行時と同様、期間Ｓ１，Ｓ３の時間長と、期間Ｓ２，Ｓ４の時間長の比に応じて変化する。したがって、遅延時間ｔ１を適宜調整することにより、電源Ｐ２から電源Ｐ１に伝達される電力の量を制御することができる。

以上説明したように、フルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ１は、力行時と回生時とでスイッチング素子Ｑ１〜Ｑ８の制御方法を特に切り替えなくとも、力行時には降圧チョッパとして動作し、回生時には昇圧チョッパとして動作する。したがって、力行時と回生時とで各スイッチング素子Ｑ１〜Ｑ８の制御方法を特に切り替えることなく、力行時には電源Ｐ１から電源Ｐ２に電力を伝達し、回生時には電源Ｐ２から電源Ｐ１に電力を伝達することが可能になる。

次に、図１及び図２に戻り、電流の流れについての補足的な説明及びスナバ回路Ｓの動作についての説明を行う。

まず力行時の電流の流れについて説明する。力行時には、図２に示した時点Ａでスイッチング素子Ｑ１がオンすると電源Ｐ１からトランスＴ１の一次側への電圧の印加が開始され、図２に示すように、電圧Ｖ１が上昇する。このとき、図２に示すようにトランスＴ１の一次側に流れる電流Ｉ１にサージ成分が現れるが、これは、スナバ回路Ｓ内のコンデンサＣ１に一時的に電流が流れ込むためである。

次に、図２に示した時点Ｂでスイッチング素子Ｑ４がオフになると、電源Ｐ１がトランスＴ１の一次側から切り離されるが、スイッチング素子Ｑ４の寄生容量を通じて、少しの間（図２に示した期間δｔ１の間）電流Ｉ１が流れ続ける。この流れ続ける電流Ｉ１によってスイッチング素子Ｑ４のドレイン−ソース間電圧が上昇し、さらにスイッチング素子Ｑ３のボディダイオードがオンとなることにより、トランスＴ１の一次側の両端が短絡され、トランスＴ１の一次側への電圧の印加が停止する。その後、トランスＴ１の漏れインダクタンスの起電力が消失する時点Ｃで、電流Ｉ１が０となる。

時点Ａから時点Ｃにかけ、二次側インバータ回路ＩＶ２ではスイッチング素子Ｑ５，Ｑ８がオンとなっているので、電圧Ｖ１によって誘起された電圧Ｖ２により、コイルＬ１が充電される。時点Ｃで電流Ｉ１が０となった後、コイルＬ１の起電力により、スイッチング素子Ｑ７のボディダイオードがオンとなる。これにより、コイルＬ１、スイッチング素子Ｑ７，Ｑ８、及び電源Ｐ２を結ぶ電流経路が形成され、電源Ｐ２に電流が還流する。

次に回生時の電流の流れについて説明する。回生時には、図２に示した時点Ｆでスイッチング素子Ｑ７がオフになると電源Ｐ２からトランスＴ１の二次側への電圧の印加が開始され、図２に示すように、電圧Ｖ２が上昇する。

次に、図２に示した時点Ｄでスイッチング素子Ｑ６がオンすると、二次側インバータ回路ＩＶ２が短絡され、電源Ｐ２からトランスＴ１の二次側への電圧の印加が停止する。しかし、トランスＴ１の漏れインダクタンスの持つ起電力により、一次側インバータ回路ＩＶ１に電流が供給され続ける。

ここで、トランスＴ１の漏れインダクタンスの持つ起電力が消失した後には、電源Ｐ１に回生された電力により漏れインダクタンスに逆向きに電圧がかかり、一次側から二次側への電流が生ずる。この無効な電流が流れることを防止するため、制御部２は、トランスＴ１の漏れインダクタンスの持つ起電力が消失するタイミングで、速やかにスイッチング素子Ｑ３をオンする。スイッチング素子Ｑ３がオンになると、トランスＴ１の一次側が短絡されるため、上記のような逆向きの電圧の印加は停止される。

次に、スナバ回路Ｓは、二次側インバータ回路ＩＶ２にサージ電圧が発生することを防止する役割を担う回路である。すなわち、二次側インバータ回路ＩＶ２では、スイッチング素子Ｑ１がオンとなる時点、スイッチング素子Ｑ２がオンとなる時点、スイッチング素子Ｑ５がオフとなる時点、及びスイッチング素子Ｑ７がオフとなる時点のそれぞれにおいて、サージ電圧が発生する。スナバ回路Ｓは、発生した高電圧をダイオードＤ１を介してコンデンサＣ１に蓄積することにより、このサージ電圧の発生を防止する。

ここで、サージ電圧の発生を適切に防止するためには、コンデンサＣ１の極板間電圧を一定レベル、具体的には、トランスＴ１の二次側の両端間に印加される電圧Ｖ２の正常なピーク電圧（サージ電圧が発生しない場合のピーク電圧）に保つことが必要である。コンデンサＣ１の極板間電圧が大きすぎると、電圧を蓄積できなくなってサージ電圧の発生を抑えることが不可能になり、一方でコンデンサＣ１の極板間電圧が小さすぎると、サージ電圧ではない電圧までコンデンサＣ１に吸収されてしまい、フルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ１の効率を下げてしまうからである。そこで制御部２は、図２に示すように、スイッチング素子Ｑ９が所定周期でオンオフを繰り返すように、制御信号ＳＮの制御を行う。スイッチング素子Ｑ９がオンである場合にはコンデンサＣ１に蓄積された電荷が電源Ｐ２に吸収され、スイッチング素子Ｑ９がオフである場合にはコンデンサＣ１に電荷が蓄積されるので、制御部２が上記のような制御信号ＳＮの制御を行うことで、コンデンサＣ１の極板間電圧を上記一定レベルに保つことが可能になる。なお、図２の例では、制御部２はスイッチング素子Ｑ６，Ｑ８がオンとなるタイミングで制御信号ＳＮを活性化しているが、これ以外のタイミングで制御信号ＳＮを活性化することとしてもよい。また、スイッチング素子Ｑ９がオンオフを繰り返す周期は、サージ電圧の発生周期がＴ／２の周期で繰り返されることから、図２に示すようにＴ／２とすることが好ましい。

なお、スイッチング素子Ｑ９は、上記のような役割の他に、回生時のブレーキとしての役割も担っている。すなわち、フルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ１を緊急停止する必要がある場合、力行時であれば、一次側インバータ回路ＩＶ１内のスイッチング素子Ｑ１〜Ｑ４をすべてオフにすることで、フルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ１を停止させることができる。一方、回生時には、仮に二次側インバータ回路ＩＶ２内のスイッチング素子Ｑ５〜Ｑ８をすべてオフにしたとすれば、力行時同様にフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ１を停止させることができるものの、実際にそのような制御を行うと、コイルＬ１で発生する電流のためにスイッチング素子Ｑ５〜Ｑ８が破壊されてしまう。そこで、回生時に緊急停止が必要となった場合、制御部２は、制御信号ＳＮの活性化によりスイッチング素子Ｑ９をオンにしてコイルＬ１で発生する電流の放出経路を確保してから、スイッチング素子Ｑ５〜Ｑ８をオフにする。こうすることで、スイッチング素子Ｑ５〜Ｑ８の破壊を招くことなく、回生時にもフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ１を緊急停止することが可能になる。

以上、本発明の好ましい実施の形態について説明したが、本発明はこうした実施の形態に何等限定されるものではなく、本発明が、その要旨を逸脱しない範囲において、種々なる態様で実施され得ることは勿論である。

１フルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ
２制御部
Ｂ１〜Ｂ４ブリッジ回路
Ｃ１コンデンサ
Ｄ１，Ｄ２ダイオード
ＤＲ１〜ＤＲ３ドライブ信号
ＩＶ１一次側インバータ回路
ＩＶ２二次側インバータ回路
Ｌ１，Ｌ２コイル
Ｌａ，ＬｂトランスＴ１の漏れインダクタンス
ＭトランスＴ１の相互インダクタンス
Ｐ１，Ｐ２電源
Ｑ１〜Ｑ９，Ｑ１０，Ｑ２０スイッチング素子
Ｓスナバ回路
Ｔ１トランス
ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＸＰ，ＸＮ，ＹＰ，ＹＮ，ＳＮ制御信号

Claims

トランスと、
一端が第２の電源の一端に接続される第１のコイルと、
一端が第１の電源の一端に接続され、他端が前記トランスの一次側の一端に接続される第１のスイッチング素子と、
一端が前記トランスの一次側の一端に接続され、他端が前記第１の電源の他端に接続される第２のスイッチング素子と、
一端が前記第１の電源の一端に接続され、他端が前記トランスの一次側の他端に接続される第３のスイッチング素子と、
一端が前記トランスの一次側の他端に接続され、他端が前記第１の電源の他端に接続される第４のスイッチング素子と、
一端が前記第１のコイルの他端に接続され、他端が前記トランスの二次側の一端に接続される第５のスイッチング素子と、
一端が前記トランスの二次側の一端に接続され、他端が前記第２の電源の他端に接続される第６のスイッチング素子と、
一端が前記第１のコイルの他端に接続され、他端が前記トランスの二次側の他端に接続される第７のスイッチング素子と、
一端が前記トランスの二次側の他端に接続され、他端が前記第２の電源の他端に接続される第８のスイッチング素子と、
前記第１乃至第８のスイッチング素子のオンオフを制御する制御部とを備え、
前記制御部は、所定の周期で活性状態及び非活性状態を繰り返す第１のドライブ信号に応じて前記第１、第２、第５、第７のスイッチング素子のオンオフ状態を制御し、前記第１のドライブ信号の位相をシフトさせてなる第２のドライブ信号の活性状態に応じて前記第３、第４、第６、第８のスイッチング素子のオンオフ状態を制御するよう構成される
ことを特徴とするフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ。
前記制御部は、
前記第１のドライブ信号の活性化に応じて前記第１及び第５のスイッチング素子のそれぞれをオンにするとともに前記第２及び第７のスイッチング素子のそれぞれをオフにし、
前記第１のドライブ信号の非活性化に応じて前記第２及び第７のスイッチング素子のそれぞれをオンにするとともに前記第１及び第５のスイッチング素子のそれぞれをオフにし、
前記第２のドライブ信号の活性化に応じて前記第３及び第６のスイッチング素子のそれぞれをオンにするとともに前記第４及び第８のスイッチング素子のそれぞれをオフにし、
前記第２のドライブ信号の非活性化に応じて前記第４及び第８のスイッチング素子のそれぞれをオンにするとともに前記第３及び第６のスイッチング素子のそれぞれをオフにするよう構成される
ことを特徴とする請求項１に記載のフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ。
前記制御部は、
前記第２のスイッチング素子をオフにしてから第２の遅延時間の経過後に前記第１のスイッチング素子をオンにし、
前記第１のスイッチング素子をオフにしてから前記第２の遅延時間の経過後に前記第２のスイッチング素子をオンにし、
前記第４のスイッチング素子をオフにしてから前記第２の遅延時間の経過後に前記第３のスイッチング素子をオンにし、
前記第３のスイッチング素子をオフにしてから前記第２の遅延時間の経過後に前記第４のスイッチング素子をオンにするよう構成される
ことを特徴とする請求項２に記載のフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ。
前記制御部は、
前記第５のスイッチング素子をオンにしてから第３の遅延時間の経過後に前記第７のスイッチング素子をオフにし、
前記第７のスイッチング素子をオンにしてから前記第３の遅延時間の経過後に前記第５のスイッチング素子をオフにし、
前記第６のスイッチング素子をオンにしてから前記第３の遅延時間の経過後に前記第８のスイッチング素子をオフにし、
前記第８のスイッチング素子をオンにしてから前記第３の遅延時間の経過後に前記第６のスイッチング素子をオフにするよう構成される
ことを特徴とする請求項２又は３に記載のフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ。
前記第２のドライブ信号は、前記第１のドライブ信号が活性化してから第１の遅延時間後に活性化するよう構成され、
前記制御部は、
前記第１のスイッチング素子をオンにしてから前記第１の遅延時間の経過後に前記第３のスイッチング素子をオンにし、
前記第２のスイッチング素子をオンにしてから前記第１の遅延時間の経過後に前記第４のスイッチング素子をオンにし、
前記第１のスイッチング素子をオフにしてから前記第１の遅延時間の経過後に前記第３のスイッチング素子をオフにし、
前記第２のスイッチング素子をオフにしてから前記第１の遅延時間の経過後に前記第４のスイッチング素子をオフにし、
前記第５のスイッチング素子をオンにしてから前記第１の遅延時間の経過後に前記第６のスイッチング素子をオンにし、
前記第７のスイッチング素子をオンにしてから前記第１の遅延時間の経過後に前記第８のスイッチング素子をオンにし、
前記第５のスイッチング素子をオフにしてから前記第１の遅延時間の経過後に前記第６のスイッチング素子をオフにし、
前記第７のスイッチング素子をオフにしてから前記第１の遅延時間の経過後に前記第８のスイッチング素子をオフにするよう構成される
ことを特徴とする請求項２乃至４のいずれか一項に記載のフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ。
一端が前記第１のコイルの一端に接続される第２のコイルと、
陽極が前記第１のコイルの他端に接続される第１のダイオードと、
一端が前記第１のダイオードの陰極に接続され、他端が前記第２のコイルの他端に接続される第９のスイッチング素子と、
陽極が前記第２の電源の他端に接続され、陰極が前記第９のスイッチング素子の他端に接続される第２のダイオードと、
一端が前記第２の電源の他端に接続され、他端が前記第９のスイッチング素子の一端に接続されるコンデンサと
をさらに備えることを特徴とする請求項１乃至５のいずれか一項に記載のフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ。
前記制御部は、前記第５乃至第８のスイッチング素子を同時にオフにする場合、前記第９のスイッチング素子をオンにした後に、前記第５乃至第８のスイッチング素子をオフにするよう構成される
ことを特徴とする請求項６に記載のフルブリッジ方式双方向絶縁ＤＣ／ＤＣコンバータ。