JP2016092565A

JP2016092565A - 回路装置及び電子機器

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Publication number: JP2016092565A
Application number: JP2014224021A
Authority: JP
Inventors: 山田　敦史; Atsushi Yamada; 敦史山田; 清秀友原; Kiyohide Tomohara; 小林　正典; Masanori Kobayashi; 正典小林
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2014-11-04
Filing date: 2014-11-04
Publication date: 2016-05-23
Anticipated expiration: 2034-11-04
Also published as: JP6467871B2

Abstract

【課題】回路規模の増大を抑制しつつ、ノイズによる誤動作を低減することができる回路装置及び電子機器等の提供。【解決手段】回路装置１００は、ハイサイド側のトランジスターとローサイド側のトランジスターとを有するブリッジ回路２１０と、ハイサイド側のトランジスター及びローサイド側のトランジスターのオン・オフ制御を行って、ブリッジ回路２１０を流れる電流を増加させるチャージ期間と、電流を減少させるディケイ期間とを切り替える制御部２４０と、アナログ信号に基づいて、制御部２４０に入力される入力信号ＦＢＳＷを生成する信号生成部１１０と、チャージ期間とディケイ期間とが切り替わる時のアナログ信号のノイズ幅に対応する遅延時間情報を記憶する記憶部１２０と、遅延時間情報に基づいて、入力信号に対してノイズキャンセルを行うノイズキャンセル回路１３０を含む。【選択図】図１

Description

本発明は、回路装置及び電子機器等に関係する。

プリンターは、複数のモーターを制御して紙送りやヘッド送り等を行っている。例えば
紙送りを想定した場合には、モーターによって紙が移動し、位置検出センサー（エンコー
ダー）によって、その位置情報がモーターの制御部にフィードバックされる。そして、フ
ィードバックされた情報に基づいて、モーターが制御される。

この際には、制御部がモーター制御用の信号を生成してモーターを制御するが、例えば
ノイズ等の原因により、制御部に誤ってリセット信号が入力されてしまう場合がある。制
御部に誤ってリセット信号が入力された場合には、制御部がモーター制御用の信号を正し
く生成することができなくなり、モーターを正常に制御することができない。

そのため、従来は、ＩＣの内部で基板電位を十分にとったり、ショート電流を低減する
ためにプリドライバーのｏｎ−ｏｆｆタイミングにデッドタイムを設けたりといった対策
が取られていた。また、電圧低下検出回路及びその出力を受ける回路等のノイズに敏感な
部分を、ノイズ発生源からできるだけ遠ざけたり、ガードリングで囲んだりする等して、
ノイズの影響を受けにくくしていた。

他にも、これらのノイズ除去に関する発明としては特許文献１や特許文献２に記載され
る従来技術がある。例えば、特許文献１では、ディレイ回路にインバーターを用いたもの
とシフトレジスターを用いたものを両方有したノイズキャンセル回路が開示されている。
これは、使用条件によって異なるノイズ特性に対するものである。また、特許文献２では
、ノイズキャンセル回路を２段直列接続の構成にした発明が開示されている。

特開２０１１−６６５４７号公報特開２００９−５５４７０号公報

従来技術では、ノイズが発生しにくくなる回路構成を採用していたが、実際にノイズが
発生してしまった場合には、対応できずにモーターの制御部及びモーターが誤動作してし
まっていた。

また、従来技術では、ノイズ発生源とノイズに敏感な部分との間の距離を大きくとった
り、ガードリングでノイズ発生源を囲んだりして回路が占める面積を大きくしていたが、
効果が小さく、効果とコストとの兼ね合いで距離や面積を大きくするのにも限界があった
。

本発明の幾つかの態様によれば、回路規模の増大を抑制しつつ、ノイズによる誤動作を
低減できる回路装置及び電子機器等を提供することができる。

本発明の一態様は、ハイサイド側のトランジスターとローサイド側のトランジスターと
を有するブリッジ回路と、前記ハイサイド側のトランジスター及び前記ローサイド側のト
ランジスターのオン・オフ制御を行って、前記ブリッジ回路を流れる電流を増加させるチ
ャージ期間と、前記電流を減少させるディケイ期間とを切り替える制御部と、アナログ信
号に基づいて、前記制御部に入力される入力信号を生成する信号生成部と、前記チャージ
期間と前記ディケイ期間とが切り替わる時の前記アナログ信号のノイズ幅に対応する遅延
時間情報を記憶する記憶部と、前記遅延時間情報に基づいて、前記入力信号に対してノイ
ズキャンセルを行うノイズキャンセル回路と、を含む回路装置に関係する。

本発明の一態様では、ノイズキャンセル回路を有し、ノイズキャンセル回路が、チャー
ジ期間とディケイ期間とが切り替わる時のアナログ信号のノイズ幅に対応する遅延時間情
報に基づいて、制御部に入力されるデジタルの入力信号に対してノイズキャンセルを行う
。よって、回路規模の増大を抑制しつつ、ノイズによる誤動作を低減することが可能とな
る。

また、本発明の一態様は、前記チャージ期間と前記ディケイ期間とが切り替わる時の前
記ノイズ幅を検出するノイズ検出回路を含んでいてもよい。

これにより、モード切替時に発生するノイズをキャンセル可能なように、ノイズキャン
セル回路にディレイ値を設定すること等が可能になる。

また、本発明の一態様は、電源投入時に前記アナログ信号の前記ノイズ幅を検出するノ
イズ検出回路を含んでいてもよい。

これにより、電源投入時に発生するノイズをキャンセル可能なように、ノイズキャンセ
ル回路にディレイ値を設定すること等が可能になる。

また、本発明の一態様では、前記記憶部は、第１の遅延時間情報と第２の遅延時間情報
とを記憶し、前記ノイズキャンセル回路は、前記ノイズ幅の検出前には、前記第２の遅延
時間情報に基づいて、前記ノイズキャンセルを行い、前記ノイズ幅の検出後には、前記第
１の遅延時間情報に基づいて、前記ノイズキャンセルを行ってもよい。

これにより、いたずらに長いディレイ値を設定する必要がなくなり、正常に出力された
信号の検出を早めること等が可能になる。

また、本発明の一態様では、前記第１の遅延時間情報は、前記ノイズ幅に対応する前記
遅延時間情報であってもよい。

これにより、ノイズ幅の検出後に、ノイズ幅に対応する遅延時間情報に基づいて、ディ
レイ値を設定すること等が可能になる。

また、本発明の一態様では、前記第２の遅延時間情報は、前記ノイズキャンセル回路に
設定可能な遅延時間の最大値に対応する前記遅延時間情報であってもよい。

これにより、ノイズ幅の検出前には、設定可能な最大のディレイ値を設定して、正しい
ノイズ幅を検出可能にすること等が可能になる。

また、本発明の一態様では、前記入力信号は、前記制御部に入力されるデジタルのリセ
ット信号であってもよい。

これにより、制御部の駆動をリセット（非アクティブ状態に）又はアクティブ状態にす
ること等が可能になる。

また、本発明の一態様では、前記アナログ信号は、前記制御部に入力される電圧の低下
を検出する電圧低下検出回路の出力信号であってもよい。

これにより、信号生成部が、アナログ信号に基づいて、制御部に入力される電圧が低下
したと判断した場合に、制御部に対してリセット信号を出力すること等が可能になる。

また、本発明の一態様では、前記信号生成部は、コンパレーターを含み、前記コンパレ
ーターは、第１入力端子に入力される前記アナログ信号の電圧と、第２入力端子に入力さ
れる基準電圧とを比較して、前記入力信号を出力してもよい。

これにより、信号生成部は、第１入力端子に入力されるアナログ信号の電圧が、第２入
力端子に入力される基準電圧よりも小さい時に、制御部の駆動をリセット（非アクティブ
状態に）する非アクティブレベルの入力信号を出力すること等が可能になる。

また、本発明の一態様では、前記ノイズキャンセル回路は、直列に接続されたＮ個（Ｎ
は２以上の整数）のシフトレジスター回路と、ＮＡＮＤ回路と、ＯＲ回路と、フリップフ
ロップ回路と、を有し、前記Ｎ個のシフトレジスター回路のうちの第１シフトレジスター
回路は、入力される前記入力信号と、クロック信号と、外部リセット信号とに基づいて、
前記入力信号をシフトした第１シフト出力信号を出力し、前記Ｎ個のシフトレジスター回
路のうちの第ｉ（ｉは、２≦ｉ≦Ｎの整数）シフトレジスター回路は、入力される第（ｉ
−１）シフトレジスター回路からの第（ｉ−１）シフト出力信号と、前記クロック信号と
、前記外部リセット信号とに基づいて、前記第（ｉ−１）シフト出力信号をシフトした第
ｉシフト出力信号を出力し、前記ＮＡＮＤ回路は、入力される前記入力信号と、前記第１
シフト出力信号〜第Ｎシフト出力信号とに基づいて、ＮＡＮＤ信号を出力し、前記ＯＲ回
路は、入力される前記入力信号と、前記第１シフト出力信号〜第Ｎシフト出力信号とに基
づいて、ＯＲ信号を出力し、前記フリップフロップ回路は、入力される前記ＮＡＮＤ信号
と、前記ＯＲ信号とに基づいて、前記制御部のリセット信号を出力してもよい。

これにより、シフトレジスター回路の数よりも短いクロック数に対応するノイズ幅のノ
イズをキャンセルすること等が可能になる。

また、本発明の一態様では、前記ノイズキャンセル回路は、検出された前記ノイズ幅に
基づいて、前記Ｎ個のシフトレジスター回路によるＮ個のシフト出力信号のうち、前記フ
リップフロップ回路に出力する前記ＮＡＮＤ信号及び前記ＯＲ信号を決定するために使用
するシフト出力信号を選択してもよい。

これにより、発生し得るノイズをキャンセルすることができ、かつノイズが乗っていな
い信号の検出遅れを抑制すること等が可能になる。

また、本発明の一態様では、前記ノイズキャンセル回路は、直列に接続されたＮ個（Ｎ
は２以上の整数）のシフトレジスター回路と、Ｎ個のＮＡＮＤ回路と、Ｎ個のＯＲ回路と
、第１セレクター部と、第２セレクター部と、フリップフロップ回路と、を有し、前記Ｎ
個のシフトレジスター回路のうちの第１シフトレジスター回路は、入力される前記入力信
号と、クロック信号と、外部リセット信号とに基づいて、前記入力信号をシフトした第１
シフト出力信号を出力し、前記Ｎ個のシフトレジスター回路のうちの第ｋ（ｋは、２≦ｋ
≦Ｎの整数）シフトレジスター回路は、入力される第（ｋ−１）シフトレジスター回路か
らの第（ｋ−１）シフト出力信号と、前記クロック信号と、前記外部リセット信号とに基
づいて、前記第（ｋ−１）シフト出力信号をシフトした第ｋシフト出力信号を出力し、前
記Ｎ個のＮＡＮＤ回路のうちの第１のＮＡＮＤ回路は、入力される前記入力信号と前記第
１シフト出力信号とに基づいて、第１のＮＡＮＤ信号を前記第１セレクター部に出力し、
前記Ｎ個のＮＡＮＤ回路のうちの第ｋのＮＡＮＤ回路は、入力される前記入力信号と、前
記第１シフト出力信号〜第ｋシフト出力信号とに基づいて、第ｋのＮＡＮＤ信号を前記第
１セレクター部に出力し、前記Ｎ個のＯＲ回路のうちの第１のＯＲ回路は、入力される前
記入力信号と前記第１シフト出力信号とに基づいて、第１のＯＲ信号を前記第２セレクタ
ー部に出力し、前記Ｎ個のＯＲ回路のうちの第ｋのＯＲ回路は、入力される前記入力信号
と、前記第１シフト出力信号〜第ｋシフト出力信号とに基づいて、第ｋのＯＲ信号を前記
第２セレクター部に出力し、前記第１セレクター部は、検出された前記ノイズ幅に基づい
て、入力された前記第１のＮＡＮＤ信号〜第ＮのＮＡＮＤ信号の中からいずれか１つのＮ
ＡＮＤ信号を選択して、前記フリップフロップ回路に出力し、前記第２セレクター部は、
検出された前記ノイズ幅に基づいて、入力された前記第１のＯＲ信号〜第ＮのＯＲ信号の
中からいずれか１つのＯＲ信号を選択して、前記フリップフロップ回路に出力し、前記フ
リップフロップ回路は、入力される前記ＮＡＮＤ信号と、前記ＯＲ信号とに基づいて、前
記制御部のリセット信号を出力してもよい。

これにより、複数のシフトレジスター回路のうち、使用するシフトレジスター回路をノ
イズ幅に応じて選択すること等が可能になる。

また、本発明の一態様では、前記ノイズキャンセル回路は、直列に接続されるＭ個（Ｍ
は２以上の整数）のキャンセルブロックと、デコーダー部と、セレクター部と、を有し、
前記Ｍ個のキャンセルブロックのうちの第１キャンセルブロックは、入力された前記入力
信号に基づいて、第１ディレイ信号を出力する第１ディレイ回路と、入力された前記入力
信号と前記第１ディレイ信号に基づいて、第１のＮＡＮＤ信号を出力する第１のＮＡＮＤ
回路と、を有し、前記Ｍ個のキャンセルブロックのうちの第ｊ（ｊは、２≦ｊ≦Ｍの整数
）キャンセルブロックは、入力された前記第（ｊ−１）ディレイ信号に基づいて、第ｊデ
ィレイ信号を出力する第ｊディレイ回路と、入力された前記入力信号と前記第ｊディレイ
信号に基づいて、第ｊのＮＡＮＤ信号を出力する第ｊのＮＡＮＤ回路と、を有し、前記デ
コーダー部は、入力された前記第１のＮＡＮＤ信号〜前記第ＭのＮＡＮＤ信号に基づいて
、デコード信号を出力し、前記セレクター部は、入力された前記第１のＮＡＮＤ信号〜前
記第ＭのＮＡＮＤ信号と、前記デコード信号に基づいて、前記制御部のリセット信号を出
力してもよい。

これにより、適切なディレイ値を設定して、ノイズをキャンセルすること等が可能にな
る。

本発明の他の態様は、前記回路装置を含む電子機器に関係する。

本実施形態のシステム構成例。図２（Ａ）、図２（Ｂ）は、ノイズキャンセル回路の接続位置の説明図。本実施形態の詳細なシステム構成例。図４（Ａ）〜図４（Ｃ）は、チャージ期間及びディケイ期間の説明図。チャージとディケイの繰り返し動作を説明するタイミングチャート。モード切替時の詳細な動作を説明するタイミングチャート。モード切替時のノイズ発生タイミングの説明図。２段のシフトレジスター回路を有するノイズキャンセル回路の構成例。ノイズキャンセル時の詳細な動作を説明するタイミングチャート。フリップフロップ回路の真理値表の説明図。８段のシフトレジスター回路を有するノイズキャンセル回路の構成例。アナログのノイズキャンセル回路の構成例。ディレイ値を調整可能なノイズキャンセル回路の構成例。電圧の検出回路による検定タイミングとノイズの関係の説明図。ディレイ値を調整可能なノイズキャンセル回路の構成例。図１６（Ａ）〜図１６（Ｄ）は、ノイズキャンセルのシミュレーション結果の説明図。電子機器の構成例。

以下、本実施形態について説明する。なお、以下で説明する本実施形態は、特許請求の
範囲に記載された本発明の内容を不当に限定するものではない。また、本実施形態で説明
される構成の全てが、本発明の必須構成要件であるとは限らない。

１．概要
前述したように、プリンター等のモーターを用いる機器では、制御部（モータードライ
バー用ＩＣ）がモーター制御用の信号を生成してモーターを制御する。しかし、この際に
、例えばノイズ等の原因により、制御部に誤ってリセット信号が入力されてしまうと、制
御部がモーターを正常に制御することができないという問題があった。

そこで、本実施形態では、例えば電圧低下検出回路の出力に含まれるノイズが原因で制
御部が誤動作する不具合等に対し、電圧低下検出回路とその出力を受け入れる回路の間に
ノイズキャンセル回路を挿入して誤動作を防止する。

具体的に、本実施形態の回路装置１００の構成例を図１に示す。本実施形態の回路装置
１００は、ハイサイド側のトランジスターとローサイド側のトランジスターとを有するブ
リッジ回路２１０と、ハイサイド側のトランジスター及びローサイド側のトランジスター
のオン・オフ制御を行って、ブリッジ回路２１０を流れる電流を増加させるチャージ期間
と、電流を減少させるディケイ期間とを切り替える制御部２４０と、アナログ信号に基づ
いて、制御部２４０に入力されるデジタルの入力信号を生成する信号生成部１１０と、チ
ャージ期間とディケイ期間とが切り替わる時のアナログ信号のノイズ幅に対応する遅延時
間情報を記憶する記憶部１２０と、遅延時間情報に基づいて、入力信号に対してノイズキ
ャンセルを行うノイズキャンセル回路１３０と、を含む。

例えば、回路装置１００は、図１に示すように、モーター２８０を駆動させる回路（モ
ータードライバー）であり、ブリッジ回路２１０を流れる電流により、モーター２８０を
駆動させる。ただし、回路装置１００は、図１の構成に限定されず、これらの一部の構成
要素を省略したり、他の構成要素を追加したりするなどの種々の変形実施が可能である。

本実施形態では、例えば不図示の電圧低下検出回路が信号生成部１１０に接続されてお
り、電圧低下検出回路からの出力信号（アナログ信号）に基づいて、信号生成部１１０が
、制御部２４０の動作をリセットさせるリセット信号（入力信号）を出力する。より具体
的には、電圧低下検出回路の出力信号が電圧低下を示していれば、制御部２４０の動作を
リセット（非アクティブ状態に）するＨ（High）レベルのリセット信号を出力し、電圧低
下検出回路の出力信号が電圧低下していないことを示していれば、制御部２４０の動作を
アクティブにするＬ（Low）レベルのリセット信号を出力する。この際に、電圧低下検出
回路からの出力信号（アナログ信号）に含まれるノイズに対してなんら対策を施していな
いと、ノイズが原因で出力信号が電圧低下を示していると誤って判断される場合に、信号
生成部１１０がＨレベルのリセット信号を出力して、制御部２４０の動作を誤ってリセッ
トしてしまうことがある。

他の回路装置では、図２（Ａ）に示すように、信号生成部と制御部（制御部内のフリッ
プフロップ回路ＦＦ）の間にノイズキャンセル回路を有していないが、本実施形態の回路
装置１００は、図２（Ｂ）に示すように、信号生成部１１０と制御部２４０（制御部内の
フリップフロップ回路ＦＦ）の間にノイズキャンセル回路１３０を有する。

本実施形態のように回路装置１００が、信号生成部１１０と制御部２４０の間にノイズ
キャンセル回路１３０を有する場合には、ノイズキャンセル回路１３０が入力信号に含ま
れるノイズを検出するためにかかるディレイ時間分だけ、ブリッジ回路２１０を流れる電
流を検出する（後述する図３に記載の）検出回路２２０の動作開始時間が遅れることにな
る。そこで、本実施形態では、ノイズキャンセル回路１３０で用いるディレイ値を実際の
ノイズ幅に対応する期間に対応した値にすることで、検出回路２２０における電流検出の
開始タイミングを可能な限り早める。

具体的には、回路装置１００がノイズ検出回路１４０をさらに有しており、ノイズ検出
回路１４０が、電源投入後最初のチャージ期間とディケイ期間の切替タイミングにおける
ノイズ幅を検出して、電源投入後最初の切替時のノイズ幅に対応したディレイ値を選択す
る。具体的に、ディレイ値の選択はディレイ回路（シフトレジスター回路）を複数直列に
接続し、その接続点でのノイズの有無を検定することによって行う。そして、最適なディ
レイ値の設定データを記憶部１２０（レジスター）に保存し、以降、ノイズキャンセル回
路１３０は、記憶したディレイ値の設定データに基づいて入力信号を出力する。これによ
り、電流検出の開始タイミングを可能な限り早めることができる。

このように本実施形態では、ノイズが発生しにくくするだけでなく、ノイズが発生した
場合であっても、ノイズをキャンセルすることができる。またこの際に、ノイズに影響を
受けやすい部分とノイズ発生源と間の距離を大きくしたり、ガードリングで囲んだりする
必要もないため、回路規模の増大を抑制できる。

よって、本実施形態によれば、回路規模の増大を抑制しつつ、ノイズによる誤動作を低
減することが可能となる。つまり、制御部２４０に入力される入力信号のノイズをキャン
セルすることができる。その結果、入力信号が入力される制御部２４０の誤動作を防止で
きる。また、ディレイ値を設定することにより、最適で確実なノイズキャンセルができ、
制御部２４０の安定した動作を維持することが出来る。さらに、後述するプリドライバー
２６０のｏｎ−ｏｆｆタイミングにデッドタイムを設ける必要もないので、モーター制御
の即応性も向上することができる。

また、前述したように、特許文献１には、ディレイ回路にインバーターを用いたものと
シフトレジスターを用いたものを両方有したノイズキャンセル回路が開示されている。こ
れは、使用条件によって異なるノイズ特性にたいするものであるが、２種類のディレイ回
路が補い合うようになっており、本実施形態のようにノイズ幅自体でディレイ値を調整す
るものではない。また前述した特許文献２には、ノイズキャンセル回路１３０を２段直列
接続構成にした発明が開示されている。これも本実施形態とは異なり、キャンセル回路の
ディレイ値をノイズ幅によって調整するものではない。

２．システム構成例
次に、図３に本実施形態の回路装置１００の詳細な構成例を示す。本実施形態の回路装
置１００は、モーター２８０（例えば、直流モーター、ステッピングモーター）に駆動電
流を供給するブリッジ回路２１０と、ブリッジ回路２１０にＰＷＭ信号を出力する制御部
２４０と、ＰＷＭ信号をバッファリングするプリドライバー２６０と、チャージ電流を検
出する検出回路２２０と、クロック生成回路２７０と、レジスター部２５０と、前述した
信号生成部１１０と、記憶部１２０と、ノイズキャンセル回路１３０と、ノイズ検出回路
１４０と、を含む。ただし、回路装置１００は、図３の構成に限定されず、これらの一部
の構成要素を省略したり、他の構成要素を追加したりするなどの種々の変形実施が可能で
ある。

回路装置１００は、例えばＩＣチップ（集積回路装置）で構成されており、回路装置１
００の端子は、ＩＣチップのパッケージの端子或いはシリコン基板上のパッドに相当する
。そして、回路装置１００を構成するＩＣチップは、プリント基板に実装されている。ま
た、センス抵抗２９０は回路部品としてプリント基板に実装されている。

ブリッジ回路２１０は、ハイサイド側のトランジスターＴＲ１、ＴＲ２と、ローサイド
側のトランジスターＴＲ３、ＴＲ４と、を含む。トランジスターＴＲ１〜ＴＲ４は、Ｈブ
リッジに構成されたＣＭＯＳトランジスターである。ハイサイド側のトランジスターＴＲ
１、ＴＲ２は、例えばＰ型トランジスターであり、ローサイド側のトランジスターＴＲ３
、ＴＲ４よりも高電位電源側に接続される。ローサイド側のトランジスターＴＲ３、ＴＲ
４は、例えばＮ型トランジスターであり、ハイサイド側のトランジスターＴＲ１、ＴＲ２
よりも低電位電源側に接続される。

具体的には、ハイサイド側のトランジスターＴＲ１、ＴＲ２のソースノードは電源電圧
ＶＣＣのノードに接続され、ローサイド側のトランジスターＴＲ３、ＴＲ４のソースノー
ドは、端子ＲＮＦに接続されたノードＮ１に接続される。端子ＲＮＦには、センス抵抗２
９０の一端が接続される。センス抵抗２９０の他端はグランド電圧のノードに接続される
。トランジスターＴＲ１、ＴＲ３のドレインノードは、モーター２８０の一端が接続され
た端子ＯＵＴ１に接続される。トランジスターＴＲ２、ＴＲ４のドレインノードは、モー
ター２８０の他端が接続された端子ＯＵＴ２に接続される。

なお、トランジスターＴＲ１〜ＴＲ４は、ＣＭＯＳ構造により構成される寄生ダイオー
ドＤ１〜Ｄ４を含み、それらはトランジスターＴＲ１〜ＴＲ４に並列に接続される。

ここで、トランジスターＴＲ１〜ＴＲ４は全てＮ型のＣＭＯＳトランジスターで構成し
てもよい。あるいは、トランジスターＴＲ１〜ＴＲ４はバイポーラトランジスターで構成
してもよい。この場合、ダイオードＤ１〜Ｄ４は寄生ダイオードでなく、回路素子である
。

また、制御部２４０は、ＰＷＭ信号として駆動信号Ｓ１〜Ｓ４を生成する駆動信号生成
部２４１を含む。

そして、検出回路２２０は、入力電圧Ｖｒｅｆに基づいて、基準電圧ＶＲを生成して出
力するＤ／Ａ変換回路（Ｄ／Ａ変換器）２２２と、基準電圧ＶＲとセンス抵抗２９０の一
端の電圧ＶＳとを比較するコンパレーター２２１と、を含む。ここで、基準電圧ＶＲは、
Ｄ／Ａ変換回路２２２の出力電圧であり、電圧ＶＳは、ブリッジ回路２１０に流れる電流
に対応する検出電圧である。

コンパレーター２２１は、基準電圧ＶＲとセンス抵抗２９０の一端の電圧ＶＳとの比較
結果に基づいて、信号ＣＱ１を出力する。信号ＣＱ１は、アクティブレベルの時に、チャ
ージ期間からディケイ期間への切り替えを指示する信号である。

そして、駆動信号生成部２４１は、検出回路２２０を介して入力される信号ＣＱ１に基
づいて、ブリッジ回路２１０を駆動させる駆動信号Ｓ１〜Ｓ４を生成する。一方、制御部
２４０には、ノイズキャンセル回路１３０から入力信号ＳＷ＿ＵＶＬＯが入力される。こ
の入力信号ＳＷ＿ＵＶＬＯは、駆動信号Ｓ１〜Ｓ４を生成するために直接用いる信号では
なく、制御部２４０内のフリップフロップ等の駆動状態をアクティブ状態にするか非アク
ティブ状態にするかを指示するリセット信号である。

本実施形態では、図２（Ｂ）に示すように、信号生成部１１０が、ノイズキャンセル前
の入力信号ＦＢＳＷをノイズキャンセル回路１３０に出力し、ノイズキャンセル回路１３
０がノイズキャンセル後の入力信号ＳＷ＿ＵＶＬＯを制御部２４０に出力する。そして、
制御部２４０は、入力信号ＳＷ＿ＵＶＬＯに基づいて非アクティブ状態に遷移した場合又
は非アクティブ状態を継続する場合には、駆動信号Ｓ１〜Ｓ４を生成せず、入力信号ＳＷ
＿ＵＶＬＯに基づいてアクティブ状態に遷移した場合又はアクティブ状態を継続する場合
には、信号ＣＱ１に基づいて、駆動信号Ｓ１〜Ｓ４を生成する。

ここで、各種の信号について順を追って詳しく整理すると、まずアナログ信号（図３の
Ｖ_ａｎａ）は、例えば、制御部２４０に入力される電圧の低下を検出する（不図示の）電
圧低下検出回路の出力信号である。

制御部２４０（ロジック回路）の電源は、回路装置１００の外部（又は内部でもよい）
に設けられた不図示の電源回路によって生成される。この電源の電圧が低下すると制御部
２４０が正常に動作しない可能性があり、その制御部２４０によって制御されるブリッジ
回路２１０が異常動作する（例えばモーター２８０の発熱等につながる）可能性がある。
そのため電圧低下検出回路を設け、電源電圧が低下した場合に制御部２４０をリセットで
きるようにしている。電圧低下検出回路は、制御部２４０の電源電圧に基づくアナログ電
圧（アナログ信号）Ｖ_ａｎａを出力しており、例えば電源電圧が低下するとアナログ電圧
も低下するように構成されている。

これにより、信号生成部１１０が、アナログ信号Ｖ_ａｎａに基づいて、制御部２４０に
入力される電圧が低下したと判断した場合に、制御部２４０に対してリセット信号（図３
のＦＢＳＷ）を出力すること等が可能になる。ただし、アナログ信号はこれに限定されな
い。

具体的に、信号生成部１１０はコンパレーター１１１を含む。そして、コンパレーター
１１１は、第１入力端子（＋端子）に入力されるアナログ信号の電圧Ｖ_ａｎａと、第２入
力端子（−端子）に入力される基準電圧Ｖｒｅｆ２とを比較して、入力信号ＦＢＳＷを出
力する。入力信号ＦＢＳＷはノイズキャンセル回路１３０に入力される。

これにより、信号生成部１１０は、第１入力端子に入力されるアナログ信号の電圧Ｖ_ａ
_ｎａが、第２入力端子に入力される基準電圧Ｖｒｅｆ２よりも小さい時に、制御部２４０
の駆動をリセット（非アクティブ状態に）する非アクティブレベル（Ｌレベル）の入力信
号ＦＢＳＷを出力すること等が可能になる。つまり、電圧低下検出回路が制御部２４０に
供給される電圧が低下したと判断した場合には、基準電圧Ｖｒｅｄ２よりも小さい電圧Ｖ
_ａｎａの信号を出力して、制御部２４０をリセットする。

また、アナログ信号の電圧Ｖ_ａｎａが、基準電圧Ｖｒｅｆ２以上である時に、制御部２
４０の駆動をアクティブ状態にするアクティブレベル（Ｈレベル）の入力信号ＦＢＳＷを
出力すること等が可能になる。つまり、電圧低下検出回路が制御部２４０に供給される電
圧が安定していると判断した場合には、基準電圧Ｖｒｅｄ２以上の電圧Ｖ_ａｎａの信号を
出力して、制御部２４０をアクティブ状態にする。

このように入力信号ＦＢＳＷは、制御部２４０の駆動をリセット（非アクティブ状態に
）するリセット信号である。入力信号ＦＢＳＷは、デジタル信号であるため、ＶＤＤかＶ
ＳＳのいずれか一方の信号レベルをとる。

そして、入力信号ＳＷ＿ＵＶＬＯは、入力信号ＦＢＳＷに対してノイズキャンセル回路
１３０がノイズキャンセル処理を行った後の信号である。入力信号ＳＷ＿ＵＶＬＯも、入
力信号ＦＢＳＷと同様に、制御部２４０の駆動のリセットを指示するリセット信号である
と言え、実際に制御部２４０に入力されるリセット信号は、ＳＷ＿ＵＶＬＯの方である。

そして、この入力信号ＳＷ＿ＵＶＬＯを制御部２４０に入力することにより、前述した
ように、制御部２４０の駆動をリセット（非アクティブ状態に）又はアクティブ状態にす
ること等が可能になる。また、元のリセット信号（入力信号）ＦＢＳＷにノイズが含まれ
ている場合でも、前述したように、ノイズキャンセル回路１３０によりノイズを除去（又
は抑圧）するため、制御部２４０が誤ってリセットされることを防止できる。

３．加速期間及び減速期間における処理の詳細
本実施形態のノイズキャンセル処理を説明する前に、図４（Ａ）、図４（Ｂ）及び図５
を参照しながら、加速期間（チャージ期間）及び減速期間（ディケイ期間）における回路
装置１００の動作を説明する。

チャージ期間ＴＣでは、図４（Ａ）に示すように、ブリッジ回路２１０のトランジスタ
ーＴＲ１、ＴＲ４がオンになり、トランジスターＴＲ２、ＴＲ３がオフになる。そして、
図４（Ａ）に示すように、チャージ電流Ｉｄ_１がブリッジ回路２１０に流れる。このとき
、モーター２８０を流れるチャージ電流Ｉｄ_１は増加するため、図５に示すように、電圧
ＶＳが上昇していく。コンパレーター２２１は、電圧ＶＳが基準電圧ＶＲに達したことを
検出して信号ＣＱ１をアクティブにし、制御部２４０は、アクティブになった信号ＣＱ１
を受けて、チャージ期間ＴＣからディケイ期間ＴＤに切り替える。電圧ＶＳが基準電圧Ｖ
Ｒに達したときの電流をチョッピング電流ＩＬと呼ぶ。

一方、ディケイ期間ＴＤでは、図４（Ｂ）に示すように、ブリッジ回路２１０のトラン
ジスターＴＲ２、ＴＲ３がオンになり、トランジスターＴＲ１、ＴＲ４がオフになる。そ
して、図４（Ｂ）に示すように、ディケイ電流Ｉｄ_２がブリッジ回路２１０に流れる。こ
のとき、モーター２８０を流れるディケイ電流Ｉｄ_２は減少していく。

このようにして、モーター２８０を流れる電流がチョッピング電流ＩＬを上限として上
下し、その平均がモーター２８０の駆動電流となる。レジスター部２５０には、Ｄ／Ａ変
換回路２２２の設定値（基準電圧ＶＲの設定値）を可変に設定可能である。チョッピング
電流は基準電圧ＶＲによって決まるので、Ｄ／Ａ変換回路２２２の設定値を変えることに
よって駆動電流が設定され、モーター２８０の回転数やトルクを制御できる。

図６に、上記動作のより詳細なタイミングチャートを示す。まず、チャージ期間からデ
ィケイ期間への切り替えるときの動作を説明する。

図６のＡ１に示すように、制御部２４０は、クロック信号ＣＬＫの立ち上がりで信号Ｃ
Ｑ１をサンプリングし、そのサンプリングした信号ＣＱ１に基づいて期間の切り替えを制
御する。

具体的には、クロック信号ＣＬＫの１回目の立ち上がりで信号ＣＱ１がＨレベルであっ
たとする。次の２回目の立ち上がりまでの間に電流Ｉｄが設定値を下から上に超えた場合
（電圧ＶＳが基準電圧ＶＲを下から上に超えた場合）、コンパレーター２２１の出力信号
ＣＱ１は、Ｈレベル（非アクティブ）からＬレベル（アクティブ）に変化する。そうする
と、２回目の立ち上がりで信号ＣＱ１はＬレベルに変化する。そして、更に次の３回目の
立ち上がりで信号ＣＱ１がＬレベルを維持している場合に、制御部２４０はチャージ期間
からディケイ期間へ切り替える。切り替えるタイミングは、Ｌレベルを２回確認した次の
４回目の立ち上がりである。

このように、少なくとも２回のクロックでコンパレーター２２１の出力信号ＣＱ１がＬ
レベル（アクティブ）であることを確認し、期間を切り替える処理を、マスク処理と呼ぶ
。このマスク処理により、ノイズによる信号ＣＱ１の反転を排除し、チョッピング電流が
真に設定値を超えた場合にだけチャージ期間からディケイ期間に切り替えることができる
。

ディケイ期間に切り替わると、制御部２４０は不図示のカウンターにカウントを開始さ
せる。制御部２４０は、所定のカウント値（図６の例では“１Ｆ”）に達したことを確認
すると、ディケイ期間からチャージ期間へ切り替える。

また、前述した図４（Ｂ）、図５及び図６の例におけるディケイ期間は、ファーストデ
ィケイ（Fast Decay）期間のことであるが、ディケイ期間には、図４（Ｃ）に示すように
、ブリッジ回路２１０のトランジスターＴＲ３、ＴＲ４がオンになり、トランジスターＴ
Ｒ１、ＴＲ２がオフになるスローディケイ（Slow Decay）期間もある。この場合には、図
４（Ｃ）に示すように、ディケイ電流Ｉｄ_３がブリッジ回路２１０に流れる。以下の例で
は、チャージ期間、ファーストディケイ期間、スローディケイ期間の３つの期間を繰り返
して、Ｈブリッジ２１０を制御する場合を例にとって説明する。

４．ノイズキャンセル処理の詳細
次に、ノイズキャンセル処理の詳細について説明する。まず、ノイズの発生タイミング
を説明するため、Ｈブリッジ２１０の制御に関するタイミングチャートを図７に示す。各
信号の名称は図３に記載する通り、Ｓ１〜Ｓ４が駆動信号生成部２４１により出力される
駆動信号であり、ＯＵＴ１及びＯＵＴ２は、回路装置１００とモーター２８０との接続端
子ＯＵＴ１及びＯＵＴ２における信号を表す。また、ＶＣＣとＧＮＤはブリッジ回路の電
源電圧信号を表し、ＦＢＳＷは、制御部２４０へ入力される入力信号（リセット信号）を
表す。

本例において、制御部２４０がモーター２８０を駆動する際には図７に示されるように
、“ＣＨＧ（charge：チャージ）”→“ＦＤ（Fast Decay：ファーストディケイ）”→“
ＳＤ（Slow Decay：スローディケイ）”→“ＣＨＧ”→“ＦＤ”→“ＳＤ”と、３つの期
間（モード）を繰り返す。以下、ＣＨＧ→ＦＤ、ＦＤ→ＳＤ、ＳＤ→ＣＨＧへとそれぞれ
モードを切り替えることをモード切替と呼ぶ。

ここで、モード切替時にＨｉｇｈサイドとＬｏｗサイドのトランジスターのｏｎ−ｏｆ
ｆタイミングのずれによって、瞬間的に大きなショート電流が流れ、それに起因するノイ
ズが基板を経由してさまざまな信号ラインに乗ってしまうことがある。例えば、図７に示
すように、モードがＣＨＧからＦＤに切り替わるタイミングＴ１や、ＳＤからＣＨＧに切
り替わるタイミングＴ２に、電源ライン（図３に示すＶＣＣ、ＧＮＤ）や、入力信号ＦＢ
ＳＷにノイズが乗ってしまう。前述したように、特に入力信号ＦＢＳＷにノイズが乗ると
、つまり図７に示すようなグリッチＧＲが発生すると、制御部２４０内のフリップフロッ
プのリセット端子に非アクティブレベル（Ｌレベル）のリセット信号が入力され、制御部
２４０の動作がリセット（非アクティブ状態に）されてしまうことがある。

本実施形態では、動作上、特に重要な制御部２４０内のフリップフロップのリセット端
子にノイズキャンセル回路１３０を接続して、制御部２４０の誤動作を防ぐ。すなわち、
入力信号ＦＢＳＷに代表される誤動作に結びつく信号ラインとリセット等の入力端子の間
にノイズキャンセル回路１３０を挿入する。

図８に、ノイズキャンセル回路１３０の具体的な構成例を示す。図８のノイズキャンセ
ル回路１３０は、直列に接続された２個のシフトレジスター回路（ＳＲ１、ＳＲ２）と、
ＮＡＮＤ回路（３ｉｎ＿ＮＡＮＤ）と、ＯＲ回路（３ｉｎ＿ＯＲ）と、フリップフロップ
回路ＦＦと、を有する。ここでは、説明を分かりやすくするため、最小の回路構成を示す
。

２個のシフトレジスター回路のうちの第１シフトレジスター回路ＳＲ１は、Ｄ端子に入
力される入力信号ＦＢＳＷと、Ｃ端子に入力されるクロック信号ＣＬＫと、Ｒ端子に入力
される外部リセット信号ＲＳＴとに基づいて、入力信号ＦＢＳＷをシフトした第１シフト
出力信号Ｑ１を出力する。

次に、２個のシフトレジスター回路のうちの第２シフトレジスター回路ＳＲ２は、Ｄ端
子に入力される第１シフトレジスター回路ＳＲ１からの第１シフト出力信号Ｑ１と、Ｃ端
子に入力されるクロック信号ＣＬＫと、Ｒ端子に入力される外部リセット信号ＲＳＴとに
基づいて、第１シフト出力信号Ｑ１をシフトした第２シフト出力信号Ｑ２を出力する。

そして、ＮＡＮＤ回路（３ｉｎ＿ＮＡＮＤ）は、入力される入力信号ＦＢＳＷと、第１
シフト出力信号Ｑ１及び第２シフト出力信号Ｑ２とに基づいて、ＮＡＮＤ信号ＮＤＳを出
力する。また、ＯＲ回路（３ｉｎ＿ＯＲ）は、入力される入力信号ＦＢＳＷと、第１シフ
ト出力信号Ｑ１及び第２シフト出力信号Ｑ２とに基づいて、ＯＲ信号ＯＲＳを出力する。

そして、フリップフロップ回路ＦＦが、入力されるＮＡＮＤ信号ＮＤＳと、ＯＲ信号Ｏ
ＲＳに基づいて、制御部２４０のリセット信号ＳＷ＿ＵＶＬＯを出力する。

次に、図９に示すタイミングチャートを用いて、図８に示すノイズキャンセル回路１３
０の動作の一例について詳しく説明する。

まず、アクティブレベル（Ｈレベル）の外部リセット信号ＲＳＴが各シフトレジスター
回路に入力され、各シフトレジスター回路がアクティブ状態になる（Ｔ０）。タイミング
Ｔ０の直後には、各シフトレジスター回路にＬレベルの入力信号ＦＢＳＷが入力されるも
のとする。

そして、１クロック分だけＨレベルの入力信号ＦＢＳＷが、１クロックの途中の立ち下
り時に第１シフトレジスター回路ＳＲ１に入力される（Ｔ１）。この１クロック分のＨレ
ベルの入力信号は、前述したモード切替により発生したグリッチである。次に、グリッチ
に相当する入力信号ＦＢＳＷが入力された第１シフトレジスター回路ＳＲ１は、入力信号
ＦＢＳＷの信号レベル（Ｈレベル）を保ったまま、出力タイミングを半クロック分だけシ
フトさせて、次のクロック信号ＣＬＫの立ち上がり時に第１シフト出力信号Ｑ１を出力す
る（Ｔ２〜Ｔ４）。また、第２シフトレジスター回路ＳＲ２も同様に、第１シフト出力信
号Ｑ１の信号レベル（Ｈレベル）を保ったまま、出力タイミングを１クロック分だけシフ
トさせて、次のクロック信号ＣＬＫの立ち上がり時に第２シフト出力信号Ｑ２を出力する
（Ｔ３〜Ｔ６）。

タイミングＴ１〜タイミングＴ６の間は、入力信号ＦＢＳＷ、第１シフト出力信号Ｑ１
及び第２シフト出力信号Ｑ２のうち、３つの入力のうち少なくとも１つの信号の信号レベ
ルがＨレベルになっている。また、入力信号ＦＢＳＷ、第１シフト出力信号Ｑ１及び第２
シフト出力信号Ｑ２の全てがＨレベルになる期間もない。そのため、タイミングＴ１〜タ
イミングＴ６の期間では、ＮＡＮＤ信号ＮＤＳが終始Ｈレベルになり、ＯＲ信号ＯＲＳも
終始Ｈレベルになる。

ここで、図８（及び後述する図１１）のフリップフロップ回路ＦＦはＤ型フリップフロ
ップ回路であり、フリップフロップ回路ＦＦの真理値表を図１０に示す。なお、Ｃ端子へ
の入力の欄に示す↑は、クロック信号ＣＬＫの立ち上がりを表し、×は当該入力に依らな
いこと（ｄｏｎ’ｔｃａｒｅ）を表す。また、フリップフロップ回路ＦＦでは、Ｃ端子
及びＤ端子がグランドに接続されているため、Ｃ端子及びＤ端子の入力は常に０Ｖになる
。つまり、本実施形態では、フリップフロップ回路ＦＦは図１０の真理値表の３行目から
６行目の動作をする。

そして、タイミングＴ１〜タイミングＴ６の期間中は、ＳＢ端子への入力が終始Ｈレベ
ル（１）であり、ＲＢ端子への入力も終始Ｈレベル（１）であるため、図１０の真理値表
の３行目に従い、Ｑ端子からの出力であるリセット信号ＳＷ＿ＵＶＬＯは、前のタイミン
グの出力を保持することになる。また、タイミングＴ１よりも前のタイミングでは、ＳＢ
端子への入力がＨレベル（１）であり、ＲＢ端子への入力がＬレベル（０）であるため、
図１０の真理値表の５行目に従い、Ｌレベル（０）のリセット信号ＳＷ＿ＵＶＬＯが出力
される。そのため、タイミングＴ１〜タイミングＴ６の期間中も、リセット信号ＳＷ＿Ｕ
ＶＬＯの信号レベルは、Ｌレベル（０）のままとなる。つまり、１クロック分のグリッチ
（ノイズ）をキャンセルし、グリッチが入力されなかった場合と同じレベルのリセット信
号ＳＷ＿ＵＶＬＯを出力し続けることができる。

次に、図９の例では、ノイズキャンセル回路１３０に再度Ｈレベルの入力信号ＦＢＳＷ
が入力される（Ｔ７）。しかし、今回はノイズにより入力信号ＦＢＳＷが一時的にＨレベ
ルになってしまったのではなく、入力信号ＦＢＳＷの信号レベルが正常に変更されたもの
である。そのため、タイミングＴ７からタイミングＴ８までの１．５クロック分（実質的
には１クロック分）の期間は、Ｌレベルのリセット信号ＳＷ＿ＵＶＬＯが出力されるが、
タイミングＴ８以降は、Ｈレベルのリセット信号ＳＷ＿ＵＶＬＯが出力されるようになる
。これにより、タイミングＴ８に制御部２４０をリセットすることができる。

さらに、タイミングＴ８の後、Ｈレベルの入力信号ＦＢＳＷが入力されている期間に、
ノイズによりＬレベルの入力信号ＦＢＳＷが誤って入力されることもある（Ｔ９）。ここ
では、１クロック分の期間だけ、入力信号がＬレベルになってしまったものとする。この
場合には、タイミングＴ１〜タイミングＴ３の期間にノイズが乗った時と同様に、ノイズ
をキャンセルすることができ、タイミングＴ９〜タイミングＴ１０の期間中も、Ｈレベル
のリセット信号ＳＷ＿ＵＶＬＯを出力し続けることができる。これにより、制御部２４０
を誤ってリセットすることを防ぐことができる。

ただし、図８に示すノイズキャンセル回路では２クロック以上の期間、ノイズが入力信
号ＦＢＳＷに乗ってしまうと、ノイズをキャンセルすることができない。そこで、本実施
形態では、よりノイズ幅が大きいノイズに対応する必要がある場合には、図１１に示すよ
うに、シフトレジスター回路の数を増やしたノイズキャンセル回路１３０を用いる。

図１１に示すノイズキャンセル回路１３０は、直列に接続されたＮ個（Ｎは２以上の整
数）のシフトレジスター回路（ＳＲ１〜ＳＲＮ）と、ＮＡＮＤ回路と、ＯＲ回路と、フリ
ップフロップ回路ＦＦと、を有する。

そして、Ｎ個のシフトレジスター回路のうちの第１シフトレジスター回路ＳＲ１は、入
力される入力信号ＦＢＳＷと、クロック信号ＣＬＫと、外部リセット信号ＲＳＴとに基づ
いて、入力信号ＦＢＳＷをシフトした第１シフト出力信号Ｑ１を出力する。

また、Ｎ個のシフトレジスター回路のうちの第ｉ（ｉは、２≦ｉ≦Ｎの整数）シフトレ
ジスター回路ＳＲｉは、入力される第（ｉ−１）シフトレジスター回路ＳＲ（ｉ−１）か
らの第（ｉ−１）シフト出力信号Ｑ（ｉ−１）と、クロック信号ＣＬＫと、外部リセット
信号ＲＳＴとに基づいて、第（ｉ−１）シフト出力信号Ｑ（ｉ−１）をシフトした第ｉシ
フト出力信号Ｑｉを出力する。

そして、ＮＡＮＤ回路は、入力される入力信号ＦＢＳＷと、第１シフト出力信号Ｑ１〜
第Ｎシフト出力信号ＱＮとに基づいて、ＮＡＮＤ信号ＮＤＳを出力し、ＯＲ回路は、入力
される入力信号ＦＢＳＷと、第１シフト出力信号Ｑ１〜第Ｎシフト出力信号ＱＮとに基づ
いて、ＯＲ信号ＯＲＳを出力する。

フリップフロップ回路ＦＦは、入力されるＮＡＮＤ信号ＮＤＳと、ＯＲ信号ＯＲＳとに
基づいて、制御部２４０のリセット信号ＳＷ＿ＵＶＬＯを出力する。

これにより、シフトレジスター回路の数Ｍよりも短いクロック数に対応する（つまりＮ
クロック以下の）ノイズ幅のノイズをキャンセルすること等が可能になる。例えば、シフ
トレジスター回路が図８のように、２個である場合には、２クロックまでのノイズをキャ
ンセルすることができ、シフトレジスター回路が８個である場合には、８クロックまでの
ノイズをキャンセルすることができる。

また、ノイズキャンセル回路１３０は、図１２に示すＣ、Ｒで構成された回路でも十分
にノイズキャンセル効果が望める。ノイズキャンセル回路１３０はデジタル構成でも、Ｌ
ＰＦのようなアナログ構成でも良い。

ここで、前述したようにノイズキャンセル回路１３０は、ノイズに対応できるディレイ
を有した信号（図９の例ではＱ１、Ｑ２等）とディレイなしの入力（図９の例ではＦＢＳ
Ｗ）とを比較することにより、ノイズをキャンセルする。しかし、ノイズ（ノイズ幅）は
、回路装置１００の使用環境や使用状況によって異なり、ノイズ幅が小さい場合や大きい
場合がある。そのため、起こりうる最大幅のノイズに対応できるようにしなければならな
い。

これらのノイズキャンセル回路１３０においては、どれくらいの長さのノイズをリジェ
クトできるかをディレイ値の長さが決定付ける。ディレイ値が大きければ大きいほど長期
間に渡るノイズをキャンセルすることができるが、いたずらにディレイ値を大きくすれば
よいというわけではない。ディレイ値が大きければ大きいだけ、正常に出力された信号の
検出が遅れてしまうためである。

そこで本実施形態では、ノイズの幅を検出し、その長さに最適なディレイ値をディレイ
回路に設定する。例えば、ノイズキャンセル回路１３０は、検出されたノイズ幅に基づい
て、Ｎ個のシフトレジスター回路によるＮ個のシフト出力信号のうち、フリップフロップ
回路に出力するＮＡＮＤ信号及びＯＲ信号を決定するために使用するシフト出力信号を選
択してもよい。

ここで具体的に、Ｎ個のシフト出力信号のうち、使用するシフト出力信号を、ノイズ幅
に応じて変更可能なノイズキャンセル回路１３０の構成例を図１３に示す。

図１３に示すノイズキャンセル回路１３０は、図１１に示すノイズキャンセル回路１３
０を変形したものであり、直列に接続されたＮ個（Ｎは２以上の整数）のシフトレジスタ
ー回路と、Ｎ個のＮＡＮＤ回路と、Ｎ個のＯＲ回路と、第１セレクター部ＳＬ１と、第２
セレクター部ＳＬ２と、フリップフロップ回路ＦＦと、を有する。図１３の例では、Ｎ＝
８であり、以下ではＮ＝８の場合について具体的な動作を説明するが、本実施形態はこれ
に限定されない。

まず、８個のシフトレジスター回路（ＳＲ１〜ＳＲ８）の動作については、図１１を用
いて説明した通りであるため、ここでは説明を省略する。

次に、８個のＮＡＮＤ回路のうちの第１のＮＡＮＤ回路ＮＤ１は、入力される入力信号
ＦＢＳＷと第１シフト出力信号Ｑ１とに基づいて、第１のＮＡＮＤ信号ＮＤＳ１を第１セ
レクター部ＳＬ１に出力する。同様に、８個のＮＡＮＤ回路のうちの第ｋのＮＡＮＤ回路
ＮＤｋ（ｋは、２≦ｋ≦８の整数）は、入力される入力信号ＦＢＳＷと、第１シフト出力
信号Ｑ１〜第ｋシフト出力信号Ｑｋとに基づいて、第ｋのＮＡＮＤ信号ＮＤＳｋを第１セ
レクター部ＳＬ１に出力する。

また、８個のＯＲ回路のうちの第１のＯＲ回路ＯＲ１は、入力される入力信号ＦＢＳＷ
と第１シフト出力信号Ｑ１とに基づいて、第１のＯＲ信号ＯＲＳ１を第２セレクター部Ｓ
Ｌ２に出力する。同様に、８個のＯＲ回路のうちの第ｋのＯＲ回路ＯＲｋは、入力される
入力信号ＦＢＳＷと、第１シフト出力信号Ｑ１〜第ｋシフト出力信号Ｑｋとに基づいて、
第ｋのＯＲ信号ＯＲＳｋを第２セレクター部ＳＬ２に出力する。

そして、第１セレクター部ＳＬ１は、検出されたノイズ幅に基づいて、入力された第１
のＮＡＮＤ信号ＮＤＳ１〜第８のＮＡＮＤ信号ＮＤＳ８の中から、いずれか１つのＮＡＮ
Ｄ信号を選択して、フリップフロップ回路ＦＦに出力する。図１３では、選択されたＮＡ
ＮＤ信号をＮＤＳと呼ぶ。例えば、第１セレクター部ＳＬ１に図１３に示すＳＥＬ信号（
選択信号）として「００１」が入力された場合には、第１セレクター部ＳＬ１により第１
のＮＡＮＤ信号ＮＤＳ１が選択される。第１のＮＡＮＤ信号ＮＤＳ１が選択された場合に
は、ノイズ幅が小さく、第１シフトレジスター回路ＳＲ１だけで十分に対応可能であり、
第１シフトレジスター回路ＳＲ１だけしか使用しない。また例えば、第１セレクター部Ｓ
Ｌ１にＳＥＬ信号として「１１１」が入力され、第８のＮＡＮＤ信号ＮＤＳ８が選択され
た場合には、ノイズ幅が大きく、第１シフトレジスター回路ＳＲ１〜第８シフトレジスタ
ー回路ＳＲ８の全てを使用する。

一方、第２セレクター部ＳＬ２は、検出されたノイズ幅に基づいて、入力された第１の
ＯＲ信号ＯＲＳ１〜第８のＯＲ信号ＯＲＳ８の中から、いずれか１つのＯＲ信号を選択し
て、フリップフロップ回路ＦＦに出力する。図１３では、選択されたＯＲ信号をＯＲＳと
呼ぶ。なお、第１セレクター部ＳＬ１で第１のＮＡＮＤ信号ＮＤＳ１が選択された場合に
は、第２セレクター部ＳＬ２にもＳＥＬ信号として「００１」が入力されて、第１のＯＲ
信号ＯＲＳ１が選択される。つまり、本例では、第１セレクター部ＳＬ１と第２セレクタ
ー部ＳＬ２において、使用するシフトレジスター回路として、同数のシフトレジスター回
路が選択される。

そして、フリップフロップ回路ＦＦは、入力されるＮＡＮＤ信号ＮＤＳと、ＯＲ信号Ｏ
ＲＳとに基づいて、リセット信号ＳＷ＿ＵＶＬＯを出力する。

このような処理を行うために、本実施形態の回路装置１００は、チャージ期間とディケ
イ期間とが切り替わる時のノイズ幅を検出するノイズ検出回路１４０を含む。例えばノイ
ズ検出回路１４０は、回路装置１００の電源が投入されて、安定駆動に入った時点から最
初のＳＤからＣＨＧに切り替わるタイミングや、ＣＨＧからＦＤに切り替わるタイミング
等におけるノイズを検出する。そして、検出したノイズに基づいて、最適なディレイ値（
遅延時間情報）を設定し、記憶部１２０に記憶し、その記憶情報に基づいてノイズキャン
セル回路１３０にディレイ値を設定する。

これにより、モード切替時に発生するノイズをキャンセル可能なように、ノイズキャン
セル回路１３０にディレイ値を設定すること等が可能になる。

また、ノイズ検出回路１４０は、電源投入時にアナログ信号のノイズ幅を検出してもよ
い。

これにより、電源投入時に発生するノイズをキャンセル可能なように、ノイズキャンセ
ル回路１３０にディレイ値を設定すること等が可能になる。

また、ノイズの最初の検出では、ノイズ検出回路１４０がノイズ幅を検出するために、
最低でもそのノイズ幅分だけ遅れが発生する。そのため、最初はノイズキャンセル回路１
３０のディレイ値が十分大きな値に設定されている。そして、ノイズ幅がある程度検出さ
れた場合には、それ以降は記憶部１２０に記憶された遅延時間情報に基づいて、最適なデ
ィレイ値を設定する。

つまり、記憶部１２０は、第１の遅延時間情報と第２の遅延時間情報とを記憶する。そ
して、ノイズキャンセル回路１３０は、ノイズ幅の検出前には、第２の遅延時間情報に基
づいて、ノイズキャンセルを行い、ノイズ幅の検出後には、第１の遅延時間情報に基づい
て、ノイズキャンセルを行う。

この場合、第１の遅延時間情報は、例えば実際に検出されたノイズ幅に対応する遅延時
間情報であり、第２の遅延時間情報は、例えばノイズキャンセル回路１３０に設定可能な
遅延時間の最大値に対応する遅延時間情報である。

これにより、ノイズ幅の検出後に、ノイズ幅に対応する遅延時間情報に基づいて、ディ
レイ値を設定すること等が可能になる。また、ノイズ幅の検出前には、設定可能な最大の
ディレイ値を設定して、正しいノイズ幅を検出可能にすること等が可能になる。

また、回路装置１００は電流の検出回路２２０を有し、モード切替が正常に行われたか
否か、あるいはモード切替終了期間を検定する。この検定はモード切替が行われるタイミ
ングにできるだけ早く追随することが望ましい。しかし、ノイズが発生する可能性がある
期間に、この検定を行っても正常な結果が得られないため、ノイズキャンセルに必要なデ
ィレイの後に検定が開始される。

そこで、モーター駆動が開始された直後の最初のノイズ幅をモニターし、最適なディレ
イ値を記憶部１２０に設定し、それ以降のノイズ発生タイミングについては、記憶部１２
０の設定データに基づいてノイズキャンセル回路１３０を制御する。

このようにすれば検出回路２２０の検出開始タイミングをできるだけ早くすることがで
きる。

具体的に、図１４にこのことについての説明図を示す。図１１に示すような幅ｔｎのノ
イズが電源ＶＳＳに乗った場合には、電流検出をするノード（被検定端子）にも同様なノ
イズが乗り、そのしばらく後に実際にモード切替の結果、期待する値に変化する。このノ
イズを除去するために、ディレイ値をｔｃとして、ディレイ値ｔｃからやや余裕をとった
所定期間ｔｄ後に、電流検出を開始するための検定イネーブル信号をＨレベル（アクティ
ブレベル）にする。従って、ノイズ幅ｔｎが大きければディレイ値ｔｃも大きくなり、所
定期間ｔｄも大きくなる。逆にノイズ幅ｔｎが小さければ所定期間ｔｄも小さくできる。

５．ノイズキャンセル回路の変形例
次に、本実施形態において、検出されたノイズ幅に応じて適切なディレイ値を設定可能
なノイズキャンセル回路１３０の変形例を図１５に示す。

本実施形態のノイズキャンセル回路１３０は、直列に接続されるＭ個（Ｍは２以上の整
数）のキャンセルブロック（ＣＮＣ１〜ＣＮＣ４）と、デコーダー部ＤＣと、セレクター
部ＳＣと、を有する。図１５の例では、Ｍ＝４であるが、それに限定されない。

そして、Ｍ個のキャンセルブロックのうちの第１キャンセルブロックＣＮＣ１は、入力
された入力信号ＦＢＳＷに基づいて、第１ディレイ信号ＤＬＳ１を出力する第１ディレイ
回路ＤＬ１と、入力された入力信号ＦＢＳＷと第１ディレイ信号ＤＬＳ１に基づいて、第
１のＮＡＮＤ信号ＮＤＳ１を出力する第１のＮＡＮＤ回路ＮＤ１を有する。

さらに、Ｍ個のキャンセルブロックのうちの第ｊ（ｊは、２≦ｊ≦Ｍの整数）キャンセ
ルブロックＣＮＣｊは、入力された第（ｊ−１）ディレイ信号ＤＬＳ（ｊ−１）に基づい
て、第ｊディレイ信号ＤＬＳｊを出力する第ｊディレイ回路ＤＬｊと、入力された入力信
号ＦＢＳＷと第ｊディレイ信号ＤＬＳｊに基づいて、第ｊのＮＡＮＤ信号ＮＤＳｊを出力
する第ｊのＮＡＮＤ回路ＮＤｊを有する。

そして、デコーダー部ＤＣは、入力された第１のＮＡＮＤ信号ＮＤＳ１〜第ＭのＮＡＮ
Ｄ信号ＮＤＳＭに基づいて、デコード信号ＤＣＳを（レジスターＲＳに）出力し、セレク
ター部ＳＣは、入力された第１のＮＡＮＤ信号ＮＤＳ１〜第ＭのＮＡＮＤ信号ＮＤＳＭと
、デコード信号ＤＣＳに基づいて、制御部２４０のリセット信号ＳＷ＿ＵＶＬＯを出力す
る。

これにより、キャンセルすることができるノイズ幅が、図１５のキャンセルブロックの
下側から順に大きくなっていく。つまり、キャンセルブロックＣＮＣ１がキャンセル可能
なノイズ幅よりも、キャンセルブロックＣＮＣ２がキャンセル可能なノイズ幅の方が大き
くなり、キャンセルブロックＣＮＣ２がキャンセル可能なノイズ幅よりも、キャンセルブ
ロックＣＮＣ３がキャンセル可能なノイズ幅の方が大きくなる。

ここで具体的に、入力信号ＦＢＳＷに乗る様々なノイズ幅のノイズに対してノイズキャ
ンセルを行った時のシミュレーション結果を、図１６（Ａ）〜図１６（Ｄ）に示す。図１
６（Ａ）の波形は図１４のキャンセルブロックＣＮＣ１によるノイズキャンセル結果を表
しており、図１６（Ｂ）の波形は図１４のキャンセルブロックＣＮＣ２によるノイズキャ
ンセル結果を、図１６（Ｃ）の波形は図１４のキャンセルブロックＣＮＣ３によるノイズ
キャンセル結果を、図１６（Ｄ）の波形は図１４のキャンセルブロックＣＮＣ４によるノ
イズキャンセル結果をそれぞれ表している。また、図１６（Ａ）〜図１６（Ｄ）の各グラ
フの縦軸は、ノイズの強度を表しており、０Ｖになればノイズが完全にキャンセルされた
ことを示す。そして各グラフの横軸は、時間を表しており、図１６（Ａ）〜図１６（Ｄ）
の例では、５０ｎｓｅｃ、４０ｎｓｅｃ、３０ｎｓｅｃ、２０ｎｓｅｃ、１０ｎｓｅｃ、
８ｎｓｅｃ、６ｎｓｅｃのノイズ幅のノイズに対して順番にノイズキャンセルを行った結
果を示している。

まず、図１６（Ａ）のシミュレーション結果によると、キャンセルブロックＣＮＣ１で
は、６ｎｓｅｃ幅のノイズはほぼ消すことができるものの、８ｎｓｅｃ幅以上のノイズは
消すことができないことが分かる。

次に、図１６（Ｂ）のシミュレーション結果によると、キャンセルブロックＣＮＣ２で
は、８ｎｓｅｃ幅までのノイズはほぼ消すことができるものの、１０ｎｓｅｃ幅以上のノ
イズは消すことができないことが分かる。

そして、図１６（Ｃ）のシミュレーション結果によると、キャンセルブロックＣＮＣ３
では、１０ｎｓｅｃ幅までのノイズはほぼ消すことができるものの、２０ｎｓｅｃ幅以上
のノイズは消すことができないことが分かる。

さらに、図１６（Ｄ）のシミュレーション結果によると、キャンセルブロックＣＮＣ４
では、２０ｎｓｅｃ幅までのノイズはほぼ消すことができるものの、３０ｎｓｅｃ幅以上
のノイズは消すことができないことが分かる。

このようにこのキャンセルブロックの各出力をモニターすることにより、この例では４
つのディレイ値を選択することができる。これにより、適切なディレイ値を設定すること
等が可能になる。

６．電子機器
図１７に、本実施形態の回路装置１００（モータードライバー）が適用された電子機器
の構成例を示す。電子機器は、処理部３００、記憶部３１０、操作部３２０、入出力部３
３０、回路装置１００、これらの各部を接続するバス３４０、モーター２８０を含む。以
下ではモーター駆動によりヘッドや紙送りを制御するプリンターを例にとり説明するが、
本実施形態はこれに限定されず、種々の電子機器に適用可能である。

入出力部３３０は例えばＵＳＢコネクターや無線ＬＡＮ等のインターフェースで構成さ
れ、画像データや文書データが入力される。入力されたデータは、例えばＤＲＡＭ等の内
部記憶装置である記憶部３１０に記憶される。操作部３２０により印刷指示を受け付ける
と、処理部３００は、記憶部３１０に記憶されたデータの印刷動作を開始する。処理部３
００は、データの印刷レイアウトに合わせて回路装置１００（モータードライバー）に指
示を送り、回路装置１００は、その指示に基づいてモーター２８０を回転させ、ヘッドの
移動や紙送りを行う。

以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から
実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう
。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細
書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載され
た用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えること
ができる。また、回路装置及び電子機器の構成、動作も本実施形態で説明したものに限定
されず、種々の変形実施が可能である。

１００回路装置、１１０信号生成部、１１１コンパレーター、１２０記憶部、
１３０ノイズキャンセル回路、１４０ノイズ検出回路、
２１０ブリッジ回路（Ｈブリッジ）、２２０検出回路、２２１コンパレーター、
２２２変換回路（ＤＡＣ）、２４０制御部、２４１駆動信号生成部、
２５０レジスター部、２６０プリドライバー、２７０クロック生成回路、
２８０モーター、２９０センス抵抗

Claims

ハイサイド側のトランジスターとローサイド側のトランジスターとを有するブリッジ回
路と、
前記ハイサイド側のトランジスター及び前記ローサイド側のトランジスターのオン・オ
フ制御を行って、前記ブリッジ回路を流れる電流を増加させるチャージ期間と、前記電流
を減少させるディケイ期間とを切り替える制御部と、
アナログ信号に基づいて、前記制御部に入力される入力信号を生成する信号生成部と、
前記チャージ期間と前記ディケイ期間とが切り替わる時の前記アナログ信号のノイズ幅
に対応する遅延時間情報を記憶する記憶部と、
前記遅延時間情報に基づいて、前記入力信号に対してノイズキャンセルを行うノイズキ
ャンセル回路と、
を含むことを特徴とする回路装置。
請求項１において、
前記チャージ期間と前記ディケイ期間とが切り替わる時の前記ノイズ幅を検出するノイ
ズ検出回路を含むことを特徴とする回路装置。
請求項１又は２において、
電源投入時に前記アナログ信号の前記ノイズ幅を検出するノイズ検出回路を含むことを
特徴とする回路装置。
請求項１乃至３のいずれかにおいて、
前記記憶部は、
第１の遅延時間情報と第２の遅延時間情報とを記憶し、
前記ノイズキャンセル回路は、
前記ノイズ幅の検出前には、前記第２の遅延時間情報に基づいて、前記ノイズキャンセ
ルを行い、
前記ノイズ幅の検出後には、前記第１の遅延時間情報に基づいて、前記ノイズキャンセ
ルを行うことを特徴とする回路装置。
請求項４において、
前記第１の遅延時間情報は、
前記ノイズ幅に対応する前記遅延時間情報であることを特徴とする回路装置。
請求項４又は５において、
前記第２の遅延時間情報は、
前記ノイズキャンセル回路に設定可能な遅延時間の最大値に対応する前記遅延時間情報
であることを特徴とする回路装置。
請求項１乃至６のいずれかにおいて、
前記入力信号は、
前記制御部に入力されるデジタルのリセット信号であることを特徴とする回路装置。
請求項１乃至７のいずれかにおいて、
前記アナログ信号は、
前記制御部に入力される電圧の低下を検出する電圧低下検出回路の出力信号であること
を特徴とする回路装置。
請求項１乃至８のいずれかにおいて、
前記信号生成部は、
コンパレーターを含み、
前記コンパレーターは、
第１入力端子に入力される前記アナログ信号の電圧と、第２入力端子に入力される基準
電圧とを比較して、前記入力信号を出力することを特徴とする回路装置。
請求項１乃至９のいずれかにおいて、
前記ノイズキャンセル回路は、
直列に接続されたＮ個（Ｎは２以上の整数）のシフトレジスター回路と、
ＮＡＮＤ回路と、
ＯＲ回路と、
フリップフロップ回路と、
を有し、
前記Ｎ個のシフトレジスター回路のうちの第１シフトレジスター回路は、
入力される前記入力信号と、クロック信号と、外部リセット信号とに基づいて、前記入
力信号をシフトした第１シフト出力信号を出力し、
前記Ｎ個のシフトレジスター回路のうちの第ｉ（ｉは、２≦ｉ≦Ｎの整数）シフトレジ
スター回路は、
入力される第（ｉ−１）シフトレジスター回路からの第（ｉ−１）シフト出力信号と、
前記クロック信号と、前記外部リセット信号とに基づいて、前記第（ｉ−１）シフト出力
信号をシフトした第ｉシフト出力信号を出力し、
前記ＮＡＮＤ回路は、
入力される前記入力信号と、前記第１シフト出力信号〜第Ｎシフト出力信号とに基づい
て、ＮＡＮＤ信号を出力し、
前記ＯＲ回路は、
入力される前記入力信号と、前記第１シフト出力信号〜第Ｎシフト出力信号とに基づい
て、ＯＲ信号を出力し、
前記フリップフロップ回路は、
入力される前記ＮＡＮＤ信号と、前記ＯＲ信号とに基づいて、前記制御部のリセット信
号を出力することを特徴とする回路装置。
請求項１０において、
前記ノイズキャンセル回路は、
検出された前記ノイズ幅に基づいて、前記Ｎ個のシフトレジスター回路によるＮ個のシ
フト出力信号のうち、前記フリップフロップ回路に出力する前記ＮＡＮＤ信号及び前記Ｏ
Ｒ信号を決定するために使用するシフト出力信号を選択することを特徴とする回路装置。
請求項１乃至９のいずれかにおいて、
前記ノイズキャンセル回路は、
直列に接続されたＮ個（Ｎは２以上の整数）のシフトレジスター回路と、
Ｎ個のＮＡＮＤ回路と、
Ｎ個のＯＲ回路と、
第１セレクター部と、
第２セレクター部と、
フリップフロップ回路と、
を有し、
前記Ｎ個のシフトレジスター回路のうちの第１シフトレジスター回路は、
入力される前記入力信号と、クロック信号と、外部リセット信号とに基づいて、前記入
力信号をシフトした第１シフト出力信号を出力し、
前記Ｎ個のシフトレジスター回路のうちの第ｋ（ｋは、２≦ｋ≦Ｎの整数）シフトレジ
スター回路は、
入力される第（ｋ−１）シフトレジスター回路からの第（ｋ−１）シフト出力信号と、
前記クロック信号と、前記外部リセット信号とに基づいて、前記第（ｋ−１）シフト出力
信号をシフトした第ｋシフト出力信号を出力し、
前記Ｎ個のＮＡＮＤ回路のうちの第１のＮＡＮＤ回路は、
入力される前記入力信号と前記第１シフト出力信号とに基づいて、第１のＮＡＮＤ信号
を前記第１セレクター部に出力し、
前記Ｎ個のＮＡＮＤ回路のうちの第ｋのＮＡＮＤ回路は、
入力される前記入力信号と、前記第１シフト出力信号〜第ｋシフト出力信号とに基づい
て、第ｋのＮＡＮＤ信号を前記第１セレクター部に出力し、
前記Ｎ個のＯＲ回路のうちの第１のＯＲ回路は、
入力される前記入力信号と前記第１シフト出力信号とに基づいて、第１のＯＲ信号を前
記第２セレクター部に出力し、
前記Ｎ個のＯＲ回路のうちの第ｋのＯＲ回路は、
入力される前記入力信号と、前記第１シフト出力信号〜第ｋシフト出力信号とに基づい
て、第ｋのＯＲ信号を前記第２セレクター部に出力し、
前記第１セレクター部は、
検出された前記ノイズ幅に基づいて、入力された前記第１のＮＡＮＤ信号〜第ＮのＮＡ
ＮＤ信号の中からいずれか１つのＮＡＮＤ信号を選択して、前記フリップフロップ回路に
出力し、
前記第２セレクター部は、
検出された前記ノイズ幅に基づいて、入力された前記第１のＯＲ信号〜第ＮのＯＲ信号
の中からいずれか１つのＯＲ信号を選択して、前記フリップフロップ回路に出力し、
前記フリップフロップ回路は、
入力される前記ＮＡＮＤ信号と、前記ＯＲ信号とに基づいて、前記制御部のリセット信
号を出力することを特徴とする回路装置。
請求項１乃至９のいずれかにおいて、
前記ノイズキャンセル回路は、
直列に接続されるＭ個（Ｍは２以上の整数）のキャンセルブロックと、
デコーダー部と、
セレクター部と、
を有し、
前記Ｍ個のキャンセルブロックのうちの第１キャンセルブロックは、
入力された前記入力信号に基づいて、第１ディレイ信号を出力する第１ディレイ回路と
、
入力された前記入力信号と前記第１ディレイ信号に基づいて、第１のＮＡＮＤ信号を出
力する第１のＮＡＮＤ回路と、
を有し、
前記Ｍ個のキャンセルブロックのうちの第ｊ（ｊは、２≦ｊ≦Ｍの整数）キャンセルブ
ロックは、
入力された前記第（ｊ−１）ディレイ信号に基づいて、第ｊディレイ信号を出力する第
ｊディレイ回路と、
入力された前記入力信号と前記第ｊディレイ信号に基づいて、第ｊのＮＡＮＤ信号を出
力する第ｊのＮＡＮＤ回路と、
を有し、
前記デコーダー部は、
入力された前記第１のＮＡＮＤ信号〜前記第ＭのＮＡＮＤ信号に基づいて、デコード信
号を出力し、
前記セレクター部は、
入力された前記第１のＮＡＮＤ信号〜前記第ＭのＮＡＮＤ信号と、前記デコード信号に
基づいて、前記制御部のリセット信号を出力することを特徴とする回路装置。
請求項１乃至１３のいずれかに記載の回路装置を含むことを特徴とする電子機器。