JP2016046279A - パワー半導体モジュール - Google Patents
パワー半導体モジュール Download PDFInfo
- Publication number
- JP2016046279A JP2016046279A JP2014167093A JP2014167093A JP2016046279A JP 2016046279 A JP2016046279 A JP 2016046279A JP 2014167093 A JP2014167093 A JP 2014167093A JP 2014167093 A JP2014167093 A JP 2014167093A JP 2016046279 A JP2016046279 A JP 2016046279A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- power semiconductor
- gate wiring
- gate
- wire bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 134
- 239000004020 conductor Substances 0.000 description 27
- 239000011347 resin Substances 0.000 description 17
- 229920005989 resin Polymers 0.000 description 17
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
Landscapes
- Wire Bonding (AREA)
Abstract
【課題】小型で、生産性に優れ、接続線のショートを抑制する
【解決手段】本発明に係るパワー半導体モジュールは、並列に接続された第1パワー半導体素子と第2パワー半導体素子と、前記第1パワー半導体素子及び前記第2パワー半導体素子にゲート信号を伝達する複数のゲート配線部と、前記第1パワー半導体素子の複数のゲートパッドと前記複数のゲート配線部とを接続する複数の第1ワイヤーボンディングと、前記第2パワー半導体素子の複数のゲートパッドと前記複数のゲート配線部とを接続する複数の第2ワイヤーボンディングと、を備え、前記第2ワイヤーボンディングは、前記第2ワイヤーボンディングと前記複数のゲート配線部との第2接続部が前記第1ワイヤーボンディングと前記複数のゲート配線部と第1接続部よりも、前記複数のゲート配線部の先端部側に配置されるように形成される。
【選択図】図４
【解決手段】本発明に係るパワー半導体モジュールは、並列に接続された第1パワー半導体素子と第2パワー半導体素子と、前記第1パワー半導体素子及び前記第2パワー半導体素子にゲート信号を伝達する複数のゲート配線部と、前記第1パワー半導体素子の複数のゲートパッドと前記複数のゲート配線部とを接続する複数の第1ワイヤーボンディングと、前記第2パワー半導体素子の複数のゲートパッドと前記複数のゲート配線部とを接続する複数の第2ワイヤーボンディングと、を備え、前記第2ワイヤーボンディングは、前記第2ワイヤーボンディングと前記複数のゲート配線部との第2接続部が前記第1ワイヤーボンディングと前記複数のゲート配線部と第1接続部よりも、前記複数のゲート配線部の先端部側に配置されるように形成される。
【選択図】図４
Description
本発明は、パワー半導体モジュールに関し、特に車両用駆動用のモータを制御する電力変換装置に用いられるパワー半導体モジュールに関する。
パワー半導体素子を複数搭載する場合、制御信号を発するパワー半導体素子のゲートパッドから、ゲート配線部にワイヤーボンディングにより接続するが、パワー半導体素子毎にゲート配線部を設けると、パワー半導体モジュールが大型化してしまうことが課題として挙げられる。
また、異なるパワー半導体素子の同一の信号を同一のゲート配線部に接続することが考えられるが、その接続線が交差しお互いがショートしないようにする為には、立体的に高さ方向でずらし、接触しないようにする必要がある（特許文献１）。この配線方法では、生産性が悪くなることや、ショートの恐れが、樹脂封止等の後工程を含め払拭出来ないことも課題として挙げられる。
本発明は、これら大型化、生産性の悪化及び、接続線のショート懸念を課題とし、小型で、生産性に優れ、接続線のショートを抑制するパワー半導体モジュールを提供することにある。
上記課題を解決するために、本発明に係るパワー半導体モジュールは、互いに上アーム又は下アームを構成するとともに電気的に並列に接続された第1パワー半導体素子と第2パワー半導体素子と、前記第1パワー半導体素子及び前記第2パワー半導体素子にゲート信号を伝達する複数のゲート配線部と、前記第1パワー半導体素子の複数のゲートパッドと前記複数のゲート配線部とを接続する複数の第1ワイヤーボンディングと、前記第2パワー半導体素子の複数のゲートパッドと前記複数のゲート配線部とを接続する複数の第2ワイヤーボンディングと、を備え、前記第2パワー半導体素子は、前記複数のゲート配線部に対して、前記第1パワー半導体素子よりも遠くに配置され、前記第2ワイヤーボンディングは、前記第2ワイヤーボンディングと前記複数のゲート配線部との第2接続部が前記第1ワイヤーボンディングと前記複数のゲート配線部と第1接続部よりも、前記複数のゲート配線部の先端部側に配置されるように形成される。
本発明によれば、小型で、生産性に優れ、接続線のショートを抑制することができる。
以下、図を参照して、本発明に係るパワー半導体モジュールの一実施の形態を説明する。図１は、本実施例に係るパワー半導体モジュール１の外観斜視図である。図２は、パワー半導体モジュール１を構成部品毎に分解した展開斜視図である。
パワー半導体モジュール１は、パワー半導体素子を有する回路体２を内蔵する。回路体２は、ケース３内に挿入、設置される。 回路体２は、電流の入出力を行う主端子２Ａを備える。 回路体２は、信号入出力を行うゲート配線部２Ｂ及び２Ｃを備える。
ケース３は、回路体２を挿入する第１開口部３Ａを備える。 ケース３は、第１開口部３Ａとは略直角方向に第１放熱部材４と第２放熱部材５を有する。
第１放熱部材４は、外面に多数のフィンを備える。第１放熱部材４は、ケース３に接合される。第２放熱部材５は、外面に多数のフィンを備える。第２放熱部材５は、ケース３に接合される。第１放熱部材４と第２放熱部材５は、回路体２を挟み対向する。
樹脂部材６は、ケース３、第１放熱部材４及び第２放熱部材５と回路体２の隙間に充填される。樹脂部材６は、硬化させケース３、第１放熱部材４、第２放熱部材５及び、回路体２を固定する。
ケース３は、第１放熱部材４を挿入する第２開口部３Ｂを有する。ケース３は、第２放熱部材５を挿入する第３開口部３Ｃを有する。
第２開口部３Ｂは、第１放熱部材４の外形より大きくする。第１放熱部材４は、第２開口部３Ｂに嵌め込み接合する。 第３開口部３Ｃは、第２放熱部材５の外形より大きくする。第２放熱部材５は、第３開口部３Ｃに嵌め込み接合する。
回路体２は、両面において放熱面２Ｄを有する。回路体２は、樹脂部７で覆われる。回路体２は、両面において放熱面２Ｄと同一面の樹脂面７Ａを有する。シート８は、導体２Ｄ面と樹脂面７Ａと接合される。回路体２は、シート８を伴い第１開口部３Ａから挿入される。シート８の他面は、第１放熱部材４と接合される。もう一方のシート８の他面は、第２放熱部材５と接合される。シート８は、絶縁性部材とする。
回路体２は、電流の入出力を行う主端子２Ａを備える。回路体２は、信号入出力を行うゲート配線部２Ｂ及び２Ｃを備える。 ゲート配線部２Ｂ及び２Ｃは、樹脂部７で保持される。
図３は、樹脂部７を非表示した回路体２の分解斜視図である。
回路体２は、複数の導体部９、第１の半導体素子１０、第２の半導体素子１１、第３の半導体素子１２、第４の半導体素子１３及び、複数の半導体素子１４とゲート配線部２Ｂ及び２Ｃから構成され樹脂部７で封止される。
複数の導体部９は、第１導体部９Ａ、第２導体部９Ｂ、第３導体部９Ｃ、第４導体部９Ｄから構成される。
回路体２は、複数の導体部９、第１の半導体素子１０、第２の半導体素子１１、第３の半導体素子１２、第４の半導体素子１３及び、複数の半導体素子１４とゲート配線部２Ｂ及び２Ｃから構成され樹脂部７で封止される。
複数の導体部９は、第１導体部９Ａ、第２導体部９Ｂ、第３導体部９Ｃ、第４導体部９Ｄから構成される。
第１導体部９Ａは、主端子２Ａと一体で形成される。第２導体部９Ｂは、主端子２Ａと一体で形成される。第１導体部９Ａの表面には、第１の半導体素子１０、第２の半導体素子１１及び、複数の半導体素子１４が接合部材を介し接合される。
第２の半導体素子１１は、第１の半導体素子１０に対し並列配置される。第１の半導体素子１０は、ゲート配線部２Ｂに電気的に接続される。第２の半導体素子１１は、ゲート配線部２Ｂに電気的に接続される。複数の半導体素子１４は、第１の半導体素子１０及び第２の半導体素子１１と異なる線上に並列に配置される。
第２の半導体素子１１は、第１の半導体素子１０に対し並列配置される。第１の半導体素子１０は、ゲート配線部２Ｂに電気的に接続される。第２の半導体素子１１は、ゲート配線部２Ｂに電気的に接続される。複数の半導体素子１４は、第１の半導体素子１０及び第２の半導体素子１１と異なる線上に並列に配置される。
第２導体部９Ｂは、第１導体部９Ａと接触しないように配置される。第２導体部９Ｂの表面には、第３の半導体素子１２、第４の半導体素子１３及び、複数の半導体素子１４が接合部材を介し接合される。
第４の半導体素子１３は、第３の半導体素子１２に対し並列配置される。第３の半導体素子１２は、ゲート配線部２Ｃに電気的に接続される。第４の半導体素子１３は、ゲート配線部２Ｃに電気的に接続される。複数の半導体素子１４は、第３の半導体素子１２及び第４の半導体素子１３と異なる線上に並列に配置される。
第３導体部９Ｃは、第１導体部９Ａと対向するように配置される。第３導体部９Ｃは、第１の半導体素子１０、第２の半導体素子１１及び、複数の半導体素子１４と接合部材を介して接合される。
第４導体部９Ｄは、第３導体部９Ｃと接触しないように配置される。第４導体部９Ｄは、第２導体部９Ｂと対向するように配置される。第４導体部９Ｄは、第３の半導体素子１２、第４の半導体素子１３及び、複数の半導体素子１４と接合部材を介して接合される。第４導体部９Ｄは、接続部９Ｅを備える。接続部９Ｅは、主端子２Ａの一部に電気的に接続される。
第４導体部９Ｄは、第３導体部９Ｃと接触しないように配置される。第４導体部９Ｄは、第２導体部９Ｂと対向するように配置される。第４導体部９Ｄは、第３の半導体素子１２、第４の半導体素子１３及び、複数の半導体素子１４と接合部材を介して接合される。第４導体部９Ｄは、接続部９Ｅを備える。接続部９Ｅは、主端子２Ａの一部に電気的に接続される。
図４は、樹脂部７を非表示した回路体２の第１の半導体素子１０及び第２の半導体素子１１の周辺部の拡大図である。
第１の半導体素子１０は、第１のゲートパッド１０Ａ、第２のゲートパッド１０Ｂ、第３のゲートパッド１０Ｃを備える。第２の半導体素子１１は、第４のゲートパッド１１Ａ、第５のゲートパッド１１Ｂ、第６のゲートパッド１１Ｃを備える。第２の半導体素子１１は、第１の半導体素子１０と同種とする。
第１のゲートパッド１０Ａは、第４のゲートパッド１１Ａと同種の信号が出力される。第２のゲートパッド１０Ｂは、第５のゲートパッド１１Ｂと同種の信号が出力される。第３のゲートパッド１０Ｃは、第６のゲートパッド１１Ｃと同種の信号が出力される。
ゲート配線部２Ｂは、第１の半導体素子１０のゲートパッドと同数以上備える。ゲート配線部２Ｂは、少なくとも電気的に独立した第１のゲート配線部１５、第２のゲート配線部１６、第３のゲート配線部１７を備える。ゲート配線部２Ｂは、主端子２Ａより外側に配置する。
ゲート配線部２Ｂは、第１の半導体素子１０のゲートパッドと同数以上備える。ゲート配線部２Ｂは、少なくとも電気的に独立した第１のゲート配線部１５、第２のゲート配線部１６、第３のゲート配線部１７を備える。ゲート配線部２Ｂは、主端子２Ａより外側に配置する。
第１のゲートパッド１０Ａは、第１のゲート配線部１５と第１のワイヤーボンディング１８によって接続される。第２のゲートパッド１０Ｂは、第２のゲート配線部１６と第１のワイヤーボンディング１９によって接続される。第３のゲートパッド１０Ｃは、第３のゲート配線部１７と第１のワイヤーボンディング２０によって接続される。
第１のワイヤーボンディング２０は、第１のワイヤーボンディング１８及び第１のワイヤーボンディング１９よりも第２の半導体素子１１に近い側に配置される。第１のワイヤーボンディング２０は、第１の半導体素子１０から最も離れた第３のゲート配線１７に接続される。
第１の半導体素子１０の電極面の垂直方向から見たとき、第１のゲート配線部先端１５Ａは、第１のワイヤーボンディング２０に重ならないように配置される。同様に、第２のゲート配線部先端１６Ａは、第１のワイヤーボンディング２０に重ならないように配置される。同様に、第３のゲート配線部先端１７Ａは、第１のワイヤーボンディング２０に重ならないように配置される。
第１のゲート配線部先端１５Ａは、第１のワイヤーボンディング２０より第２の半導体素子１１に近づく側に形成される。 第２のゲート配線部先端１６Ａは、第１のワイヤーボンディング２０より第２の半導体素子１１に近づく側に形成される。第３のゲート配線部先端１７Ａは、第１のワイヤーボンディング２０より第２の半導体素子１１に近づく側に形成される。
第４のゲートパッド１１Ａは、第１のゲート配線部先端１５Ａと第２のワイヤーボンディング２１によって接続される。第５のゲートパッド１１Ｂは、第２のゲート配線部先端１６Ａと第２のワイヤーボンディング２２によって接続される。第６のゲートパッド１１Ｃは、第３のゲート配線部先端１７Ａと第２のワイヤーボンディング２３によって接続される。
第１のワイヤーボンディング２０は、第１のワイヤーボンディング１８及び第１のワイヤーボンディング１９よりも第２の半導体素子１１に近い側に配置される。第１のワイヤーボンディング２０は、第１の半導体素子１０から最も離れた第３のゲート配線１７に接続される。
第１の半導体素子１０の電極面の垂直方向から見たとき、第１のゲート配線部先端１５Ａは、第１のワイヤーボンディング２０に重ならないように配置される。同様に、第２のゲート配線部先端１６Ａは、第１のワイヤーボンディング２０に重ならないように配置される。同様に、第３のゲート配線部先端１７Ａは、第１のワイヤーボンディング２０に重ならないように配置される。
第１のゲート配線部先端１５Ａは、第１のワイヤーボンディング２０より第２の半導体素子１１に近づく側に形成される。 第２のゲート配線部先端１６Ａは、第１のワイヤーボンディング２０より第２の半導体素子１１に近づく側に形成される。第３のゲート配線部先端１７Ａは、第１のワイヤーボンディング２０より第２の半導体素子１１に近づく側に形成される。
第４のゲートパッド１１Ａは、第１のゲート配線部先端１５Ａと第２のワイヤーボンディング２１によって接続される。第５のゲートパッド１１Ｂは、第２のゲート配線部先端１６Ａと第２のワイヤーボンディング２２によって接続される。第６のゲートパッド１１Ｃは、第３のゲート配線部先端１７Ａと第２のワイヤーボンディング２３によって接続される。
これにより、第１のゲート配線部１５や第２のゲート配線部１６や第３のゲート配線部１７は、第１半導体素子と第２半導体素子で共用化され小型化が図れる。ワイヤーボンディングは、ショートを抑制した状態で配線出来る。
また、第１の半導体素子１０と第２の半導体素子１１の配列方向を第１列と定義した場合、ゲート配線部２Ｂは、前記第１列に沿うように形成される部分を有するようにそれぞれ屈曲される。そして、ゲート配線部２Ｂと第１のワイヤーボンディング１８ないし２０のそれぞれの接続部及びゲート配線部２Ｂと第２のワイヤーボンディング２１ないし２３のそれぞれの接続部は、前述のゲート配線部２Ｂの部分にそれぞれ配置される。
これにより、ゲート配線部２Ｂは、第１の半導体素子１０と第２の半導体素子１１で共用化され小型化が図れる。第１のワイヤーボンディング１８ないし２０より第２の半導体素子１１に近づく範囲に形成されるゲート配線部２Ｂの領域を増加させることが出来、第２のワイヤーボンディング２１ないし２３の接合する場所が増加し、ワイヤーボンディング同士の距離も確保出来作業性を向上させ且つ、ショートの恐れを低減し配線することが出来る。
図５は、樹脂部７を非表示した回路体２の第３の半導体素子１２及び第４の半導体素子１３の周辺部の拡大図である。
第３の半導体素子１２は、第７のゲートパッド１２Ａ、第８のゲートパッド１２Ｂ、第９のゲートパッド１２Ｃを備える。第４の半導体素子１３は、第１０のゲートパッド１３Ａ、第１１のゲートパッド１３Ｂ、第１２のゲートパッド１３Ｃを備える。第４の半導体素子１３は、第３の半導体素子１２と同種とする。
第７のゲートパッド１２Ａは、第１０のゲートパッド１３Ａと同種の信号が出力される。第８のゲートパッド１２Ｂは、第１１のゲートパッド１３Ｂと同種の信号が出力される。第９のゲートパッド１２Ｃは、第１２のゲートパッド１３Ｃと同種の信号が出力される。ゲート配線部２Ｃは、第３の半導体素子１３のゲートパッドと同数以上備える。ゲート配線部２Ｃは、少なくとも電気的に独立した第４のゲート配線部２４、第５のゲート配線部２５、第６のゲート配線部２６を備える。ゲート配線部２Ｃは、主端子２Ａを挟んでゲート端子２Ｂとは反対側に配置する。
図５は、樹脂部７を非表示した回路体２の第３の半導体素子１２及び第４の半導体素子１３の周辺部の拡大図である。
第３の半導体素子１２は、第７のゲートパッド１２Ａ、第８のゲートパッド１２Ｂ、第９のゲートパッド１２Ｃを備える。第４の半導体素子１３は、第１０のゲートパッド１３Ａ、第１１のゲートパッド１３Ｂ、第１２のゲートパッド１３Ｃを備える。第４の半導体素子１３は、第３の半導体素子１２と同種とする。
第７のゲートパッド１２Ａは、第１０のゲートパッド１３Ａと同種の信号が出力される。第８のゲートパッド１２Ｂは、第１１のゲートパッド１３Ｂと同種の信号が出力される。第９のゲートパッド１２Ｃは、第１２のゲートパッド１３Ｃと同種の信号が出力される。ゲート配線部２Ｃは、第３の半導体素子１３のゲートパッドと同数以上備える。ゲート配線部２Ｃは、少なくとも電気的に独立した第４のゲート配線部２４、第５のゲート配線部２５、第６のゲート配線部２６を備える。ゲート配線部２Ｃは、主端子２Ａを挟んでゲート端子２Ｂとは反対側に配置する。
第１０のゲートパッド１３Ａは、第４のゲート配線部２４と第４のワイヤーボンディング２７によって接続される。第１１のゲートパッド１３Ｂは、第５のゲート配線部２５と第４のワイヤーボンディング２８によって接続される。第１２のゲートパッド１３Ｃは、第６のゲート配線部２６と第４のワイヤーボンディング２９によって接続される。
第４のワイヤーボンディング２７は、第４のワイヤーボンディング２８及び第４のワイヤーボンディング２９よりも第３の半導体素子１２に近い側に配置される。第４のワイヤーボンディング２７は、第４の半導体素子１３から最も離れた第４のゲート配線２４に接続される。
第３の半導体素子１２の電極面の垂直方向から見たとき、第４のゲート配線部先端２４Ａは、第４のワイヤーボンディング２７に重ならないように配置される。同様に、第５のゲート配線部先端２５Ａは、第４のワイヤーボンディング２７に重ならないように配置される。同様に、第６のゲート配線部先端２６Ａは、第４のワイヤーボンディング２７に重ならないように配置される。
第４のゲート配線部先端２４Ａは、第４のワイヤーボンディング２７より第３の半導体素子１２に近づく側に形成される。第５のゲート配線部先端２５Ａは、第４のワイヤーボンディング２７より第３の半導体素子１２に近づく側に形成される。第６のゲート配線部先端２６Ａは、第４のワイヤーボンディング２７より第３の半導体素子１２に近づく側に形成される。
第７のゲートパッド１２Ａは、第４のゲート配線部先端２４Ａと第３のワイヤーボンディング３０によって接続される。第８のゲートパッド１２Ｂは、第５のゲート配線部先端２５Ａと第３のワイヤーボンディング３１によって接続される。第９のゲートパッド１２Ｃは、第６のゲート配線部先端２６Ａと第３のワイヤーボンディング３２によって接続される。
これにより、 上アーム同様、下アームについても、ゲート配線部は、第３の半導体素子１２と第４の半導体素子１３で共用化され小型化が図れる。第３のワイヤーボンディングと第４のワイヤーボンディングは、ショートの恐れを低減して配線出来る。主端子２Ａは、回路体２の中央部１箇所にまとまって配置されることから相手側に接合する作業性を向上することが出来る。 更に、主端子２Ａの空間絶縁距離を確保の対策が１箇所になる為、容易になると共に小型化が図ることが出来る。
これにより、 上アーム同様、下アームについても、ゲート配線部は、第３の半導体素子１２と第４の半導体素子１３で共用化され小型化が図れる。第３のワイヤーボンディングと第４のワイヤーボンディングは、ショートの恐れを低減して配線出来る。主端子２Ａは、回路体２の中央部１箇所にまとまって配置されることから相手側に接合する作業性を向上することが出来る。 更に、主端子２Ａの空間絶縁距離を確保の対策が１箇所になる為、容易になると共に小型化が図ることが出来る。
1・・・パワー半導体モジュール、2・・・回路体、2A・・・主端子、2B・・・ゲート配線部、2C・・・ゲート配線部、2D・・・放熱面、3・・・ケース、3A・・・第１開口部、3B・・・第２開口部、3C・・・第３開口部、4・・・第１放熱部材、5・・・第２放熱部材、6・・・樹脂部材、7・・・樹脂部、7A・・・樹脂面、8・・・シート、9・・・導体部、9A・・・第１導体部、9B・・・第２導体部、9C・・・第３導体部、9D・・・第４導体部、9E・・・接続部、10・・・第１の半導体素子、10A・・・第１のゲートパッド、10B・・・第２のゲートパッド、10C・・・第３のゲートパッド、11・・・第２の半導体素子、11A・・・第４のゲートパッド、11B・・・第５のゲートパッド、11C・・・第６のゲートパッド、12・・・第３の半導体素子、12A・・・第７のゲートパッド、12B・・・第８のゲートパッド、12C・・・第９のゲートパッド、13・・・第４の半導体素子、13A・・・第１０のゲートパッド、13B・・・第１１のゲートパッド、13C・・・第１２のゲートパッド、14・・・半導体素子、15・・・第１のゲート配線部、15A・・・第１のゲート配線部先端、16・・・第２のゲート配線部、16A・・・第２のゲート配線部先端、17・・・第３のゲート配線部、17A・・・第３のゲート配線部先端、18・・・第１のワイヤーボンディング、19・・・第１のワイヤーボンディング、20・・・第１のワイヤーボンディング、21・・・第２のワイヤーボンディング、22・・・第２のワイヤーボンディング、23・・・第２のワイヤーボンディング、24・・・第４のゲート配線部、24A・・・第４のゲート配線部先端、25・・・第５のゲート配線部、25A・・・第５のゲート配線部先端、26・・・第６のゲート配線部、26A・・・第６のゲート配線部先端、27・・・第３のワイヤーボンディング、28・・・第３のワイヤーボンディング、29・・・第３のワイヤーボンディング、30・・・第４のワイヤーボンディング、31・・・第４のワイヤーボンディング、32・・・第４のワイヤーボンディング
Claims (3)
- 互いに上アーム又は下アームを構成するとともに電気的に並列に接続された第1パワー半導体素子及び第2パワー半導体素子と、
前記第1パワー半導体素子及び前記第2パワー半導体素子にゲート信号を伝達する複数の第1ゲート配線部と、
前記第1パワー半導体素子の複数のゲートパッドと前記複数の第1ゲート配線部とを接続する複数の第1ワイヤーボンディングと、
前記第2パワー半導体素子の複数のゲートパッドと前記複数の第1ゲート配線部とを接続する複数の第2ワイヤーボンディングと、を備え、
前記第2パワー半導体素子は、前記複数の第1ゲート配線部に対して、前記第1パワー半導体素子よりも遠くに配置され、
前記第2ワイヤーボンディングは、前記第2ワイヤーボンディングと前記複数の第1ゲート配線部との第2接続部が前記第1ワイヤーボンディングと前記複数の第1ゲート配線部と第1接続部よりも、前記複数の第1ゲート配線部の先端部側に配置されるように形成されるパワー半導体モジュール。 - 請求項１に記載されたパワー半導体モジュールであって、
前記第1パワー半導体素子と前記第2パワー半導体素子の配列方向を第１列と定義した場合、
前記複数の第1ゲート配線部は、前記第１列に沿うように形成される部分を有するようにそれぞれ屈曲され、
前記第1接続部及び前記第2接続部は、前記第1ゲート配線部の部分にそれぞれ配置されるパワー半導体モジュール。 - 請求項１または２に記載されたパワー半導体モジュールであって、
下アームを構成するとともに電気的に並列に接続された第3パワー半導体素子及び第4パワー半導体素子と、
前記第3パワー半導体素子及び前記第4パワー半導体素子にゲート信号を伝達する複数の第2ゲート配線部と、
前記第3パワー半導体素子の複数のゲートパッドと前記複数の第3ゲート配線部とを接続する複数の第3ワイヤーボンディングと、
前記第4パワー半導体素子の複数のゲートパッドと前記複数の第4ゲート配線部とを接続する複数の第4ワイヤーボンディングと、
前記第1パワー半導体素子と前記第2パワー半導体素子主端子と前記第3パワー半導体素子と前記第4パワー半導体素子に流れる主電流を伝達する主端子と、を備え、
前記第2ゲート配線部は、前記主端子を挟んで前記第1ゲート配線部とは反対側に配置されるパワー半導体モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014167093A JP6165689B2 (ja) | 2014-08-20 | 2014-08-20 | パワー半導体モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014167093A JP6165689B2 (ja) | 2014-08-20 | 2014-08-20 | パワー半導体モジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2016046279A true JP2016046279A (ja) | 2016-04-04 |
| JP6165689B2 JP6165689B2 (ja) | 2017-07-19 |
Family
ID=55636606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014167093A Active JP6165689B2 (ja) | 2014-08-20 | 2014-08-20 | パワー半導体モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6165689B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018020953A1 (ja) * | 2016-07-29 | 2018-02-01 | 日立オートモティブシステムズ株式会社 | パワー半導体モジュール |
| US11251163B2 (en) | 2019-12-18 | 2022-02-15 | Fuji Electric Co., Ltd. | Semiconductor device having circuit board interposed between two conductor layers |
| US11658231B2 (en) | 2019-12-17 | 2023-05-23 | Fuji Electric Co., Ltd. | Semiconductor device |
| EP4203019A1 (en) | 2021-12-23 | 2023-06-28 | Hitachi Energy Switzerland AG | Power module and method for manufacturing a power module |
| US11967624B2 (en) | 2019-03-04 | 2024-04-23 | Hitachi, Ltd. | Semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014022580A (ja) * | 2012-07-19 | 2014-02-03 | Rohm Co Ltd | パワーモジュール半導体装置 |
-
2014
- 2014-08-20 JP JP2014167093A patent/JP6165689B2/ja active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014022580A (ja) * | 2012-07-19 | 2014-02-03 | Rohm Co Ltd | パワーモジュール半導体装置 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018020953A1 (ja) * | 2016-07-29 | 2018-02-01 | 日立オートモティブシステムズ株式会社 | パワー半導体モジュール |
| CN109478546A (zh) * | 2016-07-29 | 2019-03-15 | 日立汽车系统株式会社 | 功率半导体模块 |
| US10615102B2 (en) | 2016-07-29 | 2020-04-07 | Hitachi Automotive Systems, Ltd. | Power semiconductor module |
| CN109478546B (zh) * | 2016-07-29 | 2022-08-30 | 日立安斯泰莫株式会社 | 功率半导体模块 |
| US11967624B2 (en) | 2019-03-04 | 2024-04-23 | Hitachi, Ltd. | Semiconductor device |
| US11658231B2 (en) | 2019-12-17 | 2023-05-23 | Fuji Electric Co., Ltd. | Semiconductor device |
| US11251163B2 (en) | 2019-12-18 | 2022-02-15 | Fuji Electric Co., Ltd. | Semiconductor device having circuit board interposed between two conductor layers |
| EP4203019A1 (en) | 2021-12-23 | 2023-06-28 | Hitachi Energy Switzerland AG | Power module and method for manufacturing a power module |
| WO2023117345A1 (en) | 2021-12-23 | 2023-06-29 | Hitachi Energy Switzerland Ag | Power module and method for manufacturing a power module |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6165689B2 (ja) | 2017-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6165689B2 (ja) | パワー半導体モジュール | |
| JP4581885B2 (ja) | 半導体装置 | |
| US9386698B2 (en) | Module, module combined body and module production method | |
| JP5821949B2 (ja) | 半導体装置及びこれを備えたインバータ装置、並びにこれらを備えた車両用回転電機 | |
| US20180026545A1 (en) | Electric Power Conversion Device | |
| JP2018170520A (ja) | 電子部品搭載用放熱基板 | |
| JP6137421B2 (ja) | パワー半導体モジュール及びこれを用いた電動パワーステアリング装置 | |
| JP2009110981A (ja) | 半導体モジュール | |
| US20170367189A1 (en) | Circuit structure | |
| US10832994B2 (en) | Electronic module | |
| WO2019003718A1 (ja) | パワー半導体装置及びそれを用いた電力変換装置 | |
| JP6123722B2 (ja) | 半導体装置 | |
| JP4934567B2 (ja) | 電力変換装置 | |
| JP6255116B1 (ja) | 半導体装置 | |
| US10566879B2 (en) | Electronic device | |
| JP5544767B2 (ja) | 半導体装置 | |
| JP6133238B2 (ja) | 半導体装置 | |
| JP5278529B2 (ja) | 半導体モジュール | |
| JP5752883B2 (ja) | 電力変換装置 | |
| JP4745925B2 (ja) | 自動車用モータの制御用コネクタ一体型半導体モジュール | |
| JP2018067588A (ja) | 半導体モジュール、駆動装置、電動パワーステアリング装置、車両及び半導体モジュールの製造方法 | |
| JP2018160501A (ja) | 半導体装置 | |
| JP2018125424A (ja) | 半導体モジュールと、これを備えたコントロールユニット、電動パワーステアリングシステム | |
| JP2018067596A (ja) | 半導体モジュール、駆動装置、電動パワーステアリング装置、車両及び半導体モジュールの製造方法 | |
| JP2017038053A (ja) | 半導体モジュールと、これを備えた駆動装置、電動パワーステアリング装置および車両 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160608 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160608 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20170117 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20170124 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170127 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170207 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170410 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170410 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170523 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170621 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6165689 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |