JP2016036202A - 給電装置およびそのコントローラ、制御方法、それを用いた電子機器 - Google Patents

Abstract

【課題】プロセッサの異常を短時間で検出可能なＵＳＢ−ＰＤコントローラを提供する。【解決手段】ＵＳＢ−ＰＤコントローラ１２０は、ＵＳＢ（Universal Serial Bus）−ＰＤ（Power Delivery）規格に準拠した給電装置１０に搭載され、バスライン４を介して受電装置２０にバス電圧を供給する電源回路１１０を制御する。インタフェース回路１２２は、バスライン４を介して、受電装置２０との間で通信する。プロセッサ１２４は、インタフェース回路１２２を利用して受電装置２０との間でメッセージを送受信し、バス電圧ＶＢＵＳの電圧レベルを決定する。ウォッチドッグタイマ１２８は、プロセッサ１２４が、受電装置２０との間のｐｉｎｇメッセージの送受信に関するｐｉｎｇ関連命令を実行するたびにクリアされ、そのオーバーフロー周期がｐｉｎｇメッセージの周期より長く設定される。【選択図】図２

Description

本発明は、ＵＳＢ（Universal Serial Bus）給電装置に関する。

スマートホン、携帯電話、タブレットＰＣ（Personal Computer）、ノートＰＣ、ポータブルオーディオプレイヤをはじめとする電池駆動デバイスは、充電可能な二次電池とともに、それを充電するための充電回路を内蔵する。充電回路には、ＵＳＢ（Universal Serial Bus）ホストアダプタからＵＳＢケーブルを介して供給された直流バス電圧にもとづいて二次電池を充電するものが存在する。

現在、モバイル機器に搭載される充電回路は、USB Battery Charging Specificationと呼ばれる規格（以下、ＢＣ規格という）に準拠したものとなっている。ホストアダプタには、いくつかの種類が存在する。ＢＣ revision 1.2規格においては、チャージャの種類として、ＳＤＰ（Standard Downstream Port）、ＤＣＰ（Dedicated Charging Port）、ＣＤＰ（Charging Downstream Port）が定義されている。そしてホストアダプタが供給できる電流（電流容量）は、チャージャの種類に応じて規定されている。具体的には、ＤＣＰ、ＣＤＰでは１５００ｍＡ、ＳＤＰでは、ＵＳＢのバージョンに応じて１００ｍＡ、５００ｍＡ、９００ｍＡのように規定されている。

ＵＳＢを利用した次世代の二次電池充電の方式、システムとして、USB Power Deliveryと呼ばれる規格（以下、ＰＤ規格という）が策定されている。ＰＤ規格では、供給可能な電力がＢＣ規格の７．５Ｗから、最大１００Ｗまで大幅に増大する。具体的にはＰＤ規格では、ＵＳＢバス電圧として、５Ｖより高い電圧（具体的には、１２Ｖ、２０Ｖ）の供給が許容されており、充電電流も、ＢＣ規格よりも大きな量（具体的には、２Ａ，３Ａ、５Ａ）の供給が許容される。

特開２０１３−１９８２６２号公報 特開２００６−６０９７７号公報 特開２００６−３０４５００号公報

ＵＳＢ−ＰＤ規格に準拠した給電装置には、バス電圧を生成する電源回路に加えて、受電装置のとの間で、バスラインを介して通信するＵＳＢ−ＰＤコントローラが搭載される。ＵＳＢ−ＰＤコントローラは、受電装置との間で通信を行い、バス電圧の電圧レベルをネゴシエーションし電源回路を制御する。こうしたＵＳＢ−ＰＤコントローラの制御シーケンスは、プログラムを実行するプロセッサにより管理される。

プロセッサの暴走を監視し、異常発生時にシステムをリセットするために、ウォッチドッグタイマ（ＷＤＴ）が使用される。プロセッサが実行するプログラムは、所定のリセット周期、たとえば数秒ごとに１回、ウォッチドッグタイマをリセットするように記述される。ウォッチドッグタイマのオーバーフロー周期は、リセット周期より長く定められている。

プロセッサが正常動作する期間は、所定のリセット周期毎にウォッチドッグタイマがオーバーフローする前にリセットされることとなる。一方、プロセッサに何らかの異常が発生して暴走すると、ウォッチドッグタイマがリセットされず、オーバーフローし、異常が検出される。

プロセッサが暴走してからウォッチドッグタイマが異常検出するまでの数秒間は、システムは制御不能となる。給電装置においてシステムが制御不能となると、受電装置の耐圧を超えるような高電圧が数秒にわたり出力され続ける可能性があり、受電装置あるいは給電装置自身の信頼性に悪影響を及ぼす恐れがある。

本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、プロセッサの異常を短時間で検出可能なＵＳＢ−ＰＤコントローラの提供にある。

本発明のある態様は、ＵＳＢ（Universal Serial Bus）−ＰＤ（Power Delivery）規格に準拠した給電装置に搭載され、バスラインを介して受電装置にバス電圧を供給する電源回路を制御するコントローラに関する。コントローラは、バスラインを介して、受電装置との間で通信するインタフェース回路と、インタフェース回路を利用して受電装置との間でメッセージの送受信を行い、バス電圧の電圧レベルを決定し、決定した電圧レベルを電源回路に設定するプロセッサと、プロセッサが、受電装置との間のｐｉｎｇメッセージの送受信に関するｐｉｎｇ関連命令を実行するたびにクリアされ、そのオーバーフロー周期がｐｉｎｇメッセージの周期より長く設定されたウォッチドッグタイマと、を備える。

ＵＳＢ−ＰＤ規格では、４０ｍｓごとに、接続先の受電装置の存在を確認するために、給電装置がｐｉｎｇメッセージを発生する。このｐｉｎｇメッセージの送信には、プロセッサによるソフトウェア処理が介在するため、このソフトウェア処理と同時に、ウォッチドッグタイマをリセットすることにより、短時間でプロセッサの異常を検出できる。これにより、長時間にわたり高電圧や大電流が出力され続けるのを防止でき、システムの信頼性を高めることができる。

なお、本明細書における「ＵＳＢ−ＰＤ規格」とは、現在策定中のそれに限られず、将来において改変された規格、あるいはそれから派生して策定される次世代規格等も含む。

プロセッサは、ｐｉｎｇメッセージの送信をインタフェース回路に対して指示するたびに、ウォッチドッグタイマにクリア命令を送信するよう構成されてもよい。
この場合、プロセッサが実行するプログラム中に、ｐｉｎｇメッセージの送信に関するｐｉｎｇ関連命令と付随して、クリア命令を送信するステートメントを追加すればよいため、ハードウェア資源の増大を抑制できる。

ウォッチドッグタイマは、カウンタと、カウンタのカウント値を所定のしきい値と比較する判定部と、プロセッサが発生するクリア命令を受け、クリア命令を受けるとカウンタをリセットするクリア制御回路と、を含んでもよい。

プロセッサが実行するプログラムは、ｐｉｎｇメッセージの送信をインタフェース回路に対して指示する第１ステートメントと、ウォッチドッグタイマに対してクリア命令を発生する第２ステートメントと、を隣接して含んでもよい。

ウォッチドッグタイマは、プロセッサからインタフェース回路に送信されるｐｉｎｇメッセージの送信指示に関する制御データを監視し、制御データが所定の条件を満たすときにクリアされてもよい。
この場合、プロセッサの処理は従来と同様でよいため、ソフトウェア負荷の増大を抑制できる。

ウォッチドッグタイマは、カウンタと、カウンタのカウント値を所定のしきい値と比較する判定部と、プロセッサがインタフェース回路に対して送信する制御データを監視し、制御データが所定の条件を満たすときに、カウンタをリセットするクリア制御回路と、を含んでもよい。

受電装置がＵＳＢ−ＰＤ規格に準拠していないとき、プロセッサは、所定の周期ごとにウォッチドッグタイマにクリア命令を送信するよう構成されてもよい。

コントローラは、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
回路を１つのＩＣとして集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

本発明の別の態様は、給電装置に関する。給電装置は、第１電圧レベルを有する第１バス電圧と、第１電圧レベルよりも高い第２電圧レベルを有する第２バス電圧と、を出力可能に構成された電源回路と、第１バス電圧の経路上に設けられた第１スイッチと、第２バス電圧の経路上に設けられた第２スイッチと、電源回路、第１スイッチおよび第２スイッチを制御する上述のいずれかに記載のコントローラと、を備えてもよい。

本発明の別の態様は、電子機器に関する。電子機器は上述の給電装置を備えてもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、プロセッサの異常を短時間で検出できる。

実施の形態に係る給電装置を備える給電システムを示すブロック図である。 第１の実施の形態に係る給電装置のブロック図である。 ウォッチドッグタイマの構成例を示すブロック図である。 プロセッサが実行するプログラムの一部を示す図である。 図５（ａ）、（ｂ）は、図２の給電装置の動作波形図である。 第２の実施の形態に係る給電装置のブロック図である。 実施の形態に係る給電装置を備える電子機器を示す図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係る給電装置１０を備える給電システム１を示すブロック図である。給電システム１は、給電装置１０および受電装置２０を備える。
給電装置１０および受電装置２０はそれぞれＵＳＢ−ＰＤ規格に準拠している。受電装置２０はたとえば携帯電話端末、タブレット端末、ノート型ＰＣ（Personal Computer）、デジタルカメラ、デジタルビデオカメラなどの電池駆動型の情報端末機器に搭載される。

受電装置２０は、ＵＳＢポート２０２、充電回路２１０、ＵＳＢ−ＰＤコントローラ２１２、二次電池２１４、システム電源２１６、マイコン２１８、ＵＳＢトランシーバ２２０、を備える。

二次電池２１４は、リチウムイオン電池やニッケル水素電池などの二次電池であり電池電圧Ｖ_ＢＡＴを出力する。二次電池２１４のセル数は、受電装置２０の種類に応じてさまざまである。電池電圧Ｖ_ＢＡＴは１セルの場合、略４．５Ｖ程度であり、２セルの場合、略９Ｖである。したがって給電装置１０は、１セルの二次電池２１４を内蔵する受電装置２０が接続される場合、５Ｖのバス電圧Ｖ_ＢＵＳを供給すれば足りるが、２セル以上の二次電池２１４を内蔵する受電装置２０に対しては、１２Ｖあるいは２０Ｖのバス電圧Ｖ_ＢＵＳを供給する必要がある。

受電装置２０のＵＳＢポート２０２には、ＵＳＢケーブル２を介してＵＳＢ（Universal Serial Bus）ホストアダプタである給電装置１０が着脱可能となっている。

より具体的には、ＵＳＢポート２０２のＶＢＵＳ端子には、バスライン４を介して、給電装置１００からの直流電圧（バス電圧、バスパワーともいう）Ｖ_ＢＵＳが供給される。ＤＰ端子、ＤＭ端子は、ＵＳＢケーブルのデータ線Ｄ＋、Ｄ−と接続される。ＩＤ端子は本実施の形態では使用されない。ＧＮＤ端子は、ＧＮＤラインと接続される。

充電回路２１０は、バス電圧Ｖ_ＢＵＳを受け、二次電池２１４を充電する。ＰＤ規格では、給電装置１０と受電装置２０の間で通信プロトコルが定められており、バスライン４を介して情報の伝達が可能となっている。この通信は、変調信号Ｓ１をバスライン４のバス電圧Ｖ_ＢＵＳに重畳させる形で行われる。ＵＳＢ−ＰＤコントローラ２１２は、バスライン４を介して給電装置１０と通信するための通信部を含む。

マイコン２１８は、受電装置２０全体を制御するホストプロセッサである。無線通信端末の場合、ベースバンドプロセッサやアプリケーションプロセッサがマイコン２１８に相当する。

システム電源２１６は、電池電圧Ｖ_ＢＡＴを昇圧または降圧し、受電装置２０の各ブロックに対する複数の電源電圧を生成する。マイコン２１８には、システム電源２１６により生成される電源電圧Ｖ_ＤＤが供給される。

ＵＳＢトランシーバ２２０は、給電装置１０との間で、データ線Ｄ＋、Ｄ−を介してデータの送受信を行う。

以上が受電装置２０の構成の概要である。続いて、受電装置２０に対してバス電圧Ｖ_ＢＵＳを供給する給電装置１０について説明する。

給電装置１０は、ＵＳＢポート１０２、電源回路１１０およびＵＳＢ−ＰＤコントローラ１２０を備える。ＵＳＢポート１０２には、ＵＳＢケーブル２が接続される。電源回路１１０は、可変電圧源であり、５Ｖ、あるいは１２〜２０Ｖのバス電圧Ｖ_ＢＵＳを生成し、バスライン４を介して受電装置２０に供給する。

ＵＳＢ−ＰＤコントローラ１２０は、電源回路１１０を制御する。具体的には、ＵＳＢ−ＰＤコントローラ１２０は、バスライン４を介して、バス電圧Ｖ_ＢＵＳに重畳された変調信号Ｓ１を利用して、受電装置２０のＵＳＢ−ＰＤコントローラ２１２と通信を行い、受電装置２０に対して供給すべきバス電圧Ｖ_ＢＵＳの電圧レベルをネゴシエーションする。また給電装置１０が供給可能な電流をＵＳＢ−ＰＤコントローラ２１２に通知し、ＵＳＢ−ＰＤコントローラ２１２は充電回路２１０の充電電流を決定する。

以上が給電システム１の概要である。続いて実施の形態に係る給電装置１０について詳細に説明する。

図２は、第１の実施の形態に係る給電装置１０のブロック図である。給電装置１０は、電源回路１１０、ＵＳＢ−ＰＤコントローラ１２０に加えて、フィルタ１０４、カップリングキャパシタ１０６を備える。

電源回路１１０は、ＤＣ電源１１２、第１スイッチＳＷ１、第２スイッチＳＷ２を含む。電源回路１１０は、第１電圧レベル（たとえば５Ｖ）を有する第１バス電圧Ｖ_ＢＵＳ１と、第１電圧レベルよりも高い第２電圧レベル（たとえば１２〜２０Ｖ）Ｖ_ＢＵＳ２を有する第２バス電圧と、を出力可能に構成される。第１スイッチＳＷ１は、第１バス電圧Ｖ_ＢＵＳ１の経路上に設けられ、第２スイッチＳＷ２は、第２バス電圧Ｖ_ＢＵＳ２の経路上に設けられる。第１スイッチＳＷ１がオンの状態では、バスライン４に第１バス電圧Ｖ_ＢＵＳ１が出力され、第２スイッチＳＷ２がオンの状態では、バスライン４に第２バス電圧Ｖ_ＢＵＳ２が出力される。電源回路１１０は、リニアレギュレータ、チャージポンプ回路、ＤＣ／ＤＣコンバータなどで構成することができ、それらの構成は特に限定されない。

電源回路１１０とバスライン４の間には、ＬＣフィルタ１０４が設けられる。フィルタ１０４は、バスライン４を介した通信に使用される変調信号Ｓ１が、ノイズとして電源回路１１０に混入するのを防止する。フィルタ１０４は、バスライン４と接地の間に設けられたキャパシタＣ１１と、バスライン４と直列に設けられたインダクタＬ１１と、を含む。

ＵＳＢ−ＰＤコントローラ１２０は、バスライン４を介したネゴシエーションにもとづき、電源回路１１０の第１スイッチＳＷ１、第２スイッチＳＷ２のオン、オフ状態およびＤＣ電源１１２の出力電圧を制御する。

ＵＳＢ−ＰＤコントローラ１２０は、インタフェース回路１２２、プロセッサ（ＣＰＵ）１２４、メモリ１２６、ウォッチドッグタイマ１２８、電源制御部１３０、内部バス１３２、リセット回路１３４を備え、ひとつの半導体基板に一体集積化された機能ＩＣ（Integrated Circuit）である。

ＵＳＢ−ＰＤコントローラ１２０は、通信（ＣＯＭ）端子、スイッチ出力（ＳＷＯＵＴ１）端子、ＳＷＯＵＴ２端子、制御（ＣＮＴ）端子を備える。ＣＯＭ端子は、カップリングキャパシタ１０６を介してバスライン４と接続され、変調信号Ｓ１が入出力可能となっている。ＳＷＯＵＴ１，ＳＷＯＵＴ２端子は、第１スイッチＳＷ１、第２スイッチＳＷ２それぞれのゲートと接続される。ＣＮＴ端子は、ＤＣ電源１１２と接続される。

インタフェース回路１２２は、バスライン４を介して受電装置２０との間で変調信号Ｓ１を送受信し、通信を行う。インタフェース回路１２２が受電装置２０から受信したデータは、内部バス１３２を介してプロセッサ１２４に入力可能である。またインタフェース回路１２２は、またプロセッサ１２４が出力したデータを内部バス１３２を介して受け、そのデータを変調して、変調信号Ｓ１として受電装置２０に出力する。

メモリ１２６には、プロセッサ１２４が実行すべき処理を記述したプログラムが格納されており、プロセッサ１２４はこのプログラムにしたがってさまざまな処理を実行する。具体的には、プロセッサ１２４は、インタフェース回路１２２を利用して受電装置２０との間でメッセージの送受信を行い、またウォッチドッグタイマ１２８、電源制御部１３０、インタフェース回路１２２等を制御可能に構成される。

プロセッサ１２４は、受電装置２０とのメッセージを用いたネゴシエーションにより、バス電圧Ｖ_ＢＵＳの電圧レベルを決定する。そして、決定した電圧レベルを電源回路１１０に設定する。電源制御部１３０は、プロセッサ１２４が決定した電圧レベルに関するデータを内部バス１３２を介して受け、そのデータにもとづいて第１スイッチＳＷ１、第２スイッチＳＷ２のオン、オフを切りかえるとともに、ＤＣ電源１１２の出力電圧を設定する。

またプロセッサ１２４は、受電装置２０の接続の有無を確認するために、所定の周期Ｔ_ｐｉｎｇ（４０ｍｓ）ごとにインタフェース回路１２２にｐｉｎｇメッセージを送信させる。

ウォッチドッグタイマ１２８は、プロセッサ１２４が、受電装置２０との間のｐｉｎｇメッセージの送受信に関するｐｉｎｇ関連命令（ステートメント）を実行するたびにクリアされる。ウォッチドッグタイマ１２８のオーバーフロー周期Ｔ_ＯＦは、ｐｉｎｇメッセージの周期Ｔ_ｐｉｎｇより長く設定される。たとえばオーバーフロー周期Ｔ_ＯＦは、５０ｍｓ程度が好適である。ウォッチドッグタイマ１２８は、クリアされることなくオーバーフロー周期Ｔ_ＯＦが経過すると、リセット信号Ｓ４をアサート（たとえばハイレベル）する。

リセット回路１３４は、リセット信号Ｓ４がアサートされると、または、外部からのリセット信号Ｓ６がアサートされると、プロセッサ１２４をリセットし、給電装置１０を再起動させる。

本実施の形態において、プロセッサ１２４は、ｐｉｎｇメッセージの送信をインタフェース回路１２２に指示をするたびに、ウォッチドッグタイマ１２８にクリア命令Ｓ３を送信するよう構成される。

図３は、ウォッチドッグタイマ１２８の構成例を示すブロック図である。ウォッチドッグタイマ１２８は、クリア制御回路１４０、カウンタ１４２、判定部１４４を含む。クリア制御回路１４０は、プロセッサ１２４が書き込み可能なレジスタ１４１を含む。プロセッサ１２４は、そのレジスタ１４１に所定値を書き込むことでクリアフラグを立て、クリア命令Ｓ３を送信する。

カウンタ１４２は、クロックＣＫと同期してカウントアップする。クリア制御回路１４０は、レジスタ１４１の値を監視し、クリア命令Ｓ３を受けると、クリア信号Ｓ５をアサートしてカウンタ１４２のカウント値ＣＮＴをリセットする。判定部１４４は、カウンタ１４２のカウント値ＣＮＴを、オーバーフロー周期Ｔ_ＯＦに相当するしきい値ＯＦと比較し、カウント値ＣＮＴがしきい値ＯＦに達すると、リセット信号Ｓ４をアサートする。

図４は、プロセッサ１２４が実行するプログラムの一部を示す図である。
第１ステートメントｓｔ＿１は、ｐｉｎｇ関連命令であり、プロセッサ１２４はこのステートメントを読み出すと、インタフェース回路１２２がアクセス可能なレジスタに、所定の制御データＳ２を書き込むことにより、ｐｉｎｇメッセージの送信を指示する。インタフェース回路１２２は、レジスタに書き込まれた制御データＳ２をデコードし、バスライン４を介して受電装置２０にｐｉｎｇメッセージを出力する。続いてプロセッサ１２４は、第２ステートメントｓｔ＿２を読み出すと、ウォッチドッグタイマ１２８にクリア命令Ｓ３を送信する。

以上が給電装置１００の構成である。続いてその動作を説明する。

図５（ａ）、（ｂ）は、図２の給電装置１００の動作波形図である。図５（ａ）は正常時の、図５（ｂ）は異常時の動作を示す。縦軸はウォッチドッグタイマ１２８のカウンタ１４２のカウント値ＣＮＴを示す。図５（ａ）に示すように、プロセッサ１２４が正常に動作している間は、Ｔ_ｐｉｎｇ＝４０ｍｓごとにカウンタ１４２がリセットされるため、カウンタ１４２のカウント値ＣＮＴはＴ_ＯＦ＝５０ｍｓに相当するしきい値には到達せず、リセット信号Ｓ４はローレベル（ネゲート）されている。

図５（ａ）に示すように、プロセッサ１２４が正常に動作している間は、Ｔ_ｐｉｎｇ＝４０ｍｓごとにカウンタ１４２がリセットされるため、カウンタ１４２のカウント値は５０ｍｓのしきい値には到達せず、リセット信号Ｓ４はローレベル（ネゲート）されている。

図５（ｂ）に示すように、プロセッサ１２４が暴走すると、ｐｉｎｇ周期Ｔ_ｐｉｎｇでｐｉｎｇ関連命令（図４のｓｔ＿１、ｓｔ＿２）が実行されず、ウォッチドッグタイマ１２８にクリア命令Ｓ３が送信されなくなる。その結果、カウント値ＣＮＴがしきい値ＯＦに到達し、リセット信号Ｓ４がアサート（ハイレベル）される。

以上が給電装置１０の動作である。
この給電装置１０では、ＵＳＢ−ＰＤ規格において４０ｍｓごとに生成されるｐｉｎｇメッセージに着目した。このｐｉｎｇメッセージの送信には、プロセッサ１２４によるソフトウェア処理が介在するため、このソフトウェア処理（図３のステートメントｓｔ＿１）と同時に、ウォッチドッグタイマ１２８をリセットすることにより、短時間でプロセッサの異常を検出できる。これにより、従来のように数秒もの長時間にわたり高電圧や大電流が出力され続けるのを防止でき、システムの信頼性を高めることができる。

従来のアーキテクチャでは、プロセッサ１２４は、数秒のクリア周期ごとにウォッチドッグタイマ１２８をクリアするとともに、４０ｍｓのｐｉｎｇ周期Ｔ_ｐｉｎｇごとにｐｉｎｇメッセージを発生することとなる。つまり、プログラム上で、数秒のクリア周期と、４０ｍｓのｐｉｎｇ周期の両方を管理する必要があった。これに対して、本実施の形態では、ｐｉｎｇ周期Ｔ_ｐｉｎｇのみを管理すればよいため、制御を簡素化できる。

また、従来のアーキテクチャでも、クリア周期を短くすることで、理論的には、短時間でプロセッサ１２４の暴走を検出できる。しかしながらこの場合、プロセッサ１２４は、短いクリア周期の管理と、それとは別の短いｐｉｎｇ周期Ｔ_ｐｉｎｇの管理を同時並列的に行う必要が生ずることとなり、消費電力が増大するという別の問題が生ずる。これに対して実施の形態に係る給電装置１０では、ｐｉｎｇ周期Ｔ_ｐｉｎｇのみを管理すればよいため、消費電力の増大の問題は生じない。

また本実施の形態では、プロセッサ１２４が、ｐｉｎｇメッセージの送信をインタフェース回路１２２に対して指示するたびに、ウォッチドッグタイマ１２８にクリア命令Ｓ３を送信するよう構成した。これは、プロセッサ１２４が実行するプログラム中に、ｐｉｎｇメッセージの送信に関するｐｉｎｇ関連命令ｓｔ＿１と付随して、クリア命令Ｓ３を送信するステートメントｓｔ＿２を追加することで実現できるため、ハードウェア資源の増大はほとんどないと言える。

（第２の実施の形態）
第１の実施の形態では、プロセッサ１２４が、ウォッチドッグタイマ１２８に対してクリア命令Ｓ３を送信することとした。これは、図４に示すように、プログラム中にクリア命令Ｓ３を生成するステートメントｓｔ＿２が追加されることを意味するため、処理サイクル数が増大していることとなる。給電装置１０のアプリケーションによっては、処理サイクル数の増大が好ましくないこともある。第２の実施の形態では、プロセッサ１２４が実行するプログラムの処理サイクル数を増加させずに、ウォッチドッグタイマ１２８をリセットするアーキテクチャが採用される。

図６は、第２の実施の形態に係る給電装置１０ａのブロック図である。図６では、図２と重複する部分は省略されている。

ウォッチドッグタイマ１２８ａは、プロセッサ１２４からインタフェース回路１２２に送信される、ｐｉｎｇメッセージの送信指示に関する制御データＳ２を監視し、制御データＳ２が所定の条件を満たすときに、クリアされるよう構成される。

インタフェース回路１２２は、レジスタ１５０、デコーダ１５２、変調器１５４を含む。プロセッサ１２４は、レジスタ１５０に制御データＳ２を書き込むことにより、ｐｉｎｇメッセージの送信を指示する。デコーダ１５２は、レジスタ１５０に書き込まれた制御データＳ２をデコードし、変調器１５４にｐｉｎｇメッセージに応じた変調信号Ｓ１を発生させる。

ウォッチドッグタイマ１２８ａは、カウンタ１４２、判定部１４４、クリア制御回路１４０ａを含む。カウンタ１４２、判定部１４４は、図３のそれと同様である。クリア制御回路１４０ａは、インタフェース回路１２２に入力された制御データＳ２が所定の条件を満たすとき、言い換えればｐｉｎｇメッセージの送信が、インタフェース回路１２２に対して指示されたときに、クリア信号Ｓ５をアサートし、カウンタ１４２をリセットする。たとえばクリア制御回路１４０ａは、インタフェース回路１２２のレジスタ１５０を監視し、レジスタ１５０に対して所定の順序で所定の制御データＳ２が書き込まれたときに、クリア信号Ｓ５をアサートしてもよい。

以上が第２の実施の形態に係る給電装置１０ａの構成である。
この給電装置１０ａによれば、第１の実施の形態と同様に、短時間でプロセッサ１２４の異常を検出できる。

それに加えて、インタフェース回路１２２に対する制御データＳ２の送信が、ウォッチドッグタイマ１２８ａに対するクリア命令を兼ねている。すなわち、図４におけるプログラム中の、ウォッチドッグタイマ１２８のクリアのためのステートメントｓｔ＿２が不要となるため、プロセッサ１２４が実行すべきサイクル数を減少させることができる。これにより、メモリ１２６の容量を減らすことができ、あるいはプロセッサ１２４の消費電力を低減できる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１変形例）
給電装置１０は、ｐｉｎｇメッセージの他に、ＧｏｏｄＣＲＣメッセージ、Ａｃｃｅｐｔメッセージ、ＰＳ＿ＲＤＹメッセージなどのメッセージを送信する。これらのメッセージを送信する間は、ｐｉｎｇメッセージの送信は行わないため、一時的にｐｉｎｇメッセージの送信間隔が長くなる。このときの送信間隔が、オーバーフロー周期Ｔ_ＯＦより長いと、プロセッサ１２４が異常と誤検出されるおそれがある。そこでプロセッサ１２４は、ｐｉｎｇメッセージに加えて、その他のメッセージを含むすべてのメッセージの送受信に関する関連命令を実行するたびに、ウォッチドッグタイマ１２８をクリアしてもよい。

（第２変形例）
給電装置１０に対して、ＵＳＢ−ＰＤ規格に準拠していない受電装置２０が接続されると、プロセッサ１２４がｐｉｎｇメッセージを発信しないことも想定される。そこで、プロセッサ１２４は、受電装置２０がＵＳＢ−ＰＤ規格に準拠していないと判定すると、所定のクリア周期Ｔ_ＣＬＲごとに、ウォッチドッグタイマ１２８にクリア命令Ｓ３を送信してもよい。この場合のクリア周期Ｔ_ＣＬＲは、ｐｉｎｇ周期Ｔ_ｐｉｎｇと同じ４０ｍｓであってもよい。

（用途）
最後に、給電装置１０の用途を説明する。図７は、実施の形態に係る給電装置１０を備える電子機器５００を示す図である。電子機器５００はたとえばテレビ、ディスプレイ装置、デスクトップＰＣ（Personal Computer）、ラップトップＰＣなどである。電子機器５００は、その筐体の内部に給電装置１０を内蔵する。給電装置１０は、ＵＳＢケーブル２を介して、受電装置２０を内蔵する電子機器６００と接続される。電子機器６００は、デジタルカメラやタブレットＰＣ、スマートホン、ラップトップＰＣなどである。

実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１…給電システム、２…ＵＳＢケーブル、４…バスライン、１０…給電装置、１０２…ＵＳＢポート、１０４…フィルタ、１０６…カップリングキャパシタ、１１０…電源回路、１１２…ＤＣ電源、ＳＷ１…第１スイッチ、ＳＷ２…第２スイッチ、１２０…ＵＳＢ−ＰＤコントローラ、１２２…インタフェース回路、１２４…プロセッサ、１２６…メモリ、１２８…ウォッチドッグタイマ、１３０…電源制御部、１３２…内部バス、１３４…リセット回路、１４０…クリア制御回路、１４１…レジスタ、１４２…カウンタ、１４４…判定部、１５０…レジスタ、１５２…デコーダ、１５４…変調器、２０…受電装置、２０２…ＵＳＢポート、２１０…充電回路、２１２…ＵＳＢ−ＰＤコントローラ、２１４…二次電池、２１８…マイコン、２１６…システム電源、２２０…ＵＳＢトランシーバ、Ｓ１…変調信号、Ｓ２…制御データ、Ｓ３…クリア命令、Ｓ４…リセット信号、５００，６００…電子機器。

Claims (14)

1. ＵＳＢ（Universal Serial Bus）−ＰＤ（Power Delivery）規格に準拠した給電装置に搭載され、バスラインを介して受電装置にバス電圧を供給する電源回路を制御するコントローラであって、
   前記バスラインを介して、前記受電装置との間で通信するインタフェース回路と、
   前記インタフェース回路を利用して前記受電装置との間でメッセージを送受信し、前記バス電圧の電圧レベルを決定し、決定した電圧レベルを前記電源回路に設定するプロセッサと、
   前記プロセッサが、前記受電装置との間のｐｉｎｇメッセージの送受信に関するｐｉｎｇ関連命令を実行するたびにクリアされ、そのオーバーフロー周期が前記ｐｉｎｇメッセージの周期より長く設定されたウォッチドッグタイマと、
   を備えることを特徴とするコントローラ。
2. 前記プロセッサは、ｐｉｎｇメッセージの送信を前記インタフェース回路に対して指示するたびに、前記ウォッチドッグタイマにクリア命令を送信するよう構成されることを特徴とする請求項１に記載のコントローラ。
3. 前記ウォッチドッグタイマは、
   カウンタと、
   前記カウンタのカウント値を所定のしきい値と比較する判定部と、
   前記プロセッサが発生する前記クリア命令を受け、前記クリア命令を受けると前記カウンタをリセットするクリア制御回路と、
   を含むことを特徴とする請求項２に記載のコントローラ。
4. 前記プロセッサが実行するプログラムは、
   前記ｐｉｎｇメッセージの送信を前記インタフェース回路に対して指示する第１ステートメントと、
   前記ウォッチドッグタイマに対してクリア命令を発生する第２ステートメントと、
   を隣接して含むことを特徴とする請求項２または３に記載のコントローラ。
5. 前記ウォッチドッグタイマは、前記プロセッサから前記インタフェース回路に送信される、ｐｉｎｇメッセージの送信指示に関する制御データを監視し、前記制御データが所定の条件を満たすときにクリアされることを特徴とする請求項１に記載のコントローラ。
6. 前記ウォッチドッグタイマは、
   カウンタと、
   前記カウンタのカウント値を所定のしきい値と比較する判定部と、
   前記プロセッサが前記インタフェース回路に対して送信する前記制御データを監視し、前記制御データが所定の条件を満たすときに、前記カウンタをリセットするクリア制御回路と、
   を含むことを特徴とする請求項５に記載のコントローラ。
7. 前記受電装置がＵＳＢ−ＰＤ規格に準拠していないとき、前記プロセッサは、所定の周期ごとに前記ウォッチドッグタイマにクリア命令を送信するよう構成されることを特徴とする請求項１から６のいずれかに記載のコントローラ。
8. ひとつの半導体基板に一体集積化されたことを特徴とする請求項１から７のいずれかに記載のコントローラ。
9. 第１電圧レベルを有する第１バス電圧と、前記第１電圧レベルよりも高い第２電圧レベルを有する第２バス電圧と、を出力可能に構成された電源回路と、
   前記電源回路を制御する請求項１から８のいずれかに記載のコントローラと、
   を備えることを特徴とする給電装置。
10. 前記第１バス電圧の経路上に設けられた第１スイッチと、
    前記第２バス電圧の経路上に設けられた第２スイッチと、
    をさらに備え、
    前記コントローラは、前記電源回路に加えて、前記第１スイッチおよび前記第２スイッチを制御することを特徴とする請求項９に記載の給電装置。
11. 請求項９または１０に記載の給電装置を備えることを特徴とする電子機器。
12. ＵＳＢ（Universal Serial Bus）−ＰＤ（Power Delivery）規格に準拠した給電装置の制御方法であって、
    ウォッチドッグタイマのオーバーフロー周期を、受電装置に対するｐｉｎｇメッセージの送信周期より長く設定するステップと、
    プロセッサが、前記受電装置との間でメッセージを送受信し、前記受電装置に供給すべきバス電圧の電圧レベルを決定し、決定した電圧レベルを電源回路に設定するステップと、
    前記プロセッサが、前記受電装置との間のｐｉｎｇメッセージの送受信に関するｐｉｎｇ関連命令を実行するたびに前記ウォッチドッグタイマをクリアするステップと、
    を備えることを特徴とする制御方法。
13. 前記ウォッチドッグタイマは、前記プロセッサが発生するクリア命令にもとづいてクリアされることを特徴とする請求項１２に記載の制御方法。
14. 前記ウォッチドッグタイマが前記プロセッサから前記インタフェース回路に送信される、ｐｉｎｇメッセージの送信指示に関する制御データを監視するステップをさらに備え、
    前記ウォッチドッグタイマは、前記制御データが所定の条件を満たすときにクリアされることを特徴とする請求項１２に記載の制御方法。

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