JP2015524169A - 集積回路における双方向ｅｓｄ保護のための装置及び方法 - Google Patents
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Abstract
集積回路が双方向ＥＳＤ保護デバイス（４００）を含み、双方向ＥＳＤ保護デバイス（４００）は、複数の並列スイッチレッグ（４０２）を有する。各スイッチレッグは、背中合わせ構成で第１の電流スイッチ（４０４）と第２の電流スイッチ（４０６）とを含む。各第１の電流スイッチの第１の電流供給ノード（４０８）が第１の端子に結合される。各第２の電流スイッチの第２の電流供給ノード（４１４）が第２の端子に結合される。各第１の電流スイッチの第１の電流収集ノード（４１０）が、対応する第２の電流スイッチの第２の電流収集ノード（４１６）に結合される。各第１の電流スイッチにおける第１の電流収集ノードは、いずれの他の第１の電流収集ノードにも結合されず、同様に、各第２の電流スイッチにおける第２の電流収集ノードは、いずれの他の第２の電流収集ノードにも結合されない。
Description
本願は集積回路に関し、より具体的には静電気放電（ＥＳＤ）保護を含む集積回路に関する。
集積回路における静電気放電（ＥＳＤ）保護デバイスは、正電圧及び負電圧の両イベントから提供し得る。ＥＳＤ保護デバイスにとって、ＥＳＤイベントにおいて大電流を短絡できること、及び持続的なＥＳＤイベントにおいて電流密集なしに保護を提供できることも、望ましい場合がある。ＥＳＤ保護デバイスの望ましいサイズを維持しながら、これらの機能を提供することは問題となり得る。
集積回路が、複数の並列スイッチレッグ（switch leg）を有する双方向ＥＳＤ保護デバイスを含む。各スイッチレッグは、背中合わせ構成で第２の電流スイッチと直列に結合された第１の電流スイッチを含む。第１の電流スイッチは、第１の極性ＥＳＤイベントにおいて第２の電流スイッチに対して安定器機能を提供し、第２の電流スイッチは、第２の、反対の極性ＥＳＤイベントにおいて第１の電流スイッチに対して安定器機能を提供する。第１の電流スイッチの各インスタンスの第１の電流供給ノードが、ＥＳＤ保護デバイスの第１の端子に結合される。第２の電流スイッチの各インスタンスの第２の電流供給ノードが、ＥＳＤ保護デバイスの第２の端子に結合される。第１の電流スイッチの各インスタンスの第１の電流収集ノードが、第２の電流スイッチの各対応インスタンスの第２の電流収集ノードに結合される。第１の電流スイッチの各インスタンスの第１の電流収集ノードには、第１の電流スイッチの他のインスタンスの第１の電流収集ノードへのいかなる電気的結合もなく、同様に、第２の電流スイッチの各インスタンスの第２の電流収集ノードには、第２の電流スイッチの他のインスタンスの第２の電流収集ノードへのいかなる電気的結合もない。
集積回路が、並列の複数のスイッチレッグを有する双方向ＥＳＤ保護デバイスを含む。各スイッチレッグは、背中合わせ構成で第２の電流スイッチと直列に結合された第１の電流スイッチを含む。第１の電流スイッチは、第１の極性ＥＳＤイベントにおいて第２の電流スイッチに対して安定器機能を提供し、第２の電流スイッチは、第２の、反対の極性ＥＳＤイベントにおいて第１の電流スイッチに対して安定器機能を提供する。第１の電流スイッチの各インスタンスの第１の電流供給ノードが、ＥＳＤ保護デバイスの第１の端子に結合される。第２の電流スイッチの各インスタンスの第２の電流供給ノードが、ＥＳＤ保護デバイスの第２の端子に結合される。第１の電流スイッチの各インスタンスの第１の電流収集ノードが、第２の電流スイッチの各対応インスタンスの第２の電流収集ノードに結合される。第１の電流スイッチの各インスタンスの第１の電流収集ノードには、第１の電流スイッチの他のインスタンスの第１の電流収集ノードへのいかなる電気的結合もなく、同様に、第２の電流スイッチの各インスタンスの第２の電流収集ノードには、第２の電流スイッチの他のインスタンスの第２の電流収集ノードへのいかなる電気的結合もない。
第１の電流スイッチ及び／又は第２の電流スイッチは、例えば、シリコン制御整流器（ＳＣＲ）、金属酸化物半導体（ＭＯＳ）トランジスタ、及び／又はバイポーラトランジスタのインスタンスであり得る。第１の電流スイッチは、各スイッチレッグにおける別々のトリガ構成要素によって個別にトリガされ得るか、又は、各第１の電流スイッチに接続された共通のトリガ構成要素によってトリガされ得る。同様に、第２の電流スイッチは、各スイッチレッグにおける別々のトリガ構成要素によって、又は共通のトリガ構成要素によってトリガされ得る。第２の電流スイッチは、第２の端子に対して第１の端子の電位が３０ボルト上回って上昇するときトリガするように構成され得る。同様に、第１の電流スイッチは、第２の端子に対して第１の端子の電位が３０ボルト下回って下降するときトリガするように構成され得る。第１の電流スイッチ及び第２の電流スイッチは、互いに５ボルト以内の電圧振幅でトリガするように構成され得る。「電圧振幅」という用語は電圧の絶対値を指すものと理解され、電圧振幅は常に正の数である。代わりに、第１の電流スイッチ及び第２の電流スイッチは、互いに少なくとも１０ボルト差の電圧振幅でトリガするように構成され得、例えば、第１の電流スイッチは５０ボルトの電圧振幅でトリガするように構成され得、第２の電流スイッチは３５ボルトの電圧振幅でトリガするように構成され得る。
図１〜図３は、集積回路内の例示の双方向ＥＳＤ保護配置を示す。
図１は、複数の並列スイッチレッグ１０２を含む双方向ＥＳＤ保護回路１００を示す。各スイッチレッグ１０２は第１の電流スイッチ１０４を含み、これは本例ではＳＣＲ１０４である。各スイッチレッグ１０２はさらに第２の電流スイッチ１０６を含み、これは本例では、背中合わせ構成で、対応する第１の電流スイッチ１０４と直列に結合されたＳＣＲ１０６である。
各第１の電流スイッチ１０４は、ＳＣＲ１０４のアノード１０８である第１の電流供給ノード１０８と、ＳＣＲ１０４のカソード１１０である第１の電流収集ノード１１０とを有する。第１の電流スイッチ１０４の各第１の電流供給ノード１０８は、双方向ＥＳＤ保護デバイス１００の第１の端子１１２に結合される。
同様に、各第２の電流スイッチ１０６は、ＳＣＲ１０６のアノード１１４である第２の電流供給ノード１１４と、ＳＣＲ１０６のカソード１１６である第２の電流収集ノード１１６とを有する。第２の電流スイッチ１０６の各第２の電流供給ノード１１４は、双方向ＥＳＤ保護デバイス１００の第２の端子１１８に結合される。
第１の電流スイッチ１０４の各第１の電流収集ノード１１０は、同じ並列スイッチレッグ１０２内の第２の電流スイッチ１０６の対応する第２の電流収集ノード１１６に結合され、背中合わせ構成を提供する。第１の電流スイッチ１０４の各第１の電流収集ノード１１０には、第１の電流スイッチ１０４の他の第１の電流収集ノード１１０のいずれへの電気的結合もなく、第２の電流スイッチ１０６の各第２の電流収集ノード１１６には、第２の電流スイッチ１０６の他の第２の電流収集ノード１１６のいずれへの電気的結合もない。
第１の電流スイッチ１０４及び第２の電流スイッチ１０６は、１つ又は複数のトリガ構成要素によってオンにされ得る。第１の電流スイッチ１０４及び第２の電流スイッチ１０６の各インスタンスは、図１に示されるように別々のトリガ構成要素１２０を有し得る。他のトリガ構成要素が本例の範囲内にある。第１の端子１１２は、回路１００を含む集積回路の入力／出力端子に接続され得る。第２の端子１１８は、集積回路の接地ノードに接続され得る。
集積回路の動作の間、配置１００での正極性ＥＳＤイベントが、第２の端子１１８に対して正である第１の端子１１２における電圧過渡を提供する。第２の電流スイッチ１０６のうちの１つが、トリガし得、電流の導通を開始し得る。同じスイッチレッグ１０２内の対応する第１の電流スイッチ１０４は、導通している第２の電流スイッチ１０６に対して安定を与える。導通している第２の電流スイッチ１０６が電流を導通すると、導通している第２の電流スイッチ１０６を介する電圧降下が、第２の電流スイッチ１０６の導通していないインスタンスを介する電圧降下に比して減少する。第２の電流スイッチ１０６の第２の電流収集ノード１１６の各々には、第２の電流スイッチ１０６の他の第２の電流収集ノード１１６のいずれに対する電気的結合もないため、導通している第２の電流スイッチ１０６を介する電圧降下の減少は、導通していない第２の電流スイッチ１０６を介する電圧降下を減少させることはなく、導通していない第２の電流スイッチ１０６のインスタンスは、トリガされ得、電流の導通を独立して開始し得る。
同様に、デバイス１００での負極性ＥＳＤイベントが、第２の端子１１８に対して負である第１の端子１１２における電圧過渡を提供する。第１の電流スイッチ１０４のうちの１つが、トリガし得、電流の導通を開始し得る。同じスイッチレッグ１０２内の対応する第２の電流スイッチ１０６は、導通している第１の電流スイッチ１０４に対して安定を与える。第１の電流スイッチ１０４の第１の電流収集ノード１１０の各々には、第１の電流スイッチ１０４の他の第１の電流収集ノード１１０のいずれに対する電気的結合もないため、導通していない第１の電流スイッチ１０４のインスタンスが、トリガされ得、電流の導通を独立して開始し得る。
このような動作モードは、第２の電流スイッチ１０６によるより均一な導通を提供し、第２の電流スイッチ１０６の如何なる単一インスタンスを介する電流密集をも防ぐため、有利である。したがってデバイス１００は、高電流容量と持続的ＥＳＤイベントからの保護とを提供する。
図２は、電流スイッチにＭＯＳトランジスタを用いる、別の例示の双方向ＥＳＤ保護手法を示す。保護デバイス２００は、複数の並列スイッチレッグ１０２を含む。各スイッチレッグ１０２は、本例ではｎチャネルＭＯＳトランジスタ２０４である第１の電流スイッチ２０４を含む。各スイッチレッグ２０２は更に第２の電流スイッチ２０６を含み、これは、本例ではｎチャネルＭＯＳトランジスタ２０６であり、背中合わせ構成で、対応する第１の電流スイッチ２０４と直列に接続される。
各第１の電流スイッチ２０４は、ｎチャネルＭＯＳトランジスタ２０４のソースノード２０８である第１の電流供給ノード２０８と、ｎチャネルＭＯＳトランジスタ２０４のドレインノード２１０である第２の電流収集ノード２１０とを有する。第１の電流スイッチ２０４の各第１の電流供給ノード２０８は、デバイス２００の第１の端子２１２に結合される。同様に、各第２の電流スイッチ２０６は、ｎチャネルＭＯＳトランジスタ２０６のソースノード２１４である第２の電流供給ノード２１４と、ｎチャネルＭＯＳトランジスタ２０６のドレインノード２１６である第２の電流収集ノード２１６とを有する。第２の電流スイッチ２０６の各第２の電流供給ノード２１４は、デバイス２００の第２の端子２１８に結合され、第２の端子２１８は、本例ではデバイス２００を含む集積回路の接地ノードである。
第１の電流スイッチ２０４の各第１の電流収集ノード２１０は、同じ並列スイッチレッグ２０２内の第２の電流スイッチ２０６の対応する第２の電流収集ノード２１６に結合され、背中合わせ構成を提供する。第１の電流スイッチ２０４の各第１の電流収集ノード２１０には、第１の電流スイッチ２０４の他の第１の電流収集ノード２１０のいずれに対する電気的結合もなく、第２の電流スイッチ２０６の各第２の電流収集ノード２１６には、第２の電流スイッチ２０６の他の第２の電流収集ノード２１６のいずれに対する電気的結合もない。本例において、第１の電流スイッチ２０４は、第１の電流スイッチ２０４のｎチャネルＭＯＳトランジスタ２０４のゲートノードのすべてのインスタンスに接続される、第１のトリガ構成要素２２０によってトリガされる。第１のトリガ構成要素２２０は、第１の電流スイッチ２０４のゲートノードに所望のトリガレベルを提供するために、図２に示されるように、ツェナーダイオードと１つ又は複数の順方向バイアス及び逆方向バイアスの信号ダイオードとを含み得る。同様に、本例では、第２の電流スイッチ２０６は、第２の電流スイッチ２０６のｎチャネルＭＯＳトランジスタ２０６のゲートノードのすべてのインスタンスに接続される、第２のトリガ構成要素２２２によってトリガされる。第２のトリガ構成要素２２２は、第１のトリガ構成要素２２０と同様の構造を有し得、第１のトリガ構成要素２２０とは異なる電圧でトリガするように構成され得る。他のトリガ構成、例えばレジスタネットワーク、が本例の範囲内にある。
集積回路の動作の間、デバイス２００での正極性ＥＳＤイベントが、第２のトリガ構成要素２２２に、第２の電流スイッチ２０６のｎチャネルＭＯＳトランジスタ２０６のゲートノードにオン状態バイアスを印加させる。第２の電流スイッチ２０６のうちの１つが、最初にオンとなり、電流の導通を開始する。同じスイッチレッグ２０２内の対応する第１の電流スイッチ２０４は、導通している第２の電流スイッチ２０６に安定を提供する。導通している第２の電流スイッチ２０６が電流を導通すると、導通している第２の電流スイッチ２０６を介する電圧降下が、第２の電流スイッチ２０６の導通していないインスタンスを介する電圧降下に比して減少する。第２の電流スイッチ２０６の第２の電流収集ノード２１６の各々には、第２の電流スイッチ２０６の他の第２の電流収集ノード２１６のいずれに対する電気的結合もないため、導通している第２の電流スイッチ２０６を介する電圧降下の減少は、導通していない第２の電流スイッチ２０６を介する電圧降下を減少させることはなく、導通していない第２の電流スイッチ２０６のインスタンスが、オンとなり得、電流の導通を独立して開始し得る。同様に、双方向ＥＳＤ保護デバイス３００での負極性ＥＳＤイベントが、正極性ＥＳＤイベントと同様の利点を備えて、必要な変更を施して処理されて、高電流容量と持続的ＥＳＤイベントからの保護とを提供する。
図３は、電流スイッチのためのバイポーラトランジスタを有する、別の例の双方向ＥＳＤ保護デバイス３００を示す。デバイス３００は複数の並列スイッチレッグ３０２を含む。各スイッチレッグ３０２は第１の電流スイッチ３０４を含み、これは本例ではＮＰＮバイポーラトランジスタ３０４である。各スイッチレッグ３０２は更に第２の電流スイッチ３０６を含み、これは本例ではＮＰＮバイポーラトランジスタ３０６であって、背中合わせ構成で、対応する第１の電流スイッチ３０４と直列に接続される。
各第１の電流スイッチ３０４は、ＮＰＮバイポーラトランジスタ３０４のエミッタノード３０８である第１の電流供給ノード３０８と、ＮＰＮバイポーラトランジスタ３０４の収集ノード３１０である第１の電流収集ノード３１０とを有する。第１の電流スイッチ３０４の各第１の電流供給ノード３０８は、デバイス３００の第１の端子３１２に結合される。同様に、各第２の電流スイッチ３０６は、ＮＰＮバイポーラトランジスタ３０６のエミッタノード３１４である第２の電流供給ノード３１４と、ＮＰＮバイポーラトランジスタ３０６の収集ノード３１６である第２の電流収集ノード３１６とを有する。第２の電流スイッチ３０６の各第２の電流供給ノード３１４は、デバイス３００の第２の端子３１８に結合され、第２の端子３１８は、配置３００を含む集積回路の接地ノードであり得る。
第１の電流スイッチ３０４の各第１の電流収集ノード３１０は、同じ並列スイッチレッグ３０２内の第２の電流スイッチ３０６の対応する第２の電流収集ノード３１６に結合され、背中合わせ構成を提供する。第１の電流スイッチ３０４の各第１の電流収集ノード３１０には、第１の電流スイッチ３０４の他の第１の電流収集ノード３１０のいずれに対する電気的結合もなく、第２の電流スイッチ３０６の各第２の電流収集ノード３１６には、第２の電流スイッチ３０６の他の第２の電流収集ノード３１６のいずれに対する電気的結合もない。第１の電流スイッチ３０４及び第２の電流スイッチ３０６は、１つ又は複数のトリガ構成要素によってオンにされ得る。第１の電流スイッチ３０４及び第２の電流スイッチ３０６の各インスタンスは、図３に示されるように別々のトリガ構成要素３２０を有し得る。他のトリガ構成要素が本例の範囲内にある。
保護デバイス３００での正極性ＥＳＤイベント及び負極性ＥＳＤイベントの間の集積回路の動作は、図１及び図２に関して説明した同じ利点を備えて、変更すべきところは変更して処理されて、高電流容量と持続的ＥＳＤイベントからの保護とを提供する。
図４Ａ〜図４Ｃは、例示の双方向ＥＳＤ保護回路を含む集積回路を製造する際のステップを示す。図４Ａは、半導体材料を含む基板４２６上に形成された集積回路４２４を示す。集積回路と共に組み込まれる双方向ＥＳＤ保護デバイス４００が、複数の並列スイッチレッグ４０２を含む。各スイッチレッグ４０２は、第１の電流スイッチ４０４及び第２の電流スイッチ４０６を含む。
各第１の電流スイッチ４０４は、第１の電流供給ノード４０８及び第１の電流収集ノード４１０を有する。同様に、各第２の電流スイッチ４０６は、第２の電流供給ノード４１４及び第２の電流収集ノード４１６を有する。
図４Ｂは、集積回路４２４上に形成されたコンタクト４２８を示す。コンタクト４２８は、第１の電流スイッチ４０４の第１の電流供給ノード４０８及び第１の電流収集ノード４１０との電気的接続、並びに、第２の電流スイッチ４０６の第２の電流供給ノード４１４及び第２の電流収集ノード４１６との電気的接続を成す。
コンタクト４２８は、二酸化ケイ素及び窒化ケイ素のプレメタル誘電体（ＰＭＤ）（premetal dielectric）層などの、誘電体層を介して形成され得る。コンタクト４２８は、反応性イオンエッチ（ＲＩＥ）プロセスを用いてＰＭＤ層を介してコンタクトホールをエッチングすること、それぞれ、スパッタプロセス及び原子層堆積（ＡＬＤ）プロセスを用いてチタン及び窒化チタンのライナを形成すること、コンタクトホールを充填するように化学気相蒸着（ＣＶＤ）プロセスを用いてライナ上にタングステン層を形成すること、並びに、エッチバック又は化学機械研磨（ＣＭＰ）プロセスを用いてＰＭＤ層の頂部表面からタングステン及びライナを除去することによって形成され得る。
図４Ｃは、コンタクト４２８上に形成された金属相互接続を示す。金属相互接続のうちの第１の相互接続４３０が、コンタクト４２８を介して第１の電流スイッチ４０４の第１の電流供給ノード４０８への電気的接続を成す。第１の相互接続４３０は、ＥＳＤ保護デバイス４００の第１の端子に電気的に結合される。
金属相互接続のうちの第２の相互接続４３２が、コンタクト４２８を介して第２の電流スイッチ４０６の第２の電流供給ノード４１４への電気的接続を成す。第２の相互接続４３２は、デバイス４００の第２の端子に電気的に結合される。
金属相互接続の複数の電流収集相互接続４３４が、第１の電流スイッチ４０４の第１の電流収集ノード４１０への及び第２の電流スイッチ４０６の第２の電流収集ノード４１６への電気的接続を成し、そのため、各スイッチレッグ４０２内の第１の電流スイッチ４０４の第１の電流収集ノード４１０は、同じスイッチレッグ４０２内の第２の電流スイッチ４０６の第２の電流収集ノード４１６に電気的に結合される。各電流収集相互接続４３４には、異なるスイッチレッグ４０２内の電流収集相互接続４３４のインスタンスへの電気的接続はない。
金属相互接続は、アルミニウムメタライゼーションプロセスを用いて、コンタクト及びＰＭＤ層上に、例えばチタニウムタングステン又は窒化チタンなどの、接着性金属の層を形成すること、接着性金属の層上に、例えば数パーセントのチタン、銅、及び／又はケイ素を伴うアルミニウムなどの、スパッタされたアルミニウムの層を形成すること、並びに、スパッタされたアルミニウムの層上に、窒化チタンなどの反射防止金属の層を形成することによって形成され得る。金属相互接続のための領域を覆うように、反射防止金属の層の上にエッチマスクが形成される。エッチマスクは、フォトリソグラフィプロセスによって形成されるフォトレジストを含み得るか、又は無機ハードマスク材料を含み得る。ＲＩＥプロセスが、エッチマスクによって露出される反射防止金属の層、スパッタされたアルミニウムの層、及び接着性金属の層を除去し、金属相互接続が残る。
代わりに、金属相互接続は、銅ダマシンメタライゼーションプロセスを用いて、コンタクト４２８及びＰＭＤ層の上に層間誘電体（ＩＬＤ）層を形成することによって形成されてもよい。金属相互接続のために画定された領域において、ＩＬＤ層内にトレンチが通常５０〜１５０ナノメートル深さでエッチングされる。通常は、物理気相蒸着、原子層堆積、又は化学気相蒸着によって、トレンチの底部及び側部上に窒化タンタルなどのライナ金属の層が形成される。通常はスパッタリングによって、ライナ金属上に銅のシード層が形成される。その後、通常は電気めっきによって、トレンチが銅で充填される。銅及びライナ金属は、ＣＭＰ及びエッチプロセスによってＩＬＤ層の頂部表面から除去され、金属相互接続が残る。
双方向ＥＳＤ保護デバイス４００の抵抗を低減するために、第１の電流スイッチ４０４の各第１の電流収集ノード４１０に、第１の電流スイッチ４０４の他の第１の電流収集ノード４１０のいずれに対する電気的結合もなく、第２の電流スイッチ４０６の各第２の電流収集ノード４１６に、第２の電流スイッチ４０６の他の第２の電流収集ノード４１６のいずれに対する電気的結合もないように、金属相互接続の付加的なレベルが、第１の相互接続４３０、第２の相互接続４３２、及び／又は電流収集相互接続４３４の上に形成され得る。
図５は、第１の電流スイッチ及び第２の電流スイッチがＳＣＲである、例示の双方向ＥＳＤ保護デバイスを含む集積回路を示す。集積回路５２４は、半導体材料を含む基板５２６上に形成される。図５は、スイッチレッグ５０２内の、ＳＣＲ５０４である第１の電流スイッチ５０４を介した、デバイス５００の断面を示す。スイッチレッグ５０２の第２の電流スイッチが、同様のプロセスシーケンスによって形成され得る。
例えば基板５２６の既存の頂部領域にｎ型ドーパントを注入することによって、基板５２６内にｎ型埋め込み層５３６が形成され、その後、埋め込み層５３６の上に半導体材料のエピタキシャル層５３８を形成する、熱駆動及びエピタキシャル成長プロセスが続く。埋め込み層５３６はエピタキシャル層５３８内まで延在する。基板５２６は埋め込み層５３６及びエピタキシャル層を含む。例えばｎ型ドーパントをイオン注入し、それに続いて熱駆動オペレーションを実行することによって、埋め込み層５３６の上の基板内に深いｎ型ウェルが形成される。
ＳＣＲ５０４のアノード５０８である、第１の電流スイッチ５０４の第１の電流供給ノード５０８が、深いｎ型ウェル５４０内に形成される浅いｎ型ウェル５４２と、浅いｎ型ウェル５４２内に形成されるｎ型ボディコンタクト領域５４４と、ｎ型ボディコンタクト領域５４４近傍の浅いｎ型ウェル５４２内に形成されるｐ型アノードコンタクト領域５４６とを含む。
ＳＣＲ５０４のカソード５１０である、第１の電流スイッチ５０４の第１の電流収集ノード５１０が、深いｎ型ウェル５４０内に形成される浅いｐ型ウェル５４８と、浅いｐ型ウェル５４８内に形成されるｎ型カソードコンタクト領域５５０と、ｎ型カソードコンタクト領域５５０に近接する浅いｐ型ウェル５４８内に形成されるｐ型ボディコンタクト領域５５２とを含む。
アノード５０８からカソード５１０への漏れ経路を抑制するために、基板５２６の頂部表面にフィールド酸化物５５４が形成され得る。深いｎ型ウェル５４０及び浅いｐ型ウェル５４８に重なって基板５２６の上にゲート５５６が形成される。ゲート５５６はＳＣＲ５０４をトリガするためにバイアスされ得る。
基板５２６の上にコンタクト５２８及び金属相互接続が形成される。金属相互接続のうちの第１の相互接続５３０が、コンタクト５２８を介してＳＣＲ５０４のアノード５０８への電気的接触を成す。第１の相互接続５３０は、双方向ＥＳＤ保護デバイス５００の第１の端子に電気的に結合される。金属相互接続の電流収集相互接続５３４が、ＳＣＲ５０４のカソード５１０への及び同じスイッチレッグ５０２内の第２の電流スイッチの第２の電流収集ノードへの電気的接続を成す。電流収集相互接続５３４には、異なるスイッチレッグ内の電流収集相互接続の他のインスタンスへの電気的接続はない。
図６は、第１の電流スイッチ及び第２の電流スイッチがｎチャネルドレイン拡張ＭＯＳトランジスタである、例示の双方向ＥＳＤ保護デバイスを含む集積回路を示す。集積回路６２４は、半導体材料を含む基板６２６内及び基板６２６上に形成される。図６は、スイッチレッグ６０２内の、ドレイン拡張ＭＯＳトランジスタ６０４である第１の電流スイッチ６０４を介した、デバイス６００の断面を示す。スイッチレッグ６０２の第２の電流スイッチが、同様のプロセスシーケンスによって形成され得る。
例えば図５に関して説明したように、ｎ型埋め込み層６３６が基板６２６内に形成され、深いｎ型ウェル６４０が埋め込み層６３６の上の基板内に形成される。ＭＯＳトランジスタ６０４のソースノード６０８である、第１の電流スイッチ６０４の第１の電流供給ノード６０８が、深いｎ型ウェル６４０内に形成される浅いｐ型ウェル６４８と、浅いｐ型ウェル６４８内に形成されるｎ型ソース領域６５０とを含む。
ＭＯＳトランジスタ６０４のドレインノード６１０である、第１の電流スイッチ６０４の第１の電流収集ノード６１０が、深いｎ型ウェル６４０内に形成される浅いｎ型ウェル６４２と、浅いｎ型ウェル６４２と浅いｐ型ウェル６４８との間の深いｎ型ウェル６４０の一部と、浅いｎ型ウェル６４２内のｎ型ドレインコンタクト領域６５２とを含む。
ｎ型ドレインコンタクト領域６５２からｎ型ソース領域６５０への漏れ経路を抑制するために、基板６２６の頂部表面にフィールド酸化物６５４が形成され得る。深いｎ型ウェル６４０及び浅いｐ型ウェル６４８に重なって基板６２６の上にゲート６５６が形成される。ゲート６５６はＭＯＳトランジスタ６０４をトリガするためにバイアスされ得る。
基板６２６の上にコンタクト６２８及び金属相互接続が形成される。金属相互接続のうちの第１の相互接続６３０が、コンタクト６２８を介してＭＯＳトランジスタ６０４のソースノード６０８への電気的接触を成す。第１の相互接続６３０は、双方向ＥＳＤ保護デバイス６００の第１の端子に電気的に結合される。金属相互接続の電流収集相互接続６３４が、ＭＯＳトランジスタ６０４のドレインノード６１０への及び同じスイッチレッグ６０２内の第２の電流スイッチの第２の電流収集ノードへの電気的接続を成す。収集相互接続６３４には、異なるスイッチレッグ内の電流収集相互接続の他のインスタンスへの電気的接続はない。
図７は、第１の電流スイッチ及び第２の電流スイッチがＮＰＮバイポーラトランジスタである、例示の双方向ＥＳＤ保護デバイスを含む集積回路を示す。集積回路７２４は、半導体材料を含む基板７２６内及び基板７２６上に形成される。図７は、スイッチレッグ７０２内の、ＮＰＮバイポーラトランジスタ７０４である第１の電流スイッチ７０４を介した、デバイス７００の断面を示す。スイッチレッグ７０２の第２の電流スイッチが、同様のプロセスシーケンスによって形成され得る。
例えば図５に関して説明したように、ｎ型埋め込み層７３６が基板７２６内に形成される。埋め込み層７３６への電気的接続を成すために、基板７２６内に深いｎ型シンカ７５８が形成される。深いｎ型シンカ７５８は、例えばｎ型ドーパントを基板７２６の頂部領域内に注入すること、及びそれに続く熱駆動によって、形成され得る。深いｎ型ウェル７４０が、例えば図５に関して説明したように、埋め込み層７３６の上の基板内に形成される。バイポーラトランジスタ７０４のベース領域を提供する浅いｐ型ウェル７４８が、深いｎ型ウェル７４０内に形成される。
バイポーラトランジスタ７０４のエミッタノード７０８である、第１の電流スイッチ７０４の第１の電流供給ノード７０８が、浅いｐ型ウェル７４８内に形成されるｎ型エミッタ領域７５０を含む。
バイポーラトランジスタ７０４の収集ノード７１０である、第１の電流スイッチ７０４の第１の電流収集ノード７１０が、深いｎ型シンカ７５８の上に形成される浅いｎ型ウェル７４２と、浅いｎ型ウェル７４２内のｎ型コレクタコンタクト領域７５２とを含む。
ｎ型ドレインコレクタ領域７５２からｎ型エミッタ領域７５０への漏れ経路を抑制するために、基板７２６の頂部表面にフィールド酸化物７５４が形成され得る。基板７２６の上にコンタクト７２８及び金属相互接続が形成される。金属相互接続のうちの第１の相互接続７３０が、コンタクト７２８を介してバイポーラトランジスタ７０４のエミッタノード７０８への電気的接触を成す。第１の相互接続７３０は、双方向ＥＳＤ保護デバイス７００の第１の端子に電気的に結合される。金属相互接続の電流収集相互接続７３４が、バイポーラトランジスタ７０４の収集ノード７１０への及び同じスイッチレッグ７０２内の第２の電流スイッチの第２の電流収集ノードへの電気的接続を成す。収集相互接続７３４には、異なるスイッチレッグ内の電流収集相互接続の他のインスタンスへの電気的接続はない。
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施形態に対する改変が成され得ること、及び、多くの他の実施形態が可能であることを理解されよう。
Claims (11)
- 集積回路であって、
基板、及び
静電気放電（ＥＳＤ）保護回路、
を含み、
前記ＥＳＤ保護回路が、
第１の端子と、
第２の端子と、
並列の複数のスイッチレッグと、
を含み、
前記スイッチレッグの各々が、
第１の電流供給ノード及び第１の電流収集ノードを含む第１の電流スイッチであって、前記第１の電流供給ノードが前記第１の端子に電気的に結合され、前記第１の電流収集ノードには、前記スイッチレッグの他のインスタンスにおける前記第１の電流収集ノードのいずれの他のインスタンスへの電気的結合もない、前記第１の電流スイッチ、及び
第２の電流供給ノード及び第２の電流収集ノードを含む第２の電流スイッチであって、前記第２の電流供給ノードが前記第２の端子に電気的に結合され、前記第２の電流収集ノードが前記スイッチレッグの同じインスタンスの前記第１の電流収集ノードに結合され、前記第２の電流収集ノードには、前記スイッチレッグの他のインスタンスにおける前記第２の電流収集ノードのいずれの他のインスタンスへの電気的結合もない、前記第２の電流スイッチ、
を含む、
集積回路。 - 請求項１に記載の集積回路であって、
前記第１及び第２の電流スイッチが、第１及び第２のシリコン制御整流器（ＳＣＲ）であり、
前記第１及び第２の電流供給ノードが、前記第１及び第２のＳＣＲのアノードであり、
前記第１及び第２の電流収集ノードが、前記第１及び第２のＳＣＲのカソードである、
集積回路。 - 請求項２に記載の集積回路であって、
前記第１及び第２の電流スイッチが、第１及び第２の金属酸化物半導体（ＭＯＳ）トランジスタであり、
前記第１及び第２の電流供給ノードが、前記第１及び第２のＭＯＳトランジスタのソースノードであり、
前記第１及び第２の電流収集ノードが、前記第１及び第２のＭＯＳトランジスタのドレインノードである、
集積回路。 - 請求項１に記載の集積回路であって、
前記第１及び第２の電流スイッチが、第１及び第２のバイポーラトランジスタであり、
前記第１及び第２の電流供給ノードが、前記第１及び第２のバイポーラトランジスタのエミッタノードであり、
前記第１及び第２の電流収集ノードが、前記第１及び第２のバイポーラトランジスタのコレクタノードである、
集積回路。 - 請求項１に記載の集積回路であって、前記第２の端子が前記集積回路の接地ノードに電気的に接続される、集積回路。
- 請求項１に記載の集積回路であって、
前記第２の電流スイッチが、前記第２の端子に対して前記第１の端子の電位が３０ボルト上回って上昇するときトリガするように構成され、
前記第１の電流スイッチが、前記第２の端子に対して前記第１の端子の電位が３０ボルト下回って下降するときトリガするように構成される、
集積回路。 - 請求項１に記載の集積回路であって、
前記第２の電流スイッチが、前記第２の端子に対して前記第１の端子の電位が第１の電圧振幅上回って上昇するときトリガするように構成され、
前記第１の電流スイッチが、前記第２の端子に対して前記第１の端子の電位が第２の電圧振幅下回って下降するときトリガするように構成され、前記第２の電圧振幅が前記第１の電圧振幅の５ボルト以内である、
集積回路。 - 請求項１に記載の集積回路であって、
前記第２の電流スイッチが、前記第２の端子に対して前記第１の端子の電位が第１の電圧振幅上回って上昇するときトリガするように構成され、
前記第１の電流スイッチが、前記第２の端子に対して前記第１の端子の電位が第２の電圧振幅下回って下降するときトリガするように構成され、前記第２の電圧振幅が前記第１の電圧振幅とは少なくとも１０ボルト異なるようになっている、
集積回路。 - 請求項１に記載の集積回路であって、前記第１の電流スイッチが、前記スイッチレッグの各々における別々のトリガ構成要素によって個別にトリガするように構成される、集積回路。
- 請求項１に記載の集積回路であって、前記第１の電流スイッチが、前記第１の電流スイッチの各々に接続された共通のトリガ構成要素によってトリガするように構成される、集積回路。
- 集積回路を形成する方法であって、
半導体材料を含む基板を提供するステップ、及び
ＥＳＤ保護構成要素の複数のスイッチレッグを同時に形成するステップ、
を含み、
ＥＳＤ保護構成要素の複数のスイッチレッグを同時に形成する前記ステップが、
前記複数のスイッチレッグの各スイッチレッグの第１の電流スイッチの第１の電流供給ノードを形成するステップと、
前記複数のスイッチレッグの各スイッチレッグの前記第１の電流スイッチの第１の電流収集ノードを形成するステップと、
前記複数のスイッチレッグの各スイッチレッグの第２の電流スイッチの第２の電流供給ノードを形成するステップと、
前記複数のスイッチレッグの各スイッチレッグの前記第２の電流スイッチの第２の電流収集ノードを形成するステップと、
前記第１の電流供給ノードを前記ＥＳＤ保護構成要素の第１の端子に電気的に結合する第１の相互接続を形成するステップと、
前記第２の電流供給ノードを前記ＥＳＤ保護構成要素の第２の端子に電気的に結合する第２の相互接続を形成するステップと、
前記第１の電流収集ノードの各インスタンスを、前記スイッチレッグの同じインスタンスの前記第２の電流第１の電流収集ノードのインスタンスに電気的に結合する、複数の電流収集相互接続を形成するステップと、
を含むプロセスによりＥＳＤ保護構成要素の複数のスイッチレッグを同時に形成し、
前記第２の電流収集ノードの各インスタンスには、前記スイッチレッグの他のインスタンスにおける前記第２の電流収集ノードのいずれの他のインスタンスへの電気的結合もなく、前記第１の電流収集ノードの各インスタンスには、前記スイッチレッグの他のインスタンスにおける前記第１の電流収集ノードのいずれの他のインスタンスへの電気的結合もない、
方法。
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| US10340357B2 (en) | 2017-09-25 | 2019-07-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dishing prevention dummy structures for semiconductor devices |
| US10510685B2 (en) | 2017-09-29 | 2019-12-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dishing prevention columns for bipolar junction transistors |
| US10608431B2 (en) | 2017-10-26 | 2020-03-31 | Analog Devices, Inc. | Silicon controlled rectifier dynamic triggering and shutdown via control signal amplification |
| US10700055B2 (en) * | 2017-12-12 | 2020-06-30 | Texas Instruments Incorporated | Back ballasted vertical NPN transistor |
| US10249607B1 (en) | 2017-12-15 | 2019-04-02 | Texas Instruments Incorporated | Internally stacked NPN with segmented collector |
| US11196248B2 (en) * | 2018-11-02 | 2021-12-07 | Texas Instruments Incorporated | Bidirectional flat clamp device with shared voltage sensor circuit |
| CN109686663A (zh) * | 2018-12-27 | 2019-04-26 | 上海华力微电子有限公司 | 一种半导体结构及其制造方法 |
| US10978443B2 (en) * | 2019-06-06 | 2021-04-13 | Texas Instruments Incorporated | Zener-triggered transistor with vertically integrated Zener diode |
| CN110556387B (zh) * | 2019-09-07 | 2022-02-08 | 电子科技大学 | 基于soi的双向恒流器件 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103658A (ja) * | 1983-11-10 | 1985-06-07 | Nec Corp | 半導体集積回路 |
| JPH0864773A (ja) * | 1994-08-01 | 1996-03-08 | Xerox Corp | 集積回路 |
| JP2002261241A (ja) * | 2001-03-01 | 2002-09-13 | Denso Corp | 静電気保護回路 |
| US20080013231A1 (en) * | 2006-07-13 | 2008-01-17 | Stmicroelectronics S.R.L. | Esd protection circuit |
| JP2008034524A (ja) * | 2006-07-27 | 2008-02-14 | Nec Electronics Corp | 静電保護回路および半導体装置 |
| JP2008098479A (ja) * | 2006-10-13 | 2008-04-24 | Toyota Central R&D Labs Inc | 静電気保護用半導体装置 |
| JP2009218296A (ja) * | 2008-03-07 | 2009-09-24 | Rohm Co Ltd | 保護回路 |
| JP2013531890A (ja) * | 2010-06-09 | 2013-08-08 | アナログ デバイシス， インコーポレイテッド | 集積回路保護のための装置および方法 |
| JP2013172092A (ja) * | 2012-02-22 | 2013-09-02 | Fujitsu Semiconductor Ltd | 保護回路および半導体集積回路 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6068721A (ja) * | 1983-09-22 | 1985-04-19 | Fujitsu Ltd | Ｅｃｌ回路 |
| JP2723904B2 (ja) * | 1988-05-13 | 1998-03-09 | 富士通株式会社 | 静電保護素子及び静電保護回路 |
| JP2892754B2 (ja) * | 1989-03-15 | 1999-05-17 | 松下電器産業株式会社 | サージ保護装置 |
| US5663860A (en) * | 1996-06-28 | 1997-09-02 | Harris Corporation | High voltage protection circuits |
| US6714061B2 (en) * | 2002-07-17 | 2004-03-30 | Intel Corporation | Semiconductor controlled rectifier / semiconductor controlled switch based ESD power supply clamp with active bias timer circuitry |
| JP4380215B2 (ja) * | 2003-05-12 | 2009-12-09 | 株式会社デンソー | 制御ｉｃ |
| US8890248B2 (en) * | 2004-08-26 | 2014-11-18 | Texas Instruments Incorporation | Bi-directional ESD protection circuit |
| CN101558498A (zh) * | 2005-03-30 | 2009-10-14 | 沙诺夫欧洲公司 | 静电放电保护电路 |
| JP2007096150A (ja) * | 2005-09-30 | 2007-04-12 | Toshiba Corp | Ｅｓｄ保護回路 |
| JP2008060349A (ja) | 2006-08-31 | 2008-03-13 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JP4917460B2 (ja) | 2007-03-19 | 2012-04-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7956418B2 (en) | 2007-05-29 | 2011-06-07 | Mediatek Inc. | ESD protection devices |
| DE102007040875B4 (de) * | 2007-08-29 | 2017-11-16 | Austriamicrosystems Ag | Schaltungsanordnung zum Schutz vor elektrostatischen Entladungen und Verfahren zum Betreiben einer solchen |
| KR20090087333A (ko) * | 2008-02-12 | 2009-08-17 | 주식회사 하이닉스반도체 | 정전기 방전 회로 |
| JP2010165746A (ja) * | 2009-01-13 | 2010-07-29 | Denso Corp | 電子装置 |
| JP5595751B2 (ja) * | 2009-03-11 | 2014-09-24 | ルネサスエレクトロニクス株式会社 | Ｅｓｄ保護素子 |
| TW201117704A (en) | 2009-11-09 | 2011-05-16 | Wistron Corp | Fastening structure for computer storage device |
| US8431959B2 (en) * | 2010-10-19 | 2013-04-30 | Semiconductor Components Industries, Llc | Method of forming an ESD protection device and structure therefor |
| EP2515334B1 (en) * | 2011-04-20 | 2013-11-20 | Nxp B.V. | ESD protection circuit |
| JP2012253241A (ja) * | 2011-06-03 | 2012-12-20 | Sony Corp | 半導体集積回路およびその製造方法 |
| US8743516B2 (en) * | 2012-04-19 | 2014-06-03 | Freescale Semiconductor, Inc. | Sharing stacked BJT clamps for system level ESD protection |
-
2013
- 2013-05-24 US US13/901,772 patent/US9224724B2/en active Active
- 2013-05-30 CN CN201380028342.8A patent/CN104335348B/zh active Active
- 2013-05-30 JP JP2015515170A patent/JP6126212B2/ja active Active
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-
2015
- 2015-11-23 US US14/949,417 patent/US9633991B2/en active Active
-
2017
- 2017-04-06 JP JP2017075742A patent/JP6518712B2/ja active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103658A (ja) * | 1983-11-10 | 1985-06-07 | Nec Corp | 半導体集積回路 |
| JPH0864773A (ja) * | 1994-08-01 | 1996-03-08 | Xerox Corp | 集積回路 |
| JP2002261241A (ja) * | 2001-03-01 | 2002-09-13 | Denso Corp | 静電気保護回路 |
| US20080013231A1 (en) * | 2006-07-13 | 2008-01-17 | Stmicroelectronics S.R.L. | Esd protection circuit |
| JP2008034524A (ja) * | 2006-07-27 | 2008-02-14 | Nec Electronics Corp | 静電保護回路および半導体装置 |
| JP2008098479A (ja) * | 2006-10-13 | 2008-04-24 | Toyota Central R&D Labs Inc | 静電気保護用半導体装置 |
| JP2009218296A (ja) * | 2008-03-07 | 2009-09-24 | Rohm Co Ltd | 保護回路 |
| JP2013531890A (ja) * | 2010-06-09 | 2013-08-08 | アナログ デバイシス， インコーポレイテッド | 集積回路保護のための装置および方法 |
| JP2013172092A (ja) * | 2012-02-22 | 2013-09-02 | Fujitsu Semiconductor Ltd | 保護回路および半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
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