JP2015506589A - Circuit with linear FinFET structure - Google Patents
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Abstract
第１トランジスタは、第１拡散フィン内にソース及びドレイン領域を有する。第１拡散フィンは、基板の表面から突出する。第１拡散フィンは、第１拡散フィンの第１端から第２端へ第１方向に長さに沿って延びる。第２トランジスタは、第２拡散フィン内にソース及びドレイン領域を有する。第２拡散フィンは、基板の表面から突出する。第２拡散フィンは、第２拡散フィンの第１端から第２端へ第１方向に長さに沿って延びる。第２拡散フィンは、第１拡散フィンから間隔を置いて隣接配置される。第２拡散フィンの第１端又は第２端のいずれかが第１拡散フィンの第１端と第２端との間で第１方向に位置される。【選択図】図２ＡThe first transistor has source and drain regions in the first diffusion fin. The first diffusion fin protrudes from the surface of the substrate. The first diffusion fin extends along the length in the first direction from the first end to the second end of the first diffusion fin. The second transistor has source and drain regions in the second diffusion fin. The second diffusion fin protrudes from the surface of the substrate. The second diffusion fin extends along the length in the first direction from the first end to the second end of the second diffusion fin. The second diffusion fin is disposed adjacent to the first diffusion fin at a distance. Either the first end or the second end of the second diffusion fin is positioned in the first direction between the first end and the second end of the first diffusion fin. [Selection] Figure 2A
Description
本発明は、リニアＦｉｎＦＥＴ構造をもつ回路に関する。 The present invention relates to a circuit having a linear FinFET structure.
光学的リソグラフィーは、１９３ｎｍ光波長及び１．３５開口数（ＮＡ）浸漬システムにおいてその能力の終了に到達したことが知られている。この装置の最小直線解像度能力は、約８０ｎｍの特徴部対特徴部ピッチで約４０ｎｍである。約８０ｎｍより低い特徴部対特徴部ピッチ要件は、所与のチップレベル内の所与の構造タイプに対して多数のパターン化ステップを要求する。又、リソグラフィーがその解像度限界に向かって押し進められるにつれて、線端解像度が益々問題になる。半導体装置レイアウトでは、３２ｎｍの臨界寸法における典型的な金属線ピッチが約１００ｎｍとなる。特徴部スケーリングのコスト的利益を得るには、０．７から０．７５のスケーリング係数が望ましい。２２ｎｍの臨界寸法に達するための約０．７５のスケーリング係数は、約７５ｎｍの金属線ピッチを要求し、これは、現在の単一露出リソグラフィーシステム及びテクノロジーの能力より低い。この状況の中で本発明が発案された。 Optical lithography is known to have reached the end of its capabilities in 193 nm light wavelength and 1.35 numerical aperture (NA) immersion systems. The minimum linear resolution capability of this device is about 40 nm with a feature-to-feature pitch of about 80 nm. Feature-to-feature pitch requirements below about 80 nm require multiple patterning steps for a given structure type within a given chip level. Also, line end resolution becomes increasingly problematic as lithography is pushed towards its resolution limits. In a semiconductor device layout, a typical metal line pitch at a critical dimension of 32 nm is about 100 nm. A scaling factor of 0.7 to 0.75 is desirable to obtain the cost benefits of feature scaling. A scaling factor of about 0.75 to reach the critical dimension of 22 nm requires a metal line pitch of about 75 nm, which is lower than the capabilities of current single exposure lithography systems and technologies. The present invention was conceived in this situation.
１つの実施形態において、半導体装置は、基板、第１トランジスタ及び第２トランジスタを備えている。第１トランジスタは、第１拡散フィン内にソース領域及びドレイン領域を有する。第１拡散フィンは、基板の表面から突出するように構成される。第１拡散フィンは、第１拡散フィンの第１端から第１拡散フィンの第２端へ第１方向に長さに沿って延びるように構成される。第２トランジスタは、第２拡散フィン内にソース領域及びドレイン領域を有する。第２拡散フィンは、基板の表面から突出するように構成される。第２拡散フィンは、第２拡散フィンの第１端から第２拡散フィンの第２端へ第１方向に長さに沿って延びるように構成される。第２拡散フィンは、第１拡散フィンから間隔を置いて隣接配置される。又、第２拡散フィンの第１端又は第２端のいずれかが第１拡散フィンの第１端と第２端との間で第１方向に位置される。 In one embodiment, the semiconductor device includes a substrate, a first transistor, and a second transistor. The first transistor has a source region and a drain region in the first diffusion fin. The first diffusion fin is configured to protrude from the surface of the substrate. The first diffusion fin is configured to extend along the length in the first direction from the first end of the first diffusion fin to the second end of the first diffusion fin. The second transistor has a source region and a drain region in the second diffusion fin. The second diffusion fin is configured to protrude from the surface of the substrate. The second diffusion fin is configured to extend along the length in the first direction from the first end of the second diffusion fin to the second end of the second diffusion fin. The second diffusion fin is disposed adjacent to the first diffusion fin at a distance. Further, either the first end or the second end of the second diffusion fin is positioned in the first direction between the first end and the second end of the first diffusion fin.
１つの実施形態において、半導体装置を製造する方法が開示される。この方法は、基板を準備することを含む。又、この方法は、基板上に第１トランジスタを形成することも含み、第１トランジスタは、第１拡散フィン内にソース領域及びドレイン領域を有し、第１拡散フィンは、基板の表面から突出するように形成され、第１拡散フィンは、第１拡散フィンの第１端から第１拡散フィンの第２端へ第１方向に長さに沿って延びるように形成される。又、この方法は、基板上に第２トランジスタを形成することも含み、第２トランジスタは、第２拡散フィン内にソース領域及びドレイン領域を有し、第２拡散フィンは、基板の表面から突出するように構成され、第２拡散フィンは、第２拡散フィンの第１端から第２拡散フィンの第２端へ第１方向に長さに沿って延びるように形成され、第２拡散フィンは、第１拡散フィンから間隔を置いて隣接位置に形成される。又、第１及び第２のトランジスタは、第２拡散フィンの第１端又は第２端のいずれかが第１拡散フィンの第１端と第２端との間の位置で第１方向に形成されるように、形成される。 In one embodiment, a method for manufacturing a semiconductor device is disclosed. The method includes providing a substrate. The method also includes forming a first transistor on the substrate, the first transistor having a source region and a drain region in the first diffusion fin, the first diffusion fin protruding from the surface of the substrate. The first diffusion fin is formed to extend along the length in the first direction from the first end of the first diffusion fin to the second end of the first diffusion fin. The method also includes forming a second transistor on the substrate, the second transistor having a source region and a drain region in the second diffusion fin, the second diffusion fin protruding from the surface of the substrate. The second diffusion fin is formed to extend along the length in the first direction from the first end of the second diffusion fin to the second end of the second diffusion fin, and the second diffusion fin is The first diffusion fin is spaced from the first diffusion fin. In the first and second transistors, either the first end or the second end of the second diffusion fin is formed in the first direction at a position between the first end and the second end of the first diffusion fin. To be formed.
１つの実施形態において、データストレージ装置は、半導体装置のレイアウトをレンダリングするためにコンピュータ実行可能なプログラムインストラクションを記憶している。又、データストレージ装置は、基板に形成されるべき第１トランジスタを画成するためのコンピュータプログラムインストラクションを含み、その第１トランジスタは第１拡散フィン内にソース領域及びドレイン領域を有するように画成され、その第１拡散フィンは基板の表面から突出するように画成され、且つその第１拡散フィンはその第１拡散フィンの第１端からその第１拡散フィンの第２端へ第１方向に長さに沿って延びるように画成される。又、データストレージ装置は、基板に形成されるべき第２トランジスタを画成するためのコンピュータプログラムインストラクションを含み、その第２トランジスタは第２拡散フィン内にソース領域及びドレイン領域を有するように画成され、その第２拡散フィンは基板の表面から突出するように画成され、その第２拡散フィンはその第２拡散フィンの第１端からその第２拡散フィンの第２端へ第１方向に長さに沿って延びるように画成され、その第２拡散フィンは、第１拡散フィンから間隔を置いて隣接配置されるように画成され、且つ第２拡散フィンは、その第１端又は第２端を、第１拡散フィンの第１端と第２端との間で第１方向に位置させるように画成される。 In one embodiment, the data storage device stores computer-executable program instructions for rendering the layout of the semiconductor device. The data storage device also includes computer program instructions for defining a first transistor to be formed on the substrate, the first transistor having a source region and a drain region in the first diffusion fin. And the first diffusion fin is defined to protrude from the surface of the substrate, and the first diffusion fin is in a first direction from the first end of the first diffusion fin to the second end of the first diffusion fin. Defined to extend along the length. The data storage device also includes computer program instructions for defining a second transistor to be formed on the substrate, the second transistor having a source region and a drain region in the second diffusion fin. The second diffusion fin is defined to protrude from the surface of the substrate, and the second diffusion fin is in a first direction from the first end of the second diffusion fin to the second end of the second diffusion fin. Defined to extend along the length, the second diffusion fin is defined to be spaced apart from the first diffusion fin, and the second diffusion fin is configured to have its first end or The second end is defined to be positioned in the first direction between the first end and the second end of the first diffusion fin.
以下の説明において、本発明を完全に理解するため多数の特定の細部について述べる。しかしながら、当業者であれば、これら細部の幾つか又は全部がなくても、本発明を実施できることが明らかであろう。他の点については、本発明を不必要に不明瞭にしないために、良く知られたプロセス操作は詳細に述べない。更に、添付図面に描かれた種々の回路及び／又はレイアウト特徴部は、他の図面に描かれた他の回路及び／又はレイアウト特徴部と組み合わせて使用できることを理解されたい。 In the following description, numerous specific details are set forth in order to provide a thorough understanding of the present invention. However, it will be apparent to one skilled in the art that the present invention may be practiced without some or all of these details. In other instances, well known process operations have not been described in detail in order not to unnecessarily obscure the present invention. Further, it should be understood that various circuit and / or layout features depicted in the accompanying drawings can be used in combination with other circuitry and / or layout features depicted in other drawings.
“ｆｉｎＦＥＴ”とは、垂直のシリコン島、即ちフィンから構成されたトランジスタである。ｆｉｎＦＥＴトランジスタは、３ゲートトランジスタとも称される。ここで使用する“ｆｉｎＦＥＴ”トランジスタという語は、その下に横たわる基板から上方に突出する拡散構造体を含むトランジスタ構成を指す。図１Ａ及び１Ｂは、本発明のある実施形態によるｆｉｎＦＥＴトランジスタ１００の規範的なレイアウト図である。ｆｉｎＦＥＴトランジスタ１００は、拡散フィン１０２及びゲート電極層１０４から形成される。拡散フィン１０２は、図１Ｂに示すように、基板１０５から垂直方向上方に突出する。ゲート酸化物層１０６は、拡散フィン１０２とゲート電極層１０４との間に配置される。拡散フィン１０２は、ｐ型トランジスタ又はｎ型トランジスタを形成するようにドープされる。拡散フィン１０２をカバーするゲート電極層１０４の部分は、ｆｉｎＦＥＴトランジスタ１００のゲート電極を形成する。それ故、ｆｉｎＦＥＴトランジスタ１００のゲート電極は、拡散フィン１０２の３つ以上の側面に存在することができ、それにより、非ｆｉｎＦＥＴトランジスタのように１つの側面からではなく、３つ以上の側面からｆｉｎＦＥＴトランジスタチャンネルをコントロールすることができる。又、ある実施形態では、ｆｉｎＦＥＴトランジスタは、ゲート酸化物層１０６及びゲート電極層１０４も拡散フィン１０２の下に延びる「ラップアラウンド(wrap-around)」トランジスタとして形成される。 A “finFET” is a transistor composed of vertical silicon islands, ie fins. The finFET transistor is also referred to as a three-gate transistor. As used herein, the term “finFET” transistor refers to a transistor configuration that includes a diffusion structure that projects upwardly from an underlying substrate. 1A and 1B are exemplary layout diagrams of a finFET transistor 100 according to an embodiment of the present invention. The finFET transistor 100 is formed of a diffusion fin 102 and a gate electrode layer 104. As shown in FIG. 1B, the diffusion fins 102 protrude upward from the substrate 105 in the vertical direction. The gate oxide layer 106 is disposed between the diffusion fin 102 and the gate electrode layer 104. The diffusion fin 102 is doped to form a p-type transistor or an n-type transistor. The portion of the gate electrode layer 104 that covers the diffusion fin 102 forms the gate electrode of the finFET transistor 100. Therefore, the gate electrode of the finFET transistor 100 can be on more than two sides of the diffusion fin 102, so that the finFET is from more than two sides rather than from one side like a non-finFET transistor. The transistor channel can be controlled. In some embodiments, the finFET transistor is also formed as a “wrap-around” transistor in which the gate oxide layer 106 and the gate electrode layer 104 also extend under the diffusion fins 102.
図１Ａ及び１Ｂに示された規範的なｆｉｎＦＥＴトランジスタ１００は、一例として示されたもので、ここに述べるｆｉｎＦＥＴトランジスタが設計され及び／又は製造される仕方に対する限定を表わすものではないことを理解されたい。より詳細には、ある実施形態では、拡散フィン（例えば、１０２）は、これに限定されないが、とりわけ、Ｓｉ（シリコン）、ＳｉＧｅ（シリコンゲルマニウム）、Ｇｅ（ゲルマニウム）、ＩｎＰ（リン化インジウム）、ＣＮＴ（カーボンナノチューブ）、ＳｉＮＴ（シリコンナノチューブ）、又はその組み合わせを含む異なる材料の層として形成される。ゲート酸化物層１０６は、多数の異なるタイプの誘電体材料から形成される。例えば、ある実施形態では、ゲート酸化物層１０６は、二酸化シリコンの層に酸化ハフニウムの層として形成される。他の実施形態では、ゲート酸化物層１０６は、１つ以上の他の誘電体材料により形成される。ある実施形態では、ゲート電極層１０４は、多数の導電性材料で形成される。例えば、ある実施形態では、ゲート電極層１０４は、ポリシリコンで覆われるＴｉＮ（窒化チタン）又はＴａＮ（窒化タンタル）の膜として形成される。しかしながら、他の実施形態では、ゲート電極層１０４は、他の材料でも形成できることを理解されたい。 It is understood that the exemplary finFET transistor 100 shown in FIGS. 1A and 1B is shown as an example and does not represent a limitation on the manner in which the finFET transistors described herein are designed and / or manufactured. I want. More specifically, in certain embodiments, the diffusion fins (eg, 102) are not limited to, but include, but are not limited to, Si (silicon), SiGe (silicon germanium), Ge (germanium), InP (indium phosphide), It is formed as a layer of different materials including CNT (carbon nanotubes), SiNT (silicon nanotubes), or combinations thereof. The gate oxide layer 106 is formed from a number of different types of dielectric materials. For example, in some embodiments, the gate oxide layer 106 is formed as a layer of hafnium oxide on a layer of silicon dioxide. In other embodiments, the gate oxide layer 106 is formed of one or more other dielectric materials. In some embodiments, the gate electrode layer 104 is formed of a number of conductive materials. For example, in one embodiment, the gate electrode layer 104 is formed as a film of TiN (titanium nitride) or TaN (tantalum nitride) covered with polysilicon. However, it should be understood that in other embodiments, the gate electrode layer 104 can be formed of other materials.
又、図１Ｂの規範的な拡散フィン１０２は、縦断面図Ａ−Ａにおいて、基板１０５に対して実質的に垂直に突出する長方形構造体を有するものとして示されているが、半導体チップ上の「製造時(as-fabricated)」状態の拡散フィン１０２は、基板１０５に対して実質的に垂直方向に突出する長方形構造を有してもよいし、そうでなくてもよいことを理解されたい。例えば、ある実施形態では、「製造時」状態の拡散フィン１０２は、縦断面図Ａ−Ａにおいてより三角形又はピラミッド形状であってもよい。図１Ｃは、拡散フィン１０２が縦断面図Ａ−Ａにおいてよりピラミッド形状であるｆｉｎＦＥＴトランジスタ１００の変形例を示す。図１Ｃに示したように、ある実施形態では、基板１０５から上方に延びる拡散フィン１０２の側面は、基板１０５に対して非垂直となるように基板１０５に対してある角度で基板から上方に延びる。又、基板１０５と、基板１０５から上方に延びる拡散フィン１０２の側面との間の非垂直関係は、設計によるものでもよいし、製造の結果でもよいことを理解されたい。 Also, the exemplary diffusion fin 102 of FIG. 1B is shown in the longitudinal section AA as having a rectangular structure that projects substantially perpendicular to the substrate 105, but on the semiconductor chip. It should be understood that the diffusion fins 102 in the “as-fabricated” state may or may not have a rectangular structure that protrudes substantially perpendicular to the substrate 105. . For example, in some embodiments, the “manufactured” state diffusion fins 102 may be more triangular or pyramidal in longitudinal section AA. FIG. 1C shows a modification of the finFET transistor 100 in which the diffusion fins 102 are more pyramidal in the longitudinal section AA. As shown in FIG. 1C, in some embodiments, the side surface of the diffusion fin 102 extending upward from the substrate 105 extends upward from the substrate at an angle with respect to the substrate 105 so as to be non-perpendicular to the substrate 105. . It should also be understood that the non-vertical relationship between the substrate 105 and the side surfaces of the diffusion fins 102 extending upward from the substrate 105 may be by design or may be the result of manufacturing.
更に、ある実施形態では、基板１０５より上の拡散フィン１０２の垂直突出距離は、半導体チップの領域にわたって実質的に等しい。しかしながら、他の実施形態では、ある拡散フィン１０２は、半導体チップの１つ以上の領域にわたって基板１０５より上に多数の異なる垂直突出距離を有するように設計され製造される。ｆｉｎＦＥＴトランジスタ１００のチャンネルエリアは、基板１０５より上の拡散フィン１０２の垂直突出距離の関数であるから、基板１０５より上の拡散フィン１０２の垂直突出距離のそのような変化を使用して、選択されたｆｉｎＦＥＴトランジスタ１００の、半導体チップ上の他のｆｉｎＦＥＴトランジスタに対する駆動強度を調整することができる。１つの例では、拡散フィン１０２の高さの選択的な変化を、製造中に拡散フィン１０２の構造体の選択的なエッチング／オーバーエッチングを通して与えることができる。 Further, in some embodiments, the vertical protrusion distance of the diffusion fins 102 above the substrate 105 is substantially equal across the area of the semiconductor chip. However, in other embodiments, certain diffusion fins 102 are designed and manufactured to have a number of different vertical protrusion distances above the substrate 105 over one or more regions of the semiconductor chip. Since the channel area of the finFET transistor 100 is a function of the vertical protrusion distance of the diffusion fin 102 above the substrate 105, it is selected using such a change in the vertical protrusion distance of the diffusion fin 102 above the substrate 105. In addition, the driving strength of the finFET transistor 100 relative to other finFET transistors on the semiconductor chip can be adjusted. In one example, a selective change in the height of the diffusion fin 102 can be provided through selective etching / overetching of the structure of the diffusion fin 102 during manufacture.
図１Ｄは、本発明のある実施形態により、多数のｆｉｎＦＥＴトランジスタ１００が形成された基板１０５の簡単な縦断面図である。ｆｉｎＦＥＴトランジスタ１００の製造中に、一連のコア１０７が形成されて、各コア１０７に対する側部スペーサ１０９の形成を容易にする。側部スペーサ１０９は、その下に横たわるｆｉｎＦＥＴトランジスタ１００の製造を容易にするためにマスク特徴部として使用される。コア１０７、側部スペーサ１０９、及びｆｉｎＦＥＴトランジスタ１００は、長手方向に平行に延び、即ち図１Ｄの紙面に向かって延びることを理解されたい。コア１０７及び側部スペーサ１０９は、最終的に除去されて、最終的な製造時状態の半導体チップ／装置に現れないようにすることを理解されたい。ｆｉｎＦＥＴトランジスタ１００の互いの相対的な間隔は、コア１０７及び側部スペーサ１０９のサイズ及び間隔の関数である。 FIG. 1D is a simplified vertical cross-sectional view of a substrate 105 on which a number of finFET transistors 100 are formed according to an embodiment of the present invention. During manufacture of the finFET transistor 100, a series of cores 107 are formed to facilitate the formation of side spacers 109 for each core 107. The side spacers 109 are used as mask features to facilitate the manufacture of the underlying finFET transistor 100. It should be understood that the core 107, the side spacer 109, and the finFET transistor 100 extend parallel to the longitudinal direction, i.e., toward the plane of FIG. 1D. It should be understood that the core 107 and side spacers 109 are eventually removed so that they do not appear in the final production state semiconductor chip / device. The relative spacing of the finFET transistors 100 to each other is a function of the size and spacing of the core 107 and the side spacers 109.
図１Ｄは、コア１０７を、巾Ｗｂ及びピッチＰｂを有するものとして示している。又、図１Ｄは、側部スペーサ１０９を、巾Ｗｓを有するものとして示している。ｆｉｎＦＥＴトランジスタ１００は、次いで、フィンピッチＰs１、Ｐs２の別の対を有するものとして特徴付けられ、ここで、Ｐs１は、所与のコア１０７の側部スペーサ１０９間の平均中心線対中心線ピッチであり（Ｐs１は、内部フィンピッチと称され）、そしてＰs２は、隣接配置のコア１０７の隣接側部スペーサ１０９間の平均中心線対中心線ピッチである（Ｐs２は、外部フィンピッチと称される）。コア１０７の巾Ｗｂ、コア１０７のピッチＰｂ、及び側部スペーサ１０９の巾Ｗｓの各々の均一性を仮定すれば、内部フィンピッチＰs１は、コア１０７の巾Ｗｂ及び側部スペーサ１０９の巾Ｗｓの和に等しい。そして、外部フィンピッチＰs２は、コア１０７のピッチＰｂから、コア１０７の巾Ｗｂ及び側部スペーサ１０９の巾Ｗｓの和を差し引いたものに等しい。それ故、内部フィンピッチＰs１及び外部フィンピッチＰs２は、コア１０７のピッチＰｂ、コア１０７の巾Ｗｂ、及び／又は側部スペーサ１０９の巾Ｗｓが各々変化するときに、変化する。従って、所与の「フィンピッチ」とは、所与のフィンピッチの平均を指し、即ちフィンピッチＰｓ＿ａｖｅは、内部フィンピッチＰs１及び外部フィンピッチＰs２の平均に等しく、ここで、内部フィンピッチＰs１及び外部フィンピッチＰs２の各々は、それ自体が平均である。 FIG. 1D shows the core 107 as having a width Wb and a pitch Pb. FIG. 1D also shows the side spacer 109 as having a width Ws. The finFET transistor 100 is then characterized as having another pair of fin pitches Ps1, Ps2, where Ps1 is the average centerline to centerline pitch between the side spacers 109 of a given core 107. Yes (Ps1 is referred to as the internal fin pitch), and Ps2 is the average centerline-to-centerline pitch between adjacent side spacers 109 of adjacently disposed cores 107 (Ps2 is referred to as the external fin pitch) ). Assuming uniformity of the width Wb of the core 107, the pitch Pb of the core 107, and the width Ws of the side spacer 109, the internal fin pitch Ps1 is equal to the width Wb of the core 107 and the width Ws of the side spacer 109. Equal to the sum. The external fin pitch Ps2 is equal to the pitch Pb of the core 107 minus the sum of the width Wb of the core 107 and the width Ws of the side spacer 109. Therefore, the inner fin pitch Ps1 and the outer fin pitch Ps2 change when the pitch Pb of the core 107, the width Wb of the core 107, and / or the width Ws of the side spacer 109 change. Thus, a given “fin pitch” refers to the average of a given fin pitch, ie, the fin pitch Ps_ave is equal to the average of the internal fin pitch Ps1 and the external fin pitch Ps2, where the internal fin pitch Ps1 and Each of the external fin pitches Ps2 is itself an average.
図１Ｅは、本発明のある実施形態により、内部フィンピッチＰs１が外部フィンピッチＰs２に実質的に等しいフィンピッチ関係を示す図である。セル高さＨｃは、平均フィンピッチに、有理数を乗算したもの、即ち整数ｘ及びｙの比を乗算したものに等しく、ここで、ｘは、有理数の分子であり、ｙは、有理数の分母である。内部フィンピッチＰs１と外部フィンピッチＰs２が等しい図１Ｅのケースでは、平均フィンピッチがＰs１及びＰs２の各々に等しい。それ故、セル高さＨｃは、内部フィンピッチＰs１又は外部フィンピッチＰs２に有理数を乗算したものに等しい。有理数の分母（ｙ）は、多数のセルがセル高さＨｃの方向に、即ちフィンの長手方向に垂直な方向に当接的に位置されたとき、フィン対セルの境界間隔の繰り返しを得るために要求されるセルの数を指示することを理解されたい。又、有理数の分子（ｘ）が有理数の分母（ｙ）で均一に割り切れるときは、上部及び下部のセル境界は、内部フィンピッチＰs１及び／又は外部フィンピッチＰs２がセル境界に整列される（インデックスされる）とき、同じフィン対セル境界間隔をもつことができる。 FIG. 1E is a diagram illustrating a fin pitch relationship in which the internal fin pitch Ps1 is substantially equal to the external fin pitch Ps2 according to an embodiment of the present invention. The cell height Hc is equal to the average fin pitch multiplied by a rational number, ie, the ratio of the integers x and y, where x is the rational numerator and y is the rational denominator. is there. In the case of FIG. 1E where the internal fin pitch Ps1 and the external fin pitch Ps2 are equal, the average fin pitch is equal to each of Ps1 and Ps2. Therefore, the cell height Hc is equal to the internal fin pitch Ps1 or the external fin pitch Ps2 multiplied by a rational number. The rational denominator (y) is used to obtain a repetition of the fin-to-cell boundary spacing when a large number of cells are positioned abuttingly in the direction of the cell height Hc, ie in the direction perpendicular to the longitudinal direction of the fin. It should be understood that it indicates the number of cells required. Also, when the rational numerator (x) is evenly divisible by the rational denominator (y), the upper and lower cell boundaries are aligned with the cell boundary (index) by the internal fin pitch Ps1 and / or the external fin pitch Ps2. Can have the same fin-to-cell boundary spacing.
図１Ｆは、本発明のある実施形態により、有理数の分母（ｙ）が２である図１Ｅのフィンピッチ関係図の変形例を示す。それ故、図１Ｆにおいて、フィン対セル境界間隔は、２つのセル高さＨｃごとに繰り返される。又、図１Ｆの例では、有理数の分子（ｘ）は、有理数の分母（ｙ）で均一に割り切れない。それ故、上部及び下部のフィン対セル境界間隔は、内部フィンピッチＰs１及び／又は外部フィンピッチＰs２がセル境界に整列される（インデックスされる）ときに、異なるものとなる。 FIG. 1F shows a variation of the fin pitch relationship diagram of FIG. 1E with a rational denominator (y) of 2, according to an embodiment of the present invention. Therefore, in FIG. 1F, the fin-to-cell boundary spacing is repeated every two cell heights Hc. In the example of FIG. 1F, the rational number numerator (x) is not evenly divisible by the rational number denominator (y). Therefore, the upper and lower fin-to-cell boundary spacing will be different when the inner fin pitch Ps1 and / or the outer fin pitch Ps2 is aligned (indexed) to the cell boundary.
図１Ｇは、本発明のある実施形態により、有理数の分母（ｙ）が３である図１Ｅのフィンピッチ関係図の変形例を示す。それ故、図１Ｇにおいて、フィン対セル境界間隔は、３つのセル高さＨｃごとに繰り返される。又、図１Ｇの例では、有理数の分子（ｘ）は、有理数の分母（ｙ）で均一に割り切れない。それ故、上部及び下部のフィン対セル境界間隔は、内部フィンピッチＰs１及び／又は外部フィンピッチＰs２がセル境界に整列される（インデックスされる）ときに、異なるものとなる。有理数は、セル高さＨｃの方向の望ましいフィン対セル境界間隔繰り返し頻度及び／又は望ましいフィン対セル境界間隔仕様を得るのに必要な仕方で定義できることが明らかである。 FIG. 1G shows a variation of the fin pitch relationship diagram of FIG. 1E with a rational denominator (y) of 3, according to an embodiment of the present invention. Therefore, in FIG. 1G, the fin-to-cell boundary spacing is repeated every three cell heights Hc. In the example of FIG. 1G, the rational number numerator (x) is not evenly divisible by the rational number denominator (y). Therefore, the upper and lower fin-to-cell boundary spacing will be different when the inner fin pitch Ps1 and / or the outer fin pitch Ps2 is aligned (indexed) to the cell boundary. It is clear that rational numbers can be defined in the manner necessary to obtain the desired fin-to-cell boundary spacing repeat frequency and / or the desired fin-to-cell boundary spacing specification in the direction of cell height Hc.
図１Ｈは、本発明のある実施形態により、内部フィンピッチＰs１と外部フィンピッチＰs２が異なる図１Ｅのフィンピッチ関係図の一般的な形態を示す。この例では、外部フィンピッチＰs２は、内部フィンピッチＰs１より大きい。セル高さＨｃは、ｘ及びｙを整数とすれば、平均フィンピッチＰｓ＿ａｖｅに有理数（ｘ／ｙ）を乗算したものに等しいことを理解されたい。又、整数ｙは、セル高さＨｃの方向におけるフィン対セル境界間隔繰り返し頻度を指示することを理解されたい。又、上部及び下部のフィン対セル境界間隔は、有理数（ｘ／ｙ）が整数値に減少したとき、即ちｘがｙで均一に割り切れるとき、互いに等しくなることを理解されたい。有理数（ｘ／ｙ）が整数値に減少しない場合には、所与のセルの異なるフィン位相変化がセルライブラリにおいて定義され、各フィン位相変化は、所与のセルに対して考えられる異なるフィン対セル境界間隔関係に対応する。又、所与のセルに対して考えられるフィン位相変化の数は、数学的に最も減少した形態での有理数（ｘ／ｙ）の分母（ｙ）に等しい。 FIG. 1H illustrates a general form of the fin pitch relationship diagram of FIG. 1E where the internal fin pitch Ps1 and the external fin pitch Ps2 are different, according to an embodiment of the present invention. In this example, the external fin pitch Ps2 is larger than the internal fin pitch Ps1. It should be understood that the cell height Hc is equal to the average fin pitch Ps_ave multiplied by a rational number (x / y), where x and y are integers. It should also be understood that the integer y indicates the fin-to-cell boundary spacing repetition frequency in the direction of cell height Hc. It should also be understood that the upper and lower fin-to-cell boundary spacings are equal to each other when the rational number (x / y) is reduced to an integer value, that is, when x is evenly divisible by y. If the rational number (x / y) does not decrease to an integer value, a different fin phase change for a given cell is defined in the cell library, and each fin phase change is considered for a different fin pair considered for a given cell. Corresponds to the cell boundary spacing relationship. Also, the number of possible fin phase changes for a given cell is equal to the denominator (y) of the rational number (x / y) in the most mathematically reduced form.
上述したように、図１Ｈは、本発明のある実施形態による２つの異なる拡散フィンピッチＰs１及びＰs２の使用を示す。より詳細には、図１Ｈにおいて、隣接配置の拡散フィン構造体の１つおきの対は、小さいピッチＰs１に従って配置される。ある実施形態では、大きい拡散フィンピッチＰs２は、約８０ナノメータ（ｎｍ）であり、そして小さい拡散フィンピッチＰs１は、約６０ｎｍである。しかしながら、他の実施形態では、小さい拡散フィンピッチＰs１は、いかなるサイズでもよく、そして大きい拡散フィンピッチＰs２も、いかなるサイズでもよいことを理解されたい。ある実施形態では、所与のセル又はブロック内に３つ以上の拡散フィンピッチを使用できることを理解されたい。更に、ある実施形態では、所与のセル又はブロック内に単一の拡散フィンピッチを使用してもよい。又、半導体装置の層、又はその一部分を、拡散フィンピッチに関して、ここに述べるものと同様に形成できることも理解されたい。例えば、半導体装置のローカル相互接続層又は高レベル相互接続層、或いはその一部分は、拡散フィンピッチに関してここに述べるものと同様に１つ以上の対応ピッチで形成される相互接続導電性構造体を含む。 As mentioned above, FIG. 1H illustrates the use of two different diffusion fin pitches Ps1 and Ps2 according to an embodiment of the present invention. More specifically, in FIG. 1H, every other pair of adjacently arranged diffusion fin structures is arranged according to a small pitch Ps1. In some embodiments, the large diffusion fin pitch Ps2 is about 80 nanometers (nm) and the small diffusion fin pitch Ps1 is about 60 nm. However, it should be understood that in other embodiments, the small diffusion fin pitch Ps1 can be any size and the large diffusion fin pitch Ps2 can be any size. It should be understood that in some embodiments, more than two diffusion fin pitches can be used within a given cell or block. Further, in some embodiments, a single diffusion fin pitch may be used within a given cell or block. It should also be understood that the layers of the semiconductor device, or portions thereof, can be formed in the same manner as described herein with respect to the diffusion fin pitch. For example, the local interconnect layer or high level interconnect layer of a semiconductor device, or a portion thereof, includes interconnect conductive structures formed at one or more corresponding pitches as described herein with respect to the diffusion fin pitch. .
トランジスタのスケーリングは、ゲート酸化物の制限及び／又はソース／ドレイン漏洩スケーリングの問題のために４５ナノメータ（ｎｍ）臨界寸法以下に低下した。ｆｉｎＦＥＴトランジスタは、ｆｉｎＦＥＴトランジスタのチャンネルを３つの側面からコントロールすることによりこれらの問題を軽減する。ｆｉｎＦＥＴトランジスタのチャンネルの電界の増加は、Ｉオン（駆動電流）とＩオフ（サブスレッシュホールド漏洩電流）との間の関係を改善する。ｆｉｎＦＥＴトランジスタは、２２ｎｍ臨界寸法以下で使用される。しかしながら、それらの垂直方向の突出のために、ｆｉｎＦＥＴトランジスタは、種々の回路レイアウトにおける配置に制約を生じさせる。例えば、他の制約の中でも、必要なｆｉｎＦＥＴ対ｆｉｎＦＥＴ最小間隔及び／又は必要なｆｉｎＦＥＴ対ｆｉｎＦＥＴ最小ピッチがある。レイアウトスケーリングを補足する仕方でｆｉｎＦＥＴトランジスタを使用するセルレイアウトの実施形態についてここに開示する。 Transistor scaling has dropped below the 45 nanometer (nm) critical dimension due to gate oxide limitations and / or source / drain leakage scaling issues. The finFET transistor alleviates these problems by controlling the channel of the finFET transistor from three sides. Increasing the electric field in the finFET transistor channel improves the relationship between I on (drive current) and I off (subthreshold leakage current). The finFET transistor is used below the 22 nm critical dimension. However, due to their vertical protrusion, finFET transistors place constraints on placement in various circuit layouts. For example, among other constraints, there is a required finFET-to-finFET minimum spacing and / or a required finFET-to-finFET minimum pitch. Disclosed herein is an embodiment of a cell layout that uses finFET transistors in a manner that complements layout scaling.
ここに述べるセルは、ロジック機能の抽象概念を表わすもので、ロジック機能を実施するための低レベル集積回路レイアウトをカプセル化するものである。所与のロジック機能は、多数のセル変形例で表わすことができ、セル変形例は、特徴部のサイズ、性能、及びプロセス補償技術（ＰＣＴ）処理により区別されることを理解されたい。例えば、所与のロジック機能の多数のセル変形例は、電力消費、信号タイミング、電流漏洩チップエリア、ＯＰＣ（光学的接近修正）、ＲＥＴ（レチクル改善技術）、等により区別される。又、各セルの記述は、セルのロジック機能を実施するために要求されることであるが、チップの関連垂直列内におけるチップの各レベル（又は層）でのセルのレイアウトを含むことも理解されたい。より詳細には、セルの記述は、基板レベルから特定の相互接続レベルを通して上方に延びるチップの各レベルにおけるセルのレイアウトを含む。 The cells described herein represent an abstraction of logic functions and encapsulate a low level integrated circuit layout for performing the logic functions. It should be understood that a given logic function can be represented by a number of cell variations, which are distinguished by feature size, performance, and process compensation technology (PCT) processing. For example, many cell variants of a given logic function are distinguished by power consumption, signal timing, current leakage chip area, OPC (optical proximity correction), RET (reticle improvement technology), and so on. It is also understood that the description of each cell is required to implement the logic function of the cell, but includes the layout of the cell at each level (or layer) of the chip within the relevant vertical column of the chip. I want to be. More specifically, the cell description includes a layout of cells at each level of the chip that extends upward from the substrate level through a particular interconnect level.
図２Ａは、本発明のある実施形態によるｆｉｎＦＥＴトランジスタを組み込んだ規範的セルレイアウトを示す。このセルレイアウトは、ｆｉｎＦＥＴトランジスタ及び関連接続部のその後の形成に対して多数の拡散フィン２０１Ａ／２０１Ｂが画成されるところの拡散レベルを含む。ある実施形態では、描写時のレイアウト状態において、拡散フィン２０１Ａ／２０１Ｂは、リニアな形状である。拡散フィン２０１Ａ／２０１Ｂは、互いに平行に配向され、それらの長さが第１方向（ｘ）に延びると共に、それらの巾がその第１方向（ｘ）に垂直な第２方向（ｙ）に延びるようにされる。 FIG. 2A illustrates an example cell layout incorporating a finFET transistor according to an embodiment of the present invention. This cell layout includes a diffusion level where a number of diffusion fins 201A / 201B are defined for subsequent formation of finFET transistors and associated connections. In an embodiment, the diffusion fins 201A / 201B have a linear shape in the layout state at the time of drawing. The diffusion fins 201A / 201B are oriented parallel to each other, their lengths extend in the first direction (x), and their widths extend in a second direction (y) perpendicular to the first direction (x). To be done.
ある実施形態では、図２Ａに示すように、拡散フィン２０１Ａ／２０１Ｂは、第２方向（ｙ）に測定して、固定の長手中心線対長手中心線ピッチ２０３に従って配置される。この実施形態では、拡散フィン２０１Ａ／２０１Ｂのピッチ２０３は、第２方向（ｙ）に測定して、セルの高さに関連付けられ、セル境界を横切って拡散フィンピッチ２０３が続くようにされる。図２Ａにおいて、セルの当接縁は、拡散フィン２０１Ａ／２０１Ｂに平行に延びるセル境界を表わす。ある実施形態では、多数の隣接セルのための拡散フィンは、共通のグローバルな拡散フィンピッチに従って配置され、これにより、多数のセルにおける拡散フィンのチップレベル製造を容易にする。 In some embodiments, as shown in FIG. 2A, the diffusion fins 201A / 201B are arranged according to a fixed longitudinal centerline to longitudinal centerline pitch 203 as measured in the second direction (y). In this embodiment, the pitch 203 of the diffusion fins 201A / 201B is measured in the second direction (y) and is related to the cell height such that the diffusion fin pitch 203 continues across the cell boundary. In FIG. 2A, the abutment edge of the cell represents a cell boundary extending parallel to the diffusion fins 201A / 201B. In some embodiments, the diffusion fins for multiple neighboring cells are arranged according to a common global diffusion fin pitch, thereby facilitating chip-level manufacturing of the diffusion fins in multiple cells.
他の実施形態では、所与のセル内に又はセルの集合間に多数の拡散フィンピッチが使用されることを理解されたい。例えば、図２Ｈは、本発明のある実施形態により２つの異なる拡散フィンピッチ２０３及び２０５が使用される図２Ａのセルの変形例を示す。ある実施形態では、拡散フィン２０１Ａ／２０１Ｂは、１つ以上の長手方向中心線対長手方向中心線ピッチに従って配置されるか、或いは長手方向中心線対長手方向中心線間隔に関して制約のない仕方で配置されることを理解されたい。又、ある実施形態では、拡散フィン２０１Ａ／２０１Ｂは、所与のピッチに従って配置され、そしてあるピッチ位置は、拡散フィン配置に関して空きである。更に、ある実施形態では、拡散フィンは、セル内の所与の拡散フィンピッチ位置に端−端形態で離間配置される。 It should be understood that in other embodiments, multiple diffusion fin pitches are used within a given cell or between sets of cells. For example, FIG. 2H shows a variation of the cell of FIG. 2A in which two different diffusion fin pitches 203 and 205 are used in accordance with an embodiment of the present invention. In certain embodiments, the diffusion fins 201A / 201B are arranged according to one or more longitudinal centerlines to longitudinal centerline pitch, or arranged in an unconstrained manner with respect to longitudinal centerlines to longitudinal centerline spacing. Please understand that. Also, in some embodiments, the diffusion fins 201A / 201B are arranged according to a given pitch, and certain pitch positions are vacant with respect to the diffusion fin arrangement. Further, in some embodiments, the diffusion fins are spaced in an end-to-end configuration at a given diffusion fin pitch location within the cell.
ここに提示する各図において、各拡散フィン、例えば、図２Ａの拡散フィン２０１Ａ／２０１Ｂは、ｎ型拡散材料又はｐ型拡散材料のいずれかである。又、特定セル実施に基づいて、拡散フィンの材料のタイプは、異なるセルロジック機能を得るように交換される。それ故、ｔｙｐｅ１＿ｄｉｆｆ及びｔｙｐｅ２＿ｄｉｆｆという表記は、図において、拡散フィンのための異なる材料タイプを表わすために使用される。例えば、ｔｙｐｅ１＿ｄｉｆｆ材料がｎ型材料である場合には、ｔｙｐｅ２＿ｄｉｆｆ材料は、ｐ型材料であり、その逆のことも言える。 In each of the figures presented here, each diffusion fin, for example, diffusion fin 201A / 201B in FIG. 2A, is either an n-type diffusion material or a p-type diffusion material. Also, based on the specific cell implementation, the type of diffusion fin material is exchanged to obtain different cell logic functions. Therefore, the notation type1_diff and type2_diff are used in the figure to represent different material types for the diffusion fins. For example, if the type1_diff material is an n-type material, the type2_diff material is a p-type material, and vice versa.
又、セルレイアウトは、多数のリニア形状のゲート電極構造体２０７も含む。リニア形状のゲート電極構造体２０７は、拡散フィン２０１Ａ／２０１Ｂに対して実質的に垂直の方向、即ち第２方向（ｙ）に延びる。製造されたとき、リニア形状のゲート電極構造体２０７は、拡散フィン２０１Ａ／２０１Ｂを取り巻き、ｆｉｎＦＥＴトランジスタのゲート電極を形成する。拡散フィン２０１Ａ／２０１Ｂ間に適当なゲート酸化物材料が配置され、即ち位置／配置され、そしてその上にゲート電極構造体２０７が形成される。 The cell layout also includes a number of linear gate electrode structures 207. The linear gate electrode structure 207 extends in a direction substantially perpendicular to the diffusion fins 201A / 201B, that is, in the second direction (y). When manufactured, the linear gate electrode structure 207 surrounds the diffusion fins 201A / 201B and forms the gate electrode of the finFET transistor. A suitable gate oxide material is placed, i.e. located / placed, between the diffusion fins 201A / 201B and a gate electrode structure 207 is formed thereon.
ある実施形態では、リニア形状のゲート電極構造体２０７は、隣接して位置するゲート電極構造体２０７の長手方向中心線間で第１方向（ｘ）に測定して、固定ゲートピッチ２０９に従って配置される。ある実施形態では、ゲートピッチ２０９は、第１方向（ｘ）に測定してセル巾に関連付けられ、セル境界を横切ってゲートピッチが続くようにされる。それ故、ある実施形態では、多数の隣接セルのためのゲート電極構造体２０７は、共通のグローバルなゲートピッチに従って配置され、多数のセルにおけるリニア形状のゲート電極構造体２０７のチップレベル製造を容易にする。 In some embodiments, the linear gate electrode structures 207 are arranged according to a fixed gate pitch 209, measured in a first direction (x) between the longitudinal centerlines of adjacent gate electrode structures 207. The In some embodiments, the gate pitch 209 is related to the cell width as measured in the first direction (x) such that the gate pitch continues across the cell boundary. Thus, in some embodiments, the gate electrode structures 207 for multiple adjacent cells are arranged according to a common global gate pitch, facilitating chip level manufacturing of the linear shaped gate electrode structures 207 in multiple cells. To.
所与のセルにおけるゲートピッチ位置の幾つかは、ゲート電極構造体２０７により占有され、一方、所与のセルにおける他のゲートピッチ位置は、空のままであることを理解されたい。又、多数のゲート電極構造体２０７は、所与のセル内のゲート電極ピッチ位置のいずれかに沿って端−端形態で離間配置されることを理解されたい。更に、ある実施形態では、ゲート電極構造体２０７は、１つ以上のゲートピッチに従って配置されるか、又はゲートピッチに関して制約のない仕方で配置されることを理解されたい。 It should be understood that some of the gate pitch positions in a given cell are occupied by the gate electrode structure 207, while other gate pitch positions in a given cell remain empty. It should also be appreciated that multiple gate electrode structures 207 are spaced apart in an end-to-end configuration along any of the gate electrode pitch positions within a given cell. Furthermore, it should be understood that in certain embodiments, the gate electrode structures 207 are arranged according to one or more gate pitches or in an unconstrained manner with respect to the gate pitch.
又、セルレイアウトは、多数の水平のリニア形状のローカル相互接続構造体（ｌｉｈ）２１１、及び／又は多数の垂直のリニア形状のローカル相互接続構造体（ｌｉｖ）２１３も含む。垂直のローカル相互接続構造体２１３は、ゲート電極構造体２０７に平行に向けられる。水平のローカル相互接続構造体２１１は、拡散フィン２０１Ａ／２０１Ｂに平行に向けられる。ある実施形態では、垂直のローカル相互接続構造体２１３の配置は、ゲート電極構造体２０７の配置からゲートピッチの半分だけ位相ずれするように定義される。従って、この実施形態では、各垂直のローカル相互接続構造体２１３は、隣接するゲート電極構造体２０７がゲートピッチで位置されるときにその隣接するゲート電極構造体２０７間の中心に配置される。それ故、この実施形態では、隣接配置される垂直のローカル相互接続構造体２１３は、その中心対中心間隔がローカルゲートピッチ又はグローバルゲートピッチに等しく、ここで、ローカルゲートピッチは所与のセル内に適用され、そしてグローバルゲートピッチは、多数のセルを横切って適用される。 The cell layout also includes a number of horizontal linear shaped local interconnect structures (lih) 211 and / or a number of vertical linear shaped local interconnect structures (lib) 213. The vertical local interconnect structure 213 is oriented parallel to the gate electrode structure 207. The horizontal local interconnect structure 211 is oriented parallel to the diffusion fins 201A / 201B. In one embodiment, the vertical local interconnect structure 213 placement is defined to be out of phase by half the gate pitch from the gate electrode structure 207 placement. Thus, in this embodiment, each vertical local interconnect structure 213 is located in the center between adjacent gate electrode structures 207 when adjacent gate electrode structures 207 are positioned at the gate pitch. Thus, in this embodiment, the vertically disposed vertical local interconnect structures 213 have a center-to-center spacing equal to the local gate pitch or global gate pitch, where the local gate pitch is within a given cell. The global gate pitch is applied across multiple cells.
ある実施形態では、水平のローカル相互接続構造体２１１の配置は、拡散フィン２０１Ａ／２０１Ｂの配置から拡散フィンピッチの半分だけ位相ずれするように定義される。従って、この実施形態では、水平のローカル相互接続構造体２１１は、隣接する拡散フィン２０１Ａ／２０１Ｂが拡散フィンピッチで位置されるときに隣接する拡散フィン２０１Ａ／２０１Ｂ間の中心に配置される。それ故、この実施形態では、隣接配置される水平のローカル相互接続構造体２１１は、その中心対中心間隔がローカル拡散フィンピッチ又はグローバル拡散フィンピッチに等しく、ここで、ローカル拡散フィンピッチは所与のセル内に適用され、そしてグローバル拡散フィンピッチは、多数のセルを横切って適用される。 In some embodiments, the arrangement of horizontal local interconnect structures 211 is defined to be out of phase by half the diffusion fin pitch from the arrangement of diffusion fins 201A / 201B. Thus, in this embodiment, the horizontal local interconnect structure 211 is located at the center between adjacent diffusion fins 201A / 201B when adjacent diffusion fins 201A / 201B are positioned at the diffusion fin pitch. Thus, in this embodiment, the horizontally disposed horizontal interconnect structure 211 adjacently disposed has its center-to-center spacing equal to the local diffusion fin pitch or the global diffusion fin pitch, where the local diffusion fin pitch is a given The global diffusion fin pitch is applied across multiple cells.
ある実施形態では、セルレイアウトは、多数のリニア形状の金属１（ｍｅｔ１）相互接続構造体２１５も含む。ｍｅｔ１相互接続構造体２１５は、拡散フィン２０１Ａ／２０１Ｂに平行に且つゲート電極構造体２０７に垂直に向けられる。ある実施形態では、ｍｅｔ１相互接続構造体２１５の配置は、拡散フィン２０１Ａ／２０１Ｂの配置から拡散フィンピッチの半分だけ位相ずれするように定義される。従って、この実施形態では、各ｍｅｔ１相互接続構造体２１５は、その隣接する拡散フィンが拡散フィンピッチで位置されたときは、高いチップレベル内にあっても、その隣接する拡散フィン間の中心に配置される。それ故、この実施形態では、隣接配置のｍｅｔ１相互接続構造体２１５は、その中心対中心間隔がローカル拡散フィンピッチ又はグローバル拡散フィンピッチに等しく、ここで、ローカル拡散フィンピッチは所与のセル内に適用され、そしてグローバル拡散フィンピッチは、多数のセルを横切って適用される。ある実施形態では、ｍｅｔ１相互接続構造体２１５のピッチ、ひいては、拡散トラックのピッチは、単一露出のリソグラフィー限界、例えば、１９３ｎｍ波長光及び１．３５ＮＡでは８０ｎｍにセットされる。この実施形態では、ｍｅｔ１相互接続構造体２１５を製造するのに、二重露出リソグラフィー、即ちマルチパターン化が要求されることはない。他の実施形態では、拡散フィン２０１Ａ／２０１Ｂに垂直に且つゲート電極構造体２０７に平行に向けられたｍｅｔ１相互接続構造体２１５を使用できることを理解されたい。 In some embodiments, the cell layout also includes a number of linear shaped metal 1 (met1) interconnect structures 215. The met1 interconnect structure 215 is oriented parallel to the diffusion fins 201A / 201B and perpendicular to the gate electrode structure 207. In one embodiment, the arrangement of met1 interconnect structures 215 is defined to be out of phase by half the diffusion fin pitch from the arrangement of diffusion fins 201A / 201B. Thus, in this embodiment, each met1 interconnect structure 215 is centered between its adjacent diffusion fins, even when within its high chip level, when its adjacent diffusion fins are positioned at the diffusion fin pitch. Be placed. Thus, in this embodiment, the adjacently located met1 interconnect structure 215 has a center-to-center spacing equal to the local or global diffusion fin pitch, where the local diffusion fin pitch is within a given cell. And a global diffusion fin pitch is applied across multiple cells. In some embodiments, the pitch of met1 interconnect structure 215, and thus the pitch of the diffusion track, is set to a single exposure lithography limit, eg, 80 nm for 193 nm wavelength light and 1.35 NA. In this embodiment, double exposure lithography, i.e., multi-patterning, is not required to produce the met1 interconnect structure 215. It should be understood that in other embodiments, a met1 interconnect structure 215 oriented perpendicular to the diffusion fins 201A / 201B and parallel to the gate electrode structure 207 may be used.
又、セルレイアウトは、種々のｍｅｔ１相互接続構造体２１５を種々のローカル相互接続構造体２１１／２１３及びゲート電極構造体２０７に接続して、セルのロジック機能を実施するために必要に応じて電気的接続を種々のｆｉｎＦＥＴトランジスタ間に与えるように画成された多数の接触部２１７も含む。ある実施形態では、接触部２１７は、単一露出リソグラフィー限界を満足するように画成される。例えば、ある実施形態では、接触部２１７が接続されるレイアウト特徴部は、接触部２１７の単一露出製造を可能にするに充分なほど分離される。例えば、ｍｅｔ１相互接続構造体２１５は、接触部２１７を受け入れる線端が、これも接触部２１７を受け入れる隣接するｍｅｔ１相互接続構造体２１５の線端から充分に離間されて、接触部２１７間の空間的接近性が接触部２１７の単一露出リソグラフィーを可能にするに充分なほど大きくなるように、画成される。ある実施形態では、隣接する接触部２１７が、ゲートピッチの少なくとも１．５倍、互いに分離される。二重露出リソグラフィーの線端カット及びそれに関連した経費増加は、ｍｅｔ１相互接続構造体２１５の対向線端を充分に分離させることで排除できることが明らかである。金属層における接触部の分離及び線端の分離は、ある実施形態では、製造プロセス中になされる選択に基づき、互いに独立したものであることを理解されたい。 The cell layout also connects various met1 interconnect structures 215 to various local interconnect structures 211/213 and gate electrode structures 207 as needed to implement the logic function of the cell. It also includes a number of contacts 217 that are defined to provide a general connection between the various finFET transistors. In some embodiments, contact 217 is defined to satisfy single exposure lithography limits. For example, in some embodiments, the layout features to which the contacts 217 are connected are separated enough to allow single exposure manufacturing of the contacts 217. For example, the met1 interconnect structure 215 has a line end that receives the contact portion 217 sufficiently spaced from a line end of an adjacent met1 interconnect structure 215 that also receives the contact portion 217, so that the space between the contact portions 217 is sufficient. The proximity is defined to be large enough to allow single exposure lithography of the contact 217. In some embodiments, adjacent contacts 217 are separated from each other by at least 1.5 times the gate pitch. It is clear that double end lithography line end cuts and associated cost increases can be eliminated by sufficiently separating the opposing line ends of the met1 interconnect structure 215. It should be understood that the contact separation and line end separation in the metal layer are, in one embodiment, independent of each other based on choices made during the manufacturing process.
ある実施形態では、セルレイアウトは、多数のリニア形状の金属２（ｍｅｔ２）相互接続構造体２１９も含む。ｍｅｔ２相互接続構造体２１９は、ゲート電極構造体２０７に平行に且つ拡散フィン２０１Ａ／２０１Ｂに垂直に向けられる。ｍｅｔ２相互接続構造体２１９は、セルのロジック機能を実施するために、必要に応じて、ビア１構造体（ｖ１）２２１によりｍｅｔ１相互接続構造体２１５に物理的に接続される。図２Ａの規範的なセルは、ゲート電極構造体２０７に垂直に長手方向に延びるｍｅｔ１相互接続構造体２１９、及びゲート電極構造体２０７に平行に長手方向に延びるｍｅｔ２相互接続構造体２１９を示しているが、他の実施形態では、ｍｅｔ１相互接続構造体２１９及びｍｅｔ２相互接続構造体２１９は、ゲート電極構造体２０７に対してどの方向に延びるようにも画成できることを理解されたい。他の実施形態では、ゲート電極構造体２０７に垂直に且つ拡散フィン２０１Ａ／２０１Ｂに平行に向けられたｍｅｔ２相互接続構造体２１９を使用できることを理解されたい。 In some embodiments, the cell layout also includes a number of linear shaped metal 2 (met 2) interconnect structures 219. The met2 interconnect structure 219 is oriented parallel to the gate electrode structure 207 and perpendicular to the diffusion fins 201A / 201B. The met2 interconnect structure 219 is physically connected to the met1 interconnect structure 215 by the via 1 structure (v1) 221 as necessary to perform the logic function of the cell. The exemplary cell of FIG. 2A shows a met1 interconnect structure 219 extending longitudinally perpendicular to the gate electrode structure 207 and a met2 interconnect structure 219 extending longitudinally parallel to the gate electrode structure 207. However, it should be understood that in other embodiments, met1 interconnect structure 219 and met2 interconnect structure 219 may be defined to extend in any direction relative to gate electrode structure 207. It should be understood that in other embodiments, a met2 interconnect structure 219 oriented perpendicular to the gate electrode structure 207 and parallel to the diffusion fins 201A / 201B can be used.
図２Ａのセルは、実質的に整列された入力ゲート電極、即ち方向（ｙ）に共同整列される中心の３つのゲート電極構造体２０７を有するマルチ入力ロジックゲートを表わしている。タイプ１及びタイプ２の拡散フィンへの拡散材料タイプの整列に基づき、図２Ａのセルは、異なるロジック機能をもつことができる。例えば、図２Ｄは、拡散フィン２０１Ａがｎ型拡散材料で形成され且つ拡散フィン２０１Ｂがｐ型拡散材料で形成された図２Ａのレイアウトを示す。図２Ｄのレイアウトは、２入力ＮＡＮＤゲートのものである。図２Ｂは、図２Ｄの２入力ＮＡＮＤ構成に対応する回路図である。図２Ｅは、拡散フィン２０１Ａがｐ型拡散材料で形成され且つ拡散フィン２０１Ｂがｎ型拡散材料で形成された図２Ａのレイアウトを示す。図２Ｅのレイアウトは、２入力ＮＯＲゲートのものである。図２Ｃは、図２Ｅの２入力ＮＯＲ構成に対応する回路図である。図２Ｂ−２Ｅにおいて、Ｐ１及びＰ２の各々は、各ｐ型トランジスタ（例えば、ＰＭＯＳトランジスタ）を識別し、Ｎ１及びＮ２の各々は、各ｎ型トランジスタ（例えば、ＮＭＯＳトランジスタ）を識別し、Ａ及びＢの各々は、各入力ノードを識別し、そしてＱは、出力ノードを識別する。他の図にも、ｐ型トランジスタ、ｎ型トランジスタ、入力ノード、及び出力ノードに対する同様の表記が使用されることを理解されたい。 The cell of FIG. 2A represents a multi-input logic gate having a substantially aligned input gate electrode, ie, a central three gate electrode structure 207 co-aligned in direction (y). Based on the alignment of the diffusing material type to the Type 1 and Type 2 diffusion fins, the cell of FIG. 2A can have different logic functions. For example, FIG. 2D shows the layout of FIG. 2A in which diffusion fins 201A are formed of n-type diffusion material and diffusion fins 201B are formed of p-type diffusion material. The layout of FIG. 2D is that of a 2-input NAND gate. 2B is a circuit diagram corresponding to the 2-input NAND configuration of FIG. 2D. FIG. 2E shows the layout of FIG. 2A where diffusion fins 201A are formed of p-type diffusion material and diffusion fins 201B are formed of n-type diffusion material. The layout of FIG. 2E is that of a 2-input NOR gate. FIG. 2C is a circuit diagram corresponding to the two-input NOR configuration of FIG. 2E. 2B-2E, each of P1 and P2 identifies a respective p-type transistor (eg, PMOS transistor), each of N1 and N2 identifies a respective n-type transistor (eg, NMOS transistor), and A and Each of B identifies each input node and Q identifies an output node. It should be understood that similar notations for p-type transistors, n-type transistors, input nodes, and output nodes are used in other figures.
以上に基づき、所与のセルレイアウトのロジック機能は、拡散フィンの材料のタイプを入れ替えることで変更できることが明らかであろう。それ故、ここに提示する各セルレイアウトに対して、拡散フィンへのｎ型及びｐ型材料の指定に基づいて多数のロジック機能を表現できることを理解されたい。 Based on the above, it will be apparent that the logic function of a given cell layout can be changed by changing the material type of the diffusion fins. Therefore, it should be understood that for each cell layout presented here, a number of logic functions can be represented based on the designation of n-type and p-type materials for the diffusion fins.
図３から７及び図１１から２９は、本発明のある実施形態による図２Ａのレイアウトの変形例を示す。それ故、図３から７及び図１１から２９に示されたセルの各々は、ｔｙｐｅ１＿ｄｉｆｆ及びｔｙｐｅ２＿ｄｉｆｆ拡散フィンへのｎ型及びｐ型材料の指定に基づいて、２入力ＮＡＮＤゲート又は２入力ＮＯＲゲートのいずれかを表わす。図２Ａから７及び図１１から２９に示されたセルレイアウトの各々は、次の特徴部を有する。
●全ての入力電極が実質的に整列されたマルチ入力ロジックゲート、
●ローカル拡散フィン層電源、
●グローバル高レベル相互接続部電源、及び
●ゲート電極を垂直ローカル相互接続部に接続するのに使用され、且つ接触部の配置に大きな融通性を可能にすることで接触層の製造を改善する上で役立つ水平相互接続部。
FIGS. 3-7 and FIGS. 11-29 show variations of the layout of FIG. 2A according to some embodiments of the invention. Therefore, each of the cells shown in FIGS. 3-7 and FIGS. 11-29 is a 2-input NAND gate or 2-input NOR gate based on the designation of n-type and p-type materials for the type1_diff and type2_diff diffusion fins. Represents either. Each of the cell layouts shown in FIGS. 2A-7 and 11-29 has the following features.
● Multi-input logic gate with all input electrodes substantially aligned,
● Local diffusion fin layer power supply,
● Global high-level interconnect power supply, and ● Used to connect gate electrodes to vertical local interconnects and improve contact layer manufacturing by allowing great flexibility in contact placement. Horizontal interconnect useful in.
図２Ａから７及び図１１から２９のセルレイアウトの各々は、同じロジック機能の異なる実施を示すことが明らかである。図２Ａのレイアウトは、次の特徴を有する。
●２つ以上の入力のためのゲート電極で、そのゲート電極は実質的に整列される、
●同じ拡散タイプの拡散フィン間に配置されたゲート電極端線スペース、
●同じ拡散タイプの拡散フィン間のゲート電極接触部、
●セルのローカル相互接続部へのローカル電源に使用されるｔｙｐｅ１＿ｄｉｆｆ及びｔｙｐｅ２＿ｄｉｆｆ拡散フィンであって、ｍｅｔ１が高レベル相互接続部（グローバル）電源に使用され、ローカル及びグローバルの両電源が当接セルと共有されるもの、
●ローカルレベルでセルへ電流を供給し、且つマルチチップ電源戦略をサポートするために既定の間隔で高レベル相互接続部、例えば、ｍｅｔ１に接続できるｔｙｐｅ１＿ｄｉｆｆ及びｔｙｐｅ２＿ｄｉｆｆの拡散フィン、
●ゲート電極に接続するための水平ローカル相互接続部の使用、及び
●垂直ローカル相互接続層をゲート電極層に接続し、ゲート電極接触部の位置をシフトして、接触部マスクパターンの融通性を高めるように働き、潜在的なリソグラフィーの問題を緩和するのに使用できる実質的に水平なローカル相互接続部。
It is clear that each of the cell layouts of FIGS. 2A-7 and FIGS. 11-29 show different implementations of the same logic function. The layout of FIG. 2A has the following features.
A gate electrode for two or more inputs, the gate electrode being substantially aligned,
● Gate electrode edge space arranged between diffusion fins of the same diffusion type,
● Gate electrode contact area between diffusion fins of the same diffusion type,
A type1_diff and type2_diff diffusion fin used for local power to the local interconnect of the cell, where met1 is used for the high level interconnect (global) power and both local and global power are What is shared,
A diffusion fin of type1_diff and type2_diff that can be connected to a high level interconnect, eg met1, at a predetermined interval to supply current to the cell at the local level and to support a multi-chip power strategy,
● Use of horizontal local interconnects to connect to the gate electrode, and ● Connect the vertical local interconnect layer to the gate electrode layer and shift the position of the gate electrode contact area to increase the flexibility of the contact mask pattern. A substantially horizontal local interconnect that works to enhance and can be used to mitigate potential lithographic problems.
図２Ｆは、本発明のある実施形態により、ゲート電極構造体の端が、楕円２５０で示すセルの上部及び楕円２５１で示すセルの下部に実質的に整列された図２Ａのレイアウトの変形例を示す。 FIG. 2F illustrates a variation of the layout of FIG. 2A in which the ends of the gate electrode structure are substantially aligned with the top of the cell indicated by ellipse 250 and the bottom of the cell indicated by ellipse 251 in accordance with an embodiment of the present invention. Show.
図２Ｇは、本発明のある実施形態により、円２６０で示すセルの上部及び円２６１で示すセルの下部において電源レールの下でｍｅｔ１相互接続構造体から水平のローカル相互接続構造体へ延びるように接触部が形成された図２Ａのレイアウトの変形例を示す。 FIG. 2G illustrates that, in accordance with an embodiment of the present invention, the met1 interconnect structure extends from the met1 interconnect structure to the horizontal local interconnect structure under the power rail at the top of the cell indicated by circle 260 and at the bottom of the cell indicated by circle 261. The modification of the layout of FIG. 2A in which the contact part was formed is shown.
上述したように、図２Ｈは、本発明のある実施形態により、２つの異なる拡散フィンピッチ２０３及び２０５が使用される図２Ａのセルの変形例を示す。 As mentioned above, FIG. 2H shows a variation of the cell of FIG. 2A in which two different diffusion fin pitches 203 and 205 are used in accordance with an embodiment of the present invention.
ここに示す種々のレイアウトにおいてセルの上部及び下部の電源レールの下の拡散フィン及び水平ローカル相互接続部構造体は、行に配置されそしておそらくは隣接行に配置された多数のセルにサービスするために水平方向（ｘ）に延び続けることを理解されたい。この点を示すために、図２Ｉは、本発明のある実施形態により、セルの上部及び下部において電源レールの下にある拡散フィン及び水平ローカル相互接続構造体が、電源レールとして作用するｍｅｔ１相互接続構造体２１５Ａ／２１５Ｂの全巾へと延びる図２Ａのレイアウトの変形例を示す。電源レール２１５Ａ／２１５Ｂの下にある拡散フィン及び水平ローカル相互接続構造体は、電源レール２１５Ａ／２１５Ｂそれ自体と共に、矢印２７０で示すように（ｘ）方向に延び続けることを理解されたい。 In the various layouts shown here, the diffusion fins and horizontal local interconnect structures under the power rails at the top and bottom of the cell are arranged in rows and possibly serve multiple cells arranged in adjacent rows. It should be understood that it continues to extend in the horizontal direction (x). To illustrate this point, FIG. 2I illustrates that met1 interconnects in which diffusion fins and horizontal local interconnect structures below the power rail at the top and bottom of the cell act as power rails, according to an embodiment of the present invention. 2A shows a variation of the layout of FIG. 2A that extends to the full width of the structures 215A / 215B. It should be understood that the diffusion fins and horizontal local interconnect structures under power rail 215A / 215B continue to extend in the (x) direction as shown by arrow 270 along with power rail 215A / 215B itself.
図３は、本発明のある実施形態により、ｍｅｔ１電源レールが垂直ローカル相互接続部に接続されて、ｍｅｔ１電源レールがローカル電源として働く図２Ａのレイアウトの変形例を示す。ｍｅｔ１電源レールは、セルライブラリ要件に基づく可変巾であることを理解されたい。図２Ａのレイアウトと同様に、図３のレイアウトは、入力電極が実質的に整列されたマルチ入力ロジックゲートを使用する。 FIG. 3 illustrates a variation of the layout of FIG. 2A in which the met1 power rail is connected to the vertical local interconnect and the met1 power rail serves as a local power supply, according to an embodiment of the present invention. It should be understood that the met1 power rail is of variable width based on cell library requirements. Similar to the layout of FIG. 2A, the layout of FIG. 3 uses multi-input logic gates with input electrodes substantially aligned.
図４は、本発明のある実施形態により、二次元的に変化するｍｅｔ１相互接続構造体がセル内ルーティングのためにセル内に使用される図２Ａのレイアウトの変形例を示す。図２Ａのレイアウトと同様に、図４のレイアウトは、入力電極が実質的に整列され且つローカル及びグローバルの共有電源を伴うマルチ入力ロジックゲートを使用する。ある実施形態では、ｍｅｔ１の屈曲部、即ちｍｅｔ１の方向における二次元変化部が固定グリッドに生じる。ある実施形態では、このｍｅｔ１固定グリッドは、拡散フィン間に位置して拡散フィンに平行に延び且つ拡散フィンと同じピッチで位置される水平グリッド線を含む。又、ある実施形態では、このｍｅｔ１固定グリッドは、拡散フィンに垂直に延びて垂直のローカル相互接続部の中心に来るように位置される垂直グリッド線も含む。 FIG. 4 illustrates a variation of the layout of FIG. 2A in which a two-dimensionally changing met1 interconnect structure is used in a cell for intra-cell routing according to an embodiment of the present invention. Similar to the layout of FIG. 2A, the layout of FIG. 4 uses multi-input logic gates with input electrodes substantially aligned and with shared local and global power supplies. In some embodiments, met1 bends, ie, two-dimensional changes in the direction of met1, occur in the fixed grid. In one embodiment, the met1 fixed grid includes horizontal grid lines located between the diffusion fins, extending parallel to the diffusion fins and positioned at the same pitch as the diffusion fins. In some embodiments, the met1 fixed grid also includes vertical grid lines that extend perpendicular to the diffusion fins and are centered on the vertical local interconnect.
図５は、本発明のある実施形態により、ｍｅｔ１電源レールが垂直ローカル相互接続部に接続されて、ｍｅｔ１電源レールがローカル電源として働き、且つ二次元的に変化するｍｅｔ１相互接続構造体がセル内ルーティングのためにセル内に使用される図２Ａのレイアウトの変形例を示す。図２Ａのレイアウトと同様に、図５のレイアウトは、入力電極が実質的に整列されたマルチ入力ロジックゲートを使用する。 FIG. 5 illustrates that according to an embodiment of the present invention, a met1 power supply rail is connected to a vertical local interconnect, the met1 power rail serves as a local power supply, and a met1 interconnect structure that changes two-dimensionally in a cell. 2B shows a variation of the layout of FIG. 2A used in a cell for routing. Similar to the layout of FIG. 2A, the layout of FIG. 5 uses multi-input logic gates with input electrodes substantially aligned.
図６は、本発明のある実施形態により、固定の最小幅の共有ローカルｍｅｔ１電源が、セル内ルーティングのためのセル内の二次元的に変化するｍｅｔ１相互接続構造体と共に使用される図２Ａのレイアウトの変形例を示す。図２Ａのレイアウトと同様に、図６のレイアウトは、入力電極が実質的に整列されたマルチ入力ロジックゲートを使用する。 FIG. 6 illustrates that in accordance with an embodiment of the present invention, a fixed minimum width shared local met1 power supply is used with a two-dimensionally changing met1 interconnect structure in a cell for intracell routing. A modification of the layout is shown. Similar to the layout of FIG. 2A, the layout of FIG. 6 uses multi-input logic gates with input electrodes substantially aligned.
図７は、本発明のある実施形態により、セル内にハード接続部を伴う共有ローカル及びグローバル電源と、セル内ルーティングのためのセル内の二次元的に変化するｍｅｔ１相互接続構造体とを有する図２Ａのレイアウトの変形例を示す。図２Ａのレイアウトと同様に、図７のレイアウトは、入力電極が実質的に整列されたマルチ入力ロジックゲートを使用する。 FIG. 7 includes shared local and global power supplies with hard connections in a cell and a two-dimensionally changing met1 interconnect structure in the cell for intra-cell routing according to an embodiment of the present invention. 2A shows a modified example of the layout of FIG. 2A. Similar to the layout of FIG. 2A, the layout of FIG. 7 uses multi-input logic gates with input electrodes substantially aligned.
図８Ａは、本発明のある実施形態により、ルートの混雑を緩和するために同じタイプの拡散フィン間に入力ピンが配置され、且つある拡散フィンが相互接続導体として使用される規範的な標準セルのレイアウトを示す。図８Ｃは、入力ピン８ａ、８ｂ、８ｃ及び８ｄを含む図８Ａのレイアウトの回路図である。プレーナ標準セル、即ち非ｆｉｎＦＥＴセルは、典型的に、逆のタイプ、即ちｎ型対ｐ型の拡散特徴部間、又は拡散特徴部と隣接電源レールとの間に配置された入力ピンを有し、それにより、プレーナセルのローカルエリアに高密度の入力ピンを生成する。図８Ａに示されたように、拡散フィンを使用し、そして同じ拡散タイプの拡散フィン間にある入力ピンを配置することにより、広いエリアにわたってより均一に入力ピンを分散させることができ、それにより、セルのルート混雑を緩和させることができる。又、図８Ａに示すように、領域８００１に示すあるゲート電極構造体を選択的に除去することで、拡散フィン層を実質的に水平のルート層として使用して、隣接しないトランジスタ又はローカル相互接続部に接続することができる。例えば、領域８００１では、拡散フィン８００３が水平ルーティング導体として使用される。 FIG. 8A illustrates an exemplary standard cell in which input pins are placed between diffusion fins of the same type and one diffusion fin is used as an interconnect conductor to alleviate route congestion according to an embodiment of the present invention. The layout of is shown. FIG. 8C is a circuit diagram of the layout of FIG. 8A including input pins 8a, 8b, 8c, and 8d. Planar standard cells, i.e. non-finFET cells, typically have an input pin located between the opposite type, i.e. n-type vs. p-type diffusion features, or between the diffusion features and adjacent power rails. , Thereby creating high density input pins in the local area of the planar cell. As shown in FIG. 8A, by using diffusion fins and placing input pins between diffusion fins of the same diffusion type, the input pins can be more evenly distributed over a large area, thereby , Cell route congestion can be reduced. Also, as shown in FIG. 8A, by selectively removing certain gate electrode structures shown in region 8001, non-adjacent transistors or local interconnects using the diffusion fin layer as a substantially horizontal root layer Can be connected to the part. For example, in region 8001, diffusion fins 8003 are used as horizontal routing conductors.
図８Ｂは、本発明のある実施形態により、２つの異なるゲート電極ピッチｐ１及びｐ２が使用される図８Ａの変形例を示す。より詳細には、図８Ｂにおいて、隣接して位置するゲート電極構造体の１つおきの対が小さなピッチｐ２に従って配置される。ある実施形態では、大きなゲート電極ピッチｐ１は、約８０ナノメータ（ｎｍ）であり、そして小さなゲート電極ピッチｐ２は、約６０ｎｍである。ある実施形態では、所与のセル又はブロック内で３つ以上のゲート電極構造体ピッチを使用できることを理解されたい。そして、ある実施形態では、所与のセル又はブロック内で単一のゲート電極構造体ピッチが使用される。又、ゲート電極ピッチに関してここに述べるのと同様に、半導体装置の任意の層又はその一部分を形成できることを理解されたい。例えば、半導体装置のローカル相互接続層又は高レベル相互接続層、或いはその一部分は、ゲート電極ピッチに関してここに述べるのと同様に、１つ以上の対応するピッチで形成された相互接続導電性構造体を含むことができる。 FIG. 8B shows a variation of FIG. 8A in which two different gate electrode pitches p1 and p2 are used in accordance with an embodiment of the present invention. More specifically, in FIG. 8B, every other pair of adjacent gate electrode structures are arranged according to a small pitch p2. In some embodiments, the large gate electrode pitch p1 is about 80 nanometers (nm) and the small gate electrode pitch p2 is about 60 nm. It should be understood that in some embodiments, more than two gate electrode structure pitches can be used within a given cell or block. And in some embodiments, a single gate electrode structure pitch is used within a given cell or block. It should also be understood that any layer or portion of a semiconductor device can be formed, as described herein with respect to the gate electrode pitch. For example, an interconnect conductive structure in which a local interconnect layer or a high level interconnect layer of a semiconductor device, or a portion thereof, is formed at one or more corresponding pitches as described herein with respect to the gate electrode pitch. Can be included.
更に、半導体装置の異なる層（ａ.ｋ.ａ.レベル）の導電性構造体又はその一部分を各ピッチ構成で配置することができ、ここで、異なる層の導電性構造体ピッチ構成の間には定義された関係が存在する。例えば、ある実施形態では、拡散フィン層の拡散フィンは、１つ以上の拡散フィンピッチを含む拡散フィンピッチ構成に従って位置され、そしてｍｅｔ１層の金属１（ｍｅｔ１）相互接続構造体は、１つ以上のｍｅｔ１ピッチを含むｍｅｔ１ピッチ構成に従って位置され、ここで、拡散フィンピッチの１つ以上は、ｘ及びｙを整数とすれば、有理数（ｘ／ｙ）により、ｍｅｔ１ピッチの１つ以上に関連付けられる。ある実施形態では、拡散フィンピッチとｍｅｔ１ピッチとの間の関係は、（１／４）から（４／１）までの範囲内の有理数により定義される。 In addition, conductive structures of different layers (ak level) or portions thereof of the semiconductor device can be arranged in each pitch configuration, where the conductive structures pitch configurations of the different layers are between Has a defined relationship. For example, in certain embodiments, the diffusion fins of the diffusion fin layer are positioned according to a diffusion fin pitch configuration that includes one or more diffusion fin pitches, and the metal 1 (met1) interconnect structure of the met1 layer is one or more. Where one or more of the diffusion fin pitches are related to one or more of the met1 pitches by a rational number (x / y), where x and y are integers. . In one embodiment, the relationship between the diffusion fin pitch and the met1 pitch is defined by a rational number in the range from (1/4) to (4/1).
又、ある実施形態では、垂直ローカル相互接続構造体（ｌｉｖ）は、ゲート電極ピッチに実質的に等しい垂直ローカル相互接続ピッチに従って位置される。ある実施形態では、ゲート電極ピッチは、１００ナノメータ未満である。又、拡散フィンピッチ対ｍｅｔ１ピッチの関係について上述したのと同様に、ある実施形態では、拡散フィンピッチ構成は、ｘ及びｙを整数とすれば、有理数（ｘ／ｙ）により、水平ローカル相互接続ピッチ構成に関連付けられる。即ち、１つ以上の拡散フィンピッチは、有理数（ｘ／ｙ）により、１つ以上の水平ローカル相互接続ピッチに関係付けられる。 Also, in some embodiments, the vertical local interconnect structure (lib) is positioned according to a vertical local interconnect pitch that is substantially equal to the gate electrode pitch. In some embodiments, the gate electrode pitch is less than 100 nanometers. Also, as described above for the relationship between the diffusion fin pitch and the met1 pitch, in one embodiment, the diffusion fin pitch configuration is a horizontal local interconnect with a rational number (x / y), where x and y are integers. Associated with pitch configuration. That is, one or more diffusion fin pitches are related to one or more horizontal local interconnect pitches by a rational number (x / y).
図９Ａは、本発明のある実施形態により、拡散フィンが相互接続導体として使用される規範的な標準セルレイアウトを示す。図９Ｃは、図９Ａのレイアウトの回路図である。図９Ａの規範的な標準セルレイアウトは、ゲート電極トラック９００１のような単一トラックに多数のゲート電極線端を含む。図９Ｂは、３組の交差結合トランジスタが識別された図９Ａのレイアウトを示す。第１組の交差結合トランジスタは、一対の線ｃｃ１ａ及びｃｃ１ｂで識別される。第２組の交差結合トランジスタは、一対の線ｃｃ２ａ及びｃｃ２ｂで識別される。第３組の交差結合トランジスタは、一対の線ｃｃ３ａ及びｃｃ３ｂで識別される。 FIG. 9A shows an exemplary standard cell layout in which diffusion fins are used as interconnect conductors according to an embodiment of the present invention. FIG. 9C is a circuit diagram of the layout of FIG. 9A. The exemplary standard cell layout of FIG. 9A includes multiple gate electrode line ends on a single track, such as gate electrode track 9001. FIG. 9B shows the layout of FIG. 9A with three sets of cross-coupled transistors identified. The first set of cross-coupled transistors is identified by a pair of lines cc1a and cc1b. The second set of cross-coupled transistors is identified by a pair of lines cc2a and cc2b. The third set of cross-coupled transistors is identified by a pair of lines cc3a and cc3b.
図１０は、本発明のある実施形態により、ゲート電極接触部が、拡散フィン間ではなく、実質的に拡散フィン上に位置される規範的な標準セルレイアウトを示す。又、図１０の規範的な標準セルレイアウトは、可変巾のｍｅｔ１ローカル電源構造体も示す。図１０の規範的な標準セルレイアウトでは、接触層が拡散フィン間ではなく拡散フィンの上に垂直に整列される。この技術は、ダミー拡散フィンを伴わずに拡散フィン構造体間の当接縁において共有を可能にして、より効率的なレイアウトを形成できるようにする。ダミー拡散フィンは、トランジスタを形成しない拡散フィンであることを理解されたい。又、拡散フィン上に接触層を垂直に整列させるこの技術は、ｍｅｔ１相互接続構造体と拡散フィンとの間の垂直整列関係を変更できることが明らかであろう。 FIG. 10 illustrates an exemplary standard cell layout in which the gate electrode contacts are located substantially on the diffusion fins, rather than between the diffusion fins, in accordance with an embodiment of the present invention. The example standard cell layout of FIG. 10 also shows a variable width met1 local power supply structure. In the exemplary standard cell layout of FIG. 10, the contact layer is vertically aligned over the diffusion fins and not between the diffusion fins. This technique allows sharing at the abutment edge between the diffusion fin structures without the dummy diffusion fins, allowing a more efficient layout to be formed. It should be understood that the dummy diffusion fin is a diffusion fin that does not form a transistor. It will also be apparent that this technique of vertically aligning the contact layer on the diffusion fin can change the vertical alignment relationship between the met1 interconnect structure and the diffusion fin.
図１１は、本発明のある実施形態により、拡散フィンを実施する規範的なセルレイアウトを示す。図１１の規範的なレイアウトでは、ゲート電極層は、次の特徴を含む。
●実質的にリニアなゲート電極構造体、
●ゲート電極層上の３つ以上のリニア形状のゲート電極構造体であって、その２つは、ダミー、即ちトランジスタのゲート電極を形成しないゲート電極レベル構造体、
●同じ垂直方向寸法（長さ）即ち同じ長さを拡散フィンの長手方向（ｘ方向）に垂直なｙ方向に有するゲート電極層上の３つ以上のゲート電極構造体、
●実質的に等しい長手方向中心線対長手方向中心線ピッチで実質的に均一に離間されたゲート電極層上のゲート電極構造体、
●左及び／又は右の隣接セルと共有されるダミーゲート電極構造体、及び
●ｍｅｔ１電源レールの下でカットされるダミーゲート電極構造体。
FIG. 11 illustrates an example cell layout implementing diffusion fins according to an embodiment of the present invention. In the example layout of FIG. 11, the gate electrode layer includes the following features.
● Substantially linear gate electrode structure,
Three or more linear-shaped gate electrode structures on the gate electrode layer, the two of which are dummy, ie, a gate electrode level structure that does not form a gate electrode of a transistor,
Three or more gate electrode structures on the gate electrode layer having the same vertical dimension (length), that is, the same length in the y direction perpendicular to the longitudinal direction (x direction) of the diffusion fin;
A gate electrode structure on the gate electrode layer substantially uniformly spaced at substantially equal longitudinal centerline to longitudinal centerline pitch;
A dummy gate electrode structure shared with the left and / or right adjacent cells, and a dummy gate electrode structure cut under the met1 power rail.
図１１の規範的レイアウトでは、拡散フィンは、次の特徴を含む。
●実質的に同じピッチに従う実質的に均一に離間された拡散フィン、この拡散フィンはグリッド上にあり、拡散フィンピッチは、ある実施形態では、９０ｎｍ未満、
●ｐ型及びｎ型の各々に対する１つ以上の拡散フィン、図１１は、ｎ型の２つの拡散フィン及びｐ型の２つの拡散フィンを示すが、他の実施形態では、各タイプの任意の数の拡散フィンが含まれ、
●同じ数のｐ型及びｎ型の拡散フィン、他の実施形態では、異なる数のｐ型対ｎ型拡散フィンが含まれ、
●電源レールの下で省略される１つ以上の拡散フィン、
●ｐ型区分とｎ型区分との間で省略される１つ以上の拡散フィン、及び
●実質的に等しい巾及び長さの各拡散フィン。
In the example layout of FIG. 11, the diffusion fin includes the following features.
A substantially uniformly spaced diffusion fin that follows substantially the same pitch, the diffusion fin being on the grid, and in one embodiment, the diffusion fin pitch is less than 90 nm,
One or more diffusion fins for each of p-type and n-type, FIG. 11 shows two diffusion fins of n-type and two diffusion fins of p-type, but in other embodiments, each type of optional Contains a number of diffusion fins,
The same number of p-type and n-type diffusion fins, in other embodiments, different numbers of p-type versus n-type diffusion fins are included,
● one or more diffusion fins, omitted under the power rail,
One or more diffusion fins omitted between the p-type segment and the n-type segment, and each diffusion fin of substantially equal width and length.
図１１の規範的なレイアウトにおいて、ローカル相互接続部は、次の特徴を含む。
●ゲート電極及び拡散フィンソース／ドレイン接続部が異なる導体層にあり、それらの異なる導体層は、互いに分離され、
●ソースドレイン接続のためのゲートに平行な実質的にリニアな導体層；ある実施形態では、ゲート層と同じピッチで；又、ある実施形態では、このリニアな導体層は、ゲートの半ピッチだけオフセットされ、及び
●ローカル相互接続部と拡散フィンとの正のオーバーラップ。
In the example layout of FIG. 11, the local interconnect includes the following features.
The gate electrode and diffusion fin source / drain connection are in different conductor layers, and these different conductor layers are separated from each other,
A substantially linear conductor layer parallel to the gate for source-drain connections; in some embodiments, at the same pitch as the gate layer; and in some embodiments, this linear conductor layer is only a half pitch of the gate. Offset, and ● a positive overlap between the local interconnect and the diffusion fins.
図１１の規範的なレイアウトにおいて、高レベルのｍｅｔ１相互接続層は、次の特徴を含む。
●ｐ型拡散フィンとｎ型拡散フィンとの間のゲート導体接触部、
●両方向に格子状の接触部、
●接触部は、ローカル相互接続部及びゲート導体をその上の金属層に接続し、
●実質的にリニアな金属；あるピッチでの金属；半ピッチオフセットを垂直に伴い拡散フィンピッチと同じピッチでの金属、
●同じ層上の出力ノード及び入力ノードピン、
●各々共有される上縁及び下縁のワイドな電源レール；この電源レールは、当接により左右に接続され、
●最高の金属レベルでの出力及び入力ノード；ｐ型拡散フィンとｎ型拡散フィンとの間に位置された接触部、及び
●電源レールは、上部及び下部の当接セルと共有されるローカル相互接続部に接触する。
In the example layout of FIG. 11, the high level met1 interconnect layer includes the following features:
A gate conductor contact portion between the p-type diffusion fin and the n-type diffusion fin,
● Lattice-like contact parts in both directions,
● The contacts connect the local interconnect and gate conductor to the metal layer above it,
● substantially linear metal; metal at a certain pitch; metal at the same pitch as the diffusion fin pitch with a vertical half-pitch offset,
● Output node and input node pin on the same layer,
● Wide power rails with shared upper and lower edges; these power rails are connected to the left and right by contact,
● Output and input nodes at the highest metal level; contacts located between p-type and n-type diffusion fins, and ● Power supply rails are local to each other shared by upper and lower abutment cells Touch the connection.
図１２Ａ／Ｂは、本発明のある実施形態により、最小幅のｍｅｔ１電源レールを有する図１１のレイアウトの変形例を示す。図１２Ｂは、図１２Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。又、図１２Ａ／Ｂの規範的なレイアウトは、電源レールを含めて、全て同じ巾のｍｅｔ１を同じピッチで有する。又、図１２Ｂのレイアウトでは、ｍｅｔ１は、拡散フィンピッチと同じ（ｙ）方向位置に配置される。 FIGS. 12A / B illustrate a variation of the layout of FIG. 11 having a minimum width met1 power rail, in accordance with an embodiment of the present invention. FIG. 12B shows the same layout as FIG. 12A, but shown in merged format for clarity. In addition, the normative layout of FIGS. 12A / B includes met1 having the same width and the same pitch, including the power supply rail. In the layout of FIG. 12B, met1 is arranged at the same (y) direction position as the diffusion fin pitch.
図１３Ａ／Ｂは、本発明のある実施形態により、各ローカル相互接続部からの接触部、及びｍｅｔ１へのゲート電極構造体をもたない図１２Ａ／Ｂのレイアウトの変形例を示す。図１３Ｂは、図１３Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。この実施形態では、ｍｅｔ１は、ローカル相互接続部及びゲート電極構造体に直接接続するように形成される。又、他の実施形態では、ローカル相互接続構造体、ゲート電極構造体、又はそれらの両方をｍｅｔ１に直結することができる。 FIGS. 13A / B illustrate a variation of the layout of FIGS. 12A / B that does not have a contact from each local interconnect and a gate electrode structure to met1 in accordance with an embodiment of the present invention. FIG. 13B shows the same layout as FIG. 13A, but shown in merged format for clarity. In this embodiment, met1 is formed to connect directly to the local interconnect and gate electrode structure. In other embodiments, the local interconnect structure, the gate electrode structure, or both can be directly connected to met1.
図１４Ａ／Ｂは、本発明のある実施形態により、最小幅のｍｅｔ１電源レールを有し、その電源レールを含めて同じ巾及び同じピッチの全てのｍｅｔ１構造体を伴う図１１のレイアウトの変形例を示す。図１４Ｂは、図１４Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。 14A / B are variations of the layout of FIG. 11 with a minimum width met1 power rail and all met1 structures of the same width and pitch including that power rail, in accordance with an embodiment of the present invention. Indicates. FIG. 14B shows the same layout as FIG. 14A, but shown in merged format for clarity.
図１５Ａ／Ｂは、本発明のある実施形態により、ｍｅｔ１ルーティング構造体がポピュレートされ、従って、各（ｙ）位置がｍｅｔ１構造体を有する図１４Ａ／Ｂのレイアウトの変形例を示す。図１５Ｂは、図１５Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。 FIGS. 15A / B show a variation of the layout of FIGS. 14A / B in which the met1 routing structure is populated and therefore each (y) location has a met1 structure, according to an embodiment of the present invention. FIG. 15B shows the same layout as FIG. 15A, but shown in merged format for clarity.
図１６Ａ／Ｂは、本発明のある実施形態により、ゲート電極構造体の接触部がｐ型拡散フィン間に配置された図１１のレイアウトの変形例を示す。図１６Ｂは、図１６Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。又、図１６Ａ／Ｂの規範的レイアウトは、拡散フィンがｍｅｔ１電源レールの下に位置されそしてＶＣＣ／ＶＤＤに接続されることも示している。又、拡散フィンＶＤＤ／ＶＳＳ構造体は、その上及び／又は下のセルと共有される。図示明瞭化のために、図１６Ａ／Ｂのレイアウトには接触層が示されていない。 16A / B show a variation of the layout of FIG. 11 in which the contact portion of the gate electrode structure is disposed between p-type diffusion fins, in accordance with an embodiment of the present invention. FIG. 16B shows the same layout as FIG. 16A, but shown in merged format for clarity. The example layout of FIGS. 16A / B also shows that the diffusion fins are located below the met1 power rail and connected to VCC / VDD. Also, the diffusion fin VDD / VSS structure is shared with cells above and / or below. For clarity of illustration, the contact layer is not shown in the layout of FIGS. 16A / B.
図１７Ａ／Ｂは、本発明のある実施形態により拡散フィンを実施する規範的セルレイアウトを示す。図１７Ｂは、図１７Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。図１７Ａ／Ｂの規範的レイアウトにおいて、ゲート電極層は、次の特徴を含む。
●実質的にリニアなゲート電極構造体、
●ゲート電極層上の３つ以上のリニアな構造体であって、その少なくとも２つは、ダミー、
●ゲート電極層上のダミー構造体は、同じ垂直方向寸法（長さ）のもので、即ち拡散フィンの長手方向（ｘ方向）に垂直なｙ方向に同じ長さのものであり、
●ゲート電極層上の構造体は、ｘ方向に実質的に均一に離間され及び／又は等しいピッチにされ、
●ダミー構造体は、左及び／又は右の隣接セルと共有され、
●ダミー構造体及びゲート電極構造体は、単一の線として描かれ、次いで、電源レールの下及び必要な場所でカットされ、ゲート電極構造体のカット部が個別の層上に描かれ；ゲート電極層は、図１７Ａ／Ｂにカット部を伴う最終結果として示され、
●ゲート電極の３つ以上のセグメントが２つのタイプｐ型及びｎ型トランジスタをコントロールし、及び
●多数のゲート電極構造体が同じｘ位置にあって、その各々が異なるネットに接続されると共に、２つの異なる入力ネットに接続される。
17A / B illustrate an example cell layout implementing a diffusion fin according to an embodiment of the present invention. FIG. 17B shows the same layout as FIG. 17A, but shown in merged format for clarity. In the example layout of FIGS. 17A / B, the gate electrode layer includes the following features.
● Substantially linear gate electrode structure,
● Three or more linear structures on the gate electrode layer, at least two of which are dummy,
The dummy structures on the gate electrode layer have the same vertical dimension (length), that is, the same length in the y direction perpendicular to the longitudinal direction (x direction) of the diffusion fin,
The structures on the gate electrode layer are substantially evenly spaced and / or pitched in the x direction;
● The dummy structure is shared with the left and / or right neighboring cells,
● The dummy structure and the gate electrode structure are drawn as a single line, then cut under the power rail and where needed, and the cuts of the gate electrode structure are drawn on separate layers; The electrode layer is shown as the final result with cuts in FIGS. 17A / B,
● Three or more segments of the gate electrode control two type p-type and n-type transistors, and ● Multiple gate electrode structures are in the same x position, each connected to a different net, Connected to two different input nets.
図１７Ａ／Ｂの規範的レイアウトにおいて、拡散フィンは、次の特徴を含む。
●実質的に等しいピッチに従う実質的に均一の離間された拡散フィンであって、それら拡散フィンはグリッド上にあり、拡散フィンピッチは、ある実施形態では、９０ｎｍ未満であり、
●ｐ型及びｎ型の各々に対する１つ以上の拡散フィン、
●同じ数のｐ型及びｎ型拡散フィン、
●電源レールの下の共有拡散フィン、
●拡散フィンは、ｐ型区分とｎ型区分との間は省略されてもされなくてもよく、図１７Ａ／Ｂは、存在する全てのフィンを示し、
●実質的に等しい巾及び長さの各拡散フィンであって、拡散フィンの巾はｙ方向に測定され、そして拡散フィンの長さはｘ方向に測定され、及び
●拡散フィンは、連続線として描かれ、個別のカットマスクは、それらをセグメントに分離するように描かれ、図１７Ａ／Ｂは、分離後の拡散フィンセグメントを示し；ある実施形態では、拡散フィン線端が拡散フィンレベルレイアウトで描かれるか又はカットマスクを使用して形成されることを理解されたい。
In the example layout of FIGS. 17A / B, the diffusion fin includes the following features.
Substantially uniform spaced diffusion fins that follow substantially equal pitches, wherein the diffusion fins are on a grid, and the diffusion fin pitch, in one embodiment, is less than 90 nm;
One or more diffusion fins for each of the p-type and n-type,
The same number of p-type and n-type diffusion fins,
● Shared diffusion fin under power rail,
Diffusion fins may or may not be omitted between the p-type and n-type segments, and FIGS. 17A / B show all the fins present,
● Each diffusion fin of substantially equal width and length, where the width of the diffusion fin is measured in the y direction, and the length of the diffusion fin is measured in the x direction, and ● the diffusion fin is as a continuous line Drawing and individual cut masks are drawn to separate them into segments, and FIGS. 17A / B show the diffusion fin segments after separation; in one embodiment, the diffusion fin line ends are in a diffusion fin level layout. It should be understood that it is drawn or formed using a cut mask.
図１７Ａ／Ｂの規範的レイアウトにおいて、ローカル相互接続部は、次の特徴を含む。
●ゲート電極及び拡散フィンソース／ドレイン接続は、異なる導体層上にあり；それらの異なる導体層は、製造中に合併され、
●ソースドレイン接続のためのゲートに平行な実質的にリニアな導体層であって、ある実施形態では、ゲート層と同じピッチであり、且つある実施形態では、このリニアな導体層は、ゲートの半ピッチだけオフセットされ、
●ローカル相互接続部と拡散フィンとの正、ゼロ又は負のオーバーラップ、
●ローカル相互接続部と拡散フィンソース／ドレイン及びゲート電極構造体との直結、
●電源レールの下の共有ローカル相互接続部；ある実施形態では、電源レールの下のローカル相互接続部は省略されてもよい。
In the example layout of FIGS. 17A / B, the local interconnect includes the following features.
● The gate electrode and diffusion fin source / drain connections are on different conductor layers; these different conductor layers are merged during manufacture,
A substantially linear conductor layer parallel to the gate for source drain connection, which in one embodiment is the same pitch as the gate layer, and in one embodiment, this linear conductor layer is Offset by half the pitch,
● Positive, zero or negative overlap between local interconnects and diffusion fins,
● Direct connection between local interconnect and diffusion fin source / drain and gate electrode structure,
A shared local interconnect under the power rail; in some embodiments, the local interconnect under the power rail may be omitted.
図１７Ａ／Ｂの規範的レイアウトにおいて、高レベルのｍｅｔ１相互接続層は、次の特徴を含む。
●拡散フィン間のゲート電極構造体接触部、
●ｘ及びｙ方向の一方又は両方に格子状の接触部、
●接触部は、ローカル相互接続部及びゲート導体をその上の金属層に接続し、
●金属の位置は、ｘ及びｙ方向の一方又は両方に固定され、
●同じ層にある出力ノード及び入力ノードピン、
●上部及び下部のワイドな電源レールは共有され；電源レールは、当接により左及び右に接続され；ローカル相互接続部への電源レール接触部は、共有され、
●金属は、屈曲部を有し、ある実施形態では、金属相互接続部の屈曲部は、隣接する拡散フィン間の中心にあり、又、ある実施形態では、ｙ方向に延びる金属相互接続部の垂直セグメントは、垂直のローカル相互接続部に沿ってｙ方向に延びるように垂直のローカル相互接続部と整列される。
In the example layout of FIGS. 17A / B, the high level met1 interconnect layer includes the following features.
● Gate electrode structure contact area between diffusion fins,
A grid-like contact in one or both of the x and y directions,
● The contacts connect the local interconnect and gate conductor to the metal layer above it,
● The position of the metal is fixed in one or both of the x and y directions,
● Output node and input node pin in the same layer,
● The upper and lower wide power rails are shared; the power rail is connected to the left and right by abutment; the power rail contact to the local interconnect is shared,
The metal has a bend, in some embodiments, the bend of the metal interconnect is in the center between adjacent diffusion fins, and in some embodiments, the metal interconnect extends in the y direction. The vertical segment is aligned with the vertical local interconnect to extend in the y direction along the vertical local interconnect.
図１８Ａ／Ｂは、本発明のある実施形態により、接触部が水平のローカル相互接続部に接続され、そして水平のローカル相互接続部が垂直のローカル相互接続部に直結される図１７Ａ／Ｂのレイアウトの変形例を示す。図１８Ｂは、図１８Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。図１８Ａ／Ｂのレイアウトにおいて、拡散フィン、ゲート電極及びローカル相互接続層のカット部は、図示されていない。 18A / B are diagrams of FIGS. 17A / B in which contacts are connected to horizontal local interconnects and horizontal local interconnects are directly connected to vertical local interconnects, according to an embodiment of the present invention. A modification of the layout is shown. FIG. 18B shows the same layout as FIG. 18A, but shown in merged format for clarity. In the layout of FIGS. 18A / B, the cut portions of the diffusion fin, the gate electrode, and the local interconnect layer are not shown.
図１９Ａ／Ｂは、本発明のある実施形態により、ローカル相互接続部への電源レール接触部が共有されず、且つ電源レールの下に共有ローカル相互接続部がない図１７Ａ／Ｂのレイアウトの変形例を示す。図１９Ｂは、図１９Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。 19A / B are variations of the layout of FIGS. 17A / B in which the power rail contact to the local interconnect is not shared and there is no shared local interconnect under the power rail, according to some embodiments of the invention. An example is shown. FIG. 19B shows the same layout as FIG. 19A, but shown in merged format for clarity.
図２０Ａ／Ｂは、本発明のある実施形態により、拡散フィンがセル境界に対して拡散フィン半ピッチだけオフセットされる図１９Ａ／Ｂのレイアウトの変形例を示す。図２０Ｂは、図２０Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。又、図２０Ａ／Ｂのレイアウトは、ｍｅｔ１位置と同じである拡散フィン位置も含む。又、拡散フィンは、セルの上部及び下部に共有されない。又、図２０Ａ／Ｂは、ゲート電極及び拡散フィンの上部に位置する接触部も示す。又、図２０Ａ／Ｂは、異なる拡散フィン／ローカル相互接続部オーバーラップも示す。図２０Ａ／Ｂの特定レイアウトでは、水平のローカル相互接続部ｌｉｈ及び垂直のローカル相互接続部ｌｉｖが領域２００１において互いにオーバーラップするように示されているが、水平のローカル相互接続部ｌｉｈ及び垂直のローカル相互接続部ｌｉｖは、領域２００１において互いに接触しないことを理解されたい。これは、図２１Ａ／Ｂの領域２００１についても言えることである。しかしながら、他のレイアウトでは、水平のローカル相互接続部ｌｉｈ及び垂直のローカル相互接続部ｌｉｖは、それらが互いに交差する位置において互いに接触するようにされてもよいことも理解されたい。 FIGS. 20A / B show a variation of the layout of FIGS. 19A / B in which the diffusion fins are offset by a diffusion fin half-pitch with respect to the cell boundary according to an embodiment of the present invention. FIG. 20B shows the same layout as FIG. 20A, but shown in merged format for clarity. The layout of FIGS. 20A / B also includes diffusion fin positions that are the same as the met1 position. Also, diffusion fins are not shared between the top and bottom of the cell. 20A / B also show the contacts located on top of the gate electrodes and diffusion fins. 20A / B also show different diffusion fin / local interconnect overlaps. In the particular layout of FIGS. 20A / B, the horizontal local interconnect lih and the vertical local interconnect liv are shown to overlap each other in region 2001, but the horizontal local interconnect lih and vertical It should be understood that the local interconnects lib do not touch each other in region 2001. This is also true for the region 2001 in FIGS. 21A / B. However, it should also be understood that in other layouts, the horizontal local interconnect lih and the vertical local interconnect liv may be brought into contact with each other where they intersect each other.
図２１Ａ／Ｂは、本発明のある実施形態により、最小巾の電源レールと、拡散フィンの負の垂直ローカル相互接続部の重畳とを有する図２０Ａ／Ｂのレイアウトの変形例を示す。図２１Ｂは、図２１Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。 FIGS. 21A / B illustrate a variation of the layout of FIGS. 20A / B having a minimum width power rail and a superposition of negative vertical local interconnects of diffusion fins, in accordance with an embodiment of the present invention. FIG. 21B shows the same layout as FIG. 21A, but shown in merged format for clarity.
図２２Ａ／Ｂは、本発明のある実施形態により、最小巾の電源レールを有し、電源レールの下に共有ローカル相互接続部も拡散フィンもなく、ｐフィンとｎフィンとの間に大きなスペースがある図１７Ａ／Ｂのレイアウトの変形例を示す。図２２Ｂは、図２２Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。 FIGS. 22A / B show a large space between p and n fins with a minimum width power rail, no shared local interconnects and no diffusion fins under the power rail, according to an embodiment of the present invention. FIG. 17A shows a modified example of the layout of FIG. 17A / B. FIG. 22B shows the same layout as FIG. 22A, but shown in merged format for clarity.
図２３Ａ／Ｂは、本発明のある実施形態による図１７Ａ／Ｂのレイアウトの変形例を示す。図２３Ｂは、図２３Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。図２３Ａ／Ｂのレイアウトは、次の特徴を有する。
●単一方向性金属相互接続構造体、即ちリニアな形状の金属相互接続構造体、
●電源レールの下には共有ローカル相互接続部もフィンもない、
●最も高い金属層に１つの入力ピンがあり、そしてその下の金属層に別の入力ピン及び出力ピンがあり、
●ローカル相互接続部から分離されたゲート電極接触部。
FIGS. 23A / B show a variation of the layout of FIGS. 17A / B according to an embodiment of the present invention. FIG. 23B shows the same layout as FIG. 23A, but shown in merged format for clarity. The layout of FIGS. 23A / B has the following characteristics.
● Unidirectional metal interconnect structure, that is, metal interconnect structure of linear shape,
● There are no shared local interconnects or fins under the power rail,
● There is one input pin in the highest metal layer, and another input pin and output pin in the metal layer below it,
● Gate electrode contacts separated from local interconnects.
又、図２３Ａ／Ｂは、左右の縁においてカットされる前の拡散フィンも示す。 FIGS. 23A / B also show diffusion fins before being cut at the left and right edges.
図２４Ａ／Ｂは、本発明のある実施形態による図２３Ａ／Ｂのレイアウトの変形例を示す。図２４Ｂは、図２４Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。図２４Ａ／Ｂのレイアウトは、次の特徴を有する。
●金属ピッチより小さい拡散フィンピッチ；金属ピッチの半分の拡散フィンピッチ、
●拡散フィン間に示されたゲート電極及びローカル相互接続部のカット部；別の実施形態では、拡散フィンのカット部の上にカット部があり；これは、１つ以上のトランジスタにおいて拡散フィンの数を減少し、
●最も高い金属層にある１つの入力ピン、その下の金属層にある別の入力ピン及び出力ピン、
●ｐ型及びｎ型の拡散フィン間の間隔は、最小値より大きく；ｐ型及びｎ型の拡散フィン区分間では１つ以上の拡散フィンが省略され、
●拡散フィンに配置されたゲート電極接触部、
●拡散フィンに配置されたローカル相互接続接触部、及び
●垂直のｍｅｔ２は、セル内でｘ方向に異なるオフセットをもつ。
FIGS. 24A / B show a variation of the layout of FIGS. 23A / B according to an embodiment of the present invention. FIG. 24B shows the same layout as FIG. 24A, but shown in merged format for clarity. The layout of FIGS. 24A / B has the following characteristics.
● Diffusion fin pitch smaller than metal pitch; diffusion fin pitch half of metal pitch,
A cut of the gate electrode and local interconnect shown between the diffusion fins; in another embodiment, there is a cut above the cut of the diffusion fin; this is the diffusion fin of one or more transistors Reduce the number,
● One input pin in the highest metal layer, another input pin and output pin in the metal layer below it,
The spacing between the p-type and n-type diffusion fins is greater than the minimum value; one or more diffusion fins are omitted between the p-type and n-type diffusion fin sections,
● Gate electrode contact part located on the diffusion fin,
• Local interconnect contacts located on the diffusion fins, and • Vertical met2 has different offsets in the x direction within the cell.
図２５Ａ／Ｂは、本発明のある実施形態により、セルの高さが２倍にされた図２３Ａ／Ｂのレイアウトの変形例を示す。図２５Ｂは、図２５Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。図２５Ａ／Ｂのレイアウトは、図２３Ａ／Ｂのレイアウトにおける拡散フィンの合計数の２倍を含む。図２５Ａ／Ｂのレイアウトには拡散フィンのカット部が示されている。 FIGS. 25A / B show a variation of the layout of FIGS. 23A / B in which the cell height is doubled according to an embodiment of the present invention. FIG. 25B shows the same layout as FIG. 25A, but shown in merged format for clarity. The layout of FIGS. 25A / B includes twice the total number of diffusion fins in the layout of FIGS. 23A / B. The cut portions of the diffusion fins are shown in the layout of FIGS. 25A / B.
図２６Ａ／Ｂは、本発明のある実施形態により、拡散フィンを実施する規範的なセルレイアウトを示す図である。図２６Ｂは、図２６Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。図２６Ａ／Ｂの規範的なレイアウトでは、ゲート電極層は、次の特徴部を含む。
●実質的にリニアなゲート電極構造体、
●ゲート電極層上の３つ以上のリニアな構造体であって、その少なくとも２つは、ダミーであり、
●ゲート電極層上のダミー構造体は、同じ寸法のものであり、
●実質的に均一に離間され及び／又はｘ方向に等しいピッチにされたゲート電極層上の構造体、
●左及び／又は右の隣接セルと共有されるダミー構造体、
●電源レールの下のダミー構造体カット部、
●２つ以上のｐ型及びｎ型トランジスタをコントロールする単一のゲート電極構造体であって、製造プロセスにおいて後で分離されて、ゲート電極構造体２６０１及び２６０３で描かれたような２つ以上の個別のゲート電極を形成するもの、
●入力ネット２６０５に接続されたゲート電極構造体２６０１、及び入力ネット２６０７に接続されたゲート電極構造体２６０３で示されたように、２つ以上の異なるネットに接続され、２つ以上の異なる入力ネットに接続された同じｘ位置のゲート電極、及び
●同じｘ位置にある２つ以上のダミーセグメント。
FIGS. 26A / B are diagrams illustrating an example cell layout for implementing diffusion fins in accordance with an embodiment of the present invention. FIG. 26B shows the same layout as FIG. 26A, but shown in merged format for clarity. In the example layout of FIGS. 26A / B, the gate electrode layer includes the following features.
● Substantially linear gate electrode structure,
-Three or more linear structures on the gate electrode layer, at least two of which are dummy
● The dummy structure on the gate electrode layer has the same dimensions.
A structure on the gate electrode layer substantially uniformly spaced and / or equally pitched in the x direction;
A dummy structure shared with left and / or right neighboring cells,
● Dummy structure cut part under power rail,
A single gate electrode structure that controls two or more p-type and n-type transistors, two or more as depicted in gate electrode structures 2601 and 2603, separated later in the manufacturing process Forming individual gate electrodes,
As shown by the gate electrode structure 2601 connected to the input net 2605 and the gate electrode structure 2603 connected to the input net 2607, two or more different inputs connected to two or more different nets A gate electrode at the same x position connected to the net, and two or more dummy segments at the same x position.
図２６Ａ／Ｂの規範的レイアウトでは、拡散フィンは、次の特徴を含む。
●実質的に等しいピッチにより実質的に均一に離間された拡散フィンであって、それら拡散フィンはグリッド上にあり、拡散フィンピッチは、ある実施形態では、９０ｎｍ未満であり、
●ｐ型及びｎ型の各々に対する１つ以上の拡散フィン、
●同じ数のｐ型及びｎ型拡散フィン、
●電源レールの下では１つ以上の拡散フィンが省略され、
●ｐ型区分とｎ型区分との間では拡散フィンが省略されず、
●実質的に等しい巾及び長さの各拡散フィン、及び
●ｎ型拡散フィン間に位置されたｐ型拡散フィン、その逆もある。
In the example layout of FIGS. 26A / B, the diffusion fin includes the following features.
Diffusion fins that are substantially evenly spaced by substantially equal pitches, the diffusion fins being on a grid, the diffusion fin pitch being, in one embodiment, less than 90 nm;
One or more diffusion fins for each of the p-type and n-type,
The same number of p-type and n-type diffusion fins,
● One or more diffusion fins are omitted under the power rail,
● Diffusion fins are not omitted between the p-type and n-type sections,
● each diffusion fin of substantially equal width and length; and ● a p-type diffusion fin located between n-type diffusion fins and vice versa.
図２６Ａ／Ｂの規範的レイアウトでは、ローカル相互接続部は、次の特徴を含む。
●ゲート電極及び拡散フィンソース／ドレイン接続部が異なる導体層にあり、それらの異なる導体層は、互いに分離され、
●ソースドレイン接続のためのゲートに平行な実質的にリニアな導体層；ある実施形態では、ゲート層と同じピッチで；又、ある実施形態では、このリニアな導体層は、ゲートの半ピッチだけオフセットされ、及び
●ローカル相互接続部と拡散フィンとの正のオーバーラップ。
In the example layout of FIGS. 26A / B, the local interconnect includes the following features.
The gate electrode and diffusion fin source / drain connection are in different conductor layers, and these different conductor layers are separated from each other,
A substantially linear conductor layer parallel to the gate for source-drain connections; in some embodiments, at the same pitch as the gate layer; and in some embodiments, this linear conductor layer is only a half pitch of the gate. Offset, and ● a positive overlap between the local interconnect and the diffusion fins.
図２６Ａ／Ｂの規範的なレイアウトにおいて、高レベルのｍｅｔ１相互接続層は、次の特徴を含む。
●拡散フィン間のゲート電極構造体接触部、
●ｘ及びｙ方向の一方又は両方に格子状の接触部、
●接触部は、ローカル相互接続部及びゲート導体をその上の金属層に接続し、
●出力ノード上の実質的にリニアな形状の導体、
●異なる層上の出力ノード及び入力ノードピン、
●上部及び下部の電源レールに対向する中央部の電源レールであって；上部及び下部の電源レールは共有され、全ての電源レールは、当接により左及び右に接続し、及び
●最も高い金属レベルにおける出力ノード。
In the example layout of FIGS. 26A / B, the high level met1 interconnect layer includes the following features.
● Gate electrode structure contact area between diffusion fins,
A grid-like contact in one or both of the x and y directions,
● The contacts connect the local interconnect and gate conductor to the metal layer above it,
A substantially linear conductor on the output node,
● Output node and input node pin on different layers,
● The central power rail opposite the upper and lower power rails; the upper and lower power rails are shared, all power rails are connected to the left and right by abutment, and ● the highest metal Output node at the level.
図２７Ａ／Ｂは、本発明のある実施形態による図２６Ａ／Ｂのレイアウトの変形例を示す図である。図２７Ｂは、図２７Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。図２７Ａ／Ｂのレイアウトは、次の特徴を含む。
●ゲート導体は、カット形状２７０１を含むカット層のようなカット層と共に描かれ、
●ゲート導体２７０３及び２７０５のように、異なるネットに各々接続され、入力ネットに各々接続され、多数のフィンで構成されたｐ型及びｎ型トランジスタを各々コントロールする同じｘ位置の２つのゲート導体セグメント、及び
●最も高い金属層上の１つの入力ピン、その下の金属層上の別の入力ピン及び出力ピン。
27A / B is a diagram illustrating a variation of the layout of FIGS. 26A / B according to an embodiment of the present invention. FIG. 27B shows the same layout as FIG. 27A but shown in merged format for clarity. The layout of FIGS. 27A / B includes the following features.
-The gate conductor is drawn with a cut layer such as a cut layer containing the cut shape 2701,
Two gate conductor segments at the same x position that control p-type and n-type transistors each connected to different nets, each connected to an input net, and composed of multiple fins, such as gate conductors 2703 and 2705 And • one input pin on the highest metal layer, another input pin and output pin on the metal layer below it.
図２８Ａ／Ｂは、本発明のある実施形態により、拡散フィンを実施する規範的なセルレイアウトを示す。図２８Ｂは、図２８Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。図２８Ａ／Ｂの規範的なレイアウトにおいて、ゲート電極層は、次の特徴を含む。
●実質的にリニアなゲート電極構造体、
●ゲート電極層上の３つ以上のリニアな構造体であって、その少なくとも２つは、ダミー、
●３つ以上のゲート電極構造体は、同じ寸法、
●実質的に均一に離間され及び／又はｘ方向に等しいピッチであるゲート電極層上の構造体、
●左及び／又は右の隣接セルと共有されるダミー構造体、及び
●電源レールの下のダミー構造体カット部。
FIGS. 28A / B illustrate an exemplary cell layout implementing diffusion fins according to an embodiment of the present invention. FIG. 28B shows the same layout as FIG. 28A, but shown in merged format for clarity. In the example layout of FIGS. 28A / B, the gate electrode layer includes the following features.
● Substantially linear gate electrode structure,
● Three or more linear structures on the gate electrode layer, at least two of which are dummy,
● Three or more gate electrode structures have the same dimensions,
A structure on the gate electrode layer that is substantially uniformly spaced and / or at equal pitch in the x-direction;
● A dummy structure shared with the left and / or right neighboring cells, and ● A dummy structure cut under the power rail.
図２８Ａ／Ｂの規範的レイアウトを含めて、ここに提示するいずれの図も、特定の実施形態に基づき、ｐ型拡散フィンとして定義されたタイプ１の拡散フィン及びｎ型拡散フィンとして定義されたタイプ２の拡散フィンを有するか、或いはｎ型拡散フィンとして定義されたタイプ１の拡散フィン及びｐ型拡散フィンとして定義されたタイプ２の拡散フィンを有することを理解されたい。図２８Ａ／Ｂの規範的レイアウトでは、拡散フィンは、次の特徴を有する。
●実質的に等しいピッチに従う実質的に均一に離間された拡散フィン、この拡散フィンはグリッド上にあり、拡散フィンピッチは、ある実施形態では、９０ｎｍ未満、
●ｐ型及びｎ型の各々に対する１つ以上の拡散フィン、
●異なる数のｐ型対ｎ型拡散フィン、
●電源レールの下で省略される１つ以上の拡散フィン、
●ｐ型区分とｎ型区分との間で省略される１つ以上の拡散フィン、及び
●実質的に等しい巾及び長さの各拡散フィン。
Any of the figures presented here, including the example layout of FIGS. 28A / B, were defined as type 1 diffusion fins and n type diffusion fins defined as p-type diffusion fins, according to a specific embodiment. It should be understood that it has type 2 diffusion fins or has type 1 diffusion fins defined as n-type diffusion fins and type 2 diffusion fins defined as p-type diffusion fins. In the example layout of FIGS. 28A / B, the diffusion fins have the following characteristics.
A substantially uniformly spaced diffusion fin according to a substantially equal pitch, the diffusion fin being on a grid, the diffusion fin pitch being less than 90 nm in one embodiment,
One or more diffusion fins for each of the p-type and n-type,
A different number of p-type versus n-type diffusion fins,
● one or more diffusion fins, omitted under the power rail,
One or more diffusion fins omitted between the p-type segment and the n-type segment, and each diffusion fin of substantially equal width and length.
図２８Ａ／Ｂの規範的レイアウトでは、ローカル相互接続部は、次の特徴を有する。
●ゲート電極及び拡散フィンソース／ドレイン接続部は、導体層から直接であり、
●ソースドレイン接続のためにゲートに平行な実質的にリニアな導体層であって；ある実施形態では、ゲート層と同じピッチであり；又、ある実施形態では、このリニアな導体層は、ゲートの半ピッチだけオフセットされ、
●ローカル相互接続部と拡散フィン及びゲート電極構造体とのゼロ又は負のオーバーラップ、
●ローカル相互接続部は、２段階で構成され、即ち最初に、垂直のローカル相互接続構造体、それに続いて、水平のローカル相互接続構造体；各段階は、１組のリニアな、一方向性のローカル相互接続構造体を生成し、及び
●それとは別に、２つの個別のローカル相互接続層があり、即ち１つは、垂直のローカル相互接続層、及び１つは、水平のローカル相互接続層。
In the example layout of FIGS. 28A / B, the local interconnect has the following characteristics.
The gate electrode and diffusion fin source / drain connection are directly from the conductor layer,
A substantially linear conductor layer parallel to the gate for source drain connection; in one embodiment, the same pitch as the gate layer; and in some embodiments, this linear conductor layer is a gate Is offset by a half pitch of
● Zero or negative overlap of local interconnects with diffusion fins and gate electrode structures,
The local interconnect consists of two stages: first a vertical local interconnect structure, followed by a horizontal local interconnect structure; each stage is a set of linear, unidirectional ● Separately, there are two separate local interconnect layers: one vertical local interconnect layer and one horizontal local interconnect layer .
図２８Ａ／Ｂの規範的レイアウトでは、高レベルのｍｅｔ１相互接続層は、次の特徴を有する。
●拡散フィンは、電源レールの下に配置でき、
●ｘ及びｙ方向の一方又は両方に格子状の接触部、
●接触部は、全てのローカル相互接続部をその上の金属層に接続し、及び
●接触部は、どこにでも配置できる。
In the example layout of FIGS. 28A / B, the high level met1 interconnect layer has the following characteristics.
● Diffusion fin can be placed under the power rail,
A grid-like contact in one or both of the x and y directions,
● Contacts connect all local interconnects to the metal layer above them, and ● Contacts can be placed anywhere.
図２９Ａ／Ｂは、本発明のある実施形態により、ｎ型トランジスタの２つのゲート電極構造体間にローカル相互接続構造体が存在しない図２８Ａ／Ｂのレイアウトの変形例を示す。図２９Ｂは、図２９Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。 FIGS. 29A / B show a variation of the layout of FIGS. 28A / B where there is no local interconnect structure between the two gate electrode structures of the n-type transistor, according to some embodiments of the present invention. FIG. 29B shows the same layout as FIG. 29A, but shown in merged format for clarity.
図３０Ａ／Ｂは、本発明のある実施形態により、拡散フィンを実施する規範的なセルレイアウトを示す図である。図３０Ｂは、図３０Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで示されている。図３０Ａ／Ｂの規範的レイアウトでは、ゲート電極層は、次の特徴を有する。
●実質的にリニアなゲート電極構造体、
●ゲート電極層上の３つ以上のリニアな構造体であって、その少なくとも２つは、ダミーであり、
●３つ以上のゲート電極構造体は、同じ寸法のものであり、
●実質的に均一に離間され及び／又はｘ方向に等しいピッチにされたゲート電極層上の構造体、
●左及び／又は右の隣接セルと共有されるダミー構造体、及び
●電源レールの下のダミー構造体カット部
30A / B are diagrams illustrating an example cell layout for implementing diffusion fins, in accordance with some embodiments of the present invention. FIG. 30B shows the same layout as FIG. 30A, but shown in merged format for clarity. In the example layout of FIGS. 30A / B, the gate electrode layer has the following characteristics.
● Substantially linear gate electrode structure,
-Three or more linear structures on the gate electrode layer, at least two of which are dummy
● Three or more gate electrode structures have the same dimensions,
A structure on the gate electrode layer substantially uniformly spaced and / or equally pitched in the x direction;
● Dummy structure shared with left and / or right neighboring cells, and ● Dummy structure cut part under power rail
図３０Ａ／Ｂの規範的レイアウトでは、拡散フィンは、次の特徴を有する。
●実質的に等しいピッチに従う実質的に均一に離間された拡散フィン、この拡散フィンはグリッド上にあり、拡散フィンピッチは、ある実施形態では、９０ｎｍ未満、
●ｐ型及びｎ型の各々に対する１つ以上の拡散フィン、
●同じ数のｐ型対ｎ型拡散フィン、
●電源レールの下で省略される１つ以上の拡散フィン、
●ｐ型区分とｎ型区分との間で省略される１つ以上の拡散フィン、及び
●実質的に等しい巾及び長さの各拡散フィン。
In the example layout of FIGS. 30A / B, the diffusion fins have the following characteristics.
A substantially uniformly spaced diffusion fin according to a substantially equal pitch, the diffusion fin being on a grid, the diffusion fin pitch being less than 90 nm in one embodiment,
One or more diffusion fins for each of the p-type and n-type,
The same number of p-type versus n-type diffusion fins,
● one or more diffusion fins, omitted under the power rail,
One or more diffusion fins omitted between the p-type segment and the n-type segment, and each diffusion fin of substantially equal width and length.
図３０Ａ／Ｂの規範的レイアウトでは、ローカル相互接続部は、次の特徴を有する。
●ゲート電極及び拡散フィンソース／ドレイン接続部は、導体層から直接であり、
●ソースドレイン接続のためにゲートに平行な実質的にリニアな導体層であって；ある実施形態では、ゲート層と同じピッチであり；又、ある実施形態では、このリニアな導体層は、ゲートの半ピッチだけオフセットされ、
●ローカル相互接続部と拡散フィン及びゲート電極構造体とのゼロ又は負のオーバーラップ、
●ローカル相互接続部は、２段階で構成され、即ち最初に、垂直のローカル相互接続構造体、それに続いて、水平のローカル相互接続構造体；各段階は、１組のリニアな、一方向性のローカル相互接続構造体を生成し、
●ある実施形態では、垂直及び水平のローカル相互接続構造体は、互いに交差し接続するように形成され、それにより、二次元的に変化するローカル相互接続構造体、即ち屈曲部を伴うローカル相互接続構造体を形成し、及び
●それとは別に、２つの個別のローカル相互接続層があり、即ち１つは、垂直のローカル相互接続層、及び１つは、水平のローカル相互接続層。
In the example layout of FIGS. 30A / B, the local interconnect has the following characteristics.
The gate electrode and diffusion fin source / drain connection are directly from the conductor layer,
A substantially linear conductor layer parallel to the gate for source drain connection; in one embodiment, the same pitch as the gate layer; and in some embodiments, this linear conductor layer is a gate Is offset by a half pitch of
● Zero or negative overlap of local interconnects with diffusion fins and gate electrode structures,
The local interconnect consists of two stages: first a vertical local interconnect structure, followed by a horizontal local interconnect structure; each stage is a set of linear, unidirectional Generate a local interconnect structure for
In one embodiment, the vertical and horizontal local interconnect structures are formed to intersect and connect to each other, thereby providing a local interconnect structure that changes two-dimensionally, i.e., a local interconnect with a bend Form a structure, and ● There are two separate local interconnect layers, one vertical vertical interconnect layer and one horizontal local interconnect layer.
図３０Ａ／Ｂの規範的レイアウトでは、高レベルのｍｅｔ１相互接続層は、次の特徴を有する。
●拡散フィンを電源レールの下に配置でき、
●ｘ及びｙ方向の一方又は両方に格子状の接触部、
●ｍｅｔ１相互接続構造体は、ゲート電極構造体と同じピッチに従って位置され、
●接触部は、全てのローカル相互接続部をその上の金属層に接続し、及び
●接触部は、どこにでも配置できる。
In the example layout of FIGS. 30A / B, the high level met1 interconnect layer has the following characteristics.
● Diffusion fin can be placed under the power rail,
A grid-like contact in one or both of the x and y directions,
The met1 interconnect structure is positioned according to the same pitch as the gate electrode structure,
● Contacts connect all local interconnects to the metal layer above them, and ● Contacts can be placed anywhere.
図３１Ａは、本発明のある実施形態により、ゲート電極及びローカル相互接続線端ギャップが実質的に拡散フィン間の中心にある規範的なｓｄｆｆセルを示す。図３１Ａにおいて、ゲート電極線端ギャップは、円形にされている。図３１Ｂは、図３１Ａの規範的なｓｄｆｆセルレイアウトを示し、ローカル相互接続線端ギャップは、円形にされた拡散フィン間の実質的に中心にある。図３１Ａ及び３１Ｂに基づき、全てのゲート電極及び垂直相互接続線端ギャップが拡散フィン間の実質的に中心にあるセルライブラリーアーキテクチャーが生成されることを理解されたい。図３１Ｃは、本発明のある実施形態により、拡散フィン端がｘ方向に互いにオーバーラップする２つの隣接ゲート電極構造体間に領域３１０５の注釈を伴う図３１Ａ及び３１Ｂの規範的なｓｄｆｆセルレイアウトを示す。 FIG. 31A shows an exemplary sdff cell in which the gate electrode and local interconnect line end gap are substantially centered between the diffusion fins, in accordance with an embodiment of the present invention. In FIG. 31A, the gate electrode line end gap is circular. FIG. 31B shows the exemplary sdff cell layout of FIG. 31A, where the local interconnect line end gap is substantially centered between the rounded diffusion fins. Based on FIGS. 31A and 31B, it should be understood that a cell library architecture is created in which all gate electrodes and vertical interconnect line end gaps are substantially centered between the diffusion fins. FIG. 31C illustrates the exemplary sdff cell layout of FIGS. 31A and 31B with annotation of region 3105 between two adjacent gate electrode structures whose diffusion fin ends overlap each other in the x-direction, according to an embodiment of the present invention. Show.
図３２−３４は、本発明のある実施形態による標準的なセル回路レイアウトの一部分の３つの例を示す。図３２は、全ての接触層構造体が拡散フィン間に配置された規範的レイアウトを示す。図３３及び３４は、全ての接触層構造体が拡散フィン上に配置された規範的レイアウトを示す。図３２の例では、ゲート電極線端ギャップは、ある場合には、円３２０１で示すように、実質的に拡散フィン上の中心にあり、そしてある場合には、ゲート電極線端ギャップは、円３２０３で示すように、実質的に拡散フィン間の中心にある。全ての接触層構造体を拡散フィン上に配置するセルアーキテクチャーを使用することにより、全てのゲート電極線端ギャップは、図３３及び３４に円３３０１で示すように、実質的に拡散フィン間の中心にある。その１つの利益は、ゲート電極線端ギャップが全て固定ピッチのことである。製造上の観点から、ゲート電極線端ギャップが拡散フィン上の中心にあるか又は拡散フィン間の中心にあるかは問題でない。しかしながら、ゲート電極線端ギャップが、図３２の例のように、混合されないことは問題である。ゲート電極線端ギャップを全て同じピッチにすることで、ゲート電極製造プロセスが安価になるか、より信頼性が高くなるか、又はその両方となる。 Figures 32-34 illustrate three examples of portions of a standard cell circuit layout according to an embodiment of the present invention. FIG. 32 shows an exemplary layout in which all contact layer structures are placed between the diffusion fins. Figures 33 and 34 show an exemplary layout in which all contact layer structures are placed on the diffusion fins. In the example of FIG. 32, the gate electrode line end gap is, in some cases, substantially centered on the diffusion fin, as shown by circle 3201, and in some cases, the gate electrode line end gap is a circle. As shown at 3203, it is substantially in the center between the diffusion fins. By using a cell architecture that places all contact layer structures on the diffusion fins, all gate electrode line end gaps are substantially between the diffusion fins, as shown by circles 3301 in FIGS. In the center. One benefit is that the gate electrode line end gaps are all fixed pitch. From a manufacturing point of view, it does not matter whether the gate electrode line end gap is at the center on the diffusion fins or at the center between the diffusion fins. However, it is a problem that the gate electrode line end gap is not mixed as in the example of FIG. By setting all the gate electrode line end gaps to the same pitch, the gate electrode manufacturing process becomes cheaper, more reliable, or both.
図３５Ａないし６９Ａは、ｆｉｎＦＥＴトランジスタを使用して交差結合トランジスタ構成を実施できる異なる方法の例を示す種々のセルレイアウトである。図３５Ａないし６９Ａの交差結合レイアウトは、２入力マルチプレクサ回路（ＭＵＸ２）に関して示されている。図３５Ｃは、本発明のある実施形態により、図３５Ａ／Ｂから４７Ａ／Ｂ、及び６３Ａ／Ｂから６７Ａ／Ｂのレイアウトの回路図である。図４８Ｃは、本発明のある実施形態により、図４８Ａ／Ｂから５８Ａ／Ｂのレイアウトの回路図である。図５９Ｃは、本発明のある実施形態による図５９Ａ／Ｂのレイアウトの回路図である。図６０Ｃは、本発明のある実施形態により、図６０Ａ／Ｂから６２Ａ／Ｂ並びに図６８Ａ／Ｂから６９Ａ／Ｂのレイアウトの回路図である。図７１は、本発明のある実施形態による図７１Ａ／Ｂ及び７７Ａ／Ｂのレイアウトの回路図である。図７２Ｃは、本発明のある実施形態による図７２Ａ／Ｂから７６Ａ／Ｂのレイアウトの回路図である。左右の縁のトランジスタは、ＭＵＸ２機能を得るために交差結合に追加される。交差結合回路との他の機能については、それらは、異なるものでよい。図３５Ｂから６９Ｂは、各々、図３５Ａから６９Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで描かれ、そして回路のノードは、セルレイアウトの回路図に基づいて識別される。又、交差結合トランジスタの接続は、図３５Ａから６９Ａでは、線ｃｃ１及びｃｃ２で識別される。 FIGS. 35A-69A are various cell layouts illustrating examples of different ways in which cross-coupled transistor configurations can be implemented using finFET transistors. The cross-coupled layout of FIGS. 35A-69A is shown for a two-input multiplexer circuit (MUX2). FIG. 35C is a circuit diagram of the layout of FIGS. 35A / B to 47A / B and 63A / B to 67A / B, in accordance with an embodiment of the present invention. FIG. 48C is a circuit diagram of the layout of FIGS. 48A / B through 58A / B, in accordance with one embodiment of the present invention. FIG. 59C is a circuit diagram of the layout of FIGS. 59A / B according to one embodiment of the invention. 60C is a circuit diagram of the layout of FIGS. 60A / B through 62A / B and FIGS. 68A / B through 69A / B, in accordance with an embodiment of the present invention. 71 is a circuit diagram of the layout of FIGS. 71A / B and 77A / B according to an embodiment of the present invention. FIG. 72C is a circuit diagram of the layout of FIGS. 72A / B through 76A / B according to an embodiment of the present invention. Left and right edge transistors are added to the cross-coupled to obtain MUX2 function. For other functions with the cross-coupled circuit, they may be different. FIGS. 35B-69B each show the same layout as FIGS. 35A-69A, but are drawn in a merged format for clarity, and the nodes of the circuit are identified based on the schematic of the cell layout. The cross-coupled transistor connections are also identified by lines cc1 and cc2 in FIGS. 35A-69A.
図３５Ａ／Ｂから４７Ａ／Ｂ及び図６３Ａ／Ｂから６７Ａ／Ｂは、両ロジック経路に伝送ゲートを有する交差結合トランジスタ構成を示すもので、全ての内部ノードがｐ型とｎ型との間に接続をもつことを要求する。図４８Ａ／Ｂから５７Ａ／Ｂは、大きなトランジスタをもつロジック経路には伝送ゲートを有しそして他の経路には３状態ゲートを有する交差結合トランジスタ構成を示す。３状態ゲートは、内部ノードにおいてｐ型拡散とｎ型拡散との間に接続を要求しない。 35A / B to 47A / B and FIGS. 63A / B to 67A / B show cross-coupled transistor configurations with transmission gates in both logic paths, with all internal nodes between p-type and n-type. Requires having a connection. 48A / B through 57A / B show a cross-coupled transistor configuration with a transmission gate in the logic path with large transistors and a tri-state gate in the other path. Tristate gates do not require a connection between p-type and n-type diffusions at internal nodes.
図５８Ａ／Ｂから５９Ａ／Ｂは、小さなトランジスタをもつロジック経路には伝送ゲートを有しそして他の経路には３状態ゲートを有する交差結合トランジスタ構成を示す。３状態ゲートは、内部ノードにおいてｐ型拡散とｎ型拡散との間に接続を要求しない。 58A / B through 59A / B show a cross-coupled transistor configuration with a transmission gate in the logic path with small transistors and a tri-state gate in the other path. Tristate gates do not require a connection between p-type and n-type diffusions at internal nodes.
図６０Ａ／Ｂから６２Ａ／Ｂ及び図６８Ａ／Ｂから６９Ａ／Ｂは、両ロジック経路に３状態ゲートを有する交差結合トランジスタ構成を示す。 FIGS. 60A / B through 62A / B and FIGS. 68A / B through 69A / B show cross-coupled transistor configurations with tri-state gates in both logic paths.
図６３Ａ／Ｂから６９Ａ／Ｂは、ｎ型拡散フィンの数に等しい数のｐ型拡散フィンを有するセルレイアウトを示す。他の図３５Ａ／Ｂから６２Ａ／Ｂの幾つかは、ｎ型拡散フィンの数に等しくない数のｐ型拡散フィンを有するセルレイアウトを示す。 63A / B through 69A / B show cell layouts having a number of p-type diffusion fins equal to the number of n-type diffusion fins. Some of the other FIGS. 35A / B through 62A / B show cell layouts having a number of p-type diffusion fins not equal to the number of n-type diffusion fins.
図４０Ａ／Ｂは、水平／垂直ローカル相互接続構造体間の緊密な間隔を使用するセルレイアウトを示す。図３７Ａ／Ｂ、４５Ａ／Ｂ及び４９Ａ／Ｂは、拡散フィン間の大きな間隔を使用するセルレイアウトの例を示す。図６３Ａ／Ｂから６９Ａ／Ｂは、拡散フィン間の緊密な間隔を使用するセルレイアウトの例を示す。図４３Ａ／Ｂ及び４４Ａ／Ｂは、拡散フィンをワイヤとして使用するセルレイアウトの例を示す。 40A / B illustrate a cell layout that uses tight spacing between horizontal / vertical local interconnect structures. 37A / B, 45A / B, and 49A / B show examples of cell layouts that use large spacing between diffusion fins. 63A / B through 69A / B show examples of cell layouts that use tight spacing between diffusion fins. 43A / B and 44A / B show examples of cell layouts using diffusion fins as wires.
図３５Ａ／Ｂから４１Ａ／Ｂ、４８Ａ／Ｂから６５Ａ／Ｂ、及び６８Ａ／Ｂから６９Ａ／Ｂは、分割ゲートをもたない高密度ゲート電極構造体実施を使用するセルレイアウトの例を示す。図４２Ａ／Ｂから４７Ａ／Ｂ及び６６Ａ／Ｂから６７Ａ／Ｂは、配線が少なく且つトランジスタサイズが大きい分割ゲート実施を使用するセルレイアウトの例を示す。 FIGS. 35A / B to 41A / B, 48A / B to 65A / B, and 68A / B to 69A / B show examples of cell layouts using high density gate electrode structure implementations without split gates. 42A / B to 47A / B and 66A / B to 67A / B show examples of cell layouts using a split gate implementation with fewer wires and a larger transistor size.
図３５Ａ／Ｂから６９Ａ／Ｂは、種々のセルレイアウトに対する多数の異なる配線例を示すセルレイアウトを例示する。図３５Ａ／Ｂから６９Ａ／Ｂは、ゲート電極層内で可能であればゲート電極エンドキャップの延長及びダミー構造体の使用を含めて、完全にポピュレートされたゲート電極層の使用を示すセルレイアウトの例を示す。図３５Ａ／Ｂから６９Ａ／Ｂに示されたセルレイアウトの幾つかは、セルの上部及び下部にカット部をもたない、即ち製造プロセス中のマスクカット操作の前の、ダミーゲート電極層構造体の例を示す。セルレイアウトの幾つか、例えば、図５３Ａ／Ｂから５５Ａ／Ｂ及び図６６Ａ／Ｂは、電源バスが省略された規範的なセルレイアウトを示す。 FIGS. 35A / B through 69A / B illustrate cell layouts illustrating a number of different wiring examples for various cell layouts. FIGS. 35A / B through 69A / B show a cell layout showing the use of a fully populated gate electrode layer, including extension of the gate electrode end cap and use of dummy structures where possible in the gate electrode layer. An example is shown. Some of the cell layouts shown in FIGS. 35A / B to 69A / B have dummy gate electrode layer structures that do not have cuts at the top and bottom of the cell, i.e., prior to a mask cut operation during the manufacturing process. An example of Some of the cell layouts, eg, FIGS. 53A / B through 55A / B and FIGS. 66A / B, show example cell layouts with the power bus omitted.
図３５Ａ／Ｂから６９Ａ／Ｂのこれら交差結合トランジスタ構成は、各層及び層の結合体上に形成された構造体を含み、そして前記セルレイアウト特徴の多くは、互いに独立して適用することができる。図３５Ａ／Ｂから６９Ａ／Ｂのセルレイアウトは、ｆｉｎＦＥＴベースの交差結合トランジスタ構成で何が行えるかの例を示すもので、包含される全組の考えられるセルレイアウト構成を表わすものではないことを理解されたい。図３５Ａ／Ｂから６９Ａ／Ｂの種々のセルレイアウト例に示された特徴のいずれかを結合して、付加的なセルレイアウトを生成することができる。 These cross-coupled transistor configurations of FIGS. 35A / B through 69A / B include structures formed on each layer and layer combination, and many of the cell layout features can be applied independently of each other. . The cell layouts of FIGS. 35A / B to 69A / B show examples of what can be done with a finFET-based cross-coupled transistor configuration and do not represent the entire set of possible cell layout configurations involved. I want you to understand. Any of the features shown in the various cell layout examples of FIGS. 35A / B through 69A / B can be combined to generate additional cell layouts.
線パターンを直接分析するには光学的解像度が充分でないテクノロジーは、ある形態のピッチ分割を使用する。ピッチ分割は、スペーサを使用するか、又は達成可能な解像度で多数の露出ステップを通して、自己整列される。例えば、最終レンズの浸水を使用し且つウェハの一部分を露出させるＡｒＦエキシマレーザスキャナでは、光学的解像度が〜４０ｎｍに制限される。これは、波長が１９３ｎｍで、有効開口数が１．３５の場合に、０．２８のｋ１値に対応する。拡散フィン層、ゲート電極層、及びピッチ分割で形成された他の層の場合に（例えば、スペーサ二重パターン化、スペーサ四重パターン化、多重露出のリソ・エッチ・リソ・エッチ(Litho-Etch-Litho-Etch)、等）、たとえレイアウトが導電性構造体、即ち線、に対して均一ピッチ（長手方向中心線対長手方向中心線ピッチ）で行われても、製造時の導電性構造体は、処理変動のためにターゲットから若干ずれて終了となり、複数（例えば、２、４、等）のピッチがウェハ上で終了となる。 Technologies that do not have sufficient optical resolution to directly analyze line patterns use some form of pitch division. The pitch division is self-aligned using spacers or through multiple exposure steps with achievable resolution. For example, an ArF excimer laser scanner that uses final lens immersion and exposes a portion of the wafer limits the optical resolution to ˜40 nm. This corresponds to a k1 value of 0.28 when the wavelength is 193 nm and the effective numerical aperture is 1.35. In the case of diffusion fin layers, gate electrode layers, and other layers formed by pitch division (for example, spacer double patterning, spacer quadruple patterning, multiple exposure litho-etch litho-etch) -Litho-Etch), etc.), even if the layout is made with a uniform pitch (longitudinal center line vs. longitudinal center line pitch) with respect to the conductive structure, ie the line, the conductive structure as manufactured Ends with a slight deviation from the target due to process variations, and multiple (eg, 2, 4, etc.) pitches end on the wafer.
ピッチ分割は、自己整列スペーサ解決策又は複数リソグラフィー露出のいずれかで、例えば、２でのピッチ分割(pitch-devision-by-2)や、４でのピッチ分割のように、何回か適用することができる。４でのピッチ分割は、約１１ｎｍの線／スペースを達成することが報告されている。ピッチ分割の１つの制約は、得られる線パターンがパターン内に若干異なるピッチを有することである。例えば、２でのピッチ分割の場合に、それは、２本の線のグループが１つのピッチを有し、２本の線の次のグループが若干異なるピッチを有し、２本の線の次のグループが第１のグループと同じピッチを有し、等々となることを意味する。出来上がったウェハにおける結果は、均一の固定のピッチであることが意図された線が、２又は４又は他の複数のピッチで終了することになる。自己整列スペーサの場合には、元のコア線パターンが固定の均一ピットで描かれる。複数露出の場合には、各露出が均一の固定ピッチで線を描く。ピッチ分割プロセスにより導入される非均一ピッチは、最終ピッチのほぼ１０％以下となる。例えば、５０ｎｍの最終ターゲットピッチの場合に、２本の線の各グループのピッチは、相違が５ｎｍ未満である。 Pitch division is applied several times with either a self-aligned spacer solution or multiple lithography exposures, for example, pitch-devision-by-2 or pitch division at 4. be able to. It is reported that pitch division at 4 achieves a line / space of about 11 nm. One limitation of pitch division is that the resulting line pattern has a slightly different pitch within the pattern. For example, in the case of pitch division by two, it means that a group of two lines has one pitch and the next group of two lines has a slightly different pitch and the next of the two lines It means that the group has the same pitch as the first group, and so on. The result on the finished wafer will be a line intended to be a uniform fixed pitch, ending at 2 or 4 or some other pitch. In the case of a self-aligning spacer, the original core line pattern is drawn with fixed uniform pits. In the case of multiple exposures, each exposure draws a line at a uniform fixed pitch. The non-uniform pitch introduced by the pitch division process will be approximately 10% or less of the final pitch. For example, for a final target pitch of 50 nm, the difference between each group of two lines is less than 5 nm.
制約のあるゲートレベルレイアウトアーキテクチャー
上述したｆｉｎＦＥＴトランジスタを合体した種々の回路レイアウトを、制約のあるゲートレベルレイアウトアーキテクチャー内で実施することができる。ゲートレベルについては、多数の平行な垂直線がレイアウトを横切って延びるように定義される。これらの平行な垂直線は、レイアウト内での種々のトランジスタのゲート電極の配置をインデックスするのに使用されるので、ゲート電極トラックと称される。ある実施形態では、ゲート電極トラックを形成する平行な垂直線は、それらの間の垂直間隔を特定のゲート電極ピッチに等しくすることで定義される。それ故、ゲート電極トラックにおけるゲート電極セグメントの配置は、指定のゲート電極ピッチに対応する。別の実施形態では、ゲート電極トラックは、指定のゲート電極ピッチ以上の可変ピッチで離間される。
Constrained Gate Level Layout Architecture Various circuit layouts incorporating the above-described finFET transistors can be implemented in a constrained gate level layout architecture. For the gate level, a number of parallel vertical lines are defined to extend across the layout. These parallel vertical lines are referred to as gate electrode tracks because they are used to index the placement of various transistor gate electrodes in the layout. In some embodiments, the parallel vertical lines forming the gate electrode tracks are defined by making the vertical spacing between them equal to a particular gate electrode pitch. Therefore, the arrangement of the gate electrode segments in the gate electrode track corresponds to a specified gate electrode pitch. In another embodiment, the gate electrode tracks are spaced apart by a variable pitch that is greater than or equal to a specified gate electrode pitch.
図７０Ａは、本発明のある実施形態により、制約のあるゲートレベルレイアウトアーキテクチャー内に画成されたゲート電極トラック７０−１Ａから７０−１Ｅの一例を示す。ゲート電極トラック７０−１Ａから７０−１Ｅは、チップのゲートレベルレイアウトを横切って延びる平行仮想線によって形成され、それらの間の垂直間隔は、指定のゲート電極ピッチ７０−３に等しい。 FIG. 70A illustrates an example of gate electrode tracks 70-1A through 70-1E defined within a constrained gate level layout architecture, according to an embodiment of the present invention. The gate electrode tracks 70-1A to 70-1E are formed by parallel imaginary lines extending across the gate level layout of the chip, and the vertical spacing between them is equal to the specified gate electrode pitch 70-3.
制約のあるゲートレベルレイアウトアーキテクチャー内で、ゲートレベル特徴部レイアウトチャンネルが、所与のゲート電極トラックに隣接してゲート電極トラック間に延びるように所与のゲート電極トラックの周りに画成される。例えば、ゲートレベル特徴部レイアウトチャンネル７０−５Ａから７０−５Ｅは、各々、ゲート電極トラック７０−１Ａから７０−１Ｅの周りに画成される。各ゲート電極トラックは、それに対応するゲートレベル特徴部レイアウトチャンネルを有することを理解されたい。又、既定のレイアウトスペースの縁に隣接して、例えば、セル境界に隣接して位置するゲート電極トラックについては、それに対応するゲートレベル特徴部レイアウトチャンネルは、ゲートレベル特徴部レイアウトチャンネル７０−５Ａ及び７０−５Ｅで示されたように、既定のレイアウトスペース以外に仮想ゲート電極トラックがあるかのように、延びることを理解されたい。更に、各ゲートレベル特徴部レイアウトチャンネルは、それに対応するゲート電極トラックの全長に沿って延びるように画成されることも理解されたい。従って、各ゲートレベル特徴部レイアウトチャンネルは、ゲートレベルレイアウトに関連したチップの一部分内でゲートレベルレイアウトを横切って延びるように画成される。 Within a constrained gate level layout architecture, a gate level feature layout channel is defined around a given gate electrode track to extend between the gate electrode tracks adjacent to the given gate electrode track. . For example, gate level feature layout channels 70-5A to 70-5E are defined around gate electrode tracks 70-1A to 70-1E, respectively. It should be understood that each gate electrode track has a corresponding gate level feature layout channel. Also, for a gate electrode track located adjacent to the edge of a predetermined layout space, eg, adjacent to a cell boundary, the corresponding gate level feature layout channel is the gate level feature layout channel 70-5A and It should be understood that it extends as if there were virtual gate electrode tracks other than the default layout space, as shown at 70-5E. Further, it should be understood that each gate level feature layout channel is defined to extend along the entire length of the corresponding gate electrode track. Thus, each gate level feature layout channel is defined to extend across the gate level layout within a portion of the chip associated with the gate level layout.
制約のあるゲートレベルレイアウトアーキテクチャー内で、所与のゲート電極トラックに関連したゲートレベル特徴部が、所与のゲート電極トラックに関連したゲートレベル特徴部レイアウトチャンネル内に画成される。隣接するゲートレベル特徴部は、トランジスタ、即ちここに開示するｆｉｎＦＥＴトランジスタのゲート電極を画成する部分と、トランジスタのゲート電極を画成しない部分の両方を含む。従って、隣接するゲートレベル特徴部は、拡散領域、即ち拡散フィンと、その下のチップレベルの誘電体領域との両方の上に延びることができる。 Within the constrained gate level layout architecture, a gate level feature associated with a given gate electrode track is defined within a gate level feature layout channel associated with a given gate electrode track. Adjacent gate level features include both the transistor, that is, the portion that defines the gate electrode of the finFET transistor disclosed herein, and the portion that does not define the gate electrode of the transistor. Thus, adjacent gate level features can extend over both the diffusion region, i.e., the diffusion fin, and the underlying chip level dielectric region.
ある実施形態では、トランジスタのゲート電極を形成するゲートレベル特徴部の各部分は、実質的に所与のゲート電極トラックの中心に来るように位置される。更に、この実施形態では、トランジスタのゲート電極を形成しないゲートレベル特徴部の部分は、所与のゲート電極トラックに関連したゲートレベル特徴部レイアウトチャンネル内に位置される。それ故、所与のゲートレベル特徴部のゲート電極部分が、所与のゲートレベル特徴部レイアウトチャンネルに対応するゲート電極トラックの中心に来る限り、且つ所与のゲートレベル特徴部が、隣接するゲートレベルレイアウトチャンネルにおける他のゲートレベル特徴部に対して設計ルール間隔要件に合致する限り、所与のゲートレベル特徴部を、所与のゲートレベル特徴部レイアウトチャンネル内の本質的にどこにでも画成することができる。更に、隣接するゲート電極トラックに関連したゲートレベル特徴部レイアウトチャンネルに画成されたゲートレベル特徴部間では物理的な接触が禁止される。 In some embodiments, each portion of the gate level feature that forms the gate electrode of the transistor is positioned to be substantially at the center of a given gate electrode track. Furthermore, in this embodiment, the portion of the gate level feature that does not form the gate electrode of the transistor is located in the gate level feature layout channel associated with a given gate electrode track. Therefore, as long as the gate electrode portion of a given gate level feature is centered on the gate electrode track corresponding to the given gate level feature layout channel, and the given gate level feature is adjacent to the gate Define a given gate level feature essentially anywhere within a given gate level feature layout channel as long as the design rule spacing requirements are met for other gate level features in the level layout channel be able to. In addition, physical contact is prohibited between gate level features defined in the gate level feature layout channel associated with adjacent gate electrode tracks.
図７０Ｂは、本発明のある実施形態により、多数の規範的なゲートレベル特徴部７００１−７００８が画成された図７０Ａの規範的な制約付きゲートレベルレイアウトアーキテクチャーを示す。ゲートレベル特徴部７００１は、ゲート電極トラック７０−１Ａに関連したゲートレベル特徴部レイアウトチャンネル７０−５Ａ内に画成される。ゲートレベル特徴部７００１のゲート電極部分は、実質的にゲート電極トラック７０−１Ａの中心に来る。又、ゲートレベル特徴部７００１の非ゲート電極部分は、ゲートレベル特徴部７００２及び７００３が隣接するゲートレベル特徴部レイアウトチャンネル７０−５Ｂ内に画成されるようにして設計ルール間隔要件を維持する。同様に、ゲートレベル特徴部７００２から７００８は、各ゲートレベル特徴部レイアウトチャンネル内に画成され、それらのゲート電極部分は、それらの各ゲートレベル特徴部レイアウトチャンネルに対応するゲート電極トラックの実質的に中心に来るようにされる。又、ゲートレベル特徴部７００２から７００８の各々は、ゲートレベル特徴部が隣接するゲートレベル特徴部レイアウトチャンネル内に画成されるようにして設計ルール間隔要件を維持し、そして隣接するゲートレベル特徴部レイアウトチャンネル内に画成された別のゲートレベル特徴部との物理的な接触を回避することも明らかである。 FIG. 70B illustrates the example constrained gate level layout architecture of FIG. 70A in which a number of example gate level features 7001-7008 are defined in accordance with an embodiment of the present invention. Gate level feature 7001 is defined in gate level feature layout channel 70-5A associated with gate electrode track 70-1A. The gate electrode portion of the gate level feature 7001 is substantially at the center of the gate electrode track 70-1A. Also, the non-gate electrode portion of the gate level feature 7001 maintains the design rule spacing requirement such that the gate level features 7002 and 7003 are defined in the adjacent gate level feature layout channel 70-5B. Similarly, gate level features 7002 to 7008 are defined within each gate level feature layout channel, and their gate electrode portions are substantially the gate electrode track corresponding to their respective gate level feature layout channel. To be in the center. Each of the gate level features 7002 to 7008 also maintains design rule spacing requirements such that the gate level features are defined in adjacent gate level feature layout channels, and adjacent gate level features. It is also clear to avoid physical contact with another gate level feature defined in the layout channel.
ゲート電極は、拡散構造体、即ち拡散フィン上に延びる各ゲートレベル特徴部の一部分に対応し、ここで、各ゲートレベル特徴部は、ゲートレベル特徴部レイアウトチャンネル内に完全に画成される。各ゲートレベル特徴部は、隣接するゲートレベル特徴部レイアウトチャンネル内に画成された別のゲートレベル特徴部に物理的に接触せずにそのゲートレベル特徴部レイアウトチャンネル内に画成される。図７０Ｂの規範的なゲートレベル特徴部レイアウトチャンネル７０−５Ａから７０−５Ｅにより示されたように、各ゲートレベル特徴部レイアウトチャンネルは、所与のゲート電極トラックに関連し、そしてレイアウト領域に対応し、このレイアウト領域は、所与のゲート電極トラックに沿って、且つ所与のゲート電極トラックから、それに隣接するゲート電極トラック、又はレイアウト境界の外側の仮想ゲート電極トラックのいずれか近い方へと各々逆方向に垂直に外方に延びるものである。 The gate electrode corresponds to a portion of each gate level feature extending over the diffusion structure, i.e., the diffusion fin, where each gate level feature is completely defined within the gate level feature layout channel. Each gate level feature is defined in its gate level feature layout channel without physically touching another gate level feature defined in an adjacent gate level feature layout channel. Each gate level feature layout channel is associated with a given gate electrode track and corresponds to a layout region, as indicated by the exemplary gate level feature layout channels 70-5A through 70-5E of FIG. 70B. The layout region is along a given gate electrode track and from a given gate electrode track to the adjacent gate electrode track or a virtual gate electrode track outside the layout boundary, whichever is closer. Each extends outwardly perpendicular to the opposite direction.
あるゲートレベル特徴部は、その長さに沿って多数の位置に画成された１つ以上の接触ヘッド部分を有する。所与のゲートレベル特徴部の接触ヘッド部分は、ゲート接触構造体を受け入れるに充分なサイズの高さ及び巾を有するゲートレベル特徴部のセグメントとして画成される。この例において、「巾」は、所与のゲートレベル特徴部のゲート電極トラックに垂直な方向に基板を横切って定義され、そして「高さ」は、所与のゲートレベル特徴部のゲート電極トラックに平行な方向に基板を横切って定義される。ゲートレベル特徴部の巾及び高さは、セル内のゲートレベル特徴部の向きに基づいて、セルの巾Ｗ及びセルの高さＨに対応しても、しなくてもよい。以上に鑑み、ゲートレベル特徴部の接触ヘッドは、本質的に、方形又は長方形を含むレイアウト形状により画成できることが明らかであろう。又、レイアウト要件及び回路設計に基づき、ゲートレベル特徴部の所与の接触ヘッド部分は、その上に画成されるゲート接触部を有してもよいし、そうでなくてもよい。 Some gate level features have one or more contact head portions defined at multiple locations along their length. The contact head portion of a given gate level feature is defined as a segment of the gate level feature having a height and width sufficient to receive the gate contact structure. In this example, “width” is defined across the substrate in a direction perpendicular to the gate electrode track for a given gate level feature, and “height” is the gate electrode track for a given gate level feature. Defined across the substrate in a direction parallel to. The width and height of the gate level feature may or may not correspond to the cell width W and cell height H based on the orientation of the gate level feature in the cell. In view of the above, it will be apparent that the contact head of the gate level feature can be defined essentially by a layout shape including a square or a rectangle. Also, depending on layout requirements and circuit design, a given contact head portion of the gate level feature may or may not have a gate contact defined thereon.
ここに開示する幾つかの実施形態のゲートレベルは、上述したように、制約のあるゲートレベルとして定義される。ゲートレベル特徴部のあるものは、トランジスタ装置のゲート電極を形成する。ゲートレベル特徴部の他のものは、ゲートレベル内の２点間に延びる導電性セグメントを形成する。又、ゲートレベル特徴部の他のものは、集積回路の動作に対して機能しない。ゲートレベル特徴部の各々は、機能に関わりなく、隣接するゲートレベル特徴部レイアウトチャンネルと共に画成された他のゲートレベル特徴部に物理的に接触せずに、それらの各ゲートレベル特徴部レイアウトチャンネル内でゲートレベルを横切って延びるように画成されることを理解されたい。 The gate level of some embodiments disclosed herein is defined as a constrained gate level, as described above. Some of the gate level features form the gate electrode of the transistor device. Another of the gate level features forms a conductive segment that extends between two points in the gate level. Also, other gate level features do not work for integrated circuit operation. Each of the gate level features, regardless of their function, has their respective gate level feature layout channels without physically touching other gate level features defined with adjacent gate level feature layout channels. It should be understood that it is defined to extend across the gate level within.
ある実施形態では、ゲートレベル特徴部は、製造及び設計プロセスにおいて正確に予想でき及び最適化できる限定数のコントロールされるレイアウト形状対形状リソグラフィー相互作用を与えるように画成される。この実施形態では、ゲートレベル特徴部は、高い確率で正確に予想及び軽減できない悪いリソグラフィー相互作用をレイアウト内に導入するレイアウト形状対形状空間的関係を回避するように画成される。しかしながら、ゲートレベルレイアウトチャンネル内のゲートレベル特徴部の方向の変化は、対応するリソグラフィー相互接続を予想及び管理できるときには、受け容れることができる。 In some embodiments, the gate level features are defined to provide a limited number of controlled layout shape-to-shape lithography interactions that can be accurately predicted and optimized in manufacturing and design processes. In this embodiment, the gate level features are defined to avoid layout shape-to-shape spatial relationships that introduce bad lithographic interactions into the layout that cannot be accurately predicted and mitigated with high probability. However, changes in the orientation of the gate level features in the gate level layout channel can be accepted when the corresponding lithographic interconnect can be anticipated and managed.
ゲートレベル特徴部の各々は、機能に関わりなく、所与のゲート電極トラックに沿ったゲートレベル特徴部が、非ゲートレベル特徴部を使用せずに、異なるゲート電極トラックに沿って画成された別のゲートレベル特徴部へゲートレベル内で直結するように構成されることがないように、画成されることを理解されたい。更に、異なるゲート電極トラックに関連した異なるゲートレベルレイアウトチャンネル内に配置されたゲートレベル特徴部間の各接続は、高い相互接続レベルで画成された１つ以上の非ゲートレベル特徴部を通して、即ちゲートレベルより上の１つ以上の相互接続レベルを通して、又はゲートレベル以下のローカル相互接続特徴部により、なされる。 Each of the gate level features is independent of function, and the gate level features along a given gate electrode track were defined along different gate electrode tracks without using non-gate level features. It should be understood that it is defined such that it is not configured to connect directly within the gate level to another gate level feature. Further, each connection between gate level features located in different gate level layout channels associated with different gate electrode tracks is through one or more non-gate level features defined at a high interconnect level, i.e. This can be done through one or more interconnect levels above the gate level, or by local interconnect features below the gate level.
図７１Ａ／Ｂから７７Ａ／Ｂは、本発明のある実施形態により、３状態及び伝送ゲートベースの交差結合回路構造体の両方を使用する多数の規範的なＳＤＦＦ回路レイアウトを示す。図７１Ｃは、本発明のある実施形態による図７１Ａ／Ｂ及び７７Ａ／Ｂのレイアウトの回路図である。図７２Ｃは、本発明のある実施形態による図７２Ａ／Ｂから７６Ａ／Ｂのレイアウトの回路図である。図７１Ｂから７７Ｂは、各々、図７１Ａから７７Ａと同じレイアウトを示すが、明瞭化のために合併フォーマットで描かれ、そして回路のノードは、セルレイアウトの回路図に基づいて識別される。図７１Ａ／Ｂから７７Ａ／Ｂの規範的なＳＤＦＦ回路レイアウトは、次の特徴を含む。
１．ゲート導体
ａ．実質的に均一に離間されたゲート導体。
ｂ．カットしたマスクで形成される均一なゲート導体線端ギャップであって、ローカル相互接続を回避するために、又はカットを必要としない大きなゲート導体線端ギャップを許すに充分なスペースがある場合には、大きなゲート導体線端ギャップと結合される。
ｃ．ある場合には金属の使用を減少するために、即ち高レベル相互接続の使用を減少するために、ワイヤとして使用される幾つかのゲート導体。
２．拡散フィン
ａ．実質的に均一に離間された拡散フィン。
ｂ．ｐ型とｎ型との間、及び上部及び下部のセル縁において省略される拡散フィン。
ｃ．拡散フィンの巾対スペース関係は、変化してもよく、又は図７１Ａ／Ｂから７７Ａ／Ｂの例に描かれたように実質的に等しい関係を有してもよい。
３．ローカル相互接続
ａ．ローカル相互接続構造体は、拡散フィン及びゲート導体に直結できる。
ｂ．ローカル相互接続構造体は、接触層を通して金属１（ｍｅｔ１又はＭ１）に接続できる。
ｃ．図７６Ａ／Ｂに一例として示すような水平及び垂直ローカル相互接続構造体は、個別の設計層を使用して製造され、即ち個別のマスク層を使用して製造される。
ｄ．水平及び垂直ローカル相互接続構造体は、同じ層上にあり、即ち図７１Ａ／Ｂから７５Ａ／Ｂ、及び７７Ａ／Ｂの例に示されたように同じマスク層上にある。又、製造中に、水平及び垂直ローカル相互接続構造体は、２つの個別の段階又は単一の段階で製造することができる。
ｅ．ローカル相互接続構造体は、拡散フィン及びゲート導体と正、ゼロ又は負のオーバーラップを有する。
ｆ．垂直のローカル相互接続構造体は、ゲート導体から半ピッチのオフセットで、ゲート導体と同様のピッチである。
４．接触部
ａ．接触部は、ローカル相互接続構造体を金属１（ｍｅｔ１又はＭ１）に接続するように画成される。
ｂ．ローカル相互接続構造体は、接触部において正、ゼロ又は負のオーバーラップを有する。
ｃ．金属１（ｍｅｔ１又はＭ１）は、接触部において正、ゼロ又は負のオーバーラップを有する。
５．金属２（ｍｅｔ２又はＭ２）
ａ．金属２構造体は、ある実施形態では、単一方向性であり、即ちリニアな形状である。
ｂ．金属２構造体は、水平（ｘ）及び／又は垂直（ｙ）方向に延びる。
71A / B through 77A / B illustrate a number of exemplary SDFF circuit layouts that use both three-state and transmission gate-based cross-coupled circuit structures in accordance with an embodiment of the present invention. 71C is a circuit diagram of the layout of FIGS. 71A / B and 77A / B according to an embodiment of the present invention. FIG. 72C is a circuit diagram of the layout of FIGS. 72A / B through 76A / B according to an embodiment of the present invention. FIGS. 71B-77B each show the same layout as FIGS. 71A-77A, but are drawn in a merged format for clarity, and the nodes of the circuit are identified based on the schematic of the cell layout. The exemplary SDFF circuit layout of FIGS. 71A / B through 77A / B includes the following features.
1. Gate conductor a. Gate conductors that are substantially evenly spaced.
b. A uniform gate conductor line end gap formed with a cut mask, if there is sufficient space to avoid local interconnections or to allow large gate conductor line end gaps that do not require cutting Combined with a large gate conductor line end gap.
c. Some gate conductors used as wires in some cases to reduce the use of metal, ie to reduce the use of high level interconnects.
2. Diffusion fin a. Diffusion fins that are substantially evenly spaced.
b. Diffusion fins omitted between p-type and n-type and at the upper and lower cell edges.
c. The width-space relationship of the diffusion fins may vary, or may have a substantially equal relationship as depicted in the examples of FIGS. 71A / B to 77A / B.
3. Local interconnect a. The local interconnect structure can be directly connected to the diffusion fins and the gate conductor.
b. The local interconnect structure can be connected to metal 1 (met1 or M1) through the contact layer.
c. The horizontal and vertical local interconnect structures as shown by way of example in FIGS. 76A / B are manufactured using separate design layers, i.e. using separate mask layers.
d. The horizontal and vertical local interconnect structures are on the same layer, ie on the same mask layer as shown in the examples of FIGS. 71A / B to 75A / B and 77A / B. Also during manufacture, the horizontal and vertical local interconnect structures can be manufactured in two separate stages or in a single stage.
e. The local interconnect structure has a positive, zero or negative overlap with the diffusion fins and the gate conductor.
f. The vertical local interconnect structure is similar in pitch to the gate conductor, with a half pitch offset from the gate conductor.
4). Contact part a. The contacts are defined to connect the local interconnect structure to metal 1 (met1 or M1).
b. The local interconnect structure has a positive, zero or negative overlap at the contact.
c. Metal 1 (met1 or M1) has a positive, zero or negative overlap at the contact.
5. Metal 2 (met2 or M2)
a. The metal 2 structure is in one embodiment unidirectional, i.e. linear.
b. The metal 2 structure extends in the horizontal (x) and / or vertical (y) direction.
図７１Ａ／Ｂの規範的なＳＤＦＦ回路レイアウトは、とりわけ、次の特徴を示す。
●金属２は、内部配線に使用されない。
●金属２は、電源レールに使用される。
●３状態及び伝送ゲート交差結合トランジスタ構造体が使用される。
●ローカル相互接続構造体は、水平（ｘ）及び垂直（ｙ）の両方向に延びる。
●あるゲート導体は、ワイヤとして使用され、そしてトランジスタのゲート電極を形成しない。
●ゲート導体のカット部が種々の位置及び組み合わせで設けられる。
●ゲート導体のカット部は、サイズが均一である。
●ゲート導体層が完全にポピュレートされ、即ち少なくとも１つのゲート導体がセル内の各利用可能なゲート導体ピッチ位置に位置される。
The exemplary SDFF circuit layout of FIGS. 71A / B shows, among other things, the following features.
● Metal 2 is not used for internal wiring.
● Metal 2 is used for the power rail.
● Tri-state and transmission gate cross-coupled transistor structures are used.
The local interconnect structure extends in both horizontal (x) and vertical (y) directions.
Some gate conductors are used as wires and do not form the gate electrode of a transistor.
● The cut portions of the gate conductor are provided in various positions and combinations.
● The cut portion of the gate conductor is uniform in size.
The gate conductor layer is fully populated, i.e. at least one gate conductor is located at each available gate conductor pitch position in the cell.
図７２Ａ／Ｂの規範的なＳＤＦＦ回路レイアウトは、とりわけ、次の特徴を示す。
●金属２構造体は、垂直（ｙ）方向の内部配線に使用される。
●図７１Ａ／Ｂの例より高密度の回路レイアウト。
●３状態及び伝送ゲートの両交差結合トランジスタ構造体が使用される。
●ゲート導体層が完全にポピュレートされ、即ち少なくとも１つのゲート導体がセル内の各利用可能なゲート導体ピッチ位置に位置される。
●ゲート導体カット部が示される。
●実質的に均一なゲート導体カット部が、種々の組み合わせで及び／又はレイアウトを最適にする位置に使用される。
The exemplary SDFF circuit layout of FIGS. 72A / B exhibits, among other things, the following features.
The metal 2 structure is used for internal wiring in the vertical (y) direction.
● Circuit layout with higher density than the example of FIGS. 71A / B.
A tri-state and transmission gate double cross-coupled transistor structure is used.
The gate conductor layer is fully populated, i.e. at least one gate conductor is located at each available gate conductor pitch position in the cell.
● The gate conductor cut is shown.
A substantially uniform gate conductor cut is used in various combinations and / or locations that optimize layout.
図７３Ａ／Ｂの規範的なＳＤＦＦ回路レイアウトは、ゲート導体及び金属２層の両方を垂直（ｙ方向）配線に使用するＳＤＦＦ回路の形態を示す。図７４Ａ／Ｂの規範的なＳＤＦＦ回路レイアウトは、水平、即ちｘ方向に向けられた金属２構造体を内部配線に使用するＳＤＦＦ回路の形態を示す。図７５Ａ／Ｂの規範的なＳＤＦＦ回路レイアウトは、これも水平、即ちｘ方向に向けられた金属２構造体を内部配線に使用するＳＤＦＦ回路の別の形態を示す。図７６Ａ／Ｂの規範的なＳＤＦＦ回路レイアウトは、内部金属２導体を除去できるように水平ローカル相互接続部及び垂直ローカル相互接続部が個別の導体として使用される図７２Ａ／Ｂのレイアウトの変形例を示す。図７７Ａ／Ｂの規範的なＳＤＦＦ回路レイアウトは、金属２の使用を最小にし且つトランジスタの密度を最大にするように回路構造体を画成する別の仕方を示す部分ＳＤＦＦレイアウトである。 The exemplary SDFF circuit layout of FIGS. 73A / B shows an SDFF circuit configuration that uses both gate conductors and two metal layers for vertical (y-direction) wiring. The exemplary SDFF circuit layout of FIGS. 74A / B shows the form of an SDFF circuit that uses a metal 2 structure oriented horizontally, i.e., in the x direction, for internal wiring. The exemplary SDFF circuit layout of FIGS. 75A / B shows another form of SDFF circuit that uses a metal 2 structure for internal wiring, which is also oriented horizontally, ie, in the x direction. The exemplary SDFF circuit layout of FIGS. 76A / B is a variation of the layout of FIGS. 72A / B where the horizontal local interconnect and vertical local interconnect are used as separate conductors so that the inner metal two conductors can be removed. Indicates. The exemplary SDFF circuit layout of FIGS. 77A / B is a partial SDFF layout showing another way of defining the circuit structure to minimize the use of metal 2 and maximize the density of the transistors.
ここに述べる回路レイアウト及び説明に基づき、ある実施形態では、以下の特徴の１つ以上を使用できることを理解されたい。
●共同整列及び隣接配置の拡散フィン端間の分離距離（即ち、拡散フィンカット距離）は、ゲート電極ピッチのサイズより小さい。
●垂直のローカル相互接続構造体は、拡散フィンの１つの縁（水平に向けられた縁）において拡散フィン（水平に向けられた）にオーバーラップし；このケースでは、垂直のローカル相互接続構造体を分離するのに使用される（カットマスクの）あるカット部が拡散フィンにタッチ又はオーバーラップするように画成される。
●水平のローカル相互接続構造体は、ゲート電極構造体の１つの縁（垂直に向けられた縁）において（垂直に向けられた）ゲート電極構造体にオーバーラップする。
●ゲートエンドキャップのサイズ（即ち、ゲート電極構造体がその下の拡散フィンを越えて延びる距離）は、１つ以上の拡散フィンピッチのサイズ未満であるか、又は平均拡散フィンピッチのサイズ未満である。
●共同整列及び隣接配置のゲート電極構造体端間の分離距離（即ち、ゲート電極構造体カット距離）は、１つ以上の拡散フィンピッチのサイズ以下であるか、又は平均拡散フィンピッチのサイズ未満である。
●隣接配置のｎ型及びｐ型拡散フィン間の長手方向中心線分離（拡散フィンに垂直な方向に測定した）は、１つ以上の拡散フィンピッチの整数倍、又は平均拡散フィンピッチの整数倍として定義される。
Based on the circuit layout and description provided herein, it should be understood that one embodiment can use one or more of the following features.
The separation distance between co-aligned and adjacently arranged diffusion fin ends (ie, diffusion fin cut distance) is smaller than the size of the gate electrode pitch.
The vertical local interconnect structure overlaps the diffusion fin (horizontally oriented) at one edge (horizontally oriented edge) of the diffusion fin; in this case the vertical local interconnect structure Certain cuts (of the cut mask) used to separate are defined to touch or overlap the diffusion fins.
The horizontal local interconnect structure overlaps the gate electrode structure (vertically oriented) at one edge (vertically oriented edge) of the gate electrode structure.
The size of the gate end cap (ie, the distance that the gate electrode structure extends beyond the diffusion fin below it) is less than the size of one or more diffusion fin pitches or less than the size of the average diffusion fin pitch is there.
The separation distance between the gate electrode structure edges of the co-alignment and adjacent arrangement (ie, the gate electrode structure cut distance) is less than or equal to the size of one or more diffusion fin pitches, or less than the average diffusion fin pitch size It is.
● A longitudinal centerline separation (measured in a direction perpendicular to the diffusion fins) between adjacent n-type and p-type diffusion fins (measured in a direction perpendicular to the diffusion fins) is an integer multiple of one or more diffusion fin pitches or an integer multiple of the average diffusion fin pitch Is defined as
規範的な実施形態において、半導体装置は、基板、第１トランジスタ及び第２トランジスタを備えている。第１トランジスタは、第１拡散フィン内にソース領域及びドレイン領域を有する。第１拡散フィンは、基板の表面から突出するように構成される。第１拡散フィンは、第１拡散フィンの第１端から第１拡散フィンの第２端へ第１方向に長さに沿って延びるように構成される。第２トランジスタは、第２拡散フィン内にソース領域及びドレイン領域を有する。第２拡散フィンは、基板の表面から突出するように構成される。第２拡散フィンは、第２拡散フィンの第１端から第２拡散フィンの第２端へ第１方向に長さに沿って延びるように構成される。第２拡散フィンは、第１拡散フィンから間隔を置いて隣接配置される。又、第２拡散フィンの第１端又は第２端のいずれかが、第１拡散フィンの第１端と第２端との間で第１方向に位置される。 In an exemplary embodiment, the semiconductor device includes a substrate, a first transistor, and a second transistor. The first transistor has a source region and a drain region in the first diffusion fin. The first diffusion fin is configured to protrude from the surface of the substrate. The first diffusion fin is configured to extend along the length in the first direction from the first end of the first diffusion fin to the second end of the first diffusion fin. The second transistor has a source region and a drain region in the second diffusion fin. The second diffusion fin is configured to protrude from the surface of the substrate. The second diffusion fin is configured to extend along the length in the first direction from the first end of the second diffusion fin to the second end of the second diffusion fin. The second diffusion fin is disposed adjacent to the first diffusion fin at a distance. Further, either the first end or the second end of the second diffusion fin is positioned in the first direction between the first end and the second end of the first diffusion fin.
前記第１及び第２トランジスタは、第２方向に異なる位置に配置される。又、第１及び第２トランジスタの各々は、三次元ゲート付きトランジスタである。 The first and second transistors are disposed at different positions in the second direction. Each of the first and second transistors is a three-dimensional gated transistor.
前記第１トランジスタは、基板の上から見て第１方向に垂直な第２方向に長さに沿って延びる第１のリニア形状のゲート電極構造体を備えている。前記第２トランジスタは、基板の上から見て第１方向に垂直な第２方向に長さに沿って延びる第２のリニア形状のゲート電極構造体を備えている。第１拡散フィンの第１及び第２端の少なくとも一方は、第１及び第２のリニア形状のゲート電極構造体間で第１方向に位置される。そして、第２拡散フィンの第１及び第２端の少なくとも一方は、第１及び第２のリニア形状のゲート電極構造体間で第１方向に位置される。第１のリニア形状のゲート電極構造体は、第２のリニア形状のゲート電極構造体から間隔を置いて隣接配置される。 The first transistor includes a first linear gate electrode structure extending along a length in a second direction perpendicular to the first direction when viewed from above the substrate. The second transistor includes a second linear gate electrode structure extending along a length in a second direction perpendicular to the first direction when viewed from above the substrate. At least one of the first and second ends of the first diffusion fin is positioned in the first direction between the first and second linear gate electrode structures. At least one of the first and second ends of the second diffusion fin is positioned in the first direction between the first and second linear gate electrode structures. The first linear gate electrode structure is disposed adjacent to and spaced from the second linear gate electrode structure.
又、半導体装置は、第２方向に延びて第１及び第２のリニア形状のゲート電極構造体間に位置されたリニア形状のローカル相互接続構造体も備えている。リニア形状のローカル相互接続構造体は、第１及び第２のリニア形状のゲート電極構造体間で第１方向に実質的に中心に置かれる。リニア形状のローカル相互接続構造体は、第１及び第２の拡散フィンの１つ以上に接続する。 The semiconductor device also includes a linear local interconnect structure that extends in the second direction and is positioned between the first and second linear gate electrode structures. The linear shaped local interconnect structure is substantially centered in the first direction between the first and second linear shaped gate electrode structures. A linear shaped local interconnect structure connects to one or more of the first and second diffusion fins.
又、半導体装置は、第１方向に延びて第１及び第２の拡散フィン間に位置されたリニア形状のローカル相互接続構造体も備えている。このリニア形状のローカル相互接続構造体は、第１及び第２の拡散フィン間で第２方向に実質的に中心に置かれる。又、このリニア形状のローカル相互接続構造体は、第１及び第２のゲート電極構造体の１つ以上に接続する。 The semiconductor device also includes a linear local interconnect structure extending in the first direction and positioned between the first and second diffusion fins. This linear shaped local interconnect structure is substantially centered in the second direction between the first and second diffusion fins. The linear local interconnect structure connects to one or more of the first and second gate electrode structures.
第１方向に延びる前記リニア形状のローカル相互接続構造体は、第１のリニア形状のローカル相互接続構造体と称される。又、半導体装置は、第２方向に延びて第１及び第２のリニア形状のゲート電極構造体間に位置された第２のリニア形状のローカル相互接続構造体も備えている。第２のリニア形状のローカル相互接続構造体は、第１及び第２のリニア形状のゲート電極構造体間で第１方向に実質的に中心に置かれる。又、第２のリニア形状のローカル相互接続構造体は、第１拡散フィン、第２拡散フィンの１つ以上に接続する。更に、ある実施形態では、第１のリニア形状のローカル相互接続構造体は、二次元的に変化する非リニアなローカル相互接続構造体の第１のリニアなセグメントであり、そして第２のリニア形状のローカル相互接続構造体は、二次元的に変化する非リニアなローカル相互接続構造体の第２のリニアなセグメントである。そして、ある例において、第１及び第２のリニア形状のローカル相互接続構造体は、互いに接続される。 The linear local interconnect structure extending in the first direction is referred to as a first linear local interconnect structure. The semiconductor device also includes a second linear local interconnect structure extending in the second direction and positioned between the first and second linear gate electrode structures. The second linear shaped local interconnect structure is substantially centered in the first direction between the first and second linear shaped gate electrode structures. The second linear local interconnect structure connects to one or more of the first diffusion fin and the second diffusion fin. Further, in some embodiments, the first linear shaped local interconnect structure is a first linear segment of a two-dimensionally varying non-linear local interconnect structure and a second linear shape. The local interconnect structure is a second linear segment of a non-linear local interconnect structure that changes two-dimensionally. In one example, the first and second linear shaped local interconnect structures are connected to each other.
半導体装置は、第１及び第２の拡散フィン間に配置された接触構造体も備えている。ある実施形態において、接触構造体は、実質的に第１拡散フィンと第２拡散フィンとの間の中心に置かれる。ある実施形態では、接触構造体は、第１のゲート電極構造体又は第２のゲート電極構造体のいずれかに接続される。 The semiconductor device also includes a contact structure disposed between the first and second diffusion fins. In certain embodiments, the contact structure is substantially centered between the first and second diffusion fins. In some embodiments, the contact structure is connected to either the first gate electrode structure or the second gate electrode structure.
又、半導体装置は、第１及び第２のゲート電極構造体間に位置された接触構造体も備えている。ある実施形態では、接触構造体は、実質的に第１及び第２のゲート電極構造体間の中心に置かれる。又、ある実施形態では、半導体装置は、第１及び第２の拡散フィン間で第２方向に位置された導電性相互接続構造体を備え、接触構造体がこの導電性相互接続構造体に接続される。ある実施形態では、導電性相互接続構造体は、拡散フィンではない第１方向に延びる最低レベルの相互接続構造体である。 The semiconductor device also includes a contact structure positioned between the first and second gate electrode structures. In certain embodiments, the contact structure is substantially centered between the first and second gate electrode structures. In some embodiments, the semiconductor device includes a conductive interconnect structure positioned in the second direction between the first and second diffusion fins, and the contact structure is connected to the conductive interconnect structure. Is done. In some embodiments, the conductive interconnect structure is the lowest level interconnect structure extending in the first direction that is not a diffusion fin.
又、半導体装置は、第１及び第２の拡散フィン間で第１方向に位置された導電性相互接続構造体も備え、接触構造体がこの導電性相互接続構造体に接続される。ある実施形態では、導電性相互接続構造体は、高レベルの相互接続構造体である。 The semiconductor device also includes a conductive interconnect structure positioned in the first direction between the first and second diffusion fins, and the contact structure is connected to the conductive interconnect structure. In some embodiments, the conductive interconnect structure is a high level interconnect structure.
又、半導体装置は、１つ以上の相互接続構造体も備え、その１つ以上の相互接続構造体の幾つかは、第１方向に延びる１つ以上の相互接続セグメントを含む。ある実施形態では、第１方向に延びる１つ以上の相互接続セグメントの幾つかは、第１及び第２の拡散フィン間に位置される。又、ある実施形態では、第１方向に延びる１つ以上の相互接続セグメントの幾つかは、第１の拡散フィン又は第２の拡散フィンのいずれかの上に位置される。ある実施形態では、第１方向に延びる１つ以上の相互接続セグメントは、その１つ以上の相互接続セグメントの各第１方向を向いた中心線間で第２方向に測定して第２方向相互接続ピッチに従って位置される。 The semiconductor device also includes one or more interconnect structures, some of the one or more interconnect structures including one or more interconnect segments extending in the first direction. In some embodiments, some of the one or more interconnect segments extending in the first direction are located between the first and second diffusion fins. Also, in some embodiments, some of the one or more interconnect segments extending in the first direction are located on either the first diffusion fin or the second diffusion fin. In some embodiments, the one or more interconnect segments extending in the first direction are measured in the second direction between centerlines that face each first direction of the one or more interconnect segments, and the second direction interconnects. Positioned according to connection pitch.
ある実施形態では、第１及び第２の拡散フィンは、その第１及び第２の拡散フィンの各第１方向を向いた中心線間で第２方向に測定して拡散フィンピッチに従って位置され、その第２方向の相互接続ピッチは、拡散フィンピッチの有理数倍であり、その有理数倍は、整数値の比として定義される。 In one embodiment, the first and second diffusion fins are positioned according to the diffusion fin pitch as measured in the second direction between the centerlines facing each first direction of the first and second diffusion fins, The interconnection pitch in the second direction is a rational multiple of the diffusion fin pitch, and the rational multiple is defined as a ratio of integer values.
ある実施形態では、第１及び第２の拡散フィンの各々は、第１方向に測定して第１拡散フィンピッチ又は第２方向に測定して第２拡散フィンピッチのいずれかに従って中心線配置され、第１及び第２の拡散フィンピッチは、第２方向に順次交番し、そして平均拡散フィンピッチは、第１及び第２拡散フィンピッチの平均値であり、第２方向相互接続ピッチは、平均拡散フィンピッチの有理数倍であり、その有理数倍は、整数値の比として定義される。 In some embodiments, each of the first and second diffusion fins is centerlined according to either the first diffusion fin pitch measured in the first direction or the second diffusion fin pitch measured in the second direction. The first and second diffusion fin pitches alternate in the second direction sequentially, and the average diffusion fin pitch is the average value of the first and second diffusion fin pitches, and the second direction interconnection pitch is the average A rational number multiple of the diffusion fin pitch, which is defined as a ratio of integer values.
ある実施形態では、第１拡散フィンピッチは、第２拡散フィンピッチに等しい。ある実施形態では、第１拡散フィンピッチは、第２拡散フィンピッチとは異なる。 In some embodiments, the first diffusion fin pitch is equal to the second diffusion fin pitch. In some embodiments, the first diffusion fin pitch is different from the second diffusion fin pitch.
上述した１つ以上の相互接続構造体は、ローカル相互接続構造体、高レベル相互接続構造体、又はその組み合わせを含み、ローカル相互接続構造体は、拡散フィンではない最低レベルの相互接続構造体であり、そして高レベルの相互接続構造体は、基板に対してローカル相互接続構造体の上のレベルで形成された相互接続構造体である。 The one or more interconnect structures described above include a local interconnect structure, a high level interconnect structure, or a combination thereof, where the local interconnect structure is the lowest level interconnect structure that is not a diffusion fin. A high level interconnect structure is an interconnect structure formed at a level above the local interconnect structure relative to the substrate.
ある実施形態では、第１及び第２拡散フィンの各々は、第２方向に測定して第１拡散フィンピッチ又は第２方向に測定して第２拡散フィンピッチに従って中心線配置され、第１及び第２の拡散フィンピッチは、第２方向に順次交番し、そして平均拡散フィンピッチは、第１及び第２拡散フィンピッチの平均値である。又、第１方向に延びる１つ以上の相互接続セグメントは、第２方向に測定して第１相互接続ピッチ又は第２方向に測定して第２相互接続ピッチに従って中心線配置され、第１及び第２の相互接続ピッチは、第２方向に順次交番し、そして平均相互接続ピッチは、第１及び第２相互接続ピッチの平均値である。又、平均相互接続ピッチは、平均拡散フィンピッチの有理数倍であり、その有理数倍は、整数値の比として定義される。 In some embodiments, each of the first and second diffusion fins is centerlined according to the first diffusion fin pitch measured in the second direction or according to the second diffusion fin pitch measured in the second direction, and The second diffusion fin pitch alternates sequentially in the second direction, and the average diffusion fin pitch is an average value of the first and second diffusion fin pitches. Also, the one or more interconnect segments extending in the first direction are centerlined according to the first interconnect pitch measured in the second direction or according to the second interconnect pitch measured in the second direction, The second interconnect pitch alternates sequentially in the second direction, and the average interconnect pitch is the average value of the first and second interconnect pitches. The average interconnect pitch is a rational number multiple of the average diffusion fin pitch, and the rational number multiple is defined as a ratio of integer values.
ある実施形態では、第１拡散フィンピッチは、第２拡散フィンピッチに等しく、そして第１相互接続ピッチは、第２相互接続ピッチに等しい。ある実施形態では、第１拡散フィンピッチは、第２拡散フィンピッチとは異なり、そして第１相互接続ピッチは、第２相互接続ピッチとは異なる。ある実施形態では、第１拡散フィンピッチは、第１相互接続ピッチに等しく、そして第２拡散フィンピッチは、第２相互接続ピッチに等しい。 In some embodiments, the first diffusion fin pitch is equal to the second diffusion fin pitch, and the first interconnect pitch is equal to the second interconnect pitch. In some embodiments, the first diffusion fin pitch is different from the second diffusion fin pitch, and the first interconnect pitch is different from the second interconnect pitch. In some embodiments, the first diffusion fin pitch is equal to the first interconnect pitch and the second diffusion fin pitch is equal to the second interconnect pitch.
又、半導体装置は、１つ以上の相互接続構造体も備え、その１つ以上の相互接続構造体の幾つかは、第２方向に延びる１つ以上の相互接続セグメントを含む。ある実施形態では、第２方向に延びる１つ以上の相互接続セグメントの幾つかは、第１及び第２のゲート電極構造体間に位置される。ある実施形態では、第２方向に延びる１つ以上の相互接続セグメントの幾つかは、第１のゲート電極構造体又は第２のゲート電極構造体のいずれかの上に位置される。 The semiconductor device also includes one or more interconnect structures, some of the one or more interconnect structures including one or more interconnect segments extending in the second direction. In some embodiments, some of the one or more interconnect segments extending in the second direction are located between the first and second gate electrode structures. In some embodiments, some of the one or more interconnect segments extending in the second direction are located on either the first gate electrode structure or the second gate electrode structure.
ある実施形態では、第２方向に延びる１つ以上の相互接続セグメントは、その１つ以上の相互接続セグメントの各第２方向を向いた中心線間で第１方向に測定して第１方向相互接続ピッチに従って位置される。又、第１及び第２のゲート電極構造体は、その第１及び第２のゲート電極構造体の各第２方向を向いた中心線間で第１方向に測定してゲート電極ピッチに従って位置される。第１方向の相互接続ピッチは、ゲート電極ピッチの有理数倍であり、その有理数倍は、整数値の比として定義される。 In some embodiments, the one or more interconnect segments extending in the second direction are measured in the first direction between centerlines facing each second direction of the one or more interconnect segments, and the first direction interconnects. Positioned according to connection pitch. The first and second gate electrode structures are positioned according to the gate electrode pitch as measured in the first direction between the center lines of the first and second gate electrode structures facing the second direction. The The interconnection pitch in the first direction is a rational number multiple of the gate electrode pitch, which is defined as a ratio of integer values.
上述した１つ以上の相互接続構造体は、ローカル相互接続構造体、高レベル相互接続構造体、又はその組み合わせを含み、ローカル相互接続構造体は、拡散フィンではない最低レベルの相互接続構造体であり、そして高レベルの相互接続構造体は、基板に対してローカル相互接続構造体の上のレベルで形成された相互接続構造体である。 The one or more interconnect structures described above include a local interconnect structure, a high level interconnect structure, or a combination thereof, where the local interconnect structure is the lowest level interconnect structure that is not a diffusion fin. A high level interconnect structure is an interconnect structure formed at a level above the local interconnect structure relative to the substrate.
又、ある実施形態では、半導体装置は、各拡散フィンによって形成された各ソース領域及び各ドレイン領域を各々有する第１の複数のトランジスタも備えている。第１の複数のトランジスタの各拡散フィンは、基板の表面から突出するように構成される。第１の複数のトランジスタの各拡散フィンは、各拡散フィンの第１端から第２端へ第１方向に長さに沿って延びるように構成される。第１の複数のトランジスタの拡散フィンの第１端は、第１方向において互いに実質的に整列される。 In one embodiment, the semiconductor device also includes a first plurality of transistors each having each source region and each drain region formed by each diffusion fin. Each diffusion fin of the first plurality of transistors is configured to protrude from the surface of the substrate. Each diffusion fin of the first plurality of transistors is configured to extend along the length in the first direction from the first end to the second end of each diffusion fin. The first ends of the diffusion fins of the first plurality of transistors are substantially aligned with each other in the first direction.
又、半導体装置は、各拡散フィンによって形成された各ソース領域及び各ドレイン領域を各々有する第２の複数のトランジスタも備えている。第２の複数のトランジスタの各拡散フィンは、基板の表面から突出するように構成される。第２の複数のトランジスタの各拡散フィンは、各拡散フィンの第１端から第２端へ第１方向に長さに沿って延びるように構成される。第２の複数のトランジスタの拡散フィンの第１端は、第１方向において互いに実質的に整列される。そして、第２の複数のトランジスタの拡散フィンの１つ以上の第１端は、第１の複数のトランジスタの１つ以上の拡散フィンの第１端と第２端との間で第１方向に位置される。 The semiconductor device also includes a second plurality of transistors each having each source region and each drain region formed by each diffusion fin. Each diffusion fin of the second plurality of transistors is configured to protrude from the surface of the substrate. Each diffusion fin of the second plurality of transistors is configured to extend along the length in the first direction from the first end to the second end of each diffusion fin. The first ends of the diffusion fins of the second plurality of transistors are substantially aligned with each other in the first direction. The one or more first ends of the diffusion fins of the second plurality of transistors are in a first direction between the first end and the second end of the one or more diffusion fins of the first plurality of transistors. Be positioned.
ある実施形態では、第２の複数のトランジスタの拡散フィンの第１端の各々は、第１の複数のトランジスタの１つ以上の拡散フィンの第１端と第２端との間で第１方向に位置される。ある実施形態では、第２の複数のトランジスタの拡散フィンの少なくとも１つは、第１の複数のトランジスタの少なくとも１つの拡散フィンからある間隔で隣接配置される。又、ある実施形態では、第１の複数のトランジスタは、ｎ型トランジスタ、ｐ型トランジスタ、又はｎ型及びｐ型トランジスタの組み合わせを含み、そして第２の複数のトランジスタは、ｎ型トランジスタ、ｐ型トランジスタ、又はｎ型及びｐ型トランジスタの組み合わせを含む。ある実施形態では、第１の複数のトランジスタは、ｎ型トランジスタであり、そして第２の複数のトランジスタは、ｐ型トランジスタである。 In some embodiments, each of the first ends of the diffusion fins of the second plurality of transistors is in a first direction between the first end and the second end of one or more diffusion fins of the first plurality of transistors. Located in. In some embodiments, at least one of the diffusion fins of the second plurality of transistors is adjacently spaced from the at least one diffusion fin of the first plurality of transistors. In some embodiments, the first plurality of transistors includes an n-type transistor, a p-type transistor, or a combination of n-type and p-type transistors, and the second plurality of transistors includes an n-type transistor, a p-type transistor. Includes a transistor or a combination of n-type and p-type transistors. In some embodiments, the first plurality of transistors are n-type transistors and the second plurality of transistors are p-type transistors.
ある実施形態では、第１及び第２の複数の拡散フィンは、それらの各第１方向を向いた中心線を、第２方向で測定して第１拡散フィンピッチ及び第２方向で測定して第２拡散フィンピッチで画成された拡散フィン整列格子に実質的に整列させるように位置される。第１及び第２の拡散フィンピッチは、第２方向に交互のシーケンスで生じる。又、ある実施形態では、第１及び第２の複数のトランジスタの拡散フィンは、拡散フィン整列格子の少なくとも８つの連続整列位置の部分を集合的に占有する。 In one embodiment, the first and second plurality of diffusion fins are measured in the second direction by measuring their respective centerlines facing the first direction in the first diffusion fin pitch and the second direction. Positioned to substantially align with the diffusion fin alignment grid defined by the second diffusion fin pitch. The first and second diffusion fin pitches occur in an alternating sequence in the second direction. In some embodiments, the diffusion fins of the first and second transistors collectively occupy a portion of at least eight consecutive alignment positions of the diffusion fin alignment grid.
規範的な実施形態において、半導体装置を製造する方法が開示される。この方法は、基板を準備することを含む。又、この方法は、基板上に第１トランジスタを形成することも含み、第１トランジスタは、第１拡散フィン内にソース領域及びドレイン領域を有し、第１拡散フィンは、基板の表面から突出するように形成され、第１拡散フィンは、第１拡散フィンの第１端から第１拡散フィンの第２端へ第１方向に長さに沿って延びるように形成される。又、この方法は、基板上に第２トランジスタを形成することも含み、第２トランジスタは、第２拡散フィン内にソース領域及びドレイン領域を有し、第２拡散フィンは、基板の表面から突出するように構成され、第２拡散フィンは、第２拡散フィンの第１端から第２拡散フィンの第２端へ第１方向に長さに沿って延びるように形成され、第２拡散フィンは、第１拡散フィンから間隔を置いて隣接位置に形成される。又、第１及び第２のトランジスタは、第２拡散フィンの第１端又は第２端のいずれかが第１拡散フィンの第１端と第２端との間の位置で第１方向に形成されるように、形成される。 In an exemplary embodiment, a method for manufacturing a semiconductor device is disclosed. The method includes providing a substrate. The method also includes forming a first transistor on the substrate, the first transistor having a source region and a drain region in the first diffusion fin, the first diffusion fin protruding from the surface of the substrate. The first diffusion fin is formed to extend along the length in the first direction from the first end of the first diffusion fin to the second end of the first diffusion fin. The method also includes forming a second transistor on the substrate, the second transistor having a source region and a drain region in the second diffusion fin, the second diffusion fin protruding from the surface of the substrate. The second diffusion fin is formed to extend along the length in the first direction from the first end of the second diffusion fin to the second end of the second diffusion fin, and the second diffusion fin is The first diffusion fin is spaced from the first diffusion fin. In the first and second transistors, either the first end or the second end of the second diffusion fin is formed in the first direction at a position between the first end and the second end of the first diffusion fin. To be formed.
ここに開示するｆｉｎＦＥＴトランジスタを合体した回路レイアウトは、コンピュータ読み取り可能な媒体にデジタルフォーマットのような有形の形態で記憶できることを理解されたい。例えば、所与の回路レイアウトは、レイアウトデータファイルに記憶され、そしてセルの１つ以上のライブラリから選択することができる。レイアウトデータファイルは、ＧＤＳ II（グラフィックデータシステム）データベースファイル、ＯＡＳＩＳ（オープンアートワークシステム交換規格）データベースファイル、又は半導体装置レイアウトを記憶し及び通信するのに適した他の形式のデータファイルフォーマットとしてフォーマットされる。又、ここに開示するｆｉｎＦＥＴトランジスタを合体するセルのマルチレベルレイアウトは、大きな半導体装置のマルチレベルレイアウト内に含ませることができる。又、大きな半導体装置のマルチレベルレイアウトは、上述したもののようなレイアウトデータファイルの形態で記憶することができる。 It should be understood that the circuit layout incorporating the finFET transistors disclosed herein can be stored in a tangible form, such as a digital format, on a computer readable medium. For example, a given circuit layout can be stored in a layout data file and selected from one or more libraries of cells. The layout data file is formatted as a GDS II (Graphic Data System) database file, OASIS (Open Artwork System Interchange Standard) database file, or other format data file format suitable for storing and communicating semiconductor device layouts. Is done. Also, the multi-level layout of cells incorporating the finFET transistors disclosed herein can be included in the multi-level layout of large semiconductor devices. Also, multilevel layouts of large semiconductor devices can be stored in the form of layout data files such as those described above.
又、ここに開示する発明は、コンピュータ読み取り可能な媒体においてコンピュータ読み取り可能なコードとして実施することができる。例えば、コンピュータ読み取り可能なコードは、レイアウトデータファイルを含み、その中に、ここに開示するｆｉｎＦＥＴトランジスタを合体するセルのレイアウトが記憶される。又、コンピュータ読み取り可能なコードは、ここに開示するｆｉｎＦＥＴトランジスタを含む１つ以上のレイアウトライブラリ及び／又はセルを選択するためのプログラムインストラクションも含む。レイアウトライブラリ及び／又はセルも、コンピュータ読み取り可能な媒体にデジタルフォーマットで記憶することができる。 The invention disclosed herein can also be embodied as computer readable code on a computer readable medium. For example, the computer readable code includes a layout data file in which the layout of the cells incorporating the finFET transistors disclosed herein is stored. The computer readable code also includes program instructions for selecting one or more layout libraries and / or cells that include the finFET transistors disclosed herein. The layout library and / or cells can also be stored in digital format on a computer readable medium.
ここに述べるコンピュータ読み取り可能な媒体は、コンピュータシステムにより後で読み取られるデータを記憶できる任意のデータストレージ装置である。コンピュータ読み取り可能な媒体は、例えば、ハードドライブ、ネットワーク取り付けストレージ（ＮＡＳ）、リードオンリメモリ、ランダムアクセスメモリ、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、磁気テープ、並びに他の光学的及び非光学的データストレージ装置を含む。又、結合されるコンピュータシステムのネットワーク内に分散された多数のコンピュータ読み取り可能な媒体を使用して、コンピュータ読み取り可能なコードの各部分を記憶し、コンピュータ読み取り可能なコードがネットワーク内に分散形態で記憶され実行されるようにすることもできる。 The computer-readable medium described herein is any data storage device that can store data, which can thereafter be read by a computer system. Computer readable media include, for example, hard drives, network attached storage (NAS), read only memory, random access memory, CD-ROM, CD-R, CD-RW, magnetic tape, and other optical and non-optical Data storage device. Also, a number of computer readable media distributed within a network of coupled computer systems are used to store portions of the computer readable code, the computer readable code being distributed in the network. It can also be stored and executed.
規範的な実施形態において、データストレージ装置は、半導体装置のレイアウトをレンダリングするためにコンピュータ実行可能なプログラムインストラクションを記憶している。又、データストレージ装置は、基板に形成されるべき第１トランジスタを画成するためのコンピュータプログラムインストラクションを含み、その第１トランジスタは、第１拡散フィン内にソース領域及びドレイン領域を有するように画成され、その第１拡散フィンは、基板の表面から突出するように画成され、且つその第１拡散フィンは、その第１拡散フィンの第１端からその第１拡散フィンの第２端へ第１方向に長さに沿って延びるように画成される。又、データストレージ装置は、基板に形成されるべき第２トランジスタを画成するためのコンピュータプログラムインストラクションを含み、その第２トランジスタは、第２拡散フィン内にソース領域及びドレイン領域を有するように画成され、その第２拡散フィンは、基板の表面から突出するように画成され、その第２拡散フィンは、その第２拡散フィンの第１端からその第２拡散フィンの第２端へ第１方向に長さに沿って延びるように画成され、その第２拡散フィンは、第１拡散フィンから間隔を置いて隣接配置されるように画成され、且つ第２拡散フィンは、その第１端又は第２端を、第１拡散フィンの第１端と第２端との間で第１方向に位置させるように画成される。 In an exemplary embodiment, the data storage device stores computer-executable program instructions for rendering the layout of the semiconductor device. The data storage device also includes computer program instructions for defining a first transistor to be formed on the substrate, the first transistor having a source region and a drain region in the first diffusion fin. And the first diffusion fin is defined to protrude from the surface of the substrate, and the first diffusion fin is from the first end of the first diffusion fin to the second end of the first diffusion fin. It is defined so as to extend along the length in the first direction. The data storage device also includes computer program instructions for defining a second transistor to be formed on the substrate, the second transistor having a source region and a drain region in the second diffusion fin. And the second diffusion fin is defined to protrude from the surface of the substrate, the second diffusion fin from the first end of the second diffusion fin to the second end of the second diffusion fin. The second diffusion fin is defined to extend along the length in one direction, the second diffusion fin being adjacently spaced from the first diffusion fin, and the second diffusion fin being the first diffusion fin. The first end or the second end is defined to be positioned in the first direction between the first end and the second end of the first diffusion fin.
ここに開示するｆｉｎＦＥＴトランジスタを合体する回路レイアウトは、半導体装置又はチップの一部分として製造できることを更に理解されたい。集積回路、メモリセル、等の半導体装置の製造では、半導体ウェハ上に特徴部を画成するために一連の製造作業が遂行される。ウェハは、シリコン基板上に画成されたマルチレベル構造体の形態の集積回路装置を含む。基板レベルにおいて、拡散領域及び／又は拡散フィンをもつトランジスタ装置が形成される。その後のレベルにおいて、相互接続金属化線がパターン化されて、トランジスタ装置に電気的に接続され、望ましい集積回路装置を画成する。又、パターン化された導電層は、誘電体材料により他の導電層から絶縁される。 It should be further understood that the circuit layout incorporating the finFET transistors disclosed herein can be manufactured as part of a semiconductor device or chip. In the manufacture of semiconductor devices such as integrated circuits, memory cells, etc., a series of manufacturing operations are performed to define features on a semiconductor wafer. The wafer includes an integrated circuit device in the form of a multi-level structure defined on a silicon substrate. At the substrate level, transistor devices with diffusion regions and / or diffusion fins are formed. At subsequent levels, the interconnect metallization lines are patterned and electrically connected to the transistor device to define the desired integrated circuit device. Also, the patterned conductive layer is insulated from other conductive layers by a dielectric material.
以上、本発明の多数の実施形態を説明したが、当業者であれば、明細書を図面と共に読んだとき、種々の変更、追加、置き換え、及びその等効物を実現できることが明らかであろう。それ故、本発明は、その真の精神及び範囲内に入る全ての変更、追加、置き換え、及びその等効物を包含するものとする。 Although a number of embodiments of the present invention have been described above, it will be apparent to those skilled in the art that various modifications, additions, substitutions, and equivalents thereof can be realized when the specification is read with the drawings. . Accordingly, the present invention is intended to embrace all such alterations, additions, substitutions and equivalents that fall within the true spirit and scope of the invention.
１００：ｆｉｎＦＥＴトランジスタ
１０２：拡散フィン
１０４：ゲート電極層
１０５：基板
１０６：ゲート酸化物層
１０７：コア
１０９：スペーサ
２０１：拡散フィン
２０３：拡散フィンピッチ
２０７：ゲート電極構造体
２０９：固定ゲートピッチ
２１１：ローカル相互接続構造体（ｌｉｈ）
２１３：ローカル相互接続構造体（ｌｉｖ）
２１５：金属１（ｍｅｔ１）相互接続構造体
２１７：接触部
２１９：ｍｅｔ２相互接続構造体
２００１：領域
２６０１、２６０３：ゲート電極構造体
２６０５、２６０７：入力ネット
８００１：領域
８００３：拡散フィン
９００１：ゲート電極トラック
100: finFET transistor 102: diffusion fin 104: gate electrode layer 105: substrate 106: gate oxide layer 107: core 109: spacer 201: diffusion fin 203: diffusion fin pitch 207: gate electrode structure 209: fixed gate pitch 211: Local interconnect structure (lih)
213: Local interconnect structure (lib)
215: Metal 1 (met1) interconnect structure 217: Contact portion 219: met2 interconnect structure 2001: Region 2601, 2603: Gate electrode structure 2605, 2607: Input net 8001: Region 8003: Diffusion fin 9001: Gate electrode truck
Claims (53)
前記第１トランジスタは、第１拡散フィン内にソース領域及びドレイン領域を有するものであり、前記第１拡散フィンは、前記基板の表面から突出するように構成され、前記第１拡散フィンは、前記第１拡散フィンの第１端から前記第１拡散フィンの第２端へ第１方向に長さに沿って延びるように構成され、
前記第２トランジスタは、第２拡散フィン内にソース領域及びドレイン領域を有するものであり、前記第２拡散フィンは、前記基板の表面から突出するように構成され、前記第２拡散フィンは、前記第２拡散フィンの第１端から前記第２拡散フィンの第２端へ前記第１方向に長さに沿って延びるように構成され、前記第２拡散フィンは、前記第１拡散フィンから間隔を置いて隣接配置され、
前記第２拡散フィンの第１端又は第２端のいずれかが、前記第１拡散フィンの第１端と第２端との間で前記第１方向に位置される、半導体装置。 A substrate, a first transistor, and a second transistor;
The first transistor has a source region and a drain region in a first diffusion fin, the first diffusion fin is configured to protrude from a surface of the substrate, and the first diffusion fin is Configured to extend along a length in a first direction from a first end of the first diffusion fin to a second end of the first diffusion fin;
The second transistor has a source region and a drain region in a second diffusion fin, the second diffusion fin is configured to protrude from the surface of the substrate, and the second diffusion fin is The second diffusion fin is configured to extend along the length in the first direction from the first end of the second diffusion fin to the second end of the second diffusion fin, and the second diffusion fin is spaced from the first diffusion fin. Placed next to each other,
Either the first end or the second end of the second diffusion fin is located in the first direction between the first end and the second end of the first diffusion fin.
前記第２トランジスタは、前記基板の上から見て前記第１方向に垂直な第２方向に長さに沿って延びる第２のリニア形状のゲート電極構造体を備え、
前記第１拡散フィンの第１及び第２端の少なくとも一方は、前記第１及び第２のリニア形状のゲート電極構造体間で前記第１方向に位置され、及び
前記第２拡散フィンの第１及び第２端の少なくとも一方は、前記第１及び第２のリニア形状のゲート電極構造体間で前記第１方向に位置される、請求項１に記載の半導体装置。 The first transistor includes a first linear gate electrode structure extending along a length in a second direction perpendicular to the first direction when viewed from above the substrate;
The second transistor includes a second linear-shaped gate electrode structure extending along a length in a second direction perpendicular to the first direction when viewed from above the substrate,
At least one of the first and second ends of the first diffusion fin is located in the first direction between the first and second linear-shaped gate electrode structures, and the first of the second diffusion fin 2. The semiconductor device according to claim 1, wherein at least one of the second end and the second end is positioned in the first direction between the first and second linear-shaped gate electrode structures.
前記第２方向の相互接続ピッチは、拡散フィンピッチの有理数倍であり、その有理数倍は、整数値の比として定義される、請求項２９に記載の半導体装置。 The first and second diffusion fins are positioned according to the diffusion fin pitch measured in the second direction between the centerlines of the first and second diffusion fins facing the first direction;
30. The semiconductor device according to claim 29, wherein the interconnection pitch in the second direction is a rational number multiple of the diffusion fin pitch, and the rational number multiple is defined as a ratio of integer values.
前記第２方向相互接続ピッチは、平均拡散フィンピッチの有理数倍であり、その有理数倍は、整数値の比として定義される、請求項２９に記載の半導体装置。 Each of the first and second diffusion fins is centerlined according to either the first diffusion fin pitch measured in the first direction or the second diffusion fin pitch measured in the second direction, The first and second diffusion fin pitches alternately alternate in the second direction, and the average diffusion fin pitch is an average value of the first and second diffusion fin pitches,
30. The semiconductor device of claim 29, wherein the second direction interconnection pitch is a rational multiple of an average diffusion fin pitch, the rational multiple being defined as a ratio of integer values.
前記第１方向に延びる１つ以上の相互接続セグメントは、前記第２方向に測定して第１相互接続ピッチ又は前記第２方向に測定して第２相互接続ピッチに従って中心線配置され、前記第１及び第２の相互接続ピッチは、前記第２方向に順次交番し、そして平均相互接続ピッチは、前記第１及び第２相互接続ピッチの平均値であり、
前記平均相互接続ピッチは、前記平均拡散フィンピッチの有理数倍であり、その有理数倍は、整数値の比として定義される、請求項２６に記載の半導体装置。 Each of the first and second diffusion fins is centerlined according to the first diffusion fin pitch measured in the second direction or according to the second diffusion fin pitch measured in the second direction. The two diffusion fin pitches are alternately alternated in the second direction, and the average diffusion fin pitch is an average value of the first and second diffusion fin pitches;
The one or more interconnect segments extending in the first direction are centerlined according to a first interconnect pitch measured in the second direction or according to a second interconnect pitch measured in the second direction, The first and second interconnect pitches sequentially alternate in the second direction, and the average interconnect pitch is an average value of the first and second interconnect pitches;
27. The semiconductor device of claim 26, wherein the average interconnect pitch is a rational number multiple of the average diffusion fin pitch, the rational number multiple being defined as an integer value ratio.
前記第１方向の相互接続ピッチは、ゲート電極ピッチの有理数倍であり、その有理数倍は、整数値の比として定義される、請求項４２に記載の半導体装置。 The first and second gate electrode structures are positioned according to a gate electrode pitch measured in the first direction between center lines facing the second direction of the first and second gate electrode structures. ,
43. The semiconductor device according to claim 42, wherein the interconnection pitch in the first direction is a rational number multiple of the gate electrode pitch, and the rational number multiple is defined as a ratio of integer values.
更に、各拡散フィンによって形成された各ソース領域及び各ドレイン領域を各々有する第２の複数のトランジスタを備え、第２の複数のトランジスタの各拡散フィンは、基板の表面から突出するように構成され、第２の複数のトランジスタの各拡散フィンは、各拡散フィンの第１端から第２端へ第１方向に長さに沿って延びるように構成され、第２の複数のトランジスタの拡散フィンの第１端は、第１方向において互いに実質的に整列され、
第２の複数のトランジスタの拡散フィンの１つ以上の第１端は、第１の複数のトランジスタの１つ以上の拡散フィンの第１端と第２端との間で第１方向に位置される、請求項１に記載の半導体装置。 Furthermore, a first plurality of transistors each having a source region and a drain region formed by each diffusion fin are provided, and each diffusion fin of the first plurality of transistors is configured to protrude from the surface of the substrate. The diffusion fins of the first plurality of transistors are configured to extend along the length in the first direction from the first end to the second end of each diffusion fin, and the diffusion fins of the first plurality of transistors The first ends are substantially aligned with each other in a first direction;
Furthermore, a second plurality of transistors each having a source region and a drain region formed by each diffusion fin are provided, and each diffusion fin of the second plurality of transistors is configured to protrude from the surface of the substrate. The diffusion fins of the second plurality of transistors are configured to extend along the length in the first direction from the first end to the second end of each diffusion fin, and the diffusion fins of the second plurality of transistors The first ends are substantially aligned with each other in a first direction;
One or more first ends of the diffusion fins of the second plurality of transistors are positioned in a first direction between a first end and a second end of the one or more diffusion fins of the first plurality of transistors. The semiconductor device according to claim 1.
前記第２の複数のトランジスタは、ｎ型トランジスタ、ｐ型トランジスタ、或いはｎ型及びｐ型トランジスタの組み合わせを含む、請求項４５に記載の半導体装置。 The first plurality of transistors includes an n-type transistor, a p-type transistor, or a combination of n-type and p-type transistors, and the second plurality of transistors includes an n-type transistor, a p-type transistor, or an n-type transistor. 46. The semiconductor device according to claim 45, comprising a combination of and p-type transistors.
基板を準備し、
基板上に第１トランジスタを形成し、第１トランジスタは、第１拡散フィン内にソース領域及びドレイン領域を有し、第１拡散フィンは、基板の表面から突出するように形成され、第１拡散フィンは、第１拡散フィンの第１端から第１拡散フィンの第２端へ第１方向に長さに沿って延びるように形成され、
基板上に第２トランジスタを形成し、第２トランジスタは、第２拡散フィン内にソース領域及びドレイン領域を有し、第２拡散フィンは、基板の表面から突出するように構成され、第２拡散フィンは、第２拡散フィンの第１端から第２拡散フィンの第２端へ第１方向に長さに沿って延びるように形成され、第２拡散フィンは、第１拡散フィンから間隔を置いて隣接位置に形成され、
第２拡散フィンの第１端又は第２端のいずれかが第１拡散フィンの第１端と第２端との間の位置で第１方向に形成されるようにした、方法。 In a method of manufacturing a semiconductor device,
Prepare the board
A first transistor is formed on a substrate, and the first transistor has a source region and a drain region in the first diffusion fin, and the first diffusion fin is formed so as to protrude from the surface of the substrate. The fin is formed to extend along the length in the first direction from the first end of the first diffusion fin to the second end of the first diffusion fin;
A second transistor is formed on the substrate. The second transistor has a source region and a drain region in the second diffusion fin, and the second diffusion fin is configured to protrude from the surface of the substrate. The fin is formed to extend along the length in the first direction from the first end of the second diffusion fin to the second end of the second diffusion fin, and the second diffusion fin is spaced from the first diffusion fin. Are formed at adjacent positions,
A method in which either the first end or the second end of the second diffusion fin is formed in the first direction at a position between the first end and the second end of the first diffusion fin.
基板に形成されるべき第１トランジスタを画成するコンピュータプログラムインストラクションを含み、その第１トランジスタは、第１拡散フィン内にソース領域及びドレイン領域を有するように画成され、その第１拡散フィンは、基板の表面から突出するように画成され、且つその第１拡散フィンは、その第１拡散フィンの第１端からその第１拡散フィンの第２端へ第１方向に長さに沿って延びるように画成され、
基板に形成されるべき第２トランジスタを画成するコンピュータプログラムインストラクションを含み、その第２トランジスタは、第２拡散フィン内にソース領域及びドレイン領域を有するように画成され、その第２拡散フィンは、基板の表面から突出するように画成され、その第２拡散フィンは、その第２拡散フィンの第１端からその第２拡散フィンの第２端へ第１方向に長さに沿って延びるように画成され、その第２拡散フィンは、第１拡散フィンから間隔を置いて隣接配置されるように画成され、且つその第２拡散フィンは、その第１端又は第２端を、第１拡散フィンの第１端と第２端との間で第１方向に位置させるように画成されている、データストレージ装置。 In a data storage device storing computer-executable program instructions for rendering a layout of a semiconductor device,
A computer program instruction defining a first transistor to be formed on the substrate, the first transistor being defined to have a source region and a drain region within the first diffusion fin, the first diffusion fin being The first diffusion fin is defined to project from the surface of the substrate, and the first diffusion fin extends along a length in a first direction from the first end of the first diffusion fin to the second end of the first diffusion fin. Defined to extend,
Computer program instructions defining a second transistor to be formed on the substrate, the second transistor being defined to have a source region and a drain region within the second diffusion fin, the second diffusion fin being The second diffusion fin extends along a length in a first direction from the first end of the second diffusion fin to the second end of the second diffusion fin. And the second diffusion fin is defined to be adjacent to and spaced from the first diffusion fin, and the second diffusion fin has its first end or second end, A data storage device defined to be positioned in a first direction between a first end and a second end of a first diffusion fin.
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