JP2001306641A - Automatic arranging and wiring method for semiconductor integrated circuit - Google Patents

Automatic arranging and wiring method for semiconductor integrated circuit

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JP2001306641A JP2000127322A JP2000127322A JP2001306641A JP 2001306641 A JP2001306641 A JP 2001306641A JP 2000127322 A JP2000127322 A JP 2000127322A JP 2000127322 A JP2000127322 A JP 2000127322A JP 2001306641 A JP2001306641 A JP 2001306641A
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Inventor
Takeshi Shimizu
健 清水
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Victor Co Of Japan Ltd
日本ビクター株式会社
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Abstract

PROBLEM TO BE SOLVED: To solve such a problem that when two kinds of LSI layouts differing in wiring grid interval are combined, a nonconnection part is formed between a terminal and a wire to bring about the need to manually arrange a wire at the nonconnection part and there is the possibility of a long time needed for the layouts, large time loss, and an increase in chip area when the layouts are adjusted to one wiring grid interval. SOLUTION: Terminals 16 and 17 having x-directional length (x2+(L/2)) and y-directional length (y2+(L/2)) are arranged. Wires 11 and 12 of a necessary microblock are arranged along a wiring grid 10 and then wires 14 and 15 are automatically wired along a wiring grid 13 on a chip. When the terminals 16 and 17 are viewed on the wiring grid 13 of a higher chip, more than one wiring grid is crossed in the x direction and y direction without fail, so the wires 14 and 15 on the chip are connected to the wires 11 and 12 of the microblock through the terminals 16 and 17 without fail.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は半導体集積回路の自動配置配線方法に係り、特にコンピュータ支援設計(C The present invention relates to relates to an automatic placement and routing method for a semiconductor integrated circuit, in particular computer-aided design (C
AD)システムを用いて大規模半導体集積回路(LS AD) large scale semiconductor integrated circuit using the system (LS
I)をレイアウト設計する半導体集積回路の自動配置配線方法に関する。 It relates to an automatic placement and routing method for a semiconductor integrated circuit layout design and I).

【0002】 [0002]

【従来の技術】CADシステムを用いて行うLSIのレイアウト設計に際しては、例えばNANDやNORなどの論理ゲートに相当する基本セルをLSIチップ上に配置しておき、基本セル間の配線を格子状のグリッドに沿って自動的に配置することが行われる。 In the Background of the Invention layout design of LSI performed using a CAD system, for example, a basic cell corresponding to logic gates such as NAND or NOR leave disposed on an LSI chip, the wiring between the basic cells grid it is performed automatically positioned along the grid. また、基本セル以外にも、トランジスタや抵抗を組み合わせたものなどのセルもある。 In addition to the basic cell, there is also a cell, such as a combination of transistors and resistors.

【0003】また、いくつかの基本セルを用いて構成した、ゲートやフリップフロップなどの何種類かの論理機能単位(ブロック)を実現する配線パターンは予めレイアウト設計され、ライブラリとして準備されているため、このライブラリから必要なプロックの配線パターンを呼び出してブロックの自動配置及び自動配線することも行われる。 [0003] Further, were constructed using several basic cell, the wiring patterns to realize several types of logical functional unit such as a gate or a flip-flop (block) is pre-layout design, because it is prepared as a library is also performed to automatic placement and automatic routing of the block calls the wiring pattern of the required proc from this library.

【0004】 [0004]

【発明が解決しようとする課題】しかるに、近年、LS The object of the invention is to be Solved However, in recent years, LS
Iの高集積化などに伴い、各種メモリ、乗算器、AL Along with such high integration of I, various memories, multipliers, AL
U、更にはCPU周辺回路などのマクロブロックも、ロジック回路と共に1チップに搭載されるようになってきたが、レイアウト設計におけるグリッドの間隔は、製造プロセスの違いからテクノロジー毎に異なるため、ある一つのマクロブロックを、そのまま別のテクノロジーのロジック回路用のチップに搭載させることはグリッドの間隔が互いに異なり、そのままでは自動配置、配線ができない。 U, and even macro block such as a CPU peripheral circuits have been adapted to be mounted with a logic circuit on one chip, the spacing of the grid in the layout design, because different from the difference in the manufacturing process for each technology, there one One of the macro-block, it be mounted on a chip for a logic circuit of another technology different from the grid spacing from each other, automatic arrangement as it can not interconnect.

【0005】例えば、図4に示すように、マクロブロック1を、マクロブロック1の外側にパターンを持つチップ2に搭載する場合、マクロブロック1の配線グリッド3とチップ2の配線グリッド4とは、互いのテクノロジーの違いからグリッド間隔が異なる。 [0005] For example, as shown in FIG. 4, the macroblock 1, the case of mounting the chip 2 having a pattern on the outside of the macroblock 1, the wiring grid 3 and the wiring grid 4 of the chip 2 of the macroblock 1, grid spacing is different from the difference of each other's technology. この場合、自動配置配線では基本的に異なるグリッド間のレイアウトができないため、チップ2の配線グリッド4上に配置されている自動配線5と、マクロブロック1の端子との間に未結線部分が生じ、その未結線部分に手動で配線6を配置しなければならないという問題がある。 In this case, since the automatic placement and routing can not be laid between fundamentally different grids, the automatic wiring 5 which is disposed on the wiring grid 4 of the chip 2, occurs unconnected portion between the terminal macroblock 1 , there is a problem that must manually place the wire 6 to the unconnected portions.

【0006】また、自動配置、配線のために、上記のマクロブロック1を図5に7で示すように、その配線グリッド8をチップ2の配線グリッド4と同一のグリッド間隔となるように自動配置配線し直して使用することも考えられる。 Further, automatic placement, for the wiring, the macroblock 1 of the as shown by 7 in Fig. 5, automatically place the wire grid 8 so that the same grid spacing and wire grid 4 of the chip 2 it is also conceivable to use re-wiring. しかし、この場合は、マクロブロック1の配線グリッドを使用できないということと、セルレイアウトやマクロブロックのレイアウト等も修正する作業が必要になり、レイアウトに長時間必要で時間的なロスが大きく、また、場合によってはチップ面積の増加が生じる場合もある。 However, in this case, the fact that no available routing grid of macroblocks 1, layout and the like of the cell layout and macroblock also requires work to be modified, requires a time loss is large long time layout and , in some cases even if an increase in chip area results.

【0007】本発明は以上の点に鑑みなされたもので、 [0007] The present invention has been made in view of the above,
配線グリッド間隔が異なる複数のレイアウトを簡単に組み合わせて短時間にレイアウトし得る半導体集積回路の自動配置配線方法を提供することを目的とする。 Aims to wire grid interval is to provide an automatic placement and routing method for a semiconductor integrated circuit capable of layout in a short time easily combine different layouts.

【0008】また、本発明の他の目的は、既存のレイアウトデータを使用して既存のレイアウトの配線グリッド間隔と異なる配線グリッド間隔に自動配置配線を簡単に行い得る半導体集積回路の自動配置配線方法を提供することにある。 Another object of the present invention, the automatic placement and routing method for a semiconductor integrated circuit which can easily perform automatic placement and routing to different wiring grid interval and the wiring grid spacing existing layout using an existing layout data It is to provide a.

【0009】 [0009]

【課題を解決するための手段】本発明は上記の目的を達成するため、マクロブロック及び端子を配置してから第1の配線グリッドに沿って所望の第1の配線を行った後、グリッド間隔が前記第1の配線グリッドのグリッド間隔以上の第2の配線グリッドに沿って少なくとも前記端子に接続される配線を含む所望の第2の配線を行う半導体集積回路の自動配置配線方法であって、第1の配線グリッドのx方向の間隔よりも第2の配線グリッドのx Since the present invention SUMMARY OF THE INVENTION The To achieve the above object, after the desired first wiring along the first wire grid after placing the macroblock and the terminal, grid spacing there an automatic placement and routing method for a semiconductor integrated circuit which performs a desired second wiring including the wiring connected to at least the terminal along a second line grid or grid spacing of the first wiring grid, first wiring grid in the x direction of the second wiring grid than the distance x
方向の間隔の方が長いときは、端子のx方向の長さを第2の配線グリッドのx方向の間隔より第2の配線の配線幅の1/2倍以上大なる値に設定し、第1の配線グリッドのy方向の間隔よりも第2の配線グリッドのy方向の間隔の方が長いときは、端子のy方向の長さを第2の配線グリッドのy方向の間隔より第2の配線の配線幅の1 When towards the direction of the interval is long, sets the length of the x direction of the terminal to a large becomes a value more than half the line width of the second wiring grids in the x direction distance from the second wiring, the than the spacing in the y direction of the first wiring grid when the direction of the second y-direction spacing of the wiring grid long, the y direction of the terminal length of the second than the spacing in the y direction of the second wiring grids 1 of the wiring width of the wiring
/2倍以上大なる値に設定して配置することを特徴とする。 Set / 2 times or more larger becomes the value, characterized in that arranged.

【0010】本発明では、下位のマクロブロックの端子のx方向の長さを、上位のマクロブロック又はチップの第2の配線グリッドのx方向の間隔よりも第2の配線の配線幅の1/2倍以上大とし、下位のマクロブロックの端子のy方向の長さを、第2の配線グリッドのy方向の間隔よりも第2の配線の配線幅の1/2倍以上大とするようにしたため、端子は第2の配線グリッドを1本以上横切るようにできる。 [0010] In the present invention, in the x direction of the terminal sub-macro-block length, the wiring width of the second wiring than the second distance in the x direction of the wire grids of the upper macro-block or chip 1 / more than twice larger cities, the y direction of the terminal sub-macro-block length, than the spacing in the y direction of the second wiring grid so that 1/2 or more times larger wiring width of the second wiring since the terminal can be across one or more second interconnection grids.

【0011】ここで、上記の端子は、具体的には、x方向の長さxp、y方向の長さypのサイズに設定され、 [0011] Here, the terminals, specifically, x-direction length xp, is set to the size in the y-direction length yp,
長さxpは、第2の配線グリッドのx方向の間隔をx Length xp is the distance in the x direction of the second wiring grid x
2、y方向の間隔をy2、第2の配線の配線幅をLとしたとき、間隔x2が第1の配線グリッドのx方向の間隔x1より大であるときには、{x2+(L/2)}以上の長さで、x2=x1のときは任意の長さとし、長さy 2, y-direction of the spacing y2, when the wiring width of the second wiring is L, when the interval x2 is greater than the distance x1 in the x direction of the first wiring grid, {x2 + (L / 2)} more in length and any length Satoshi when the x2 = x1, the length y
pは、間隔y2が第1の配線グリッドのy方向の間隔y p is distance y2 spacing y in the y direction of the first wiring grid
1より大であるときには、{y2+(L/2)}以上の長さで、y2=y1のときは任意の長さとして自動配線することを特徴とする。 When from 1 character is large, with {y2 + (L / 2)} or more in length, characterized by automatic wiring as any length when y2 = y1.

【0012】 [0012]

【発明の実施の形態】次に、本発明の実施の形態について図面と共に説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS A description will now be given, with drawings, embodiments of the present invention. 図1は本発明になる半導体集積回路の自動配置配線方法の一実施の形態のフローチャート、図2は本発明方法によりレイアウトされた端子と配線の一例を示す。 Figure 1 is a flow chart of an embodiment of an automatic placement and routing method for a semiconductor integrated circuit according to the present invention, FIG. 2 shows an example of a laid-out terminal and the wiring by the method of the present invention.

【0013】本実施の形態について、図1及び図2を併せ参照して説明する。 [0013] The present embodiment will now be described with reference to FIGS. 一例として、まず、チップ上にマクロブロックの配置及び配線をしてから、マクロブロックの外側のチップ上に図2に示すように配線をするものとする(以下、上記のマクロブロックを下位のマクロブロック、上記のチップを上位のチップともいう。)。 As an example, first, after the placement and routing of the macro blocks on the chip, it is assumed that the wiring as shown in FIG. 2 on the outside of the chip of the macro block (hereinafter, the above macro block lower-level macros blocks, also referred to above the chip of the upper chip.).

【0014】ここで、図2において、下位のマクロブロックの配線グリッド10はx方向のグリッド間隔(長さ)がx1、y方向のグリッド間隔(長さ)がy1であり、また、配線11、12の幅はL'である。 [0014] Here, in FIG. 2, wire grid 10 x-direction of the grid spacing of the lower macroblock (length) x1, y-direction grid spacing (length) is y1, also, the wiring 11, width of 12 is L '. 一方、上位のチップの配線グリッド13はx方向のグリッド間隔(長さ)がx2、y方向のグリッド間隔(長さ)がy2 On the other hand, the wiring grid 13 of upper chip x-direction grid spacing (length) x2, y-direction grid spacing (length) y2
であり、また、配線14及び15の幅はLである。 , And the addition, the width of the wiring 14 and 15 is L. この実施の形態で自動配置配線をする前提として、x1≦x Given that the automatic placement and routing in this embodiment, x1 ≦ x
2、y1≦y2であるものとする。 2, it is assumed that y1 ≦ y2.

【0015】図1に戻って説明するに、CADによりレイアウトを行うに際し、記憶装置(図示せず)には、チップやマクロブロックの配線グリッドの情報、配置するマクロブロックの位置情報、配線情報などのパターンデータが予め記憶されている。 [0015] Referring back to FIG. 1, when the layout by CAD, the storage device (not shown), information about the routing grid of the chip and macroblock position information of the macro block to be placed, such as routing information pattern data are stored in advance. レイアウト装置は、この記憶装置からパターンデータを取り込み(ステップS The layout device, a pattern data acquisition from the storage device (step S
1)、チップの配線グリッドのx方向の長さx2がマクロブロックの配線グリッドのx方向の長さx1よりも長いかどうか判定し(ステップS2)、長ければ、マクロブロックの端子のx方向の長さxpを xp≧x2+(L/2) ・・・(1) なる不等式を満足する値に設定する(ステップS3)。 1), it is determined whether the length x2 in the x-direction of the chip line grid is longer than the x-direction of the length x1 of the routing grid macroblock (step S2), and longer if, terminals of the macro blocks in the x-direction the length xp xp ≧ x2 + (L / 2) is set to a value satisfying the (1) becomes inequality (step S3).
ここで、(1)式中のLは、図2に示したチップ上の配線14、15の幅である。 Here, the L in (1), the width of the wiring 15 on the chip shown in FIG.

【0016】一方、x2>x1の条件が満たされないときには、x2=x1であり、この場合はマクロブロックの配線グリッドのx方向の長さx1は、チップの配線グリッドのx方向の長さx2と等しいので、マクロブロックの端子のx方向の長さは任意の長さに設定する(ステップS4)。 [0016] On the other hand, when the condition of x2> x1 is not met, a x2 = x1, the length x1 of the x direction of the wiring grid in this case macroblock, the x-direction of the chip wiring grid length x2 is equal, the length of the x-direction of the terminals of the macro blocks is set to an arbitrary length (step S4).

【0017】続いて、チップの配線グリッドのy方向の長さy2がマクロブロックの配線グリッドのy方向の長さy1よりも長いかどうか判定し(ステップS5)、長ければ、マクロブロックの端子のy方向の長さypを yp≧y2+(L/2) ・・・(2) なる不等式を満足する値に設定する(ステップS6)。 [0017] Subsequently, it is judged whether the length y2 in the y-direction of the chip wiring grid is longer than the y direction of the length y1 of the routing grid macroblock (step S5), and longer if, macroblocks terminal the y-direction length yp is set to a value satisfying the yp ≧ y2 + (L / 2) ··· (2) becomes inequality (step S6).

【0018】一方、y2>y1の条件が満たされないときには、y2=y1であり、この場合はマクロブロックの配線グリッドのy方向の長さy2は、チップの配線グリッドのy方向の長さy1と等しいので、マクロブロックの端子のy方向の長さは任意の長さに設定する(ステップS7)。 Meanwhile, when the condition of y2> y1 is not met, a y2 = y1, length y2 in the y direction of the wiring grid in this case macroblock is in the y-direction of the chip wiring grid length y1 is equal, the length of the y direction of the terminal of the macro blocks is set to an arbitrary length (step S7).

【0019】ステップS6又はS7の処理の後、ステップS3又はS4で設定したx方向の長さと、ステップS [0019] After the processing of step S6 or S7, the length of the x-direction set in step S3 or S4, step S
6又はS7で設定したy方向の長さのマクロブロックの端子を、チップ上にマクロブロックと共に配置する(ステップS8)。 A terminal 6 or y-direction length of the macro blocks set in S7, the arrangement with the macro block on the chip (step S8). 図2では、上記の端子として、x方向の長さ{x2+(L/2)}、y方向の長さ{y2+(L In Figure 2, as the terminal, the length of the x-direction {x2 + (L / 2)}, the length in the y-direction {y2 + (L
/2)}の端子16及び17が配置される。 / 2)} terminals 16 and 17 are arranged in.

【0020】続いて、マクロブロックの配線グリッド1 [0020] Subsequently, the macro block wiring grid 1
0に沿って必要なマクロブロックの配線が図2に11及び12で示すように配置され、その後にチップ上にチップの配線グリッド13に沿って図2に14及び15で示すように自動配線される(ステップS9)。 0 wiring required macroblocks along is arranged as indicated by 11 and 12 in FIG. 2, are then automatically routed as shown in FIG. 2 to 14 and 15 along the tip of the wire grid 13 on the chip that (step S9).

【0021】この実施の形態では、端子16及び17を上位のチップの配線グリッド13で見てみると、必ず1 [0021] In this embodiment, looking at the terminals 16 and 17 by wire grids 13 of the upper chip, always 1
本以上の配線グリッドをx方向及びy方向共に横切ることになるため、チップ上の配線14、15は端子16、 Since will cross the above wiring grid x and y directions both wires 14 and 15 on the chip terminals 16,
17を介して必ずマクロブロックの配線11、12に接続される。 Always through 17 are connected to the wiring 11 and 12 of the macro block.

【0022】次に、本実施の形態の作用効果について、 [0022] Next, operation and effect of this embodiment,
更に詳細に図3と共に説明する。 Further details will be described in conjunction with FIG. マクロブロックの配線グリッド10とチップの配線グリッド13とは、前述したようにテクノロジーの相違からx方向及びy方向の長さ(グリッド間隔)が異なり、図3(A)に示すように、下位のマクロブロックに端子19及び20を配置し、それにつながる配線11及び12を行った後、このマクロブロックの端子19、20につながるチップ上の配線を配線グリッド13に沿って自動配置した場合、従来は端子19及び20のサイズが配線グリッド10に対応して決定されているので、配線グリッド10が配線グリッド13よりも小さい場合は、同図(A)に23で示すような未結線や、24で示すような配線幅が極めて狭いデザインルールエラーが発生することがある。 The wiring grid 10 and the chip interconnection grids 13 macroblocks, different lengths of the x and y directions from the technology differences as described above (grid spacing), as shown in FIG. 3 (A), lower the terminals 19 and 20 are arranged into macroblocks, after wiring 11 and 12 connected thereto, when the automatic placement along the wiring on the chip leads to the terminals 19 and 20 of the macro block to the wiring grid 13, the conventional since the size of the terminals 19 and 20 are determined to correspond to the wire grid 10, when the wiring grid 10 is smaller than the wiring grid 13, and not connected, as shown at 23 in FIG. (a), in 24 very narrow design rule error wire width shown may occur.

【0023】これに対し、本実施の形態では、マクロブロックの端子のx方向のサイズは(1)式の不等式を満足する値に設定され、かつ、y方向のサイズは(2)式の不等式を満足する値に設定されることから、図3 [0023] In contrast, in the present embodiment, x-direction size of the terminals of the macro block is set to a value satisfying the inequality (1) below, and the size in the y-direction of the (2) equation inequality from being set to a value satisfying the, 3
(B)に示すように、マクロブロックの端子25及び2 (B), the terminals of the macro-blocks 25 and 2
6は、配線グリッド13よりも大きなサイズとされるため、チップ上の配線21は端子25に接続され、また、 6, because it is a size larger than the interconnection grid 13, the wiring 21 on the chip is connected to the terminal 25, also,
チップ上の配線22は端子26に接続される。 Wiring 22 on the chip is connected to the terminal 26.

【0024】従って、従来のように、未結線部分の手動による配線を不要にできることからレイアウト作業等の時間を短縮でき、また、従来のレイアウトデータを流用することができる。 [0024] Therefore, as in the prior art, it can reduce the time, such as layout work because it can the manual pattern unconnected portions unnecessary also be diverted conventional layout data. 更に、下位のマクロブロックの配線グリッドを上位のチップの配線グリッドと同一のグリッド間隔となるように自動配置配線し直す必要も無いので、 Further, since the wiring grid sub-macroblocks need not even be re-automatic placement and routing to be the same grid spacing and wire grid upper chip,
セルレイアウトやマクロブロックのレイアウト等も修正する作業が不要であり、場合によってはチップ面積を小さくすることも可能である。 Layout and the like of the cell layout and macroblock is also unnecessary job of correcting, in some cases it is also possible to reduce the chip area.

【0025】なお、本発明は上記の実施の形態に限定されるものではなく、例えば上位のチップに代えて上位のマクロブロックと下位のマクロブロックとの間で配線する場合も適用でき、またゲートアレイのLSI以外の各種のLSIに適用可能である。 [0025] The present invention is not limited to the above embodiment, the case of the wiring can be applied between the macroblock and the lower macroblock upper For example, instead of the top of the chip, and the gate it is applicable to various LSI other than the array of LSI.

【0026】 [0026]

【発明の効果】以上説明したように、本発明によれば、 As described in the foregoing, according to the present invention,
下位のマクロブロックの端子のx方向の長さとy方向の長さを、上位のマクロブロック又はチップの配線グリッドの各方向の間隔よりも上位のマクロブロック又はチップの配線の配線幅の1/2倍以上大とすることにより、 The length and length in the y direction in the x direction of the terminal sub-macro blocks, the line width of the upper macro-block or chip of the wiring than the direction of the spacing of the upper macro-block or chip interconnection grid 1/2 with more than double large,
上記の下位のマクロブロックの端子が上位のマクロブロック又はチップの配線グリッドを1本以上横切るようにしたため、第2の配線を端子に必ず接続でき、よって、 Since the terminal of the sub-macroblock so as to traverse above one wiring grid upper macroblock or chips, always it is connected to the second wiring to the terminal, thus,
従来のように、未結線部分の手動による配線を不要にできることからレイアウト作業等の時間を短縮できる。 As in the prior art, it is possible to shorten the time of layout work and the like from being able to manual pattern unconnected parts unnecessary.

【0027】また、本発明によれば、マクロブロックの配置や配線自体は変更する必要が無いので、既存のレイアウトデータをそのまま流用することができる。 Further, according to the present invention, since the arrangement and wiring itself macroblock is not necessary to change, it is possible to directly use the existing layout data.

【0028】更に、本発明によれば、下位のマクロブロックの第1の配線グリッドを第2の配線グリッドと同一のグリッド間隔となるように自動配置配線し直す必要も無いので、セルレイアウトやマクロブロックのレイアウト等も修正する作業が不要である。 Furthermore, according to the present invention, there is no need to re-automatic placement and routing to the first wiring grid sub-macroblock the second wiring grids same grid spacing and cell layouts and macros work to modify the layout or the like of the block is not required.

【0029】更に、本発明によれば、端子の外形を変更するだけであるので、場合によってはチップ面積を小さくすることができる。 Furthermore, according to the present invention, since only changing the outer shape of the terminal, in some cases it is possible to reduce the chip area.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施の形態のフローチャートである。 1 is a flow chart of an embodiment of the present invention.

【図2】本発明の一実施の形態による端子と配線と配線グリッドの関係を示す図である。 2 is a diagram showing the terminal wiring and the relationship of a wiring grid according to an embodiment of the present invention.

【図3】本発明の一実施の形態の作用効果説明図である。 3 is an operational effect illustration of an embodiment of the present invention.

【図4】従来方法の一例による配線説明図である。 4 is a wiring diagram according to an example of the conventional method.

【図5】従来方法の他の例による配線説明図である。 5 is a wiring diagram according to another example of the conventional method.

【符号の説明】 DESCRIPTION OF SYMBOLS

10 マクロブロックの配線グリッド 11、12 マクロブロックの配線 13 チップの配線グリッド 14、15、21、22 チップの配線 16、17、25、26 本発明方法によるマクロブロックの端子 19、20 従来方法によるマクロブロックの端子 23 未結線部分 24 デザインルールエラー個所 10 macroblock wiring grids 11 and 12 macroblock macro by terminals 19, 20 conventional method of macro block according to wire 13 chip line grids 14,15,21,22 chip wiring 16,17,25,26 present invention a method of terminal 23 unconnected portion of the block 24 design rule error location

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 マクロブロック及び端子を配置してから第1の配線グリッドに沿って所望の第1の配線を行った後、グリッド間隔が前記第1の配線グリッドのグリッド間隔以上の第2の配線グリッドに沿って少なくとも前記端子に接続される配線を含む所望の第2の配線を行う半導体集積回路の自動配置配線方法であって、 前記第1の配線グリッドのx方向の間隔よりも前記第2 [Claim 1] After the desired first wiring along the first wire grid after placing the macroblock and the terminal, the grid spacing is a second or more grid spacing of the first wiring grid and along the wire grid an automatic placement and routing method for a semiconductor integrated circuit which performs a desired second wiring including the wiring connected to at least said terminal than said distance in the x direction of the first wiring grid first 2
    の配線グリッドのx方向の間隔の方が長いときは、前記端子のx方向の長さを前記第2の配線グリッドのx方向の間隔より前記第2の配線の配線幅の1/2倍以上大なる値に設定し、前記第1の配線グリッドのy方向の間隔よりも前記第2の配線グリッドのy方向の間隔の方が長いときは、前記端子のy方向の長さを前記第2の配線グリッドのy方向の間隔より前記第2の配線の配線幅の1 When the longer wiring grid in the x direction interval, or half the wiring width of the second wiring length in the x direction than the spacing in the x direction of the second wiring grid of the terminal set the large becomes a value, the first time towards the gap in the y direction of the second wiring grid is longer than the y direction spacing of the wiring grid, the y-direction length of the terminal second the wiring width of the than the y-direction spacing of the wiring grid second wiring 1
    /2倍以上大なる値に設定して配置することを特徴とする半導体集積回路の自動配置配線方法。 Automatic placement and routing method for a semiconductor integrated circuit, characterized in that arranged is set to / 2 times or more larger becomes the value.
  2. 【請求項2】 前記端子は、x方向の長さxp、y方向の長さypのサイズに設定され、前記長さxpは、前記第2の配線グリッドのx方向の間隔をx2、y方向の間隔をy2、前記第2の配線の配線幅をLとしたとき、前記間隔x2が前記第1の配線グリッドのx方向の間隔x Wherein said terminal is x direction length xp, is set to the size of the y-direction length yp, the length xp, said second interval x2, y-direction in the x direction of the wiring grids the distance y2, wherein, when the wiring width of the second wiring is L, distance x in the x direction of the spacing x2 is the first wiring grid
    1より大であるときには、{x2+(L/2)}以上の長さで、x2=x1のときは任意の長さとし、前記長さypは、前記間隔y2が前記第1の配線グリッドのy方向の間隔y1より大であるときには、{y2+(L/ When from 1 character is large, with {x2 + (L / 2)} or more in length, any length Satoshi when the x2 = x1, the length yp, the distance y2 is the first wiring grid y when it is larger than the direction of the interval y1 is, {y2 + (L /
    2)}以上の長さで、y2=y1のときは任意の長さとして自動配線することを特徴とする請求項1記載の半導体集積回路の自動配置配線方法。 2)} or more in length and automatic placement and routing method for a semiconductor integrated circuit according to claim 1, wherein the automatic wiring as any length when y2 = y1.
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