JP6640965B2 - Semiconductor device - Google Patents

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本発明は、半導体装置に関し、特に、ＦＩＮＦＥＴを有する半導体装置に適用して有効な技術に関する。   The present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device having a FINFET.

近年、シリコンを使用したＬＳＩ（Large Scale Integration）において、その構成要素であるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の寸法、特に、ゲート電極のゲート長は縮小の一途をたどっている。このＭＩＳＦＥＴの縮小化は、スケーリング則に沿う形で進められてきたが、デバイスの世代が進むごとに種々の問題が見えてきており、ＭＩＳＦＥＴの短チャネル効果の抑制と高い電流駆動力の確保の両立が困難になってきている。したがって、従来のプレーナ型（平面型）ＭＩＳＦＥＴに代わる新規構造デバイスへの研究開発が盛んに進められている。   In recent years, in LSIs (Large Scale Integrations) using silicon, the dimensions of MISFETs (Metal Insulator Semiconductor Field Effect Transistors), particularly the gate lengths of gate electrodes, have been steadily reduced. Although the miniaturization of MISFETs has been pursued in accordance with the scaling law, various problems have become apparent as the generation of devices progresses, and it is necessary to suppress the short-channel effect of MISFETs and secure a high current driving force. Balancing is becoming difficult. Therefore, research and development for a device having a new structure that replaces the conventional planar (plane) MISFET has been actively pursued.

ＦＩＮＦＥＴは、上述した新規構造デバイスの１つであり、プレーナ型ＭＩＳＦＥＴとは異なる３次元構造のＭＩＳＦＥＴである。   The FINFET is one of the above-described devices having a new structure, and is a MISFET having a three-dimensional structure different from the planar MISFET.

例えば、下記特許文献１には、ＦＩＮＦＥＴを用いて構成された回路素子の平面レイアウトが開示されている。   For example, Patent Document 1 below discloses a planar layout of a circuit element configured using FINFET.

米国特許出願公開第２０１４／００５４７２２号US Patent Application Publication No. 2014/0054722

本発明者は、ＦＩＮＦＥＴを有する半導体装置の研究開発に従事しており、その特性向上について、鋭意検討している。その過程において、ＦＩＮＦＥＴを有する半導体装置の構造について更なる改善の余地があることが判明した。   The present inventor is engaged in research and development of a semiconductor device having a FINFET, and is intensively studying the improvement of its characteristics. In the process, it has been found that there is room for further improvement in the structure of the semiconductor device having the FINFET.

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   Other problems and novel features will be apparent from the description of this specification and the accompanying drawings.

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   The following is a brief description of an outline of a typical embodiment disclosed in the present application.

本願において開示される一実施の形態に示される半導体装置は、第１方向に延在する直方体状の第１フィンと、第１フィンと離間して配置され、第１方向に延在する直方体状の第２フィンと、第１フィンと第２フィン上にゲート絶縁膜を介して配置され、第１方向と交差する第２方向に延在するゲート電極と、を有する。そして、第１フィン中に形成された第１ドレイン領域と、第２フィン中に形成された第２ドレイン領域と、を接続する第１局所配線を有する。この第１局所配線は、ゲート電極を覆う層間絶縁膜中に埋め込まれた導電性膜よりなる。   A semiconductor device according to an embodiment disclosed in the present application has a rectangular parallelepiped first fin extending in a first direction, and a rectangular parallelepiped extending in the first direction and spaced apart from the first fin. And a gate electrode disposed on the first fin and the second fin with a gate insulating film interposed therebetween and extending in a second direction intersecting the first direction. And it has the 1st local wiring which connects the 1st drain region formed in the 1st fin, and the 2nd drain region formed in the 2nd fin. The first local wiring is made of a conductive film embedded in an interlayer insulating film covering the gate electrode.

本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。また、半導体装置の省面積化を図ることができる。   According to the semiconductor device shown in the following typical embodiments disclosed in the present application, its characteristics can be improved. Further, the area of the semiconductor device can be reduced.

実施の形態１の半導体装置の構成を模式的に示す斜視図である。FIG. 2 is a perspective view schematically showing a configuration of the semiconductor device of the first embodiment. 実施の形態１の半導体装置の構成を示す平面図である。FIG. 2 is a plan view showing a configuration of the semiconductor device according to the first embodiment; 実施の形態１の半導体装置の構成を示す断面図である。FIG. 2 is a cross-sectional view illustrating a configuration of the semiconductor device according to the first embodiment; 実施の形態１の半導体装置の構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of the semiconductor device of the first embodiment. 実施の形態１の半導体装置の製造工程を示す平面図である。FIG. 5 is a plan view illustrating a manufacturing step of the semiconductor device of First Embodiment; 実施の形態１の半導体装置の製造工程を示す断面図である。FIG. 4 is a cross-sectional view showing a manufacturing step of the semiconductor device of the first embodiment. 実施の形態１の半導体装置の製造工程を示す平面図であって、図５に続く平面図を示す図である。FIG. 6 is a plan view showing a manufacturing step of the semiconductor device of the first embodiment, and is a plan view following FIG. 5; 実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く断面図を示す図である。FIG. 7 is a cross-sectional view showing a manufacturing step of the semiconductor device of the first embodiment, showing a cross-sectional view following FIG. 6. 実施の形態１の半導体装置の製造工程を示す平面図であって、図７に続く平面図を示す図である。FIG. 8 is a plan view illustrating a manufacturing step of the semiconductor device of First Embodiment, and is a plan view following FIG. 7. 実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く断面図を示す図である。FIG. 9 is a cross-sectional view illustrating a manufacturing step of the semiconductor device of First Embodiment, which is a cross-sectional view subsequent to FIG. 8. 実施の形態１の半導体装置の製造工程を示す平面図であって、図９に続く平面図を示す図である。FIG. 10 is a plan view illustrating a manufacturing step of the semiconductor device of First Embodiment, which is a plan view following FIG. 9. 実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く断面図を示す図である。FIG. 11 is a cross-sectional view showing a manufacturing step of the semiconductor device of the first embodiment, which is a cross-sectional view following FIG. 10. 実施の形態１の半導体装置の製造工程を示す平面図であって、図１１に続く平面図を示す図である。FIG. 12 is a plan view illustrating the manufacturing process of the semiconductor device of the first embodiment, and is a plan view following FIG. 11. 実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く断面図を示す図である。FIG. 13 is a cross-sectional view showing a manufacturing step of the semiconductor device of the first embodiment, which is a cross-sectional view following FIG. 12. 実施の形態１の半導体装置の製造工程を示す平面図であって、図１３に続く平面図を示す図である。FIG. 14 is a plan view illustrating the manufacturing process of the semiconductor device of the first embodiment, and is a plan view following FIG. 13. 実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く断面図を示す図である。FIG. 15 is a cross-sectional view showing a manufacturing step of the semiconductor device of the first embodiment, which is a cross-sectional view following FIG. 14. 実施の形態１の半導体装置の製造工程を示す平面図であって、図１５に続く平面図を示す図である。FIG. 16 is a plan view illustrating a manufacturing step of the semiconductor device of First Embodiment, and is a plan view following FIG. 15. 実施の形態１の半導体装置の製造工程を示す断面図であって、図１６に続く断面図を示す図である。FIG. 17 is a cross-sectional view showing a manufacturing step of the semiconductor device of the first embodiment, which is a cross-sectional view following FIG. 16. 実施の形態１の半導体装置の製造工程を示す平面図であって、図１７に続く平面図を示す図である。FIG. 18 is a plan view illustrating the manufacturing process of the semiconductor device of the first embodiment, and is a plan view following FIG. 17. 実施の形態１の半導体装置の製造工程を示す断面図であって、図１８に続く断面図を示す図である。FIG. 19 is a cross-sectional view showing a manufacturing step of the semiconductor device of the first embodiment, which is a cross-sectional view following FIG. 18. 比較例１の半導体装置の構成を示す平面図である。FIG. 9 is a plan view illustrating a configuration of a semiconductor device of Comparative Example 1. 比較例２の半導体装置の構成を示す平面図である。13 is a plan view illustrating a configuration of a semiconductor device of Comparative Example 2. FIG. 比較例３の半導体装置の構成を示す平面図である。13 is a plan view illustrating a configuration of a semiconductor device of Comparative Example 3. FIG. 実施の形態２の半導体装置の構成を示す平面図である。FIG. 14 is a plan view showing a configuration of a semiconductor device of a second embodiment. 実施の形態２の半導体装置の構成を示す断面図である。FIG. 13 is a cross-sectional view illustrating a configuration of a semiconductor device according to a second embodiment; 実施の形態２のフィン、ゲート電極およびダミーゲートの位置関係を示す平面図である。FIG. 13 is a plan view showing a positional relationship among a fin, a gate electrode, and a dummy gate according to the second embodiment. 実施の形態３の半導体装置の構成を示す平面図である。FIG. 13 is a plan view showing a configuration of a semiconductor device according to a third embodiment. 実施の形態３のフィン、ゲート電極およびダミーゲートの位置関係を示す平面図である。FIG. 10 is a plan view showing a positional relationship among a fin, a gate electrode, and a dummy gate according to a third embodiment. 実施の形態３の半導体装置の構成を示す断面図である。FIG. 14 is a cross-sectional view illustrating a configuration of a semiconductor device according to a third embodiment. 実施の形態３の半導体装置の構成を示す断面図である。FIG. 14 is a cross-sectional view illustrating a configuration of a semiconductor device according to a third embodiment. 実施の形態３の半導体装置の構成を示す断面図である。FIG. 14 is a cross-sectional view illustrating a configuration of a semiconductor device according to a third embodiment. 実施の形態３の半導体装置の構成を示す回路図である。FIG. 14 is a circuit diagram showing a configuration of a semiconductor device according to a third embodiment. 実施の形態４の半導体装置の構成を示す平面図である。FIG. 15 is a plan view showing a configuration of a semiconductor device according to a fourth embodiment. 実施の形態４の半導体装置の構成を示す断面図である。FIG. 14 is a cross-sectional view illustrating a configuration of a semiconductor device according to a fourth embodiment. 実施の形態４の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。FIG. 17 is a plan view showing a layout of a gate electrode, a dummy gate, and a fin of the semiconductor device of the fourth embodiment. 実施の形態４の半導体装置の構成を示す回路図である。FIG. 14 is a circuit diagram showing a configuration of a semiconductor device according to a fourth embodiment. 実施の形態４の応用例１の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。FIG. 22 is a plan view showing a layout of a gate electrode, a dummy gate, and a fin of a semiconductor device of Application Example 1 of Embodiment 4. 実施の形態４の応用例２の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。FIG. 39 is a plan view showing a layout of a gate electrode, a dummy gate, and a fin of a semiconductor device of Application Example 2 of Embodiment 4. 実施の形態４の応用例２の半導体装置のレイアウトを示す平面図である。FIG. 39 is a plan view showing a layout of a semiconductor device of Application Example 2 of Embodiment 4. 実施の形態５の半導体装置の構成を示す平面図である。FIG. 15 is a plan view showing a configuration of a semiconductor device of a fifth embodiment. 実施の形態５の半導体装置の構成を示す断面図である。FIG. 15 is a cross-sectional view illustrating a configuration of a semiconductor device according to a fifth embodiment. 実施の形態５の半導体装置の構成を示す回路図である。FIG. 15 is a circuit diagram showing a configuration of a semiconductor device according to a fifth embodiment. 実施の形態５の応用例１の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。FIG. 39 is a plan view showing a layout of a gate electrode, a dummy gate, and a fin of a semiconductor device of Application Example 1 of the fifth embodiment. 実施の形態５の応用例２の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。FIG. 35 is a plan view showing a layout of a gate electrode, a dummy gate, and a fin of a semiconductor device of Application Example 2 of Embodiment 5. 実施の形態５の応用例２の半導体装置のレイアウトを示す平面図である。FIG. 39 is a plan view showing a layout of a semiconductor device of Application Example 2 of the fifth embodiment. 実施の形態６の半導体装置の構成を示す平面図である。FIG. 15 is a plan view showing a configuration of a semiconductor device according to a sixth embodiment. 実施の形態６の半導体装置の構成を示す断面図である。FIG. 15 is a cross-sectional view illustrating a configuration of a semiconductor device according to a sixth embodiment. 実施の形態６の半導体装置の構成を示す回路図である。FIG. 14 is a circuit diagram showing a configuration of a semiconductor device according to a sixth embodiment. 実施の形態６の応用例２の半導体装置のレイアウトを示す平面図である。FIG. 39 is a plan view showing a layout of a semiconductor device of Application Example 2 of Embodiment 6. 実施の形態７の半導体装置の構成を示す平面図である。FIG. 21 is a plan view showing a configuration of a semiconductor device according to a seventh embodiment. 実施の形態７の半導体装置の構成を示す断面図である。FIG. 15 is a cross-sectional view illustrating a configuration of a semiconductor device according to a seventh embodiment. 実施の形態７の半導体装置の構成を示す回路図である。FIG. 15 is a circuit diagram illustrating a configuration of a semiconductor device according to a seventh embodiment. 実施の形態８の半導体装置の構成を示す平面図である。FIG. 39 is a plan view showing a configuration of a semiconductor device according to an eighth embodiment. 実施の形態８の半導体装置の構成を示す断面図である。FIG. 15 is a cross-sectional view illustrating a configuration of a semiconductor device according to an eighth embodiment. 実施の形態８の半導体装置の構成を示す回路図である。FIG. 19 is a circuit diagram showing a configuration of a semiconductor device according to an eighth embodiment.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。   In the following embodiments, when necessary for the sake of convenience, the description will be made by dividing into a plurality of sections or embodiments, but unless otherwise specified, they are not irrelevant to each other, and one is the other. Some or all of the modifications, application examples, detailed explanations, supplementary explanations, and the like. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, amount, range, etc.), a case where it is particularly specified and a case where it is clearly limited to a specific number in principle, etc. Except, the number is not limited to the specific number, and may be more than or less than the specific number.

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。   Furthermore, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily essential, unless otherwise specified, and when it is deemed essential in principle. Similarly, in the following embodiments, when referring to the shapes, positional relationships, and the like of the components, the shapes are substantially the same unless otherwise specified, and in cases where it is clearly considered in principle not to be so. And the like. The same applies to the above numbers and the like (including numbers, numerical values, amounts, ranges, etc.).

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。   Hereinafter, embodiments will be described in detail with reference to the drawings. In all the drawings for describing the embodiments, members having the same functions are denoted by the same or related reference numerals, and repeated description thereof will be omitted. When there are a plurality of similar members (parts), a symbol may be added to a generic name to indicate an individual or specific part. In the following embodiments, the description of the same or similar parts will not be repeated in principle except when necessary.

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。   Also, in the drawings used in the embodiments, hatching may be omitted even in a cross-sectional view so as to make the drawings easy to see. Also, hatching may be used even in a plan view so as to make the drawings easy to see.

また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。   In the cross-sectional view and the plan view, the size of each part does not correspond to the size of the actual device, and a specific part may be displayed relatively large for easy understanding of the drawing. Further, even when the plan view and the cross-sectional view correspond to each other, the size of each part may be changed and displayed.

（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。本実施の形態の半導体装置は、半導体素子としてＦＩＮＦＥＴを有する。図１は、本実施の形態の半導体装置の構成を模式的に示す斜視図である。図２は、本実施の形態の半導体装置の構成を示す平面図である。図３は、本実施の形態の半導体装置の構成を示す断面図である。図３の断面図は、例えば、図２の平面図のＡ−Ａ断面部に対応する。図４は、本実施の形態の半導体装置の構成を示す回路図である。 (Embodiment 1)
Hereinafter, the semiconductor device of the present embodiment will be described in detail with reference to the drawings. The semiconductor device of the present embodiment has a FINFET as a semiconductor element. FIG. 1 is a perspective view schematically showing a configuration of the semiconductor device of the present embodiment. FIG. 2 is a plan view showing a configuration of the semiconductor device of the present embodiment. FIG. 3 is a cross-sectional view illustrating a configuration of the semiconductor device according to the present embodiment. The cross-sectional view of FIG. 3 corresponds to, for example, an AA cross-sectional portion of the plan view of FIG. FIG. 4 is a circuit diagram showing a configuration of the semiconductor device of the present embodiment.

本実施の形態の半導体装置の特徴的な構成について、図１を参照しながら説明する。   A characteristic configuration of the semiconductor device of the present embodiment will be described with reference to FIG.

本実施の形態の半導体装置は、図１に示すように、半導体基板（Ｓ）の上部に形成されたフィンＦの主表面に形成されたＦＩＮＦＥＴを有する。ここでは、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）と、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）が形成され、これらのＦＩＮＦＥＴ（ＮＦＴ、ＰＦＴ）は、インバータ（ＩＮＶ１）を構成する。   As shown in FIG. 1, the semiconductor device of the present embodiment has a FINFET formed on a main surface of a fin F formed on a semiconductor substrate (S). Here, an n-channel FINFET (NFT) and a p-channel FINFET (PFT) are formed, and these FINFETs (NFT, PFT) constitute an inverter (INV1).

ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）は、直方体状のフィンＦ上にゲート絶縁膜（図１においては図示を省略）を介して配置されたゲート電極Ｇｎと、このゲート電極Ｇｎの両側のフィンＦ中に形成された、ソース領域（ソース拡散層）Ｓｎおよびドレイン領域（ドレイン拡散層）Ｄｎを有する。また、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）は、直方体状のフィンＦ上にゲート絶縁膜（図１においては図示を省略）を介して配置されたゲート電極Ｇｐと、このゲート電極Ｇｐの両側のフィンＦ中に形成された、ソース領域（ソース拡散層）Ｓｐおよびドレイン領域（ドレイン拡散層）Ｄｐを有する。ゲート電極Ｇｐおよびゲート電極Ｇｎでゲート電極（ＧＥ）が構成される。言い換えれば、ライン状のゲート電極ＧＥの半分がゲート電極Ｇｐであり、残りの半分がゲート電極Ｇｎである。このゲート電極ＧＥの中央部、即ち、ゲート電極Ｇｐとゲート電極Ｇｎとの接続部がインバータＩＮＶ１の入力部（ＩＮ）と接続される。   An n-channel FINFET (NFT) includes a gate electrode Gn disposed on a rectangular parallelepiped fin F via a gate insulating film (not shown in FIG. 1), and a fin F on both sides of the gate electrode Gn. , A source region (source diffusion layer) Sn and a drain region (drain diffusion layer) Dn. The p-channel FINFET (PFT) includes a gate electrode Gp disposed on a rectangular parallelepiped fin F via a gate insulating film (not shown in FIG. 1), and fins on both sides of the gate electrode Gp. F has a source region (source diffusion layer) Sp and a drain region (drain diffusion layer) Dp formed therein. A gate electrode (GE) is formed by the gate electrode Gp and the gate electrode Gn. In other words, half of the linear gate electrode GE is the gate electrode Gp, and the other half is the gate electrode Gn. The central portion of the gate electrode GE, that is, the connection between the gate electrode Gp and the gate electrode Gn is connected to the input (IN) of the inverter INV1.

ここで、本実施の形態においては、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）のドレイン領域Ｄｐと、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）のドレイン領域Ｄｎとが、ローカルインターコネクトＬＩＣにより接続されている（図１参照）。本明細書において、ローカルインターコネクト（局所配線、ＬＩＣ１、ＬＩＣ２）とは、後述する層間絶縁膜ＩＬ１中に形成された配線である。より具体的には、後述する層間絶縁膜ＩＬ１中の溝（Ｃ１、Ｃ２）内に埋め込まれた導電性膜よりなる配線である。ここで言う、層間絶縁膜ＩＬ１は、ゲート電極ＧＥを覆う多層の絶縁膜である。また、ローカルインターコネクト（局所配線、ＬＩＣ１、ＬＩＣ２）は、第１層目の配線Ｍ１より下層に位置する。   Here, in the present embodiment, the drain region Dp of the p-channel FINFET (PFT) and the drain region Dn of the n-channel FINFET (NFT) are connected by the local interconnect LIC (FIG. 1). reference). In this specification, the local interconnect (local wiring, LIC1, LIC2) is a wiring formed in an interlayer insulating film IL1 described later. More specifically, it is a wiring made of a conductive film embedded in trenches (C1, C2) in an interlayer insulating film IL1 described later. Here, the interlayer insulating film IL1 is a multilayer insulating film that covers the gate electrode GE. The local interconnects (local wirings, LIC1 and LIC2) are located below the first-level wiring M1.

上記ドレイン領域Ｄｐおよびドレイン領域Ｄｎとの間を接続するローカルインターコネクトＬＩＣは、後述するインバータ（ＩＮＶ１）の出力部（ＯＵＴ）となる。言い換えれば、このローカルインターコネクトＬＩＣは、後述するインバータ（ＩＮＶ１）の出力部（ＯＵＴ）と接続される。また、このローカルインターコネクトＬＩＣは、後述するようにＰＮ境界（図７参照）を横断するように配置されている。また、このローカルインターコネクトＬＩＣの下部には、ダミーゲートＤＧが配置されている。言い換えれば、ダミーゲートＤＧ上にローカルインターコネクトＬＩＣが配置されている。   The local interconnect LIC that connects between the drain region Dp and the drain region Dn becomes an output section (OUT) of an inverter (INV1) described later. In other words, the local interconnect LIC is connected to an output (OUT) of an inverter (INV1) described later. The local interconnect LIC is arranged so as to cross the PN boundary (see FIG. 7) as described later. In addition, a dummy gate DG is arranged below the local interconnect LIC. In other words, the local interconnect LIC is arranged on the dummy gate DG.

また、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）のソース領域Ｓｐは、ローカルインターコネクトＬＩＣを介して電源電位ＶＤＤと接続されている。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）のソース領域Ｓｎは、ローカルインターコネクトＬＩＣを介して接地電位（基準電位）ＶＳＳと接続されている。また、電源電位ＶＤＤまたは接地電位ＶＳＳと接続されるローカルインターコネクトＬＩＣの外側（図１中の左側）にはダミーゲートＤＧが配置されている。   The source region Sp of the p-channel FINFET (PFT) is connected to the power supply potential VDD via the local interconnect LIC. The source region Sn of the n-channel FINFET (NFT) is connected to the ground potential (reference potential) VSS via the local interconnect LIC. Further, a dummy gate DG is arranged outside (on the left side in FIG. 1) the local interconnect LIC connected to the power supply potential VDD or the ground potential VSS.

このように、本実施の形態の半導体装置によれば、ドレイン領域Ｄｐ、Ｄｎ間を略コの字状（略Ｕ字状）のローカルインターコネクトＬＩＣにより接続したので、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。詳細は後述する。   As described above, according to the semiconductor device of the present embodiment, the drain regions Dp and Dn are connected by the substantially U-shaped (substantially U-shaped) local interconnect LIC. ) Can be reduced. Further, high integration of a semiconductor element (FINFET) can be achieved. Details will be described later.

次いで、図２〜図４を参照しながら、本実施の形態の半導体装置の構成をさらに詳細に説明する。   Next, the configuration of the semiconductor device of the present embodiment will be described in more detail with reference to FIGS.

図２の平面図には、インバータＩＮＶ１を構成するｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の他に、インバータＩＮＶ２を構成するＦＩＮＦＥＴ（ＰＦＴ、ＮＦＴ）が示されている。即ち、図４に示すように、インバータＩＮＶ１の後段に、インバータＩＮＶ２が接続されている。インバータＩＮＶ１は、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されたｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）とを有し、これらの接続部が出力部（ＯＵＴ）となり、これらのゲート電極が入力部（ＩＮ）と接続される。後段のインバータＩＮＶ２も同様の構成であり、インバータＩＮＶ１の出力部（ＯＵＴ）が、インバータＩＮＶ２の入力部と接続されている。   In the plan view of FIG. 2, in addition to the p-channel FINFET (PFT) and the n-channel FINFET (NFT) constituting the inverter INV1, the FINFETs (PFT, NFT) constituting the inverter INV2 are shown. . That is, as shown in FIG. 4, an inverter INV2 is connected to a stage subsequent to the inverter INV1. The inverter INV1 has a p-channel FINFET (PFT) and an n-channel FINFET (NFT) connected in series between the power supply potential VDD and the ground potential VSS. OUT), and these gate electrodes are connected to the input section (IN). The subsequent inverter INV2 has the same configuration, and the output (OUT) of the inverter INV1 is connected to the input of the inverter INV2.

本実施の形態においては、インバータＩＮＶ１とインバータＩＮＶ２の形成領域を単位セルとして説明する。図３の断面図は、インバータＩＮＶ１を構成するｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の断面を示すが、インバータＩＮＶ２を構成するＦＩＮＦＥＴ（ＰＦＴ、ＮＦＴ）も同様の構成である。   In this embodiment mode, a region where the inverters INV1 and INV2 are formed is described as a unit cell. The cross-sectional view of FIG. 3 shows a cross section of a p-channel FINFET (PFT) and an n-channel FINFET (NFT) forming the inverter INV1, but the FINFETs (PFT, NFT) forming the inverter INV2 have the same configuration. It is.

まず、図２を参照しながら、本実施の形態の半導体装置の各構成部位の平面形状（上面からの平面視における形状、セルレイアウト）について説明する。   First, the planar shape (shape in plan view from above and cell layout) of each component of the semiconductor device of the present embodiment will be described with reference to FIG.

図２に示すように、フィンＦの平面形状は、一定の幅（Ｘ方向の長さ）を有するライン状（Ｙ方向に長辺を有する矩形状）である。図２においては、２行×２列の４本のフィンＦが、Ｘ方向、Ｙ方向に一定の間隔（ピッチ）を置いて配置されている。図２に示す左側の２本のフィンＦが、インバータＩＮＶ１を構成するフィンＦである。また、右側の２本のフィンＦが、インバータＩＮＶ２を構成するフィンＦである（図５、図７参照）。   As shown in FIG. 2, the planar shape of the fin F is a line shape (rectangular shape having a long side in the Y direction) having a constant width (length in the X direction). In FIG. 2, four fins F of 2 rows × 2 columns are arranged at regular intervals (pitch) in the X direction and the Y direction. The two left fins F shown in FIG. 2 are the fins F that constitute the inverter INV1. The two fins F on the right are fins F that constitute the inverter INV2 (see FIGS. 5 and 7).

図２に示すように、ゲート電極ＧＥの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。このように、ゲート電極ＧＥは、フィンＦと交差する方向に延在する。ここでは、フィンＦと交差する方向に延在するゲート電極ＧＥの他にダミーゲートＤＧが設けられている。ダミーゲートＤＧは、ゲート電極ＧＥと同様の構成である。即ち、ダミーゲートＤＧも、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。図２においては、７本のゲート電極ＧＥおよびダミーゲートＤＧが、一定の間隔（Ｙ方向間隔、Ｙ方向の最小ピッチ、グリッド）を置いて配置されている（図９参照）。このように、ゲート電極ＧＥ間にダミーゲートＤＧを配置することで、パターンの規則性が確保され、製造ばらつきなどを低減することができる。   As shown in FIG. 2, the planar shape of the gate electrode GE is a linear shape (a rectangular shape having a long side in the X direction) having a constant width (length in the Y direction). Thus, the gate electrode GE extends in a direction intersecting with the fin F. Here, a dummy gate DG is provided in addition to the gate electrode GE extending in a direction intersecting with the fin F. The dummy gate DG has the same configuration as the gate electrode GE. That is, the dummy gate DG also has a line shape (a rectangular shape having a long side in the X direction) having a fixed width (length in the Y direction). In FIG. 2, seven gate electrodes GE and dummy gates DG are arranged at regular intervals (interval in Y direction, minimum pitch in Y direction, grid) (see FIG. 9). By arranging the dummy gates DG between the gate electrodes GE in this manner, regularity of the pattern is ensured, and manufacturing variations and the like can be reduced.

ここで、ゲート電極ＧＥとダミーゲートＤＧとの間の領域（Ｙグリッド）を“ＹＧ”で示す。例えば、図２においては、ＹグリッドＹＧ１〜ＹＧ６が、左から順に配置されている。   Here, a region (Y grid) between the gate electrode GE and the dummy gate DG is indicated by “YG”. For example, in FIG. 2, Y grids YG1 to YG6 are arranged in order from the left.

フィンＦと交差する方向に延在するゲート電極ＧＥ（Ｇｎ、Ｇｐ）のうち、左側のゲート電極ＧＥ（Ｇｎ、Ｇｐ）が、インバータＩＮＶ１を構成するゲート電極ＧＥであり、右側のゲート電極ＧＥ（Ｇｎ、Ｇｐ）が、インバータＩＮＶ２（Ｇｎ、Ｇｐ）を構成するゲート電極ＧＥである。なお、後述するように、ゲート電極ＧＥは、一体的にＸ方向に延在する導電性膜よりなるが、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域においては、ｐ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｐとして示してある。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域においては、ｎ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｎとして示してある。このゲート電極ＧｐとＧｎにより、ゲート電極ＧＥが構成される。   Of the gate electrodes GE (Gn, Gp) extending in the direction intersecting with the fin F, the left gate electrode GE (Gn, Gp) is the gate electrode GE that forms the inverter INV1, and the right gate electrode GE ( Gn, Gp) is the gate electrode GE included in the inverter INV2 (Gn, Gp). Note that, as described later, the gate electrode GE is formed of a conductive film integrally extending in the X direction. However, a p-type impurity is introduced into a formation region of a p-channel FINFET (PFT). Therefore, in such a region, it is shown as the gate electrode Gp. Further, since an n-type impurity is introduced in a region where an n-channel FINFET (NFT) is formed, such a region is shown as a gate electrode Gn. The gate electrodes GE and Gn form a gate electrode GE.

ここでは、上記Ｙ方向間隔（ＹグリッドのＹ方向の幅）が、単位セルのＹ方向の長さを決める基準となる。例えば、上記Ｙ方向間隔が０．０９μｍである場合、単位セルのＹ方向の長さは、０．０９×６＝０．５４μｍとなる。ここで、Ｘ方向の長さを０．７７μｍとした場合、図２に示す単位セルのセル面積は、０．４１５８μｍ２となる。 Here, the Y-direction interval (the width of the Y grid in the Y direction) is a reference for determining the length of the unit cell in the Y direction. For example, when the interval in the Y direction is 0.09 μm, the length of the unit cell in the Y direction is 0.09 × 6 = 0.54 μm. Here, when the length in the X direction is 0.77 μm, the cell area of the unit cell shown in FIG. 2 is 0.4158 μm 2 .

ゲート電極ＧＥ（Ｇｐ）の両側のフィンＦ中にソース領域Ｓｐおよびドレイン領域Ｄｐが配置されている。また、ゲート電極ＧＥ（Ｇｎ）の両側のフィンＦ中にソース領域Ｓｎおよびドレイン領域Ｄｎが配置されている。なお、フィンＦとゲート電極ＧＥとは、ゲート絶縁膜（ＧＩ）を介して重なっている（図３も参照）。より具体的には、ゲート絶縁膜（ＧＩ）は、フィンＦとゲート電極ＧＥとの重なり領域において、フィンＦの側面および表面に配置されている。   The source region Sp and the drain region Dp are arranged in the fins F on both sides of the gate electrode GE (Gp). Further, a source region Sn and a drain region Dn are arranged in the fins F on both sides of the gate electrode GE (Gn). Note that the fin F and the gate electrode GE overlap via a gate insulating film (GI) (see also FIG. 3). More specifically, the gate insulating film (GI) is disposed on the side surface and the surface of the fin F in the overlapping region between the fin F and the gate electrode GE.

図２に示すように、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）の平面形状は、Ｘ方向に長辺を有する矩形状またはＹ方向に長辺を有する矩形状である。ここでは、Ｘ方向に長辺を有する矩形状のもの（部位、箇所）を“ＬＩＣ１”で示し、Ｙ方向に長辺を有する矩形状のもの（部位、箇所）を“ＬＩＣ２”で示してある。後述するように、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、層間絶縁膜（ＩＬ１）中に形成された溝（Ｃ１、Ｃ２）に導電性膜を埋め込むことにより形成される。この溝を形成する際には、加工されたフォトレジスト膜をマスクとして用いる。このフォトレジスト膜を加工（露光）する際、Ｘ方向に長辺を有する矩形状のパターンと、Ｙ方向に長辺を有する矩形状のパターンを個別に転写する。このような加工によれば、微細なパターンであっても精度良く加工することが可能である。   As shown in FIG. 2, the planar shape of the local interconnect (LIC1, LIC2) is a rectangular shape having a long side in the X direction or a rectangular shape having a long side in the Y direction. Here, a rectangular shape (part, location) having a long side in the X direction is indicated by "LIC1", and a rectangular shape (part, location) having a long side in the Y direction is indicated by "LIC2". . As described later, the local interconnects (LIC1, LIC2) are formed by embedding a conductive film in grooves (C1, C2) formed in the interlayer insulating film (IL1). In forming this groove, the processed photoresist film is used as a mask. When processing (exposing) the photoresist film, a rectangular pattern having a long side in the X direction and a rectangular pattern having a long side in the Y direction are individually transferred. According to such processing, it is possible to accurately process even a fine pattern.

インバータＩＮＶ１を構成するｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）のドレイン領域（Ｄｐ、Ｄｎ）間は、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により接続されている。   The drains (Dp, Dn) of the p-channel FINFET (PFT) and the n-channel FINFET (NFT) constituting the inverter INV1 are connected by local interconnects (LIC1, LIC2).

ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）のドレイン領域（Ｄｐ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、出力部（ＯＵＴ）と接続されるローカルインターコネクトＬＩＣ１と接続される。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）のドレイン領域（Ｄｎ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、上記ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、上記出力部（ＯＵＴ）と接続されるローカルインターコネクトＬＩＣ１と接続される。このように、図２においては、５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により、ドレイン領域（Ｄｐ、Ｄｎ）間が接続される。そして、この５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、略コの字状（略Ｕ字状）である。   The drain region (Dp) of the p-channel FINFET (PFT) is drawn out by the local interconnect LIC1. The local interconnect LIC1 is connected to the local interconnect LIC1 connected to the output unit (OUT) via the local interconnect LIC2 that crosses the dummy gate DG. The drain region (Dn) of the n-channel FINFET (NFT) is drawn out by the local interconnect LIC1. Then, the local interconnect LIC1 is connected to the local interconnect LIC1 connected to the output section (OUT) via the local interconnect LIC2 that traverses the dummy gate DG. Thus, in FIG. 2, the drain regions (Dp, Dn) are connected by the five local interconnects (LIC1, LIC2). The five local interconnects (LIC1, LIC2) are substantially U-shaped (substantially U-shaped).

なお、ドレイン領域（Ｄｐ、Ｄｎ）間を３つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）で接続してもよい。即ち、各ドレイン領域（Ｄｐ、Ｄｎ）を、それぞれＹ方向に延在するローカルインターコネクトＬＩＣ２により直接接続し、これらの間を出力部（ＯＵＴ）と接続されるローカルインターコネクトＬＩＣ１と接続してもよい。   The drain regions (Dp, Dn) may be connected by three local interconnects (LIC1, LIC2). That is, the drain regions (Dp, Dn) may be directly connected by the local interconnect LIC2 extending in the Y direction, and the drain region (Dp, Dn) may be connected to the local interconnect LIC1 connected to the output unit (OUT).

また、図２に示すように、インバータＩＮＶ１を構成するｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）のソース領域Ｓｐは、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、後述するビアＶ０を介して電源電位（ＶＤＤ）が印加される配線Ｍ１（ＶＤＤ）と接続される。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）のソース領域Ｓｎは、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、後述するビアＶ０を介して接地電位（ＶＳＳ）と接続される配線Ｍ１（ＶＳＳ）と接続される（図３も参照）。   Further, as shown in FIG. 2, a source region Sp of a p-channel FINFET (PFT) constituting the inverter INV1 is connected to the local interconnect LIC1. The local interconnect LIC1 is connected to a wiring M1 (VDD) to which a power supply potential (VDD) is applied via a via V0 described later. The source region Sn of the n-channel FINFET (NFT) is connected to the local interconnect LIC1. The local interconnect LIC1 is connected to a wiring M1 (VSS) connected to a ground potential (VSS) via a via V0 described later (see also FIG. 3).

また、図２に示すように、ゲート電極ＧｐとＧｎの境界上には、ローカルインターコネクトＬＩＣ２が配置される。このローカルインターコネクトＬＩＣ２は、後述するビアＶ０を介して入力部（ＩＮ）となる配線Ｍ１（ＩＮ）と接続される（図３も参照）。   Further, as shown in FIG. 2, a local interconnect LIC2 is disposed on the boundary between the gate electrodes Gp and Gn. The local interconnect LIC2 is connected to a wiring M1 (IN) serving as an input unit (IN) via a via V0 described later (see also FIG. 3).

なお、図２に示す単位セルの右側の領域においては、インバータＩＮＶ２を構成するＦＩＮＦＥＴ（ＰＦＴ、ＮＦＴ）が配置されている。このインバータＩＮＶ２は、インバータＩＮＶ１と同様の構成であるため、上記インバータＩＮＶ１と接続されるローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）と同様の形状のローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）が用いられる。前述したように、インバータＩＮＶ１の出力部は、インバータＩＮＶ２の入力部と接続されており、これらの間は、ビアＶ０を介して配線Ｍ１により接続される。   In the right region of the unit cell shown in FIG. 2, FINFETs (PFT, NFT) constituting the inverter INV2 are arranged. Since the inverter INV2 has the same configuration as the inverter INV1, local interconnects (LIC1, LIC2) having the same shape as the local interconnects (LIC1, LIC2) connected to the inverter INV1 are used. As described above, the output section of the inverter INV1 is connected to the input section of the inverter INV2, and between them is connected by the wiring M1 via the via V0.

また、配線Ｍ１のうち、上記配線Ｍ１（ＶＤＤ）は、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域側の端部（図２中上側）において、Ｙ方向に延在し、上記配線Ｍ１（ＶＳＳ）は、ｎチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域側の端部（図２中下側）において、Ｙ方向に延在している。なお、本実施の形態においては、後段の回路としてインバータＩＮＶ２を例に説明したが、他の論理回路を接続してもよい。   Of the wiring M1, the wiring M1 (VDD) extends in the Y direction at the end (upper side in FIG. 2) of the p-channel type FINFET (PFT) formation region side, and the wiring M1 (VSS). ) Extends in the Y direction at the end (lower side in FIG. 2) on the formation region side of the n-channel FINFET (PFT). In the present embodiment, the inverter INV2 has been described as an example of a subsequent circuit, but another logic circuit may be connected.

［製法説明］
次いで、図５〜図２０を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図５〜図２０は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。なお、平面図において、破線で囲んだ矩形領域は、単位セルの形成領域を示す。また、以下に示す工程は、本実施の形態の半導体装置の製造工程の一例であり、本実施の形態の半導体装置を他の製造工程により形成してもよい。 [Production method explanation]
Next, a method of manufacturing the semiconductor device of the present embodiment will be described with reference to FIGS. 5 to 20, and the configuration of the semiconductor device will be clarified. 5 to 20 are cross-sectional views or plan views illustrating a manufacturing process of the semiconductor device of the present embodiment. In the plan view, a rectangular region surrounded by a broken line indicates a unit cell formation region. Further, the steps described below are an example of a manufacturing process of the semiconductor device of the present embodiment, and the semiconductor device of the present embodiment may be formed by another manufacturing process.

図５および図６に示すように、半導体基板Ｓを準備し、フィン（凸部）Ｆを形成する。半導体基板Ｓは、例えば、シリコン基板である。例えば、半導体基板Ｓ上に、フォトレジスト膜（図示せず）を形成し、露光することにより、複数のライン状（Ｙ方向に長辺を有する矩形状）のフォトレジスト膜よりなるパターンを形成する。次いで、このフォトレジスト膜をマスクとして、半導体基板Ｓをエッチングすることにより、複数のフィン（凸部）を形成する。複数のフィンＦのそれぞれは、一定の幅を有するライン状であり、一定の間隔（ピッチ）を置いて２行×２列に配置されている。このフィンＦ間は、溝（凹部）となる。このように、露光、現像により所望の形状に加工したフォトレジスト膜、または、ハードマスク膜などをマスクとして、エッチングを行うことにより、下層の材料を所望の形状に加工することをパターニングという。   As shown in FIGS. 5 and 6, a semiconductor substrate S is prepared, and fins (convex portions) F are formed. The semiconductor substrate S is, for example, a silicon substrate. For example, a photoresist film (not shown) is formed on the semiconductor substrate S and exposed to form a pattern formed of a plurality of line-shaped (rectangular shapes having long sides in the Y direction) photoresist. . Next, using the photoresist film as a mask, the semiconductor substrate S is etched to form a plurality of fins (projections). Each of the plurality of fins F is in the form of a line having a fixed width, and is arranged in 2 rows × 2 columns at a fixed interval (pitch). A groove (recess) is formed between the fins F. As described above, the process of processing the material of the lower layer into a desired shape by performing etching using a photoresist film or a hard mask film or the like processed into a desired shape by exposure and development is called patterning.

次いで、図７および図８に示すように、このフィンＦ間に位置する溝（凹部）の下方を、絶縁膜により埋め込むことにより、素子分離膜ＩＳＯを形成する。例えば、半導体基板Ｓ上に絶縁膜として、酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition：化学気相成長）法などにより堆積し、エッチバックすることにより、素子分離膜ＩＳＯを形成する。   Next, as shown in FIG. 7 and FIG. 8, an element isolation film ISO is formed by filling an insulating film below the groove (recess) located between the fins F. For example, a silicon oxide film is deposited as an insulating film on the semiconductor substrate S by a CVD (Chemical Vapor Deposition) method or the like, and is etched back to form an element isolation film ISO.

次いで、半導体基板Ｓのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域に、ｎ型ウエルＮＷを形成し、半導体基板Ｓのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域に、ｐ型ウエルＰＷを形成する。   Next, an n-type well NW is formed in a region of the semiconductor substrate S where the p-channel FINFET (PFT) is formed, and a p-type well PW is formed in the region of the semiconductor substrate S where the n-channel FINFET (NFT) is formed. I do.

半導体基板Ｓのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域をフォトレジスト膜で覆い、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域（例えば、図７中の上半分の領域）に、ｎ型不純物をイオン注入することにより、ｎ型ウエルＮＷを形成する。次いで、上記フォトレジスト膜を除去し、半導体基板Ｓのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域をフォトレジスト膜で覆い、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域（例えば、図２中の下半分の領域）に、ｐ型不純物をイオン注入することにより、ｐ型ウエルＰＷを形成する。   The formation region of the n-channel FINFET (NFT) of the semiconductor substrate S is covered with a photoresist film, and the n-type impurity is formed in the formation region of the p-channel FINFET (PFT) (for example, the upper half region in FIG. 7). To form an n-type well NW. Next, the photoresist film is removed, the region for forming the p-channel FINFET (PFT) of the semiconductor substrate S is covered with a photoresist film, and the region for forming the n-channel FINFET (NFT) (for example, in FIG. 2). In the lower half region), a p-type impurity is ion-implanted to form a p-type well PW.

次いで、図９および図１０に示すように、ゲート電極ＧＥおよびダミーゲートＤＧを形成する。まず、フィンＦの表面に、ゲート絶縁膜ＧＩを形成する。例えば、酸化法によりフィンＦの表面に酸化シリコン膜を形成する。さらに、この酸化シリコン膜上に、ＣＶＤ法により高誘電率膜を堆積する。このようにして、酸化シリコン膜と高誘電率膜との積層膜よりなるゲート絶縁膜ＧＩを形成することができる。次いで、フィンＦ上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。別の言い方をすれば、複数のフィンＦを跨ぐようにゲート電極ＧＥを形成する。また、素子分離膜ＩＳＯ上に、ダミーゲートＤＧを形成する。   Next, as shown in FIGS. 9 and 10, a gate electrode GE and a dummy gate DG are formed. First, a gate insulating film GI is formed on the surface of the fin F. For example, a silicon oxide film is formed on the surface of the fin F by an oxidation method. Further, a high dielectric constant film is deposited on the silicon oxide film by a CVD method. In this manner, the gate insulating film GI composed of the stacked film of the silicon oxide film and the high dielectric constant film can be formed. Next, a gate electrode GE is formed on the fin F via a gate insulating film GI. In other words, the gate electrode GE is formed so as to straddle the plurality of fins F. Further, a dummy gate DG is formed on the element isolation film ISO.

例えば、ゲート絶縁膜ＧＩおよび素子分離膜ＩＳＯ上に、ゲート電極材料としてポリシリコン膜をＣＶＤ法などを用いて形成する。次いで、ポリシリコン膜の表面をＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法などを用いて平坦化する。次いで、ポリシリコン膜をパターニングすることにより、ゲート電極ＧＥおよびダミーゲートＤＧを形成する。ここでは、単位セルの形成領域において、７本のゲート電極ＧＥおよびダミーゲートＤＧが、一定の間隔（Ｙ方向間隔、グリッド）を置いて配置される。このパターニングの際、ゲート電極ＧＥの両側に露出したゲート絶縁膜ＧＩを除去してもよい。   For example, a polysilicon film is formed as a gate electrode material on the gate insulating film GI and the element isolation film ISO by using a CVD method or the like. Next, the surface of the polysilicon film is planarized by using a CMP (Chemical Mechanical Polishing) method or the like. Next, a gate electrode GE and a dummy gate DG are formed by patterning the polysilicon film. Here, in the unit cell formation region, the seven gate electrodes GE and the dummy gates DG are arranged at regular intervals (intervals in the Y direction, grid). During this patterning, the gate insulating film GI exposed on both sides of the gate electrode GE may be removed.

次いで、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域（例えば、図２中の上半分の領域）に位置するゲート電極ＧＥおよびダミーゲートＤＧに、ｐ型不純物をイオン注入する。これにより、ｐ型のゲート電極Ｇｐを形成する。次いで、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域（例えば、図２中の下半分の領域）に位置するゲート電極ＧＥおよびダミーゲートＤＧに、ｎ型不純物をイオン注入する。これにより、ｎ型のゲート電極Ｇｎを形成する。なお、不純物イオンは、ダミーゲートＤＧ中にも注入されるため、ｐ型のダミーゲートＤＧｐおよびｎ型のダミーゲートＤＧｎが形成される。また、ゲート電極の構造として、いわゆる“ポリメタル構造”を採用してもよい。この際、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域およびｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域の各領域において用いるメタル材料を異なるものとしてもよい。   Next, p-type impurities are ion-implanted into the gate electrode GE and the dummy gate DG located in the formation region (for example, the upper half region in FIG. 2) of the p-channel FINFET (PFT). Thereby, a p-type gate electrode Gp is formed. Next, an n-type impurity is ion-implanted into the gate electrode GE and the dummy gate DG located in the formation region (for example, the lower half region in FIG. 2) of the n-channel FINFET (NFT). Thus, an n-type gate electrode Gn is formed. Since the impurity ions are also implanted into the dummy gate DG, a p-type dummy gate DGp and an n-type dummy gate DGn are formed. Further, a so-called “polymetal structure” may be employed as the structure of the gate electrode. At this time, different metal materials may be used in each of the p-channel FINFET (PFT) formation region and the n-channel FINFET (NFT) formation region.

次いで、図１１および図１２に示すように、層間絶縁膜ＩＬ１を形成し、溝Ｃ１を形成する。例えば、半導体基板Ｓ上に、酸化シリコン膜をＣＶＤ法などにより堆積し、その表面をＣＭＰ法などを用いて平坦化することにより、ゲート電極ＧＥおよびダミーゲートＤＧを覆う層間絶縁膜ＩＬ１を形成する。次いで、層間絶縁膜ＩＬ１上に、ローカルインターコネクトＬＩＣ１の形成領域に開口部を有するフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１をエッチングし、溝（ローカルインターコネクト溝）Ｃ１を形成する。   Next, as shown in FIGS. 11 and 12, an interlayer insulating film IL1 is formed, and a trench C1 is formed. For example, an interlayer insulating film IL1 that covers the gate electrode GE and the dummy gate DG is formed by depositing a silicon oxide film on the semiconductor substrate S by a CVD method or the like and flattening the surface by a CMP method or the like. . Next, a photoresist film having an opening in the region where the local interconnect LIC1 is formed is formed on the interlayer insulating film IL1, and the interlayer insulating film IL1 is etched using the photoresist film as a mask to form a groove (local interconnect groove) C1. To form

次いで、図１３および図１４に示すように、層間絶縁膜ＩＬ１中に、溝Ｃ２を形成する。例えば、層間絶縁膜ＩＬ１上に、ローカルインターコネクトＬＩＣ２の形成領域に開口部を有するフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１をエッチングし、溝（ローカルインターコネクト溝）Ｃ２を形成する。   Next, as shown in FIGS. 13 and 14, a trench C2 is formed in the interlayer insulating film IL1. For example, a photoresist film having an opening in the region where the local interconnect LIC2 is formed is formed on the interlayer insulating film IL1, and the interlayer insulating film IL1 is etched using the photoresist film as a mask to form a groove (local interconnect groove) C2. To form

なお、フォトレジスト膜に対し、ローカルインターコネクトＬＩＣ１の形成領域を露光し、さらに、ローカルインターコネクトＬＩＣ２の形成領域を露光した後、現像を行い、ローカルインターコネクトＬＩＣ１の形成領域およびローカルインターコネクトＬＩＣ２の形成領域に開口部を有するフォトレジスト膜を形成してもよい。この場合、このフォトレジスト膜をマスクとして一度のエッチングにより、溝Ｃ１および溝Ｃ２を形成することができる。   The photoresist film is exposed to a region where the local interconnect LIC1 is to be formed, and then exposed to a region where the local interconnect LIC2 is to be formed. A photoresist film having a portion may be formed. In this case, the groove C1 and the groove C2 can be formed by one-time etching using the photoresist film as a mask.

このように、このフォトレジスト膜を加工（露光）する際、溝Ｃ１に対応するＸ方向に長辺を有する矩形状のパターンと、溝Ｃ２に対応するＹ方向に長辺を有する矩形状のパターンを個別に露光（転写）することにより、微細なパターンであっても精度良く露光することが可能である。   As described above, when processing (exposure) this photoresist film, a rectangular pattern having a long side in the X direction corresponding to the groove C1 and a rectangular pattern having a long side in the Y direction corresponding to the groove C2 By individually exposing (transferring), even a fine pattern can be accurately exposed.

次いで、図１５および図１６に示すように、層間絶縁膜ＩＬ１中に形成された溝Ｃ１および溝Ｃ２を導電性膜で埋め込むことによりローカルインターコネクトＬＩＣ１、ＬＩＣ２を形成する。例えば、溝Ｃ１、Ｃ２内を含む層間絶縁膜ＩＬ１上に、導電性膜をスパッタリング法などにより堆積する。次いで、溝Ｃ１、Ｃ２の外部の導電性膜をエッチバック法またはＣＭＰ法などにより除去する。   Next, as shown in FIGS. 15 and 16, the trenches C1 and C2 formed in the interlayer insulating film IL1 are filled with a conductive film to form local interconnects LIC1 and LIC2. For example, a conductive film is deposited on the interlayer insulating film IL1 including the insides of the grooves C1 and C2 by a sputtering method or the like. Next, the conductive film outside the grooves C1 and C2 is removed by an etch-back method, a CMP method, or the like.

このローカルインターコネクトＬＩＣ１、ＬＩＣ２により、ドレイン領域（Ｄｐ、Ｄｎ）間が、電気的に接続される。また、ドレイン領域（Ｄｐ、Ｄｎ）間を接続するローカルインターコネクトＬＩＣ１およびＬＩＣ２は、一体的に形成された導電性膜よりなる。このドレイン領域（Ｄｐ、Ｄｎ）間を接続するローカルインターコネクトＬＩＣ１、ＬＩＣ２は、ダミーゲートＤＧ上に形成されている。言い換えれば、ドレイン領域（Ｄｐ、Ｄｎ）間を接続するローカルインターコネクトＬＩＣ１、ＬＩＣ２のうち、Ｙ方向に延在する２つのローカルインターコネクトＬＩＣ２は、それぞれダミーゲートＤＧを横断し、それぞれローカルインターコネクトＬＩＣ１と接続されている（図１５、図１６参照）。また、このローカルインターコネクトＬＩＣ１は、Ｘ方向に延在し、ｐ型ウエルＰＷとｎ型ウエルＮＷとの境界（図７参照）の上方を横切るように配置される。   The drain regions (Dp, Dn) are electrically connected by the local interconnects LIC1, LIC2. The local interconnects LIC1 and LIC2 that connect the drain regions (Dp, Dn) are made of an integrally formed conductive film. The local interconnects LIC1 and LIC2 connecting the drain regions (Dp and Dn) are formed on the dummy gate DG. In other words, of the local interconnects LIC1 and LIC2 that connect the drain regions (Dp and Dn), two local interconnects LIC2 extending in the Y direction respectively traverse the dummy gate DG and are respectively connected to the local interconnect LIC1. (See FIGS. 15 and 16). The local interconnect LIC1 extends in the X direction and is arranged so as to cross over the boundary between the p-type well PW and the n-type well NW (see FIG. 7).

このように、ドレイン領域（Ｄｐ、Ｄｎ）を、それぞれ２つのローカルインターコネクトＬＩＣ２によって、ゲート電極ＧＥとその隣のダミーゲートＤＧとの間のＹグリッドＹＧ２から、その隣のＹグリッドＹＧ３まで、引き出し、これらのローカルインターコネクトＬＩＣ２間を、ＹグリッドＹＧ３においてＸ方向に延在するローカルインターコネクトＬＩＣ１で接続している。このように、ドレイン領域（Ｄｐ、Ｄｎ）間を、ローカルインターコネクトで接続し、ゲート電極ＧＥとその隣のダミーゲートＤＧとの間であるＹグリッドＹＧ２の隣のＹグリッドＹＧ３まで引き出すことにより、単位セル面積を縮小することができる。   In this manner, the drain regions (Dp, Dn) are drawn out from the Y grid YG2 between the gate electrode GE and the adjacent dummy gate DG to the adjacent Y grid YG3 by the two local interconnects LIC2, respectively. These local interconnects LIC2 are connected by a local interconnect LIC1 extending in the X direction on a Y grid YG3. As described above, the drain region (Dp, Dn) is connected by the local interconnect, and the drain region (Dp, Dn) is drawn out to the Y grid YG3 adjacent to the Y grid YG2 between the gate electrode GE and the dummy gate DG adjacent thereto. The cell area can be reduced.

なお、ここでは、各ドレイン領域（Ｄｐ、Ｄｎ）をそれぞれＸ方向に延在するローカルインターコネクトＬＩＣ１で接続しているが、このローカルインターコネクトＬＩＣ１を省略し、各ドレイン領域（Ｄｐ、Ｄｎ）をそれぞれＹ方向に延在するローカルインターコネクトＬＩＣ２により直接接続してもよい。   Here, each drain region (Dp, Dn) is connected by a local interconnect LIC1 extending in the X direction. However, this local interconnect LIC1 is omitted and each drain region (Dp, Dn) is connected to Y The connection may be made directly by the local interconnect LIC2 extending in the direction.

また、ローカルインターコネクトＬＩＣ１は、ソース領域ＳｐおよびＳｎ上に形成され、また、ローカルインターコネクトＬＩＣ２は、ゲート電極ＧＥ（ゲート電極ＧｐとＧｎの境界）上にも形成される。   Further, the local interconnect LIC1 is formed on the source regions Sp and Sn, and the local interconnect LIC2 is also formed on the gate electrode GE (boundary between the gate electrodes Gp and Gn).

次いで、図１７および図１８に示すように、層間絶縁膜ＩＬ２を形成し、層間絶縁膜ＩＬ２中にビア（接続部）Ｖ０を形成する。例えば、半導体基板Ｓ上に、酸化シリコン膜をＣＶＤ法などにより堆積し、その表面をＣＭＰ法などを用いて平坦化することにより、ローカルインターコネクトＬＩＣ１、ＬＩＣ２上に層間絶縁膜ＩＬ２を形成する。次いで、ローカルインターコネクトＬＩＣ１、ＬＩＣ２上の層間絶縁膜ＩＬ２をエッチングすることにより、ビア用のホールを形成する。次いで、層間絶縁膜ＩＬ２中に形成されたビア用のホールを導電性膜で埋め込むことによりビアＶ０を形成する。例えば、ビア用のホール内を含む層間絶縁膜ＩＬ２上に、導電性膜をスパッタリング法などにより堆積する。次いで、ビア用のホールの外部の導電性膜をエッチバック法またはＣＭＰ法などにより除去する。   Next, as shown in FIGS. 17 and 18, an interlayer insulating film IL2 is formed, and a via (connection portion) V0 is formed in the interlayer insulating film IL2. For example, an interlayer insulating film IL2 is formed on the local interconnects LIC1 and LIC2 by depositing a silicon oxide film on the semiconductor substrate S by a CVD method or the like and flattening the surface by a CMP method or the like. Next, via holes are formed by etching the interlayer insulating film IL2 on the local interconnects LIC1 and LIC2. Next, a via V0 is formed by filling a via hole formed in the interlayer insulating film IL2 with a conductive film. For example, a conductive film is deposited on the interlayer insulating film IL2 including the inside of the via hole by a sputtering method or the like. Next, the conductive film outside the via hole is removed by an etch-back method, a CMP method, or the like.

次いで、図１９および図２０に示すように、層間絶縁膜ＩＬ２上に、配線Ｍ１を形成する。例えば、層間絶縁膜ＩＬ２上に、導電性膜をスパッタリング法などにより堆積し、パターニングすることにより、配線Ｍ１を形成する。この後、層間絶縁膜、接続部（プラグ）および配線の形成工程を繰り返すことにより、多層の配線を形成してもよい。配線は、導電性膜をパターニングすることにより形成してもよいし、また、いわゆる、ダマシン法を用いて形成してもよい。ダマシン法では、絶縁膜中に配線溝を形成し、この配線溝中に導電性膜を埋め込むことにより配線を形成する。   Next, as shown in FIGS. 19 and 20, the wiring M1 is formed on the interlayer insulating film IL2. For example, a conductive film is deposited on the interlayer insulating film IL2 by a sputtering method or the like, and is patterned to form the wiring M1. Thereafter, a multilayer wiring may be formed by repeating the steps of forming the interlayer insulating film, the connection portion (plug), and the wiring. The wiring may be formed by patterning a conductive film, or may be formed by using a so-called damascene method. In the damascene method, a wiring is formed by forming a wiring groove in an insulating film and embedding a conductive film in the wiring groove.

以上の工程により、本実施の形態の半導体装置を形成することができる。   Through the above steps, the semiconductor device of this embodiment can be formed.

このように、本実施の形態の半導体装置のセルレイアウトによれば、形成面積（セル面積）の縮小化を図ることができる。特に、ＦＩＮＦＥＴを有する半導体装置のデザインルールのレイアウト制約は厳しく、小面積の標準セルを実現するためには、本実施の形態のようなレイアウトトポロジーの工夫が必須である。以下、比較例１〜３を参照しながら、本実施の形態の半導体装置のセルレイアウトの有効性について説明する。図２１〜図２３は、それぞれ比較例１〜３の半導体装置の構成を示す平面図である。図２１〜図２３において、図２等と対応する箇所には同じ符号を付し、その詳細な説明を省略する。   As described above, according to the cell layout of the semiconductor device of the present embodiment, the formation area (cell area) can be reduced. In particular, the layout rule of the design rule of the semiconductor device having the FINFET is severe, and in order to realize a small-area standard cell, it is necessary to devise a layout topology as in the present embodiment. Hereinafter, the effectiveness of the cell layout of the semiconductor device of the present embodiment will be described with reference to Comparative Examples 1 to 3. 21 to 23 are plan views showing the configurations of the semiconductor devices of Comparative Examples 1 to 3, respectively. 21 to 23, parts corresponding to those in FIG. 2 and the like are denoted by the same reference numerals, and detailed description thereof is omitted.

図２１に示す比較例１のセルレイアウトにおいては、ドレイン領域（Ｄｐ、Ｄｎ）間を、配線Ｍ１で接続している。また、ソース領域ＳｐおよびＳｎ上にも配線Ｍ１が形成され、ゲート電極ＧＥ上にも配線Ｍ１（ＩＮ）が形成されている。そして、前段のインバータ（図２１の左側のインバータ）の出力部と後段のインバータ（図２１の右側のインバータ）の入力部とは、配線Ｍ２（ＯＵＴ）およびビアＶ１を介して接続されている。このようなレイアウトの場合、Ｙ方向間隔は、配線の最小ピッチに基づき定められ、０．０６４となる。また、単位セルのＹ方向の長さは、０．０６４×１０＝０．６４μｍ、Ｘ方向の長さは、１μｍとなり、図２１に示す単位セルのセル面積は、０．６４μｍ２となる。 In the cell layout of Comparative Example 1 shown in FIG. 21, the drain region (Dp, Dn) is connected by the wiring M1. The wiring M1 is also formed on the source regions Sp and Sn, and the wiring M1 (IN) is also formed on the gate electrode GE. The output of the preceding inverter (the inverter on the left side in FIG. 21) and the input of the subsequent inverter (the inverter on the right in FIG. 21) are connected via the wiring M2 (OUT) and the via V1. In the case of such a layout, the interval in the Y direction is determined based on the minimum pitch of the wiring, and is 0.064. The length of the unit cell in the Y direction is 0.064 × 10 = 0.64 μm, the length in the X direction is 1 μm, and the cell area of the unit cell shown in FIG. 21 is 0.64 μm 2 .

そこで、図２２に示す比較例２のように、ＹグリッドＹＧ１、ＹＧ２、ＹＧ４およびＹＧ５にローカルインターコネクトＬＩＣ１、ＬＩＣ２を設けることにより、Ｙ方向の長さを短くするレイアウトが考えられる。このようなレイアウトの場合、Ｙ方向間隔が０．０９、単位セルのＹ方向の長さは、０．０９×５＝０．４５μｍ、Ｘ方向の長さは、１μｍとなり、図２２に示す単位セルのセル面積は、０．４５μｍ２となる。 Therefore, as in Comparative Example 2 shown in FIG. 22, a layout in which the length in the Y direction is shortened by providing local interconnects LIC1 and LIC2 in Y grids YG1, YG2, YG4, and YG5 is conceivable. In the case of such a layout, the interval in the Y direction is 0.09, the length of the unit cell in the Y direction is 0.09 × 5 = 0.45 μm, and the length in the X direction is 1 μm. The cell area of the cell is 0.45 μm 2 .

そして、さらに、図２３に示す比較例３のように、Ｘ方向の長さを短く、０．７７μｍとしたレイアウトを考えた場合、単位セルのセル面積の縮小化が図れるものの、ローカルインターコネクトＬＩＣ１、ＬＩＣ２間の距離が小さくなる、または、これらの間が接続されてしまう（図２３中の矢印部参照）。   Further, when a layout in which the length in the X direction is short and 0.77 μm is considered as in Comparative Example 3 shown in FIG. 23, the cell area of the unit cell can be reduced, but the local interconnect LIC1, The distance between the LICs 2 is reduced, or the LICs 2 are connected to each other (see the arrow in FIG. 23).

これに対し、本実施の形態においては、図２を参照しながら説明したように、ドレイン領域（Ｄｐ、Ｄｎ）を、それぞれ２つのローカルインターコネクトＬＩＣ２によって、ゲート電極ＧＥとその隣のダミーゲートＤＧとの間のＹグリッドＹＧ２から、その隣のＹグリッドＹＧ３まで、引き出している。そして、これらのローカルインターコネクトＬＩＣ２間を、ＹグリッドＹＧ３においてＸ方向に延在するローカルインターコネクトＬＩＣ１で接続したので、グリッドの数が１つ増加するものの、Ｘ方向の長さを短く、例えば、０．７７μｍとすることができる。   On the other hand, in the present embodiment, as described with reference to FIG. 2, the drain region (Dp, Dn) is connected to the gate electrode GE and the adjacent dummy gate DG by two local interconnects LIC2. Are drawn from the Y grid YG2 in between to the Y grid YG3 next to it. Then, since these local interconnects LIC2 are connected by the local interconnect LIC1 extending in the X direction on the Y grid YG3, the number of grids increases by one, but the length in the X direction is shortened. It can be 77 μm.

その結果、ローカルインターコネクトＬＩＣ１、ＬＩＣ２間のスペースを確保しつつ、単位セルのセル面積の縮小化を図ることができる。具体的には、比較例１のセル面積（０．６４μｍ２）や比較例２のセル面積（０．４５μｍ２）より、セル面積（０．４１５８μｍ２）を小さくすることができる。言い換えれば、比較例１のセル面積（０．６４μｍ２）の３５％程度、比較例２のセル面積（０．４５μｍ２）の７．５％程度のセル面積の縮小化を図ることができる。 As a result, the cell area of the unit cell can be reduced while securing a space between the local interconnects LIC1 and LIC2. Specifically, it can be smaller than the cell area of the (0.4158μm 2) cell area of Comparative Example 1 (0.64 .mu.m 2) cell area and Comparative Example 2 (0.45μm 2). In other words, it is possible to achieve a reduction of the cell area of approximately 7.5% to 35% of the cell area of Comparative Example 1 (0.64 .mu.m 2), the cell area of Comparative Example 2 (0.45μm 2).

このように、本実施の形態の半導体装置のセルレイアウトによれば、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子の高集積化を図ることができる。   As described above, according to the cell layout of the semiconductor device of the present embodiment, it is possible to reduce the formation area (cell area) of the semiconductor device. Further, high integration of the semiconductor element can be achieved.

（実施の形態２）
実施の形態１においては、フィンＦをゲート電極ＧＥとのみ交差するように配置したが、フィンＦをゲート電極ＧＥの両側に位置するダミーゲートＤＧのそれぞれの下部まで延在させてもよい。 (Embodiment 2)
In the first embodiment, the fins F are arranged so as to intersect only with the gate electrodes GE. However, the fins F may extend to the lower portions of the dummy gates DG located on both sides of the gate electrodes GE.

図２４は、本実施の形態の半導体装置の構成を示す平面図である。図２５は、本実施の形態の半導体装置の構成を示す断面図である。図２５の断面図は、例えば、図２４の平面図のＡ−Ａ断面部に対応する。なお、本実施の形態の半導体装置の構成を示す回路図は、実施の形態１（図４）の場合と同様である。   FIG. 24 is a plan view showing a configuration of the semiconductor device of the present embodiment. FIG. 25 is a cross-sectional view showing a configuration of the semiconductor device of the present embodiment. The cross-sectional view of FIG. 25 corresponds to, for example, an AA cross-sectional portion of the plan view of FIG. Note that a circuit diagram showing a configuration of the semiconductor device of this embodiment is the same as that of the first embodiment (FIG. 4).

本実施の形態の半導体装置は、実施の形態１の半導体装置とフィンＦの構成以外は同様であるため、フィンＦの構成以外についてはその詳細な説明を省略する。図２６は、フィンＦ、ゲート電極ＧＥおよびダミーゲートＤＧの位置関係を示す平面図である。   The semiconductor device according to the present embodiment is the same as the semiconductor device according to the first embodiment except for the configuration of the fins F. Therefore, detailed description of the configuration other than the configuration of the fins F is omitted. FIG. 26 is a plan view showing the positional relationship between the fin F, the gate electrode GE, and the dummy gate DG.

本実施の形態の半導体装置は、実施の形態１と同様に、フィンＦの主表面に形成されたＦＩＮＦＥＴを有する。ここでは、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）と、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）が形成され、これらのＦＩＮＦＥＴ（ＮＦＴ、ＰＦＴ）は、インバータＩＮＶ１を構成する（図２４、図４参照）。   The semiconductor device of the present embodiment has a FINFET formed on the main surface of fin F, as in the first embodiment. Here, an n-channel FINFET (NFT) and a p-channel FINFET (PFT) are formed, and these FINFETs (NFT, PFT) constitute an inverter INV1 (see FIGS. 24 and 4).

図２４および図２６に示すように、フィンＦの平面形状は、一定の幅（Ｘ方向の長さ）を有するライン状（Ｙ方向に長辺を有する矩形状）である。図２４および図２６においては、２行×２列の４本のフィンＦが、一定の間隔（ピッチ）を置いて配置されている。図２に示す左側の２本のフィンＦが、インバータＩＮＶ１を構成するフィンＦである。また、右側の２本のフィンＦが、インバータＩＮＶ２を構成するフィンＦである。そして、本実施の形態においては、フィンＦがダミーゲートＤＧの下方まで延在している。なお、フィンＦ上には、ゲート絶縁膜ＧＩを介してダミーゲートＤＧが配置されることとなるが、ダミーゲートＤＧの片側（図２６中の右側）にはフィンＦが存在しないため、オン状態となることはなく、回路動作上の問題はない。   As shown in FIGS. 24 and 26, the fin F has a planar shape having a certain width (length in the X direction) (rectangular shape having a long side in the Y direction). In FIGS. 24 and 26, four fins F of 2 rows × 2 columns are arranged at a fixed interval (pitch). The two left fins F shown in FIG. 2 are the fins F that constitute the inverter INV1. The two fins F on the right are fins F that constitute the inverter INV2. In the present embodiment, the fin F extends below the dummy gate DG. The dummy gate DG is arranged on the fin F via the gate insulating film GI. However, since the fin F does not exist on one side (the right side in FIG. 26) of the dummy gate DG, the dummy gate DG is turned on. And there is no problem in circuit operation.

図２４および図２６に示すように、ゲート電極ＧＥの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。このように、ゲート電極ＧＥは、フィンＦと交差する方向に延在する。ここでは、フィンＦと交差する方向に延在するゲート電極ＧＥの他にダミーゲートＤＧが設けられている。ダミーゲートＤＧは、ゲート電極ＧＥと同様の構成である。即ち、ダミーゲートＤＧも、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。図２４および図２６においては、７本のゲート電極ＧＥおよびダミーゲートＤＧが、一定の間隔（Ｙ方向間隔）を置いて配置されている。フィンＦと交差する方向に延在するゲート電極ＧＥのうち、左側のゲート電極ＧＥが、インバータＩＮＶ１を構成するゲート電極ＧＥであり、右側のゲート電極ＧＥが、インバータＩＮＶ２を構成するゲート電極ＧＥである。なお、実施の形態１の場合と同様に、ゲート電極ＧＥは、一体的にＸ方向に延在する導電性膜よりなるが、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域においては、ｐ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｐとして示してある。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域においては、ｎ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｎとして示してある。このゲート電極ＧｐとＧｎにより、ゲート電極ＧＥが構成される。   As shown in FIGS. 24 and 26, the planar shape of the gate electrode GE is a linear shape (a rectangular shape having a long side in the X direction) having a constant width (length in the Y direction). Thus, the gate electrode GE extends in a direction intersecting with the fin F. Here, a dummy gate DG is provided in addition to the gate electrode GE extending in a direction intersecting with the fin F. The dummy gate DG has the same configuration as the gate electrode GE. That is, the dummy gate DG also has a line shape (a rectangular shape having a long side in the X direction) having a fixed width (length in the Y direction). 24 and 26, seven gate electrodes GE and dummy gates DG are arranged at regular intervals (intervals in the Y direction). Of the gate electrodes GE extending in a direction intersecting with the fin F, the left gate electrode GE is a gate electrode GE forming the inverter INV1, and the right gate electrode GE is a gate electrode GE forming the inverter INV2. is there. As in Embodiment 1, the gate electrode GE is formed of a conductive film integrally extending in the X direction. However, in the formation region of the p-channel FINFET (PFT), the p-type impurity is formed. Is introduced as a gate electrode Gp in such a region. Further, since an n-type impurity is introduced in a region where an n-channel FINFET (NFT) is formed, such a region is shown as a gate electrode Gn. The gate electrodes GE and Gn form a gate electrode GE.

ここでは、上記Ｙ方向間隔が、単位セルのＹ方向の長さを決める基準となる。例えば、上記Ｙ方向間隔が０．０９μｍである場合、単位セルのＹ方向の長さは、０．０９×６＝０．５４μｍとなる。ここで、Ｘ方向の長さを０．７７μｍとした場合、図２４に示す単位セルのセル面積は、実施の形態１の場合と同様に、０．４１５８μｍ２となる。 Here, the Y-direction interval is a reference for determining the length of the unit cell in the Y-direction. For example, when the interval in the Y direction is 0.09 μm, the length of the unit cell in the Y direction is 0.09 × 6 = 0.54 μm. Here, when the length in the X direction is 0.77 μm, the cell area of the unit cell shown in FIG. 24 is 0.4158 μm 2 as in the case of the first embodiment.

そして、実施の形態１と同様に、上記ゲート電極ＧＥ（Ｇｐ）の両側のフィンＦ中にソース領域Ｓｐおよびドレイン領域Ｄｐが配置され、ゲート電極ＧＥ（Ｇｐ）、ソース領域Ｓｐおよびドレイン領域Ｄｐ上に、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）が配置される。ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）の形状（レイアウト）は、実施の形態１（図２）の場合と同様である。   Then, as in the first embodiment, the source region Sp and the drain region Dp are arranged in the fins F on both sides of the gate electrode GE (Gp), and are located on the gate electrode GE (Gp), the source region Sp, and the drain region Dp. , Local interconnects (LIC1, LIC2) are arranged. The shape (layout) of the local interconnect (LIC1, LIC2) is the same as in the first embodiment (FIG. 2).

このように、本実施の形態においても、実施の形態１（図２）の場合と同様に、ドレイン領域（Ｄｐ、Ｄｎ）を、それぞれ２つのローカルインターコネクトＬＩＣ２によって、ゲート電極ＧＥとその隣のダミーゲートＤＧとの間のＹグリッドＹＧ２から、その隣のＹグリッドＹＧ３まで、引き出している。そして、これらのローカルインターコネクトＬＩＣ２間を、ＹグリッドＹＧ３においてＸ方向に延在するローカルインターコネクトＬＩＣ１で接続している（図２４、図２５参照）。これにより、本実施の形態のセルレイアウトによれば、比較例２（図２２）の場合よりグリッドの数が１つ増加するものの、Ｘ方向の長さを短く、例えば、０．７７μｍとすることができる。その結果、ローカルインターコネクトＬＩＣ１、ＬＩＣ２間のスペースを確保しつつ、単位セルのセル面積の縮小化を図ることができる。   Thus, also in the present embodiment, as in the case of the first embodiment (FIG. 2), the drain region (Dp, Dn) is divided into the gate electrode GE and the adjacent dummy by the two local interconnects LIC2. It is drawn from the Y grid YG2 between the gate DG and the Y grid YG3 adjacent to the gate DG. These local interconnects LIC2 are connected by a local interconnect LIC1 extending in the X direction on the Y grid YG3 (see FIGS. 24 and 25). Thus, according to the cell layout of the present embodiment, although the number of grids is increased by one as compared with the case of Comparative Example 2 (FIG. 22), the length in the X direction is reduced to, for example, 0.77 μm. Can be. As a result, the cell area of the unit cell can be reduced while securing a space between the local interconnects LIC1 and LIC2.

このように、本実施の形態の半導体装置のセルレイアウトによれば、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子の高集積化を図ることができる。   As described above, according to the cell layout of the semiconductor device of the present embodiment, it is possible to reduce the formation area (cell area) of the semiconductor device. Further, high integration of the semiconductor element can be achieved.

さらに、フィンＦをＹ方向に長く延在させることにより、歪み効果によりキャリアの移動度が向上する。また、これにより、オン電流を大きくすることができる。このように、フィンＦをＹ方向に長く延在させることにより、ＦＩＮＦＥＴの特性を向上させることができる。このような歪み効果を得るため、ソース領域やドレイン領域上に、Ｓｉとは格子定数の異なる層（例えば、ＳｉＧｅ層）などを形成してもよい。このような場合においても、フィンＦをＹ方向に長く延在させることで、歪みが緩和されることなく、キャリアの移動度を向上させることができる。   Further, by extending the fin F long in the Y direction, the mobility of the carrier is improved by the distortion effect. In addition, thereby, the on-current can be increased. As described above, by extending the fin F in the Y direction, the characteristics of the FINFET can be improved. In order to obtain such a distortion effect, a layer (for example, a SiGe layer) having a different lattice constant from Si may be formed on the source region or the drain region. Even in such a case, by extending the fin F long in the Y direction, the mobility of the carrier can be improved without relaxing the distortion.

なお、本実施の形態の半導体装置は、実施の形態１の場合と同様の工程で形成することができる。   Note that the semiconductor device of the present embodiment can be formed in the same steps as in the case of the first embodiment.

（実施の形態３）
実施の形態１においては、フィンＦをゲート電極ＧＥとのみ交差するように配置したが、フィンＦを単位セルの形成領域において、分断されることなく、Ｙ方向に連続して配置してもよい（図２８参照）。この場合、フィンＦは、ゲート電極ＧＥの両側に位置するダミーゲートＤＧのそれぞれの下部を通り隣のＹグリッドまで延在することとなる。 (Embodiment 3)
In the first embodiment, the fins F are arranged so as to intersect only with the gate electrodes GE. However, the fins F may be arranged continuously in the Y direction without being divided in the unit cell formation region. (See FIG. 28). In this case, the fins F extend to the adjacent Y grid through the lower portions of the respective dummy gates DG located on both sides of the gate electrode GE.

図２７は、本実施の形態の半導体装置の構成を示す平面図である。図２８は、フィンＦ、ゲート電極ＧＥおよびダミーゲートＤＧの位置関係を示す平面図である。図２９〜図３１は、本実施の形態の半導体装置の構成を示す断面図である。図２９の断面図は、例えば、図２７の平面図のＡ−Ａ断面部に対応する。また、図３０の断面図は、例えば、図２７の平面図のＡ−Ｂ断面部に対応し、図３１の断面図は、例えば、図２７の平面図のＡ−Ｃ断面部に対応する。図３２は、本実施の形態の半導体装置の構成を示す回路図である。なお、本実施の形態の半導体装置は、実施の形態１の半導体装置とフィンＦの構成以外は同様であるため、フィンＦの構成以外についてはその詳細な説明を省略する。   FIG. 27 is a plan view showing the configuration of the semiconductor device of the present embodiment. FIG. 28 is a plan view showing a positional relationship between the fin F, the gate electrode GE, and the dummy gate DG. 29 to 31 are cross-sectional views illustrating the configuration of the semiconductor device according to the present embodiment. The cross-sectional view of FIG. 29 corresponds to, for example, the AA cross-sectional portion of the plan view of FIG. The cross-sectional view of FIG. 30 corresponds to, for example, an AB cross section of the plan view of FIG. 27, and the cross-sectional view of FIG. 31 corresponds to, for example, an AC cross section of the plan view of FIG. FIG. 32 is a circuit diagram showing a configuration of the semiconductor device of the present embodiment. Note that the semiconductor device of the present embodiment is the same as the semiconductor device of the first embodiment except for the configuration of the fins F, and thus detailed description of the configuration other than the configuration of the fins F is omitted.

本実施の形態の半導体装置は、実施の形態１と同様に、フィンＦの主表面に形成されたＦＩＮＦＥＴを有する。ここでは、単位セルの形成領域の左半分の領域にｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）と、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）が形成され、これらのＦＩＮＦＥＴ（ＮＦＴ、ＰＦＴ）は、インバータＩＮＶ１を構成する（図２７、図３２参照）。また、単位セルの形成領域の右半分の領域のＦＩＮＦＥＴ（ＮＦＴ、ＰＦＴ）は、インバータＩＮＶ２を構成する。   The semiconductor device of the present embodiment has a FINFET formed on the main surface of fin F, as in the first embodiment. Here, an n-channel FINFET (NFT) and a p-channel FINFET (PFT) are formed in the left half region of the unit cell formation region, and these FINFETs (NFT, PFT) constitute the inverter INV1. (See FIGS. 27 and 32). The FINFET (NFT, PFT) in the right half area of the unit cell formation area forms the inverter INV2.

図２７および図２８に示すように、フィンＦの平面形状は、一定の幅（Ｘ方向の長さ）を有するライン状（Ｙ方向に長辺を有する矩形状）である。図２７および図２８においては、２本のフィンＦが、一定の間隔（ピッチ）を置いて平行に配置されている。図２７に示す２本のフィンＦのうち、左半分の領域に位置するフィンＦが、インバータＩＮＶ１を構成する。また、図２７に示す２本のフィンＦのうち、右半分の領域に位置するフィンＦが、インバータＩＮＶ２を構成する。そして、本実施の形態においては、フィンＦが単位セルの形成領域においてＹ方向に端から端まで延在している（図２８参照）。言い換えれば、単位セル領域に形成される７本のゲート電極ＧＥおよびダミーゲートＤＧの下方を通過するようにフィンＦが形成されている。   As shown in FIGS. 27 and 28, the plan shape of the fin F is a linear shape (a rectangular shape having a long side in the Y direction) having a constant width (length in the X direction). 27 and 28, two fins F are arranged in parallel at a fixed interval (pitch). Of the two fins F shown in FIG. 27, the fin F located in the left half region forms the inverter INV1. Further, of the two fins F shown in FIG. 27, the fin F located in the right half region forms the inverter INV2. In the present embodiment, the fins F extend from end to end in the Y direction in the unit cell formation region (see FIG. 28). In other words, the fin F is formed so as to pass below the seven gate electrodes GE and the dummy gate DG formed in the unit cell region.

図２７および図２８に示すように、ゲート電極ＧＥの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。このように、ゲート電極ＧＥは、フィンＦと交差する方向に延在する。また、ゲート電極ＧＥの両側には、ダミーゲートＤＧが配置されている。但し、図２７においては、ダミーゲートＤＧがｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域との間で分割されている。言い換えれば、図２７の単位セルの上半分の領域と下半分の領域とにおいて個別にダミーゲートＤＧが形成されている。なお、同じ列のダミーゲートＤＧを接続してもよい。   As shown in FIGS. 27 and 28, the planar shape of the gate electrode GE is a linear shape (a rectangular shape having a long side in the X direction) having a constant width (length in the Y direction). Thus, the gate electrode GE extends in a direction intersecting with the fin F. Dummy gates DG are arranged on both sides of the gate electrode GE. However, in FIG. 27, the dummy gate DG is divided between the formation region of the p-channel FINFET (PFT) and the formation region of the n-channel FINFET (NFT). In other words, dummy gates DG are individually formed in the upper half region and the lower half region of the unit cell in FIG. Note that the dummy gates DG in the same column may be connected.

図２７および図２８においては、７列のゲート電極ＧＥおよびダミーゲートＤＧが、一定の間隔（Ｙ方向間隔）を置いて配置されている（図２８参照）。フィンＦと交差する方向に延在するゲート電極ＧＥのうち、左側のゲート電極ＧＥが、インバータＩＮＶ１を構成するゲート電極ＧＥであり、右側のゲート電極ＧＥが、インバータＩＮＶ２を構成するゲート電極ＧＥである。   27 and 28, seven columns of gate electrodes GE and dummy gates DG are arranged at regular intervals (intervals in the Y direction) (see FIG. 28). Of the gate electrodes GE extending in a direction intersecting with the fin F, the left gate electrode GE is a gate electrode GE forming the inverter INV1, and the right gate electrode GE is a gate electrode GE forming the inverter INV2. is there.

なお、実施の形態１の場合と同様に、ゲート電極ＧＥは、一体的にＸ方向に延在する導電性膜よりなるが、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域においては、ｐ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｐとして示してある。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域においては、ｎ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｎとして示してある。このゲート電極ＧｐとＧｎにより、ゲート電極ＧＥが構成される。   As in Embodiment 1, the gate electrode GE is formed of a conductive film integrally extending in the X direction. However, in the formation region of the p-channel FINFET (PFT), the p-type impurity is formed. Is introduced as a gate electrode Gp in such a region. Further, since an n-type impurity is introduced in a region where an n-channel FINFET (NFT) is formed, such a region is shown as a gate electrode Gn. The gate electrodes GE and Gn form a gate electrode GE.

ここでは、上記Ｙ方向間隔が、単位セルのＹ方向の長さを決める基準となる。例えば、上記Ｙ方向間隔が０．０９μｍである場合、単位セルのＹ方向の長さは、０．０９×６＝０．５４μｍとなる。ここで、Ｘ方向の長さを０．７７μｍとした場合、図２４に示す単位セルのセル面積は、実施の形態１の場合と同様に、０．４１５８μｍ２となる。 Here, the Y-direction interval is a reference for determining the length of the unit cell in the Y-direction. For example, when the interval in the Y direction is 0.09 μm, the length of the unit cell in the Y direction is 0.09 × 6 = 0.54 μm. Here, when the length in the X direction is 0.77 μm, the cell area of the unit cell shown in FIG. 24 is 0.4158 μm 2 as in the case of the first embodiment.

そして、実施の形態１と同様に、上記ゲート電極ＧＥ（Ｇｐ）の両側のフィンＦ中にソース領域Ｓｐおよびドレイン領域Ｄｐが配置され、ゲート電極ＧＥ（Ｇｐ）、ソース領域Ｓｐおよびドレイン領域Ｄｐ上に、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）が配置される。ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）の形状（レイアウト）は、実施の形態１（図２）の場合と同様である。   Then, as in the first embodiment, the source region Sp and the drain region Dp are arranged in the fins F on both sides of the gate electrode GE (Gp), and are located on the gate electrode GE (Gp), the source region Sp, and the drain region Dp. , Local interconnects (LIC1, LIC2) are arranged. The shape (layout) of the local interconnect (LIC1, LIC2) is the same as in the first embodiment (FIG. 2).

ここで、インバータＩＮＶ１を構成するゲート電極ＧＥとインバータＩＮＶ２を構成するゲート電極ＧＥとの間には、２本のダミーゲートＤＧが配置されることとなる。このうち、インバータＩＮＶ１側のダミーゲートＤＧについては、その両側のフィンＦ中の不純物領域に電位差（ソース、ドレイン間の電位差）が生じないため、オン状態となることはなく、回路動作上の問題はない。   Here, two dummy gates DG are arranged between the gate electrode GE configuring the inverter INV1 and the gate electrode GE configuring the inverter INV2. Of these, the dummy gate DG on the side of the inverter INV1 has no potential difference (potential difference between the source and the drain) in the impurity regions in the fins F on both sides of the dummy gate DG. There is no.

また、２本のダミーゲートＤＧのうち、インバータＩＮＶ２側のダミーゲートＤＧについては、ローカルインターコネクトＬＩＣ２２により電位が固定されているため、オン状態となることはない（図３２も参照）。   Further, of the two dummy gates DG, the dummy gate DG on the side of the inverter INV2 is not turned on because the potential is fixed by the local interconnect LIC22 (see also FIG. 32).

即ち、インバータＩＮＶ２側のダミーゲートＤＧとその両側のフィンＦ中の不純物領域により擬似トランジスタ（ダミートランジスタ）が構成される。この擬似トランジスタのうち、図２７の単位セルの上半分の領域に形成される擬似トランジスタは、ｐチャネル型（ＤＰＴ）となる。よって、電源電位（ＶＤＤ）と接続されるローカルインターコネクトＬＩＣ１とダミーゲートＤＧとの間をローカルインターコネクトＬＩＣ２２により接続することで、ダミーゲートＤＧの電位を電源電位（ＶＤＤ）に固定することができる（図３０も参照）。また、図２７の単位セルの下半分の領域に形成される擬似トランジスタは、ｎチャネル型（ＤＮＴ）となる。よって、接地電位（ＶＳＳ）と接続されるローカルインターコネクトＬＩＣ１とダミーゲートＤＧとの間をローカルインターコネクトＬＩＣ２２により接続することで、ダミーゲートＤＧの電位を接地電位（ＶＳＳ）に固定することができる（図３１も参照）。これにより、これらの擬似トランジスタは、オン状態となることはなく、回路動作への影響を回避することができる。   That is, a dummy transistor (dummy transistor) is formed by the dummy gate DG on the inverter INV2 side and the impurity regions in the fins F on both sides thereof. Among these pseudo transistors, the pseudo transistor formed in the upper half region of the unit cell in FIG. 27 is a p-channel type (DPT). Therefore, by connecting the local interconnect LIC22 between the local interconnect LIC1 and the dummy gate DG that are connected to the power supply potential (VDD), the potential of the dummy gate DG can be fixed at the power supply potential (VDD) (FIG. 30). Further, the pseudo transistor formed in the lower half region of the unit cell in FIG. 27 is an n-channel type (DNT). Therefore, by connecting the local interconnect LIC22 between the local interconnect LIC1 connected to the ground potential (VSS) and the dummy gate DG, the potential of the dummy gate DG can be fixed to the ground potential (VSS) (FIG. See also 31). As a result, these pseudo transistors are not turned on, and the influence on the circuit operation can be avoided.

言い換えれば、インバータＩＮＶ２を構成するｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）のソース領域（Ｓｐ）と、このソース領域（Ｓｐ）と接するダミーゲートＤＧとの間を、ローカルインターコネクトＬＩＣ２２により接続する。また、インバータＩＮＶ２を構成するｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）のソース領域（Ｓｐ）と、このソース領域（Ｓｐ）と接するダミーゲートＤＧとの間を、ローカルインターコネクトＬＩＣ２２により接続する。これにより、ダミーゲートＤＧの下方にチャネルが形成されることはなく、回路動作への影響を回避することができる。   In other words, the local interconnect LIC22 connects between the source region (Sp) of the p-channel FINFET (PFT) constituting the inverter INV2 and the dummy gate DG in contact with the source region (Sp). Further, the local interconnect LIC22 connects between the source region (Sp) of the n-channel FINFET (NFT) constituting the inverter INV2 and the dummy gate DG in contact with the source region (Sp). As a result, no channel is formed below the dummy gate DG, and the influence on the circuit operation can be avoided.

図３２に示すように、本実施の形態の半導体装置においても、インバータＩＮＶ１の後段に、インバータＩＮＶ２が接続されている。インバータＩＮＶ１は、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されたｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）とを有し、これらの接続部が出力部（ＯＵＴ）となり、これらのゲート電極が入力部（ＩＮ）と接続される。後段のインバータＩＮＶ２も同様の構成であり、インバータＩＮＶ１の出力部（ＯＵＴ）が、インバータＩＮＶ２の入力部と接続されている。そして、本実施の形態の場合、電源電位ＶＤＤと接地電位ＶＳＳとの間に、前述したｐチャネル型の擬似トランジスタＤＰＴおよびｎチャネル型の擬似トランジスタＤＮＴとが直列に接続され、これらの接続部が、インバータＩＮＶ１の出力部（ＯＵＴ）およびインバータＩＮＶ２の入力部と接続されることとなる。但し、前述したように、ｐチャネル型の擬似トランジスタＤＰＴのゲート電極は電源電位ＶＤＤと接続され、ｎチャネル型の擬似トランジスタＤＮＴのゲート電極は接地電位ＶＳＳと接続されるため、これらの擬似トランジスタはオン状態とはならない。よって、擬似トランジスタが回路動作に支障をきたすことはない。   As shown in FIG. 32, also in the semiconductor device of the present embodiment, an inverter INV2 is connected downstream of the inverter INV1. The inverter INV1 has a p-channel FINFET (PFT) and an n-channel FINFET (NFT) connected in series between the power supply potential VDD and the ground potential VSS. OUT), and these gate electrodes are connected to the input section (IN). The subsequent inverter INV2 has the same configuration, and the output (OUT) of the inverter INV1 is connected to the input of the inverter INV2. In the case of the present embodiment, the above-described p-channel type pseudo transistor DPT and n-channel type pseudo transistor DNT are connected in series between the power supply potential VDD and the ground potential VSS. , The output section (OUT) of the inverter INV1 and the input section of the inverter INV2. However, as described above, the gate electrode of the p-channel type pseudo transistor DPT is connected to the power supply potential VDD, and the gate electrode of the n-channel type pseudo transistor DNT is connected to the ground potential VSS. It does not turn on. Therefore, the pseudo transistor does not hinder the circuit operation.

このように、本実施の形態においても、実施の形態１（図２）の場合と同様に、ドレイン領域（Ｄｐ、Ｄｎ）を、それぞれ２つのローカルインターコネクトＬＩＣ２によって、ゲート電極ＧＥとその隣のダミーゲートＤＧとの間のＹグリッドＹＧ２から、その隣のＹグリッドＹＧ３まで、引き出している。そして、これらのローカルインターコネクトＬＩＣ２間を、ＹグリッドＹＧ３においてＸ方向に延在するローカルインターコネクトＬＩＣ１で接続している（図２７、図２９参照）。これにより、本実施の形態のセルレイアウトによれば、比較例２（図２２）の場合よりグリッドの数が１つ増加するものの、Ｘ方向の長さを短く、例えば、０．７７μｍとすることができる。その結果、ローカルインターコネクトＬＩＣ１、ＬＩＣ２間のスペースを確保しつつ、単位セルのセル面積の縮小化を図ることができる。   Thus, also in the present embodiment, as in the case of the first embodiment (FIG. 2), the drain region (Dp, Dn) is divided into the gate electrode GE and the adjacent dummy by the two local interconnects LIC2. It is drawn from the Y grid YG2 between the gate DG and the Y grid YG3 adjacent to the gate DG. Then, these local interconnects LIC2 are connected by a local interconnect LIC1 extending in the X direction on the Y grid YG3 (see FIGS. 27 and 29). Thus, according to the cell layout of the present embodiment, although the number of grids is increased by one as compared with the case of Comparative Example 2 (FIG. 22), the length in the X direction is reduced to, for example, 0.77 μm. Can be. As a result, the cell area of the unit cell can be reduced while securing a space between the local interconnects LIC1 and LIC2.

このように、本実施の形態の半導体装置のセルレイアウトによれば、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子の高集積化を図ることができる。   As described above, according to the cell layout of the semiconductor device of the present embodiment, it is possible to reduce the formation area (cell area) of the semiconductor device. Further, high integration of the semiconductor element can be achieved.

さらに、フィンＦをＹ方向に長く延在させることにより、歪み効果によりキャリアの移動度が向上する。また、これによりオン電流を大きくすることができる。このように、フィンＦをＹ方向に長く延在させることにより、ＦＩＮＦＥＴの特性を向上させることができる。このような歪み効果を得るため、ソース領域やドレイン領域上に、Ｓｉとは格子定数の異なる層（例えば、ＳｉＧｅ層）などを形成してもよい。このような場合においても、フィンＦをＹ方向に長く延在させることで、歪みが緩和されることなく、キャリアの移動度を向上させることができる。   Further, by extending the fin F long in the Y direction, the mobility of the carrier is improved by the distortion effect. In addition, the ON current can be increased. As described above, by extending the fin F in the Y direction, the characteristics of the FINFET can be improved. In order to obtain such a distortion effect, a layer (for example, a SiGe layer) having a different lattice constant from Si may be formed on the source region or the drain region. Even in such a case, by extending the fin F long in the Y direction, the mobility of the carrier can be improved without relaxing the distortion.

なお、本実施の形態の半導体装置は、実施の形態１の場合と同様の工程で形成することができる。   Note that the semiconductor device of the present embodiment can be formed in the same steps as in the case of the first embodiment.

（実施の形態４）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。本実施の形態の半導体装置は、半導体素子としてＦＩＮＦＥＴを有する。図３３は、本実施の形態の半導体装置の構成を示す平面図である。図３４は、本実施の形態の半導体装置の構成を示す断面図である。図３４の断面図は、例えば、図３３の平面図のＡ−Ａ断面部に対応する。図３５は、本実施の形態の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。図３６は、本実施の形態の半導体装置の構成を示す回路図である。 (Embodiment 4)
Hereinafter, the semiconductor device of the present embodiment will be described in detail with reference to the drawings. The semiconductor device of the present embodiment has a FINFET as a semiconductor element. FIG. 33 is a plan view showing the configuration of the semiconductor device of the present embodiment. FIG. 34 is a cross-sectional view showing a configuration of the semiconductor device of the present embodiment. The cross-sectional view of FIG. 34 corresponds to, for example, an AA cross-section of the plan view of FIG. FIG. 35 is a plan view showing a layout of the gate electrode, the dummy gate, and the fin of the semiconductor device of the present embodiment. FIG. 36 is a circuit diagram showing a configuration of the semiconductor device of the present embodiment.

図３３の平面図には、２つのインバータを構成する、２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）と２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）が示されている。即ち、図３６に示す前段のインバータＩＮＶ１と後段のインバータＩＮＶ２とを構成する２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）と２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）が示されている。ここでは、インバータＩＮＶ１とインバータＩＮＶ２の形成領域を単位セルとして説明する。   The plan view of FIG. 33 shows two p-channel FINFETs (PFT1 and PFT2) and two n-channel FINFETs (NFT1 and NFT2) that constitute two inverters. That is, two p-channel FINFETs (PFT1 and PFT2) and two n-channel FINFETs (NFT1 and NFT2) constituting the preceding inverter INV1 and the succeeding inverter INV2 shown in FIG. 36 are shown. Here, the formation region of the inverters INV1 and INV2 is described as a unit cell.

本実施の形態の単位セルの左側の領域においては、インバータＩＮＶ１を構成するＦＩＮＦＥＴ（ＰＦＴ１、ＮＦＴ１）が配置され、単位セルの中央の領域においては、インバータＩＮＶ２を構成するＦＩＮＦＥＴ（ＰＦＴ２、ＮＦＴ２）が配置されている。そして、インバータＩＮＶ２を構成するＦＩＮＦＥＴ（ＰＦＴ２、ＮＦＴ２）の構成は、実施の形態１の場合と同様であるが、インバータＩＮＶ１を構成するＦＩＮＦＥＴ（ＰＦＴ１、ＮＦＴ１）の構成は、実施の形態１の場合と異なる。具体的には、インバータＩＮＶ２を構成する２つのＦＩＮＦＥＴ（ＰＦＴ２、ＮＦＴ２）は、実施の形態１で説明した略コの字状（略Ｕ字状）のローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により接続されているが、インバータＩＮＶ１を構成する２つのＦＩＮＦＥＴ（ＰＦＴ１、ＮＦＴ１）は、配線Ｍ１により接続されている。   FINFETs (PFT1, NFT1) constituting the inverter INV1 are arranged in the left region of the unit cell of the present embodiment, and FINFETs (PFT2, NFT2) constituting the inverter INV2 are arranged in the central region of the unit cell. Are located. The configuration of the FINFETs (PFT2, NFT2) forming the inverter INV2 is the same as that of the first embodiment, but the configuration of the FINFETs (PFT1, NFT1) forming the inverter INV1 is the same as that of the first embodiment. And different. Specifically, two FINFETs (PFT2, NFT2) constituting the inverter INV2 are connected by the substantially U-shaped (substantially U-shaped) local interconnects (LIC1, LIC2) described in the first embodiment. However, the two FINFETs (PFT1, NFT1) constituting the inverter INV1 are connected by the wiring M1.

このように、本実施の形態の半導体装置によれば、インバータＩＮＶ２を構成する２つのＦＩＮＦＥＴ（ＰＦＴ２、ＮＦＴ２）を略コの字状（略Ｕ字状）のローカルインターコネクトＬＩＣにより接続したので、実施の形態１で詳細に説明したように、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。   As described above, according to the semiconductor device of the present embodiment, the two FINFETs (PFT2, NFT2) constituting the inverter INV2 are connected by the substantially U-shaped (substantially U-shaped) local interconnect LIC. As described in detail in Embodiment Mode 1, the formation area (cell area) of the semiconductor device can be reduced. Further, high integration of a semiconductor element (FINFET) can be achieved.

また、本実施の形態の半導体装置によれば、インバータＩＮＶ１を構成する２つのＦＩＮＦＥＴ（ＰＦＴ１、ＮＦＴ１）をローカルインターコネクトＬＩＣとは異なる配線層（ここでは、配線Ｍ１の層）を利用して接続したので、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。   Further, according to the semiconductor device of the present embodiment, the two FINFETs (PFT1, NFT1) constituting the inverter INV1 are connected using a wiring layer (here, the wiring M1 layer) different from the local interconnect LIC. Therefore, the formation area (cell area) of the semiconductor device can be reduced. Further, high integration of a semiconductor element (FINFET) can be achieved.

図３６に示す前段のインバータＩＮＶ１は、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されたｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）とを有する。このｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）は、図３３においては、図中左（単位セルの左側の領域）に配置されている。そして、これら（ＰＦＴ１、ＮＦＴ１）のゲート電極（ＧＥ）が入力部（ＩＮ１）と接続され、これら（ＰＦＴ１、ＮＦＴ１）の接続部が出力部（ＯＵＴ１）となる。   36 has a p-channel FINFET (PFT1) and an n-channel FINFET (NFT1) connected in series between the power supply potential VDD and the ground potential VSS. The p-channel FINFET (PFT1) and the n-channel FINFET (NFT1) are arranged on the left side (the left side area of the unit cell) in FIG. The gate electrodes (GE) of these (PFT1, NFT1) are connected to the input section (IN1), and the connection section of these (PFT1, NFT1) becomes the output section (OUT1).

図３６に示す後段のインバータＩＮＶ２は、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されたｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）とを有する。このｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）は、図３３においては、図中中央（単位セルの中央の領域）に配置されている。そして、これら（ＰＦＴ２、ＮＦＴ２）のゲート電極が入力部（ＩＮ２）と接続され、これら（ＰＦＴ２、ＮＦＴ２）の接続部が出力部（ＯＵＴ２）となる。上記入力部（ＩＮ２）は、前段のインバータＩＮＶ１の出力部（ＯＵＴ１）と接続される。   36 has a p-channel FINFET (PFT2) and an n-channel FINFET (NFT2) connected in series between the power supply potential VDD and the ground potential VSS. The p-channel FINFET (PFT2) and the n-channel FINFET (NFT2) are arranged at the center (the center region of the unit cell) in FIG. The gate electrodes of these (PFT2, NFT2) are connected to the input section (IN2), and the connection section of these (PFT2, NFT2) becomes the output section (OUT2). The input section (IN2) is connected to the output section (OUT1) of the preceding inverter INV1.

図３３を参照しながら、本実施の形態の半導体装置の各構成部位の平面形状（上面からの平面視における形状、セルレイアウト）について説明する。   With reference to FIG. 33, the planar shape (shape in plan view from above, cell layout) of each component of the semiconductor device of the present embodiment will be described.

図３３に示すように、フィンＦの平面形状は、一定の幅（Ｘ方向の長さ）を有するライン状（Ｙ方向に長辺を有する矩形状）である。図３３においては、２本のフィンＦが、Ｘ方向に一定の間隔（ピッチ）を置いて配置されている（図３５参照）。   As shown in FIG. 33, the plan shape of the fin F is a line shape (a rectangular shape having a long side in the Y direction) having a constant width (length in the X direction). In FIG. 33, two fins F are arranged at a constant interval (pitch) in the X direction (see FIG. 35).

図３３に示すように、ゲート電極ＧＥの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。このように、ゲート電極ＧＥは、フィンＦと交差する方向に延在する。ここでは、フィンＦと交差する方向に延在するゲート電極ＧＥの他にダミーゲートＤＧが設けられている。ダミーゲートＤＧは、ゲート電極ＧＥと同様の構成である。即ち、ダミーゲートＤＧも、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。図３３においては、５本のゲート電極ＧＥおよびダミーゲートＤＧが、一定の間隔（Ｙ方向間隔、Ｙ方向の最小ピッチ、グリッド）を置いて配置されている（図３５参照）。このように、ダミーゲートＤＧを配置することで、パターンの規則性が確保され、製造ばらつきなどを低減することができる。   As shown in FIG. 33, the planar shape of the gate electrode GE is a linear shape (a rectangular shape having a long side in the X direction) having a constant width (length in the Y direction). Thus, the gate electrode GE extends in a direction intersecting with the fin F. Here, a dummy gate DG is provided in addition to the gate electrode GE extending in a direction intersecting with the fin F. The dummy gate DG has the same configuration as the gate electrode GE. That is, the dummy gate DG also has a line shape (a rectangular shape having a long side in the X direction) having a fixed width (length in the Y direction). In FIG. 33, five gate electrodes GE and dummy gates DG are arranged at regular intervals (interval in Y direction, minimum pitch in Y direction, grid) (see FIG. 35). By arranging the dummy gates DG in this way, regularity of the pattern is ensured, and manufacturing variations and the like can be reduced.

ここで、ゲート電極ＧＥとダミーゲートＤＧとの間の領域（Ｙグリッド）を“ＹＧ”で示す。例えば、図３３においては、ＹグリッドＹＧ１〜ＹＧ４が、左から順に配置されている。   Here, a region (Y grid) between the gate electrode GE and the dummy gate DG is indicated by “YG”. For example, in FIG. 33, Y grids YG1 to YG4 are arranged in order from the left.

フィンＦと交差する方向に延在するゲート電極ＧＥ（Ｇｎ、Ｇｐ）のうち、左側のゲート電極ＧＥ（Ｇｎ、Ｇｐ）が、インバータＩＮＶ１を構成するゲート電極ＧＥであり、右側のゲート電極ＧＥ（Ｇｎ、Ｇｐ）が、インバータＩＮＶ２を構成するゲート電極ＧＥである。なお、ゲート電極ＧＥは、一体的にＸ方向に延在する導電性膜よりなるが、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域においては、ｐ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｐとして示してある。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域においては、ｎ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｎとして示してある。このゲート電極ＧｐとＧｎにより、ゲート電極ＧＥが構成される。   Of the gate electrodes GE (Gn, Gp) extending in the direction intersecting with the fin F, the left gate electrode GE (Gn, Gp) is the gate electrode GE that forms the inverter INV1, and the right gate electrode GE ( Gn, Gp) are the gate electrodes GE included in the inverter INV2. Note that the gate electrode GE is formed of a conductive film integrally extending in the X direction. However, in a region where a p-channel FINFET (PFT) is formed, p-type impurities are introduced. Is shown as a gate electrode Gp. Further, since an n-type impurity is introduced in a region where an n-channel FINFET (NFT) is formed, such a region is shown as a gate electrode Gn. The gate electrodes GE and Gn form a gate electrode GE.

ここでは、上記Ｙ方向間隔（ＹグリッドのＹ方向の幅）が、単位セルのＹ方向の長さを決める基準となる。例えば、上記Ｙ方向間隔が０．０９μｍである場合、単位セルのＹ方向の長さは、０．０９×４＝０．３６μｍとなる。ここで、Ｘ方向の長さを０．７７μｍとした場合、図３３に示す単位セルのセル面積は、０．２７７２μｍ２となる。 Here, the Y-direction interval (the width of the Y grid in the Y direction) is a reference for determining the length of the unit cell in the Y direction. For example, when the distance in the Y direction is 0.09 μm, the length of the unit cell in the Y direction is 0.09 × 4 = 0.36 μm. Here, when the length in the X direction is 0.77 μm, the cell area of the unit cell shown in FIG. 33 is 0.2772 μm 2 .

ゲート電極ＧＥ（Ｇｐ）の両側のフィンＦ中にソース領域Ｓｐおよびドレイン領域Ｄｐが配置されている。また、ゲート電極ＧＥ（Ｇｎ）の両側のフィンＦ中にソース領域Ｓｎおよびドレイン領域Ｄｎが配置されている。なお、フィンＦとゲート電極ＧＥとは、ゲート絶縁膜（ＧＩ）を介して重なっている（図３４も参照）。より具体的には、ゲート絶縁膜（ＧＩ）は、フィンＦとゲート電極ＧＥとの重なり領域において、フィンＦの側面および表面に配置されている。   The source region Sp and the drain region Dp are arranged in the fins F on both sides of the gate electrode GE (Gp). Further, a source region Sn and a drain region Dn are arranged in the fins F on both sides of the gate electrode GE (Gn). Note that the fin F and the gate electrode GE overlap via a gate insulating film (GI) (see also FIG. 34). More specifically, the gate insulating film (GI) is disposed on the side surface and the surface of the fin F in the overlapping region between the fin F and the gate electrode GE.

図３３に示すように、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）の平面形状は、Ｘ方向に長辺を有する矩形状またはＹ方向に長辺を有する矩形状である。ここでは、Ｘ方向に長辺を有する矩形状のもの（部位、箇所）を“ＬＩＣ１”で示し、Ｙ方向に長辺を有する矩形状のもの（部位、箇所）を“ＬＩＣ２”で示してある。ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、層間絶縁膜（ＩＬ１）中に形成された溝に導電性膜を埋め込むことにより形成される。この溝を形成する際には、加工されたフォトレジスト膜をマスクとして用いる。このフォトレジスト膜を加工（露光）する際、Ｘ方向に長辺を有する矩形状のパターンと、Ｙ方向に長辺を有する矩形状のパターンを個別に転写する。このような加工によれば、微細なパターンであっても精度良く加工することが可能である。   As shown in FIG. 33, the planar shape of the local interconnect (LIC1, LIC2) is a rectangular shape having a long side in the X direction or a rectangular shape having a long side in the Y direction. Here, a rectangular shape (part, location) having a long side in the X direction is indicated by "LIC1", and a rectangular shape (part, location) having a long side in the Y direction is indicated by "LIC2". . The local interconnects (LIC1, LIC2) are formed by embedding a conductive film in a groove formed in the interlayer insulating film (IL1). In forming this groove, the processed photoresist film is used as a mask. When processing (exposing) the photoresist film, a rectangular pattern having a long side in the X direction and a rectangular pattern having a long side in the Y direction are individually transferred. According to such processing, it is possible to accurately process even a fine pattern.

インバータＩＮＶ２を構成するｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）のドレイン領域（Ｄｐ、Ｄｎ）間は、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により接続されている（図３３、図３４）。   The local interconnects (LIC1, LIC2) are connected between the drain regions (Dp, Dn) of the p-channel FINFET (PFT2) and the n-channel FINFET (NFT2) constituting the inverter INV2 (FIG. 33, FIG. 33). 34).

ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）のドレイン領域（Ｄｐ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、出力部（ＯＵＴ２）と接続されるローカルインターコネクトＬＩＣ１と接続される。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）のドレイン領域（Ｄｎ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、上記ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、上記出力部（ＯＵＴ２）と接続されるローカルインターコネクトＬＩＣ１と接続される。このように、図３３においては、５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により、ドレイン領域（Ｄｐ、Ｄｎ）間が接続される。そして、この５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、略コの字状（略Ｕ字状）である。   The drain region (Dp) of the p-channel FINFET (PFT2) is drawn out by the local interconnect LIC1. Then, the local interconnect LIC1 is connected to the local interconnect LIC1 connected to the output unit (OUT2) via the local interconnect LIC2 that crosses the dummy gate DG. The drain region (Dn) of the n-channel FINFET (NFT2) is drawn out by the local interconnect LIC1. The local interconnect LIC1 is connected to the local interconnect LIC1 connected to the output section (OUT2) via the local interconnect LIC2 that traverses the dummy gate DG. As described above, in FIG. 33, the drain regions (Dp, Dn) are connected by the five local interconnects (LIC1, LIC2). The five local interconnects (LIC1, LIC2) are substantially U-shaped (substantially U-shaped).

なお、ドレイン領域（Ｄｐ、Ｄｎ）間を３つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）で接続してもよい。即ち、各ドレイン領域（Ｄｐ、Ｄｎ）を、それぞれＹ方向に延在するローカルインターコネクトＬＩＣ２により直接接続し、これらの間を出力部（ＯＵＴ２）と接続されるローカルインターコネクトＬＩＣ１と接続してもよい。   The drain regions (Dp, Dn) may be connected by three local interconnects (LIC1, LIC2). That is, each drain region (Dp, Dn) may be directly connected by the local interconnect LIC2 extending in the Y direction, and a portion between them may be connected to the local interconnect LIC1 connected to the output unit (OUT2).

また、図３３に示すように、インバータＩＮＶ２を構成するｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）と、インバータＩＮＶ１を構成するｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１）の共通のソース領域（Ｓｐ、ノードｎ１）は、ローカルインターコネクトＬＩＣ１と接続される。言い換えれば、インバータＩＮＶ２を構成するｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）のソース領域Ｓｐは、インバータＩＮＶ１を構成するｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１）のソース領域Ｓｐを兼ねており、この共通のソース領域Ｓｐは、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、ビアＶ０を介して電源電位（ＶＤＤ）が印加される配線Ｍ１（ＶＤＤ）と接続される。   As shown in FIG. 33, the common source region (Sp, node n1) of the p-channel FINFET (PFT2) forming the inverter INV2 and the p-channel FINFET (PFT1) forming the inverter INV1 is It is connected to the local interconnect LIC1. In other words, the source region Sp of the p-channel FINFET (PFT2) forming the inverter INV2 also serves as the source region Sp of the p-channel FINFET (PFT1) forming the inverter INV1, and this common source region Sp Are connected to the local interconnect LIC1. This local interconnect LIC1 is connected via a via V0 to a wiring M1 (VDD) to which a power supply potential (VDD) is applied.

また、インバータＩＮＶ２を構成するｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）と、インバータＩＮＶ１を構成するｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）の共通のソース領域（Ｓｎ、ノードｎ２）は、ローカルインターコネクトＬＩＣ１と接続される。言い換えれば、インバータＩＮＶ２を構成するｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）のソース領域Ｓｎは、インバータＩＮＶ１を構成するｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）のソース領域Ｓｎを兼ねており、この共通のソース領域Ｓｎは、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、ビアＶ０を介して接地電位（ＶＳＳ）と接続される配線Ｍ１（ＶＳＳ）と接続される（図３４も参照）。   The common source region (Sn, node n2) of the n-channel FINFET (NFT2) constituting the inverter INV2 and the n-channel FINFET (NFT1) constituting the inverter INV1 is connected to the local interconnect LIC1. . In other words, the source region Sn of the n-channel FINFET (NFT2) forming the inverter INV2 also serves as the source region Sn of the n-channel FINFET (NFT1) forming the inverter INV1, and the common source region Sn Are connected to the local interconnect LIC1. This local interconnect LIC1 is connected to a wiring M1 (VSS) connected to a ground potential (VSS) via a via V0 (see also FIG. 34).

このように、電源電位（ＶＤＤ）の供給用のローカルインターコネクトＬＩＣ１を、２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）で共用している。また、接地電位（ＶＳＳ）の供給用のローカルインターコネクトＬＩＣ１を、２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）で共用している。このようなレイアウトによれば、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。   As described above, the local interconnect LIC1 for supplying the power supply potential (VDD) is shared by the two p-channel FINFETs (PFT1 and PFT2). Further, the local interconnect LIC1 for supplying the ground potential (VSS) is shared by two n-channel FINFETs (NFT1 and NFT2). According to such a layout, the formation area (cell area) of the semiconductor device can be reduced. Further, high integration of a semiconductor element (FINFET) can be achieved.

また、図３３に示すように、インバータＩＮＶ１を構成するゲート電極ＧｐとＧｎの境界上には、ローカルインターコネクトＬＩＣ２が配置される。このローカルインターコネクトＬＩＣ２は、ビアＶ０を介して配線Ｍ１（ＩＮ１）と接続される（図３４も参照）。   Further, as shown in FIG. 33, a local interconnect LIC2 is arranged on the boundary between the gate electrodes Gp and Gn forming the inverter INV1. The local interconnect LIC2 is connected to the wiring M1 (IN1) via the via V0 (see also FIG. 34).

また、図３３に示すように、インバータＩＮＶ２を構成するゲート電極ＧｐとＧｎの境界上には、ローカルインターコネクトＬＩＣ２が配置される。このローカルインターコネクトＬＩＣ２は、ビアＶ０を介して配線Ｍ１（ＯＵＴ１、ＩＮ２）と接続される（図３４も参照）。   Further, as shown in FIG. 33, a local interconnect LIC2 is arranged on the boundary between the gate electrodes Gp and Gn forming the inverter INV2. The local interconnect LIC2 is connected to the wiring M1 (OUT1, IN2) via the via V0 (see also FIG. 34).

そして、図３３に示す単位セルの左側の領域においては、インバータＩＮＶ１を構成するＦＩＮＦＥＴ（ＰＦＴ１、ＮＦＴ１）が配置されている。インバータＩＮＶ１を構成するｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）のドレイン領域（Ｄｐ、Ｄｎ）間は、上記配線Ｍ１（ＯＵＴ１、ＩＮ２）により接続されている。この配線Ｍ１（ＯＵＴ１、ＩＮ２）は、略コの字状（略Ｕ字状）である。   In the left region of the unit cell shown in FIG. 33, FINFETs (PFT1, NFT1) constituting the inverter INV1 are arranged. The drain M1 (OUT1, IN2) is connected between the drain region (Dp, Dn) of the p-channel FINFET (PFT1) and the n-channel FINFET (NFT1) that constitute the inverter INV1. The wiring M1 (OUT1, IN2) is substantially U-shaped (substantially U-shaped).

具体的には、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１）のドレイン領域（Ｄｐ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、配線Ｍ１（ＯＵＴ１、ＩＮ２）と接続される。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）のドレイン領域（Ｄｎ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、上記配線Ｍ１（ＯＵＴ１、ＩＮ２）と接続される。そして、インバータＩＮＶ２を構成する２つのＦＩＮＦＥＴ（ＰＦＴ２、ＮＦＴ２）のゲート電極ＧｐとＧｎの境界上には、ローカルインターコネクトＬＩＣ２が配置される。このローカルインターコネクトＬＩＣ２は、ビアＶ０を介して上記配線Ｍ１（ＯＵＴ１、ＩＮ２）と接続される。   Specifically, the drain region (Dp) of the p-channel FINFET (PFT1) is drawn out by the local interconnect LIC1. The local interconnect LIC1 is connected to the wiring M1 (OUT1, IN2). The drain region (Dn) of the n-channel FINFET (NFT1) is drawn out by the local interconnect LIC1. The local interconnect LIC1 is connected to the wiring M1 (OUT1, IN2). Then, a local interconnect LIC2 is arranged on the boundary between the gate electrodes Gp and Gn of the two FINFETs (PFT2, NFT2) constituting the inverter INV2. This local interconnect LIC2 is connected to the wiring M1 (OUT1, IN2) via a via V0.

この配線Ｍ１（ＯＵＴ１、ＩＮ２）は、インバータＩＮＶ１の出力部であり、インバータＩＮＶ２の入力部である。また配線Ｍ１（ＩＮ１）は、インバータＩＮＶ１の入力部である。   The wiring M1 (OUT1, IN2) is an output section of the inverter INV1 and an input section of the inverter INV2. The wiring M1 (IN1) is an input section of the inverter INV1.

このように、本実施の形態の半導体装置によれば、インバータＩＮＶ１を構成する２つのＦＩＮＦＥＴ（ＰＦＴ、ＮＦＴ）をローカルインターコネクトＬＩＣとは異なる配線層（ここでは、配線Ｍ１の層）を利用して接続したので、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。   As described above, according to the semiconductor device of the present embodiment, the two FINFETs (PFT, NFT) constituting the inverter INV1 are formed using a wiring layer (here, the wiring M1 layer) different from the local interconnect LIC. Since the connection is made, the formation area (cell area) of the semiconductor device can be reduced. Further, high integration of a semiconductor element (FINFET) can be achieved.

なお、本実施の形態の半導体装置は、実施の形態１の場合と各部位（Ｆ、ＧＥ、ＤＧ、ＬＩＣ１、ＬＩＣ２、Ｍ１）の平面形状が異なるが、実施の形態１とほぼ同様の工程で形成することができる。   Note that the semiconductor device of the present embodiment differs from the case of the first embodiment in the planar shape of each part (F, GE, DG, LIC1, LIC2, M1). Can be formed.

（応用例１）
上記形態（図３３、図３５）の半導体装置においては、フィンＦをダミーゲートＤＧ（図３３、図３５においては、左から１本目のＤＧおよび４本目のＤＧ）の下部に延在させているが、図３７に示すようにゲート電極ＧＥとのみ交差するように配置してもよい。図３７は、本応用例の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。本応用例の半導体装置は、上記形態（図３３）の半導体装置とフィンＦの構成以外は同様であるため、その構成および製造方法の詳細な説明を省略する。 (Application Example 1)
In the semiconductor device of the above embodiment (FIGS. 33 and 35), the fin F extends below the dummy gate DG (the first DG and the fourth DG from the left in FIGS. 33 and 35). However, as shown in FIG. 37, they may be arranged so as to intersect only with the gate electrode GE. FIG. 37 is a plan view showing a layout of a gate electrode, a dummy gate, and a fin of the semiconductor device of this application example. The semiconductor device of this application example is the same as the semiconductor device of the above-described embodiment (FIG. 33) except for the configuration of the fins F, and a detailed description of the configuration and the manufacturing method is omitted.

本応用例の場合も、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。   Also in the case of this application example, the formation area (cell area) of the semiconductor device can be reduced. Further, high integration of a semiconductor element (FINFET) can be achieved.

（応用例２）
上記応用例１（図３７）の半導体装置においては、フィンＦをゲート電極ＧＥとのみ交差するように配置したが、フィンＦを単位セルの形成領域において、分断されることなく、Ｙ方向に連続して配置してもよい（図３８参照）。この場合、フィンＦは、２本のゲート電極ＧＥの両側に位置するダミーゲートＤＧのそれぞれの下部を通り隣のＹグリッドまで延在することとなる（例えば、図３８においては、左から１本目のＤＧ、４本目のＤＧおよび５本目のＤＧ）。図３８は、本応用例の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。図３９は、本応用例の半導体装置のレイアウトを示す平面図である。 (Application 2)
In the semiconductor device of Application Example 1 (FIG. 37), the fins F are arranged so as to intersect only with the gate electrodes GE. However, the fins F are continuous in the Y direction without being divided in the unit cell formation region. (See FIG. 38). In this case, the fins F extend to the adjacent Y grid through the lower portions of the dummy gates DG located on both sides of the two gate electrodes GE (for example, the first fin from the left in FIG. 38). , The fourth DG and the fifth DG). FIG. 38 is a plan view showing a layout of a gate electrode, a dummy gate, and a fin of the semiconductor device of this application example. FIG. 39 is a plan view showing a layout of the semiconductor device of this application example.

本応用例の場合、実施の形態３で説明した擬似トランジスタ（ダミートランジスタ）が形成される。例えば、図３９において、単位セルの上半分の領域に、ｐチャネル型の擬似トランジスタ（ＤＰＴ）が形成される。また、単位セルの下半分の領域に、ｎチャネル型の擬似トランジスタ（ＤＮＴ）が形成される。   In the case of this application example, the pseudo transistor (dummy transistor) described in Embodiment 3 is formed. For example, in FIG. 39, a p-channel type pseudo transistor (DPT) is formed in the upper half region of the unit cell. An n-channel pseudo transistor (DNT) is formed in the lower half region of the unit cell.

ここで、ｐチャネル型の擬似トランジスタ（ＤＰＴ）においては、電源電位（ＶＤＤ）と接続されるローカルインターコネクトＬＩＣ１とダミーゲートＤＧとの間をローカルインターコネクトＬＩＣ２２を介して接続することで、ダミーゲートＤＧの電位を電源電位（ＶＤＤ）に固定することができる。また、ｎチャネル型の擬似トランジスタ（ＤＮＴ）においては、接地電位（ＶＳＳ）と接続されるローカルインターコネクトＬＩＣ１とダミーゲートＤＧとの間をローカルインターコネクトＬＩＣ２２を介して接続することで、ダミーゲートＤＧの電位を接地電位（ＶＳＳ）に固定することができる。これにより、これらの擬似トランジスタ（ＤＰＴ、ＤＮＴ）は、オン状態となることはなく、回路動作への影響を回避することができる（図３９の左端参照）。   Here, in the p-channel type pseudo transistor (DPT), by connecting the local interconnect LIC1 connected to the power supply potential (VDD) and the dummy gate DG via the local interconnect LIC22, the dummy gate DG The potential can be fixed at the power supply potential (VDD). In the n-channel type pseudo transistor (DNT), the potential of the dummy gate DG is connected by connecting the local interconnect LIC1 connected to the ground potential (VSS) and the dummy gate DG via the local interconnect LIC22. Can be fixed to the ground potential (VSS). As a result, these pseudo transistors (DPT, DNT) are not turned on, and the influence on the circuit operation can be avoided (see the left end of FIG. 39).

また、図示は省略するが、図３９において、単位セルの右端の上半分の領域のｐチャネル型の擬似トランジスタ（ＤＰＴ）、単位セルの右端の下半分の領域のｎチャネル型の擬似トランジスタ（ＤＮＴ）についても、上記の場合と同様に、ダミーゲートＤＧの電位を電源電位（ＶＤＤ）または接地電位（ＶＳＳ）に固定することができる。   Although not shown in FIG. 39, in FIG. 39, a p-channel pseudo transistor (DPT) in the upper half area of the right end of the unit cell, and an n-channel pseudo transistor (DNT) in the lower half area of the right end of the unit cell Similarly, in the above case, the potential of the dummy gate DG can be fixed to the power supply potential (VDD) or the ground potential (VSS) as in the case described above.

また、図３９において、単位セルの右端から２番目のｐチャネル型の擬似トランジスタ（ＤＰＴ）については、その両側のフィンＦ中の不純物領域に電位差（ソース、ドレイン間の電位差）が生じないため、オン状態となることはなく、回路動作上の問題はない。同様に、図３９において、単位セルの右端から２番目のｎチャネル型の擬似トランジスタ（ＤＮＴ）については、その両側のフィンＦ中の不純物領域に電位差（ソース、ドレイン間の電位差）が生じないため、オン状態となることはなく、回路動作上の問題はない。   In FIG. 39, the potential difference (potential difference between the source and the drain) does not occur in the impurity region in the fin F on both sides of the second p-channel pseudo transistor (DPT) from the right end of the unit cell. There is no ON state, and there is no problem in circuit operation. Similarly, in FIG. 39, the second n-channel pseudo transistor (DNT) from the right end of the unit cell has no potential difference (potential difference between source and drain) in the impurity regions in the fins F on both sides thereof. , And there is no problem in circuit operation.

本応用例の場合も、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。   Also in the case of this application example, the formation area (cell area) of the semiconductor device can be reduced. Further, high integration of a semiconductor element (FINFET) can be achieved.

また、フィンＦをＹ方向に長く延在させることにより、歪み効果によりキャリアの移動度が向上する。また、これによりオン電流を大きくすることができる。   Further, by extending the fins F long in the Y direction, the mobility of carriers is improved due to a distortion effect. In addition, the ON current can be increased.

なお、本実施の形態の半導体装置は、実施の形態１の場合と各部位（Ｆ、ＧＥ、ＤＧ、ＬＩＣ１、ＬＩＣ２、Ｍ１）の平面形状が異なるが、実施の形態１とほぼ同様の工程で形成することができる。   Note that the semiconductor device of the present embodiment differs from the case of the first embodiment in the planar shape of each part (F, GE, DG, LIC1, LIC2, M1). Can be formed.

（実施の形態５）
実施の形態１においては、インバータの出力部に、略コの字状（略Ｕ字状）のローカルインターコネクトＬＩＣを用いたが、２入力ＮＡＮＤの出力部に、上記ローカルインターコネクトＬＩＣを適用してもよい。 (Embodiment 5)
In the first embodiment, an approximately U-shaped (substantially U-shaped) local interconnect LIC is used for the output unit of the inverter. However, the local interconnect LIC may be applied to the output unit of the two-input NAND. Good.

図４０は、本実施の形態の半導体装置の構成を示す平面図である。図４１は、本実施の形態の半導体装置の構成を示す断面図である。図４１の断面図は、例えば、図４０の平面図のＡ−Ａ断面部に対応する。図４２は、本実施の形態の半導体装置の構成を示す回路図である。   FIG. 40 is a plan view showing the configuration of the semiconductor device of the present embodiment. FIG. 41 is a cross-sectional view showing a configuration of the semiconductor device of the present embodiment. The cross-sectional view of FIG. 41 corresponds to, for example, the AA cross-sectional portion of the plan view of FIG. FIG. 42 is a circuit diagram showing a configuration of the semiconductor device of the present embodiment.

図４０の平面図には、２入力ＮＡＮＤを構成する２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）と２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）の各構成部位の平面レイアウトが示されている。本実施の形態においては、２入力ＮＡＮＤの形成領域を単位セルとして説明する。図４１の断面図は、２入力ＮＡＮＤを構成する２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）と２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）の断面を示す。２入力ＮＡＮＤにおいては、図４２に示すように、電源電位ＶＤＤと出力部ＯＵＴとの間に、２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）が並列に接続され、出力部ＯＵＴと接地電位ＶＳＳとの間に、２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）が直列に接続されている。そして一の対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）とのゲート電極が第１入力部ＩＮ１となり、他の対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）とのゲート電極が第２入力部ＩＮ２となる。   The plan view of FIG. 40 shows a plan layout of each component of two p-channel FINFETs (PFT1 and PFT2) and two n-channel FINFETs (NFT1 and NFT2) that constitute a two-input NAND. I have. In the present embodiment, a description will be given with a formation region of a two-input NAND as a unit cell. The cross-sectional view of FIG. 41 shows cross sections of two p-channel FINFETs (PFT1 and PFT2) and two n-channel FINFETs (NFT1 and NFT2) that constitute a two-input NAND. In the two-input NAND, as shown in FIG. 42, two p-channel FINFETs (PFT1, PFT2) are connected in parallel between the power supply potential VDD and the output section OUT, and the output section OUT and the ground potential VSS are connected. , Two n-channel FINFETs (NFT1, NFT2) are connected in series. The gate electrodes of one pair of the p-channel FINFET (PFT1) and the n-channel FINFET (NFT1) become the first input unit IN1, and the other pair of the p-channel FINFET (PFT2) and the n-channel FINFET (PFT2). The gate electrode with the FINFET (NFT2) becomes the second input unit IN2.

まず、図４０を参照しながら、本実施の形態の半導体装置の各構成部位の平面形状（上面からの平面視における形状、セルレイアウト）について説明する。   First, the planar shape (shape in plan view from above and cell layout) of each component of the semiconductor device of the present embodiment will be described with reference to FIG.

図４０に示すように、フィンＦの平面形状は、一定の幅（Ｘ方向の長さ）を有するライン状（Ｙ方向に長辺を有する矩形状）である。図４０においては、２本のフィンＦが、Ｘ方向に一定の間隔（ピッチ）を置いて配置されている。   As shown in FIG. 40, the planar shape of the fin F is a line shape (rectangular shape having a long side in the Y direction) having a constant width (length in the X direction). In FIG. 40, two fins F are arranged at a constant interval (pitch) in the X direction.

図４０に示すように、ゲート電極ＧＥの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。このように、ゲート電極ＧＥは、フィンＦと交差する方向に延在する。ここでは、フィンＦと交差する方向に延在するゲート電極ＧＥの他にダミーゲートＤＧが設けられている。ダミーゲートＤＧは、ゲート電極ＧＥと同様の構成である。即ち、ダミーゲートＤＧも、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。図４０においては、５本のゲート電極ＧＥおよびダミーゲートＤＧが、一定の間隔（Ｙ方向間隔、Ｙ方向の最小ピッチ、グリッド）を置いて配置されている。このようにダミーゲートＤＧを配置することで、パターンの規則性が確保され、製造ばらつきなどを低減することができる。   As shown in FIG. 40, the planar shape of the gate electrode GE is a linear shape (a rectangular shape having a long side in the X direction) having a constant width (length in the Y direction). Thus, the gate electrode GE extends in a direction intersecting with the fin F. Here, a dummy gate DG is provided in addition to the gate electrode GE extending in a direction intersecting with the fin F. The dummy gate DG has the same configuration as the gate electrode GE. That is, the dummy gate DG also has a line shape (a rectangular shape having a long side in the X direction) having a fixed width (length in the Y direction). In FIG. 40, five gate electrodes GE and dummy gates DG are arranged at fixed intervals (interval in Y direction, minimum pitch in Y direction, grid). By arranging the dummy gates DG in this manner, regularity of the pattern is ensured, and manufacturing variations and the like can be reduced.

ここで、ゲート電極ＧＥとダミーゲートＤＧとの間の領域（Ｙグリッド）を“ＹＧ”で示す。例えば、図４０においては、ＹグリッドＹＧ１〜ＹＧ４が、左から順に配置されている。   Here, a region (Y grid) between the gate electrode GE and the dummy gate DG is indicated by “YG”. For example, in FIG. 40, Y grids YG1 to YG4 are arranged in order from the left.

フィンＦと交差する方向に２本のゲート電極ＧＥ（Ｇｎ、Ｇｐ）が延在している。ゲート電極ＧＥは、一体的にＸ方向に延在する導電性膜よりなるが、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域においては、ｐ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｐとして示してある。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域においては、ｎ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｎとして示してある。このゲート電極ＧｐとＧｎにより、ゲート電極ＧＥが構成される。   Two gate electrodes GE (Gn, Gp) extend in a direction intersecting with the fin F. The gate electrode GE is formed of a conductive film integrally extending in the X direction. However, in a region where a p-channel FINFET (PFT) is formed, p-type impurities are introduced. It is shown as a gate electrode Gp. Further, since an n-type impurity is introduced in a region where an n-channel FINFET (NFT) is formed, such a region is shown as a gate electrode Gn. The gate electrodes GE and Gn form a gate electrode GE.

ここでは、上記Ｙ方向間隔（ＹグリッドのＹ方向の幅）が、単位セルのＹ方向の長さを決める基準となる。例えば、上記Ｙ方向間隔が０．０９μｍである場合、単位セルのＹ方向の長さは、０．０９×４＝０．３６μｍとなる。ここで、Ｘ方向の長さを０．７７μｍとした場合、図４０に示す単位セルのセル面積は、０．２７７２μｍ２となる。 Here, the Y-direction interval (the width of the Y grid in the Y direction) is a reference for determining the length of the unit cell in the Y direction. For example, when the distance in the Y direction is 0.09 μm, the length of the unit cell in the Y direction is 0.09 × 4 = 0.36 μm. Here, when the length in the X direction is 0.77 μm, the cell area of the unit cell shown in FIG. 40 is 0.2772 μm 2 .

ゲート電極ＧＥ（Ｇｐ）の両側のフィンＦ中にソース領域Ｓｐおよびドレイン領域Ｄｐが配置されている。また、ゲート電極ＧＥ（Ｇｎ）の両側のフィンＦ中にソース領域Ｓｎおよびドレイン領域Ｄｎが配置されている。なお、フィンＦとゲート電極ＧＥとは、ゲート絶縁膜（ＧＩ）を介して重なっている（図４１も参照）。より具体的には、ゲート絶縁膜（ＧＩ）は、フィンＦとゲート電極ＧＥとの重なり領域において、フィンＦの側面および表面に配置されている。   The source region Sp and the drain region Dp are arranged in the fins F on both sides of the gate electrode GE (Gp). Further, a source region Sn and a drain region Dn are arranged in the fins F on both sides of the gate electrode GE (Gn). Note that the fin F and the gate electrode GE overlap via the gate insulating film (GI) (see also FIG. 41). More specifically, the gate insulating film (GI) is disposed on the side surface and the surface of the fin F in the overlapping region between the fin F and the gate electrode GE.

図４０に示すように、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）の平面形状は、Ｘ方向に長辺を有する矩形状またはＹ方向に長辺を有する矩形状である。ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、層間絶縁膜（ＩＬ１）中に形成された溝に導電性膜を埋め込むことにより形成される。この溝を形成する際には、加工されたフォトレジスト膜をマスクとして用いる。このフォトレジスト膜を加工（露光）する際、Ｘ方向に長辺を有する矩形状のパターンと、Ｙ方向に長辺を有する矩形状のパターンを個別に転写する。このような加工によれば、微細なパターンであっても精度良く加工することが可能である。   As shown in FIG. 40, the planar shape of the local interconnect (LIC1, LIC2) is a rectangular shape having a long side in the X direction or a rectangular shape having a long side in the Y direction. The local interconnects (LIC1, LIC2) are formed by embedding a conductive film in a groove formed in the interlayer insulating film (IL1). In forming this groove, the processed photoresist film is used as a mask. When processing (exposing) the photoresist film, a rectangular pattern having a long side in the X direction and a rectangular pattern having a long side in the Y direction are individually transferred. According to such processing, it is possible to accurately process even a fine pattern.

２入力ＮＡＮＤを構成する一の対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）のドレイン領域（Ｄｐ、Ｄｎ）間は、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により接続されている。この対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）とは、単位セルの左端から３本目のゲート電極ＧＥを有する。   The drains (Dp, Dn) of a pair of p-channel FINFETs (PFT2) and n-channel FINFETs (NFT2) forming a two-input NAND are connected by local interconnects (LIC1, LIC2). . The pair of p-channel FINFETs (PFT2) and n-channel FINFETs (NFT2) have the third gate electrode GE from the left end of the unit cell.

ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）のドレイン領域（Ｄｐ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、出力部（ＯＵＴ）と接続されるローカルインターコネクトＬＩＣ１と接続される。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）のドレイン領域（Ｄｎ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、上記ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、上記出力部（ＯＵＴ）と接続されるローカルインターコネクトＬＩＣ１と接続される。このように、図４０においては、５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により、ドレイン領域（Ｄｐ、Ｄｎ）間が接続される。そして、この５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、略コの字状（略Ｕ字状）である。   The drain region (Dp) of the p-channel FINFET (PFT2) is drawn out by the local interconnect LIC1. The local interconnect LIC1 is connected to the local interconnect LIC1 connected to the output unit (OUT) via the local interconnect LIC2 that crosses the dummy gate DG. The drain region (Dn) of the n-channel FINFET (NFT2) is drawn out by the local interconnect LIC1. Then, the local interconnect LIC1 is connected to the local interconnect LIC1 connected to the output section (OUT) via the local interconnect LIC2 that traverses the dummy gate DG. Thus, in FIG. 40, the drain regions (Dp, Dn) are connected by the five local interconnects (LIC1, LIC2). The five local interconnects (LIC1, LIC2) are substantially U-shaped (substantially U-shaped).

また、図４０に示す、２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）の共通のソース領域（Ｓｐ、ノードｎ１）は、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、ビアＶ０を介して電源電位（ＶＤＤ）が印加される配線Ｍ１（ＶＤＤ）と接続される。２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）のそれぞれのドレイン領域Ｄｐは、それぞれローカルインターコネクトＬＩＣ１により引き出される。そして、この２つのローカルインターコネクトＬＩＣ１は、ビアＶ０を介して配線Ｍ１により接続される。   In addition, a common source region (Sp, node n1) of the two p-channel FINFETs (PFT1, PFT2) shown in FIG. 40 is connected to the local interconnect LIC1. This local interconnect LIC1 is connected via a via V0 to a wiring M1 (VDD) to which a power supply potential (VDD) is applied. The drain regions Dp of the two p-channel FINFETs (PFT1, PFT2) are respectively drawn out by the local interconnect LIC1. Then, the two local interconnects LIC1 are connected by a wiring M1 via a via V0.

また、図４０に示す、２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）のうち、左側のｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）のソース領域Ｓｎは、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、ビアＶ０を介して接地電位（ＶＳＳ）と接続される配線Ｍ１（ＶＳＳ）と接続される（図４１も参照）。なお、図４０および図４１に示す、２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）が共有する不純物領域（ソース、ドレイン領域）を“ＳＤｎ”と示す。   Further, the source region Sn of the left n-channel FINFET (NFT1) of the two n-channel FINFETs (NFT1 and NFT2) shown in FIG. 40 is connected to the local interconnect LIC1. The local interconnect LIC1 is connected to the wiring M1 (VSS) connected to the ground potential (VSS) via the via V0 (see also FIG. 41). Note that the impurity regions (source and drain regions) shared by the two n-channel FINFETs (NFT1 and NFT2) shown in FIGS. 40 and 41 are denoted by “SDn”.

このように、２入力ＮＡＮＤの出力部に、上記ローカルインターコネクトＬＩＣを適用した場合においても、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。   As described above, even when the local interconnect LIC is applied to the output unit of the two-input NAND, the formation area (cell area) of the semiconductor device can be reduced. Further, high integration of a semiconductor element (FINFET) can be achieved.

（応用例１）
上記形態（図４０）の半導体装置においては、フィンＦをダミーゲートＤＧ（図４０においては、左から１本目のＤＧおよび４本目のＤＧ）の下部に延在させているが、図４３に示すようにゲート電極ＧＥとのみ交差するように配置してもよい。図４３は、本応用例の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。本応用例の半導体装置は、上記形態（図４０）の半導体装置とフィンＦの構成以外は同様であるため、その構成および製造方法の詳細な説明を省略する。 (Application Example 1)
In the semiconductor device of the above embodiment (FIG. 40), the fin F extends below the dummy gate DG (the first DG and the fourth DG from the left in FIG. 40). May be arranged so as to intersect only with the gate electrode GE. FIG. 43 is a plan view showing a layout of a gate electrode, a dummy gate, and a fin of the semiconductor device of this application example. The semiconductor device of this application example is the same as the semiconductor device of the above-described embodiment (FIG. 40) except for the configuration of the fins F, and a detailed description of the configuration and the manufacturing method is omitted.

本応用例の場合も、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。   Also in the case of this application example, the formation area (cell area) of the semiconductor device can be reduced. Further, high integration of a semiconductor element (FINFET) can be achieved.

（応用例２）
上記応用例１（図４３）の半導体装置においては、フィンＦをゲート電極ＧＥとのみ交差するように配置したが、フィンＦを単位セルの形成領域において、分断されることなく、Ｙ方向に連続して配置してもよい（図４４参照）。この場合、フィンＦは、２本のゲート電極ＧＥの両側に位置するダミーゲートＤＧのそれぞれの下部を通り隣のＹグリッドまで延在することとなる（例えば、図４４においては、左から１本目のＤＧ、４本目のＤＧおよび５本目のＤＧ）。図４４は、本応用例の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。図４５は、本応用例の半導体装置のレイアウトを示す平面図である。 (Application 2)
In the semiconductor device of Application Example 1 (FIG. 43), the fins F are arranged so as to intersect only with the gate electrodes GE. However, the fins F are continuous in the Y direction without being divided in the unit cell formation region. (See FIG. 44). In this case, the fin F extends to the adjacent Y grid through the lower part of each of the dummy gates DG located on both sides of the two gate electrodes GE (for example, in FIG. 44, the first fin from the left). , The fourth DG and the fifth DG). FIG. 44 is a plan view showing a layout of a gate electrode, a dummy gate, and a fin of the semiconductor device of this application example. FIG. 45 is a plan view showing a layout of the semiconductor device of this application example.

本応用例の場合、実施の形態３で説明した擬似トランジスタ（ダミートランジスタ）が形成される。例えば、図４５において、単位セルの上半分の領域に、ｐチャネル型の擬似トランジスタ（ＤＰＴ）が形成される。また、単位セルの下半分の領域に、ｎチャネル型の擬似トランジスタ（ＤＮＴ）が形成される（図４４も参照）。   In the case of this application example, the pseudo transistor (dummy transistor) described in Embodiment 3 is formed. For example, in FIG. 45, a p-channel type pseudo transistor (DPT) is formed in the upper half region of the unit cell. Further, an n-channel type pseudo transistor (DNT) is formed in the lower half region of the unit cell (see also FIG. 44).

ここで、ｐチャネル型の擬似トランジスタ（ＤＰＴ）においては、電源電位（ＶＤＤ）と接続されるローカルインターコネクトＬＩＣ１とダミーゲートＤＧとの間をローカルインターコネクトＬＩＣ２２を介して接続することで、ダミーゲートＤＧの電位を電源電位（ＶＤＤ）に固定することができる。また、ｎチャネル型の擬似トランジスタ（ＤＮＴ）においては、接地電位（ＶＳＳ）と接続されるローカルインターコネクトＬＩＣ１とダミーゲートＤＧとの間をローカルインターコネクトＬＩＣ２２を介して接続することで、ダミーゲートＤＧの電位を接地電位（ＶＳＳ）に固定することができる。これにより、これらの擬似トランジスタ（ＤＰＴ、ＤＮＴ）は、オン状態となることはなく、回路動作への影響を回避することができる（図４５の左端参照）。   Here, in the p-channel type pseudo transistor (DPT), by connecting the local interconnect LIC1 connected to the power supply potential (VDD) and the dummy gate DG via the local interconnect LIC22, the dummy gate DG The potential can be fixed at the power supply potential (VDD). In the n-channel type pseudo transistor (DNT), the potential of the dummy gate DG is connected by connecting the local interconnect LIC1 connected to the ground potential (VSS) and the dummy gate DG via the local interconnect LIC22. Can be fixed to the ground potential (VSS). As a result, these pseudo transistors (DPT, DNT) are not turned on, and the influence on the circuit operation can be avoided (see the left end of FIG. 45).

また、図示は省略するが、図４５において、単位セルの右端の上半分の領域のｐチャネル型の擬似トランジスタ（ＤＰＴ）、単位セルの右端の下半分の領域のｎチャネル型の擬似トランジスタ（ＤＮＴ）についても、上記の場合と同様に、ダミーゲートＤＧの電位を電源電位（ＶＤＤ）または接地電位（ＶＳＳ）に固定することができる。   Although not shown in FIG. 45, in FIG. 45, a p-channel pseudo transistor (DPT) in the upper half area of the right end of the unit cell, and an n-channel pseudo transistor (DNT) in the lower half area of the right end of the unit cell Similarly, in the above case, the potential of the dummy gate DG can be fixed to the power supply potential (VDD) or the ground potential (VSS) as in the case described above.

また、図４５および図４４に示す、単位セルの右端から２番目のｐチャネル型の擬似トランジスタ（ＤＰＴ）については、その両側のフィンＦ中の不純物領域に電位差（ソース、ドレイン間の電位差）が生じないため、オン状態となることはなく、回路動作上の問題はない。同様に、図４５および図４４に示す、単位セルの右端から２番目のｎチャネル型の擬似トランジスタ（ＤＮＴ）については、その両側のフィンＦ中の不純物領域に電位差（ソース、ドレイン間の電位差）が生じないため、オン状態となることはなく、回路動作上の問題はない。   45 and 44, the potential difference (the potential difference between the source and the drain) is present in the impurity regions in the fins F on both sides of the second p-channel type pseudo transistor (DPT) from the right end of the unit cell. Since it does not occur, it does not turn on and there is no problem in circuit operation. Similarly, for the second n-channel pseudo transistor (DNT) from the right end of the unit cell shown in FIGS. 45 and 44, the potential difference (potential difference between source and drain) is caused in the impurity regions in the fins F on both sides thereof. Does not occur, there is no ON state, and there is no problem in circuit operation.

本応用例の場合も、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。   Also in the case of this application example, the formation area (cell area) of the semiconductor device can be reduced. Further, high integration of a semiconductor element (FINFET) can be achieved.

また、フィンＦをＹ方向に長く延在させることにより、歪み効果によりキャリアの移動度が向上する。また、これによりオン電流を大きくすることができる。   Further, by extending the fins F long in the Y direction, the mobility of carriers is improved due to a distortion effect. In addition, the ON current can be increased.

なお、本実施の形態の半導体装置は、実施の形態１の場合と各部位（Ｆ、ＧＥ、ＤＧ、ＬＩＣ１、ＬＩＣ２、Ｍ１）の平面形状が異なるが、実施の形態１とほぼ同様の工程で形成することができる。   Note that the semiconductor device of the present embodiment differs from the case of the first embodiment in the planar shape of each part (F, GE, DG, LIC1, LIC2, M1). Can be formed.

（実施の形態６）
実施の形態５においては、２入力ＮＡＮＤの出力部に、略コの字状（略Ｕ字状）のローカルインターコネクトＬＩＣを用いたが、２入力ＮＯＲの出力部に、上記ローカルインターコネクトＬＩＣを適用してもよい。 (Embodiment 6)
In the fifth embodiment, the substantially U-shaped (substantially U-shaped) local interconnect LIC is used for the output unit of the two-input NAND, but the local interconnect LIC is applied to the output unit of the two-input NOR. You may.

図４６は、本実施の形態の半導体装置の構成を示す平面図である。図４７は、本実施の形態の半導体装置の構成を示す断面図である。図４７の断面図は、例えば、図４６の平面図のＡ−Ａ断面部に対応する。図４８は、本実施の形態の半導体装置の構成を示す回路図である。   FIG. 46 is a plan view showing the configuration of the semiconductor device of the present embodiment. FIG. 47 is a cross-sectional view showing a configuration of the semiconductor device of the present embodiment. The cross-sectional view of FIG. 47 corresponds to, for example, the AA cross-sectional portion of the plan view of FIG. FIG. 48 is a circuit diagram showing a configuration of the semiconductor device of the present embodiment.

図４６の平面図には、２入力ＮＯＲを構成する２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）と２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）の各構成部位の平面レイアウトが示されている。本実施の形態においては、２入力ＮＯＲの形成領域を単位セルとして説明する。図４７の断面図は、２入力ＮＯＲを構成する２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）と２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）の断面を示す。２入力ＮＯＲにおいては、図４８に示すように、電源電位ＶＤＤと出力部ＯＵＴとの間に、２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２、ＰＦＴ１）が直列に接続され、接地電位ＶＳＳと出力部ＯＵＴとの間に、２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）が並列に接続されている。そして一の対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）とのゲート電極が第１入力部ＩＮ１となり、他の対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）とのゲート電極が第２入力部ＩＮ２となる。   The plan view of FIG. 46 shows a planar layout of each component of two p-channel FINFETs (PFT1 and PFT2) and two n-channel FINFETs (NFT1 and NFT2) that constitute the two-input NOR. I have. In the present embodiment, a description will be given assuming that a formation region of a two-input NOR is a unit cell. The cross-sectional view of FIG. 47 shows cross sections of two p-channel FINFETs (PFT1 and PFT2) and two n-channel FINFETs (NFT1 and NFT2) that constitute a two-input NOR. In the two-input NOR, as shown in FIG. 48, two p-channel FINFETs (PFT2, PFT1) are connected in series between the power supply potential VDD and the output section OUT, and the ground potential VSS and the output section OUT are connected. , Two n-channel FINFETs (NFT1, NFT2) are connected in parallel. The gate electrodes of one pair of the p-channel FINFET (PFT1) and the n-channel FINFET (NFT1) become the first input unit IN1, and the other pair of the p-channel FINFET (PFT2) and the n-channel FINFET (PFT2). The gate electrode with the FINFET (NFT2) becomes the second input unit IN2.

まず、図４６を参照しながら、本実施の形態の半導体装置の各構成部位の平面形状（上面からの平面視における形状、セルレイアウト）について説明する。   First, the planar shape (shape in plan view from above and cell layout) of each component of the semiconductor device of this embodiment will be described with reference to FIG.

図４６に示すように、フィンＦの平面形状は、一定の幅（Ｘ方向の長さ）を有するライン状（Ｙ方向に長辺を有する矩形状）である。図４６においては、２本のフィンＦが、Ｘ方向に一定の間隔（ピッチ）を置いて配置されている。   As shown in FIG. 46, the fin F has a planar shape having a constant width (length in the X direction) (rectangular shape having a long side in the Y direction). In FIG. 46, two fins F are arranged at a fixed interval (pitch) in the X direction.

図４６に示すように、ゲート電極ＧＥの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。このように、ゲート電極ＧＥは、フィンＦと交差する方向に延在する。ここでは、フィンＦと交差する方向に延在するゲート電極ＧＥの他にダミーゲートＤＧが設けられている。ダミーゲートＤＧは、ゲート電極ＧＥと同様の構成である。即ち、ダミーゲートＤＧも、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。図４６においては、５本のゲート電極ＧＥおよびダミーゲートＤＧが、一定の間隔（Ｙ方向間隔、Ｙ方向の最小ピッチ、グリッド）を置いて配置されている。このようにダミーゲートＤＧを配置することで、パターンの規則性が確保され、製造ばらつきなどを低減することができる。   As shown in FIG. 46, the planar shape of the gate electrode GE is a linear shape (a rectangular shape having a long side in the X direction) having a constant width (length in the Y direction). Thus, the gate electrode GE extends in a direction intersecting with the fin F. Here, a dummy gate DG is provided in addition to the gate electrode GE extending in a direction intersecting with the fin F. The dummy gate DG has the same configuration as the gate electrode GE. That is, the dummy gate DG also has a line shape (a rectangular shape having a long side in the X direction) having a fixed width (length in the Y direction). In FIG. 46, five gate electrodes GE and dummy gates DG are arranged at regular intervals (interval in Y direction, minimum pitch in Y direction, grid). By arranging the dummy gates DG in this manner, regularity of the pattern is ensured, and manufacturing variations and the like can be reduced.

ここで、ゲート電極ＧＥとダミーゲートＤＧとの間の領域（Ｙグリッド）を“ＹＧ”で示す。例えば、図４６においては、ＹグリッドＹＧ１〜ＹＧ４が、左から順に配置されている。   Here, a region (Y grid) between the gate electrode GE and the dummy gate DG is indicated by “YG”. For example, in FIG. 46, Y grids YG1 to YG4 are arranged in order from the left.

フィンＦと交差する方向に２本のゲート電極ＧＥ（Ｇｎ、Ｇｐ）が延在している。ゲート電極ＧＥは、一体的にＸ方向に延在する導電性膜よりなるが、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域においては、ｐ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｐとして示してある。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域においては、ｎ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｎとして示してある。このゲート電極ＧｐとＧｎにより、ゲート電極ＧＥが構成される。   Two gate electrodes GE (Gn, Gp) extend in a direction intersecting with the fin F. The gate electrode GE is formed of a conductive film integrally extending in the X direction. However, in a region where a p-channel FINFET (PFT) is formed, p-type impurities are introduced. It is shown as a gate electrode Gp. Further, since an n-type impurity is introduced in a region where an n-channel FINFET (NFT) is formed, such a region is shown as a gate electrode Gn. The gate electrodes GE and Gn form a gate electrode GE.

ここでは、上記Ｙ方向間隔（ＹグリッドのＹ方向の幅）が、単位セルのＹ方向の長さを決める基準となる。例えば、上記Ｙ方向間隔が０．０９μｍである場合、単位セルのＹ方向の長さは、０．０９×４＝０．３６μｍとなる。ここで、Ｘ方向の長さを０．７７μｍとした場合、図４６に示す単位セルのセル面積は、０．２７７２μｍ２となる。 Here, the Y-direction interval (the width of the Y grid in the Y direction) is a reference for determining the length of the unit cell in the Y direction. For example, when the distance in the Y direction is 0.09 μm, the length of the unit cell in the Y direction is 0.09 × 4 = 0.36 μm. Here, when the length in the X direction is 0.77 μm, the cell area of the unit cell shown in FIG. 46 is 0.2772 μm 2 .

ゲート電極ＧＥ（Ｇｐ）の両側のフィンＦ中にソース領域Ｓｐおよびドレイン領域Ｄｐが配置されている。また、ゲート電極ＧＥ（Ｇｎ）の両側のフィンＦ中にソース領域Ｓｎおよびドレイン領域Ｄｎが配置されている。なお、フィンＦとゲート電極ＧＥとは、ゲート絶縁膜（ＧＩ）を介して重なっている（図４７も参照）。より具体的には、ゲート絶縁膜（ＧＩ）は、フィンＦとゲート電極ＧＥとの重なり領域において、フィンＦの側面および表面に配置されている。   The source region Sp and the drain region Dp are arranged in the fins F on both sides of the gate electrode GE (Gp). Further, a source region Sn and a drain region Dn are arranged in the fins F on both sides of the gate electrode GE (Gn). Note that the fin F and the gate electrode GE overlap via a gate insulating film (GI) (see also FIG. 47). More specifically, the gate insulating film (GI) is disposed on the side surface and the surface of the fin F in the overlapping region between the fin F and the gate electrode GE.

図４６に示すように、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）の平面形状は、Ｘ方向に長辺を有する矩形状またはＹ方向に長辺を有する矩形状である。ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、層間絶縁膜（ＩＬ１）中に形成された溝に導電性膜を埋め込むことにより形成される。この溝を形成する際には、加工されたフォトレジスト膜をマスクとして用いる。このフォトレジスト膜を加工（露光）する際、Ｘ方向に長辺を有する矩形状のパターンと、Ｙ方向に長辺を有する矩形状のパターンを個別に転写する。このような加工によれば、微細なパターンであっても精度良く加工することが可能である。   As shown in FIG. 46, the planar shape of the local interconnect (LIC1, LIC2) is a rectangular shape having a long side in the X direction or a rectangular shape having a long side in the Y direction. The local interconnects (LIC1, LIC2) are formed by embedding a conductive film in a groove formed in the interlayer insulating film (IL1). In forming this groove, the processed photoresist film is used as a mask. When processing (exposing) the photoresist film, a rectangular pattern having a long side in the X direction and a rectangular pattern having a long side in the Y direction are individually transferred. According to such processing, it is possible to accurately process even a fine pattern.

２入力ＮＯＲを構成する一の対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）のドレイン領域（Ｄｐ、Ｄｎ）間は、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により接続されている。この対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）とは、単位セルの左端から３本目のゲート電極ＧＥを有する。   The drains (Dp, Dn) of a pair of p-channel FINFETs (PFT2) and n-channel FINFETs (NFT2) forming a two-input NOR are connected by local interconnects (LIC1, LIC2). . The pair of p-channel FINFETs (PFT2) and n-channel FINFETs (NFT2) have the third gate electrode GE from the left end of the unit cell.

ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）のドレイン領域（Ｄｐ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、出力部（ＯＵＴ）と接続されるローカルインターコネクトＬＩＣ１と接続される。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）のドレイン領域（Ｄｎ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、上記ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、上記出力部（ＯＵＴ）と接続されるローカルインターコネクトＬＩＣ１と接続される。このように、図４６においては、５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により、ドレイン領域（Ｄｐ、Ｄｎ）間が接続される。そして、この５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、略コの字状（略Ｕ字状）である。   The drain region (Dp) of the p-channel FINFET (PFT2) is drawn out by the local interconnect LIC1. The local interconnect LIC1 is connected to the local interconnect LIC1 connected to the output unit (OUT) via the local interconnect LIC2 that crosses the dummy gate DG. The drain region (Dn) of the n-channel FINFET (NFT2) is drawn out by the local interconnect LIC1. Then, the local interconnect LIC1 is connected to the local interconnect LIC1 connected to the output section (OUT) via the local interconnect LIC2 that traverses the dummy gate DG. Thus, in FIG. 46, the drain regions (Dp, Dn) are connected by the five local interconnects (LIC1, LIC2). The five local interconnects (LIC1, LIC2) are substantially U-shaped (substantially U-shaped).

また、図４６に示す、２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）の共通のソース領域Ｓｎ（ノードｎ２）は、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、ビアＶ０を介して接地電位（ＶＳＳ）が印加される配線Ｍ１（ＶＳＳ）と接続される。２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）のそれぞれのドレイン領域Ｄｐは、それぞれローカルインターコネクトＬＩＣ１により引き出される。そして、２つのローカルインターコネクトＬＩＣ１は、ビアＶ０を介して配線Ｍ１により接続される。   The common source region Sn (node n2) of the two n-channel FINFETs (NFT1, NFT2) shown in FIG. 46 is connected to the local interconnect LIC1. This local interconnect LIC1 is connected via a via V0 to a wiring M1 (VSS) to which a ground potential (VSS) is applied. The drain regions Dp of the two n-channel FINFETs (NFT1 and NFT2) are respectively drawn out by the local interconnect LIC1. Then, the two local interconnects LIC1 are connected by the wiring M1 via the via V0.

また、図４６に示す、２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）のうち、左側のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）のソース領域Ｓｎは、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、ビアＶ０を介して電源電位（ＶＤＤ）と接続される配線Ｍ１（ＶＤＤ）と接続される（図４７も参照）。なお、図４６および図４７に示す、２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）が共有する不純物領域（ソース、ドレイン領域）を“ＳＤｐ”と示す。   Further, the source region Sn of the left p-channel FINFET (PFT) of the two p-channel FINFETs (PFT1 and PFT2) shown in FIG. 46 is connected to the local interconnect LIC1. This local interconnect LIC1 is connected to a wiring M1 (VDD) connected to a power supply potential (VDD) via a via V0 (see also FIG. 47). The impurity regions (source and drain regions) shared by the two p-channel FINFETs (PFT1 and PFT2) shown in FIGS. 46 and 47 are denoted by “SDp”.

このように、２入力ＮＯＲの出力部に、上記ローカルインターコネクトＬＩＣを適用した場合においても、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。   As described above, even when the local interconnect LIC is applied to the output unit of the two-input NOR, the formation area (cell area) of the semiconductor device can be reduced. Further, high integration of a semiconductor element (FINFET) can be achieved.

（応用例１）
上記形態（図４６）の半導体装置においては、フィンＦをダミーゲートＤＧ（図４６においては、左から１本目のＤＧおよび４本目のＤＧ）の下部に延在させているが、実施の形態５の応用例１（図４３）と同様に、ゲート電極ＧＥとのみ交差するように配置してもよい。本応用例の半導体装置は、上記形態（図４６）の半導体装置とフィンＦの構成以外は同様であるため、その構成および製造方法の詳細な説明を省略する。 (Application Example 1)
In the semiconductor device of the above embodiment (FIG. 46), the fin F extends below the dummy gate DG (the first DG and the fourth DG from the left in FIG. 46). Similarly to the first application example (FIG. 43), they may be arranged so as to intersect only with the gate electrode GE. The semiconductor device of this application example is the same as the semiconductor device of the above embodiment (FIG. 46) except for the configuration of the fins F, and a detailed description of the configuration and the manufacturing method is omitted.

本応用例の場合も、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。   Also in the case of this application example, the formation area (cell area) of the semiconductor device can be reduced. Further, high integration of a semiconductor element (FINFET) can be achieved.

（応用例２）
上記応用例１の半導体装置においては、フィンＦをゲート電極ＧＥとのみ交差するように配置したが（図４３参照）、フィンＦを単位セルの形成領域において、分断されることなく、Ｙ方向に連続して配置してもよい（図４９参照）。この場合、フィンＦは、２本のゲート電極ＧＥの両側に位置するダミーゲートＤＧのそれぞれの下部を通り隣のＹグリッドまで延在することとなる（例えば、（図４９においては、左から１本目のＤＧ、４本目のＤＧおよび５本目のＤＧ）。図４９は、本応用例の半導体装置のレイアウトを示す平面図である。 (Application 2)
In the semiconductor device of Application Example 1, the fins F are arranged so as to intersect only with the gate electrodes GE (see FIG. 43). However, the fins F are not divided in the unit cell formation region in the Y direction. They may be arranged continuously (see FIG. 49). In this case, the fin F extends to the adjacent Y grid through the lower part of each of the dummy gates DG located on both sides of the two gate electrodes GE (for example, (in FIG. 49, 1 fin from the left). (The fourth DG, the fourth DG, and the fifth DG.) Fig. 49 is a plan view showing a layout of a semiconductor device of this application example.

本応用例の場合、実施の形態３で説明した擬似トランジスタ（ダミートランジスタ）が形成される。例えば、図４９において、単位セルの左端の上半分の領域に、ｐチャネル型の擬似トランジスタ（ＤＰＴ）が形成される。また、単位セルの左端の下半分の領域に、ｎチャネル型の擬似トランジスタ（ＤＮＴ）が形成される。   In the case of this application example, the pseudo transistor (dummy transistor) described in Embodiment 3 is formed. For example, in FIG. 49, a p-channel type pseudo transistor (DPT) is formed in the upper half region of the left end of the unit cell. Further, an n-channel type pseudo transistor (DNT) is formed in a lower half region of the left end of the unit cell.

本応用例の場合も、実施の形態５の応用例２の場合と同様に、擬似トランジスタのダミーゲートＤＧの電位を電源電位（ＶＤＤ）または接地電位（ＶＳＳ）に固定する（図４４参照）。   Also in the case of this application example, the potential of the dummy gate DG of the pseudo transistor is fixed to the power supply potential (VDD) or the ground potential (VSS) as in the case of the application example 2 of the fifth embodiment (see FIG. 44).

即ち、ｐチャネル型の擬似トランジスタ（ＤＰＴ）においては、電源電位（ＶＤＤ）と接続されるローカルインターコネクトＬＩＣ１とダミーゲートＤＧとの間をローカルインターコネクトＬＩＣ２２を介して接続することで、ダミーゲートＤＧの電位を電源電位（ＶＤＤ）に固定することができる。また、ｎチャネル型の擬似トランジスタ（ＤＮＴ）においては、接地電位（ＶＳＳ）と接続されるローカルインターコネクトＬＩＣ１とダミーゲートＤＧとの間をローカルインターコネクトＬＩＣ２２を介して接続することで、ダミーゲートＤＧの電位を接地電位（ＶＳＳ）に固定することができる。これにより、これらの擬似トランジスタ（ＤＰＴ、ＤＮＴ）は、オン状態となることはなく、回路動作への影響を回避することができる（図４９の左端参照）。   That is, in the p-channel type pseudo transistor (DPT), the potential of the dummy gate DG is connected by connecting the local interconnect LIC1 connected to the power supply potential (VDD) and the dummy gate DG via the local interconnect LIC22. Can be fixed to the power supply potential (VDD). In the n-channel type pseudo transistor (DNT), the potential of the dummy gate DG is connected by connecting the local interconnect LIC1 connected to the ground potential (VSS) and the dummy gate DG via the local interconnect LIC22. Can be fixed to the ground potential (VSS). As a result, these pseudo transistors (DPT, DNT) are not turned on, and the influence on the circuit operation can be avoided (see the left end of FIG. 49).

また、図示は省略するが、図４９において、単位セルの右端の上半分の領域のｐチャネル型の擬似トランジスタ（ＤＰＴ）、単位セルの右端の下半分の領域のｎチャネル型の擬似トランジスタ（ＤＮＴ）についても、上記の場合と同様に、ダミーゲートＤＧの電位を電源電位（ＶＤＤ）または接地電位（ＶＳＳ）に固定することができる。   Although not shown in FIG. 49, in FIG. 49, a p-channel pseudo transistor (DPT) in the upper half area of the right end of the unit cell, and an n-channel pseudo transistor (DNT) in the lower half area of the right end of the unit cell Similarly, in the above case, the potential of the dummy gate DG can be fixed to the power supply potential (VDD) or the ground potential (VSS) as in the case described above.

また、図４９に示す、単位セルの右端から２番目のｐチャネル型の擬似トランジスタ（ＤＰＴ）については、その両側のフィンＦ中の不純物領域に電位差（ソース、ドレイン間の電位差）が生じないため、オン状態となることはなく、回路動作上の問題はない。同様に、図４９に示す、単位セルの右端から２番目のｎチャネル型の擬似トランジスタ（ＤＮＴ）については、その両側のフィンＦ中の不純物領域に電位差（ソース、ドレイン間の電位差）が生じないため、オン状態となることはなく、回路動作上の問題はない。   Further, the potential difference (potential difference between the source and the drain) does not occur in the impurity regions in the fins F on both sides of the second p-channel type pseudo transistor (DPT) from the right end of the unit cell shown in FIG. , And there is no problem in circuit operation. Similarly, for the second n-channel pseudo transistor (DNT) from the right end of the unit cell shown in FIG. 49, no potential difference (potential difference between source and drain) occurs in the impurity regions in fins F on both sides thereof. Therefore, it is not turned on, and there is no problem in circuit operation.

本応用例の場合も、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。   Also in the case of this application example, the formation area (cell area) of the semiconductor device can be reduced. Further, high integration of a semiconductor element (FINFET) can be achieved.

また、フィンＦをＹ方向に長く延在させることにより、歪み効果によりキャリアの移動度が向上する。また、これによりオン電流を大きくすることができる。   Further, by extending the fins F long in the Y direction, the mobility of carriers is improved due to a distortion effect. In addition, the ON current can be increased.

なお、本実施の形態の半導体装置は、実施の形態１の場合と各部位（Ｆ、ＧＥ、ＤＧ、ＬＩＣ１、ＬＩＣ２、Ｍ１）の平面形状が異なるが、実施の形態１とほぼ同様の工程で形成することができる。   Note that the semiconductor device of the present embodiment differs from the case of the first embodiment in the planar shape of each part (F, GE, DG, LIC1, LIC2, M1). Can be formed.

（実施の形態７）
実施の形態５においては、２入力ＮＡＮＤの出力部に、略コの字状（略Ｕ字状）のローカルインターコネクトＬＩＣを用いたが、４入力ＮＡＮＤの出力部に、上記ローカルインターコネクトＬＩＣを適用してもよい。 (Embodiment 7)
In the fifth embodiment, a substantially U-shaped (substantially U-shaped) local interconnect LIC is used for an output unit of a two-input NAND, but the local interconnect LIC is applied to an output unit of a four-input NAND. You may.

図５０は、本実施の形態の半導体装置の構成を示す平面図である。図５１は、本実施の形態の半導体装置の構成を示す断面図である。図５１の断面図は、例えば、図５０の平面図のＡ−Ａ断面部に対応する。図５２は、本実施の形態の半導体装置の構成を示す回路図である。   FIG. 50 is a plan view showing a configuration of the semiconductor device of the present embodiment. FIG. 51 is a cross-sectional view showing a configuration of the semiconductor device of the present embodiment. The cross-sectional view of FIG. 51 corresponds to, for example, an AA cross-sectional portion of the plan view of FIG. FIG. 52 is a circuit diagram showing a configuration of the semiconductor device of the present embodiment.

図５０の平面図には、４入力ＮＡＮＤを構成する４つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１〜ＰＦＴ４）と４つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１〜ＮＦＴ４）の各構成部位の平面レイアウトが示されている。本実施の形態においては、４入力ＮＡＮＤの形成領域を単位セルとして説明する。図５１の断面図は、４入力ＮＡＮＤを構成する４つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１〜ＰＦＴ４）と４つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１〜ＮＦＴ４）の断面を示す。４入力ＮＡＮＤにおいては、図５２に示すように、電源電位ＶＤＤと出力部ＯＵＴとの間に、４つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１〜ＰＦＴ４）が並列に接続され、接地電位ＶＳＳと出力部ＯＵＴとの間に、４つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１〜ＮＦＴ４）が直列に接続されている。そして、対をなすｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）とのゲート電極が入力部（ＩＮ１）となり、対をなすｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）とのゲート電極が入力部（ＩＮ２）となる。同様に、対をなすｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ３）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ３）とのゲート電極が入力部（ＩＮ３）となり、対をなすｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ４）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ４）とのゲート電極が入力部（ＩＮ４）となる。   The plan view of FIG. 50 shows a plan layout of each component of four p-channel FINFETs (PFT1 to PFT4) and four n-channel FINFETs (NFT1 to NFT4) that constitute a 4-input NAND. I have. In the present embodiment, a description will be given assuming that a formation region of a 4-input NAND is a unit cell. The cross-sectional view of FIG. 51 shows a cross section of four p-channel FINFETs (PFT1 to PFT4) and four n-channel FINFETs (NFT1 to NFT4) that constitute a 4-input NAND. In the 4-input NAND, as shown in FIG. 52, four p-channel FINFETs (PFT1 to PFT4) are connected in parallel between the power supply potential VDD and the output section OUT, and the ground potential VSS and the output section OUT are connected. , Four n-channel FINFETs (NFT1 to NFT4) are connected in series. The gate electrodes of the paired p-channel FINFET (PFT1) and the n-channel FINFET (NFT1) become the input unit (IN1), and the paired p-channel FINFET (PFT2) and n-channel type FINFET (PFT2). The gate electrode with the FINFET (NFT2) becomes the input section (IN2). Similarly, the gate electrodes of a pair of a p-channel FINFET (PFT3) and an n-channel FINFET (NFT3) serve as an input unit (IN3), and a pair of a p-channel FINFET (PFT4) and an n-channel FINFET The gate electrode with the FINFET (NFT4) becomes the input unit (IN4).

図５０を参照しながら、本実施の形態の半導体装置の各構成部位の平面形状（上面からの平面視における形状、セルレイアウト）について説明する。   With reference to FIG. 50, a planar shape (a shape in plan view from above and a cell layout) of each component of the semiconductor device of the present embodiment will be described.

図５０に示すように、フィンＦの平面形状は、一定の幅（Ｘ方向の長さ）を有するライン状（Ｙ方向に長辺を有する矩形状）である。図５０においては、２本のフィンＦが、Ｘ方向に一定の間隔（ピッチ）を置いて配置されている。   As shown in FIG. 50, the planar shape of the fin F is a linear shape (a rectangular shape having a long side in the Y direction) having a constant width (length in the X direction). In FIG. 50, two fins F are arranged at a fixed interval (pitch) in the X direction.

図５０に示すように、ゲート電極ＧＥの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。このように、ゲート電極ＧＥは、フィンＦと交差する方向に延在する。ここでは、フィンＦと交差する方向に延在するゲート電極ＧＥの他にダミーゲートＤＧが設けられている。ダミーゲートＤＧは、ゲート電極ＧＥと同様の構成である。即ち、ダミーゲートＤＧも、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。図５０においては、７本のゲート電極ＧＥおよびダミーゲートＤＧが、一定の間隔（Ｙ方向間隔、Ｙ方向の最小ピッチ、グリッド）を置いて配置されている。このようにダミーゲートＤＧを配置することで、パターンの規則性が確保され、製造ばらつきなどを低減することができる。   As shown in FIG. 50, the planar shape of the gate electrode GE is a linear shape (a rectangular shape having a long side in the X direction) having a constant width (length in the Y direction). Thus, the gate electrode GE extends in a direction intersecting with the fin F. Here, a dummy gate DG is provided in addition to the gate electrode GE extending in a direction intersecting with the fin F. The dummy gate DG has the same configuration as the gate electrode GE. That is, the dummy gate DG also has a line shape (a rectangular shape having a long side in the X direction) having a fixed width (length in the Y direction). In FIG. 50, seven gate electrodes GE and dummy gates DG are arranged at regular intervals (interval in Y direction, minimum pitch in Y direction, grid). By arranging the dummy gates DG in this manner, regularity of the pattern is ensured, and manufacturing variations and the like can be reduced.

ここで、ゲート電極ＧＥとダミーゲートＤＧとの間の領域（Ｙグリッド）を“ＹＧ”で示す。例えば、図５０においては、ＹグリッドＹＧ１〜ＹＧ６が、左から順に配置されている。   Here, a region (Y grid) between the gate electrode GE and the dummy gate DG is indicated by “YG”. For example, in FIG. 50, Y grids YG1 to YG6 are arranged in order from the left.

フィンＦと交差する方向に４本のゲート電極ＧＥ（Ｇｎ、Ｇｐ）が延在している。ゲート電極ＧＥは、一体的にＸ方向に延在する導電性膜よりなるが、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域においては、ｐ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｐとして示してある。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域においては、ｎ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｎとして示してある。このゲート電極ＧｐとＧｎにより、ゲート電極ＧＥが構成される。   Four gate electrodes GE (Gn, Gp) extend in a direction intersecting with the fins F. The gate electrode GE is formed of a conductive film integrally extending in the X direction. However, in a region where a p-channel FINFET (PFT) is formed, p-type impurities are introduced. It is shown as a gate electrode Gp. Further, since an n-type impurity is introduced in a region where an n-channel FINFET (NFT) is formed, such a region is shown as a gate electrode Gn. The gate electrodes GE and Gn form a gate electrode GE.

ここでは、上記Ｙ方向間隔（ＹグリッドのＹ方向の幅）が、単位セルのＹ方向の長さを決める基準となる。例えば、上記Ｙ方向間隔が０．０９μｍである場合、単位セルのＹ方向の長さは、０．０９×６＝０．５４μｍとなる。ここで、Ｘ方向の長さを０．７７μｍとした場合、図５０に示す単位セルのセル面積は、０．４１５８μｍ２となる。 Here, the Y-direction interval (the width of the Y grid in the Y direction) is a reference for determining the length of the unit cell in the Y direction. For example, when the interval in the Y direction is 0.09 μm, the length of the unit cell in the Y direction is 0.09 × 6 = 0.54 μm. Here, when the length in the X direction is 0.77 μm, the cell area of the unit cell shown in FIG. 50 is 0.4158 μm 2 .

ゲート電極ＧＥ（Ｇｐ）の両側のフィンＦ中にソース領域Ｓｐおよびドレイン領域Ｄｐが配置されている。また、ゲート電極ＧＥ（Ｇｎ）の両側のフィンＦ中にソース領域Ｓｎおよびドレイン領域Ｄｎが配置されている。なお、フィンＦとゲート電極ＧＥとは、ゲート絶縁膜（ＧＩ）を介して重なっている（図５１も参照）。より具体的には、ゲート絶縁膜（ＧＩ）は、フィンＦとゲート電極ＧＥとの重なり領域において、フィンＦの側面および表面に配置されている。   The source region Sp and the drain region Dp are arranged in the fins F on both sides of the gate electrode GE (Gp). Further, a source region Sn and a drain region Dn are arranged in the fins F on both sides of the gate electrode GE (Gn). Note that the fin F and the gate electrode GE overlap via a gate insulating film (GI) (see also FIG. 51). More specifically, the gate insulating film (GI) is disposed on the side surface and the surface of the fin F in the overlapping region between the fin F and the gate electrode GE.

図５０に示すように、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）の平面形状は、Ｘ方向に長辺を有する矩形状またはＹ方向に長辺を有する矩形状である。ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、層間絶縁膜（ＩＬ１）中に形成された溝に導電性膜を埋め込むことにより形成される。この溝を形成する際には、加工されたフォトレジスト膜をマスクとして用いる。このフォトレジスト膜を加工（露光）する際、Ｘ方向に長辺を有する矩形状のパターンと、Ｙ方向に長辺を有する矩形状のパターンを個別に転写する。このような加工によれば、微細なパターンであっても精度良く加工することが可能である。   As shown in FIG. 50, the planar shape of the local interconnect (LIC1, LIC2) is a rectangular shape having a long side in the X direction or a rectangular shape having a long side in the Y direction. The local interconnects (LIC1, LIC2) are formed by embedding a conductive film in a groove formed in the interlayer insulating film (IL1). In forming this groove, the processed photoresist film is used as a mask. When processing (exposing) the photoresist film, a rectangular pattern having a long side in the X direction and a rectangular pattern having a long side in the Y direction are individually transferred. According to such processing, it is possible to accurately process even a fine pattern.

４入力ＮＡＮＤを構成する一の対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ４）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ４）のドレイン領域（Ｄｐ、Ｄｎ）間は、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により接続されている。この対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ４）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ４）とは、単位セルの左端から５本目のゲート電極ＧＥを有する。   The drains (Dp, Dn) of a pair of p-channel FINFETs (PFT4) and n-channel FINFETs (NFT4) forming a 4-input NAND are connected by local interconnects (LIC1, LIC2). . The pair of p-channel FINFETs (PFT4) and the n-channel FINFETs (NFT4) have the fifth gate electrode GE from the left end of the unit cell.

ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ４）のドレイン領域（Ｄｐ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、出力部（ＯＵＴ）と接続されるローカルインターコネクトＬＩＣ１と接続される。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ４）のドレイン領域（Ｄｎ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、上記ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、上記出力部（ＯＵＴ）と接続されるローカルインターコネクトＬＩＣ１と接続される。このように、図５０においては、５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により、ドレイン領域（Ｄｐ、Ｄｎ）間が接続される。そして、この５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、略コの字状（略Ｕ字状）である。   The drain region (Dp) of the p-channel FINFET (PFT4) is drawn out by the local interconnect LIC1. The local interconnect LIC1 is connected to the local interconnect LIC1 connected to the output unit (OUT) via the local interconnect LIC2 that crosses the dummy gate DG. The drain region (Dn) of the n-channel FINFET (NFT4) is drawn out by the local interconnect LIC1. Then, the local interconnect LIC1 is connected to the local interconnect LIC1 connected to the output section (OUT) via the local interconnect LIC2 that traverses the dummy gate DG. Thus, in FIG. 50, the drain regions (Dp, Dn) are connected by the five local interconnects (LIC1, LIC2). The five local interconnects (LIC1, LIC2) are substantially U-shaped (substantially U-shaped).

また、図５０に示す、４つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１〜ＰＦＴ４）の共通のソース領域Ｓｐは、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、ビアＶ０を介して電源電位（ＶＤＤ）が印加される配線Ｍ１（ＶＤＤ）と接続される。４つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１〜ＰＦＴ４）のそれぞれのドレイン領域Ｄｐは、それぞれローカルインターコネクトＬＩＣ１により引き出される。そして、３つのローカルインターコネクトＬＩＣ１は、ビアＶ０を介して配線Ｍ１により接続される。   In addition, a common source region Sp of the four p-channel FINFETs (PFT1 to PFT4) shown in FIG. 50 is connected to the local interconnect LIC1. This local interconnect LIC1 is connected via a via V0 to a wiring M1 (VDD) to which a power supply potential (VDD) is applied. The drain regions Dp of the four p-channel FINFETs (PFT1 to PFT4) are respectively drawn out by the local interconnect LIC1. Then, the three local interconnects LIC1 are connected by the wiring M1 via the via V0.

また、図５０に示す、４つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１〜ＮＦＴ４）のうち、左端のｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）のソース領域Ｓｎは、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、ビアＶ０を介して接地電位（ＶＳＳ）と接続される配線Ｍ１（ＶＳＳ）と接続される（図５１も参照）。なお、図５０および図５１に示す、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の共通のソース、ドレイン領域を“ＳＤｎ”と示す。   In addition, the source region Sn of the leftmost n-channel FINFET (NFT1) among the four n-channel FINFETs (NFT1 to NFT4) illustrated in FIG. 50 is connected to the local interconnect LIC1. This local interconnect LIC1 is connected to a wiring M1 (VSS) connected to a ground potential (VSS) via a via V0 (see also FIG. 51). The common source and drain regions of the n-channel FINFET (NFT) shown in FIGS. 50 and 51 are denoted by “SDn”.

このように、４入力ＮＡＮＤの出力部に、上記ローカルインターコネクトＬＩＣを適用した場合においても、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。   As described above, even when the local interconnect LIC is applied to the output unit of the four-input NAND, the formation area (cell area) of the semiconductor device can be reduced. Further, high integration of a semiconductor element (FINFET) can be achieved.

上記形態（図５０）の半導体装置において、実施の形態５の応用例１と同様に、フィンＦをゲート電極ＧＥとのみ交差するように配置してもよい。また、上記形態（図５０）の半導体装置において、フィンＦを単位セルの形成領域において、分断されることなく、Ｙ方向に連続して配置してもよい。この場合、実施の形態５の応用例２と同様に、ｐチャネル型の擬似トランジスタ（ＤＰＴ）およびｎチャネル型の擬似トランジスタ（ＤＮＴ）のダミーゲートＤＧの電位を電源電位（ＶＤＤ）または接地電位（ＶＳＳ）に固定すればよい。これにより、これらの擬似トランジスタ（ＤＰＴ、ＤＮＴ）による、回路動作への影響を回避することができる。   In the semiconductor device of the above embodiment (FIG. 50), the fins F may be arranged so as to intersect only with the gate electrode GE, similarly to the application example 1 of the fifth embodiment. In the semiconductor device of the above embodiment (FIG. 50), the fins F may be continuously arranged in the Y direction without being divided in the unit cell formation region. In this case, similarly to the application example 2 of the fifth embodiment, the potential of the dummy gate DG of the p-channel type pseudo transistor (DPT) and the n-channel type pseudo transistor (DNT) is changed to the power supply potential (VDD) or the ground potential ( VSS). As a result, the influence of the pseudo transistors (DPT, DNT) on the circuit operation can be avoided.

（実施の形態８）
実施の形態６においては、２入力ＮＯＲの出力部に、略コの字状（略Ｕ字状）のローカルインターコネクトＬＩＣを用いたが、４入力ＮＯＲの出力部に、上記ローカルインターコネクトＬＩＣを適用してもよい。 (Embodiment 8)
In the sixth embodiment, the substantially U-shaped (substantially U-shaped) local interconnect LIC is used for the output unit of the two-input NOR. However, the local interconnect LIC is applied to the output unit of the four-input NOR. You may.

図５３は、本実施の形態の半導体装置の構成を示す平面図である。図５４は、本実施の形態の半導体装置の構成を示す断面図である。図５４の断面図は、例えば、図５３の平面図のＡ−Ａ断面部に対応する。図５５は、本実施の形態の半導体装置の構成を示す回路図である。   FIG. 53 is a plan view showing a configuration of the semiconductor device of the present embodiment. FIG. 54 is a cross-sectional view showing a configuration of the semiconductor device of the present embodiment. The cross-sectional view of FIG. 54 corresponds to, for example, the AA cross-sectional portion of the plan view of FIG. FIG. 55 is a circuit diagram showing a configuration of the semiconductor device of the present embodiment.

図５３の平面図には、４入力ＮＯＲを構成する４つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１〜ＰＦＴ４）と４つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１〜ＮＦＴ４）の各構成部位の平面レイアウトが示されている。本実施の形態においては、４入力ＮＯＲの形成領域を単位セルとして説明する。図５４の断面図は、４入力ＮＯＲを構成する４つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１〜ＰＦＴ４）と４つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１〜ＮＦＴ４）の断面を示す。４入力ＮＯＲにおいては、図５５に示すように、電源電位ＶＤＤと出力部ＯＵＴとの間に、４つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１〜４）が直列に接続され、接地電位ＶＳＳと出力部ＯＵＴとの間に、４つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１〜ＮＦＴ４）が並列に接続されている。そして、対をなすｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）とのゲート電極が入力部（ＩＮ１）となり、対をなすｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）とのゲート電極が入力部（ＩＮ２）となる。同様に、対をなすｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ３）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ３）とのゲート電極が入力部（ＩＮ３）となり、対をなすｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ４）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ４）とのゲート電極が入力部（ＩＮ４）となる。   The plan view of FIG. 53 shows a plan layout of each component of four p-channel FINFETs (PFT1 to PFT4) and four n-channel FINFETs (NFT1 to NFT4) that constitute a 4-input NOR. I have. In the present embodiment, the description will be made with the formation region of the 4-input NOR as a unit cell. The cross-sectional view of FIG. 54 shows a cross section of four p-channel FINFETs (PFT1 to PFT4) and four n-channel FINFETs (NFT1 to NFT4) that constitute a four-input NOR. In the 4-input NOR, as shown in FIG. 55, four p-channel FINFETs (PFT1 to PFT4) are connected in series between the power supply potential VDD and the output section OUT, and the ground potential VSS and the output section OUT are connected. , Four n-channel FINFETs (NFT1 to NFT4) are connected in parallel. The gate electrodes of the paired p-channel FINFET (PFT1) and the n-channel FINFET (NFT1) become the input unit (IN1), and the paired p-channel FINFET (PFT2) and n-channel type FINFET (PFT2). The gate electrode with the FINFET (NFT2) becomes the input section (IN2). Similarly, the gate electrodes of a pair of a p-channel FINFET (PFT3) and an n-channel FINFET (NFT3) serve as an input unit (IN3), and a pair of a p-channel FINFET (PFT4) and an n-channel FINFET The gate electrode with the FINFET (NFT4) becomes the input unit (IN4).

図５３を参照しながら、本実施の形態の半導体装置の各構成部位の平面形状（上面からの平面視における形状、セルレイアウト）について説明する。   With reference to FIG. 53, a planar shape (a shape in plan view from above and a cell layout) of each component of the semiconductor device of the present embodiment will be described.

図５３に示すように、フィンＦの平面形状は、一定の幅（Ｘ方向の長さ）を有するライン状（Ｙ方向に長辺を有する矩形状）である。図５３においては、２本のフィンＦが、Ｘ方向に一定の間隔（ピッチ）を置いて配置されている。   As shown in FIG. 53, the planar shape of the fin F is a line shape (rectangular shape having a long side in the Y direction) having a constant width (length in the X direction). In FIG. 53, two fins F are arranged at a fixed interval (pitch) in the X direction.

図５３に示すように、ゲート電極ＧＥの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。このように、ゲート電極ＧＥは、フィンＦと交差する方向に延在する。ここでは、フィンＦと交差する方向に延在するゲート電極ＧＥの他にダミーゲートＤＧが設けられている。ダミーゲートＤＧは、ゲート電極ＧＥと同様の構成である。即ち、ダミーゲートＤＧも、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。図５３においては、７本のゲート電極ＧＥおよびダミーゲートＤＧが、一定の間隔（Ｙ方向間隔、Ｙ方向の最小ピッチ、グリッド）を置いて配置されている。このようにダミーゲートＤＧを配置することで、パターンの規則性が確保され、製造ばらつきなどを低減することができる。   As shown in FIG. 53, the planar shape of the gate electrode GE is a linear shape (a rectangular shape having a long side in the X direction) having a constant width (length in the Y direction). Thus, the gate electrode GE extends in a direction intersecting with the fin F. Here, a dummy gate DG is provided in addition to the gate electrode GE extending in a direction intersecting with the fin F. The dummy gate DG has the same configuration as the gate electrode GE. That is, the dummy gate DG also has a line shape (a rectangular shape having a long side in the X direction) having a fixed width (length in the Y direction). In FIG. 53, seven gate electrodes GE and dummy gates DG are arranged at regular intervals (interval in Y direction, minimum pitch in Y direction, grid). By arranging the dummy gates DG in this manner, regularity of the pattern is ensured, and manufacturing variations and the like can be reduced.

ここで、ゲート電極ＧＥとダミーゲートＤＧとの間の領域（Ｙグリッド）を“ＹＧ”で示す。例えば、図５３においては、ＹグリッドＹＧ１〜ＹＧ６が、左から順に配置されている。   Here, a region (Y grid) between the gate electrode GE and the dummy gate DG is indicated by “YG”. For example, in FIG. 53, Y grids YG1 to YG6 are arranged in order from the left.

フィンＦと交差する方向に２本のゲート電極ＧＥ（Ｇｎ、Ｇｐ）が延在している。ゲート電極ＧＥは、一体的にＸ方向に延在する導電性膜よりなるが、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域においては、ｐ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｐとして示してある。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域においては、ｎ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｎとして示してある。このゲート電極ＧｐとＧｎにより、ゲート電極ＧＥが構成される。   Two gate electrodes GE (Gn, Gp) extend in a direction intersecting with the fin F. The gate electrode GE is formed of a conductive film integrally extending in the X direction. However, in a region where a p-channel FINFET (PFT) is formed, p-type impurities are introduced. It is shown as a gate electrode Gp. Further, since an n-type impurity is introduced in a region where an n-channel FINFET (NFT) is formed, such a region is shown as a gate electrode Gn. The gate electrodes GE and Gn form a gate electrode GE.

ここでは、上記Ｙ方向間隔（ＹグリッドのＹ方向の幅）が、単位セルのＹ方向の長さを決める基準となる。例えば、上記Ｙ方向間隔が０．０９μｍである場合、単位セルのＹ方向の長さは、０．０９×６＝０．５４μｍとなる。ここで、Ｘ方向の長さを０．７７μｍとした場合、図４６に示す単位セルのセル面積は、０．４１５８μｍ２となる。 Here, the Y-direction interval (the width of the Y grid in the Y direction) is a reference for determining the length of the unit cell in the Y direction. For example, when the interval in the Y direction is 0.09 μm, the length of the unit cell in the Y direction is 0.09 × 6 = 0.54 μm. Here, when the length in the X direction is 0.77 μm, the cell area of the unit cell shown in FIG. 46 is 0.4158 μm 2 .

ゲート電極ＧＥ（Ｇｐ）の両側のフィンＦ中にソース領域Ｓｐおよびドレイン領域Ｄｐが配置されている。また、ゲート電極ＧＥ（Ｇｎ）の両側のフィンＦ中にソース領域Ｓｎおよびドレイン領域Ｄｎが配置されている。なお、フィンＦとゲート電極ＧＥとは、ゲート絶縁膜（ＧＩ）を介して重なっている（図５４も参照）。より具体的には、ゲート絶縁膜（ＧＩ）は、フィンＦとゲート電極ＧＥとの重なり領域において、フィンＦの側面および表面に配置されている。   The source region Sp and the drain region Dp are arranged in the fins F on both sides of the gate electrode GE (Gp). Further, a source region Sn and a drain region Dn are arranged in the fins F on both sides of the gate electrode GE (Gn). Note that the fin F and the gate electrode GE overlap via a gate insulating film (GI) (see also FIG. 54). More specifically, the gate insulating film (GI) is disposed on the side surface and the surface of the fin F in the overlapping region between the fin F and the gate electrode GE.

図５３に示すように、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）の平面形状は、Ｘ方向に長辺を有する矩形状またはＹ方向に長辺を有する矩形状である。ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、層間絶縁膜（ＩＬ１）中に形成された溝に導電性膜を埋め込むことにより形成される。この溝を形成する際には、加工されたフォトレジスト膜をマスクとして用いる。このフォトレジスト膜を加工（露光）する際、Ｘ方向に長辺を有する矩形状のパターンと、Ｙ方向に長辺を有する矩形状のパターンを個別に転写する。このような加工によれば、微細なパターンであっても精度良く加工することが可能である。   As shown in FIG. 53, the planar shape of the local interconnect (LIC1, LIC2) is a rectangular shape having a long side in the X direction or a rectangular shape having a long side in the Y direction. The local interconnects (LIC1, LIC2) are formed by embedding a conductive film in a groove formed in the interlayer insulating film (IL1). In forming this groove, the processed photoresist film is used as a mask. When processing (exposing) the photoresist film, a rectangular pattern having a long side in the X direction and a rectangular pattern having a long side in the Y direction are individually transferred. According to such processing, it is possible to accurately process even a fine pattern.

４入力ＮＯＲを構成する一の対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ４）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ４）のドレイン領域（Ｄｐ、Ｄｎ）間は、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により接続されている。この対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ４）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ４）とは、単位セルの左端から５本目のゲート電極ＧＥを有する。   The drains (Dp, Dn) of a pair of p-channel FINFETs (PFT4) and n-channel FINFETs (NFT4) forming the 4-input NOR are connected by local interconnects (LIC1, LIC2). . The pair of p-channel FINFETs (PFT4) and the n-channel FINFETs (NFT4) have the fifth gate electrode GE from the left end of the unit cell.

ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ４）のドレイン領域（Ｄｐ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、出力部（ＯＵＴ）と接続されるローカルインターコネクトＬＩＣ１と接続される。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ４）のドレイン領域（Ｄｎ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、上記ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、上記出力部（ＯＵＴ）と接続されるローカルインターコネクトＬＩＣ１と接続される。このように、図５４においては、５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により、ドレイン領域（Ｄｐ、Ｄｎ）間が接続される。そして、この５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、略コの字状（略Ｕ字状）である。   The drain region (Dp) of the p-channel FINFET (PFT4) is drawn out by the local interconnect LIC1. The local interconnect LIC1 is connected to the local interconnect LIC1 connected to the output unit (OUT) via the local interconnect LIC2 that crosses the dummy gate DG. The drain region (Dn) of the n-channel FINFET (NFT4) is drawn out by the local interconnect LIC1. Then, the local interconnect LIC1 is connected to the local interconnect LIC1 connected to the output section (OUT) via the local interconnect LIC2 that traverses the dummy gate DG. As described above, in FIG. 54, the drain regions (Dp, Dn) are connected by the five local interconnects (LIC1, LIC2). The five local interconnects (LIC1, LIC2) are substantially U-shaped (substantially U-shaped).

また、図５３に示す、４つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１〜ＮＦＴ４）の共通のソース領域Ｓｎは、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、ビアＶ０を介して接地電位（ＶＳＳ）が印加される配線Ｍ１（ＶＳＳ）と接続される。４つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１〜ＮＦＴ４）のそれぞれのドレイン領域Ｄｐは、それぞれローカルインターコネクトＬＩＣ１により引き出される。そして、３つのローカルインターコネクトＬＩＣ１は、ビアＶ０を介して配線Ｍ１により接続される。   Further, a common source region Sn of the four n-channel FINFETs (NFT1 to NFT4) shown in FIG. 53 is connected to the local interconnect LIC1. This local interconnect LIC1 is connected via a via V0 to a wiring M1 (VSS) to which a ground potential (VSS) is applied. The drain regions Dp of the four n-channel FINFETs (NFT1 to NFT4) are respectively drawn out by the local interconnect LIC1. Then, the three local interconnects LIC1 are connected by the wiring M1 via the via V0.

また、図５３に示す、４つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１〜ＰＦＴ４）のうち、左端のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１）のソース領域Ｓｎは、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、ビアＶ０を介して電源電位（ＶＤＤ）と接続される配線Ｍ１（ＶＤＤ）と接続される（図５４も参照）。なお、図５３および図５４に示す、４つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１〜ＰＦＴ４）の共通のソース、ドレイン領域を“ＳＤｐ”と示す。   Further, the source region Sn of the leftmost p-channel FINFET (PFT1) of the four p-channel FINFETs (PFT1 to PFT4) shown in FIG. 53 is connected to the local interconnect LIC1. This local interconnect LIC1 is connected to a wiring M1 (VDD) connected to a power supply potential (VDD) via a via V0 (see also FIG. 54). The common source and drain regions of the four p-channel FINFETs (PFT1 to PFT4) shown in FIGS. 53 and 54 are denoted by “SDp”.

このように、４入力ＮＯＲの出力部に、上記ローカルインターコネクトＬＩＣを適用した場合においても、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。   As described above, even when the local interconnect LIC is applied to the output unit of the 4-input NOR, the formation area (cell area) of the semiconductor device can be reduced. Further, high integration of a semiconductor element (FINFET) can be achieved.

上記形態（図５３）の半導体装置において、実施の形態６の応用例１と同様に、フィンＦをゲート電極ＧＥとのみ交差するように配置してもよい。また、上記形態（図５３）の半導体装置において、フィンＦを単位セルの形成領域において、分断されることなく、Ｙ方向に連続して配置してもよい。この場合、実施の形態６の応用例２と同様に、ｐチャネル型の擬似トランジスタ（ＤＰＴ）およびｎチャネル型の擬似トランジスタ（ＤＮＴ）のダミーゲートＤＧの電位を電源電位（ＶＤＤ）または接地電位（ＶＳＳ）に固定すればよい。これにより、これらの擬似トランジスタ（ＤＰＴ、ＤＮＴ）による、回路動作への影響を回避することができる。   In the semiconductor device of the above embodiment (FIG. 53), the fins F may be arranged so as to intersect only with the gate electrode GE as in the first application example of the sixth embodiment. In the semiconductor device of the above embodiment (FIG. 53), the fins F may be continuously arranged in the Y direction without being divided in the unit cell formation region. In this case, as in the application example 2 of the sixth embodiment, the potential of the dummy gate DG of the p-channel type pseudo transistor (DPT) and the n-channel type pseudo transistor (DNT) is changed to the power supply potential (VDD) or the ground potential ( VSS). As a result, the influence of the pseudo transistors (DPT, DNT) on the circuit operation can be avoided.

上記実施の形態において、フィンＦ中の不純物領域をドレイン領域、ソース領域等として説明したが、これらの領域をトランジスタの一端（第１電極、電極）、他端（第２電極、電極）として取り扱ってもよい。   In the above embodiment, the impurity regions in the fin F have been described as drain regions, source regions, and the like, but these regions are treated as one end (first electrode, electrode) and the other end (second electrode, electrode) of the transistor. You may.

また、上記実施の形態において説明したダミーゲートは、前述したとおり、オン状態となることはない電極である。また、言い換えれば、オン、オフできない電極である。また、別の言い方をすれば、その下部にチャネルを形成しない電極である。   Further, the dummy gate described in the above embodiment is an electrode which is not turned on as described above. In other words, the electrode cannot be turned on and off. In other words, an electrode that does not form a channel below it.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the above embodiment, and various modifications can be made without departing from the gist of the invention. Needless to say.

例えば、実施の形態４においては、２つのインバータを有する回路（例えば、フリップフロップ）を例に説明したが、３以上のインバータを有する回路に、略コの字状（略Ｕ字状）のローカルインターコネクトや、略コの字状（略Ｕ字状）の配線を適用してもよい。また、実施の形態５〜８においては、２入力または４入力の回路（ＮＡＮＤ、ＮＯＲ）を例に説明したが、入力数に制限はなく、他の入力数の回路の出力部に略コの字状（略Ｕ字状）のローカルインターコネクトを適用してもよい。また、本発明の要旨を逸脱しない範囲で、他の論理回路に上記ローカルインターコネクト等が適用可能であることはいうまでもない。   For example, in the fourth embodiment, a circuit having two inverters (for example, a flip-flop) has been described as an example, but a circuit having three or more inverters may have a substantially U-shaped (substantially U-shaped) local circuit. An interconnect or a substantially U-shaped (substantially U-shaped) wiring may be applied. Further, in the fifth to eighth embodiments, a two-input or four-input circuit (NAND, NOR) has been described as an example, but the number of inputs is not limited. A character-shaped (substantially U-shaped) local interconnect may be applied. Needless to say, the local interconnect and the like can be applied to other logic circuits without departing from the spirit of the present invention.

［付記１］
第１方向に延在する直方体状の第１フィンと、
前記第１フィンと離間して配置され、前記第１方向に延在する直方体状の第２フィンと、
前記第１フィンと前記第２フィン上にゲート絶縁膜を介して配置され、前記第１方向と交差する第２方向に延在するゲート電極と、
前記ゲート電極の一方の側に位置する第１フィン中に形成された第１トランジスタの第１電極と、
前記ゲート電極の他方の側に位置する第１フィン中に形成された前記第１トランジスタの第２電極と、
前記ゲート電極の一方の側に位置する第２フィン中に形成された第２トランジスタの第１電極と、
前記ゲート電極の他方の側に位置する第２フィン中に形成された前記第２トランジスタの第２電極と、
前記第１トランジスタの前記第１電極と前記第２トランジスタの前記第１電極とを接続する第１局所配線と、
を有し、
前記第１局所配線は、前記ゲート電極を覆う層間絶縁膜中に埋め込まれた導電性膜よりなる、半導体装置。 [Appendix 1]
A first rectangular parallelepiped fin extending in a first direction;
A second rectangular parallelepiped fin that is disposed apart from the first fin and extends in the first direction;
A gate electrode disposed on the first fin and the second fin via a gate insulating film and extending in a second direction crossing the first direction;
A first electrode of a first transistor formed in a first fin located on one side of the gate electrode;
A second electrode of the first transistor formed in a first fin located on the other side of the gate electrode;
A first electrode of a second transistor formed in a second fin located on one side of the gate electrode;
A second electrode of the second transistor formed in a second fin located on the other side of the gate electrode;
A first local wiring connecting the first electrode of the first transistor and the first electrode of the second transistor;
Has,
The semiconductor device, wherein the first local wiring is formed of a conductive film embedded in an interlayer insulating film covering the gate electrode.

［付記２］
付記１記載の半導体装置において、
第３トランジスタと第４トランジスタを有し、
前記第３トランジスタの第１電極と前記第４トランジスタの第１電極とは、前記局所配線と異なる配線層に形成された配線で接続され、
前記第１トランジスタの前記第２電極は、前記第３トランジスタの第２電極を兼ね、前記第１トランジスタの前記第２電極は、電源電位が印加される配線と接続される、半導体装置。 [Appendix 2]
The semiconductor device according to claim 1, wherein
A third transistor and a fourth transistor,
A first electrode of the third transistor and a first electrode of the fourth transistor are connected by a wiring formed in a wiring layer different from the local wiring;
The semiconductor device, wherein the second electrode of the first transistor also serves as a second electrode of the third transistor, and the second electrode of the first transistor is connected to a wiring to which a power supply potential is applied.

［付記３］
付記２記載の半導体装置において、
前記第２トランジスタの前記第２電極は、前記第４トランジスタの第２電極を兼ね、前記第２トランジスタの前記第２電極は、接地電位が印加される配線と接続される、半導体装置。 [Appendix 3]
2. The semiconductor device according to claim 2, wherein
The semiconductor device, wherein the second electrode of the second transistor also serves as a second electrode of the fourth transistor, and the second electrode of the second transistor is connected to a wiring to which a ground potential is applied.

［付記４］
付記１記載の半導体装置において、
第３トランジスタと第４トランジスタを有し、
前記第１トランジスタの前記第２電極は、前記第３トランジスタの一方の電極と接続され、
前記第２トランジスタの前記第２電極は、前記第４トランジスタの一方の電極と接続される、半導体装置。 [Appendix 4]
The semiconductor device according to claim 1, wherein
A third transistor and a fourth transistor,
The second electrode of the first transistor is connected to one electrode of the third transistor,
The semiconductor device, wherein the second electrode of the second transistor is connected to one electrode of the fourth transistor.

［付記５］
付記１記載の半導体装置において、
第３トランジスタと第４トランジスタを有し、
前記第３トランジスタの第１電極は、前記局所配線と接続され、
前記第１トランジスタの前記第２電極は、電源電位が印加される配線と接続される、半導体装置。 [Appendix 5]
The semiconductor device according to claim 1, wherein
A third transistor and a fourth transistor,
A first electrode of the third transistor is connected to the local wiring;
The semiconductor device, wherein the second electrode of the first transistor is connected to a wiring to which a power supply potential is applied.

［付記６］
付記５記載の半導体装置において、
前記第４トランジスタの第２電極は、接地電位が印加される配線と接続される、半導体装置。 [Appendix 6]
5. The semiconductor device according to claim 5, wherein
A semiconductor device, wherein a second electrode of the fourth transistor is connected to a wiring to which a ground potential is applied.

［付記７］
付記６記載の半導体装置において、
前記第１トランジスタの前記第２電極は、前記第３トランジスタの第２電極を兼ね、
前記第２トランジスタの前記第２電極は、前記第４トランジスタの第１電極を兼ねる、半導体装置。 [Appendix 7]
The semiconductor device according to attachment 6, wherein
The second electrode of the first transistor also serves as a second electrode of the third transistor,
The semiconductor device, wherein the second electrode of the second transistor also functions as a first electrode of the fourth transistor.

［付記８］
付記１記載の半導体装置において、
第３トランジスタと第４トランジスタを有し、
前記第４トランジスタの前記第１電極は、前記局所配線と接続され、
前記第２トランジスタの前記第２電極は、電源電位が印加される配線と接続される、半導体装置。 [Appendix 8]
The semiconductor device according to claim 1, wherein
A third transistor and a fourth transistor,
The first electrode of the fourth transistor is connected to the local wiring,
The semiconductor device, wherein the second electrode of the second transistor is connected to a wiring to which a power supply potential is applied.

［付記９］
付記８記載の半導体装置において、
前記第３トランジスタの第２電極は、電源電位が印加される配線と接続される、半導体装置。 [Appendix 9]
The semiconductor device according to attachment 8, wherein
A semiconductor device, wherein a second electrode of the third transistor is connected to a wiring to which a power supply potential is applied.

［付記１０］
付記９記載の半導体装置において、
前記第２トランジスタの前記第２電極は、前記第４トランジスタの第２電極を兼ね、
前記第１トランジスタの前記第２電極は、前記第３トランジスタの第１電極を兼ねる、半導体装置。 [Appendix 10]
The semiconductor device according to attachment 9, wherein
The second electrode of the second transistor also serves as a second electrode of the fourth transistor,
The semiconductor device, wherein the second electrode of the first transistor also functions as a first electrode of the third transistor.

Ｃ１ 溝
Ｃ２ 溝
ＤＧ ダミーゲート
ＤＧｎ ｎ型のダミーゲート
ＤＧｐ ｐ型のダミーゲート
Ｄｎ ドレイン領域
ＤＮＴ ｎチャネル型の擬似トランジスタ
Ｄｐ ドレイン領域
ＤＰＴ ｐチャネル型の擬似トランジスタ
Ｆ フィン
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
Ｇｎ ｎ型のゲート電極
Ｇｐ ｐ型のゲート電極
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＮ 入力部
ＩＮＶ１ インバータ
ＩＮＶ２ インバータ
ＩＳＯ 素子分離膜
ＬＩＣ ローカルインターコネクト
ＬＩＣ１ ローカルインターコネクト
ＬＩＣ２ ローカルインターコネクト
ＬＩＣ２２ ローカルインターコネクト
Ｍ１ 配線
Ｍ１（ＩＮ） 配線
Ｍ１（ＶＤＤ） 配線
Ｍ１（ＶＳＳ） 配線
Ｍ２（ＯＵＴ） 配線
ＮＦＴ ｎチャネル型のＦＩＮＦＥＴ
ＮＷ ｎ型ウエル
ＯＵＴ 出力部
ＰＦＴ ｐチャネル型のＦＩＮＦＥＴ
ＰＷ ｐ型ウエル
Ｓ 半導体基板
Ｓｎ ソース領域
Ｓｐ ソース領域
Ｖ０ ビア
Ｖ１ ビア
ＶＤＤ 電源電位
ＶＳＳ 接地電位
ＹＧ１〜ＹＧ６ Ｙグリッド C1 trench C2 trench DG dummy gate DGn n-type dummy gate DGpp p-type dummy gate Dn drain region DNT n-channel type pseudo transistor Dp drain region DPT p-channel type pseudo transistor F Fin GE Gate electrode GI Gate insulating film Gn n Type gate electrode Gpp p type gate electrode IL1 interlayer insulating film IL2 interlayer insulating film IN input part INV1 inverter INV2 inverter ISO element isolation film LIC local interconnect LIC1 local interconnect LIC2 local interconnect LIC22 local interconnect M1 wiring M1 (IN) wiring M1 ( VDD) Wiring M1 (VSS) Wiring M2 (OUT) Wiring NFT n-channel FINFET
NW n-type well OUT output part PFT p-channel type FINFET
PW P-type well S Semiconductor substrate Sn Source region Sp Source region V0 Via V1 Via VDD Power supply potential VSS Ground potentials YG1 to YG6 Y grid

Claims (6)

半導体基板と、
前記半導体基板上に形成され、かつ、第１方向に延びる第１フィン部と、
前記半導体基板上に形成され、かつ、第１方向に延びる第２フィン部と、
前記第１フィン部および前記第２フィン部のそれぞれと交差する第２方向に延び、かつ、第１ゲート絶縁膜を介して前記第１フィン部の第１部分上および第２ゲート絶縁膜を介して前記第２フィン部の第２部分上のそれぞれに形成された第１ゲート配線と、
前記第１フィン部および前記第２フィン部のそれぞれと交差する前記第２方向に延び、かつ、第３ゲート絶縁膜を介して前記第１フィン部の第３部分上および第４ゲート絶縁膜を介して前記第２フィン部の第４部分上のそれぞれに形成された第２ゲート配線と、
前記第１ゲート配線の第１部分、前記第１ゲート配線の前記第１部分の一方に位置する前記第１フィン部の第５部分に形成された第１拡散層、および前記第１ゲート配線の前記第１部分の他方に位置する前記第１フィン部の第６部分に形成された第２拡散層から成る第１電界効果トランジスタと、
前記第１ゲート配線の第２部分、前記第１ゲート配線の前記第２部分の一方に位置する前記第２フィン部の第７部分に形成された第３拡散層、および前記第１ゲート配線の前記第２部分の他方に位置する前記第２フィン部の第８部分に形成された第４拡散層から成る第２電界効果トランジスタと、
前記第２ゲート配線の第３部分、前記第１拡散層、および前記第２ゲート配線の前記第３部分を介して前記第１フィン部の前記第５部分とは反対側に位置する前記第１フィン部の第９部分に形成された第５拡散層から成る第３電界効果トランジスタと、
前記第２ゲート配線の第４部分、前記第３拡散層、および前記第２ゲート配線の前記第４部分を介して前記第２フィン部の前記第７部分とは反対側に位置する前記第２フィン部の第１０部分に形成された第６拡散層から成る第４電界効果トランジスタと、
前記第１拡散層上に形成された第１ローカルインターコネクトと、
前記第２拡散層上に形成された第２ローカルインターコネクトと、
前記第３拡散層上に形成された第３ローカルインターコネクトと、
前記第４拡散層上に形成された第４ローカルインターコネクトと、
前記第５拡散層上に形成された第５ローカルインターコネクトと、
前記第６拡散層上に形成された第６ローカルインターコネクトと、
前記半導体基板上に形成され、かつ、前記第１乃至第４電界効果トランジスタおよび前記第１乃至第６ローカルインターコネクトのそれぞれを覆う層間絶縁膜と、
前記層間絶縁膜上に形成され、かつ、前記第２拡散層および前記第４拡散層のそれぞれと前記第２ゲート配線を電気的に接続する第１配線と、を含み、
前記第１拡散層には、前記第１ローカルインターコネクトを介して、第１電位が印加され、
前記第３拡散層には、前記第３ローカルインターコネクトを介して、前記第１電位とは異なる第２電位が印加され、
前記第１配線は、平面視において前記第１配線が前記第１ゲート配線と重なるように、前記層間絶縁膜上に形成されており、
前記第１配線は、平面視において前記第１配線が、前記第１ゲート配線、前記第２ゲート配線の前記第３部分、および前記第２ゲート配線の前記第４部分のそれぞれと重なるように、前記層間絶縁膜上に形成されている、半導体装置。 A semiconductor substrate;
A first fin portion formed on the semiconductor substrate and extending in a first direction;
A second fin portion formed on the semiconductor substrate and extending in a first direction;
The first fin portion and the second fin portion extend in a second direction intersecting each of the first fin portion and the first fin portion on a first portion and a second gate insulating film via a first gate insulating film. A first gate line formed on each of the second portions of the second fin portions;
The third fin portion and the fourth gate insulating film extend in the second direction intersecting each of the first fin portion and the third fin portion via the third gate insulating film. A second gate wiring formed on a fourth portion of the second fin portion via
A first portion of the first gate line, a first diffusion layer formed at a fifth portion of the first fin portion located at one of the first portions of the first gate line, A first field-effect transistor comprising a second diffusion layer formed in a sixth portion of the first fin portion located on the other side of the first portion;
A second portion of the first gate line, a third diffusion layer formed on a seventh portion of the second fin portion located at one of the second portions of the first gate line, A second field effect transistor comprising a fourth diffusion layer formed in an eighth portion of the second fin portion located on the other side of the second portion;
The first fin portion is located on a side opposite to the fifth portion of the first fin portion via the third portion of the second gate line, the first diffusion layer, and the third portion of the second gate line. A third field effect transistor comprising a fifth diffusion layer formed in a ninth portion of the fin portion;
The second portion located on the side opposite to the seventh portion of the second fin portion via the fourth portion of the second gate line, the third diffusion layer, and the fourth portion of the second gate line. A fourth field effect transistor comprising a sixth diffusion layer formed in a tenth portion of the fin portion;
A first local interconnect formed on the first diffusion layer;
A second local interconnect formed on the second diffusion layer;
A third local interconnect formed on the third diffusion layer;
A fourth local interconnect formed on the fourth diffusion layer;
A fifth local interconnect formed on the fifth diffusion layer,
A sixth local interconnect formed on the sixth diffusion layer;
An interlayer insulating film formed on the semiconductor substrate and covering each of the first to fourth field-effect transistors and the first to sixth local interconnects;
A first wiring formed on the interlayer insulating film and electrically connecting each of the second diffusion layer and the fourth diffusion layer to the second gate wiring;
A first potential is applied to the first diffusion layer via the first local interconnect;
A second potential different from the first potential is applied to the third diffusion layer via the third local interconnect,
The first wiring is formed on the interlayer insulating film such that the first wiring overlaps the first gate wiring in plan view .
The first wiring is configured such that the first wiring overlaps with each of the first gate wiring, the third portion of the second gate wiring, and the fourth portion of the second gate wiring in plan view. A semiconductor device formed on the interlayer insulating film . 請求項１に記載の半導体装置において、
前記第１配線は、前記第１方向に延びる第１および第２配線部と、前記第２方向に延びる第３配線部と、から成り、
前記第１配線部は、平面視において、前記第１ローカルインターコネクト、前記第２ローカルインターコネクト、および前記第１ゲート配線のそれぞれと重なっており、
前記第２配線部は、平面視において、前記第３ローカルインターコネクト、前記第４ローカルインターコネクト、および前記第１ゲート配線のそれぞれと重なっており、
前記第３配線部は、平面視において前記第３配線部が前記第２ゲート配線の前記第３部分および前記第２ゲート配線の前記第４部分のそれぞれと重なるように、前記第２ゲート配線と重なっている、半導体装置。 The semiconductor device according to claim 1,
The first wiring includes first and second wiring portions extending in the first direction, and a third wiring portion extending in the second direction.
The first wiring portion overlaps each of the first local interconnect, the second local interconnect, and the first gate wiring in plan view,
The second wiring portion overlaps with each of the third local interconnect, the fourth local interconnect, and the first gate wiring in a plan view,
The third wiring portion is configured so that the third wiring portion overlaps the third portion of the second gate wiring and the fourth portion of the second gate wiring in plan view. Overlapping semiconductor devices. 請求項１に記載の半導体装置において、
前記第２拡散層および前記第４拡散層は、前記第２ローカルインターコネクト、前記第４ローカルインターコネクトおよび前記第１配線を介して、互いに、かつ、電気的に接続されている、半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the second diffusion layer and the fourth diffusion layer are electrically connected to each other via the second local interconnect, the fourth local interconnect, and the first wiring. 請求項３に記載の半導体装置において、
前記第５拡散層および前記第６拡散層は、前記層間絶縁膜上に形成された配線を介さずに、互いに、かつ、電気的に接続されている、半導体装置。 The semiconductor device according to claim 3 ,
The semiconductor device, wherein the fifth diffusion layer and the sixth diffusion layer are electrically connected to each other without passing through a wiring formed on the interlayer insulating film. 請求項３に記載の半導体装置は、さらに、前記層間絶縁膜上に形成された第２および第３配線と、を含み、
前記第２配線は、第１ビアを介して、前記第１ゲート配線と電気的に接続されており、
前記第３配線は、第２ビアおよび前記第５ローカルインターコネクトを介して、前記第５拡散層と電気的に接続されており、かつ、前記第２ビアおよび前記第６ローカルインターコネクトを介して、前記第６拡散層と電気的に接続されている、半導体装置。 4. The semiconductor device according to claim 3 , further comprising: second and third wirings formed on the interlayer insulating film;
The second wiring is electrically connected to the first gate wiring via a first via,
The third wiring is electrically connected to the fifth diffusion layer via a second via and the fifth local interconnect, and is connected to the third wiring via the second via and the sixth local interconnect. A semiconductor device electrically connected to the sixth diffusion layer. 請求項５に記載の半導体装置は、さらに、
前記第２方向に延びるダミーゲート配線と、
前記第５ローカルインターコネクトと電気的に接続された第７ローカルインターコネクトと、
前記第６ローカルインターコネクトと電気的に接続された第８ローカルインターコネクトと、
前記第７ローカルインターコネクト、前記第８ローカルインターコネクト、および前記第３配線と電気的に接続された第９ローカルインターコネクトと、を含み、
前記第７ローカルインターコネクトおよび前記第８ローカルインターコネクトは、平面視において前記第７ローカルインターコネクトおよび前記第８ローカルインターコネクトのそれぞれが前記ダミーゲート配線と重なるように、前記ダミーゲート配線上に形成され、かつ、前記第１方向に延びる、半導体装置。 The semiconductor device according to claim 5 further comprises:
A dummy gate wiring extending in the second direction;
A seventh local interconnect electrically connected to the fifth local interconnect;
An eighth local interconnect electrically connected to the sixth local interconnect;
A ninth local interconnect electrically connected to the seventh local interconnect, the eighth local interconnect, and the third wiring;
The seventh local interconnect and the eighth local interconnect are formed on the dummy gate wiring so that each of the seventh local interconnect and the eighth local interconnect overlaps with the dummy gate wiring in plan view, and A semiconductor device extending in the first direction.
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