JP2015226192A - 通信装置および通信装置の制御方法 - Google Patents

Abstract

【課題】 等化回路の等化強度を収束させるまでの時間を従来に比べて短縮する。
【解決手段】 受信部は、第１の伝送路を介して受信した信号を等化し、強度情報に応じて信号の等化強度が変更される等化回路と、等化回路で等化した信号の論理を判定する判定回路と、判定回路での判定結果に基づき強度情報を生成する制御回路とを有する。制御回路は、初期値に設定された強度情報を収束させる収束動作において、強度情報の収束を判定した場合、収束した強度情報を、送信部を介して第２の伝送路に接続された他の通信装置に送信し、強度情報が収束する前に第１の伝送路を介して他の通信装置で収束した強度情報を受信した場合、受信した強度情報を等化回路に設定する。等化回路に設定される強度情報の初期値は、収束動作において他の通信装置の受信部に設けられる等化回路に設定される強度情報の初期値と相違する。
【選択図】 図１

Description

本発明は、通信装置および通信装置の制御方法に関する。

例えば、信号線を介して信号を授受する通信装置では、送信器から送られた信号の波形は、ＬＳＩ（Large Scale Integration）の内部配線、チップ間の配線および基板間の配線などの伝送路を通過することで劣化する。このため、送信器から送信される信号を、伝送路を介して受信する受信器は、劣化した信号の波形を整形する等化回路を有する。また、伝送路による信号の劣化の程度は、伝送路の距離と、受信器、送信器の温度および動作電圧等に応じて変化するため、受信器は、受信した信号の振幅に基づいて等化回路の等化強度を変更する処理を繰り返す。

例えば、複数の信号を受ける複数の等化回路を有するデータ再生回路は、１つの等化回路で得られた等化強度を示す情報をメモリ回路に記憶し、メモリ回路に記憶した情報を他の等化回路に適用する（例えば、特許文献１参照）。

また、１つの信号線を介して信号を受信する複数の等化回路を有する受信装置は、トレーニングにより判別された劣化の誤差の少ない等化回路を選択し、選択した等化回路を用いて信号の歪み成分を除去する（例えば、特許文献２参照）。この種の受信装置では、選択されない等化回路は、前回のトレーニング後の状態が保持され、２つの等化回路は互いに異なる状態で次のトレーニングを開始する。

特開平５−６７３７４号公報 特開平１０−１６３９３０号公報

等化回路を含む受信装置による信号の受信動作は、等化回路のトレーニング後に開始されるため、トレーニング期間が短いほど受信装置の性能は向上する。しかしながらトレーニング期間を短縮する手法は提案されていない。

本件開示の通信装置および通信装置の制御方法は、等化回路の等化強度を収束させるまでの時間を従来に比べて短縮することを目的とする。

一つの観点によれば、第１の伝送路を介して信号を受信する受信部と、第２の伝送路に信号を送信する送信部とを有する通信装置において、受信部は、第１の伝送路を介して受信した信号を等化し、強度情報に応じて信号の等化強度が変更される等化回路と、等化回路で等化した信号の論理を判定する判定回路と、判定回路での判定結果に基づき強度情報を生成し、初期値に設定された強度情報を伝送路の特性に合わせて収束させる収束動作において、強度情報の収束を判定した場合、収束した強度情報を、送信部を介して第２の伝送路に接続された他の通信装置に送信し、強度情報が収束する前に第１の伝送路を介して他の通信装置で収束した強度情報を受信した場合、受信した強度情報を等化回路に設定する制御回路とを備え、等化回路に設定される強度情報の初期値は、収束動作において他の通信装置の受信部に設けられる等化回路に設定される強度情報の初期値と相違する。

別の観点によれば、第１の伝送路を介して信号を受信する受信部と第２の伝送路に信号を送信する送信部とを含む複数の送受信部と、送受信部を制御する制御部とを有する通信装置において、各受信部は、第１の伝送路を介して受信した信号を等化し、強度情報に応じて等化強度が変更される等化回路と、等化回路で等化した信号の論理を判定する判定回路と、判定回路での判定結果に基づき強度情報を生成し、初期値に設定された強度情報を伝送路の特性に合わせて収束させる収束動作において、強度情報の収束を判定した場合、収束した強度情報を制御部に送信し、強度情報が収束する前に第１の伝送路を介して他の通信装置で収束した強度情報を受信した場合、受信した強度情報を制御部に送信し、制御部から強度情報を受信した場合、受信した強度情報を等化回路に設定する制御回路とを備え、制御部は、制御回路の１つから強度情報を受信した場合、収束した強度情報を各送受信部の制御回路に送信し、受信部の等化回路に設定される強度情報の初期値は、収束動作において他の通信装置の各受信部に設けられる等化回路に設定される強度情報の初期値と相違する。

さらなる別の観点によれば、第１の伝送路を介して信号を受信する受信部と、第２の伝送路に信号を送信する送信部とを有し、受信部が、第１の伝送路を介して受信した信号を等化し、強度情報に応じて信号の等化強度が変更される等化回路と、等化回路で等化した信号の論理を判定する判定回路と、判定回路での判定結果に基づき強度情報を生成する制御回路とを有する通信装置の制御方法は、初期値に設定された強度情報を伝送路の特性に合わせて収束させる収束動作において、強度情報の収束を判定した場合、収束した強度情報を、送信部を介して第２の伝送路に接続された他の通信装置に送信し、強度情報が収束する前に第１の伝送路を介して他の通信装置で収束した強度情報を受信した場合、受信した強度情報を等化回路に設定し、等化回路に設定される強度情報の初期値は、収束動作において他の通信装置の受信部に設けられる等化回路に設定される強度情報の初期値と相違する。

本件開示の通信装置および通信装置の制御方法は、等化回路の等化強度を収束させるまでの時間を従来に比べて短縮することができる。

通信装置および通信装置の制御方法の一実施形態を示す図である。 図１に示す半導体チップの例を示す図である。 図１に示すイコライズロジック回路の例を示す図である。 図３に示すイコライズロジック回路のパワーオン時の動作の例を示す図である。 図３に示すイコライズコアが出力する開始コードおよび最適化されたコードの例を示す図である。 図１に示す受信部の動作の例を示す図である。 図１に示す受信部の動作の別の例を示す図である。 通信装置および通信装置の制御方法の別の実施形態を示す図である。 図８に示すイコライズロジック回路の例を示す図である。 図８に示す受信部の動作の例を示す図である。 通信装置および通信装置の制御方法の別の実施形態を示す図である。 図１１に示す受信部の動作の例を示す図である。 図１１に示す制御部の動作の例を示す図である。

以下、図面を用いて実施形態を説明する。

図１は、通信装置および通信装置の制御方法の一実施形態を示す。例えば、図１では、一対の半導体チップＣＨＩＰ（ＣＨＩＰ１、ＣＨＩＰ２）が伝送路ＴＰ（一対のチャネルＣＨ）を介して互いに接続され、半導体チップＣＨＩＰ１、ＣＨＩＰ２間で信号が授受される。半導体チップＣＨＩＰ１、ＣＨＩＰ２がプリント基板に搭載される場合、伝送路ＴＰは、プリント基板上の配線を含む。

半導体チップＣＨＩＰ１、ＣＨＩＰ２が互いに異なるプリント基板に搭載される場合、伝送路は、各プリント基板上の配線と、各プリント基板を互いに接続するバックプレーン等の配線とを含む。あるいは、半導体チップＣＨＩＰ１、ＣＨＩＰ２は、互いに異なるサーバ等の情報処理装置に搭載され、情報処理装置間に配線されるケーブルを介して互いに接続されてもよい。上述のいずれの形態においても、チャネルＣＨにおける信号の劣化特性は、互いに同程度であるとする。半導体チップＣＨＩＰ１、ＣＨＩＰ２は、互いに同一または同様の構成を有するため、以下では、半導体チップＣＨＩＰ１の構成が説明される。

半導体チップＣＨＩＰ１は、チャネルＣＨを介して送信データＴＤＴを半導体チップＣＨＩＰ２に送信する送信部ＴＸと、チャネルＣＨを介して半導体チップＣＨＩＰ２から送信されるデータを受信する受信部ＲＸとを有する。なお、半導体チップＣＨＩＰ１、ＣＨＩＰ２における送信部ＴＸおよび受信部ＲＸ以外の構成の例は、図２に示される。例えば、半導体チップＣＨＩＰ１に搭載される送信部ＴＸおよび受信部ＲＸは、通信装置の一例であり、半導体チップＣＨＩＰ２に搭載される送信部ＴＸおよび受信部ＲＸは、他の通信装置の一例である。なお、送信部ＴＸおよび受信部ＲＸは、１つの半導体チップに搭載される一対のマクロのそれぞれに設けられてもよい。この場合、伝送路ＴＰは、一対のマクロ間に配線される信号線である。

送信部ＴＸは、スイッチＳＷ、バッファＦＩＦＯ（First-In First-Out）、シリアライザＳＥＲおよびアンプＡＭＰを有する。スイッチＳＷは、受信部ＲＸで生成されるスイッチ制御信号ＳＷＣに基づいて動作し、送信データＴＤＴまたはコードＴＣＤのいずれかをバッファＦＩＦＯに出力する。コードＴＣＤは、等化回路ＨＦＥＱ、ＬＦＥＱ、ＤＦＥの等化強度を変更するコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを含む。例えば、送信データＴＤＴは、８ｂ／１０ｂ方式または６４ｂ／６６ｂ方式等を用いてデータに埋め込まれたクロック成分を含む。

例えば、スイッチ制御信号ＳＷＣが第１のレベル（例えば、ロウレベル）の場合、スイッチＳＷは、半導体チップＣＨＩＰ２で処理する情報を含む送信データＴＤＴを選択する側に切り替わる。スイッチ制御信号ＳＷＣが第２のレベル（例えば、ハイレベル）の場合、スイッチＳＷは、イコライズロジック回路ＥＱＬａから出力されるコードＴＣＤを選択する側に切り替わる。第１のレベルは第１の状態の一例であり、第２のレベルは、第２の状態の一例である。

シリアライザＳＥＲは、バッファＦＩＦＯに保持された送信データＴＤＴまたはコードＴＣＤをシリアルデータに変換する。アンプＡＭＰは、シリアライザＳＥＲにより変換された直列のデータの信号振幅を増幅し、伝送路ＴＰに出力する。例えば、アンプＡＭＰは、直列のデータ信号を差動信号として伝送路ＴＰに出力する。なお、アンプＡＭＰは、直列のデータ信号をシングルエンド信号として伝送路ＴＰに出力してもよい。

受信部ＲＸは、等化回路ＨＦＥＱ（High Frequency Equalizer）、等化回路ＬＦＥＱ（Low Frequency Equalizer）および等化回路ＤＦＥ（Decision Feedback Equalizer）を有する。また、受信器ＲＸは、判定回路ＤＣａ、デシリアライザＤＥＳ、クロックデータ再生回路ＣＤＲ（Clock and Data Recovery）、検出回路ＤＥＴ１ａおよびイコライズロジック回路ＥＱＬａを有する。

等化回路ＨＦＥＱ、ＬＦＥＱ、ＤＦＥは、半導体チップＣＨＩＰ２の送信部ＴＸから送信される直列のデータを受ける受信端に、この順で接続され、受信した信号を順次に等化する。等化回路ＨＦＥＱは、イコライズロジック回路ＥＱＬａから出力されるコードＨＦＥＱＣに基づき、等化強度を変更する。等化回路ＬＦＥＱは、イコライズロジック回路ＥＱＬａから出力されるコードＬＦＥＱＣに基づき、等化強度を変更する。等化回路ＤＦＥは、イコライズロジック回路ＥＱＬａから出力されるコードＤＦＥＣに基づき、等化強度を変更する。

等化回路ＨＦＥＱ、ＬＦＥＱは、信号の損失をアナログ的に補償するＣＴＬＥ（Continuous Linear Equalizer）の一種であり、等化回路ＤＦＥは、信号の損失をデジタル的に補償する等化回路の一種である。コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣは、等化回路ＨＦＥＱ、ＬＦＥＱ、ＤＦＥで等化された信号に基づいて生成され、等化回路ＨＦＥＱ、ＬＦＥＱ、ＤＦＥにフィードバックされる。このため、等化回路ＨＦＥＱ、ＬＦＥＱ、ＤＦＥの等化強度は、伝送路ＴＰの特性の変化に応じて、自動的に調整される。

等化回路ＨＦＥＱ、ＬＦＥＱ、ＤＦＥにより損失が補償される信号の周波数帯域は、互いに異なり、等化回路ＬＦＥＱ、ＨＦＥＱ、ＤＦＥの順で、補償する周波数帯域は高くなる。例えば、等化回路ＬＦＥＱは、１ＧＨｚ（ギガヘルツ）程度より低い周波数帯域の損失を補償し、等化回路ＨＦＥＱは、１ＧＨｚから６ＧＨｚ程度の周波数帯域の損失を補償し、等化回路ＤＦＥは、６ＧＨｚ程度より高い周波数帯域の損失を補償する。なお、受信部ＲＸに搭載される等化回路の数（種類）は、３つに限定されない。

判定回路ＤＣａは、等化回路ＬＦＥＱで等化された直列のデータ信号の振幅に基づいて、データ信号の論理を判定し、エラーを検出する。デシリアライザＤＥＳは、等化回路ＤＦＥから出力される直列のデータ信号を並列のデータ信号ＲＤＴに変換し、判定回路ＤＣａから出力される直列のエラー信号を並列のエラー信号ＥＲＲに変換する。クロックデータ再生回路ＣＤＲは、デシリアライザＤＥＳから出力されるデータ信号ＲＤＴの遷移エッジに基づいてクロックを抽出し、クロックの位相を調整して等化回路ＤＦＥおよび判定回路ＤＣａに出力する。

検出回路ＤＥＴ１ａは、スイッチ制御信号ＳＷＣが第１のレベルの間に動作し、データ信号ＲＤＴに半導体チップＣＨＩＰ２から送信されたコードＴＣＤ（コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを含む）が含まれるか否かを検出する。検出回路ＤＥＴ１ａは、コードＴＣＤを検出した場合、検出したコードを、信号線ＣＤＩＮを介してイコライズロジック回路ＥＱＬａに出力する。検出回路ＤＥＴ１ａは、第２のレベルのスイッチ制御信号ＳＷＣを受けたことに基づいて、コードＴＣＤの検出動作を停止する。

イコライズロジック回路ＥＱＬａは、データ信号ＲＤＴおよびエラー信号ＥＲＲに基づいて、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを生成する。イコライズロジック回路ＥＱＬａは、例えば半導体チップＣＨＩＰ１のパワーオン時に、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣが最適化されたことを検出し、スイッチ制御信号ＳＷＣを第１のレベルから第２のレベルに変化させる。また、イコライズロジック回路ＥＱＬａは、最適化されたコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを開始コードとともにコードＴＣＤとしてスイッチＳＷに出力する。イコライズロジック回路ＥＱＬａの例は、図３に示され、開始コードの例は、図５に示される。コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣは、等化回路ＬＦＥＱ、ＨＦＥＱ、ＤＦＥの等化強度を変更する強度情報の一例である。イコライズロジック回路ＥＱＬａは、判定回路ＤＣａでの判定結果に基づきコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを生成する制御回路の一例である。

図２は、図１に示す半導体チップＣＨＩＰ１、ＣＨＩＰ２の例を示す。半導体チップＣＨＩＰ１、ＣＨＩＰ２は、互いに同一または同様の構成を有するため、以下では、半導体チップＣＨＩＰ１の構成が説明される。

例えば、半導体チップＣＨＩＰ１は、図１に示す構成に加えて、複数のＣＰＵ（Central Processing Unit）コアと、ＣＰＵコアと送信部ＴＸおよび受信部ＲＸとの接続を制御するルータＲＯＵＴとを有する。送信部ＴＸおよび受信部ＲＸは、入出力制御部ＩＯＣに含まれる。入出力制御部ＩＯＣは、通信装置の一例である。そして、各ＣＰＵコアは、半導体チップＣＨＩＰ２に送信するデータを、ルータＲＯＵＴを介して送信部ＴＸに出力し、受信部ＲＸが半導体チップＣＨＩＰ２から受信するデータを、ルータＲＯＵＴを介して受ける。

なお、入出力制御部ＩＯＣは、複数組の送信部ＴＸおよび受信部ＲＸを有してもよい。この場合、複数組の送信部ＴＸおよび受信部ＲＸの一部の対は、半導体チップＣＨＩＰ２と異なる半導体チップに接続されてもよい。

図３は、図１に示すイコライズロジック回路ＥＱＬａの例を示す。イコライズロジック回路ＥＱＬａは、イコライズコアＥＬＣＯＲＥａ、検出回路ＤＥＴ２ａ、レジスタＥＬＲＥＧａおよび記憶部ＭＥＭを有する。例えば、イコライズロジック回路ＥＱＬａは、送信部ＴＸおよび受信部ＲＸがデータを送受信するために用いるクロックの周波数に比べて低い周波数のクロックＥＬＣＬＫに同期して動作する。例えば、クロックＥＬＣＬＫの周波数は、データを送受信するために用いるクロックの周波数の３２分の１である。

イコライズコアＥＬＣＯＲＥａは、受信部ＲＸが過去に受信したデータ信号ＲＤＴの論理パターンの長さに基づいてデータ信号ＲＤＴの周波数帯域を検出し、等化強度を調整する等化回路（ＨＦＥＱ、ＬＦＥＱ、ＤＦＥのいずれか）を選択する。また、イコライズコアＥＬＣＯＲＥａは、エラー信号ＥＲＲに基づいて、選択した等化回路に設定する等化強度を求め、求めた等化強度を示すコード（ＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣのいずれか）を生成する。各等化回路ＨＦＥＱ、ＬＦＥＱ、ＤＦＥは、イコライズコアＥＬＣＯＲＥａからのコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣに基づいて、等化強度を変更する。

イコライズコアＥＬＣＯＲＥａは、等化回路ＤＦＥの等化強度を調整するコードＤＦＥＣを求める場合、例えば、１ビットから２ビット前に受信したデータＲＤＴと現在のエラー信号ＥＲＲとを用いる。イコライズコアＥＬＣＯＲＥａは、等化回路ＨＦＥＱＣの等化強度を調整するコードＨＦＥＱＣを求める場合、例えば、２ビットから５ビット前に受信したデータＲＤＴと現在のエラー信号ＥＲＲとを用いる。イコライズコアＥＬＣＯＲＥａは、等化回路ＬＦＥＱＣの等化強度を調整するコードＬＦＥＱＣを求める場合、例えば、６ビットから１５ビット前に受信したデータＲＤＴと現在のエラー信号ＥＲＲとを用いる。

イコライズコアＥＬＣＯＲＥａは、データ信号ＲＤＴのパターンから周波数帯域を判断し、判断した周波数帯域に対応する等化回路ＨＦＥＱ、ＬＦＥＱ、ＨＦＥ毎に、エラー信号ＥＲＲに基づいて等化強度を示すコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを設定する。このように、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを生成するために参照するデータ信号ＲＤＴは互いに異なるため、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣは、互いに独立に最適化される。したがって、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの少なくともいずれかが、最適値でない等化強度に収束する、いわゆるローカルミニマムは存在しない。

イコライズコアＥＬＣＯＲＥａが生成したコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣは、検出回路ＤＥＴ２ａに転送されるとともに、レジスタＥＬＲＥＧａに格納される。レジスタＥＬＲＥＧａは、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを格納する領域を有する。例えば、半導体チップＣＨＩＰ１のパワーオン時に、記憶部ＭＥＭに格納されたコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの初期値が、レジスタＥＬＲＥＧａに転送される。例えば、記憶部ＭＥＭは、書き替え可能な不揮発性のメモリを含み、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの初期値は、半導体チップＣＨＩＰ１の製造時に記憶部ＭＥＭに書き込まれる。なお、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの初期値は、半導体チップＣＨＩＰ１の製造後に、図２に示すＣＰＵコア等のコントローラにより記憶部ＭＥＭに書き込まれてもよい。図４で説明するように、半導体チップＣＨＩＰ１、ＣＨＩＰ２の記憶部ＭＥＭに書き込まれるコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの初期値は、互いに異なる。

さらに、イコライズコアＥＬＣＯＲＥａは、スイッチＳＷにコードＴＣＤを出力させるスイッチ制御信号ＳＷＣを検出回路ＤＥＴ２ａから受けたことに基づいて、信号線ＣＤＯＵＴにコードＴＣＤを出力する。例えば、コードＴＣＤは、図５に示す開始コードと、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣとを含む。イコライズコアＥＬＣＯＲＥａは、図１に示す検出回路ＤＥＴ１ａから出力されるコードを、信号線ＣＤＩＮを介して受ける。

検出回路ＤＥＴ２ａは、例えば、半導体チップＣＨＩＰ１のパワーオン時に動作し、全てのコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣが初期値から最適値に収束したことを判定したときに、スイッチ制御信号ＳＷＣを第１のレベルから第２のレベルに変化する。なお、検出回路ＤＥＴ２ａは、イコライズコアＥＬＣＯＲＥａの内部に設けられてもよい。半導体チップＣＨＩＰ１のパワーオン時のイコライズロジック回路ＥＱＬａの動作の例は、図４に示される。

図４は、図３に示すイコライズロジック回路ＥＱＬａのパワーオン時の動作の例を示す。換言すれば、図４は、初期値に設定されたコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを伝送路ＴＰの特性に合わせて収束させる収束動作の例（通信装置の制御方法）を示す。

例えば、半導体チップＣＨＩＰ１、ＣＨＩＰ２のイコライズロジック回路ＥＱＬａは、半導体チップＣＨＩＰ１、ＣＨＩＰ２のパワーオンＰＯＮに基づいてそれぞれ動作を開始する。図４に示す例では、半導体チップＣＨＩＰ１、ＣＨＩＰ２は、同じ時刻に電源が供給される（ＰＯＮ）。

パワーオンＰＯＮの後、等化回路ＤＦＥのオフセットをキャンセルする較正が実行される。等化回路ＤＦＥの較正後、図３に示すイコライズコアＥＬＣＯＲＥａは、パワーオン時に記憶部ＭＥＭからレジスタＥＬＲＥＧａに転送されたコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの初期値を読み出す。イコライズコアＥＬＣＯＲＥａは、読み出したコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを、等化回路ＨＦＥＱ、ＬＦＥＱ、ＤＦＥのそれぞれに出力し、等化回路ＨＦＥＱ、ＬＦＥＱ、ＤＦＥの等化強度を初期設定する。コードＨＦＥＱＣの初期値は、半導体チップＣＨＩＰ１、ＣＨＩＰ２で互いに異なり、コードＬＦＥＱＣの初期値は、半導体チップＣＨＩＰ１、ＣＨＩＰ２で互いに異なり、コードＤＦＥＣの初期値は、半導体チップＣＨＩＰ１、ＣＨＩＰ２で互いに異なる。

イコライズコアＥＬＣＯＲＥａは、等化回路ＨＦＥＱ、ＬＦＥＱ、ＤＦＥの等化強度を初期設定した後、データ信号ＲＤＴとエラー信号ＥＲＲに基づいて、各コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを最適化する動作（すなわち、収束動作）を実行する。ここで、損失が補償される信号の周波数帯域は、等化回路ＨＦＥＱ、ＬＦＥＱ、ＤＦＥ毎に異なる。周波数帯域が最も低い等化回路ＬＦＥＱに対応するコードＬＦＥＱＣが最適値に収束するまでの時間は、他の等化回路ＨＦＥＱ、ＤＦＥに対応するコードＨＦＥＱＣ、ＤＦＥＣが最適値に収束するまでの時間より長い。例えば、コードＨＦＥＱＣ、ＤＦＥＣが最適値に収束するまでの時間は、数十ミリ秒であり、コードＬＦＥＱＣが最適値に収束するまでの時間は、数百ミリ秒である。

図３に示す検出回路ＤＥＴ２ａは、規定時間内での各コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの変化量が、例えば２コード（最小の変化量の２つ分）以内に収まった場合、各コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの最適値への収束を検出する。なお、最適値への収束を検出する各コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの変化量は、２コードに限定されない。コードＬＦＥＱＣが最適値に収束するまでの時間は、コードＨＦＥＱＣ、ＤＦＥＣが最適値に収束するまでの時間より長い。このため、コードＬＦＥＱＣの最適値への収束により、全てのコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの最適値への収束が完了する。

半導体チップＣＨＩＰ１、ＣＨＩＰ２では、コードＨＦＥＱＣの初期値は互いに異なり、コードＬＦＥＱＣの初期値は互いに異なり、コードＤＦＥＣの初期値は互いに異なる。このため、コードＨＦＥＱＣの最適値への収束時間は、半導体チップＣＨＩＰ１、ＣＨＩＰ２で互いに異なり、コードＬＦＥＱＣの最適値への収束時間は、半導体チップＣＨＩＰ１、ＣＨＩＰ２で互いに異なる。同様に、コードＤＦＥＣの最適値への収束時間は、半導体チップＣＨＩＰ１、ＣＨＩＰ２で互いに異なる。受信部ＲＸ毎に、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣのそれぞれの初期値を相違させることで、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣのそれぞれの初期値を同じにする場合に比べて、最適値に収束するまでの時間を短縮することができる。

図４に示す例では、半導体チップＣＨＩＰ１の検出回路ＤＥＴ２ａは、半導体チップＣＨＩＰ２の検出回路ＤＥＴ２ａより早く、コードＬＦＥＱＣの最適値ＣＤ１への収束を検出する。そして、半導体チップＣＨＩＰ１の検出回路ＤＥＴ２ａは、スイッチ制御信号ＳＷＣを第１のレベルから第２のレベルに変更する。この後、半導体チップＣＨＩＰ１において最適値に収束されたコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣは、半導体チップＣＨＩＰ１の送信部ＴＸを介して半導体チップＣＨＩＰ２の受信部ＲＸに送信される。

半導体チップＣＨＩＰ２の受信部ＲＸの検出回路ＤＥＴ１ａは、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの受信を検出し、半導体チップＣＨＩＰ２のイコライズロジック回路ＥＱＬａに転送する。そして、半導体チップＣＨＩＰ２のイコライズロジック回路ＥＱＬａのイコライズコアＥＬＣＯＲＥａは、転送されたコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを各等化回路ＨＦＥＱ、ＬＦＥＱ、ＤＦＥに設定するとともに、レジスタＥＬＲＥＧａに書き込む。これにより、各半導体チップＣＨＩＰ１、ＣＨＩＰ２に共通のコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの初期値を用いる場合に比べて、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣが最適値に収束するまでの時間を短縮することができる。なお、図１で説明されたように、各チャネルＣＨにおける信号の劣化特性は同程度であるため、各コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの最適値は、半導体チップＣＨＩＰ１、ＣＨＩＰ２の受信部ＲＸにおいて互いに同様の値である。

図５は、図３に示すイコライズコアＥＬＣＯＲＥａが出力する開始コードおよび最適化されたコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの例を示す。すなわち、図５は、通信装置の制御方法を示す。等化回路ＨＦＥＱ、ＬＦＥＱ、ＤＦＥのそれぞれに設定されるコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣが最適値に収束していない場合、受信部ＲＸは、受信する信号の論理を誤って判定するおそれがある。例えば、信号の論理が変化する境界付近は、境界以外に比べて、論理を誤って判定する可能性が高い。

このため、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣが最適値に収束していない相手の半導体チップＣＨＩＰへの開始コードおよびコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの送信周波数Ｆ２は、通常動作時の送信周波数Ｆ１に比べて低く設定される。すなわち、イコライズコアＥＬＣＯＲＥａは、収束動作において収束したコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを伝送路ＴＰに送信する通信速度を、データＴＤＴを伝送路ＴＰに送信する通信速度に比べて遅く設定する。ここで、通常動作は、図２に示すＣＰＵが相手の半導体チップＣＨＩＰにデータを送信する動作であり、通常動作時の通信速度は、例えば、３６Ｇｂｐｓ（Gigabit per second）である。

これにより、相手の半導体チップＣＨＩＰにおいて、等化回路ＤＦＥおよび判定回路ＤＣａは、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣが最適値に収束する前に、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを正しく受信することができる。また、検出部ＤＥＴ１ａは、開始コードを検出することで、相手の半導体チップＣＨＩＰからコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣが送信されたことを認識することができる。開始コードは、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを識別するための識別情報の一例である。

例えば、イコライズコアＥＬＣＯＲＥａは、相手の半導体チップＣＨＩＰに送信する開始コードおよびコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを、論理毎に１６ビット連続して生成する。この場合、開始コードおよびコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの通信速度は、通常動作時の１６分の１の２．２５Ｇｂｐｓになる。

例えば、開始コードの論理は、”０１０”である。図１に示す検出回路ＤＥＴ１ａは、１４ビット以上の連続する”０”、１４ビット以上の連続する”１”、および１４ビット以上の連続する”０”を順次に受けた場合、開始コードを受信したと判定する。そして、検出回路ＤＥＴ１ａは、開始コードの受信に続き、１４ビット以上の連続する”０”および１４ビット以上の連続する”１”の組み合わせでそれぞれ表されるコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを順次に受信する。

図６は、図１に示す受信部ＲＸを初期化する動作の例を示す。すなわち、図６は、通信装置の制御方法を示す。図６に示す動作は、各半導体チップＣＨＩＰ１、ＣＨＩＰ２のパワーオン時にそれぞれの受信部ＲＸで開始される。パワーオン後、半導体チップＣＨＩＰ１の受信部ＲＸは、半導体チップＣＨＩＰ２の送信部ＴＸから送信されるデータＴＤＴ（図１）を受信する。半導体チップＣＨＩＰ２の受信部ＲＸは、半導体チップＣＨＩＰ１の送信部ＴＸから送信されるデータＴＤＴを受信する。送信部ＴＸから送信されるデータＴＤＴは、半導体チップＣＨＩＰ１、ＣＨＩＰ２の初期化動作中に生成されるトレーニングデータまたはダミーデータでもよく、ＣＰＵが出力する実データでもよい。半導体チップＣＨＩＰ１、ＣＨＩＰ２のイコライズコアＥＬＣＯＲＥａは、データ信号ＲＤＴおよびエラー信号ＥＲＲに基づいて、図４に示す各コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを最適値に収束する収束動作を繰り返し実行する。イコライズコアＥＬＣＯＲＥａは、各コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの収束動作毎に、変更したコード（ＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣのいずれか）を、等化回路（ＨＦＥＱ、ＬＦＥＱ、ＤＦＥのいずれか）に設定する。また、イコライズコアＥＬＣＯＲＥａは、各コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの収束動作毎に、変更したコード（ＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣのいずれか）を、レジスタＥＬＲＥＧａに書き込む。

図３に示す検出回路ＤＥＴ２ａは、動作ＯＰ１０２において、コードＨＦＥＱＣのＸ１秒後の変化量が所定のコード数Ｙ１以下か否かを判定し、動作ＯＰ１０４において、コードＬＦＥＱＣのＸ２秒後の変化量が所定のコード数Ｙ２以下か否かを判定する。また、検出回路ＤＥＴ２ａは、動作ＯＰ１０６において、コードＤＦＥＣのＸ３秒後の変化量が所定のコード数Ｙ３以下か否かを判定する。なお、動作ＯＰ１０２、ＯＰ１０４、ＯＰ１０６は、並列に実行されてもよい。

例えば、Ｘ１秒、Ｘ３秒は、２ｍｓ（ミリ秒）であり、Ｘ２秒は、１００ｍｓであり、コード数Ｙ１、Ｙ２、Ｙ３は、”２”である。動作ＯＰ１０２、ＯＰ１０４、ＯＰ１０６の全てが肯定判定（Ｙｅｓ）の場合、すなわち、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの全てが収束した場合、受信部ＲＸは動作ＯＰ１０８を実行する。動作ＯＰ１０２、ＯＰ１０４、ＯＰ１０６のいずれかが否定判定（Ｎｏ）の場合、受信部ＲＸは動作ＯＰ１２０を実行する。

動作ＯＰ１０８において、検出回路ＤＥＴ２ａはスイッチ制御信号ＳＷＣを第２のレベルに設定する。スイッチＳＷは、スイッチ制御信号ＳＷＣに基づいて、イコライズロジック回路ＥＱＬａから送信されるコードＴＣＤをバッファＦＩＦＯに転送する側に切り替わる。次に、動作ＯＰ１１０において、検出回路ＤＥＴ１ａは、スイッチ制御信号ＳＷＣの第２のレベルの変化に基づいて、コードＴＣＤの検出動作を停止する。これにより、例えば、半導体チップＣＨＩＰ１の検出回路ＤＥＴ１ａは、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣが最適値に収束した後、半導体チップＣＨＩＰ２から送信されるコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを検出しない。したがって、一方の半導体チップＣＨＩＰで、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣが最適値に収束した場合に、他方の半導体チップＣＨＩＰで収束したコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを使用することを抑止することができる。また、検出回路ＤＥＴ１ａが動作を停止することで、受信部ＲＸの消費電力を削減することができる。

次に、動作ＯＰ１１２において、イコライズコアＥＬＣＯＲＥａは、開始コード（図５に示す”０１０”）と、最適値に収束したコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣとを、スイッチＳＷおよび送信部ＴＸを介して相手の半導体チップＣＨＩＰに送信する。次に、動作ＯＰ１１４において、検出回路ＤＥＴ２ａは、所定時間後に、スイッチ制御信号ＳＷＣを第２のレベルから第１のレベルに戻す。なお、検出回路ＤＥＴ１ａは、スイッチ制御信号ＳＷＣが第２のレベルから第１のレベルに戻った場合にも、停止状態を維持する。次に、動作ＯＰ１１６において、検出回路ＤＥＴ２ａは、動作を停止し、受信部ＲＸの収束動作は完了する。

一方、動作ＯＰ１２０において、検出回路ＤＥＴ１ａは、相手の半導体チップＣＨＩＰから、開始コードを受信したか否かを判定する。動作ＯＰ１２０が肯定判定の場合、受信部ＲＸは動作ＯＰ１２２を実行し、動作ＯＰ１２０が否定判定の場合、受信部ＲＸは動作ＯＰ１０２、ＯＰ１０４、ＯＰ１０６を再び実行する。なお、開始コードに続くコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを示す論理が所定のビット数（図５では、１４ビット）連続しない場合、検出回路ＤＥＴ１ａは、開始コードを受信していないと判定してもよい。この場合、受信部ＲＸは動作ＯＰ１０２、ＯＰ１０４、ＯＰ１０６を再び実行する。

動作ＯＰ１２２において、検出回路ＤＥＴ１ａは、開始コードに続いて受信するコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣをイコライズロジック回路ＥＱＬａに転送する。イコライズロジック回路ＥＱＬａのイコライズコアＥＬＣＯＲＥａは、相手の半導体チップＣＨＩＰから受信したコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣをレジスタＥＬＲＥＧａに格納する。

次に、動作ＯＰ１２４において、受信部ＲＸは、検出回路ＤＥＴ１ａ、ＤＥＴ２ａの動作を停止する。そして、動作ＯＰ１２６において、イコライズコアＥＬＣＯＲＥａは、相手の半導体チップＣＨＩＰから受信したコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを、等化回路ＨＦＥＱ、ＬＦＥＱ、ＤＦＥのそれぞれに設定する。そして、受信部ＲＸの収束動作は完了する。

このように、図６に示す例では、互いに異なる初期値で収束動作を開始した半導体チップＣＨＩＰ１、ＣＨＩＰ２の受信部ＲＸは、早く収束したコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを採用する。

図７は、図１に示す受信部の動作の別の例を示す。図６と同一または同様の動作については、同じ符号を付し、詳細な説明は省略する。図４で説明されたように、コードＬＦＥＱＣが最適値に収束するまでの収束時間は、コードＨＦＥＱＣ、ＤＦＥＣが最適値に収束するまでの収束時間より長い。このため、コードＬＦＥＱＣの最適値への収束を判定することで、コードＨＦＥＱＣ、ＤＦＥＣの最適値への収束も判定することができる。

図７では、受信部ＲＸは、コードＨＦＥＱＣ、ＤＦＥＣの最適値への収束を判定する動作ＯＰ１０２、ＯＰ１０６（図６）を実行しない。また、受信部ＲＸは、動作ＯＰ１１２、ＯＰ１２２、ＯＰ１２６の代わりに、動作ＯＰ１１２ａ、ＯＰ１２２ａ、ＯＰ１２６ａを実行する。

動作ＯＰ１１２ａでは、イコライズコアＥＬＣＯＲＥａは、開始コード（図５に示す”０１０”）と、最適値に収束したコードＬＦＥＱＣとを、スイッチＳＷおよび送信部ＴＸを介して相手の半導体チップＣＨＩＰに送信する。動作ＯＰ１２２ａでは、検出回路ＤＥＴ１ａは、開始コードに続いて受信するコードＬＦＥＱＣをイコライズロジック回路ＥＱＬａに転送する。イコライズロジック回路ＥＱＬａのイコライズコアＥＬＣＯＲＥａは、相手の半導体チップＣＨＩＰから受信したコードＬＦＥＱＣをレジスタＥＬＲＥＧａに格納する。なお、イコライズコアＥＬＣＯＲＥａは、検出回路ＤＥＴ１ａからコードＬＦＥＱＣを受信した時点で、他のコードＨＦＥＱＣ、ＤＦＥＣを最適値に収束する動作を完了しており、最適化したコードＨＦＥＱＣ、ＤＦＥＣを、レジスタＥＬＲＥＧａに格納済みである。また、イコライズコアＥＬＣＯＲＥａは最適化したコードＨＦＥＱＣ、ＤＦＥＣを、等化回路ＨＦＥＱ、ＤＦＥに設定済みである。

このため、動作ＯＰ１２６ａでは、イコライズコアＥＬＣＯＲＥａは、相手の半導体チップＣＨＩＰから受信したコードＬＦＥＱＣのみを、等化回路ＬＦＥＱに設定し、受信部ＲＸの収束動作を完了する。図７では、コードＬＦＥＱＣが最適値に収束した場合、コードＬＦＥＱＣのみを相手の半導体チップＣＨＩＰに送信し、相手の半導体チップＣＨＩＰの等化回路ＬＦＥＱに設定させる。これにより、受信部ＲＸへのコードＨＦＥＱＣ、ＤＦＥＣの送信時間をなくすことができ、受信部ＲＸの収束動作時間を図６に比べて短縮することができる。

以上、図１から図７に示す実施形態では、半導体チップＣＨＩＰ１、ＣＨＩＰ２の受信部ＲＸ毎に、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣのそれぞれの初期値を相違させる。これにより、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣのそれぞれの初期値を同じにする場合に比べて、等化回路ＨＦＥＱ、ＬＦＥＱ、ＤＦＥの等化強度を最適値に収束するまでの時間を短縮することができる。

半導体チップＣＨＩＰ１の検出回路ＤＥＴ１ａは、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣが最適値に収束した場合に動作を停止し、半導体チップＣＨＩＰ２から送信されるコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを検出しない。これにより、半導体チップＣＨＩＰ１、ＣＨＩＰ２において、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣがほぼ同時に収束した場合に、他の通信装置で収束したコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを使用することを抑止することができる。また、受信部ＲＸの消費電力を削減することができる。

図７において、コードＬＦＥＱＣが最適値に収束した場合、コードＬＦＥＱＣのみを相手の半導体チップＣＨＩＰに送信することで、相手の半導体チップＣＨＩＰの受信部ＲＸへのコードＨＦＥＱＣ、ＤＦＥＣの送信時間をなくすことができる。この結果、通信装置におけるコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの収束動作の時間を図６に比べて短縮することができる。

コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの通信速度を、データＴＤＴの通信速度に比べて遅く設定することで、等化回路ＤＦＥおよび判定回路ＤＣａは、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを正しく受信することができる。また、検出部ＤＥＴ１ａは、開始コードを検出することで、相手の半導体チップＣＨＩＰからコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣが送信されたことを認識することができる。

図８は、通信装置および通信装置の制御方法の別の実施形態を示す。図１から図７に示す実施形態で説明した要素と同一または同様の要素については、同一の符号を付し、詳細な説明は省略する。この実施形態では、受信部ＲＸは、図１に示すイコライズロジック回路ＥＱＬａおよび検出回路ＤＥＴ１ａの代わりにイコライズロジック回路ＥＱＬｂおよび検出回路ＤＥＴ１ｂを有する。また、受信部ＲＸは、図１に示す等化回路ＨＦＥＱ、ＬＦＥＱの代わりに等化回路ＥＱを有し、図１に示す等化回路ＤＦＥおよび判定回路ＤＣａの代わりに判定回路ＤＣｂを有する。受信部ＲＸのその他の構成は、図１に示す受信部ＲＸと同様である。送信部ＴＸの構成は、図１に示す送信部ＴＸと同一または同様である。例えば、チャネルＣＨにおける信号の劣化特性は、互いに同程度であるとする。

イコライズロジック回路ＥＱＬｂは、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを出力する機能の代わりに、等化回路ＥＱの等化強度を調整するコードＥＱＣを出力する機能を有することを除き、図１に示すイコライズロジック回路ＥＱＬａと同様である。イコライズロジック回路ＥＱＬｂの例は、図９に示される。

検出回路ＤＥＴ１ｂは、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを受信する機能の代わりに、相手の半導体チップＣＨＩＰからコードＥＱＣを受信する機能を有することを除き、図１に示す検出回路ＤＥＴ１ａと同様である。すなわち、検出回路ＤＥＴ１ｂは、開始コードとコードＥＱＣとを検出する機能を有する。コードＥＱＣの初期値は、図４に示す例と同様に、半導体チップＣＨＩＰ１、ＣＨＩＰ２で互いに異なる。

例えば、等化回路ＥＱは、信号の損失をアナログ的に補償するＣＴＬＥの一種である。判定回路ＤＣｂは、等化回路ＥＱから出力される直列のデータ信号の論理を判定するとともに、等化回路ＥＱから出力される直列のデータ信号の振幅に基づいてエラーを検出する。

図９は、図８に示すイコライズロジック回路ＥＱＬｂの例を示す。図３と同一または同様の要素については、詳細な説明は省略する。イコライズロジック回路ＥＱＬｂは、イコライズコアＥＬＣＯＲＥｂ、検出回路ＤＥＴ２ｂ、レジスタＥＬＲＥＧｂおよび記憶部ＭＥＭを有する。

イコライズコアＥＬＣＯＲＥｂは、データ信号ＲＤＴおよびエラー信号ＥＲＲに基づいて、等化回路ＥＱに設定するコードＥＱＣを最適値に収束する収束動作を実行する。イコライズコアＥＬＣＯＲＥｂは、収束動作中、生成したコードＥＱＣを等化回路ＥＱに設定し、レジスタＥＬＲＥＧｂに格納する。イコライズコアＥＬＣＯＲＥｂは、コードＥＱＣが最適値に収束したことを検出回路ＤＥＴ２ｂが検出した場合に、開始コードおよびコードＥＱＣをコードＴＣＤとして信号線ＣＤＯＵＴに出力する。また、イコライズコアＥＬＣＯＲＥｂは、信号線ＣＤＩＮを介して開始コードおよびコードＥＱＣを、相手の半導体チップＣＨＩＰから受信した場合、受信したコードＥＱＣを等化回路ＥＱに設定し、レジスタＥＬＲＥＧｂに格納する。

検出回路ＤＥＴ２ｂは、コードＥＱＣが初期値から最適値に収束したときに、スイッチ制御信号ＳＷＣを第１のレベルから第２のレベルに変更し、スイッチＳＷにコードＴＣＤを出力させる。レジスタＥＬＲＥＧｂは、コードＥＱＣを格納する領域を有する。すなわち、イコライズロジック回路ＥＱＬｂは、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの代わりにコードＥＱＣを扱うことを除き、図３に示すイコライズロジック回路ＥＱＬａと同様である。

図１０は、図８に示す受信部の動作の例を示す。すなわち、図１０は、通信装置の制御方法を示す。図６と同一または同様の動作については、同じ符号を付し、詳細な説明は省略する。

図１０では、受信部ＲＸは、図６に示す動作ＯＰ１０２、ＯＰ１０４、ＯＰ１０６の代わりに、動作ＯＰ１０７を実行する。また、受信部ＲＸは、図６に示す動作ＯＰ１１２、ＯＰ１２２、ＯＰ１２６の代わりに、動作ＯＰ１１２ｂ、ＯＰ１２２ｂ、ＯＰ１２６ｂを実行する。

動作ＯＰ１０７において、図９に示す検出回路ＤＥＴ２ｂは、コードＥＱＣのＸ４秒後の変化量が所定のコード数Ｙ４以下か否かを判定する。例えば、Ｘ４秒は、２ｍｓであり、コード数Ｙ４は、”２”である。動作ＯＰ１０７が肯定判定（Ｙｅｓ）の場合、すなわち、コードＥＱＣが収束した場合、受信部ＲＸは動作ＯＰ１０８を実行する。動作ＯＰ１０７が否定判定（Ｎｏ）の場合、受信部ＲＸは動作ＯＰ１２０を実行する。

動作ＯＰ１１２ｂでは、イコライズコアＥＬＣＯＲＥｂは、図５と同様に、開始コード（例えば、”０１０”）と、最適値に収束したコードＥＱＣとを、スイッチＳＷおよび送信部ＴＸを介して相手の半導体チップＣＨＩＰに送信する。すなわち、開始コードとコードＥＱＣの通信速度は、データＴＤＴの通信速度に比べて低く設定される。

動作ＯＰ１２２ｂでは、検出回路ＤＥＴ１ｂは、開始コードに続いて受信するコードＥＱＣをイコライズロジック回路ＥＱＬｂに転送する。イコライズロジック回路ＥＱＬｂのイコライズコアＥＬＣＯＲＥｂは、相手の半導体チップＣＨＩＰから受信したコードＥＱＣをレジスタＥＬＲＥＧｂに格納する。動作ＯＰ１２６ａでは、イコライズコアＥＬＣＯＲＥｂは、相手の半導体チップＣＨＩＰから受信したコードＥＱＣを、等化回路ＥＱに設定する。そして、受信部ＲＸの収束動作は完了する。

以上、図８から図１０に示す実施形態では、コードＥＱＣの初期値は、半導体チップＣＨＩＰ毎に異なり、コードＥＱＣが収束した半導体チップＣＨＩＰは、他の半導体チップＣＨＩＰに収束したコードＥＱＣを送信する。これにより、受信部ＲＸが、受信した信号を等化する１つの等化回路ＥＱを有する場合にも、図１から図７に示す実施形態と同様に、等化回路ＥＱの等化強度を最適値に収束するまでの時間、互いに同じ初期値を用いる場合に比べて短縮することができる。

また、コードＥＱＣが収束した場合に、検出回路ＤＥＴ１ｂによる他の半導体チップＣＨＩＰからのコードＥＱＣの検出動作を停止することで、他の半導体チップＣＨＩＰで収束したコードＥＱＣを使用することを抑止することができる。コードＥＱＣの通信速度をデータＴＤＴの通信速度に比べて遅く設定することで、判定回路ＤＣｂは、コードＥＱＣを正しく受信することができる。また、検出部ＤＥＴ１ｂは、開始コードを検出することで、相手の半導体チップＣＨＩＰからコードＥＱＣが送信されたことを認識することができる。

図１１は、通信装置および通信装置の制御方法の別の実施形態を示す。図１から図１０に示す実施形態で説明した要素と同一または同様の要素については、同一の符号を付し、詳細な説明は省略する。この実施形態では、各半導体チップＣＨＩＰ１、ＣＨＩＰ２は、送信部ＴＸと受信部ＲＸとを含むｎ個の送受信部ＴＲＸ（ＴＲＸ１、ＴＲＸ２、...、ＴＲＸｎ）と、制御部ＣＮＴＬとを有する。半導体チップＣＨＩＰ１、ＣＨＩＰ２は、送受信部ＴＲＸのそれぞれに対応して一対のチャネルＣＨを含むｎ個のレーンＬＮ（ＬＮ１、ＬＮ２、...、ＬＮｎ）を介して互いに接続される。例えば、チャネルＣＨにおける信号の劣化特性は、互いに同程度であるとする。

半導体チップＣＨＩＰ２の構成は、半導体チップＣＨＩＰ１の構成と同一または同様である。また、送受信部ＴＲＸ１−ＴＲＸｎの構成は、互いに同一または同様であるため、図１１では、半導体チップＣＨＩＰ１の送受信部ＴＲＸ１の構成が説明される。送信部ＴＸは、図１に示す送信部ＴＸと同一または同様である。

受信部ＲＸは、イコライズロジック回路ＥＱＬａが出力するコードＴＣＤ１およびスイッチ制御信号ＳＷＣ１を制御部ＣＮＴＬに出力する。以下、各受信部ＲＸが出力するコードＴＣＤ１、ＴＣＤ２、...、ＴＣＤｎは、コードＴＣＤとも称され、各受信部ＲＸが出力するスイッチ制御信号ＳＷＣ１、ＳＷＣ２、...、ＳＷＣｎは、スイッチ制御信号ＳＷＣとも称される。コードＴＣＤは、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを含む。また、送受信部ＴＲＸ１は、制御部ＣＮＴＬからコードＴＣＤｘおよびスイッチ制御信号ＳＷＣｔ、ＳＷＣｒと、制御信号ＣＮＴ１とを受ける。以下、送受信部ＴＲＸ１、ＴＲＸ２、...、ＴＲＸｎが受ける制御信号ＣＮＴ１、ＣＮＴ２、...、ＣＮＴｎは、制御信号ＣＮＴとも称される。

イコライズロジック回路ＥＱＬａは、オア回路ＯＲを介して検出回路ＤＥＴ１ａが検出した相手の半導体チップＣＨＩＰからのコード（ＣＤＩＮ）または制御部ＣＮＴＬからのコードＴＣＤｘを受ける。受信部ＲＸのその他の構成は、図１に示す受信部ＲＸと同様である。

制御部ＣＮＴＬは、送受信部ＴＲＸのいずれかから受けたコードＴＣＤおよびスイッチ制御信号ＳＷＣを、共通のコードＴＣＤｘおよびスイッチ制御信号ＳＷＣｔ（またはＳＷＣｒ）として各送受信部ＴＲＸに出力する。スイッチ制御信号ＳＷＣｔは、各送受信部ＴＲＸの送信部ＴＸに出力され、スイッチ制御信号ＳＷＣｒは、各送受信部ＴＲＸの受信部ＲＸに出力される。例えば、送受信部ＴＲＸのいずれかのイコライズロジック回路ＥＱＬａがコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの最適値への収束を検出した場合、最適値は、他の送受信部ＴＲＸに転送されるとともに、相手の半導体チップＣＨＩＰに転送される。換言すれば、制御部ＣＮＴＬは、半導体チップＣＨＩＰ１、ＣＨＩＰ２の全ての送受信部ＴＲＸからコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの最適値への収束に関する情報を収集し、最も早く収束した送受信部ＴＲＸのコードを他の送受信部ＴＲＸに反映させる。受信部ＲＸの動作の例は、図１２に示され、制御部ＣＮＴＬの動作の例は、図１３に示される。

例えば、図１から図７に示す実施形態と同様に、コードＨＦＥＱＣの初期値は、半導体チップＣＨＩＰ１、ＣＨＩＰ２で互いに異なり、コードＬＦＥＱＣの初期値は、半導体チップＣＨＩＰ１、ＣＨＩＰ２で互いに異なる。また、コードＤＦＥＣの初期値は、半導体チップＣＨＩＰ１、ＣＨＩＰ２で互いに異なる。なお、コードＨＦＥＱＣの初期値の少なくとも２つは、半導体チップＣＨＩＰ１の送受信部ＴＲＸ間で互いに異なってもよく、コードＬＦＥＱＣの初期値の少なくとも２つは、半導体チップＣＨＩＰ１の送受信部ＴＲＸ間で互いに異なってもよい。また、コードＤＦＥＣの初期値の少なくとも２つは、半導体チップＣＨＩＰ１の送受信部ＴＲＸ間で互いに異なってもよい。

図１２は、図１１に示す受信部ＲＸの動作の例を示す。図６と同一または同様の動作については、詳細な説明は省略する。動作ＯＰ１０２、ＯＰ１０４、ＯＰ１０６、ＯＰ１２０、ＯＰ１２４、ＯＰ１２６は、図６と同一または同様である。また、図１２では、図６に示す動作ＯＰ１２２の代わりに動作ＯＰ１２２ｃが実行される。

動作ＯＰ１０２、ＯＰ１０４、ＯＰ１０６の全てが肯定判定（Ｙｅｓ）の場合、受信部ＲＸは動作ＯＰ１３０を実行する。動作ＯＰ１３０では、受信部ＲＸの検出回路ＤＥＴ２ａ（図３）は、制御部ＣＮＴＬにスイッチ制御信号ＳＷＣを出力する。次に、受信部ＲＸは、動作ＯＰ１３２において、制御部ＣＮＴＬからコードＴＣＤの送信要求を待つ。例えば、制御部ＣＮＴＬは、コードＴＣＤの送信要求を、図１１に示す制御信号ＣＮＴ（ＣＮＴ１、ＣＮＴ２、...、ＣＮＴｎ）として、スイッチ制御信号ＳＷＣを出力した受信部ＲＸに出力する。コードＴＣＤの送信要求を受けた受信部ＲＸは、動作ＯＰ１３４において、イコライズコアＥＬＣＯＲＥａ（図３）に、最適値に収束したコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを制御部ＣＮＴＬに出力させる。なお、イコライズコアＥＬＣＯＲＥａは、開始コードをコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣとともに制御部ＣＮＴＬに出力してもよい。

次に、受信部ＲＸは、動作ＯＰ１３６において、制御部ＣＮＴＬからスイッチ制御信号ＳＷＣｒとコードＴＣＤｘとが送信されるのを待つ。コードＴＣＤｘは、最適値に収束したコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを含む。受信部ＲＸは、第２のレベルのスイッチ制御信号ＳＷＣｒとコードＴＣＤｘとを制御部ＣＮＴＬから受信した場合、動作ＯＰ１２２ｃを実行する。

一方、動作ＯＰ１２０において、検出回路ＤＥＴ１ａは、相手の半導体チップＣＨＩＰから、開始コードを受信したか否かを判定する。動作ＯＰ１２０が肯定判定の場合、受信部ＲＸは動作ＯＰ１４０を実行し、動作ＯＰ１２０が否定判定の場合、受信部ＲＸは動作ＯＰ１４２を実行する。検出部ＤＥＴ１ａは、開始コードを検出することで、相手の半導体チップＣＨＩＰからコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣが送信されたことを認識することができる。

動作ＯＰ１４０において、受信部ＲＸのイコライズコアＥＬＣＯＲＥａ（図３）は、相手の半導体チップＣＨＩＰから送信され、検出回路ＤＥＴ１ａが検出したコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを制御部ＣＮＴＬに出力し、動作ＯＰ１２２ｃを実行する。なお、イコライズコアＥＬＣＯＲＥａは、開始コードをコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣとともに制御部ＣＮＴＬに出力してもよい。

動作ＯＰ１４２において、受信部ＲＸは、制御部ＣＮＴＬから第２のレベルのスイッチ制御信号ＳＷＣｒとコードＴＣＤｘとを受信した場合、動作ＯＰ１２２ｃを実行する。動作ＯＰ１４２において、受信部ＲＸは、制御部ＣＮＴＬから第２のレベルのスイッチ制御信号ＳＷＣｒとコードＴＣＤｘとを受信しない場合、動作ＯＰ１０２、ＯＰ１０４、ＯＰ１０６を再び実行する。

動作ＯＰ１２２ｃにおいて、受信部ＲＸのイコライズコアＥＬＣＯＲＥａは、受信したコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣをレジスタＥＬＲＥＧａに格納する。ここで、受信したコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣは、動作ＯＰ１３６、ＯＰ１４２で制御部ＣＮＴＬから受信したコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣである。あるいは、受信したコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣは、動作ＯＰ１４０で相手の半導体チップＣＨＩＰから受信したコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣである。この後、受信部ＲＸは、動作ＯＰ１２４、ＯＰ１２６を実行し、収束動作は完了する。

なお、図１２では、図７と同様に、受信部ＲＸは、動作ＯＰ１０２、ＯＰ１０６の実行を省略してもよい。この場合、動作ＯＰ１３４、ＯＰ１３６、ＯＰ１４０、ＯＰ１４２では、最適値に収束したコードＬＦＥＱＣが送信または受信される。また、動作ＯＰ１２２ｃでは、コードＬＦＥＱＣがレジスタＥＬＲＥＧａに格納され、動作ＯＰ１２６では、コードＬＦＥＱＣが等化回路ＬＦＥＱに設定される。

図１３は、図１１に示す制御部ＣＮＴＬの動作の例を示す。図１３に示す動作は、半導体チップＣＨＩＰ１、ＣＨＩＰ２のパワーオン時に実行される。半導体チップＣＨＩＰ１、ＣＨＩＰ２に搭載される制御部ＣＮＴＬの動作は、互いに同じため、以下では、半導体チップＣＨＩＰ１に搭載される制御部ＣＮＴＬの動作を説明する。

まず、動作ＯＰ２０２において、制御部ＣＮＴＬは、半導体チップＣＨＩＰ１の受信部ＲＸのいずれかから出力されるスイッチ制御信号ＳＷＣ（第１のレベルから第２のレベルへの変化）を待つ。制御部ＣＮＴＬは、第２のレベルのスイッチ制御信号ＳＷＣを受信した場合、動作ＯＰ２０４において、スイッチ制御信号ＳＷＣを出力した受信部ＲＸにコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの送信要求を出力する。

次に、動作ＯＰ２０６において、制御部ＣＮＴＬは、スイッチ制御信号ＳＷＣを出力した受信部ＲＸから出力されるコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを待つ。制御部ＣＮＴＬは、受信部ＲＸからコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを受信した場合、動作ＯＰ２０８を実行する。動作ＯＰ２０８において、自チップ（すなわち、半導体チップＣＨＩＰ１）においてコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣが最適値に収束した場合、動作ＯＰ２１０を実行する。一方、動作ＯＰ２０８において、他のチップ（すなわち、半導体チップＣＨＩＰ２）においてコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣが最適値に収束した場合、動作ＯＰ２１６を実行する。コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣが自チップで収束したか、他チップで収束したかを示す情報は、例えば、図１２に示す動作ＯＰ１３４およびＯＰ１４０において、イコライズコアＥＬＣＯＲＥａが制御部ＣＮＴＬに送信する。

動作ＯＰ２１０において、制御部ＣＮＴＬは、半導体チップＣＨＩＰ２に開始コードおよびコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを出力するために、半導体チップＣＨＩＰ１内の全ての送受信部ＴＲＸにスイッチ制御信号ＳＷＣｔ、ＳＷＣｒを出力する。換言すれば、制御部ＣＮＴＬは、スイッチ制御信号ＳＷＣｔ、ＳＷＣｒを第１のレベルから第２のレベルに変化させる。送受信部ＴＲＸの送信部ＴＸは、第２のレベルのスイッチ制御信号ＳＷＣｔに基づいてスイッチＳＷを切り替える。送受信部ＴＲＸの受信部ＲＸは、スイッチ制御信号ＳＷＣｒの第１のレベルから第２のレベルへの変化に基づいて検出回路ＤＥＴ１ａの動作を停止する。

次に、動作ＯＰ２１２において、制御部ＣＮＴＬは、半導体チップＣＨＩＰ１内の全ての送受信部ＴＲＸに、開始コードと、最適値に収束したコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを送信する。この際、制御部ＣＮＴＬは、図５と同様に、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを伝送路ＴＰに送信する通信速度を、データＴＤＴを伝送路ＴＰに送信する通信速度に比べて遅く設定する。これにより、相手の半導体チップＣＨＩＰにおいてコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣが最適値に収束していない場合にも、等化回路ＤＦＥおよび判定回路ＤＣａは、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを正しく受信することができる。

各送受信部ＴＲＸの送信部ＴＸは、制御部ＣＮＴＬから受けた開始コードとコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣとを半導体チップＣＨＩＰ２に出力する。また、各送受信部ＴＲＸの受信部ＲＸのイコライズコアＥＬＣＯＲＥａは、制御部ＣＮＴＬから受けたコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣのそれぞれを、等化回路ＨＦＥＱ、ＬＦＥＱ、ＤＦＥに設定するとともに、レジスタＥＬＲＥＧａに格納する。

次に、動作ＯＰ２１４において、制御部ＣＮＴＬは、所定時間後に、スイッチ制御信号ＳＷＣｔを第２のレベルから第１のレベルに変化させる。スイッチＳＷは、スイッチ制御信号ＳＷＣｔに基づいて、送信部ＴＸの送信経路をＣＰＵ側に切り替える。この後、動作ＯＰ２２０が実行される。

一方、動作ＯＰ２１６において、制御部ＣＮＴＬは、半導体チップＣＨＩＰ１内の全ての送受信部ＴＲＸにスイッチ制御信号ＳＷＣｒ（第１のレベルから第２のレベルへの変化）を出力する。送受信部ＴＲＸの受信部ＲＸは、第２のレベルのスイッチ制御信号ＳＷＣｒに基づいて検出回路ＤＥＴ１ａの動作を停止する。なお、動作ＯＰ２１６では、制御部ＣＮＴＬは、スイッチ制御信号ＳＷＣｔを第１のレベルに維持するため、送信部ＴＸのスイッチＳＷは、ＣＰＵ側に切り替わった状態に維持される。このため、各送受信部ＴＲＸの送信部ＴＸは、受信したコードＴＣＤｘ（すなわち、収束したコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣ）を半導体チップＣＨＩＰ２へ送信しない。他のチップ（すなわち、半導体チップＣＨＩＰ２）でコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣが収束した場合、半導体チップＣＨＩＰ２の制御部ＣＮＴＬが、各受信部ＲＸにコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを設定する。これにより、半導体チップＣＨＩＰ１が半導体チップＣＨＩＰ２にコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを送信する場合に比べて、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの収束動作時間を短縮することができる。

次に、動作ＯＰ２１８において、制御部ＣＮＴＬは、半導体チップＣＨＩＰ２の受信部ＲＸのいずれかで最適値に収束したコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを、半導体チップＣＨＩＰ１内の全ての送受信部ＴＲＸに出力する。動作ＯＰ２１８では、送信部ＴＸのスイッチＳＷは、ＣＰＵ側に切り替わっているため、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣが半導体チップＣＨＩＰ２に送信されることはない。このため、送受信部ＴＲＸに出力されたコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣは、半導体チップＣＨＩＰ２に送信されないため、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの送受信部ＴＲＸへの送信速度は、低下されなくてもよい。動作ＯＰ２１８の後、制御部ＣＮＴＬは、動作ＯＰ２２０を実行する。

動作ＯＰ２２０において、制御部ＣＮＴＬは、動作を停止し、受信部ＲＸの収束動作の制御を完了する。

以上、図１１から図１３に示す実施形態においても、図１から図１０に示す実施形態と同様の効果を得ることができる。すなわち、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣが収束した場合に、検出回路ＤＥＴ１ａによる他の半導体チップＣＨＩＰからのコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの検出動作は停止する。これにより、他の半導体チップＣＨＩＰで収束したコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを使用することを抑止することができる。コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣの通信速度をデータＴＤＴの通信速度に比べて遅く設定することで、相手の半導体チップＣＨＩＰの等化回路ＤＦＥおよび判定回路ＤＣａは、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣを正しく受信することができる。また、検出部ＤＥＴ１ａは、開始コードを検出することで、相手の半導体チップＣＨＩＰからコードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣが送信されたことを認識することができる。

さらに、図１１から図１３に示す実施形態では、各半導体チップＣＨＩＰ１、ＣＨＩＰ２が複数の送受信部ＴＲＸを有し、例えば、コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣのそれぞれの初期値は、送受信部ＴＲＸ毎に相違する。コードＨＦＥＱＣ、ＬＦＥＱＣ、ＤＦＥＣのそれぞれの初期値が、図４に示す２種類より多く設定されることで、等化回路ＨＦＥＱ、ＬＦＥＱ、ＤＦＥＱの等化強度を最適値に収束するまでの時間を図１から図１０に示す実施形態に比べて短縮することができる。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
第１の伝送路を介して信号を受信する受信部と、第２の伝送路に信号を送信する送信部とを有する通信装置であって、
前記受信部は、
前記第１の伝送路を介して受信した信号を等化し、強度情報に応じて信号の等化強度が変更される等化回路と、
前記等化回路で等化した信号の論理を判定する判定回路と、
前記判定回路での判定結果に基づき前記強度情報を生成し、初期値に設定された前記強度情報を伝送路の特性に合わせて収束させる収束動作において、前記強度情報の収束を判定した場合、収束した強度情報を、前記送信部を介して前記第２の伝送路に接続された他の通信装置に送信し、前記強度情報が収束する前に前記第１の伝送路を介して前記他の通信装置で収束した前記強度情報を受信した場合、受信した前記強度情報を前記等化回路に設定する制御回路と
を備え、
前記等化回路に設定される前記強度情報の前記初期値は、前記収束動作において前記他の通信装置の受信部に設けられる等化回路に設定される前記強度情報の初期値と相違すること
を特徴とする通信装置。
（付記２）
前記受信部は、信号を順次に等化する複数の前記等化回路を有し、
前記制御回路は、前記判定回路での判定結果に基づき、前記等化回路毎に前記強度情報を生成し、前記収束動作において全ての前記強度情報の収束を判定した場合、収束した強度情報を、前記第２の伝送路に接続された前記他の通信装置に送信し、全ての前記強度情報が収束する前に前記第１の伝送路を介して前記他の通信装置で収束した前記強度情報を受信した場合、受信した前記強度情報を前記等化回路のそれぞれに設定すること
を特徴とする付記１記載の通信装置。
（付記３）
前記受信部は、信号を順次に等化する複数の前記等化回路を有し、
前記制御回路は、前記判定回路での判定結果に基づき、前記等化回路毎に前記強度情報を生成し、前記収束動作において、前記強度情報が収束するまでの収束時間が他の強度情報に比べて長い前記強度情報の１つの収束を判定した場合、前記強度情報の前記１つを、前記送信部を介して前記第２の伝送路に接続された前記他の通信装置に送信し、前記強度情報の前記１つが収束する前に前記第１の伝送路を介して前記他の通信装置で収束した前記強度情報の前記１つを受信した場合、受信した前記強度情報の前記１つを前記等化回路の１つに設定すること
を特徴とする付記１記載の通信装置。
（付記４）
前記受信部は、前記第１の伝送路を介して前記他の通信装置から送信される前記強度情報を検出する検出回路を備え、
前記制御回路は、前記収束動作において前記強度情報の収束を判定した場合、前記検出回路に前記強度情報の検出動作を停止させること
を特徴とする付記１ないし付記３のいずれか１項記載の通信装置。
（付記５）
前記制御回路は、前記収束動作において前記強度情報の収束を判定した場合、前記強度情報を前記第２の伝送路に送信する通信速度を、前記他の通信装置で処理する情報を含む信号を前記第２の伝送路に送信する通信速度に比べて遅く設定すること
を特徴とする付記１ないし付記４のいずれか１項記載の通信装置。
（付記６）
前記制御回路は、前記収束動作において前記強度情報の収束を判定した場合、前記強度情報を識別するための識別情報と前記強度情報とを、前記送信部を介して前記第２の伝送路に接続された前記他の通信装置に送信すること
を特徴とする付記１ないし付記５のいずれか１項記載の通信装置。
（付記７）
前記制御回路は、収束した前記強度情報を前記送信部に送信する期間、切り替え信号を第１の状態から第２の状態に設定し、
前記送信部は、前記切り替え信号が前記第１の状態の場合、前記他の通信装置で処理する情報を含む信号を選択し、前記切り替え信号が前記第２の状態の場合、前記制御回路から送信される前記強度情報を選択するスイッチを備えること
を特徴とする付記１ないし付記４のいずれか１項記載の通信装置。
（付記８）
第１の伝送路を介して信号を受信する受信部と第２の伝送路に信号を送信する送信部とを含む複数の送受信部と、前記送受信部を制御する制御部とを有する通信装置であって、
前記各受信部は、
前記第１の伝送路を介して受信した信号を等化し、強度情報に応じて等化強度が変更される等化回路と、
前記等化回路で等化した信号の論理を判定する判定回路と、
前記判定回路での判定結果に基づき前記強度情報を生成し、初期値に設定された前記強度情報を伝送路の特性に合わせて収束させる収束動作において、前記強度情報の収束を判定した場合、収束した強度情報を前記制御部に送信し、前記強度情報が収束する前に前記第１の伝送路を介して他の通信装置で収束した前記強度情報を受信した場合、受信した前記強度情報を前記制御部に送信し、前記制御部から前記強度情報を受信した場合、受信した前記強度情報を前記等化回路に設定する制御回路と
を備え、
前記制御部は、前記制御回路の１つから前記強度情報を受信した場合、収束した強度情報を前記各送受信部の前記制御回路に送信し、
前記受信部の前記等化回路に設定される前記強度情報の前記初期値は、前記収束動作において前記他の通信装置の各受信部に設けられる等化回路に設定される前記強度情報の初期値と相違すること
を特徴とする通信装置。
（付記９）
前記受信部のそれぞれの前記等化回路に設定される前記強度情報の前記初期値の少なくとも２つは、互いに異なること
を特徴とする付記８記載の通信装置。
（付記１０）
前記制御部は、前記制御回路のいずれかで収束された前記強度情報を受信した場合、受信した前記強度情報を前記各送受信部の前記制御回路に送信するとともに、前記各送受信部の前記送信部に、受信した前記強度情報を前記第２の伝送路に接続された他の通信装置に送信させること
を特徴とする付記８または付記９記載の通信装置。
（付記１１）
前記各送受信部の前記受信部は、信号を順次に等化する複数の前記等化回路を有し、
前記制御回路は、前記判定回路での判定結果に基づき、前記等化回路毎に前記強度情報を生成し、前記収束動作において全ての前記強度情報の収束を判定した場合、収束した強度情報を前記制御部に送信し、全ての前記強度情報が収束する前に前記第１の伝送路を介して前記他の通信装置で収束した前記強度情報を受信した場合、受信した前記強度情報を前記制御部に送信すること
を特徴とする付記８ないし付記１０のいずれか１項記載の通信装置。
（付記１２）
前記各送受信部の前記受信部は、信号を順次に等化する複数の前記等化回路を有し、
前記制御回路は、前記判定回路での判定結果に基づき、前記等化回路毎に前記強度情報を生成し、前記収束動作において、前記強度情報が収束するまでの収束時間が他の強度情報に比べて長い前記強度情報の１つの収束を判定した場合、前記強度情報の前記１つを前記制御部に送信し、前記強度情報の前記１つが収束する前に前記第１の伝送路を介して前記他の通信装置で収束した前記強度情報の前記１つを受信した場合、受信した前記強度情報を前記制御部に送信すること
を特徴とする付記８ないし付記１０のいずれか１項記載の通信装置。
（付記１３）
前記各送受信部の前記受信部は、前記第１の伝送路を介して受信する信号から前記強度情報を検出する検出回路を備え、
前記制御部は、前記強度情報を受信した場合、前記各送受信部の前記検出回路に前記強度情報の検出動作を停止させること
を特徴とする付記８ないし付記１２のいずれか１項記載の通信装置。
（付記１４）
前記制御部は、前記強度情報を受信した場合、前記強度情報を前記第２の伝送路に送信する通信速度を、前記他の通信装置で処理する情報を含む信号を前記第２の伝送路に送信する通信速度に比べて遅く設定すること
を特徴とする付記１０ないし付記１３のいずれか１項記載の通信装置。
（付記１５）
前記制御部は、前記強度情報を受信した場合、前記強度情報を識別するための識別情報と前記強度情報とを、前記各送受信部の前記送信部を介して前記第２の伝送路に接続された前記他の通信装置に送信すること
を特徴とする付記１０ないし付記１４のいずれか１項記載の通信装置。
（付記１６）
前記制御部は、収束した前記強度情報を前記各送受信部の前記送信部に送信する期間、切り替え信号を第１の状態から第２の状態に設定し、
前記各送受信部の前記送信部は、前記切り替え信号が前記第１の状態の場合、前記他の通信装置で処理する情報を含む信号を選択し、前記切り替え信号が前記第２の状態の場合、前記制御部から送信される前記強度情報を選択するスイッチを備えること
を特徴とする付記１０ないし付記１５のいずれか１項記載の通信装置。
（付記１７）
第１の伝送路を介して信号を受信する受信部と、第２の伝送路に信号を送信する送信部とを有し、前記受信部が、前記第１の伝送路を介して受信した信号を等化し、強度情報に応じて信号の等化強度が変更される等化回路と、前記等化回路で等化した信号の論理を判定する判定回路と、前記判定回路での判定結果に基づき前記強度情報を生成する制御回路とを有する通信装置の制御方法であって、
初期値に設定された前記強度情報を伝送路の特性に合わせて収束させる収束動作において、前記強度情報の収束を判定した場合、収束した強度情報を、前記送信部を介して前記第２の伝送路に接続された他の通信装置に送信し、前記強度情報が収束する前に前記第１の伝送路を介して前記他の通信装置で収束した前記強度情報を受信した場合、受信した前記強度情報を前記等化回路に設定し、
前記等化回路に設定される前記強度情報の前記初期値は、前記収束動作において前記他の通信装置の受信部に設けられる等化回路に設定される前記強度情報の初期値と相違することを特徴とする通信装置の制御方法。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

ＡＭＰ…アンプ；ＣＤ１…最適値；ＣＤＩＮ、ＣＤＯＵＴ…信号線；ＣＤＲ…クロックデータ再生回路；ＣＨＩＰ１、ＣＨＩＰ２…半導体チップ；ＣＮＴＬ…制御部；ＤＣ、ＤＣａ、ＤＣｂ…判定回路；ＤＥＳ…デシリアライザ；ＤＥＴ１ａ、ＤＥＴ１ｂ、ＤＥＴ２ａ、ＤＥＴ２ｂ…検出回路；ＤＦＥ…等化回路；ＤＦＥＣ…コード；ＥＬＣＯＲＥａ、ＥＬＣＯＲＥｂ…イコライズコア；ＥＬＲＥＧａ、ＥＬＲＥＧｂ…レジスタ；ＥＱ…等化回路；ＥＱＬａ、ＥＱＬｂ…イコライズロジック回路；ＥＲＲ…エラー信号；ＦＩＦＯ…バッファ；ＨＦＥＱ…等化回路；ＨＦＥＱＣ…コード；ＩＯＣ…入出力制御部；ＬＦＥＱ…等化回路；ＬＦＥＱＣ…コード；ＬＮ…レーン；ＭＥＭ…記憶部；ＲＤＴ…データ信号；ＲＯＵＴ…ルータ；ＲＸ…受信部；ＳＥＲ…シリアライザ；ＳＷ…スイッチ；ＳＷＣ…スイッチ制御信号；ＴＣＤ…コード；ＴＤＴ…送信データ；ＴＰ…伝送路；ＴＸ…送信部

Claims (10)

1. 第１の伝送路を介して信号を受信する受信部と、第２の伝送路に信号を送信する送信部とを有する通信装置であって、
   前記受信部は、
   前記第１の伝送路を介して受信した信号を等化し、強度情報に応じて信号の等化強度が変更される等化回路と、
   前記等化回路で等化した信号の論理を判定する判定回路と、
   前記判定回路での判定結果に基づき前記強度情報を生成し、初期値に設定された前記強度情報を伝送路の特性に合わせて収束させる収束動作において、前記強度情報の収束を判定した場合、収束した強度情報を、前記送信部を介して前記第２の伝送路に接続された他の通信装置に送信し、前記強度情報が収束する前に前記第１の伝送路を介して前記他の通信装置で収束した前記強度情報を受信した場合、受信した前記強度情報を前記等化回路に設定する制御回路と
   を備え、
   前記等化回路に設定される前記強度情報の前記初期値は、前記収束動作において前記他の通信装置の受信部に設けられる等化回路に設定される前記強度情報の初期値と相違すること
   を特徴とする通信装置。
2. 前記受信部は、信号を順次に等化する複数の前記等化回路を有し、
   前記制御回路は、前記判定回路での判定結果に基づき、前記等化回路毎に前記強度情報を生成し、前記収束動作において全ての前記強度情報の収束を判定した場合、収束した強度情報を、前記第２の伝送路に接続された前記他の通信装置に送信し、全ての前記強度情報が収束する前に前記第１の伝送路を介して前記他の通信装置で収束した前記強度情報を受信した場合、受信した前記強度情報を前記等化回路のそれぞれに設定すること
   を特徴とする請求項１記載の通信装置。
3. 前記受信部は、信号を順次に等化する複数の前記等化回路を有し、
   前記制御回路は、前記判定回路での判定結果に基づき、前記等化回路毎に前記強度情報を生成し、前記収束動作において、前記強度情報が収束するまでの収束時間が他の強度情報に比べて長い前記強度情報の１つの収束を判定した場合、前記強度情報の前記１つを、前記送信部を介して前記第２の伝送路に接続された前記他の通信装置に送信し、前記強度情報の前記１つが収束する前に前記第１の伝送路を介して前記他の通信装置で収束した前記強度情報の前記１つを受信した場合、受信した前記強度情報の前記１つを前記等化回路の１つに設定すること
   を特徴とする請求項１記載の通信装置。
4. 前記受信部は、前記第１の伝送路を介して前記他の通信装置から送信される前記強度情報を検出する検出回路を備え、
   前記制御回路は、前記収束動作において前記強度情報の収束を判定した場合、前記検出回路に前記強度情報の検出動作を停止させること
   を特徴とする請求項１ないし請求項３のいずれか１項記載の通信装置。
5. 前記制御回路は、前記収束動作において前記強度情報の収束を判定した場合、前記強度情報を前記第２の伝送路に送信する通信速度を、前記他の通信装置で処理する情報を含む信号を前記第２の伝送路に送信する通信速度に比べて遅く設定すること
   を特徴とする請求項１ないし請求項４のいずれか１項記載の通信装置。
6. 前記制御回路は、前記収束動作において前記強度情報の収束を判定した場合、前記強度情報を識別するための識別情報と前記強度情報とを、前記送信部を介して前記第２の伝送路に接続された前記他の通信装置に送信すること
   を特徴とする請求項１ないし請求項５のいずれか１項記載の通信装置。
7. 第１の伝送路を介して信号を受信する受信部と第２の伝送路に信号を送信する送信部とを含む複数の送受信部と、前記送受信部を制御する制御部とを有する通信装置であって、
   前記各受信部は、
   前記第１の伝送路を介して受信した信号を等化し、強度情報に応じて等化強度が変更される等化回路と、
   前記等化回路で等化した信号の論理を判定する判定回路と、
   前記判定回路での判定結果に基づき前記強度情報を生成し、初期値に設定された前記強度情報を伝送路の特性に合わせて収束させる収束動作において、前記強度情報の収束を判定した場合、収束した強度情報を前記制御部に送信し、前記強度情報が収束する前に前記第１の伝送路を介して他の通信装置で収束した前記強度情報を受信した場合、受信した前記強度情報を前記制御部に送信し、前記制御部から前記強度情報を受信した場合、受信した前記強度情報を前記等化回路に設定する制御回路と
   を備え、
   前記制御部は、前記制御回路の１つから前記強度情報を受信した場合、収束した強度情報を前記各送受信部の前記制御回路に送信し、
   前記受信部の前記等化回路に設定される前記強度情報の前記初期値は、前記収束動作において前記他の通信装置の各受信部に設けられる等化回路に設定される前記強度情報の初期値と相違すること
   を特徴とする通信装置。
8. 前記受信部のそれぞれの前記等化回路に設定される前記強度情報の前記初期値の少なくとも２つは、互いに異なること
   を特徴とする請求項７記載の通信装置。
9. 前記制御部は、前記制御回路のいずれかで収束された前記強度情報を受信した場合、受信した前記強度情報を前記各送受信部の前記制御回路に送信するとともに、前記各送受信部の前記送信部に、受信した前記強度情報を前記第２の伝送路に接続された他の通信装置に送信させること
   を特徴とする請求項７または請求項８記載の通信装置。
10. 第１の伝送路を介して信号を受信する受信部と、第２の伝送路に信号を送信する送信部とを有し、前記受信部が、前記第１の伝送路を介して受信した信号を等化し、強度情報に応じて信号の等化強度が変更される等化回路と、前記等化回路で等化した信号の論理を判定する判定回路と、前記判定回路での判定結果に基づき前記強度情報を生成する制御回路とを有する通信装置の制御方法であって、
    初期値に設定された前記強度情報を伝送路の特性に合わせて収束させる収束動作において、前記強度情報の収束を判定した場合、収束した強度情報を、前記送信部を介して前記第２の伝送路に接続された他の通信装置に送信し、前記強度情報が収束する前に前記第１の伝送路を介して前記他の通信装置で収束した前記強度情報を受信した場合、受信した前記強度情報を前記等化回路に設定し、
    前記等化回路に設定される前記強度情報の前記初期値は、前記収束動作において前記他の通信装置の受信部に設けられる等化回路に設定される前記強度情報の初期値と相違することを特徴とする通信装置の制御方法。

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