JP6131670B2 - 無線基地局、無線制御装置、無線装置、及び、遅延量測定方法 - Google Patents
無線基地局、無線制御装置、無線装置、及び、遅延量測定方法 Download PDFInfo
- Publication number
- JP6131670B2 JP6131670B2 JP2013067221A JP2013067221A JP6131670B2 JP 6131670 B2 JP6131670 B2 JP 6131670B2 JP 2013067221 A JP2013067221 A JP 2013067221A JP 2013067221 A JP2013067221 A JP 2013067221A JP 6131670 B2 JP6131670 B2 JP 6131670B2
- Authority
- JP
- Japan
- Prior art keywords
- unit
- frame pattern
- delay amount
- control unit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Mobile Radio Communication Systems (AREA)
Description
本発明は、無線基地局、無線制御装置、無線装置、及び、遅延量測定方法に関する。
無線基地局の設置形態として、無線制御部（Radio Equipment Control（ＲＥＣ））と
無線部（Radio Equipment（ＲＥ））とが離れた場所に設置され、ＲＥＣとＲＥとの間を
光ファイバ等の伝送路で結ぶ接続形態がある。ＲＥＣとＲＥとの間のインタフェース部には、Common Public Radio Interface（ＣＰＲＩ）が使用されることが多い。ＣＰＲＩは
、ＲＥＣとＲＥとの間のインタフェースの仕様である。
無線部（Radio Equipment（ＲＥ））とが離れた場所に設置され、ＲＥＣとＲＥとの間を
光ファイバ等の伝送路で結ぶ接続形態がある。ＲＥＣとＲＥとの間のインタフェース部には、Common Public Radio Interface（ＣＰＲＩ）が使用されることが多い。ＣＰＲＩは
、ＲＥＣとＲＥとの間のインタフェースの仕様である。
無線基地局ではＣＰＲＩ仕様に従って送受信タイミングを一致させることが求められる。しかし、ケーブル遅延やＲＥＣ又はＲＥ等における装置内遅延により、送受信タイミングの差異が生じる。ケーブル遅延量は、ＣＰＲＩの制御ビットを利用して測定される。装置内遅延量は、ＦＰＧＡ（Field Programmable Gate Array）の内部遅延やデバイス遅延
等により計算される。測定されたケーブル遅延量および計算された装置内遅延量に基づいて、遅延補正が行われている。
等により計算される。測定されたケーブル遅延量および計算された装置内遅延量に基づいて、遅延補正が行われている。
装置内遅延量（装置内のデータ伝送の遅延時間）は計算で算出されるが、実システムではデバイスの個体差等に起因する誤差（個体誤差）が含まれる。実システムにおいて計算値で遅延補正を行った場合、個体誤差により実際補正すべき値との誤差（ずれ）が生じる場合がある。
現状のシステムではこのずれは許容範囲であるが、今後適用予定であるキャリアアグリゲーション技術においては現状の送受信タイミングの規定値よりもより厳しい送受信タイミングの規定値が求められる方向にある。よって、従来の遅延補正では、今後適用予定であるキャリアアグリゲーション技術においては、個体誤差の値によっては送信タイミングの規定値を満足できない恐れがある。
本件開示の技術は、装置内遅延量を測定するシステムを提供すること課題とする。
開示の技術は、上記課題を解決するために、以下の手段を採用する。
即ち、第１の態様は、
制御部と受信部とを有する無線制御装置及び第１挿入部と第２挿入部とを有する無線装置を備え、前記無線制御装置と前記無線装置とが伝送路で接続される無線基地局であって、
前記無線制御装置の前記制御部は、開始タイミング信号を前記第１挿入部及び前記第２挿入部に送信し、第１フレームパターンを前記第１挿入部に送信し、第２フレームパターンを前記第２挿入部に送信し、
前記無線装置の前記第１挿入部は、前記開始タイミング信号に基づくタイミングで、前
記第２挿入部に向けて伝送されるデータ領域に前記第１フレームパターンを挿入し、
前記無線装置の前記第２挿入部は、前記開始タイミング信号に基づくタイミングで、前記第１挿入部から伝送され前記受信部に向けて伝送される前記データ領域に前記第２フレームパターンを挿入し、
前記受信部は、前記第２挿入部から伝送されるデータ領域からデータを取り出し、前記制御部に送信し、
前記制御部は、前記受信部から受信したデータから、前記第１フレームパターン及び前記第２フレームパターンを抽出し、前記開始タイミング信号に基づくタイミングと、前記第１フレームパターンを抽出した時刻と、前記第２フレームパターンを抽出した時刻とに基づいて、前記第１挿入部と前記第２挿入部との間の遅延量を算出する
無線基地局である。
即ち、第１の態様は、
制御部と受信部とを有する無線制御装置及び第１挿入部と第２挿入部とを有する無線装置を備え、前記無線制御装置と前記無線装置とが伝送路で接続される無線基地局であって、
前記無線制御装置の前記制御部は、開始タイミング信号を前記第１挿入部及び前記第２挿入部に送信し、第１フレームパターンを前記第１挿入部に送信し、第２フレームパターンを前記第２挿入部に送信し、
前記無線装置の前記第１挿入部は、前記開始タイミング信号に基づくタイミングで、前
記第２挿入部に向けて伝送されるデータ領域に前記第１フレームパターンを挿入し、
前記無線装置の前記第２挿入部は、前記開始タイミング信号に基づくタイミングで、前記第１挿入部から伝送され前記受信部に向けて伝送される前記データ領域に前記第２フレームパターンを挿入し、
前記受信部は、前記第２挿入部から伝送されるデータ領域からデータを取り出し、前記制御部に送信し、
前記制御部は、前記受信部から受信したデータから、前記第１フレームパターン及び前記第２フレームパターンを抽出し、前記開始タイミング信号に基づくタイミングと、前記第１フレームパターンを抽出した時刻と、前記第２フレームパターンを抽出した時刻とに基づいて、前記第１挿入部と前記第２挿入部との間の遅延量を算出する
無線基地局である。
開示の態様は、プログラムが情報処理装置によって実行されることによって実現されてもよい。即ち、開示の構成は、上記した態様における各手段が実行する処理を、情報処理装置に対して実行させるためのプログラム、或いは当該プログラムを記録したコンピュータ読み取り可能な記録媒体として特定することができる。また、開示の構成は、上記した各手段が実行する処理を情報処理装置が実行する方法をもって特定されてもよい。
開示の技術によれば、装置内遅延量を測定するシステムを提供することができる。
以下、図面を参照して実施形態について説明する。実施形態の構成は例示であり、開示の構成は、開示の実施形態の具体的構成に限定されない。開示の構成の実施にあたって、
実施形態に応じた具体的構成が適宜採用されてもよい。
実施形態に応じた具体的構成が適宜採用されてもよい。
ＲＥＣは、無線制御装置の一例である。ＲＥは、無線装置の一例である。
〔実施形態１〕
（構成例）
本実施形態の無線基地局は、ＣＰＲＩで、ＩＱデータ領域に、遅延測定開始タイミングに合わせて、測定区間ごとに遅延量測定パターンを挿入し、ＩＱ制御終点部にて当該パターンを抽出して、経過時間を計測することで、遅延量の実測を行う。
〔実施形態１〕
（構成例）
本実施形態の無線基地局は、ＣＰＲＩで、ＩＱデータ領域に、遅延測定開始タイミングに合わせて、測定区間ごとに遅延量測定パターンを挿入し、ＩＱ制御終点部にて当該パターンを抽出して、経過時間を計測することで、遅延量の実測を行う。
図１は、実施形態１の無線基地局の構成例を示す図である。図１の無線基地局１０は、ＲＥＣ１００およびＲＥ２００を含む。ＲＥＣ１００とＲＥ２００とは、光伝送路で接続される。光伝送路は、例えば、光ファイバで実現される。ＲＥＣ１００とＲＥ２００とは光伝送路以外の伝送路で接続されてもよい。
ＲＥＣ１００は、ＩＱ＿ＤＬ制御部１１０、ＣＰＲＩ＿Ｔｘ制御部１２０、Ｔｘ＿ＳＥＲＤＥＳ制御部１３０、Ｒｘ＿ＳＥＲＤＥＳ制御部１４０、ＣＰＲＩ＿Ｒｘ制御部１５０、ＩＱ＿ＵＬ制御部１６０、ＲＥＣ遅延量測定制御部１７０を含む。
ＲＥ２００は、Ｒｘ＿ＳＥＲＤＥＳ制御部２１０、ＣＰＲＩ＿Ｔｘ制御部２２０、ＩＱ＿ＤＬ制御部２３０、ＩＱ＿ＵＬ制御部２４０、ＣＰＲＩ＿Ｒｘ制御部２５０、Ｔｘ＿ＳＥＲＤＥＳ制御部２６０、ＲＥ遅延量測定制御部２７０を含む。
図２は、実施形態１におけるＲＥＣの構成例を示す図である。ＩＱ＿ＤＬ制御部１１０は、ＤＳＰ（Digital Signal Processor）に接続される。ＲＥＣ遅延量測定制御部１７０は、ＣＰＵ（Central Processing Unit）に接続される。ＩＱ＿ＵＬ制御部１６０は、Ｄ
ＳＰに接続される。Ｔｘ＿ＳＥＲＤＥＳ制御部１３０は、ＯＰＴ＿ＭＯＤ（Optical Module）に接続される。Ｒｘ＿ＳＥＲＤＥＳ制御部１４０は、ＯＰＴ＿ＭＯＤに接続される。
ＳＰに接続される。Ｔｘ＿ＳＥＲＤＥＳ制御部１３０は、ＯＰＴ＿ＭＯＤ（Optical Module）に接続される。Ｒｘ＿ＳＥＲＤＥＳ制御部１４０は、ＯＰＴ＿ＭＯＤに接続される。
ＩＱ＿ＤＬ制御部１１０は、ＩＱデータ生成部１１２、フレームパターン挿入部１１４、ＩＱデータ送信部１１６を含む。
ＩＱデータ生成部１１２は、ＤＳＰとのインタフェースにより、ＩＱデータを取得する。ＩＱデータ生成部１１２は、装置状態が、「初期化」、「障害」等である場合に、ＩＱデータをすべて「０」（ＡＬＬ“０”）にする。装置起動時の実データが出力されるまでのベースバンドデータは、ＡＬＬ“０”である。
フレームパターン挿入部１１４は、遅延量測定開始タイミング信号をＲＥＣ遅延量測定制御部１７０のＴｉｍｉｎｇ生成部１７３から受信する。フレームパターン挿入部１１４は、ＩＱデータ生成部１１２が生成したＩＱデータに挿入するフレームパターンをＲＥＣ遅延量測定制御部１７０のフレームパターン送信制御部１７２から受信する。フレームパターン挿入部１１４は、受信した遅延開始タイミング信号のタイミングで、受信したフレームパターンをＩＱデータに挿入する。
ＩＱデータ送信部１１６は、フレームパターン挿入部１１４で処理されたＩＱデータを送信データフォーマットに変換して、ＣＰＲＩ＿Ｔｘ制御部１２０に送信する。
ＣＰＲＩ＿Ｔｘ制御部１２０は、位相調整を行う。ＣＰＲＩ＿Ｔｘ制御部１２０は、ＣＰＵ等からの送信補正値を受信して、送信補正値分の時間を調整してＩＱデータを出力する。送信補正値は、ソフトウェアで算出される。ＣＰＲＩ＿Ｔｘ制御部１２０は、レイヤ２のＨＤＬＣ送信インタフェースを行う。また、ＣＰＲＩ＿Ｔｘ制御部１２０は、ＣＰＵ
とＬ３データのインタフェースを行う。
とＬ３データのインタフェースを行う。
Ｔｘ＿ＳＥＲＤＥＳ制御部１３０は、送信フレーマー部１３２、Ｐ／Ｓ（Parallel / Serial）変換部１３４を含む。
送信フレーマー部１３２は、ＣＰＲＩ規定のフォーマットで、各制御データやＩＱデータを挿入し、出力する。制御データには、同期、Ｌ１インバンドプロトコル、ＨＤＬＣなどが含まれる。送信フレーマー部１３２は、遅延量測定開始タイミング信号をＲＥＣ遅延量測定制御部１７０のＴｉｍｉｎｇ生成部１７３から受信する。送信フレーマー部１３２は、ＩＱデータに挿入するフレームパターンをＲＥＣ遅延量測定制御部１７０のフレームパターン送信制御部１７２から受信する。送信フレーマー部１３２は、受信した遅延量測定開始タイミング信号のタイミングで、受信したフレームパターンをＩＱデータに挿入する。
Ｐ／Ｓ変換部１３４は、パラレル信号をシリアル信号に変換して出力する。Ｐ／Ｓ変換部１３４で変換された信号は、ＯＰＴ＿ＭＯＤ（Optical Module）に入力される。ＯＰＴ＿ＭＯＤは、電気信号を光信号に変換し、光伝送路を介して、ＲＥに向けて出力する。Ｐ／Ｓ変換部１３４で変換された信号の一部は、Ｒｘ＿ＳＥＲＤＥＳ制御部１４０のＳ／Ｐ変換部１４２に入力される。
Ｒｘ＿ＳＥＲＤＥＳ制御部１４０は、Ｓ／Ｐ変換部１４２、受信フレーマー部１４４を含む。
Ｓ／Ｐ変換部１４２は、ＲＥＣ遅延量測定制御部１７０からのＬｏｏｐ設定信号に基づいて、Ｐ／Ｓ変換部１３４からの信号またはＯＰＴ＿ＭＯＤからの信号を選択する。ＯＰＴ＿ＭＯＤからの信号は、ＲＥ２００からの光信号がＯＰＴ＿ＭＯＤで電気信号に変換された信号である。Ｓ／Ｐ変換部１４２は、選択された信号をパラレル信号に変換する。
受信フレーマー部１４４は、受信ＣＰＲＩデータの同期確立処理をし、各制御データやＩＱデータを抽出する。受信フレーマー部１４４は、遅延量測定開始タイミング信号をＲＥＣ遅延量測定制御部１７０のＴｉｍｉｎｇ生成部１７３から受信する。受信フレーマー部１４４は、ＩＱデータに挿入するフレームパターンをＲＥＣ遅延量測定制御部１７０のフレームパターン送信制御部１７２から受信する。受信フレーマー部１４４は、受信した遅延量測定開始タイミング信号のタイミングで、受信したフレームパターンをＩＱデータに挿入する。受信フレーマー部１４４は、抽出したＨＤＬＣデータやＩＱデータをそれぞれの受信データフォーマットに変換して送信する。
ＣＰＲＩ＿Ｒｘ制御部１５０は、位相調整を行う。ＣＰＲＩ＿Ｒｘ制御部１５０は、ＣＰＵ等からの受信補正値を受信して、受信補正値分の時間を調整してＩＱデータを出力する。ＣＰＲＩ＿Ｒｘ制御部１５０は、レイヤ２のＨＤＬＣ送信インタフェースを行う。また、ＣＰＲＩ＿Ｒｘ制御部１５０は、ＣＰＵとＬ３データのインタフェースを行う。
ＩＱ＿ＵＬ制御部１６０は、ＩＱデータ受信部１６２、ＩＱデータ制御部１６４を含む。ＩＱ＿ＵＬ制御部１６０は、受信部の一例である。
ＩＱデータ受信部１６２は、ＣＰＲＩ＿Ｒｘ制御部１５０からのＩＱデータを受信する。ＩＱデータ受信部１６２は、受信したＩＱデータを、ＩＱデータ制御部１６４、フレームパターン検出部１７５に送出する。
ＩＱデータ制御部１６４は、ＤＳＰとのインタフェースにて、ＩＱデータを送信フォー
マットに変換して送信する。
マットに変換して送信する。
ＲＥＣ遅延量測定制御部１７０は、ＣＰＵ―ＩＮＦレジスタ１７１、フレームパターン送信制御部１７２、Ｔｉｍｉｎｇ生成部１７３、遅延量測定用カウンタ１７４、フレームパターン検出部１７５、遅延量算出部１７６を含む。
ＣＰＵ―ＩＮＦレジスタ１７１は、ＣＰＵ等からの命令を受け、フレームパターン設定データをフレームパターン送信制御部１７２に送信する。ＣＰＵ―ＩＮＦレジスタ１７１は、ＣＰＵ等からの命令を受け、Ｔｉｍｉｎｇ生成部１７３に、遅延量測定開始信号を送信する。ＣＰＵ―ＩＮＦレジスタ１７１は、ＣＰＵ等からの命令を受け、送信フレーマー部１３２に、ＲＥ用遅延量測定開始信号を送信する。ＣＰＵ―ＩＮＦレジスタ１７１は、ＣＰＵ等からの命令を受け、ＲＥ２００に、ＬＯＯＰ設定信号を送信する。ＣＰＵ―ＩＮＦレジスタ１７１は、算出された遅延量をＣＰＵ等に送信する。
フレームパターン送信制御部１７２は、フレームパターン挿入部１１４、送信フレーマー部１３２、受信フレーマー部１４４、フレームパターン検出部１７５に、ＩＱデータに挿入する遅延量測定用フレームパターンを送信する。フレームパターン挿入部１１４、送信フレーマー部１３２、受信フレーマー部１４４は、それぞれ、挿入部の例である。
Ｔｉｍｉｎｇ生成部１７３は、遅延量測定開始タイミング信号を、フレームパターン挿入部１１４、送信フレーマー部１３２、受信フレーマー部１４４に送信する。Ｔｉｍｉｎｇ生成部１７３は、フレームパターン挿入部１１４等に送信したのと同じ遅延量測定開始タイミング信号を、遅延量測定用カウンタ１７４に送信する。
遅延量測定用カウンタ１７４は、遅延量測定開始タイミング信号を受信すると、遅延量測定開始タイミング信号のタイミングで、遅延量測定用カウンタを起動し、遅延量演算部１７６にカウンタ値データを通知する。
フレームパターン検出部１７５は、フレームパターン挿入部１１４等に送信された遅延量測定用フレームパターンを受信する。フレームパターン検出部１７５は、ＩＱデータ受信部１６２からＩＱデータを受信する。フレームパターン検出部１７５は、ＩＱデータから遅延量測定用フレームパターンを検出し、遅延量算出部１７６に通知する。
遅延量算出部１７６は、遅延量測定開始時のカウンタ値データを、遅延量測定用カウンタから受信する。遅延量算出部１７６は、フレームパターン検出部１７５から、遅延量測定用フレームパターンの検出を通知されると、遅延量測定用カウンタ１７４からカウンタ値データを読み出す。遅延量算出部１７６は、読み出したカウンタ値データと遅延量測定開始時のカウンタ値データとの差分を算出し、遅延量とする。遅延量算出部１７６は、算出した遅延量をＣＰＵ−ＩＮＦレジスタ１７１に通知する。
図３は、実施形態１のＲＥの構成例を示す図である。Ｒｘ＿ＳＥＲＤＥＳ制御部２１０は、ＯＰＴ＿ＭＯＤに接続される。ＲＥ遅延量測定制御部２７０は、ＣＰＵに接続される。Ｔｘ＿ＳＥＲＤＥＳ制御部２６０は、ＤＳＰに接続される。ＩＱ＿ＤＬ制御部２３０は、増幅器等を介してアンテナに接続される。ＩＱ＿ＵＬ制御部２４０は、増幅器等を介してアンテナに接続される。
Ｒｘ＿ＳＥＲＤＥＳ制御部２１０は、Ｓ／Ｐ変換部２１２、受信フレーマー部２１４を含む。
Ｓ／Ｐ変換部２１２は、シリアル信号をパラレル信号に変換する。
受信フレーマー部２１４は、受信ＣＰＲＩデータの同期確立処理をし、各制御データやＩＱデータを抽出する。受信フレーマー部２１４は、制御データ内のVendor Specificデ
ータからＲＥ用遅延量測定開始タイミング信号やＲＥ用フレームパターン情報を抽出し、ＲＥ遅延量測定制御部２７０に送信する。受信フレーマー部２１４は、遅延量測定開始タイミング信号をＲＥ遅延量測定制御部２７０のＴｉｍｉｎｇ生成部２７３から受信する。受信フレーマー部２１４は、ＩＱデータに挿入するフレームパターンをＲＥ遅延量測定制御部２７０のフレームパターン送信制御部２７２から受信する。受信フレーマー部２１４は、受信した遅延量測定開始タイミング信号のタイミングで、受信したフレームパターンをＩＱデータに挿入する。受信フレーマー部２１４は、抽出したＨＤＬＣデータやＩＱデータをそれぞれの受信データフォーマットに変換して送信する。
受信フレーマー部２１４は、受信ＣＰＲＩデータの同期確立処理をし、各制御データやＩＱデータを抽出する。受信フレーマー部２１４は、制御データ内のVendor Specificデ
ータからＲＥ用遅延量測定開始タイミング信号やＲＥ用フレームパターン情報を抽出し、ＲＥ遅延量測定制御部２７０に送信する。受信フレーマー部２１４は、遅延量測定開始タイミング信号をＲＥ遅延量測定制御部２７０のＴｉｍｉｎｇ生成部２７３から受信する。受信フレーマー部２１４は、ＩＱデータに挿入するフレームパターンをＲＥ遅延量測定制御部２７０のフレームパターン送信制御部２７２から受信する。受信フレーマー部２１４は、受信した遅延量測定開始タイミング信号のタイミングで、受信したフレームパターンをＩＱデータに挿入する。受信フレーマー部２１４は、抽出したＨＤＬＣデータやＩＱデータをそれぞれの受信データフォーマットに変換して送信する。
ＣＰＲＩ＿Ｔｘ制御部２２０は、指定したキャリアのＩＱデータにＤＵＰ補正用のフィルタ処理や他キャリアの遅延調整を行う。ＣＰＲＩ＿Ｔｘ制御部２２０は、レイヤ２（Ｌ２）のＨＤＬＣ送信インタフェースを行う。ＣＰＲＩ＿Ｔｘ制御部２２０は、ＣＰＵとのＬ３データのインタフェースを行う。
ＩＱ＿ＤＬ制御部２３０は、フレームパターン挿入部２３２、Ｐ／Ｓ変換部２３４を含む。
フレームパターン挿入部２３２は、ＩＱデータに挿入するフレームパターンをＲＥ遅延量測定制御部２７０のフレームパターン送信制御部２７２から受信する。フレームパターン挿入部２３２は、受信した遅延量測定開始タイミング信号のタイミングで、受信したフレームパターンをＩＱデータに挿入する。
Ｐ／Ｓ変換部２３４は、パラレル信号をシリアル信号に変換して出力する。Ｐ／Ｓ変換部２３４で変換された信号は、アンテナ等を介して出力される。
ＩＱ＿ＵＬ制御部２４０は、Ｓ／Ｐ変換部２４２、フレームパターン挿入部２４４を含む。
Ｓ／Ｐ変換部２４２は、ＲＥ遅延量測定制御部２７０からのＬＯＯＰ設定信号に基づいて、Ｐ／Ｓ変換部２３４からの信号またはアンテナ等からの信号を選択する。Ｓ／Ｐ変換部２４２は、選択された信号をパラレル信号に変換する。
フレームパターン挿入部２４４は、遅延量測定開始タイミング信号をＲＥ遅延量測定制御部２７０のＴｉｍｉｎｇ生成部２７３から受信する。フレームパターン挿入部２４４は、ＩＱデータに挿入するフレームパターンをＲＥＣ遅延量測定制御部１７０のフレームパターン送信制御部１７２から受信する。フレームパターン挿入部１１４は、受信した遅延開始タイミング信号のタイミングで、受信したフレームパターンをＩＱデータに挿入する。
ＣＰＲＩ＿Ｒｘ制御部２５０は、受信補正値を受信して、受信補正値分の時間を調整してＩＱデータを出力する。ＣＰＲＩ＿Ｒｘ制御部２５０は、受信データに対して、復調処理、ＦＩＲフィルタ処理、ゲイン調整処理を行う。ＣＰＲＩ＿Ｒｘ制御部２５０は、レイヤ２のＨＤＬＣ送信インタフェースを行う。また、ＣＰＲＩ＿Ｒｘ制御部２５０は、ＣＰＵとＬ３データのインタフェースを行う。
Ｔｘ＿ＳＥＲＤＥＳ制御部２６０は、送信フレーマー部２６２、Ｐ／Ｓ変換部２６４を含む。
送信フレーマー部２６２は、ＣＰＲＩ規定のフォーマットで、各制御データやＩＱデータを挿入し、出力する。制御データには、同期、Ｌ１インバンドプロトコル、ＨＤＬＣなどが含まれる。送信フレーマー部２６２は、遅延量測定開始タイミング信号をＲＥ遅延量測定制御部２７０のＴｉｍｉｎｇ生成部２７３から受信する。送信フレーマー部２６２は、ＩＱデータに挿入するフレームパターンをＲＥ遅延量測定制御部２７０のフレームパターン送信制御部２７２から受信する。送信フレーマー部２６２は、受信した遅延量測定開始タイミング信号のタイミングで、受信したフレームパターンをＩＱデータに挿入する。
Ｐ／Ｓ変換部２６４は、パラレル信号をシリアル信号に変換して出力する。Ｐ／Ｓ変換部２６４で変換された信号は、ＯＰＴ＿ＭＯＤ（Optical Module）に入力される。ＯＰＴ＿ＭＯＤは、電気信号を光信号に変換し、光伝送路を介して、ＲＥに向けて出力する。
ＲＥ遅延量測定制御部２７０は、フレームパターン送信制御部２７２、Ｔｉｍｉｎｇ生成部２７３を含む。
フレームパターン送信制御部２７２は、受信フレーマー部２１４を介して、ＲＥＣ１００からのＲＥ用フレームパターン情報を受信する。フレームパターン送信制御部２７２は、受信フレーマー部２１４、フレームパターン挿入部２３２、フレームパターン挿入部２４４、送信フレーマー部２６２に、ＩＱデータに挿入する遅延量測定用フレームパターンを送信する。受信フレーマー部２１４、フレームパターン挿入部２３２、フレームパターン挿入部２４４、送信フレーマー部２６２は、それぞれ、挿入部の例である。
Ｔｉｍｉｎｇ生成部２７３は、受信フレーマー部２１４を介して、ＲＥＣ１００からのＲＥ用遅延量測定開始信号を受信する。Ｔｉｍｉｎｇ生成部２７３は、遅延量測定開始情報に基づく遅延量測定開始タイミング信号を、受信フレーマー部２１４、フレームパターン挿入部２３２、フレームパターン挿入部２４４、送信フレーマー部２６２に送信する。
図４は、無線基地局のハードウェア構成例を示す図である。図４の無線基地局１０は、ＲＥＣ１００及びＲＥ２００を含む。ＲＥＣ１００は、ＤＳＰ１９１、ＦＰＧＡ１９２、ＣＰＵ１９３、ＰＨＹ１９４、ＯＰＴ＿ＭＯＤ１９５を含む。ＲＥ２００は、ＯＰＴ＿ＭＯＤ２９１、ＰＨＹ２９２、ＦＰＧＡ２９３、ＣＰＵ２９４、ＴＸＲＸ２９５を含む。
ＤＳＰ（Digital Signal Processor）１９１は、無線基地局から端末等に向けて送信される送信データをＦＰＧＡ１９２に送信する。ＤＳＰ１９１は、ＦＰＧＡ１９２から、端末等からの受信データを受信する。
ＦＰＧＡ１９２は、ＩＱ＿ＤＬ制御部１１０、ＣＰＲＩ＿Ｔｘ制御部１２０、送信フレーマー部１３２、受信フレーマー部１４４、ＣＰＲＩ＿Ｒｘ制御部１５０、ＩＱ＿ＤＬ制御部１６０、ＲＥＣ遅延量測定制御部１７０を実現する。
ＣＰＵ１９３は、ホストプロセッサである。ＣＰＵ１９３は、ＲＥＣ１００を制御する。
ＰＨＹ１９４は、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）で
実現される。ＰＨＹ１９４は、Ｐ／Ｓ変換部１３４、Ｓ／Ｐ変換部１４２、ループ機能を実現する。ＰＨＹ１９４は、ＳＥＲＤＥＳ（Serializer/Deserializer）機能、８Ｂ／１
０Ｂ変換機能を有する。ＰＨＹ１９４は、ＦＰＧＡで実現されてもよい。ＰＨＹ１９４は、物理層に関する処理を行う。
実現される。ＰＨＹ１９４は、Ｐ／Ｓ変換部１３４、Ｓ／Ｐ変換部１４２、ループ機能を実現する。ＰＨＹ１９４は、ＳＥＲＤＥＳ（Serializer/Deserializer）機能、８Ｂ／１
０Ｂ変換機能を有する。ＰＨＹ１９４は、ＦＰＧＡで実現されてもよい。ＰＨＹ１９４は、物理層に関する処理を行う。
ＯＰＴ＿ＭＯＤ１９５は、光モジュールである。ＯＰＴ＿ＭＯＤ１９５は、電気信号を
光信号に変換（Ｅ／Ｏ変換）し、光信号を電気信号に変換（Ｏ／Ｅ変換）する。
光信号に変換（Ｅ／Ｏ変換）し、光信号を電気信号に変換（Ｏ／Ｅ変換）する。
ＯＰＴ＿ＭＯＤ２９１は、光モジュールである。ＯＰＴ＿ＭＯＤ２９１は、電気信号を光信号に変換（Ｅ／Ｏ変換）し、光信号を電気信号に変換（Ｏ／Ｅ変換）する。
ＰＨＹ２９２は、例えば、ＡＳＩＣで実現される。ＰＨＹ２９２は、Ｐ／Ｓ変換部２３４、Ｓ／Ｐ変換部２４２、ループ機能を実現する。ＰＨＹ２９２は、ＳＥＲＤＥＳ機能、８Ｂ／１０Ｂ変換機能を有する。ＰＨＹ２９４は、ＦＰＧＡで実現されてもよい。ＰＨＹ２９２は、物理層に関する処理を行う。
ＦＰＧＡ２９３は、受信フレーマー部２１４、ＣＰＲＩ＿Ｔｘ制御部２２０、フレームパターン挿入部２３２、フレームパターン挿入部２４４、ＣＰＲＩ＿Ｒｘ制御部２５０、送信フレーマー部２６２、ＲＥ遅延量測定制御部２７０を実現する。ＦＰＧＡ２９３は、ＡＳＩＣで実現されてもよい。
ＣＰＵ２９４、ホストプロセッサである。ＣＰＵ２９４は、ＲＥ２００を制御する。
ＴＸＲＸ２９５は、送受信部である。ＴＸＲＸ２９５は、Ｐ／Ｓ変換部２３４、Ｓ／Ｐ変換部２４２、ループ機能を実現する。ＴＸＲＸ２９５は、送信ベースバンド信号（ＩＱ＿Ｄａｔａ）をアナログ信号に変換し、直交変調により、送信ＲＦ（Radio Frequency）
信号に変換する機能を有する。ＴＸＲＸ２９５は、受信ＲＦ信号をデジタル信号に変換し、受信ベースバンド信号（ＩＱ＿Ｄａｔａ）に変換する機能を有する。ＴＸＲＸ２９５は、送信ＲＦ信号を電力増幅する機能を有する。ＴＸＲＸ２９５は、受信ＲＦ信号を電力増幅する機能を有する。ＴＸＲＸ２９５は、送信ＲＦ信号を分離、多重する機能を有する。ＴＸＲＸ２９５は、受信ＲＦ信号を分離、多重する機能を有する。ＴＸＲＸ２９５は、例えば、ＡＳＩＣ及びディスクリート回路によって実現される。ＴＸＲＸ２９５は、アンテナに接続されて、送信ＲＦ信号を送信し、受信ＲＦ信号を受信する。
ＴＸＲＸ２９５は、送受信部である。ＴＸＲＸ２９５は、Ｐ／Ｓ変換部２３４、Ｓ／Ｐ変換部２４２、ループ機能を実現する。ＴＸＲＸ２９５は、送信ベースバンド信号（ＩＱ＿Ｄａｔａ）をアナログ信号に変換し、直交変調により、送信ＲＦ（Radio Frequency）
信号に変換する機能を有する。ＴＸＲＸ２９５は、受信ＲＦ信号をデジタル信号に変換し、受信ベースバンド信号（ＩＱ＿Ｄａｔａ）に変換する機能を有する。ＴＸＲＸ２９５は、送信ＲＦ信号を電力増幅する機能を有する。ＴＸＲＸ２９５は、受信ＲＦ信号を電力増幅する機能を有する。ＴＸＲＸ２９５は、送信ＲＦ信号を分離、多重する機能を有する。ＴＸＲＸ２９５は、受信ＲＦ信号を分離、多重する機能を有する。ＴＸＲＸ２９５は、例えば、ＡＳＩＣ及びディスクリート回路によって実現される。ＴＸＲＸ２９５は、アンテナに接続されて、送信ＲＦ信号を送信し、受信ＲＦ信号を受信する。
ＲＥＣ１００及びＲＥ２００の各ユニットは、ハードウェアの構成要素、ソフトウェアの構成要素、又は、これらの組み合わせとして、それぞれ実現され得る。
ハードウェアの構成要素は、ハードウェア回路であり、例えば、ＦＰＧＡ（Field Programmable Gate Array）、特定用途向け集積回路（ＡＳＩＣ）、ゲートアレイ、論理ゲー
トの組み合わせ、アナログ回路等がある。
トの組み合わせ、アナログ回路等がある。
ソフトウェアの構成要素は、ソフトウェアとして所定の処理を実現する部品である。ソフトウェアの構成要素は、ソフトウェアを実現する言語、開発環境等を限定する概念ではない。
ＲＥＣ１００及びＲＥ２００は、ＰＣ、ワークステーション（ＷＳ、Work Station）、ＰＤＡ（Personal Digital Assistant）のような専用または汎用のコンピュータ、あるいは、コンピュータを搭載した電子機器を使用して実現可能である。また、ＲＥＣ１００及びＲＥ２００は、スマートフォン、携帯電話、カーナビゲーション装置のような専用または汎用のコンピュータ、あるいは、コンピュータを搭載した電子機器を使用して実現可能である。
コンピュータ、すなわち、情報処理装置は、プロセッサ、主記憶装置、及び、二次記憶装置や、通信インタフェース装置のような周辺装置とのインタフェース装置を含む。主記憶装置及び二次記憶装置は、コンピュータ読み取り可能な記録媒体である。
コンピュータは、プロセッサが記録媒体に記憶されたプログラムを主記憶装置の作業領
域にロードして実行し、プログラムの実行を通じて周辺機器が制御されることによって、所定の目的に合致した機能を実現することができる。
域にロードして実行し、プログラムの実行を通じて周辺機器が制御されることによって、所定の目的に合致した機能を実現することができる。
プロセッサは、例えば、ＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）である。主記憶装置は、例えば、ＲＡＭ（Random Access Memory）やＲＯ
Ｍ（Read Only Memory）を含む。
Ｍ（Read Only Memory）を含む。
二次記憶装置は、例えば、ＥＰＲＯＭ（Erasable Programmable ROM）、ハードディス
クドライブ（ＨＤＤ、Hard Disk Drive）である。また、二次記憶装置は、リムーバブル
メディア、即ち可搬記録媒体を含むことができる。リムーバブルメディアは、例えば、ＵＳＢ（Universal Serial Bus）メモリ、あるいは、ＣＤ（Compact Disc）やＤＶＤ（Digital Versatile Disc）のようなディスク記録媒体である。
クドライブ（ＨＤＤ、Hard Disk Drive）である。また、二次記憶装置は、リムーバブル
メディア、即ち可搬記録媒体を含むことができる。リムーバブルメディアは、例えば、ＵＳＢ（Universal Serial Bus）メモリ、あるいは、ＣＤ（Compact Disc）やＤＶＤ（Digital Versatile Disc）のようなディスク記録媒体である。
通信インタフェース装置は、例えば、ＬＡＮ（Local Area Network）インタフェースボードや、無線通信のための無線通信回路である。
周辺装置は、上記の二次記憶装置や通信インタフェース装置の他、キーボードやポインティングデバイスのような入力装置や、ディスプレイ装置やプリンタのような出力装置を含む。また、入力装置は、カメラのような映像や画像の入力装置や、マイクロフォンのような音声の入力装置を含むことができる。また、出力装置は、スピーカのような音声の出力装置を含むことができる。
プログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくても、並列的または個別に実行される処理を含む。
（動作例）
図５、図６、図７、図８は、本実施形態の遅延量測定の動作フローの例を示す図である。図５の「Ａ」は、図６の「Ａ」と接続する。図６の「Ｂ」、「Ｃ」、「Ｄ」は、それぞれ、図７の「Ｂ」、「Ｃ」、「Ｄ」と接続する。図７の「Ｅ」、「Ｆ」は、それぞれ、図８の「Ｅ」、「Ｆ」と接続する。
図５、図６、図７、図８は、本実施形態の遅延量測定の動作フローの例を示す図である。図５の「Ａ」は、図６の「Ａ」と接続する。図６の「Ｂ」、「Ｃ」、「Ｄ」は、それぞれ、図７の「Ｂ」、「Ｃ」、「Ｄ」と接続する。図７の「Ｅ」、「Ｆ」は、それぞれ、図８の「Ｅ」、「Ｆ」と接続する。
ステップＳ１０１では、ＲＥＣ遅延量測定制御部１７０のＣＰＵ―ＩＮＦレジスタ１７１は、ＲＥＣ１００のＣＰＵから遅延量測定開始の指示を受けたか否かを確認する。ＲＥＣ１００のＣＰＵから遅延量測定開始の指示を受けた場合（Ｓ１０１；ＹＥＳ）、処理がステップＳ１０２に進む。ＲＥＣ１００のＣＰＵから遅延量測定開始の指示を受けていない場合（Ｓ１０１；ＮＯ）、指示を受けるまで待機する。
ステップＳ１０２では、ＣＰＵ―ＩＮＦレジスタ１７１は、ＬＯＯＰ設定信号を、Ｔｘ＿ＳＥＲＤＥＳ制御部１３０等を介して、ＲＥ２００のＲＥ遅延量測定制御部２７０に送信する。ＲＥ遅延量測定制御部２７０は、受信したＬＯＯＰ設定信号を、Ｓ／Ｐ変換部２４２に送信する。ＬＯＯＰ設定信号は、Ｓ／Ｐ変換部２４２における入力信号を、アンテナからの信号から、Ｐ／Ｓ変換部２３４からの信号に切り替えることを指示するものである。Ｓ／Ｐ変換部２４２は、ＬＯＯＰ設定信号を受信すると、入力信号を、アンテナからの信号から、Ｐ／Ｓ変換部１３４からの信号に切り替える。ＬＯＯＰ設定信号は、例えば、ＣＰＲＩのVendor Specific領域を使用して、ＲＥ２００に送信される。
ステップＳ１０３では、ＣＰＵ―ＩＮＦレジスタ１７１は、各測定ポイントに送信する遅延量測定用フレームパターン設定データをフレームパターン送信制御部１７２に送信する。フレームパターン送信制御部１７２は、ＲＥＣ１００の測定ポイントである、ＩＱ＿
ＤＬ制御部１１０、Ｔｘ＿ＳＥＲＤＥＳ制御部１３０、Ｒｘ＿ＳＥＲＤＥＳ制御部１４０に、それぞれ異なるフレームパターンデータを送信する。また、フレームパターン送信制御部１７２は、Ｔｘ＿ＳＥＲＤＥＳ制御部１３０等を介して、ＲＥ２００に、ＲＥ２００の各測定ポイント用のフレームパターンデータを送信する。ＲＥ２００のＲＥ遅延量測定制御部２７０のフレームパターン送信制御部２７２は、受信フレーマー部２１４等を介して、ＲＥＣ１００からのフレームパターンデータを受信する。フレームパターン送信制御部２７２は、ＲＥＣ１００からのフレームパターンデータを受信すると、ＲＥ２００の測定ポイントである、Ｒｘ＿ＳＥＲＤＥＳ制御部２１０、ＩＱ＿ＤＬ制御部２３０、ＩＱ＿ＵＬ制御部２４０、Ｔｘ＿ＳＥＲＤＥＳ制御部２６０に、それぞれ異なるフレームパターンデータを送信する。また、フレームパターン送信制御部１７２は、フレームパターン検出部１７５に、各測定ポイントに送信した、すべてのフレームパターンデータを送信する。
ＤＬ制御部１１０、Ｔｘ＿ＳＥＲＤＥＳ制御部１３０、Ｒｘ＿ＳＥＲＤＥＳ制御部１４０に、それぞれ異なるフレームパターンデータを送信する。また、フレームパターン送信制御部１７２は、Ｔｘ＿ＳＥＲＤＥＳ制御部１３０等を介して、ＲＥ２００に、ＲＥ２００の各測定ポイント用のフレームパターンデータを送信する。ＲＥ２００のＲＥ遅延量測定制御部２７０のフレームパターン送信制御部２７２は、受信フレーマー部２１４等を介して、ＲＥＣ１００からのフレームパターンデータを受信する。フレームパターン送信制御部２７２は、ＲＥＣ１００からのフレームパターンデータを受信すると、ＲＥ２００の測定ポイントである、Ｒｘ＿ＳＥＲＤＥＳ制御部２１０、ＩＱ＿ＤＬ制御部２３０、ＩＱ＿ＵＬ制御部２４０、Ｔｘ＿ＳＥＲＤＥＳ制御部２６０に、それぞれ異なるフレームパターンデータを送信する。また、フレームパターン送信制御部１７２は、フレームパターン検出部１７５に、各測定ポイントに送信した、すべてのフレームパターンデータを送信する。
図９は、各測定ポイントに送信されるフレームパターンデータの例を示す図である。図９の例では、ＲＥＣ＿Ｄｏｗｎｌｉｎｋ始点であるＩＱ＿ＤＬ制御部１１０のフレームパターン挿入部１１４には、パターンＡが送信される。ＲＥＣ＿Ｄｏｗｎｌｉｎｋ終点であるＴｘ＿ＳＥＲＤＥＳ制御部１３０の送信フレーマー部１３２には、パターンＢが送信される。ＲＥＣ＿Ｕｐｌｉｎｋ始点であるＲｘ＿ＳＥＲＤＥＳ制御部１４０の受信フレーマー部１４４には、パターンＣが送信される。ＲＥ＿Ｄｏｗｎｌｉｎｋ始点であるＲｘ＿ＳＥＲＤＥＳ制御部２１０の受信フレーマー部２１４には、パターンＤが送信される。ＲＥ＿Ｄｏｗｎｌｉｎｋ終点であるＩＱ＿ＤＬ制御部２３０のフレームパターン挿入部２３２には、パターンＥが送信される。ＲＥ＿Ｕｐｌｉｎｋ始点であるＩＱ＿ＤＬ制御部２４０のフレームパターン挿入部２４４には、パターンＦが送信される。ＲＥ＿Ｕｐｌｉｎｋ終点であるＴｘ＿ＳＥＲＤＥＳ制御部２６０の受信フレーマー部２６２には、パターンＧが送信される。図９のように、フレームパターンが８ｂｉｔである場合、例えば、パターンＡのフレームパターンデータとして、「０ｘＡＡ」が採用される。遅延量測定用フレームパターンのビット幅や識別パターンは、図９の例に限定されず、自由に設定され得る。
ステップＳ１０４では、ＣＰＵ―ＩＮＦレジスタ１７１は、遅延量測定開始信号をＴｉｍｉｎｇ生成部１７３に送信する。Ｔｉｍｉｎｇ生成部１７３は、遅延量測定開始信号を受信すると、遅延量測定開始のタイミングを示す遅延量測定開始タイミング信号（例えば、１パルス“Ｈ”）を生成する。Ｔｉｍｉｎｇ生成部１７３は、生成した遅延量測定開始タイミング信号を、各測定ポイントに送信する。また、Ｔｉｍｉｎｇ生成部１７３は、生成した遅延量測定開始タイミング信号を、遅延量測定用カウンタ１７４に送信する。
ＲＥＣ１００からＲＥ２００に、遅延量測定用フレームパターンや遅延量測定開始タイミング信号を送信するには、例えば、ＣＰＲＩの制御ビット（Vendor Specific領域）が
使用される。
使用される。
フレームパターン挿入部１１４等の各測定ポイントは、遅延量測定開始タイミング信号で指定されたタイミングで、受信した遅延量測定用フレームパターンをＩＱデータ領域に挿入する。例えば、フレームパターン挿入部１１４で遅延量測定用フレームパターンを挿入されたＩＱデータは、Ｔｘ＿ＳＥＲＤＥＳ制御部１３０、Ｒｘ＿ＳＥＲＤＥＳ制御部２１０、ＩＱ＿ＤＬ制御部２３０を通る。さらに、当該ＩＱデータは、ＩＱ＿ＤＬ制御部２３０からＩＱ＿ＤＬ制御部２４０に折り返され、Ｔｘ＿ＳＥＲＤＥＳ制御部２６０、Ｒｘ＿ＳＥＲＤＥＳ制御部１４０、ＩＱ＿ＵＬ制御部１６０を経由して、ＲＥＣ遅延量測定制御部１７０に達する。
ステップＳ１０５では、遅延量測定用カウンタ１７４は、遅延量測定開始タイミング信号を受信すると、遅延量測定開始タイミング信号で指定されたタイミングで、遅延量測定
用カウンタを起動し、遅延量演算部１７６にカウンタ値データを通知する。
用カウンタを起動し、遅延量演算部１７６にカウンタ値データを通知する。
ステップＳ１０６では、フレームパターン検出部１７５は、ＩＱ＿ＵＬ制御部１６０のＩＱデータ受信部３６２から、ＩＱデータを受信する。フレームパターン検出部１７５は、受信したＩＱデータに、いずれかの測定ポイントの遅延量測定用フレームパターンが含まれているか否かを確認する。受信したＩＱデータに、いずれかの測定ポイントの遅延量測定用フレームパターンが含まれている場合（Ｓ１０６；ＹＥＳ）、処理がステップＳ１０７に進む。受信したＩＱデータに、いずれの測定ポイントの遅延量測定用フレームパターンも含まれていない場合（Ｓ１０６；ＮＯ）、ステップＳ１０６を繰り返す。ステップＳ１０６は、省略されてもよい。
ステップＳ１０７では、フレームパターン検出部１７５は、受信したＩＱデータに、ＲＥＣ＿Ｕｐｌｉｎｋ始点のフレームパターンが含まれているか否かを確認する。受信したＩＱデータに、ＲＥＣ＿Ｕｐｌｉｎｋ始点のフレームパターンが含まれている場合（Ｓ１０７；ＹＥＳ）、処理がステップＳ１１４に進む。受信したＩＱデータに、ＲＥＣ＿Ｕｐｌｉｎｋ始点のフレームパターンが含まれていない場合（Ｓ１０７；ＮＯ）、処理がステップＳ１０８に進む。
ステップＳ１０８では、フレームパターン検出部１７５は、受信したＩＱデータに、ＲＥＣ＿Ｄｏｗｎｌｉｎｋ終点のフレームパターンが含まれているか否かを確認する。受信したＩＱデータに、ＲＥＣ＿Ｄｏｗｎｌｉｎｋ終点のフレームパターンが含まれている場合（Ｓ１０８；ＹＥＳ）、処理がステップＳ１１４に進む。受信したＩＱデータに、ＲＥＣ＿Ｄｏｗｎｌｉｎｋ終点のフレームパターンが含まれていない場合（Ｓ１０８；ＮＯ）、処理がステップＳ１０９に進む。
ステップＳ１０９では、フレームパターン検出部１７５は、受信したＩＱデータに、ＲＥＣ＿Ｄｏｗｎｌｉｎｋ始点のフレームパターンが含まれているか否かを確認する。受信したＩＱデータに、ＲＥＣ＿Ｄｏｗｎｌｉｎｋ始点のフレームパターンが含まれている場合（Ｓ１０９；ＹＥＳ）、処理がステップＳ１１４に進む。受信したＩＱデータに、ＲＥＣ＿Ｄｏｗｎｌｉｎｋ始点のフレームパターンが含まれていない場合（Ｓ１０９；ＮＯ）、処理がステップＳ１１０に進む。
ステップＳ１１０では、フレームパターン検出部１７５は、受信したＩＱデータに、ＲＥ＿Ｕｐｌｉｎｋ終点のフレームパターンが含まれているか否かを確認する。受信したＩＱデータに、ＲＥ＿Ｕｐｌｉｎｋ終点のフレームパターンが含まれている場合（Ｓ１１０；ＹＥＳ）、処理がステップＳ１１４に進む。受信したＩＱデータに、ＲＥ＿Ｕｐｌｉｎｋ終点のフレームパターンが含まれていない場合（Ｓ１１０；ＮＯ）、処理がステップＳ１１１に進む。
ステップＳ１１１では、フレームパターン検出部１７５は、受信したＩＱデータに、ＲＥ＿Ｕｐｌｉｎｋ始点のフレームパターンが含まれているか否かを確認する。受信したＩＱデータに、ＲＥ＿Ｕｐｌｉｎｋ始点のフレームパターンが含まれている場合（Ｓ１１１；ＹＥＳ）、処理がステップＳ１１４に進む。受信したＩＱデータに、ＲＥ＿Ｕｐｌｉｎｋ始点のフレームパターンが含まれていない場合（Ｓ１１１；ＮＯ）、処理がステップＳ１１２に進む。
ステップＳ１１２では、フレームパターン検出部１７５は、受信したＩＱデータに、ＲＥ＿Ｄｏｗｎｌｉｎｋ終点のフレームパターンが含まれているか否かを確認する。受信したＩＱデータに、ＲＥ＿Ｄｏｗｎｌｉｎｋ終点のフレームパターンが含まれている場合（Ｓ１１２；ＹＥＳ）、処理がステップＳ１１４に進む。受信したＩＱデータに、ＲＥ＿Ｄ
ｏｗｎｌｉｎｋ終点のフレームパターンが含まれていない場合（Ｓ１１２；ＮＯ）、処理がステップＳ１１３に進む。
ｏｗｎｌｉｎｋ終点のフレームパターンが含まれていない場合（Ｓ１１２；ＮＯ）、処理がステップＳ１１３に進む。
ステップＳ１１３では、フレームパターン検出部１７５は、受信したＩＱデータに、ＲＥ＿Ｄｏｗｎｌｉｎｋ始点のフレームパターンが含まれているか否かを確認する。受信したＩＱデータに、ＲＥ＿Ｄｏｗｎｌｉｎｋ始点のフレームパターンが含まれている場合（Ｓ１１３；ＹＥＳ）、処理がステップＳ１１４に進む。受信したＩＱデータに、ＲＥＣ＿Ｄｏｗｎｌｉｎｋ始点のフレームパターンが含まれていない場合（Ｓ１１３；ＮＯ）、処理がステップＳ１０６に戻る。
ステップＳ１１４では、フレームパターン検出部１７５は、検出したフレームパターンに対応する測定ポイントを、遅延量算出部１７６に通知する。遅延量算出部１７６は、測定ポイントを通知されると、遅延量測定用カウンタ３７４からカウンタ値を読み出す。読み出したカウンタ値から、ＩＱデータが測定ポイントからＩＱ＿ＵＬ制御部１６０に到達するまでの経過時間が分かる。カウンタ値に動作クロックの１サイクル時間を掛けたものが時間となる。
ステップＳ１１５では、フレームパターン検出部１７５は、すべての測定ポイントのフレームパターンを検出したか否かを確認する。いずれかの測定ポイントのフレームパターンを検出していない場合（Ｓ１１５；ＮＯ）、処理がステップＳ１０６に戻る。すべての測定ポイントのフレームパターンを検出した場合（Ｓ１１５；ＹＥＳ）、処理がステップＳ１１６に進む。
ステップＳ１１６では、遅延量算出部１７６は、ＲＥＣ＿ＤｏｗｎＬｉｎｋ、ＲＥＣ＿ＵｐＬｉｎｋ、ＲＥ＿ＤｏｗｎＬｉｎｋ、ＲＥ＿ＵｐＬｉｎｋにおける遅延量（遅延時間）を算出する。ＲＥＣ＿ＤｏｗｎＬｉｎｋにおける遅延量は、ＩＱ＿ＤＬ制御部１１０とＴｘ＿ＳＥＲＤＥＳ制御部１３０との間の遅延量である。ＲＥＣ＿ＵｐＬｉｎｋにおける遅延量は、Ｒｘ＿ＳＥＲＤＥＳ制御部１４０とＩＱ＿ＵＬ制御部１６０との間の遅延量である。ＲＥ＿ＤｏｗｎＬｉｎｋにおける遅延量は、Ｒｘ＿ＳＥＲＤＥＳ制御部２１０とＩＱ＿ＤＬ制御部２３０との間の遅延量である。ＲＥ＿ＵｐＬｉｎｋにおける遅延量は、ＩＱ＿ＵＬ制御部２４０とＲｘ＿ＳＥＲＤＥＳ制御部２６０との間の遅延量である。算出された遅延量は、遅延量算出部１７６からＣＰＵ‐ＩＮＦレジスタ１７１を介して、ＣＰＵに通知される。
ＲＥＣ＿ＤｏｗｎＬｉｎｋにおける遅延量は、ＩＱデータがＩＱ＿ＤＬ制御部１１０からＩＱ＿ＵＬ制御部１６０に達する時間からＩＱデータがＴｘ＿ＳＥＲＤＥＳ制御部１３０からＩＱ＿ＵＬ制御部１６０に達する時間を減算することにより算出される。ＲＥＣ＿ＵｐＬｉｎｋにおける遅延量は、ＩＱデータがＲｘ＿ＳＥＲＤＥＳ制御部１４０からＩＱ＿ＵＬ制御部１６０に達する時間である。ＲＥ＿ＤｏｗｎＬｉｎｋにおける遅延量は、ＩＱデータがＲｘ＿ＳＥＲＤＥＳ制御部２１０からＩＱ＿ＵＬ制御部１６０に達する時間からＩＱデータがＩＱ＿ＤＬ制御部２３０からＩＱ＿ＵＬ制御部１６０に達する時間を減算することにより算出される。ＲＥ＿ＵｐＬｉｎｋにおける遅延量は、ＩＱデータがＩＱ＿ＵＬ制御部２４０からＩＱ＿ＵＬ制御部１６０に達する時間からＩＱデータがＴｘ＿ＳＥＲＤＥＳ制御部２６０からＩＱ＿ＵＬ制御部１６０に達する時間を減算することにより算出される。遅延量算出部１７６は、他の区間の遅延量を算出してもよい。
遅延量算出部１７６が、ＲＥＣ＿ＤｏｗｎＬｉｎｋ、ＲＥＣ＿ＵｐＬｉｎｋ、ＲＥ＿ＤｏｗｎＬｉｎｋ、ＲＥ＿ＵｐＬｉｎｋにおける遅延量を算出する場合、遅延量測定開始のタイミングは、ＲＥＣ１００内またはＲＥ２００内で一致していればよい。即ち、遅延量測定開始のタイミングは、ＲＥＣ１００とＲＥ２００との間で一致しなくてもよい。
無線基地局１０は、測定された装置内遅延量等を用いて、無線基地局１０における遅延制御を行う。
（実施形態１の作用、効果）
ＲＥＣ１００のＲＥＣ遅延量測定制御部１７０は、ＲＥＣ１００内の測定ポイントに、遅延量測定用パターンデータ及び遅延量測定開始タイミング信号を送信する。ＲＥＣ１００は、ＣＰＲＩのVender Specific領域を使用して、ＲＥ２００に、ＲＥ用遅延量測定パ
ターンデータ及び遅延量測定開始タイミング信号を送信する。ＲＥ２００のＲＥ遅延量測定制御部２７０は、ＲＥＣ１００からのＲＥ用遅延量測定パターンデータ及び遅延量測定開始タイミング信号を受信する。ＲＥ２００のＲＥ遅延量測定制御部２７０は、ＲＥ２００内の測定ポイントに、ＲＥ用遅延量測定パターンデータ及び遅延量測定開始タイミング信号を送信する。各測定ポイントは、遅延量測定開始タイミング信号のタイミングで、それぞれの遅延量測定用パターンデータをＩＱデータに挿入する。遅延量測定用パターンデータを挿入されたＩＱデータは、ＩＱ＿ＵＬ制御部１６０等を介して、フレームパターン検出部１７５に入力される。ＲＥＣ遅延量測定制御部１７０は、ＩＱデータが各測定ポイントからＩＱデータ受信部１６２に到達するまでの時間を測定する。ＲＥＣ１００は、測定結果を使用して、ＲＥＣ＿ＤｏｗｎＬｉｎｋ等における遅延量（装置内遅延時間）を実測に基づいて算出することができる。算出された遅延量は、ＣＰＵに通知され、当該遅延量に基づいて、補正値が決定される。ＣＰＲＩ＿Ｔｘ制御部１２０、ＣＰＲＩ＿Ｒｘ制御部１５０は、補正値に基づいて、位相調整を行う。無線基地局１０は、算出された遅延量に基づいて、より正確な遅延補正を行うことができる。
ＲＥＣ１００のＲＥＣ遅延量測定制御部１７０は、ＲＥＣ１００内の測定ポイントに、遅延量測定用パターンデータ及び遅延量測定開始タイミング信号を送信する。ＲＥＣ１００は、ＣＰＲＩのVender Specific領域を使用して、ＲＥ２００に、ＲＥ用遅延量測定パ
ターンデータ及び遅延量測定開始タイミング信号を送信する。ＲＥ２００のＲＥ遅延量測定制御部２７０は、ＲＥＣ１００からのＲＥ用遅延量測定パターンデータ及び遅延量測定開始タイミング信号を受信する。ＲＥ２００のＲＥ遅延量測定制御部２７０は、ＲＥ２００内の測定ポイントに、ＲＥ用遅延量測定パターンデータ及び遅延量測定開始タイミング信号を送信する。各測定ポイントは、遅延量測定開始タイミング信号のタイミングで、それぞれの遅延量測定用パターンデータをＩＱデータに挿入する。遅延量測定用パターンデータを挿入されたＩＱデータは、ＩＱ＿ＵＬ制御部１６０等を介して、フレームパターン検出部１７５に入力される。ＲＥＣ遅延量測定制御部１７０は、ＩＱデータが各測定ポイントからＩＱデータ受信部１６２に到達するまでの時間を測定する。ＲＥＣ１００は、測定結果を使用して、ＲＥＣ＿ＤｏｗｎＬｉｎｋ等における遅延量（装置内遅延時間）を実測に基づいて算出することができる。算出された遅延量は、ＣＰＵに通知され、当該遅延量に基づいて、補正値が決定される。ＣＰＲＩ＿Ｔｘ制御部１２０、ＣＰＲＩ＿Ｒｘ制御部１５０は、補正値に基づいて、位相調整を行う。無線基地局１０は、算出された遅延量に基づいて、より正確な遅延補正を行うことができる。
ＬＯＯＰ設定信号により、Ｄｏｗｎｌｉｎｋ側からＵｐｌｉｎｋ側に信号が折り返すことができるようになり、Ｄｏｗｎｌｉｎｋ側でフレームパターンが挿入された信号が、ＩＱ＿ＵＬ制御部１６０で受信される。
図１０は、ＩＱ＿ＤＬ制御部１６０における各パターンデータの到着時刻の例を示す図である。図１０の横軸は、時刻である。ＩＱデータがＩＱ＿ＤＬ制御部１１０からＩＱ＿ＵＬ制御部１６０に達する時間を遅延量Ａとする。ＩＱデータがＴｘ＿ＳＥＲＤＥＳ制御部１３０からＩＱ＿ＵＬ制御部１６０に達する時間を遅延量Ｂとする。ＩＱデータがＲｘ＿ＳＥＲＤＥＳ制御部１４０からＩＱ＿ＵＬ制御部１６０に達する時間を遅延量Ｃとする。ＩＱデータがＲｘ＿ＳＥＲＤＥＳ制御部２１０からＩＱ＿ＵＬ制御部１６０に達する時間を遅延量Ｄとする。ＩＱ＿ＤＬ制御部２３０からＩＱ＿ＵＬ制御部１６０に達する時間を遅延量Ｅとする。ＩＱデータがＩＱ＿ＵＬ制御部２４０からＩＱ＿ＵＬ制御部１６０に達する時間を遅延量Ｆとする。ＩＱデータがＴｘ＿ＳＥＲＤＥＳ制御部２６０からＩＱ＿ＵＬ制御部１６０に達する時間を遅延量Ｇとする。このとき、ＲＥＣ＿Ｄｏｗｎｌｉｎｋ遅延量は、遅延量Ａ−遅延量Ｂである。ＲＥ＿Ｄｏｗｎｌｉｎｋ遅延量は、遅延量Ｄ−遅延量Ｅである。ＲＥ＿Ｕｐｌｉｎｋ遅延量は、遅延量Ｆ−遅延量Ｇである。ＲＥＣ＿Ｕｐｌｉｎｋ遅延量は、遅延量Ｃである。
本実施形態の無線基地局１０は、本実施形態の遅延量測定を、装置起動時の実データが出力されるまでのベースバンドデータがＡＬＬ“０”である期間に、行うことができる。
〔実施形態２〕
次に実施形態２について説明する。実施形態２は、実施形態１との共通点を有する。従って、主として相違点について説明し、共通点については、説明を省略する。
次に実施形態２について説明する。実施形態２は、実施形態１との共通点を有する。従って、主として相違点について説明し、共通点については、説明を省略する。
実施形態１では、ＲＥＣ１００が、ＲＥＣ１００内の遅延量、ＲＥ２００内の遅延量を測定する。実施形態２では、ＲＥＣがＤｏｗｎｌｉｎｋのＩＱデータをＲＥＣ内でＵｐｌ
ｉｎｋに折り返すことで、ＲＥＣは、ＲＥＣ内の遅延量を測定する。また、ＲＥが各測定ポイントに遅延量測定用パターンデータ及び遅延量測定開始タイミング信号を送信し、ＩＱデータに挿入されたフレームパターンを検出することで、ＲＥがＲＥ内の遅延量を測定する。
ｉｎｋに折り返すことで、ＲＥＣは、ＲＥＣ内の遅延量を測定する。また、ＲＥが各測定ポイントに遅延量測定用パターンデータ及び遅延量測定開始タイミング信号を送信し、ＩＱデータに挿入されたフレームパターンを検出することで、ＲＥがＲＥ内の遅延量を測定する。
（構成例）
図１１は、実施形態２のＲＥＣの構成例を示す図である。図１１のＲＥＣ３００は、ＩＱ＿ＤＬ制御部３１０、ＣＰＲＩ＿Ｔｘ制御部３２０、Ｔｘ＿ＳＥＲＤＥＳ制御部３３０、Ｒｘ＿ＳＥＲＤＥＳ制御部３４０、ＣＰＲＩ＿Ｒｘ制御部３５０、ＩＱ＿ＵＬ制御部３６０、ＲＥＣ遅延量測定制御部３７０を含む。ＲＥＣ３００の各処理部は、ＲＥＣ１００の各処理部とほぼ同様の構成を有する。但し、ＲＥＣ３００は、ＲＥＣ１００と異なり、ＲＥ用遅延量測定フレームパターン、ＲＥ用遅延量測定開始タイミング信号をＲＥに送信しない。
図１１は、実施形態２のＲＥＣの構成例を示す図である。図１１のＲＥＣ３００は、ＩＱ＿ＤＬ制御部３１０、ＣＰＲＩ＿Ｔｘ制御部３２０、Ｔｘ＿ＳＥＲＤＥＳ制御部３３０、Ｒｘ＿ＳＥＲＤＥＳ制御部３４０、ＣＰＲＩ＿Ｒｘ制御部３５０、ＩＱ＿ＵＬ制御部３６０、ＲＥＣ遅延量測定制御部３７０を含む。ＲＥＣ３００の各処理部は、ＲＥＣ１００の各処理部とほぼ同様の構成を有する。但し、ＲＥＣ３００は、ＲＥＣ１００と異なり、ＲＥ用遅延量測定フレームパターン、ＲＥ用遅延量測定開始タイミング信号をＲＥに送信しない。
ＣＰＵ―ＩＮＦレジスタ３７１は、ＣＰＵ等からの命令を受け、Ｒｘ＿ＳＥＲＤＥＳ制御部３４０のＳ／Ｐ変換部３４２に、ＬＯＯＰ設定信号を送信する。
Ｓ／Ｐ変換部３４２は、ＲＥＣ遅延量測定部３７０からのＬＯＯＰ設定信号に基づいて、Ｐ／Ｓ変換部３３４からの信号またはＯＰＴ＿ＭＯＤからの信号を選択する。Ｓ／Ｐ変換部３４２は、選択された信号をパラレル信号に変換する。
図１２は、実施形態２のＲＥの構成例を示す図である。図１２のＲＥ４００は、Ｒｘ＿ＳＥＲＤＥＳ制御部４１０、ＣＰＲＩ＿Ｔｘ制御部４２０、ＩＱ＿ＤＬ制御部４３０、ＩＱ＿ＵＬ制御部４４０、ＣＰＲＩ＿Ｒｘ制御部４５０、Ｔｘ＿ＳＥＲＤＥＳ制御部４６０を含む。ＲＥ４００の各処理部は、ＲＥ遅延量測定制御部２７０を除いてＲＥ２００の各処理部とほぼ同様の構成を有する。Ｔｘ＿ＳＥＲＤＥＳ制御部４６０は、受信部の一例である。
ＲＥＣ遅延量測定制御部４７０は、ＣＰＵ―ＩＮＦレジスタ４７１、フレームパターン送信制御部４７２、Ｔｉｍｉｎｇ生成部４７３、遅延量測定用カウンタ４７４、フレームパターン検出部４７５、遅延量算出部４７６を含む。
ＣＰＵ―ＩＮＦレジスタ４７１は、ＣＰＵ等からの命令を受け、フレームパターン設定データをフレームパターン送信制御部４７２に送信する。ＣＰＵ―ＩＮＦレジスタ４７１は、ＣＰＵ等からの命令を受け、Ｔｉｍｉｎｇ生成部４７３に、遅延量測定開始信号を送信する。ＣＰＵ―ＩＮＦレジスタ４７１は、ＣＰＵ等からの命令を受け、ＩＱ＿ＵＬ制御部４４２に、ＬＯＯＰ設定信号を送信する。ＣＰＵ―ＩＮＦレジスタ４７１は、算出された遅延量をＣＰＵ等に送信する。
フレームパターン送信制御部４７２は、受信フレーマー部４１４、フレームパターン挿入部４３２、フレームパターン挿入部４４４、フレームパターン検出部４７５に、ＩＱデータに挿入する遅延量測定用フレームパターンを送信する。
Ｔｉｍｉｎｇ生成部４７３、遅延量測定開始タイミング信号を、受信フレーマー部４１４、フレームパターン挿入部４３２、フレームパターン挿入部４４４に送信する。Ｔｉｍｉｎｇ生成部４７３は、受信フレーマー部４１４等に送信したのと同じ遅延量測定開始タイミング信号を、遅延量測定用カウンタ４７４に送信する。
遅延量測定用カウンタ４７４は、遅延量測定開始タイミング信号を受信すると、遅延量測定開始タイミング信号のタイミングで、遅延量測定用カウンタを起動し、遅延量演算部
４７６にカウンタ値データを通知する。
４７６にカウンタ値データを通知する。
フレームパターン検出部４７５は、受信フレーマー部４１４等に送信された遅延量測定用フレームパターンを受信する。フレームパターン検出部４７５は、送信フレーマー部４６２からＩＱデータを受信する。フレームパターン検出部４７５は、ＩＱデータから遅延量測定用フレームパターンを検出し、遅延量算出部４７６に通知する。
遅延量算出部４７６は、遅延量測定開始時のカウンタ値データを、遅延量測定用カウンタから受信する。遅延量算出部４７６は、フレームパターン検出部４７５から、遅延量測定用フレームパターンの検出を通知されると、遅延量測定用カウンタ４７４からカウンタ値データを読み出す。遅延量算出部４７６は、読み出したカウンタ値データと遅延量測定開始時のカウンタ値データとの差分を算出し、遅延量とする。遅延量算出部４７６は、算出した遅延量をＣＰＵ―ＩＮＦレジスタ４７１に通知する。
送信フレーマー部４６２は、ＣＰＲＩ規定のフォーマットで、各制御データやＩＱデータを挿入し、出力する。制御データには、同期、Ｌ１インバンドプロトコル、ＨＤＬＣなどが含まれる。送信フレーマー部４６２は、ＣＰＲＩ＿Ｒｘ制御部４５０から受信したＩＱデータを、フレームパターン検出部４７５に送出する。
（動作例）
実施形態２のＲＥＣ３００の遅延量測定の動作は、ＲＥＣ１００と同様である。但し、ＲＥＣ３００は、ＲＥ４００の遅延量の測定を行わない点で、ＲＥＣ１００の動作と異なる。また、ＲＥＣ３００は、ＬＯＯＰ設定の際（図５のステップＳ１０２に相当）に次のように動作する。
実施形態２のＲＥＣ３００の遅延量測定の動作は、ＲＥＣ１００と同様である。但し、ＲＥＣ３００は、ＲＥ４００の遅延量の測定を行わない点で、ＲＥＣ１００の動作と異なる。また、ＲＥＣ３００は、ＬＯＯＰ設定の際（図５のステップＳ１０２に相当）に次のように動作する。
ＣＰＵ‐ＩＮＦレジスタ３７１は、ＬＯＯＰ設定信号を、Ｒｘ＿ＳＥＲＤＥＳ制御部３４０のＳ／Ｐ変換部３４２に送信する。ＬＯＯＰ設定信号は、Ｓ／Ｐ変換部３４２における入力信号を、ＯＰＴ＿ＭＯＤからの信号から、Ｐ／Ｓ変換部３３４からの信号に切り替えることを指示するものである。Ｓ／Ｐ変換部３４２は、ＬＯＯＰ設定信号を受信すると、入力信号を、ＯＰＴ＿ＭＯＤからの信号から、Ｐ／Ｓ変換部３３４からの信号に切り替える。
図１３、図１４、図１５は、本実施形態のＲＥの遅延量測定の動作フローの例を示す図である。図１３の「Ｇ」は、図１４の「Ｇ」と接続する。図１４の「Ｈ」、「Ｉ」は、それぞれ、図１５の「Ｈ」、「Ｉ」と接続する。
ステップＳ２０１では、ＲＥ遅延量測定制御部４７０のＣＰＵ‐ＩＮＦレジスタ４７１は、ＲＥ４００のＣＰＵから遅延量測定開始の指示を受けたか否かを確認する。ＲＥ４００のＣＰＵから遅延量測定開始の指示を受けた場合（Ｓ２０１；ＹＥＳ）、処理がステップＳ２０２に進む。ＲＥ４００のＣＰＵから遅延量測定開始の指示を受けていない場合（Ｓ３０１；ＮＯ）、指示を受けるまで待機する。
ステップＳ２０２では、ＣＰＵ‐ＩＮＦレジスタ４７１は、ＬＯＯＰ設定信号を、ＩＱ＿ＵＬ制御部４４０のＳ／Ｐ変換部４４２に送信する。ＬＯＯＰ設定信号は、Ｓ／Ｐ変換部４４２における入力信号を、アンテナからの信号から、Ｐ／Ｓ変換部４３４からの信号に切り替えることを指示するものである。Ｓ／Ｐ変換部４４２は、ＬＯＯＰ設定信号を受信すると、入力信号を、アンテナからの信号から、Ｐ／Ｓ変換部４３４からの信号に切り替える。
ステップＳ２０３では、ＣＰＵ‐ＩＮＦレジスタ４７１は、各測定ポイントに送信する
遅延量測定用フレームパターン設定データをフレームパターン送信制御部４７２に送信する。フレームパターン送信制御部４７２は、ＲＥ４００の測定ポイントである、受信フレーマー部４１４、フレームパターン挿入部４３２、フレームパターン挿入部４４４に、それぞれ異なるフレームパターンデータを送信する。また、フレームパターン送信制御部４７２は、フレームパターン検出部４７５に、各測定ポイントに送信した、すべてのフレームパターンデータを送信する。
遅延量測定用フレームパターン設定データをフレームパターン送信制御部４７２に送信する。フレームパターン送信制御部４７２は、ＲＥ４００の測定ポイントである、受信フレーマー部４１４、フレームパターン挿入部４３２、フレームパターン挿入部４４４に、それぞれ異なるフレームパターンデータを送信する。また、フレームパターン送信制御部４７２は、フレームパターン検出部４７５に、各測定ポイントに送信した、すべてのフレームパターンデータを送信する。
ステップＳ２０４では、ＣＰＵ‐ＩＮＦレジスタ４７１は、遅延量測定開始信号をＴｉｍｉｎｇ生成部４７３に送信する。Ｔｉｍｉｎｇ生成部４７３は、遅延量測定開始信号を受信すると、遅延量測定開始のタイミングを示す遅延量測定開始タイミング信号（例えば、１パルス“Ｈ”）を生成する。Ｔｉｍｉｎｇ生成部４７３は、生成した遅延量測定開始タイミング信号を、各測定ポイントに送信する。また、Ｔｉｍｉｎｇ生成部４７３は、生成した遅延量測定開始タイミング信号を、遅延量測定用カウンタ４７４に送信する。
受信フレーマー部４１４等の各測定ポイントは、遅延量測定開始タイミング信号で指定されたタイミングで、受信した遅延量測定用フレームパターンをＩＱデータ領域に挿入する。例えば、受信フレーマー部４１４で遅延量測定用フレームパターンを挿入されたＩＱデータは、ＣＰＲＩ＿Ｔｘ部４２０、ＩＱ＿ＤＬ制御部４３０、ＩＱ＿ＵＬ制御部４４０、ＣＰＲＩ＿Ｒｘ部４５０、Ｔｘ＿ＳＥＲＤＥＳ制御部４６０を通る。さらに、当該ＩＱデータは、ＲＥ遅延量測定制御部４７０に達する。
ステップＳ２０５では、遅延量測定用カウンタ４７４は、遅延量測定開始タイミング信号を受信すると、遅延量測定開始タイミング信号で指定されたタイミングで、遅延量測定用カウンタを起動し、遅延量演算部４７６にカウンタ値データを通知する。
ステップＳ２０６では、フレームパターン検出部４７５は、Ｔｘ＿ＳＥＲＤＥＳ制御部４６０の送信フレーマー部４６２から、ＩＱデータを受信する。フレームパターン検出部４７５は、受信したＩＱデータに、いずれかの測定ポイントの遅延量測定用フレームパターンが含まれているか否かを確認する。受信したＩＱデータに、いずれかの測定ポイントの遅延量測定用フレームパターンが含まれている場合（Ｓ２０６；ＹＥＳ）、処理がステップＳ２０７に進む。受信したＩＱデータに、いずれの測定ポイントの遅延量測定用フレームパターンも含まれていない場合（Ｓ２０６；ＮＯ）、ステップＳ２０６を繰り返す。ステップＳ２０６は、省略されてもよい。
ステップＳ２０７では、フレームパターン検出部４７５は、受信したＩＱデータに、ＲＥ＿Ｕｐｌｉｎｋ始点のフレームパターンが含まれているか否かを確認する。受信したＩＱデータに、ＲＥ＿Ｕｐｌｉｎｋ始点のフレームパターンが含まれている場合（Ｓ２０７；ＹＥＳ）、処理がステップＳ２１０に進む。受信したＩＱデータに、ＲＥ＿Ｕｐｌｉｎｋ始点のフレームパターンが含まれていない場合（Ｓ２０７；ＮＯ）、処理がステップＳ２０８に進む。
ステップＳ２０８では、フレームパターン検出部４７５は、受信したＩＱデータに、ＲＥ＿Ｄｏｗｎｌｉｎｋ終点のフレームパターンが含まれているか否かを確認する。受信したＩＱデータに、ＲＥ＿Ｄｏｗｎｌｉｎｋ終点のフレームパターンが含まれている場合（Ｓ２０８；ＹＥＳ）、処理がステップＳ２１０に進む。受信したＩＱデータに、ＲＥ＿Ｄｏｗｎｌｉｎｋ終点のフレームパターンが含まれていない場合（Ｓ２０８；ＮＯ）、処理がステップＳ２０９に進む。
ステップＳ２０９では、フレームパターン検出部４７５は、受信したＩＱデータに、ＲＥ＿Ｄｏｗｎｌｉｎｋ始点のフレームパターンが含まれているか否かを確認する。受信し
たＩＱデータに、ＲＥ＿Ｄｏｗｎｌｉｎｋ始点のフレームパターンが含まれている場合（Ｓ２０９；ＹＥＳ）、処理がステップＳ２１０に進む。受信したＩＱデータに、ＲＥ＿Ｄｏｗｎｌｉｎｋ始点のフレームパターンが含まれていない場合（Ｓ２０９；ＮＯ）、処理がステップＳ２０６に戻る。
たＩＱデータに、ＲＥ＿Ｄｏｗｎｌｉｎｋ始点のフレームパターンが含まれている場合（Ｓ２０９；ＹＥＳ）、処理がステップＳ２１０に進む。受信したＩＱデータに、ＲＥ＿Ｄｏｗｎｌｉｎｋ始点のフレームパターンが含まれていない場合（Ｓ２０９；ＮＯ）、処理がステップＳ２０６に戻る。
ステップＳ２１０では、フレームパターン検出部４７５は、検出したフレームパターンに対応する測定ポイントを、遅延量算出部４７６に通知する。遅延量算出部４７６は、測定ポイントを通知されると、遅延量測定用カウンタ４７４からカウンタ値を読み出す。読み出したカウンタ値から、ＩＱデータが測定ポイントからＴｘ＿ＳＥＲＤＥＳ制御部４６０に到達するまでの経過時間が分かる。カウンタ値に動作クロックの１サイクル時間を掛けたものが時間となる。
ステップＳ２１１では、フレームパターン検出部４７５は、すべての測定ポイントのフレームパターンを検出したか否かを確認する。いずれかの測定ポイントのフレームパターンを検出していない場合（Ｓ２１１；ＮＯ）、処理がステップＳ２０６に戻る。すべての測定ポイントのフレームパターンを検出した場合（Ｓ２１１；ＹＥＳ）、処理がステップＳ２１２に進む。
ステップＳ２１２では、遅延量算出部４７６は、ＲＥ＿ＤｏｗｎＬｉｎｋ、ＲＥ＿ＵｐＬｉｎｋにおける遅延量（遅延時間）を算出する。ＲＥ＿ＤｏｗｎＬｉｎｋにおける遅延量は、Ｒｘ＿ＳＥＲＤＥＳ制御部４１０とＩＱ＿ＤＬ制御部４３０との間の遅延量である。ＲＥ＿ＵｐＬｉｎｋにおける遅延量は、ＩＱ＿ＵＬ制御部４４０とＴｘ＿ＳＥＲＤＥＳ制御部４６０との間の遅延量である。算出された遅延量は、遅延量算出部４７６からＣＰＵ‐ＩＮＦレジスタ４７１を介して、ＣＰＵに通知される。
ＲＥ＿ＤｏｗｎＬｉｎｋにおける遅延量は、ＩＱデータがＲｘ＿ＳＥＲＤＥＳ制御部４１０からＴｘ＿ＳＥＲＤＥＳ制御部４６０に達する時間からＩＱデータがＩＱ＿ＤＬ制御部４３０からＴｘ＿ＳＥＲＤＥＳ制御部４６０に達する時間を減算することにより算出される。ＲＥ＿ＵｐＬｉｎｋにおける遅延量は、ＩＱデータがＩＱ＿ＵＬ制御部４４０からＴｘ＿ＳＥＲＤＥＳ制御部４６０に達する時間である。
ＲＥ４００で測定された遅延量は、ＲＥＣ３００に通知されてもよい。
（実施形態２の作用、効果）
ＲＥＣ３００は、装置内の遅延量（ＲＥＣ＿Ｄｏｗｎｌｉｎｋ遅延量、ＲＥＣ＿Ｕｐｌｉｎｋ遅延量）を測定する。ＲＥ４００は、装置内の遅延量（ＲＥ＿Ｄｏｗｎｌｉｎｋ遅延量、ＲＥ＿Ｕｐｌｉｎｋ遅延量）を実測値に基づいて算出する。それぞれの装置内で遅延量を測定することで、ＲＥＣ３００とＲＥ４００との間の通信データ量を削減することができる。また、ＲＥＣ＿Ｄｏｗｎｌｉｎｋ遅延量を測定する際に、ＩＱデータがＲＥ４００内を通らないことで、より正確な遅延量を測定できる。
（実施形態２の作用、効果）
ＲＥＣ３００は、装置内の遅延量（ＲＥＣ＿Ｄｏｗｎｌｉｎｋ遅延量、ＲＥＣ＿Ｕｐｌｉｎｋ遅延量）を測定する。ＲＥ４００は、装置内の遅延量（ＲＥ＿Ｄｏｗｎｌｉｎｋ遅延量、ＲＥ＿Ｕｐｌｉｎｋ遅延量）を実測値に基づいて算出する。それぞれの装置内で遅延量を測定することで、ＲＥＣ３００とＲＥ４００との間の通信データ量を削減することができる。また、ＲＥＣ＿Ｄｏｗｎｌｉｎｋ遅延量を測定する際に、ＩＱデータがＲＥ４００内を通らないことで、より正確な遅延量を測定できる。
図１６は、ＲＥＣ３００のＩＱ＿ＤＬ制御部３６０における各パターンデータの到着時刻の例を示す図である。図１６の横軸は、時刻である。ＩＱデータがＩＱ＿ＤＬ制御部３１０からＩＱ＿ＵＬ制御部３６０に達する時間を遅延量Ａとする。ＩＱデータがＴｘ＿ＳＥＲＤＥＳ制御部３３０からＩＱ＿ＵＬ制御部３６０に達する時間を遅延量Ｂとする。ＩＱデータがＲｘ＿ＳＥＲＤＥＳ制御部３４０からＩＱ＿ＵＬ制御部３６０に達する時間を遅延量Ｃとする。このとき、ＲＥＣ＿Ｄｏｗｎｌｉｎｋ遅延量は、遅延量Ａ−遅延量Ｂである。ＲＥＣ＿Ｕｐｌｉｎｋ遅延量は、遅延量Ｃである。
図１７は、ＲＥ４００のＴｘ＿ＳＥＲＤＥＳ部４６０における各パターンデータの到着時刻の例を示す図である。図１７の横軸は、時刻である。ＩＱデータがＲｘ＿ＳＥＲＤＥ
Ｓ制御部４１０からＴｘ＿ＳＥＲＤＥＳ部４６０に達する時間を遅延量Ｄとする。ＩＱ＿ＤＬ制御部４３０からＴｘ＿ＳＥＲＤＥＳ部４６０に達する時間を遅延量Ｅとする。ＩＱデータがＩＱ＿ＵＬ制御部４４０からＴｘ＿ＳＥＲＤＥＳ部４６０に達する時間を遅延量Ｆとする。このとき、ＲＥ＿Ｄｏｗｎｌｉｎｋ遅延量は、遅延量Ｄ−遅延量Ｅである。ＲＥ＿Ｕｐｌｉｎｋ遅延量は、遅延量Ｆである。
Ｓ制御部４１０からＴｘ＿ＳＥＲＤＥＳ部４６０に達する時間を遅延量Ｄとする。ＩＱ＿ＤＬ制御部４３０からＴｘ＿ＳＥＲＤＥＳ部４６０に達する時間を遅延量Ｅとする。ＩＱデータがＩＱ＿ＵＬ制御部４４０からＴｘ＿ＳＥＲＤＥＳ部４６０に達する時間を遅延量Ｆとする。このとき、ＲＥ＿Ｄｏｗｎｌｉｎｋ遅延量は、遅延量Ｄ−遅延量Ｅである。ＲＥ＿Ｕｐｌｉｎｋ遅延量は、遅延量Ｆである。
以上の各実施形態は、可能な限りこれらを組み合わせて実施され得る。
１０ 無線基地局
１００ ＲＥＣ
１１０ ＩＱ＿ＤＬ制御部
１１２ ＩＱデータ生成部
１１４ フレームパターン挿入部
１１６ ＩＱデータ送信部１１６
１２０ ＣＰＲＩ＿Ｔｘ制御部
１３０ Ｔｘ＿ＳＥＲＤＥＳ制御部
１３２ 送信フレーマー部
１３４ Ｐ／Ｓ（Parallel / Serial）変換部
１４０ Ｒｘ＿ＳＥＲＤＥＳ制御部
１４２ Ｓ／Ｐ変換部
１４４ 受信フレーマー部
１５０ ＣＰＲＩ＿Ｒｘ制御部
１６０ ＩＱ＿ＵＬ制御部
１６２ ＩＱデータ受信部
１６４ ＩＱデータ制御部
１７０ ＲＥＣ遅延量測定制御部
１７１ ＣＰＵ―ＩＮＦレジスタ
１７２ フレームパターン送信制御部
１７３ Ｔｉｍｉｎｇ生成部
１７４ 遅延量測定用カウンタ
１７５ フレームパターン検出部
１７６ 遅延量算出部
１９１ ＤＳＰ
１９２ ＦＰＧＡ
１９３ ＣＰＵ
１９４ ＰＨＹ
１９５ ＯＰＴ
２００ ＲＥ
２１０ Ｒｘ＿ＳＥＲＤＥＳ制御部
２１２ Ｓ／Ｐ変換部
２１４ 受信フレーマー部
２２０ ＣＰＲＩ＿Ｔｘ制御部
２３０ ＩＱ＿ＤＬ制御部
２３２ フレームパターン挿入部
２３４ Ｐ／Ｓ変換部
２４０ ＩＱ＿ＵＬ制御部
２４２ Ｓ／Ｐ変換部
２４４ フレームパターン挿入部
２５０ ＣＰＲＩ＿Ｒｘ制御部
２６０ Ｔｘ＿ＳＥＲＤＥＳ制御部
２６２ 送信フレーマー部
２６４ Ｐ／Ｓ変換部
２７０ ＲＥ遅延量測定制御部
２７２ フレームパターン送信制御部
２７３ Ｔｉｍｉｎｇ生成部
２９１ ＯＰＴ＿ＭＯＤ
２９２ ＰＨＹ
２９３ ＦＰＧＡ
２９４ ＣＰＵ
２９５ ＴＸＲＸ
３００ ＲＥＣ
３１０ ＩＱ＿ＤＬ制御部
３１２ ＩＱデータ生成部
３１４ フレームパターン挿入部
３１６ ＩＱデータ送信部１１６
３２０ ＣＰＲＩ＿Ｔｘ制御部
３３０ Ｔｘ＿ＳＥＲＤＥＳ制御部
３３２ 送信フレーマー部
３３４ Ｐ／Ｓ（Parallel / Serial）変換部
３４０ Ｒｘ＿ＳＥＲＤＥＳ制御部
３４２ Ｓ／Ｐ変換部
３４４ 受信フレーマー部
３５０ ＣＰＲＩ＿Ｒｘ制御部
３６０ ＩＱ＿ＵＬ制御部
３６２ ＩＱデータ受信部
３６４ ＩＱデータ制御部
３７０ ＲＥＣ遅延量測定制御部
３７１ ＣＰＵ―ＩＮＦレジスタ
３７２ フレームパターン送信制御部
３７３ Ｔｉｍｉｎｇ生成部
３７４ 遅延量測定用カウンタ
３７５ フレームパターン検出部
３７６ 遅延量算出部
４００ ＲＥ
４１０ Ｒｘ＿ＳＥＲＤＥＳ制御部
４１２ Ｓ／Ｐ変換部
４１４ 受信フレーマー部
４２０ ＣＰＲＩ＿Ｔｘ制御部
４３０ ＩＱ＿ＤＬ制御部
４３２ フレームパターン挿入部
４３４ Ｐ／Ｓ変換部
４４０ ＩＱ＿ＵＬ制御部
４４２ Ｓ／Ｐ変換部
４４４ フレームパターン挿入部
４５０ ＣＰＲＩ＿Ｒｘ制御部
４６０ Ｔｘ＿ＳＥＲＤＥＳ制御部
４６２ 送信フレーマー部
４６４ Ｐ／Ｓ変換部
４７０ ＲＥ遅延量測定制御部
４７１ ＣＰＵ―ＩＮＦレジスタ
４７２ フレームパターン送信制御部
４７３ Ｔｉｍｉｎｇ生成部
４７４ 遅延量測定用カウンタ
４７５ フレームパターン検出部
４７６ 遅延量算出部
１００ ＲＥＣ
１１０ ＩＱ＿ＤＬ制御部
１１２ ＩＱデータ生成部
１１４ フレームパターン挿入部
１１６ ＩＱデータ送信部１１６
１２０ ＣＰＲＩ＿Ｔｘ制御部
１３０ Ｔｘ＿ＳＥＲＤＥＳ制御部
１３２ 送信フレーマー部
１３４ Ｐ／Ｓ（Parallel / Serial）変換部
１４０ Ｒｘ＿ＳＥＲＤＥＳ制御部
１４２ Ｓ／Ｐ変換部
１４４ 受信フレーマー部
１５０ ＣＰＲＩ＿Ｒｘ制御部
１６０ ＩＱ＿ＵＬ制御部
１６２ ＩＱデータ受信部
１６４ ＩＱデータ制御部
１７０ ＲＥＣ遅延量測定制御部
１７１ ＣＰＵ―ＩＮＦレジスタ
１７２ フレームパターン送信制御部
１７３ Ｔｉｍｉｎｇ生成部
１７４ 遅延量測定用カウンタ
１７５ フレームパターン検出部
１７６ 遅延量算出部
１９１ ＤＳＰ
１９２ ＦＰＧＡ
１９３ ＣＰＵ
１９４ ＰＨＹ
１９５ ＯＰＴ
２００ ＲＥ
２１０ Ｒｘ＿ＳＥＲＤＥＳ制御部
２１２ Ｓ／Ｐ変換部
２１４ 受信フレーマー部
２２０ ＣＰＲＩ＿Ｔｘ制御部
２３０ ＩＱ＿ＤＬ制御部
２３２ フレームパターン挿入部
２３４ Ｐ／Ｓ変換部
２４０ ＩＱ＿ＵＬ制御部
２４２ Ｓ／Ｐ変換部
２４４ フレームパターン挿入部
２５０ ＣＰＲＩ＿Ｒｘ制御部
２６０ Ｔｘ＿ＳＥＲＤＥＳ制御部
２６２ 送信フレーマー部
２６４ Ｐ／Ｓ変換部
２７０ ＲＥ遅延量測定制御部
２７２ フレームパターン送信制御部
２７３ Ｔｉｍｉｎｇ生成部
２９１ ＯＰＴ＿ＭＯＤ
２９２ ＰＨＹ
２９３ ＦＰＧＡ
２９４ ＣＰＵ
２９５ ＴＸＲＸ
３００ ＲＥＣ
３１０ ＩＱ＿ＤＬ制御部
３１２ ＩＱデータ生成部
３１４ フレームパターン挿入部
３１６ ＩＱデータ送信部１１６
３２０ ＣＰＲＩ＿Ｔｘ制御部
３３０ Ｔｘ＿ＳＥＲＤＥＳ制御部
３３２ 送信フレーマー部
３３４ Ｐ／Ｓ（Parallel / Serial）変換部
３４０ Ｒｘ＿ＳＥＲＤＥＳ制御部
３４２ Ｓ／Ｐ変換部
３４４ 受信フレーマー部
３５０ ＣＰＲＩ＿Ｒｘ制御部
３６０ ＩＱ＿ＵＬ制御部
３６２ ＩＱデータ受信部
３６４ ＩＱデータ制御部
３７０ ＲＥＣ遅延量測定制御部
３７１ ＣＰＵ―ＩＮＦレジスタ
３７２ フレームパターン送信制御部
３７３ Ｔｉｍｉｎｇ生成部
３７４ 遅延量測定用カウンタ
３７５ フレームパターン検出部
３７６ 遅延量算出部
４００ ＲＥ
４１０ Ｒｘ＿ＳＥＲＤＥＳ制御部
４１２ Ｓ／Ｐ変換部
４１４ 受信フレーマー部
４２０ ＣＰＲＩ＿Ｔｘ制御部
４３０ ＩＱ＿ＤＬ制御部
４３２ フレームパターン挿入部
４３４ Ｐ／Ｓ変換部
４４０ ＩＱ＿ＵＬ制御部
４４２ Ｓ／Ｐ変換部
４４４ フレームパターン挿入部
４５０ ＣＰＲＩ＿Ｒｘ制御部
４６０ Ｔｘ＿ＳＥＲＤＥＳ制御部
４６２ 送信フレーマー部
４６４ Ｐ／Ｓ変換部
４７０ ＲＥ遅延量測定制御部
４７１ ＣＰＵ―ＩＮＦレジスタ
４７２ フレームパターン送信制御部
４７３ Ｔｉｍｉｎｇ生成部
４７４ 遅延量測定用カウンタ
４７５ フレームパターン検出部
４７６ 遅延量算出部
Claims (4)
- 制御部と受信部とを有する無線制御装置、及びダウンリンク側又はアップリンク側の第１挿入部と前記ダウンリンク側又はアップリンク側のうちの前記第１挿入部と同一リンク側の第２挿入部とを有する無線装置を備え、前記無線制御装置と前記無線装置とが伝送路で接続される無線基地局であって、
前記無線制御装置の前記制御部は、開始タイミング信号、第１フレームパターン、及び第２フレームパターンを前記無線装置に送信し、
前記無線装置の前記第１挿入部は、前記開始タイミング信号に基づくタイミングで、前記第２挿入部に向けて伝送されるデータ領域に前記第１フレームパターンを挿入し、
前記無線装置の前記第２挿入部は、前記開始タイミング信号に基づくタイミングで、前記同一リンク側の前記第１挿入部から伝送され前記受信部に向けて伝送される前記データ領域に前記第２フレームパターンを挿入し、
前記受信部は、前記第２挿入部から伝送されるデータを受信し、
前記制御部は、前記受信部で受信したデータから、前記第１フレームパターン及び前記第２フレームパターンを抽出し、前記開始タイミング信号に基づくタイミングと、前記第１フレームパターンを抽出した時刻と、前記第２フレームパターンを抽出した時刻とに基づいて、前記第１挿入部と前記第２挿入部との間の遅延量を算出する
無線基地局。 - 制御部と、ダウンリンク側又はアップリンク側の第１挿入部と、前記ダウンリンク側又はアップリンク側のうちの前記第１挿入部と同一リンク側の第２挿入部と、受信部とを有する無線制御装置であって、
前記制御部は、開始タイミング信号を前記第１挿入部及び前記第２挿入部に送信し、第１フレームパターンを前記第１挿入部に送信し、第２フレームパターンを前記第２挿入部に送信し、
前記第１挿入部は、前記開始タイミング信号に基づくタイミングで、前記第２挿入部に向けて伝送されるデータ領域に前記第１フレームパターンを挿入し、
前記第２挿入部は、前記開始タイミング信号に基づくタイミングで、前記同一リンク側の前記第１挿入部から伝送され前記受信部に向けて伝送される前記データ領域に前記第２フレームパターンを挿入し、
前記受信部は、前記第２挿入部から伝送されるデータを受信し、
前記制御部は、前記受信部で受信したデータから、前記第１フレームパターン及び前記第２フレームパターンを抽出し、前記開始タイミング信号に基づくタイミングと、前記第１フレームパターンを抽出した時刻と、前記第２フレームパターンを抽出した時刻とに基づいて、前記第１挿入部と前記第２挿入部との間の遅延量を算出する
無線制御装置。 - 制御部と、ダウンリンク側又はアップリンク側の第１挿入部と、前記ダウンリンク側又はアップリンク側のうちの前記第１挿入部と同一リンク側の第２挿入部と、受信部とを有する無線装置であって、
前記制御部は、開始タイミング信号を前記第１挿入部及び前記第２挿入部に送信し、第１フレームパターンを前記第１挿入部に送信し、第２フレームパターンを前記第２挿入部に送信し、
前記第１挿入部は、前記開始タイミング信号に基づくタイミングで、前記第２挿入部に向けて伝送されるデータ領域に前記第１フレームパターンを挿入し、
前記第２挿入部は、前記開始タイミング信号に基づくタイミングで、前記同一リンク側の前記第１挿入部から伝送され前記受信部に向けて伝送される前記データ領域に前記第２フレームパターンを挿入し、
前記受信部は、前記第２挿入部から伝送されるデータを受信し、
前記制御部は、前記受信部から受信したデータから、前記第１フレームパターン及び前記第２フレームパターンを抽出し、前記開始タイミング信号に基づくタイミングと、前記第１フレームパターンを抽出した時刻と、前記第２フレームパターンを抽出した時刻とに基づいて、前記第１挿入部と前記第２挿入部との間の遅延量を算出する
無線装置。 - ダウンリンク側又はアップリンク側の第１挿入部と、前記ダウンリンク側又はアップリンク側のうちの前記第１挿入部と同一リンク側の第２挿入部と、受信部とを含む無線基地局において、
開始タイミング信号を前記第１挿入部及び前記第２挿入部に送信し、第１フレームパターンを前記第１挿入部に送信し、第２フレームパターンを前記第２挿入部に送信し、
前記第１挿入部が、前記開始タイミング信号に基づくタイミングで、前記第２挿入部に向けて伝送されるデータ領域に前記第１フレームパターンを挿入し、
前記第２挿入部が、前記開始タイミング信号に基づくタイミングで、前記同一リンク側の前記第１挿入部から伝送され前記受信部に向けて伝送される前記データ領域に前記第２フレームパターンを挿入し、
前記受信部が、前記第２挿入部から伝送されるデータを受信し、
前記受信部で受信したデータから、前記第１フレームパターン及び前記第２フレームパターンを抽出し、前記開始タイミング信号に基づくタイミングと、前記第１フレームパターンを抽出した時刻と、前記第２フレームパターンを抽出した時刻とに基づいて、前記第１挿入部と前記第２挿入部との間の遅延量を算出する
遅延量測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013067221A JP6131670B2 (ja) | 2013-03-27 | 2013-03-27 | 無線基地局、無線制御装置、無線装置、及び、遅延量測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013067221A JP6131670B2 (ja) | 2013-03-27 | 2013-03-27 | 無線基地局、無線制御装置、無線装置、及び、遅延量測定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014192751A JP2014192751A (ja) | 2014-10-06 |
| JP6131670B2 true JP6131670B2 (ja) | 2017-05-24 |
Family
ID=51838634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013067221A Expired - Fee Related JP6131670B2 (ja) | 2013-03-27 | 2013-03-27 | 無線基地局、無線制御装置、無線装置、及び、遅延量測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6131670B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3926342B2 (ja) * | 2004-03-17 | 2007-06-06 | 埼玉日本電気株式会社 | 無線基地局システムおよび遅延時間測定方法 |
| JP2011024099A (ja) * | 2009-07-17 | 2011-02-03 | Fujitsu Ltd | 無線装置制御装置、基地局、およびデータ中継方法 |
| CN101998616B (zh) * | 2009-08-31 | 2014-05-14 | 国际商业机器公司 | 无线通信系统基站及其数据传输的同步方法 |
-
2013
- 2013-03-27 JP JP2013067221A patent/JP6131670B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2014192751A (ja) | 2014-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2860998B1 (en) | Pairing terminals with a sound wave signal | |
| JP2011024099A (ja) | 無線装置制御装置、基地局、およびデータ中継方法 | |
| CN110830187B (zh) | 信息的传输指示方法、网络设备及终端 | |
| KR20190065389A (ko) | 디바이스들의 멀티-디바이스 동기화를 위한 인코딩 | |
| CN103369662A (zh) | 适配器、基带处理单元和基站系统 | |
| JP2018207403A (ja) | 無線通信装置および遅延調整方法 | |
| JP6060538B2 (ja) | 無線装置、及び信号処理方法 | |
| JP6131670B2 (ja) | 無線基地局、無線制御装置、無線装置、及び、遅延量測定方法 | |
| CN102202253B (zh) | 在助听设备和外部单元间传输数据的方法及相应的装置 | |
| WO2023050734A1 (zh) | 天线校准方法、装置和远程射频单元 | |
| JP5413150B2 (ja) | 送信タイミング調整装置及びその方法並びにそれを用いたリレー装置 | |
| CN110221996B (zh) | 主控芯片中的控制器配置方法及装置 | |
| KR102427661B1 (ko) | 클라우드 랜 환경에서 상향링크 전송 및 하향링크 전송을 시분할 방식으로 처리하는 원격 무선 유닛 및 그 동작 방법 | |
| CN110519190B (zh) | 一种控制无线直放站进行工作的方法及无线直放站 | |
| JP5850025B2 (ja) | 無線通信システム、無線機、アンテナ側装置 | |
| US9030339B2 (en) | Transmitting device and receiving device | |
| JP5454878B2 (ja) | Ｒｏｆシステム、親局装置、及び伝送路遅延時間調整方法 | |
| JP4739287B2 (ja) | 盗聴検出器 | |
| WO2018098815A1 (zh) | 相位校正方法及装置 | |
| JP2015056750A (ja) | 通信制御システム、帯域割当装置、中継装置及び通信制御方法 | |
| JP2005512439A (ja) | クロックドインターフェイスを有するシステム | |
| JP2021510464A (ja) | 測定リソースの指示方法及び関連デバイス | |
| US7532905B2 (en) | Filter device and transmission power control apparatus | |
| JP2007184879A (ja) | 無線ｌａｎ装置、プログラムおよび記録媒体 | |
| WO2021085304A1 (ja) | 通信装置、通信方法及びプログラム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20151106 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160720 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160816 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161012 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170321 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170403 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6131670 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |