JP2015220766A - チャージポンプ回路 - Google Patents

Abstract

【課題】−０．５倍昇圧の機能を変えることなく、半導体スイッチ数増加を最小限に抑えたチャージポンプ回路を提供する。
【解決手段】キャパシタＣ１と、キャパシタＣ２と、正電圧入力端子１と、接地電圧入力端子３と、負電圧出力端子２と、接地電圧入力端子３と負電圧出力端子２との間に接続されるキャパシタＣ３と、スイッチングネットワークとを備える。スイッチングネットワークは、キャパシタＣ１の正極が正電圧入力端子１に接続されキャパシタＣ２の負極が接地電圧入力端子３に接続されるように、キャパシタＣ１，Ｃ２が正電圧入力端子１と接地電圧入力端子３の間に直列に接続される第１のフェーズと、キャパシタＣ１の正極が接地電圧入力端子１と接続され負極が負電圧出力端子２と接続される第２のフェーズと、キャパシタＣ２の正極が接地電圧入力端子１と接続されキャパシタＣ２の負極が負電圧出力端子２と接続される第３のフェーズとの３つのフェーズを構成する。
【選択図】図１

Description

本発明は、−０．５倍出力の負電圧あるいは１．５倍出力の正電圧を生成するチャージポンプ回路に係り、特に半導体上に作られる際のチップサイズ縮小化の技術に関する。

従来、電源電圧昇圧回路の１種としてチャージポンプ回路が知られている。このチャージポンプ回路の例として、図５に示すような、リチウムバッテリーを電源４に使用する携帯機器に適用する負電圧生成用のチャージポンプ回路５をあげることできる。ダイナミックレンジが必要なオーディオアンプ等の負荷回路６に対しては、チャージポンプ回路５によって電源４の電圧を−１倍した負電圧を生成することで、電源４の電圧の２倍の電圧を供給することができ、高ダイナミックレンジを実現できる。

＜第１の従来例＞
図６に−１倍の負電圧生成用のチャージポンプ回路の回路を示す。このチャージポンプ回路は、半導体スイッチＳＷ１〜ＳＷ４と、その半導体スイッチＳＷ１〜ＳＷ４を制御する１８０度位相の異なる２相の制御信号φ２１，φ２２と、を有するスイッチングネットワークと、フライングキャパシタＣ２１と、出力電圧平滑キャパシタＣ２２と、正電圧入力端子２１と、負電圧出力端子２２と、接地電圧入力端子２３とを備える。

図６のチャージポンプ回路の動作を説明する。制御信号φ２１が“Ｈ”、φ２２が“Ｌ”となるとき、半導体スイッチＳＷ１，ＳＷ４がＯＮし、ＳＷ２，ＳＷ３がＯＦＦするフェーズ２１となる。

このとき、ノードＮ２１が正電圧入力端子２１と接続され、ノードＮ２２が接地電圧入力端子２３と接続される。フライングキャパシタＣ２１に印加される電圧をＶＣ２１とすると、
ＶＣ２１＝ＶＩＮ ・・・（１）
となる。

次に、制御信号φ２１が“Ｌ”、φ２２が“Ｈ”となるとき、半導体スイッチＳＷ１，ＳＷ４がＯＦＦし、ＳＷ２，ＳＷ３がＯＮするフェーズ２２となる。

このとき、ノードＮ２１が接地電圧入力端子２３と接続され、ノードＮ２２が負電圧出力端子２２と接続される。電荷が蓄積されたフライングキャパシタＣ２１と出力電圧平滑キャパシタＣ２２が接続されるため、フライングキャパシタＣ２１から出力電圧平滑キャパシタＣ２２に電荷の移動が起こる。フェーズ２１、フェーズ２２を交互に繰り返すシーケンスを行うことで、最終的に負電圧出力端子２２に現れる出力電圧ＶＯＵＴは、
ＶＯＵＴ＝−ＶＩＮ ・・・（２）
となる。よって印加された正電圧の−１倍の負電圧が生成される。

図６の−１倍昇圧負電圧生成用のチャージポンプ回路を、図５のようなアプリケーションで使用する場合、そのチャージポンプ回路５の出力電圧が駆動する負荷回路６には２ＶＩＮが印加されるため、その負荷回路６で使用するトランジスタ素子には高耐圧が必要である。半導体プロセスで作られる高耐圧素子は素子駆動能力が低いため、必然的に素子サイズが大きくなり、チップサイズが増加するデメリットがある。近年は携帯機器等の小型化に伴い、半導体製品はチップサイズの小型化が求められるため、高耐圧素子の使用は極力避ける必要がある。そこで昇圧電圧を−１倍以下に制限する電源電圧昇圧回路を使用し、素子に印加される電源電圧を最適化するシステム設計が必要となる。

＜第２の従来例＞
図７に従来の−０．５倍昇圧の負電圧生成用のチャージポンプ回路を示す。このチャージポンプ回路は、半導体スイッチＳＷ１１〜ＳＷ１７と、その半導体スイッチＳＷ１１〜ＳＷ１７を制御する制御信号φ２１、φ２２と、を有するスイッチングネットワークと、フライングキャパシタＣ３１、Ｃ３２と、出力電圧平滑キャパシタＣ３３と、正電圧入力端子３１と、負電圧出力端子３２と、接地電圧入力端子３３と、を備える。

図７の動作を説明する。制御信号φ２１が“Ｈ”、φ２２が“Ｌ”となるとき、半導体スイッチＳＷ１１，ＳＷ１４，ＳＷ１６がＯＮし、半導体スイッチＳＷ１２，ＳＷ１３，ＳＷ１５，ＳＷ１７がＯＦＦするフェーズ３１となる。

このとき、フライングキャパシタＣ３１，Ｃ３２が直列に接続され、ノードＮ３１が正電圧入力端子３１と接続され、ノードＮ３４が接地電圧入力端子３３と接続される。フライングキャパシタＣ３１，Ｃ３２の容量値が等しい場合には、それぞれのフライングキャパシタＣ３１，Ｃ３２に印加される電圧をＶＣ３１、ＶＣ３２とすると、
ＶＣ３１＝ＶＣ３２＝ＶＩＮ／２ ・・・（３）
となる。

次に、制御信号φ２１が“Ｌ”、φ２２が“Ｈ”となるとき、半導体スイッチＳＷ１１，ＳＷ１４，ＳＷ１６がＯＦＦし、半導体スイッチＳＷ１２，ＳＷ１３，ＳＷ１５，ＳＷ１７がＯＮするフェーズ３２となる。

このとき、ノードＮ３１が接地電圧入力端子３３と接続され、ノードＮ３２が負電圧出力端子３２と接続され、ノードＮ３３が接地電圧入力端子３３と接続され、ノードＮ３４が負電圧出力端子３２と接続される。電荷が蓄積された各フライングキャパシタＣ３１，Ｃ３２と出力電圧平滑キャパシタＣ３３が接続されるため、各フライングキャパシタＣ３１，Ｃ３２から出力電圧平滑キャパシタＣ３３に電荷の移動が起こる。フェーズ３１、フェーズ３２を交互に繰り返すシーケンスを行うことで、最終的に負電圧出力端子３２の出力電圧ＶＯＵＴは、
ＶＯＵＴ＝−ＶＩＮ／２ ・・・（４）
となる。よって印加された正電圧の−０．５倍の負電圧を生成する。

＜第３の従来例＞
また、耐圧によるチップサイズ増大問題を解決するためには２倍昇圧以下の正電圧生成用のチャージポンプ回路も適用される。図８に従来の１．５倍昇圧の正電圧生成チャージポンプ回路を示す。このチャージポンプ回路は、半導体スイッチＳＷ２１〜ＳＷ２７と、その半導体スイッチＳＷ２１〜ＳＷ２７を制御する制御信号φ２１、φ２２と、を有するスイッチングネットワークと、フライングキャパシタＣ４１，Ｃ４２と、出力電圧平滑キャパシタＣ４３と、正電圧入力端子４１と、正電圧出力端子４２と、接地電圧入力端子４３と、を備える。

図８の動作を説明する。制御信号φ２１が“Ｈ”、φ２２が“Ｌ”となるとき、半導体スイッチＳＷ２１，ＳＷ２４，ＳＷ２７がＯＮし、半導体スイッチＳＷ２２，ＳＷ２３ＳＷ２５，ＳＷ２６がＯＦＦするフェーズ４１となる。

このとき、フライングキャパシタＣ４１、Ｃ４２が直列に接続され、ノードＮ４１が正電圧入力端子４１と接続され、ノードＮ４４が接地電圧入力端子４３と接続される。フライングキャパシタＣ４１，Ｃ４２の定数が等しい場合、それぞれのフライングキャパシタＣ４１，Ｃ４２に印加される電圧をＶＣ４１、ＶＣ４２とすると、
ＶＣ４１＝ＶＣ４２＝ＶＩＮ／２ ・・・（５）
となる。

次に制御信号φ２１が“Ｌ”、φ２２が“Ｈ”となるとき、半導体スイッチＳＷ２１，ＳＷ２４，ＳＷ２７がＯＦＦし、半導体スイッチＳＷ２２、ＳＷ２３、ＳＷ２５、ＳＷ２６がＯＮするフェーズ４２となる。

このとき、ノードＮ４１が正電圧出力端子４２と接続され、ノードＮ４２が正電圧入力端子４１と接続される。また、ノードＮ４３が正電圧出力端子４３と接続され、ノードＮ４４が正電圧入力端子４１と接続される。電荷が蓄積されたフライングキャパシタＣ４１，Ｃ４２と出力電圧平滑キャパシタＣ４３が接続されるため、フライングキャパシタＣ４１，Ｃ４２から出力電圧平滑キャパシタＣ４３に電荷の移動が起こる。フェーズ４１、フェーズ４２を交互に繰り返すシーケンスを行うことで、最終的に正電圧出力端子４２に現れる出力電圧ＶＯＵＴは、
ＶＯＵＴ＝１．５ＶＩＮ ・・・（６）
となる。よって印加された正電圧の１．５倍の電圧を生成する。

特開２００７−０４３８９２ 特開２００７−３１８９５３

図６で説明した−１倍昇圧のチャージポンプ回路から、図７で説明した−０．５倍昇圧のチャージポンプ回路に変更することで、半導体スイッチ数が４つから７つに増加する。また、同様に、図６で説明した−１倍昇圧のチャージポンプ回路から、図８で説明した１．５倍昇圧のチャージポンプ回路に変更することでも、半導体スイッチ数が４つから７つに増加する。そのため、図７で説明した−０．５倍昇圧のチャージポンプ回路及び図８で説明した１．５倍昇圧のチャージポンプ回路はいずれもチップサイズが大幅に増加する。

本発明の目的は、−０．５倍昇圧あるいは１．５倍昇圧の機能を変えることなく、半導体スイッチ数増加を最小限に抑え、チップサイズ増加を最小限に抑えたチャージポンプ回路を提供することである。

上記目的を達成するために、請求項１にかかる発明のチャージポンプ回路は、第１のフライングキャパシタと、第２のフライングキャパシタと、正電圧入力端子と、接地電圧入力端子と、負電圧出力端子と、前記接地電圧入力端子と前記負電圧出力端子との間に接続される第１の出力電圧平滑キャパシタと、第１のスイッチングネットワークとを備え、前記第１のスイッチングネットワークが、前記第１のフライングキャパシタの正極が前記正電圧入力端子に接続され、前記第２のフライングキャパシタの負極が前記接地電圧入力端子に接続されるように、前記第１及び第２のフライングキャパシタが前記正電圧入力端子と前記接地電圧入力端子の間に直列に接続される第１のフェーズと、前記第１のフライングキャパシタの正極が前記接地電圧入力端子と接続され、前記第１のフライングキャパシタの負極が前記負電圧出力端子と接続される第２のフェーズと、前記第２のフライングキャパシタの正極が前記接地電圧入力端子と接続され、前記第２のフライングキャパシタの負極が前記負電圧出力端子と接続される第３のフェーズと、の３つのフェーズを構成することを特徴とする。

請求項２にかかる発明は、請求項１に記載のチャージポンプ回路において、前記第１のスイッチングネットワークが、前記第１のフェーズ→前記第２のフェーズ→前記第３のフェーズ→前記第１のフェーズを繰り返し、又は前記第１のフェーズ→前記第３のフェーズ→前記第２のフェーズ→前記第１のフェーズを繰り返すことを特徴とする。

請求項３にかかる発明は、請求項１又は２に記載のチャージポンプ回路において、前記第１のフェーズにおける前記第２のフライングキャパシタの負極と前記接地電圧入力端子とを接続する半導体スイッチを第１のＮＭＯＳトランジスタで構成し、前記第３のフェーズにおける前記第２のフライングキャパシタの負極と前記負電圧出力端子とを接続する半導体スイッチを第２のＮＭＯＳトランジスタで構成し、前記第１のＮＭＯＳトランジスタのバックゲートが前記接地電圧入力端子と第１の抵抗を介して接続され、前記第２のＮＭＯＳトランジスタのバックゲートが前記負電圧出力端子と第２の抵抗を介して接続される、ことを特徴とする。

請求項４にかかる発明は、請求項３に記載のチャージポンプ回路において、前記第１のＮＭＯＳトランジスタのバックゲートに第３のＮＭＯＳトランジスタのドレインが接続され、前記第３のＮＭＯＳトランジスタのゲートが前記第１のＮＭＯＳトランジスタのドレインに接続され、前記第３のＮＭＯＳトランジスタのソースが前記接地電圧入力端子に接続され、前記第３のＮＭＯＳトランジスタのバックゲートが逆バイアスされた第１のダイオードを通して前記接地電圧入力端子に接続される第１のＥＳＤ経路と、前記第２のＮＭＯＳトランジスタのバックゲートに第４のＮＭＯＳトランジスタのドレインが接続され、前記第４のＮＭＯＳトランジスタのゲートが前記第２のＮＭＯＳトランジスタのドレインに接続され、前記第４のＮＭＯＳトランジスタのソースが前記負電圧出力端子に接続され、前記第４のＮＭＯＳトランジスタのバックゲートが逆バイアスされた第２のダイオードを通して前記負電圧出力端子に接続される第２のＥＳＤ経路とを有し、前記第１のＥＳＤ経路と前記第２のＥＳＤ経路の順方向降下電圧が前記負電圧出力端子の電圧より大きく設定されていることを特徴とする。

請求項５にかかる発明のチャージポンプ回路は、第３のフライングキャパシタと、第４のフライングキャパシタと、正電圧入力端子と、接地電圧入力端子と、正電圧出力端子と、前記接地電圧入力端子と前記正電圧出力端子との間に接続される第２の出力電圧平滑キャパシタと、第２のスイッチングネットワークとを備え、前記第２のスイッチングネットワークが、前記第３のフライングキャパシタの正極が正電圧入力端子に接続され、前記第４のフライングキャパシタの負極が接地電圧入力端子と接続されるように、前記第３及び第４のフライングキャパシタが直列に接続される第４のフェーズと、前記第３のフライングキャパシタの正極が前記正電圧出力端子と接続され、前記第３のフライングキャパシタの負極が前記正電圧入力端子と接続される第５のフェーズと、前記第４のフライングキャパシタの正極が前記正電圧出力端子と接続され、前記第４のフライングキャパシタの負極が前記正電圧入力端子と接続される第６のフェーズと、の３つのフェーズを構成することを特徴とする。

請求項６にかかる発明は、請求項５に記載のチャージポンプ回路において、前記第２のスイッチングネットワークが、前記第４のフェーズ→前記第５のフェーズ→前記第６のフェーズ→前記第４のフェーズを繰り返し、又は前記第４のフェーズ→前記第６のフェーズ→前記第５のフェーズ→前記第４のフェーズを繰り返す、ことを特徴とする。

請求項７にかかる発明は、請求項５又は６に記載のチャージポンプ回路において、前記第４のフェーズにおける前記第３のフライングキャパシタの正極と前記正電圧入力端子とを接続する半導体スイッチを第１のＰＭＯＳトランジスタで構成し、前記第６のフェーズにおける前記第４のフライングキャパシタの正極と前記正電圧出力端子とを接続する半導体スイッチを第２のＰＭＯＳトランジスタで構成し、前記第１のＰＭＯＳトランジスタのバックゲートが前記正電圧入力端子と第３の抵抗を介して接続され、前記第２のＰＭＯＳトランジスタのバックゲートが前記正電圧出力端子と第４の抵抗を介して接続される、ことを特徴とする。

請求項８にかかる発明は、請求項７に記載のチャージポンプ回路において、前記第１のＰＭＯＳトランジスタのバックゲートに第３のＰＭＯＳトランジスタのソースが接続され、前記第３のＰＭＯＳトランジスタのゲートが前記第１のＰＭＯＳトランジスタのソースに接続され、前記第３のＰＭＯＳトランジスタのドレインが前記正電圧入力端子に接続され、前記第３のＰＭＯＳトランジスタのバックゲートが逆バイアスされた第３のダイオードを通して前記正電圧入力端子に接続される第３のＥＳＤ経路と、前記第２のＰＭＯＳトランジスタのバックゲートに第４のＰＭＯＳトランジスタのドレインが接続され、前記第４のＰＭＯＳトランジスタのゲートが前記第２のＰＭＯＳトランジスタのドレインに接続され、前記第４のＰＭＯＳトランジスタのソースが前記正電圧出力端子に接続され、前記第４のＰＭＯＳトランジスタのバックゲートが逆バイアスされた第４のダイオードを通して前記正電圧出力端子に接続される第４のＥＳＤ経路とを有し、前記第３のＥＳＤ経路および前記第４のＥＳＤ経路の順方向降下電圧が前記正電圧出力電圧より大きく設定されていることを特徴とする。

本発明によれば、−０．５倍の負電圧生成用のチャージポンプ回路のチップサイズ削減や１．５倍の正電圧生成用のチャージポンプ回路のチップサイズ削減が可能となる。

本発明の第１の実施例の−０．５倍昇圧用のチャージポンプ回路の回路図である。 本発明の第２の実施例の−０．５倍昇圧用のチャージポンプ回路の回路図である。 本発明の第３の実施例の１．５倍昇圧用のチャージポンプ回路の回路図である。 本発明の第４の実施例の１．５倍昇圧用のチャージポンプ回路の回路図である。 負荷回路への電源供給システムの説明図である。 第１の従来例の−１倍昇圧用のチャージポンプ回路の回路図である。 第２の従来例の−０．５倍昇圧用のチャージポンプ回路の回路図である。 第３の従来例の１．５倍昇圧用のチャージポンプ回路の回路図である。

＜第１の実施例＞
図１に本発明の第１の実施例の−０．５倍昇圧のチャージポンプ回路を示す。本チャージポンプ回路は、ＰＭＯＳトランジスタ半導体スイッチＭＰ１、ＮＭＯＳトランジスタ半導体スイッチＭＮ１〜ＭＮ５、インバータＩＮＶ１、電流制限抵抗Ｒ１，Ｒ２、フライングキャパシタＣ１，Ｃ２、出力電圧平滑キャパシタＣ３、正電圧入力端子１、負電圧出力端子２、接地電圧入力端子３で構成される。

半導体スイッチＭＰ１，ＭＮ５は制御信号φ１で、半導体スイッチＭＮ１，ＭＮ２は制御信号φ２で、半導体スイッチＭＮ３，ＭＮ４は制御信号φ３で、それぞれ制御される。これら制御信号φ１，φ２，φ３は、互いに位相が１２０度ずれたデューティ比が１／３の３相信号である。

なお、特許請求の範囲における第１のフライングキャパシタはＣ１に、第２のフライングキャパシタはＣ２に、第１の出力平滑キャパシタはＣ３に、それぞれ対応する。また、後記する第１のフェーズはフェーズ１に、第２のフェーズはフェーズ２に、第３のフェーズはフェーズ３に、それぞれ対応する。また、第１のＮＭＯＳトランジスタはＭＮ５に、第２のＮＭＯＳトランジスタはＭＮ４に、第３のＮＭＯＳトランジスタはＭＮ７に、第４のＮＭＯＳトランジスタはＭＮ６に、それぞれ対応する。さらに、第１の抵抗はＲ１に、第２の抵抗はＲ２に、それぞれ対応する。以下に図１の負電圧生成用のチャージポンプ回路動作を説明する。

制御信号φ１が“Ｈ”になるとき、制御信号φ２，φ３は“Ｌ”であり、半導体スイッチＭＰ１，ＭＮ５がＯＮし、半導体スイッチＭＮ２〜ＭＮ４がＯＦＦするフェーズ１となる。

このとき、ノードＮ１が正電圧入力端子１と接続され、ノードＮ３が接地電圧入力端子３と接続される。フライングキャパシタＣ１，Ｃ２の定数が等しい場合、それぞれのフライングキャパシタＣ１，Ｃ２に印加される電圧をＶＣ１，ＶＣ２とすると、
ＶＣ１＝ＶＣ２＝０．５ＶＩＮ ・・・（７）
となる。

次に、制御信号φ２が“Ｈ”になるとき、制御信号φ１，φ３は“Ｌ”であり、半導体スイッチＭＮ１，ＭＮ２がＯＮし、半導体スイッチＭＰ１，ＭＮ３〜ＭＮ５がＯＦＦするフェーズ２となる。

このとき、ノードＮ１が接地電圧入力端子３と接続され、ノードＮ２が負電圧出力端子２と接続される。電荷が蓄積されたフライングキャパシタＣ１と出力電圧平滑キャパシタＣ３が接続されるため、フライングキャパシタＣ１から出力電圧平滑キャパシタＣ３に電荷の移動が起こる。

このとき、ノードＮ３の電位は、フライングキャパシタＣ２に蓄積された電荷によって、負電圧出力端子２の出力電圧ＶＯＵＴよりも−１／２×ＶＩＮだけ低下する。

このとき、半導体スイッチＭＮ４，ＭＮ５のドレイン・バックゲート間ダイオードが順方向になることによるフライングキャパシタＣ２に蓄積された電荷の流出を防ぐために、抵抗Ｒ１，Ｒ２により電流制限をかける。

最後に、制御信号φ３が“Ｈ”になるとき、制御信号φ１，φ２は“Ｌ”であり、半導体スイッチＭＮ３，ＭＮ４がＯＮし、半導体スイッチＭＰ１，ＭＮ１，ＭＮ２，ＭＮ５がＯＦＦするフェーズ３となる。

このとき、ノードＮ２が接地電圧入力端子３と接続され、ノードＮ３が負電圧出力端子２と接続される。電荷が蓄積されたフライングキャパシタＣ２と出力電圧平滑キャパシタＣ３が接続されるため、フライングキャパシタＣ２から出力電圧平滑キャパシタＣ３に電荷の移動が起こる。

前記フェーズ１→フェーズ２→フェーズ３→フェーズ１を繰り返すシーケンスを行うことで、最終的に負電圧出力端子２に現れる出力電圧ＶＯＵＴは、
ＶＯＵＴ＝−０．５×ＶＩＮ ・・・（８）
となる。よって入力された正電圧の−０．５倍の負電圧を生成する。

通常、フライングキャパシタＣ１、Ｃ２の定数はμＦオーダーであるため、チップサイズ削減を目的とした半導体上に作ることはできない。そのため、ノードＮ１，Ｎ２，Ｎ３はＩＣ外部回路と接続されるため、それらのノードＮ１，Ｎ２，Ｎ３にはＥＳＤ（静電気）保護が必要となる。

ノードＮ３と負電圧出力端子２との間のＥＳＤ保護を半導体スイッチＭＮ４のセルフプロテクションで行い、ノードＮ３と接地電圧入力端子３との間のＥＳＤ保護を半導体スイッチＭＮ５のセルフプロテクションで行う場合、図１のチャージポンプ回路では抵抗Ｒ１，Ｒ２の電流制限抵抗のため、ＥＳＤ電流経路がない。

＜第２の実施例＞
図２に第２の実施例の−０．５倍昇圧のチャージポンプ回路を示す。本チャージポンプ回路は、ＥＤＳ保護のために、図１のチャージポンプ回路に、ＮＭＯＳトランジスタ半導体スイッチＭＮ６，ＭＮ７、ダイオードＤ１，Ｄ２を追加した回路である。

負電圧出力端子２をコモンとして、ノードＮ３に正側ＥＳＤが印加された場合、半導体スイッチＭＮ６がＯＮする。そのため、半導体スイッチＭＮ４のドレイン・バックゲート間ダイオードのブレークダウン、半導体スイッチＭＮ６のチャネルを通して、正側ＥＳＤ電流経路が形成される。

負電圧出力端子２をコモンとして、ノードＮ３に負側ＥＳＤが印加された場合、半導体スイッチＭＮ４のドレイン・バックゲート間ダイオード、半導体スイッチＭＮ６のドレイン・バックゲート間ダイオード、ダイオードＤ２がそれぞれ順方向となる、負側ＥＳＤ電流経路が形成される。

接地電圧入力端子３をコモンとして、ノードＮ３に正側ＥＳＤが印加された場合、半導体スイッチＭＮ７がＯＮする。そのため、半導体スイッチＭＮ５のドレイン・バックゲート間ダイオードのブレークダウン、半導体スイッチＭＮ７のチャネルを通して、正側ＥＳＤ電流経路が形成される。

負電圧出力端子２をコモンとして、ノードＮ３に負側ＥＳＤが印加された場合、半導体スイッチＭＮ５のドレイン・バックゲート間ダイオード、半導体スイッチＭＮ７のドレイン・バックゲート間ダイオード、ダイオードＤ１がそれぞれ順方向となる、負側ＥＳＤ電流経路が形成される。

前記フェーズ２において、前記負側ＥＳＤ電流経路で電流が流れることを防ぐため、ダイオードＤ１，Ｄ２について、負電圧の出力電圧値に応じてその数をＮ個シリーズに接続する。半導体スイッチＭＮ４〜ＭＮ７のドレイン・バックゲート間ダイオードの順方向降下電圧をＶＦ１とし、ダイオードＤ１，Ｄ２の１つあたりの順方向降下電圧をＶＦ２としたとき、以下の式を満足させることで、負電圧発生時に負側ＥＳＤ電流経路に電流が流れない。
ＶＯＵＴ＞−（２×ＶＦ１＋Ｎ×ＶＦ２）×（２／３）・・・（９）

＜第３の実施例＞
図３に第３の実施例の１．５倍昇圧のチャージポンプ回路を示す。本チャージポンプ回路は、ＰＭＯＳトランジスタ半導体スイッチＭＰ１１〜ＭＰ１５、ＮＭＯＳトランジスタ半導体スイッチＭＮ１１、電流制限抵抗Ｒ３，Ｒ４、フライングキャパシタＣ１１，Ｃ１２、出力電圧平滑キャパシタＣ１３、インバータＩＮＶ２、正電圧入力端子１１、正電圧出力端子１２、接地電圧入力端子１３で構成される。

半導体スイッチＭＮ１１，ＭＰ１１は制御信号φ１１で、半導体スイッチＭＰ１４，ＭＰ１５は制御信号φ１２で、半導体スイッチＭＰ１２，ＭＰ１３は制御信号φ１３で、それぞれ制御される。これら制御信号φ１１，φ１２，φ１３は、互いに位相が１２０度ずれたデューティ比が２／３の３相信号である。

なお、特許請求の範囲における第３のフライングキャパシタはＣ１１に、第４のフライングキャパシタはＣ１２に、第２の出力平滑キャパシタはＣ１３に、それぞれ対応する。また、後記する第４のフェーズはフェーズ１１に、第５のフェーズはフェーズ１３に、第６のフェーズはフェーズ１２に、それぞれ対応する。また、第１のＰＭＯＳトランジスタはＭＰ１１に、第２のＰＭＯＳトランジスタはＭＰ１２に、第３のＰＭＯＳトランジスタはＭＰ１７に、第４のＰＭＯＳトランジスタはＭＰ１６に、それぞれ対応する。さらに、第３の抵抗はＲ３に、第４の抵抗はＲ４に、それぞれ対応する。以下に図４の正電圧生成用のチャージポンプ回路動作を説明する。

制御信号φ１１が“Ｌ”になるとき、制御信号φ１２，φ１３は“Ｈ”であり、半導体スイッチＭＰ１１、ＭＮ１１がＯＮし、半導体スイッチＭＰ１２〜ＭＰ１５がＯＦＦするフェーズ１１となる。

このとき、ノードＮ１１が正電圧入力端子１１と接続され、ノードＮ１３が接地電圧入力端子１３と接続される。フライングキャパシタＣ１１，Ｃ１２の定数が等しい場合、それぞれのフライングキャパシタＣ１１，Ｃ１２に印加される電圧をＶＣ１１、ＶＣ１２とすると、
ＶＣ１１＝ＶＣ１２＝ＶＩＮ／２ ・・・（１０）
となる。

次に、制御信号φ１２が“Ｌ”になるとき、制御信号φ１１，φ１３は“Ｈ”であり、半導体スイッチＭＰ１４、ＭＰ１５がＯＮし、半導体スイッチＭＮ１１，ＭＰ１１，ＭＰ１２，ＭＰ１３がＯＦＦになるフェーズ１２となる。

このとき、ノードＮ１２が正電圧出力端子１２と接続され、ノードＮ１３が正電圧入力端子１１と接続される。電荷が蓄積されたフライングキャパシタＣ１２と出力電圧平滑キャパシタＣ１３が接続されるため、フライングキャパシタＣ１２から出力電圧平滑キャパシタＣ１３に電荷の移動が起こる。

このとき、ノードＮ１１の電位は、フライングキャパシタＣ１１に蓄積された電荷によって、正電圧出力端子２の出力電圧ＶＯＵＴよりも１／２×ＶＩＮだけ上昇する。

このとき、半導体スイッチＭＰ１１，ＭＰ１２のドレイン・バックゲート間ダイオードが順方向になることによるフライングキャパシタＣ１１に蓄積された電荷の流出を防ぐため、抵抗Ｒ３，Ｒ４により電流制限をかける。

最後に、制御信号φ１３が“Ｌ”になるとき、制御信号φ１１，φ１２は“Ｈ”であり、半導体スイッチＭＰ１２，ＭＰ１３がＯＮし、半導体スイッチＭＮ１１，ＭＰ１１，ＭＰ１４，ＭＰ１５がＯＦＦするフェーズ１３となる。

このとき、ノードＮ１１が正電圧出力端子１２と接続され、ノードＮ１２が正電圧入力端子１１と接続される。電荷が蓄積されたフライングキャパシタＣ１１と出力電圧平滑キャパシタＣ１３が接続されるため、フライングキャパシタＣ１１から出力電圧平滑キャパシタＣ１３に電荷の移動が起こる。

前記フェーズ１１→フェーズ１２→フェーズ１３→フェーズ１１を繰り返すシーケンスを行うことで最終的に正電圧出力端子１２に現れる出力電圧ＶＯＵＴは、
ＶＯＵＴ＝１．５×ＶＩＮ ・・・（１１）
となる。よって印加された正電圧の１．５倍の電圧を生成する。

通常、フライングキャパシタＣ１１、Ｃ１２の定数はμＦオーダーであるため、チップサイズ削減を目的とした半導体上に作ることはできない。そのため、ノードＮ１１、Ｎ１２、Ｎ１３はＩＣ外部回路と接続され、それぞれのノードＮ１１，Ｎ１２，Ｎ１３にはＥＳＤ保護が必要となる。

ノードＮ１１と正電圧出力端子１２との間のＥＳＤ保護を半導体スイッチＭＰ１２のセルフプロテクションで行い、ノードＮ１１と正電圧入力端子１１との間のＥＳＤ保護を半導体スイッチＭＰ１１のセルフプロテクションで行う場合、図３のチャージポンプ回路では抵抗Ｒ３、Ｒ４の電流制限抵抗のため、ＥＳＤ電流経路がない。

＜第４の実施例＞
図４に第４の実施例の１．５倍昇圧のチャージポンプ回路を示す。本チャージポンプ回路は、ＥＤＳ保護のために、図３のチャージポンプ回路に、ＰＭＯＳトランジスタ半導体スイッチＭＰ１６，ＭＰ１７、ダイオードＤ３，Ｄ４を追加した回路である。

正電圧出力端子１２をコモンとして、ノードＮ１１に負側ＥＳＤが印加された場合、半導体スイッチＭＰ１６がＯＮする。そのため、半導体スイッチＭＰ１２のドレイン・バックゲート間ダイオードのブレークダウン、半導体スイッチＭＰ１６のチャネルを通して負側ＥＳＤ電流経路が形成される。

正電圧出力端子１２をコモンとして、ノードＮ１１に正側ＥＳＤが印加された場合、半導体スイッチＭＰ１２のドレイン・バックゲート間ダイオード、半導体スイッチＭＰ１６のドレイン・バックゲート間ダイオード、ダイオードＤ４がそれぞれ順方向となる、正側ＥＳＤ電流経路が形成される。

正電圧入力端子１１をコモンとして、ノードＮ１１に負側ＥＳＤが印加された場合、半導体スイッチＭＰ１７がＯＮする。そのため、半導体スイッチＭＰ１１のソース・バックゲート間ダイオードのブレークダウン、半導体スイッチＭＰ１７のチャネルを通して負側ＥＳＤ電流経路が形成される。

正電圧入力端子１１をコモンとし、ノードＮ１１に正側ＥＳＤが印加された場合、半導体スイッチＭＰ１１のソース・バックゲート間ダイオード、半導体スイッチＭＰ１７のソース・バックゲート間ダイオード、ダイオードＤ１２がそれぞれ順方向となる、正側ＥＳＤ電流経路が形成される。

前記フェーズ１２において、前記負側ＥＳＤ電流経路で電流が流れることを防ぐため、ダイオードＤ３，Ｄ４について、負電圧の出力電圧値に応じてその数をＮ個シリーズに接続する。半導体スイッチＮＰ１２，ＭＰ１６のドレイン・バックゲート間順方向降下電圧、半導体スイッチＮＰ１１，ＭＰ１７のソース・バックゲート間順方向降下電圧をそれぞれＶＦ３とし、ダイオードＤ３，Ｄ４の１つあたりの順方向降下電圧をＶＦ４としたとき、以下の式を満足させることで負電圧発生時に負側ＥＳＤ電流経路に電流が流れない。
ＶＯＵＴ＜（２×ＶＦ３＋Ｎ×ＶＦ４）×（２／３）・・・（１２）

１：正電圧入力端子、２：負電圧出力端子、３：接地電圧入力端子
１１：正電圧入力端子、１２：正電圧出力端子、１３：接地電圧入力端子
２１：電池、２２：チャージポンプ回路、２３：負荷回路
３１：正電圧入力端子、３２：負電圧出力端子、３３：接地電圧入力端子
４１：正電圧入力端子、４２：負電圧出力端子、４３：接地電圧入力端子
５１：正電圧入力端子、５２：正電圧出力端子、５３：接地電圧入力端子

Claims (8)

1. 第１のフライングキャパシタと、第２のフライングキャパシタと、正電圧入力端子と、接地電圧入力端子と、負電圧出力端子と、前記接地電圧入力端子と前記負電圧出力端子との間に接続される第１の出力電圧平滑キャパシタと、第１のスイッチングネットワークとを備え、
   前記第１のスイッチングネットワークが、
   前記第１のフライングキャパシタの正極が前記正電圧入力端子に接続され、前記第２のフライングキャパシタの負極が前記接地電圧入力端子に接続されるように、前記第１及び第２のフライングキャパシタが前記正電圧入力端子と前記接地電圧入力端子の間に直列に接続される第１のフェーズと、
   前記第１のフライングキャパシタの正極が前記接地電圧入力端子と接続され、前記第１のフライングキャパシタの負極が前記負電圧出力端子と接続される第２のフェーズと、
   前記第２のフライングキャパシタの正極が前記接地電圧入力端子と接続され、前記第２のフライングキャパシタの負極が前記負電圧出力端子と接続される第３のフェーズと、
   の３つのフェーズを構成することを特徴とするチャージポンプ回路。
2. 請求項１記載のチャージポンプ回路において、
   前記第１のスイッチングネットワークが、前記第１のフェーズ→前記第２のフェーズ→前記第３のフェーズ→前記第１のフェーズを繰り返し、又は前記第１のフェーズ→前記第３のフェーズ→前記第２のフェーズ→前記第１のフェーズを繰り返すことを特徴とするチャージポンプ回路。
3. 請求項１又は２に記載のチャージポンプ回路において、
   前記第１のフェーズにおける前記第２のフライングキャパシタの負極と前記接地電圧入力端子とを接続する半導体スイッチを第１のＮＭＯＳトランジスタで構成し、前記第３のフェーズにおける前記第２のフライングキャパシタの負極と前記負電圧出力端子とを接続する半導体スイッチを第２のＮＭＯＳトランジスタで構成し、
   前記第１のＮＭＯＳトランジスタのバックゲートが前記接地電圧入力端子と第１の抵抗を介して接続され、前記第２のＮＭＯＳトランジスタのバックゲートが前記負電圧出力端子と第２の抵抗を介して接続される、ことを特徴とするチャージポンプ回路。
4. 請求項３に記載のチャージポンプ回路において、
   前記第１のＮＭＯＳトランジスタのバックゲートに第３のＮＭＯＳトランジスタのドレインが接続され、前記第３のＮＭＯＳトランジスタのゲートが前記第１のＮＭＯＳトランジスタのドレインに接続され、前記第３のＮＭＯＳトランジスタのソースが前記接地電圧入力端子に接続され、前記第３のＮＭＯＳトランジスタのバックゲートが逆バイアスされた第１のダイオードを通して前記接地電圧入力端子に接続される第１のＥＳＤ経路と、
   前記第２のＮＭＯＳトランジスタのバックゲートに第４のＮＭＯＳトランジスタのドレインが接続され、前記第４のＮＭＯＳトランジスタのゲートが前記第２のＮＭＯＳトランジスタのドレインに接続され、前記第４のＮＭＯＳトランジスタのソースが前記負電圧出力端子に接続され、前記第４のＮＭＯＳトランジスタのバックゲートが逆バイアスされた第２のダイオードを通して前記負電圧出力端子に接続される第２のＥＳＤ経路とを有し、
   前記第１のＥＳＤ経路と前記第２のＥＳＤ経路の順方向降下電圧が前記負電圧出力端子の電圧より大きく設定されていることを特徴とするチャージポンプ回路。
5. 第３のフライングキャパシタと、第４のフライングキャパシタと、正電圧入力端子と、接地電圧入力端子と、正電圧出力端子と、前記接地電圧入力端子と前記正電圧出力端子との間に接続される第２の出力電圧平滑キャパシタと、第２のスイッチングネットワークとを備え、
   前記第２のスイッチングネットワークが、
   前記第３のフライングキャパシタの正極が正電圧入力端子に接続され、前記第４のフライングキャパシタの負極が接地電圧入力端子と接続されるように、前記第３及び第４のフライングキャパシタが直列に接続される第４のフェーズと、
   前記第３のフライングキャパシタの正極が前記正電圧出力端子と接続され、前記第３のフライングキャパシタの負極が前記正電圧入力端子と接続される第５のフェーズと、
   前記第４のフライングキャパシタの正極が前記正電圧出力端子と接続され、前記第４のフライングキャパシタの負極が前記正電圧入力端子と接続される第６のフェーズと、
   の３つのフェーズを構成することを特徴とするチャージポンプ回路。
6. 請求項５に記載のチャージポンプ回路において、
   前記第２のスイッチングネットワークが、前記第４のフェーズ→前記第５のフェーズ→前記第６のフェーズ→前記第４のフェーズを繰り返し、又は前記第４のフェーズ→前記第６のフェーズ→前記第５のフェーズ→前記第４のフェーズを繰り返す、ことを特徴とするチャージポンプ回路。
7. 請求項５又は６に記載のチャージポンプ回路において、
   前記第４のフェーズにおける前記第３のフライングキャパシタの正極と前記正電圧入力端子とを接続する半導体スイッチを第１のＰＭＯＳトランジスタで構成し、
   前記第６のフェーズにおける前記第４のフライングキャパシタの正極と前記正電圧出力端子とを接続する半導体スイッチを第２のＰＭＯＳトランジスタで構成し、
   前記第１のＰＭＯＳトランジスタのバックゲートが前記正電圧入力端子と第３の抵抗を介して接続され、前記第２のＰＭＯＳトランジスタのバックゲートが前記正電圧出力端子と第４の抵抗を介して接続される、ことを特徴とするチャージポンプ回路。
8. 請求項７に記載のチャージポンプ回路において、
   前記第１のＰＭＯＳトランジスタのバックゲートに第３のＰＭＯＳトランジスタのソースが接続され、前記第３のＰＭＯＳトランジスタのゲートが前記第１のＰＭＯＳトランジスタのソースに接続され、前記第３のＰＭＯＳトランジスタのドレインが前記正電圧入力端子に接続され、前記第３のＰＭＯＳトランジスタのバックゲートが逆バイアスされた第３のダイオードを通して前記正電圧入力端子に接続される第３のＥＳＤ経路と、
   前記第２のＰＭＯＳトランジスタのバックゲートに第４のＰＭＯＳトランジスタのドレインが接続され、前記第４のＰＭＯＳトランジスタのゲートが前記第２のＰＭＯＳトランジスタのドレインに接続され、前記第４のＰＭＯＳトランジスタのソースが前記正電圧出力端子に接続され、前記第４のＰＭＯＳトランジスタのバックゲートが逆バイアスされた第４のダイオードを通して前記正電圧出力端子に接続される第４のＥＳＤ経路とを有し、
   前記第３のＥＳＤ経路および前記第４のＥＳＤ経路の順方向降下電圧が前記正電圧出力電圧より大きく設定されていることを特徴とするチャージポンプ回路。