JP2015194457A - 電流検出回路及びパイルアップ検出回路 - Google Patents
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Abstract
【課題】信号電流を精度よく検出することができる電流検出回路及びパイルアップ検出回路を提供する。
【解決手段】一実施形態に係る電流検出回路は、低域通過フィルタと、電圧電流変換回路と、比較器とを備える。低域通過フィルタは、信号電流が入力される信号入力端子に第1端子が接続される。電圧電流変換回路は、第1端子が低域通過フィルタの第2端子に接続され、第2端子が信号入力端子に接続される。比較器は、第1入力端子及び第2入力端子を備え、第1入力端子が低域通過フィルタの第2端子に接続され、第2入力端子が電圧電流変換回路の第2端子に接続され、第1入力端子から入力された信号と第2端子から入力された信号との差に応じた信号を出力する。
【選択図】図1
【解決手段】一実施形態に係る電流検出回路は、低域通過フィルタと、電圧電流変換回路と、比較器とを備える。低域通過フィルタは、信号電流が入力される信号入力端子に第1端子が接続される。電圧電流変換回路は、第1端子が低域通過フィルタの第2端子に接続され、第2端子が信号入力端子に接続される。比較器は、第1入力端子及び第2入力端子を備え、第1入力端子が低域通過フィルタの第2端子に接続され、第2入力端子が電圧電流変換回路の第2端子に接続され、第1入力端子から入力された信号と第2端子から入力された信号との差に応じた信号を出力する。
【選択図】図1
Description
本発明の実施形態は、電流検出回路及びパイルアップ検出回路に関する。
従来、入力された信号電流を検出する電流検出回路が知られている。電流検出回路では、例えば、信号電流から生成された入力信号と所定の参照信号とを比較して信号電流を検出する方法が用いられる。参照信号は、通常、信号電流の直流成分に応じて設定される。しかしながら、信号電流が不定期に入力される場合、信号電流の直流成分が入力頻度に応じて変動するため、入力信号と所定の参照信号とを比較しても信号電流を精度よく検出することは困難であった。
このような課題を解決するため、参照信号と、信号電流の直流成分を除去して変換した入力信号と、を比較して信号電流を検出する方法が提案されているが、この方法では複数の増幅回路が必要となり、電流検出回路の消費電力が増大する恐れがあった。
信号電流を精度よく検出することができる電流検出回路及びパイルアップ検出回路を提供する。
一実施形態に係る電流検出回路は、低域通過フィルタと、電圧電流変換回路と、比較器とを備える。低域通過フィルタは、信号電流が入力される信号入力端子に第1端子が接続される。電圧電流変換回路は、第1端子が低域通過フィルタの第2端子に接続され、第2端子が信号入力端子に接続される。比較器は、第1入力端子及び第2入力端子を備え、第1入力端子が低域通過フィルタの第2端子に接続され、第2入力端子が電圧電流変換回路の第2端子に接続され、第1入力端子から入力された信号と第2端子から入力された信号との差に応じた信号を出力する。
以下、電流検出回路及びパイルアップ検出回路の実施形態について図面を参照して説明する。
(第1実施形態)
まず、第1実施形態に係る電流検出回路について、図1〜図4を参照して説明する。図1は、第1実施形態に係る電流検出回路を示す概略構成図である。図1に示すように、本実施形態に係る電流検出回路は、入力端子Tin(信号入力端子)と、低域通過フィルタLPFと、電圧電流変換回路Gmと、比較器Comと、出力端子Toutと、を備える。
まず、第1実施形態に係る電流検出回路について、図1〜図4を参照して説明する。図1は、第1実施形態に係る電流検出回路を示す概略構成図である。図1に示すように、本実施形態に係る電流検出回路は、入力端子Tin(信号入力端子)と、低域通過フィルタLPFと、電圧電流変換回路Gmと、比較器Comと、出力端子Toutと、を備える。
入力端子Tinは、この電流検出回路の入力端子である。電流検出回路の検出対象となる信号電流Iは、所定のバイアス電流に重畳され、入力端子Tinから入力される。図1に示す電流源Iigは、信号電流Iの信号源を模式的に示したものであり、入力端子Tinから信号電流Iを入力する。信号源は、信号電流Iを発生させる任意の回路や素子であり、電流源Isigに限られない。
低域通過フィルタLPF(以下、「フィルタLPF」という)は、入力端子(第1端子)が入力端子Tinに接続され、出力端子(第2端子)が電圧電流変換回路Gmの入力端子及び比較器Comの正入力端子に接続される。フィルタLPFは、入力端子Tinから入力された信号電流の低域成分(低周波成分)を通過させ、高域成分(高周波成分)を減衰させる。すなわち、遮断周波数以下の周波数成分を低周波成分として通過させ、遮断周波数より大きい周波数成分を高周波成分として減衰させる。フィルタLPFは、1次のフィルタであってもよいし、2次以上の高次のフィルタであってもよい。以下、入力端子TinとフィルタLPFの入力端子との接続点をノードN1といい、フィルタLPFの出力端子と電圧電流変換回路Gmの入力端子との接続点をノードN2という。
電圧電流変換回路Gm(以下、「変換回路Gm」という)は、入力端子(第1端子)がノードN2に接続され、出力端子(第2端子)がノードN1及び比較器Comの第2入力端子に接続される。変換回路Gmは、入力された電圧に応じた電流を出力する。変換回路Gmは、例えば、トランジスタにより構成される。以下、変換回路Gmの出力端子と比較器Comの負入力端子との接続点をノードN3という。本実施形態において、ノードN1とノードN3とは一致する。
比較器Comは、正入力端子(第1入力端子)と、負入力端子(第2入力端子)と、出力端子とを備える。正入力端子はノードN2に接続され、負入力端子はノードN1及びノードN3に接続され、出力端子は電流検出回路の出力端子Toutに接続される。比較器Comは、正入力端子から入力される参照電圧と、負入力端子から入力される信号電圧と、を比較して、参照電圧と信号電圧との差に応じた信号を出力する。例えば、比較器Comは、信号電圧が参照電圧より大きい場合、第1の信号を出力し、信号電圧が参照電圧より小さい場合、第2の信号を出力する。本実施形態において、参照電圧はノードN2の電圧V2であり、信号電圧はノードN1,N3の電圧V1である。比較器Comは、例えば、オペアンプにより構成される。
次に、本実施形態に係る電流検出回路の動作について説明する。以下では、信号電流の大きさをI(s)、入力端子Tinの電圧をV1(s)、フィルタLPFの出力端子の電圧をV2(s)、フィルタLPFの伝達関数をHLPF(s)、変換回路Gmの電圧電流変換係数をGm、変換回路Gmの出力抵抗をroと表し、出力抵抗roは電圧電流変換係数の逆数(1/Gm)より十分大きいものとする(ro>1/Gm)。HLPF(s)=1/(1+s/ωc)とすると、比較器Comの負入力端子に入力される信号電圧、すなわち電圧V1は以下の式で表される。
V1(s)=I(s)・ro/(1+HLPF(s)・Gm・ro)
=I(s)・ro・(1+s/ωc)/(1+Gm・ro+s/ωc)・・・(1)
V1(s)=I(s)・ro/(1+HLPF(s)・Gm・ro)
=I(s)・ro・(1+s/ωc)/(1+Gm・ro+s/ωc)・・・(1)
上記の式(1)において、ωcはフィルタLPFのカットオフ周波数であり、sはラプラス変数である。式(1)より、信号電流Iは、低域成分が略1/Gmのゲインで電圧V1に変換され、高域成分が略roのゲインで電圧V1に変換されることがわかる。上述の通り、ro>1/Gmであるから、信号電圧は、信号電流Iの高域成分を低域成分より大きく増幅した電圧V1となる。
これに対して、比較器Comの正入力端子に入力される参照電圧、すなわち電圧V2は以下の式で表される。
V2(s)=I(s)ro/(1+Gm・ro+s/ωc)・・・(2)
V2(s)=I(s)ro/(1+Gm・ro+s/ωc)・・・(2)
上記の式(2)より、信号電流Iは、低域成分が略1/Gmのゲインで電圧V2に変換され、高域成分が1/Gmより小さいゲインで電圧V2に変換されることがわかる。
図2は、式(1)及び式(2)で示した電流検出回路の周波数特性をグラフ化した概略図であり、縦軸はゲイン、横軸は周波数を示す。図2に示すように、信号電流Iの低域成分は、略同様のゲインで電圧V1及び電圧V2に変換される。したがって、無信号時、すなわち、信号電流Iが入力されず、入力端子Tinからバイアス電流だけが入力される場合、比較器Comに入力される参照電圧及び信号電圧は略同一の電圧となる。
一方、信号電流Iの高域成分は、高いゲインで電圧V1に変換され、低いゲインで電圧V2に変換される。したがって、高域成分を含む信号電流Iが入力されると、高域成分を強調して増幅された電圧V1は、高域成分を抑制して増幅された電圧V2より大きくなる。信号電流Iが入力された場合、信号電流Iの大きさによらず、立ち上がり時に、電流が急激に変化する、すなわち、高域成分が多く含まれる。このため、信号電流Iが入力されると、信号電流Iの大きさによらず、電圧V1が電圧V2より大きくなる。比較器Comには、電圧V1及び電圧V2がそれぞれ入力される。
以上説明した通り、本実施形態に係る電流検出回路は、入力電流Iの高域成分を強調して変換した電圧V1と、入力電流Iの高域成分を抑制して変換した電圧V2とを比較器Comで比較して信号電流Iを検出する。信号電流Iの入力時には、高域成分が多く含まれ、電圧V1と電圧V2との差が強調されるため、信号電流Iが小さい場合であっても、精度よく信号電流Iを検出することができる。
また、入力電圧(電圧V1)と比較される参照電圧(電圧V2)は、信号電流Iから生成されるため、信号電流Iの入力頻度の変動に応じて変動する。したがって、信号電流Iが不定期に入力され、信号電流Iの直流成分が変動する場合であっても、参照電圧は当該直流成分に追従して変動する。これにより、本実施形態に係る電流検出回路は、信号電流Iが不定期に入力される場合であっても、信号電流Iを精度よく検出することができる。
図3は、本実施形態に係る電流検出回路の一例を示す回路図である。図3の電流検出回路では、フィルタLPFは、抵抗素子R1と容量素子C1とを備える。抵抗素子R1は、一端がノードN1に接続され、他端がノードN2に接続されている。容量素子C1は、低圧側の端子が接地され、高圧側の端子がノードN2に接続されている。したがって、図3に示すフィルタLPFの入力端子は、抵抗素子R1の一端及び容量素子C1の高圧側の端子となり、出力端子は抵抗素子R1の他端となる。このフィルタLPFのカットオフ周波数ωcは、1/R1・C1で表される。
また、図3の電流検出回路では、変換回路GmはトランジスタM1により構成されている。トランジスタM1は、P型のMOSトランジスタであり、ゲート端子がノードN2に接続され、ソース端子が電源に接続され、ドレイン端子がノードN3に接続されている。したがって、図3に示す変換回路Gmの入力端子は、トランジスタM1のゲート端子となり、出力端子はトランジスタM1のドレイン端子となる。この変換回路Gmの電圧電流変換係数Gmは、トランジスタM1のトランスコンダクタンスで表される。
図3に示す電流検出回路では、変換回路Gmが1つのトランジスタにより構成されるため、回路規模を小さくすることができる。また、電流源Isigから供給されるバイアス電流を、トランジスタM1のバイアス電流として利用しているため、電流検出回路の消費電力を低減することができる。
なお、本実施形態に係る電流検出回路は、図3の構成に限られない。例えば、フィルタLPFは、高次のフィルタであってもよい。図4は、2次のフィルタLPFを備える電流検出回路を示す回路図である。図4のフィルタLPFは、抵抗素子R1と、容量素子C1と、抵抗素子R2と、容量素子C2とを備える。抵抗素子R2は、抵抗素子R1とノードN1との間に接続され、容量素子C2は、高圧側の端子を抵抗素子R1と抵抗素子R2との間の接続点と接続されている。このように、フィルタLPFの次数を高め、フィルタ特性を急峻にすることも可能である。
(第2実施形態)
次に、第2実施形態に係る電流検出回路について、図5〜図8を参照して説明する。図5は、本実施形態に係る電流検出回路を示す概略構成図である。図5に示すように、本実施形態に係る電流検出回路は、レベルシフト回路LS1を備える。他の構成は第1実施形態と同様である。
次に、第2実施形態に係る電流検出回路について、図5〜図8を参照して説明する。図5は、本実施形態に係る電流検出回路を示す概略構成図である。図5に示すように、本実施形態に係る電流検出回路は、レベルシフト回路LS1を備える。他の構成は第1実施形態と同様である。
レベルシフト回路LS1は、ノードN2と比較器Comの正入力端子との間に接続されており、ノードN2の電圧V2を所定の電圧Vthだけ降下させて比較器Comに入力する。比較器Comは、入力電圧としてV1を入力され、参照電圧としてV2−Vthを入力される。
本実施形態に係る電流検出回路は、レベルシフト回路LS1によって、信号電流Iが入力されたか否かを判定するための閾値電圧Vthを任意に設定することができるため、バイアス電流の揺らぎや比較器Comの入力オフセットに起因する誤検出を抑制することができる。したがって、信号電流Iの検出精度をさらに向上させることができる。
図6は、本実施形態に係る電流検出回路の一例を示す回路図である。図6に示すように、レベルシフト回路LS1は、抵抗素子R1と、電流源Ishとを備える。電流源Ish以外の構成は、図3と同様である。
電流源Ishは、一端が接地され、他端がノードN2に接続されており、所定の電流Ishを供給する。このレベルシフト回路LS1の閾値電圧Vthは、R1・Ishとなる。
図6の電流検出回路は、フィルタLPFとレベルシフト回路LS1とが、抵抗素子R1を共用するため、回路規模を小さくすることができる。また、電流Ishを調整することにより、閾値電圧Vthを任意の値に容易に設定することができる。
図7は、本実施形態に係る電流検出回路の他の例を示す回路図である。図7の電流検出回路では、フィルタLPFは、容量素子C1(第2容量素子)と、容量素子C3(第1容量素子)と、抵抗素子R1と、抵抗素子R2とを備える。抵抗素子R3及び容量素子C3以外の構成は、図6と同様である。
容量素子C3は、抵抗素子R1と容量素子C1との間に、容量素子C1と直列に接続され、抵抗素子R3は、抵抗素子R1と容量素子C1との間に、容量素子C3と並列に接続されている。比較器Comの正入力端子は、直列に接続された容量素子C1と容量素子C3との間の接続点(ノードN4)に接続される。すなわち、図7の電流検出回路は、変換回路Gmへの出力端子(ノードN2)と、比較器Comへの出力端子(ノードN4)とをそれぞれ備える。
このような構成により、ノードN2の電圧V2の低域成分は抵抗素子R3を介して比較器Comの正入力端子に入力され、高域成分は容量素子C1と容量素子C3とにより分圧して比較器Comの正入力端子に入力される。したがって、比較器Comの正入力端子に入力される参照電圧に含まれる交流成分が小さくなり、信号電流Iの検出精度をさらに向上させることができる。
フィルタLPFを2次のフィルタとする場合には、図8に示すように、比較器Comの正入力端子が、直列に接続された容量素子C1と容量素子C3との接続点に接続されるようにフィルタLPFを構成すればよい。
(第3実施形態)
次に、第3実施形態に係る電流検出回路について、図9及び図10を参照して説明する。図9は、本実施形態に係る電流検出回路を示す概略構成図である。図9に示すように、本実施形態に係る電流検出回路は、レベルシフト回路LS2を備える。他の構成は第1実施形態と同様である。
次に、第3実施形態に係る電流検出回路について、図9及び図10を参照して説明する。図9は、本実施形態に係る電流検出回路を示す概略構成図である。図9に示すように、本実施形態に係る電流検出回路は、レベルシフト回路LS2を備える。他の構成は第1実施形態と同様である。
レベルシフト回路LS2は、ノードN1とノードN3との間に接続されており、ノードN1の電圧V1を所定の電圧Vthだけ上昇させて比較器Comの負入力端子に入力する。比較器Comは、入力電圧としてV1+Vthを入力され、参照電圧としてV2を入力される。
本実施形態に係る電流検出回路は、レベルシフト回路LS2によって、信号電流Iが入力されたか否かを判定するための閾値電圧Vthを任意に設定することができるため、バイアス電流の揺らぎや比較器Comの入力オフセットに起因する誤検出を抑制することができる。したがって、信号電流Iの検出精度をさらに向上させることができる。
ここで、図10は、本実施形態に係る電流検出回路の一例を示す回路図である。図10に示すように、レベルシフト回路LS2は、電流源Isigと抵抗素子R6とにより構成される。抵抗素子R6以外の構成は図3と同様である。
抵抗素子R6は、ノードN1とノードN3との間に接続され、ノードN1の電圧V1を、R6・Iだけ上昇して比較器Comの負入力端子に入力する。すなわち、閾値電圧Vthは、R6・Iとなる。
図10の電流検出回路は、レベルシフト回路LS2が電流源Isigと抵抗素子R6とにより構成されているため、回路規模を小さくすることができる。また、抵抗素子R6の抵抗値R6を調整することにより、閾値電圧Vthを任意の値に容易に設定することができる。
(第4実施形態)
次に、第4実施形態に係る電流検出回路について、図11及び図12を参照して説明する。図11は、本実施形態に係る電流検出回路を示す概略構成図である。図11に示すように、本実施形態に係る電流検出回路は、インピーダンス素子IMPを備える。他の構成は第2実施形態と同様である。
次に、第4実施形態に係る電流検出回路について、図11及び図12を参照して説明する。図11は、本実施形態に係る電流検出回路を示す概略構成図である。図11に示すように、本実施形態に係る電流検出回路は、インピーダンス素子IMPを備える。他の構成は第2実施形態と同様である。
インピーダンス素子IMPは、入力端子Tin及び比較器Comの負入力端子と、フィルタLPFの入力端子及び変換回路Gmの出力端子と、の間に接続されている。本実施形態において、入力端子Tinとインピーダンス素子IMPとの間の接続点をノードN1といい、変換回路Gmの出力端子とインピーダンス素子IMPとの間の接続点をノードN3という。インピーダンス素子IMPは、ノードN1の電圧V1をインピーダンス及び信号電流Iに応じた電圧だけ上昇させてフィルタLPFに入力する。これにより、ノードN1の電圧V1は、インピーダンス及び信号電流Iに応じた電圧Vthだけ降下する。
本実施形態に係る電流検出回路は、レベルシフト回路LS1で生成する電圧と合わせてインピーダンス素子IMPによって、信号電流Iが入力されたか否かを判定するための閾値電圧Vthを微調整することができるため、バイアス電流の揺らぎや比較器Comの入力オフセットに起因する誤検出を抑制するとともに各構成の製造ばらつきに対するよる調整も行うことができる。また、信号到来時にはインピーダンス素子IMPによって、より大きな電圧に変換できる。したがって、信号電流Iの検出精度をさらに向上させることができる。
図12は、本実施形態に係る電流検出回路の一例を示す回路図である。図12の電流検出回路では、インピーダンス素子IMPとして抵抗素子R7が用いられている。抵抗素子R7以外の構成は、図6と同様である。
抵抗素子R7は、ノードN1とノードN3との間に接続され、電圧V1をR7・Iだけ上昇させてフィルタLPFに入力する。この電流検出回路は、抵抗素子R7の抵抗値を変化させることにより、閾値電圧Vthを容易に調整することができる。
(第5実施形態)
次に、第5実施形態に係るパイルアップ検出回路について、図13〜図16を参照して説明する。本実施形態に係るパイルアップ検出回路は、信号電流のパイルアップを検出する。パイルアップとは、図13に示すように、複数の信号電流が重畳することをいう。図13において、2つの信号電流I1,I2がパイルアップすることにより、太線で示した信号電流Iが形成されている。以下では、信号電流Iにパイルアップされたそれぞれの信号電流を信号電流Ii(i=1,2,・・)という。信号電流Iがパイルアップされていない場合、信号電流Iは信号電流Iiと同一である。
次に、第5実施形態に係るパイルアップ検出回路について、図13〜図16を参照して説明する。本実施形態に係るパイルアップ検出回路は、信号電流のパイルアップを検出する。パイルアップとは、図13に示すように、複数の信号電流が重畳することをいう。図13において、2つの信号電流I1,I2がパイルアップすることにより、太線で示した信号電流Iが形成されている。以下では、信号電流Iにパイルアップされたそれぞれの信号電流を信号電流Ii(i=1,2,・・)という。信号電流Iがパイルアップされていない場合、信号電流Iは信号電流Iiと同一である。
ここで、図14は、本実施形態に係るパイルアップ検出回路の一例を示す概略構成図である。図14に示すように、このパイルアップ検出回路は、分流回路1と、第1検出回路2と、カウンタ回路3と、第2検出回路4と、制御回路5と、を備える。
分流回路1は、電流源ISIGなどの信号源から、信号電流Iが入力される。分流回路1は、信号電流Iを所定の比率で分流し、第1検出回路2及び第2検出回路4に入力する。なお、パイルアップ検出回路は、分流回路1の代わりに、カレントミラー回路などの複製回路を備えてもよい。
第1検出回路2は、分流回路1から分流された信号電流Iが入力され、信号電流Iiを検出する。第1検出回路2は、信号電流Iiを検出すると、信号電流検出信号S1(以下、「検出信号S1」という)を出力する。検出信号S1は、カウンタ回路3に入力される。
カウンタ回路3は、第1検出回路2から検出信号S1が入力される。カウンタ回路3は、入力された検出信号S1の数、すなわち、第1検出回路2が検出した信号電流Iiの数をカウントする。カウンタ回路3は、カウント値が2になると、自らのカウント値を0にリセットするとともに、パイルアップ検出信号S2(以下、「パイルアップ信号S2」という)を出力する。パイルアップ信号S2は、このパイルアップ検出回路がパイルアップを検出したことを示す信号である。パイルアップ信号S2は、制御回路5に入力される。制御回路5については後述する。
上述の通り、第1検出回路2は、入力された信号電流Iiの数をカウントするためのものである。このため、第1検出回路2は、複数の信号電流Iiがパイルアップした信号電流Iが入力された場合、各信号電流Iiをそれぞれ検出することを要求される。
例えば、図13に示す信号電流Iが入力された場合、第1検出回路2は、信号電流I1,I2をそれぞれ検出する必要がある。しかしながら、このような検出は、信号電流Iを所定の閾値Ithと比較することにより検出する従来の検出回路では困難であった。これは、図13に示すように閾値Ithを設定しても、信号電流Iは閾値Ithを一度しか越えず、信号電流I1に後からパイルアップされた信号電流I2を検出することができないためである。また、信号電流Iiがパイルアップするタイミングやパイルアップする信号電流Iiの数はランダムなため、複数の閾値Ithを設定しても、信号電流Iiをそれぞれ検出することは困難である。
そこで、第1検出回路2は、上述の各実施形態に係る電流検出回路であることが好ましい。上述の通り、電流検出回路が検出するのは、高周波成分が多く含まれる信号電流Iの立ち上がり部分Rである。したがって、電流検出回路によれば、複数の信号電流Iiがパイルアップしている場合であっても、図13に示すように、各信号電流Iiの立ち上がり部分Riをそれぞれ検出することができる。第1検出回路2が上述の電流検出回路である場合、検出信号S1は、比較器Comの出力信号となる。
第2検出回路4は、分流回路1から分流された信号電流Iが入力され、信号電流Iを検出する。第2検出回路4は、信号電流Iを検出すると、信号電流検出信号S3(以下、「検出信号S3」という)を出力する。検出信号S3は、制御回路5に入力される。
制御回路5は、第2検出回路4から検出信号S3が入力される。制御回路5は、検出信号S3が入力されてから所定時間t1後に、すなわち、第2検出回路4が信号電流Iを検出してから所定時間t1後に、リセット信号S4を出力する。リセット信号S4は、カウンタ回路3に入力され、カウンタ回路3のカウント値を0にリセットする。リセット信号S4によってカウント値を0にリセットすることにより、誤動作を防ぐことができる。
所定時間t1は、図13に示すように、それぞれの信号電流Iiに想定される信号の継続時間t0に応じて設定される。制御回路5は、リセット信号S4を出力した後、初期状態にリセットされる。ここでいう初期状態とは、第2検出回路4からの検出信号S4の入力を待っている状態のことである。
また、制御回路5は、カウンタ回路3からパイルアップ信号S2が入力される。制御回路5は、パイルアップ信号S2が入力された場合にも、初期状態にリセットされる。
上述の通り、第2検出回路4は、所定時間t1の計測を開始するタイミングを設定するためのものである。したがって、第2検出回路4は、信号電流Iが入力されたことを検出できればよいため、第1検出回路2とは異なり、信号電流Iにパイルアップされた複数の信号電流Iiをそれぞれ検出することを要求されない。このため、第2検出回路4として、信号電流Iが入力されたことを検出可能な任意の回路を用いることができる。第2検出回路4は、上述の各実施形態に係る電流検出回路であってもよい。
次に、本実施形態に係るパイルアップ検出回路の動作について、図15を参照して説明する。図15は、このパイルアップ検出回路の動作を示すタイミングチャートである。以下の説明において、t0=t1であり、時刻T1に信号電流IT1が入力され、時刻T2に信号電流IT2が入力されるものとする。なお、信号電流IT1はパイルアップされておらず、信号電流IT12は信号電流I1,I2がパイルアップされている。
時刻T1に信号電流IT1が入力されると、第1検出回路2が信号電流IT1を検出し、検出信号S1をカウンタ回路3に入力する。これにより、カウンタ回路3のカウント値cntが1になる。
また、第2検出回路4が信号電流IT1を検出し、検出信号S3を制御回路5に入力する。これにより、制御回路5が所定時間t1の計測を開始する。
その後、時刻T1から所定時間t1が経過すると、制御回路5は、リセット信号S4をカウンタ回路3に入力する。これにより、カウント値cntが0にリセットされる。また、制御回路5が初期状態にリセットされる。
次に、時刻T2に信号電流IT2が入力されると、第1検出回路2が信号電流IT2を検出し、検出信号S1をカウンタ回路3に入力する。これにより、カウンタ回路3のカウント値cntが1になる。
また、第2検出回路4が信号電流IT2を検出し、検出信号S3を制御回路5に入力する。これにより、制御回路5が所定時間t1の計測を開始する。
その後、時刻T3に第1検出回路2が、パイルアップされた信号電流I2を検出すると、第1検出回路2は、検出信号S1を再びカウンタ回路3に入力する。これにより、カウンタ回路3のカウント値cntが2になる。
カウント値cntが2になると、カウンタ回路3はパイルアップ信号S2を出力する。これにより、パイルアップが検出される。また、カウンタ回路3は、カウント値cntを0にリセットする。
そして、カウンタ回路3から出力されたパイルアップ信号S2は、制御回路5に入力される。これにより、制御回路5は、所定時間t1の計測を終了し、初期状態にリセットされる。
以上説明した通り、本実施形態に係るパイルアップ検出回路によれば、信号電流Iiの立ち上がりを検出する第1検出回路2を用いて信号電流Iiの数をカウントすることによりパイルアップを検出することができる。
従来のパイルアップ検出回路として、閾値Ithを用いて信号電流Iを検出し、検出期間が所定時間以上継続した場合にパイルアップを検出するものがあった。このようなパイルアップ検出回路では、信号電流を検出する回路の経年劣化や、信号電流Iの低周波成分の変化によって、パイルアップの検出精度が低下する恐れがある。
しかしながら、本実施形態に係るパイルアップ検出回路では、第1検出回路2として、上述の各実施形態に係る電流検出回路を用いることにより、信号電流を検出する回路の経年劣化や、信号電流Iの低周波成分の変化によるパイルアップの検出精度の低下を抑制することができる。
なお、本実施形態に係るパイルアップ検出回路は、図16に示すように、第1検出回路2と、第2検出回路4とを共用してもよい。すなわち、第2検出回路4として、第1検出回路2を用いてもよい。この場合、制御回路5には、検出信号S3の代わりに、検出信号S1が入力される。このような構成により、分流回路1及び第2検出回路4が不要になり、回路構成を簡略化することができる。
(第6実施形態)
次に、第6実施形態に係るパイルアップ検出回路について、図17〜図20を参照して説明する。ここで、図17は、本実施形態に係るパイルアップ検出回路の一例を示す概略構成図である。図17に示すように、このパイルアップ検出回路は、信号処理回路6をさらに備える。他の構成は第5実施形態と同様である。
次に、第6実施形態に係るパイルアップ検出回路について、図17〜図20を参照して説明する。ここで、図17は、本実施形態に係るパイルアップ検出回路の一例を示す概略構成図である。図17に示すように、このパイルアップ検出回路は、信号処理回路6をさらに備える。他の構成は第5実施形態と同様である。
信号処理回路6は、分流回路1により分流された信号電流Iが入力され、信号電流Iに所定の信号処理を施す。信号処理には、信号電流Iの積分や微分など、任意の信号処理が含まれる。
信号処理回路6は、制御回路5から開始信号S5が入力される。信号処理回路6は、開始信号S5が入力されると、信号電流Iの信号処理を開始し、開始信号S5が入力されている間、信号処理を継続する。制御回路5は、第2検出回路4から検出信号S3が入力されると、所定時間t1の計測を開始するとともに、開始信号S5を信号処理回路6に入力する。そして、制御回路5は、所定時間t1が経過すると、リセット信号S4をカウンタ回路3に入力し、信号処理回路6への開始信号S5の入力を終了する。
また、信号処理回路6は、カウンタ回路3からパイルアップ信号S2が入力される。信号処理回路6は、パイルアップ信号S2が入力されると、信号処理を終了し、信号処理により生成した出力信号をリセットする。例えば、信号処理が積分である場合、積分値をリセットする。なお、信号処理回路6は、パイルアップ信号S2が入力されない場合、開始信号S5の入力が終了したタイミングで信号処理を終了する。
次に、本実施形態に係るパイルアップ検出回路の動作について、図18を参照して説明する。図18は、このパイルアップ検出回路の動作を示すタイミングチャートである。信号処理回路6による信号処理は、信号電流Iの積分であるものとする。
時刻T1に信号電流IT1が入力されると、第1検出回路2が信号電流IT1を検出し、検出信号S1をカウンタ回路3に入力する。これにより、カウンタ回路3のカウント値cntが1になる。
また、第2検出回路4が信号電流IT1を検出し、検出信号S3を制御回路5に入力する。これにより、制御回路5は、所定時間t1の計測を開始するとともに、信号処理回路6に開始信号S5が入力する。信号処理回路6は、開始信号S5が入力されると、信号電流IT1の積分を開始し、積分値intが上昇する。
その後、時刻T1から所定時間t1が経過すると、制御回路5は、リセット信号S4をカウンタ回路3に入力する。これにより、カウント値cntが0にリセットされる。そして、制御回路5は、初期状態にリセットされる。また、開始信号S5の入力が終了し、信号処理回路6が信号電流IT1の積分を終了する。信号処理回路6は、積分値intを出力し、積分値intをリセットする。
時刻T2に信号電流IT2が入力されると、第1検出回路2が信号電流IT2を検出し、検出信号S1をカウンタ回路3に入力する。これにより、カウンタ回路3のカウント値cntが1になる。
また、第2検出回路4が信号電流IT2を検出し、検出信号S3を制御回路5に入力する。これにより、制御回路5は、所定時間t1の計測を開始するとともに、信号処理回路6に開始信号S5を入力する。信号処理回路6は、開始信号S5が入力されると、信号電流IT2の積分を開始し、積分値intが上昇する。
その後、時刻T3に第1検出回路2が、パイルアップされた信号電流I2を検出すると、第1検出回路2は、検出信号S1を再びカウンタ回路3に入力する。これにより、カウンタ回路3のカウント値cntが2になる。
カウント値cntが2になると、カウンタ回路3はパイルアップ信号S2を出力する。これにより、パイルアップが検出される。また、カウンタ回路3は、カウント値cntを0にリセットする。
そして、カウンタ回路3から出力されたパイルアップ信号S2は、制御回路5に入力される。これにより、制御回路5は、所定時間t1の計測を終了し、初期状態にリセットされる。
本実施形態において、パイルアップ信号S2は、信号処理回路6にも入力される。これにより、信号処理回路6は信号電流IT2の積分が終了する。この際、積分値intは、出力されずにリセットされる。
以上説明した通り、本実施形態に係るパイルアップ検出回路によれば、パイルアップが検出されると、信号処理回路6による信号処理が終了し、出力信号がリセットされる。したがって、信号処理回路6は、パイルアップした信号電流Iを除外して信号処理を行うことができる。
ここで、図19は、制御回路5の一例を示す回路図である。図19の制御回路5は、フリップフロップ回路L1と、遅延回路D1〜D3と、オア回路OR1と、インバータ回路INV1と、アンド回路AND1と、を備える。
フリップフロップ回路L1は、R(リセット)端子とS(セット)端子とを備えるRSフリップフロップ回路である。フリップフロップ回路L1は、S端子から検出信号S3が入力され、R端子からオア回路OR1の出力信号が入力される。フリップフロップ回路L1の出力信号は、開始信号S5として信号処理回路6に入力される。
遅延回路D1は、フリップフロップ回路L1から開始信号S5が入力され、開始信号S5を所定の遅延時間だけ遅延させた遅延信号SD1を出力する。遅延回路D1の遅延時間が上述の所定時間t1となる。遅延信号SD1は、遅延回路D2及びアンド回路AND1に入力される。
遅延回路D2は、遅延回路D1から遅延信号SD1が入力され、遅延信号SD1を所定の遅延時間だけ遅延させた遅延信号SD2を出力する。遅延回路D2の遅延時間がリセット信号S4のパルス幅t2となる。遅延信号SD2は、遅延回路D3及びインバータ回路INV1に入力される。
遅延回路D3は、遅延回路D2から遅延信号SD2が入力され、遅延信号SD2を所定の遅延時間だけ遅延させた遅延信号SD3を出力する。遅延回路D3によって信号を遅延させることにより、オア回路OR1の出力のタイミングを調整することができる。なお、遅延回路D3を備えない構成も可能である。遅延信号SD3は、オア回路OR1に入力される。
オア回路OR1(第1のオア回路)は、カウンタ回路3からパイルアップ信号S2が入力され、遅延回路D3から遅延信号SD3が入力される。オア回路OR1は、これらの入力信号の論理和を出力する。オア回路OR1の出力信号は、フリップフロップ回路L1のR端子に入力され、フリップフロップ回路L1の出力信号(開始信号S5)をリセットする。すなわち、信号処理回路6への開始信号S5の入力を終了させる。また、オア回路OR1の出力信号は、遅延回路D1,D2に入力され、遅延回路D1,D2による遅延処理を終了させる。
インバータ回路INV1は、遅延回路D2から遅延信号SD2が入力され、遅延信号SD2を反転して出力する。インバータ回路INV1の出力信号は、アンド回路AND1に入力される。
アンド回路AND1は、遅延回路D1から遅延信号SD1が入力され、インバータ回路INV1から反転した遅延信号SD2が入力される。アンド回路AND1は、これらの入力信号の論理積を出力する。アンド回路AND1の出力信号は、リセット信号S4としてカウンタ回路3に入力される。
以上のような構成により、制御回路5は、上述のような動作を実現することができる。なお、図15及び図18に示したタイミングチャートにおいて、遅延回路D3の遅延時間は0である。
図20は、カウンタ回路3の一例を示す回路図である。図20のカウンタ回路3は、フリップフロップ回路FF1,FF2と、遅延回路D4,D5と、オア回路OR2と、インバータ回路INV2と、アンド回路AND2と、を備える。
フリップフロップ回路FF1(第1のDフリップフロップ回路)は、D端子(入力端子)とクロック端子とを備えるDフリップフロップ回路である。フリップフロップ回路FF1は、D端子から所定の信号Vhighが入力され、クロック端子から検出信号S1が入力される。D端子から入力される信号Vhighは、論理1に応じた信号である。したがって、検出信号S1がフリップフロップ回路FF1に入力されると、フリップフロップ回路FF1の出力信号は、論理1に応じた信号となる。フリップフロップ回路FF1の出力信号は、フリップフロップ回路FF2に入力される。
フリップフロップ回路FF2(第2のDフリップフロップ回路)は、D端子(入力端子)とクロック端子とを備えるDフリップフロップ回路である。フリップフロップ回路FF2は、D端子からフリップフロップ回路FF2の出力信号が入力され、クロック端子から検出信号S1が入力される。したがって、フリップフロップ回路FF1の出力信号が論理1に応じた信号となった状態で、検出信号S1がフリップフロップ回路FF2に入力されると、フリップフロップ回路FF2の出力信号は、論理1に応じた信号となる。フリップフロップ回路FF2の出力信号は、遅延回路D4及びアンド回路AND2に入力される。
このカウンタ回路3のカウント値は、フリップフロップ回路FF1,FF2の出力信号として記憶される。例えば、カウント値が0の場合、検出信号S1は入力されないため、フリップフロップ回路FF1,FF2の出力信号はいずれも論理0に応じた信号となる。
カウント値が1の場合、検出信号S1が1回だけ入力されるため、フリップフロップ回路FF1の出力信号は論理1に応じた信号となる。このとき、検出信号S1はフリップフロップ回路FF2にも入力される。しかしながら、検出信号S1が入力された時点のフリップフロップFF1の出力信号は論理0に応じた信号のため、フリップフロップ回路FF2の出力信号は論理0に応じた信号のままである。
カウント値が2の場合、2回目の検出信号S1がフリップフロップ回路FF1,FF2に入力される。2回目の検出信号S1が入力された時点のフリップフロップ回路FF1の出力信号は論理1に応じた信号のため、フリップフロップ回路FF2の出力信号が論理1に応じた信号となる。したがって、フリップフロップ回路FF2の出力信号は、カウント値2に応じた信号となる。
遅延回路D4は、フリップフロップ回路FF2からカウント値2に応じた信号が入力され、この信号を所定の遅延時間だけ遅延させた遅延信号SD4を出力する。遅延回路D4の遅延時間がパイルアップ信号S2のパルス幅となる。遅延信号SD4は、遅延回路D5及びインバータ回路INV2に入力される。
遅延回路D5は、遅延回路D4から遅延信号SD4が入力され、遅延信号SD4を所定の遅延時間だけ遅延させた遅延信号SD5を出力する。遅延回路D5によって信号を遅延させることにより、オア回路OR2の出力のタイミングを調整することができる。なお、遅延回路D5を備えない構成も可能である。遅延信号SD5は、オア回路OR2に入力される。
オア回路OR2は、制御回路5から開始信号S5が入力され、遅延回路D5から遅延信号SD5が入力される。オア回路OR2は、これらの入力信号の論理和を出力する。オア回路OR2の出力信号は、フリップフロップ回路FF1,FF2に入力され、フリップフロップ回路FF1,FF2の出力信号をリセットする。すなわち、フリップフロップ回路FF1,FF2の出力信号をいずれも論理0に応じた信号に設定する。また、オア回路OR2の出力信号は、遅延回路D4に入力され、遅延回路D4による遅延処理を終了させる。
インバータ回路INV2は、遅延回路D4から遅延信号SD4が入力され、遅延信号SD4を反転して出力する。インバータ回路INV2の出力信号は、アンド回路AND2に入力される。
アンド回路AND2は、フリップフロップ回路FF2からカウント値2に応じた信号が入力され、インバータ回路INV2から反転した遅延信号SD4が入力される。アンド回路AND2は、これらの入力信号の論理積を出力する。アンド回路AND2の出力信号は、パイルアップ信号S2として制御回路6及び信号処理回路6に入力される。
以上のような構成により、カウンタ回路3は、上述のような動作を実現することができる。なお、図15及び図18に示したタイミングチャートにおいて、遅延回路D5の遅延時間は0である。
なお、第5,第6実施形態では、第1検出回路2は、上述の各実施形態に係る電流検出回路であったが、これに限られない。図21は、第1検出回路2の他の例を示す回路図である。図21に示すように、この第1検出回路2は、抵抗素子r1〜r3と、増幅器A1〜A3と、容量素子c1と、低域通過フィルタLPFと、を備える。
電流源Isigから入力された信号電流Iは、抵抗素子r1によって電圧に変換される。変換された電圧は、増幅器A1を介して後段に入力される。増幅器A1は、バッファである。増幅器A1の出力電圧は、低域通過フィルタLPFを介して増幅器A3の一方の端子に入力される。すなわち、増幅器A3の一方の端子には、信号電流Iの低周波成分に応じた信号が入力される。
また、増幅器A1の出力は、抵抗素子r2、容量素子c1、抵抗素子r3、及び増幅器A2を介して、増幅器A3の他方の端子に入力される。抵抗素子r2と容量素子c1とは並列に接続されている。抵抗素子r3は増幅器A2の出力と負入力端子との間に接続されている。そして、容量素子c1、抵抗素子r3、及び増幅器A2は微分回路を形成している。このような構成により、増幅器A3の他方の端子には、信号電流Iの高周波成分が強調された信号が入力される。
したがって、図21の第1検出回路2によれば、第1〜第4実施形態に係る電流検出回路と同様に、信号電流Iの立ち上がりを検出することができる。この第1検出回路2を用いることで、第5及び第6実施形態に係るパイルアップ検出回路を構成することができる。
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
Claims (12)
- 信号電流が入力される信号入力端子に第1端子が接続される低域通過フィルタと、
第1端子が前記低域通過フィルタの第2端子に接続され、第2端子が前記信号入力端子に接続される電圧電流変換回路と、
第1入力端子及び第2入力端子を備え、前記第1入力端子が前記低域通過フィルタの第2端子に接続され、前記第2入力端子が前記電圧電流変換回路の第2端子に接続され、前記第1入力端子から入力された信号と前記第2端子から入力された信号との差に応じた信号を出力する比較器と、
を備える電流検出回路。 - 前記低域通過フィルタの第2端子と前記比較器の第1入力端子との間に、レベルシフト回路が接続される
請求項1に記載の電流検出回路。 - 前記電圧電流変換回路の第2端子と前記信号入力端子との間に、レベルシフト回路が接続される
請求項1に記載の電流検出回路。 - 前記低域通過フィルタは、前記電圧電流変換回路の第1端子と接続された第1容量素子と、前記第1容量素子と直列に接続された第2容量素子と、前記第1容量素子と並列に接続された第1抵抗素子とを備え、
前記比較器の第1入力端子は、前記第1容量素子と前記第2容量素子との接続点に接続される
請求項1〜請求項3のいずれか1項に記載の電流検出回路。 - 前記低域通過フィルタの第1端子及び前記電圧電流変換回路の第2端子と、前記信号入力端子との間に、インピーダンス素子が接続される
請求項1〜請求項4のいずれか1項に記載の電流検出回路。 - 前記信号電流を検出する第1検出回路と、
前記第1検出回路が検出した前記信号電流の数をカウントし、カウント値が2になるとパイルアップ検出信号を出力するカウンタ回路と、
前記信号電流を検出する第2検出回路と、
前記第2検出回路が前記信号電流を検出してから所定時間後に前記カウンタ回路のカウント値をリセットする制御回路と、
を備えるパイルアップ検出回路。 - 前記第1検出回路は、請求項1〜請求項5のいずれか1項に記載の電流検出回路である
請求項6に記載のパイルアップ検出回路。 - 前記第1検出回路と前記第2検出回路とは共用される
請求項6又は請求項7に記載のパイルアップ検出回路。 - 前記カウンタ回路は、前記カウント値が2になると、前記カウント値をリセットする
請求項6〜請求項8のいずれか1項に記載のパイルアップ検出回路。 - 前記信号電流に所定の信号処理を施す信号処理回路をさらに備え、
前記制御回路は、前記第2検出回路が前記信号電流を検出すると、前記信号処理回路に信号処理を開始させ、
前記カウンタ回路は、前記カウント数が2になると、前記信号処理回路の信号処理をリセットする
請求項6〜請求項9のいずれか1項に記載のパイルアップ検出回路。 - 前記制御回路は、
セット端子から前記第2検出回路の検出信号が入力されるRSフリップフロップ回路と、
前記フリップフロップ回路の出力信号を遅延させた遅延信号を出力する遅延回路と、
前記遅延信号と前記パイルアップ検出信号とが入力され、出力信号を前記RSフリップフロップ回路のリセット端子に入力する第1のオア回路と、
を備える請求項6〜請求項10のいずれか1項に記載のパイルアップ検出回路。 - 前記カウンタ回路は、
入力端子から所定の信号が入力され、クロック端子から前記第1検出回路の検出信号が入力される第1のDフリップフロップ回路と、
入力端子から前記第1のDフリップフロップ回路の出力信号が入力され、クロック端子から前記第1検出回路の検出信号が入力される第2のDフリップフロップ回路と、
前記第2のDフリップフロップ回路の出力信号と、前記遅延信号とが入力され、出力信号により前記第1のDフリップフロップ回路及び前記第2のDフリップフロップ回路をリセットする第2のオア回路と、
を備える請求項6〜請求項11のいずれか1項に記載のパイルアップ検出回路。
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