JPH1096784A - パルスプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 パイルアップの発生を回避し計測効率の向上
を図る。 【解決手段】 ステップ波を検出する毎に一定の処理時
間で波形整形を行うフィルタアンプ２１〜２７とＡＤ変
換器３２により一定の処理時間でステップ波の波高値を
測定するパルスプロセッサにおいて、制御手段２により
ステップ波の検出信号が一定の処理時間より短い時間間
隔か否かを判断し、時間間隔が短い場合には、次の検出
信号に対する測定処理の開始前までの信号の波高値を測
定し、該波高値と測定時間からデータ処理装置７により
一定の処理時間に対応する波高値を演算して求める。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ステップ波を検出
する毎に一定の処理時間で波形整形を行うフィルタアン
プとＡＤ変換器により前記ステップ波の波高値を測定
し、測定完了後フィルタアンプとＡＤ変換器をリセット
するパルスプロセッサに関する。

【０００２】

【従来の技術】エネルギー分散型スペクトロメータで
は、電子線を試料に照射し、そこから発生するＸ線を検
出したり、γ線等の放射線を検出するため半導体検出器
を用いているが、その検出信号にはかなり雑音が含まれ
ている。このような雑音を波形整形回路（フィルタ）に
より取り除いてＳ／Ｎを改善したり、検出信号をＡＤ変
換器に入力するために増幅したり、波形の重畳した信号
の除去（パイルアップ処理）を行ったり、それによって
生じた無効時間の管理を行うものとして、パルスプロセ
ッサが用いられる。

【０００３】図５はパルスプロセッサの概要を説明する
ための図、図６は矩形フィルタの構成例を示す図、図７
はパルスプロセッサの従来例を示す図、図８は図７に示
すパルスプロセッサの動作を説明するための図である。
エネルギー分散型スペクトロメータでは、図５に示すよ
うに検出器１４からのステップ波がパルスプロセッサ１
１のフィルタアンプ１２に入力され、入力される信号の
高さを検知して所定の波形に変換し、その出力信号をＡ
Ｄ変換器１３でデジタル信号に変換して出力する。フィ
ルタアンプ１２では、例えば矩形フィルタとゲーテッド
・インテグレータが用いられる。矩形フィルタは、ステ
ップ波が入力されたときにそれを矩形波に変換して出力
するものであり、例えば図６に示すように微分回路１５
とその後段に直列接続された複数の積分回路１６〜１８
で構成されるものがある。この矩形フィルタでは、入力
されるステップ波をまず微分回路１５で微分し、さらに
その出力を後段の積分回路１６〜１８で積分して、微分
回路１５、積分回路１６〜１８のそれぞれの出力を加算
回路１９で加算することにより、検出器の出力であるス
テップ波を近似矩形波に変換する。

【０００４】上記矩形フィルタの場合、従来は時定数の
異なる複数のフィルタを用いているため、回路構成が複
雑になるだけでなく、個々の回路素子に高精度の設定が
要求されるため、生産上の管理が難しく、さらに各フィ
ルタに用いる抵抗やコンデンサの精度が悪いと波形歪み
が生じる等の問題があった。そのため、本出願人は、同
じ時定数の微分回路と積分回路を用いた簡単な構成によ
り分解能、計数率特性の向上を実現するパルスプロセッ
サを提案（特開平７−３３３３４６号公報参照）した。
その回路構成を示したのが図７であり、以下に、その概
要を説明する。

【０００５】図７に示すパルスプロセッサでは、検出器
からの入力信号Ｖ_INが遅延回路２０及び信号検出回路２
８に入力され、前処理として信号検出回路２８でステッ
プ波の検出を行い、その結果に基づき遅延回路２０のデ
ィレイラインを通して微分回路２１から後段の回路で波
高値測定を行う。タイミング生成回路３０は、ステップ
波の検出信号を信号検出回路２８から入力することによ
り、基準クロック２９のクロックに基づいてスイッチＳ
₁ 〜Ｓ₅ の動作を制御するためのタイミング信号を生成
してスイッチドライバ３１に供給すると共に、ＡＤ変換
を行うためタイミング信号（ＡＤ変換開始信号）を生成
してＡＤ変換器３２に供給する。これらのタイミング信
号によりスイッチドライバ３１はスイッチＳ₁ 〜Ｓ₅ の
オン／オフ動作を制御し、ＡＤ変換器３２はＡＤ変換を
実行して１回のＡＤ変換の終了毎にＡＤ変換終了信号を
タイミング生成回路３０に返す。

【０００６】一方、微分回路２１には、図８Ａに示す入
力信号Ｖ_INから遅延回路２０により所定の時間遅延した
図８Ｂに示す信号が入力され、後段でステップ波の測定
が実行される。このステップ波の測定では、ステップ波
を検出することにより、その立ち上がりのタイミング
（ｔ₁ ）から微分、積分して矩形パルスを生成するため
の所定の計測時間（ｔ₁ →ｔ₂ ）とリセット時間（ｔ₂
→ｔ₃ ）にしたがってスイッチＳ₁ 〜Ｓ₅ のオン／オフ
動作が制御される。スイッチＳ₁ は、微分回路２１を構
成するコンデンサＣ₀ に蓄積された電荷を放電するため
のものであり、図８Ｃに示すように常時オフ（Ｏ）にあ
り、ステップ波の微分を開始してから計測時間（ｔ₁ →
ｔ₂ ）経過後にリセット時間（ｔ₂ →ｔ₃ ）だけオン
（Ｃ）になって信号処理に要する時間を短縮し、計数率
特定を向上させるものである。この微分回路２１の出力
が増幅器２２で増幅され、図８Ｉに示す微分信号Ｖ₁ が
利得−１の反転増幅器２３、積分回路２４及びベースラ
イン再生回路２５に供給される。スイッチＳ₂ は、図８
Ｄに示すようにステップ波を計測時間とリセット時間だ
けオフにし、スイッチＳ₃ は、図８Ｅに示すようにステ
ップ波を計測時間だけオフにするものであり、これによ
ってベースライン再生回路２４のオフセットのレベル
と、図８Ｋに示す積分回路２４の出力Ｖ₃ を加算回路２
６に出力し、図８Ｊに示す反転増幅器２３の出力に加算
する。これに対し、スイッチＳ₄ は、逆に図８Ｆに示す
ようにステップ波を計測時間だけオンにするものであ
り、これにより矩形波パルスとなった加算回路２６の出
力がゲーテッド・インテグレータ２７で図８Ｌに示すＶ
₄ のように積分される。スイッチＳ₅ は、図８Ｇに示す
ように計測時間とリセット時間にわたりオフにするもの
であり、計測時間において積分した図８Ｌに示す出力Ｖ
₄ をリセット時間にわたり保持し、その後、ゲーテッド
・インテグレータ２７の積分用コンデンサＣを短絡して
放電させる。

【０００７】タイミング生成回路３０は、計測時間の終
了したｔ₂ の時点でＡＤ変換開始信号をＡＤ変換器３２
に供給するので、ＡＤ変換器３２は、ｔ₂ →ｔ₃ のリセ
ット時間にＡＤ変換を実行する。このようにゲーテッド
・インテグレータ２７の積分用コンデンサＣを所定時間
保持し、その間にＡＤ変換を実行するようにスイッチＳ
₄ 、Ｓ₅ のオン／オフを制御するので、通常、ＡＤ変換
する際に信号をホールドするために必要となっているピ
ークホールド回路が不要になり、回路構成の簡素化、部
品点数の低減を可能にしている。

【０００８】

【発明が解決しようとする課題】図９は従来のパルスプ
ロセッサの課題を説明するための図である。従来のパル
スプロセッサでは、上記のように測定に有効な信号は一
定のパルス幅Ｔｄ（ｔ₁→ｔ₃ ）をもって出力されてい
た。そのため、図９Ｂに示すようなステップ波の検出信
号（Ｅｖｅｎｔ信号）Ｅ１〜Ｅ３があった場合、パルス
プロセッサが１つの信号を処理するのに要する時間Ｔｄ
において、この時間Ｔｄより短い時間にＥ２、Ｅ３のよ
うに複数の入力信号が重なって（パイルアップ）が発生
したとき、重なった最大パルス幅が無効時間となり、回
路がリセットされ信号が無効としてＡＤ変換されない。
したがって、検出信号のＥ１のみが有効信号（ｖａｌｉ
ｄ）としてそれに対応する図９Ａの信号はＡＤ変換され
るが、検出信号のＥ２、Ｅ３は無効信号（ｉｎｖａｌｉ
ｄ）としてそれに対応する図９Ａの信号はＡＤ変換され
ない。

【０００９】そのため、従来のパルスプロセッサでは、
入力計数率が増加すると、それに応じてパイルアップ確
率が増加し、計数の増加に出力が比例しなくなる。つま
り、計測効率が低下するという問題が生じる。

【００１０】

【課題を解決するための手段】本発明は、上記課題を解
決するものであって、パイルアップの発生を回避し計測
効率の向上を図るものである。

【００１１】そのために本発明は、ステップ波を検出す
る毎に一定時間で波形整形を行うフィルタアンプとＡＤ
変換器により一定の処理時間で前記ステップ波の波高値
を測定するパルスプロセッサにおいて、前記ステップ波
の検出信号が前記一定の処理時間より短い時間間隔か否
かを判断し、前記時間間隔が短い場合には、次の検出信
号に対する測定処理の開始前までの信号の波高値を測定
して、該波高値と測定時間から前記一定の処理時間に対
応する波高値を演算により求めるようにしたことを特徴
とするものである。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しつつ説明する。図１は本発明に係るパルスプロ
セッサの実施の形態を示す図、図２は図１に示すパルス
プロセッサの検出信号とフィルタアンプ出力の例を示す
図である。図中、１はイベント検出回路、２は制御回
路、３はクロック発生器、４はゲート回路、５はカウン
タ、６はデータメモリ、７はデータ処理装置を示す。

【００１３】図１において、遅延回路２０、微分回路２
１、増幅器２２、反転増幅器２３、積分回路２４、ベー
スライン再生回路２５、加算回路２６、ゲーテッド・イ
ンテグレータ２７、スイッチＳＷ１〜ＳＷ５からなるフ
ィルタアンプ、ＡＤ変換器３２の構成は、図７により先
に説明した従来の構成と同じである。イベント検出回路
１は図７の信号検出回路２８に相当するものであり、ス
テップ波を検出してステップ波毎に図２Ａに示すように
イベント検出信号Ｅ１、Ｅ２、Ｅ３、……を出力するフ
ァーストアンプ（Fast Amp）である。制御回路２は、イ
ベント検出回路１からイベント信号Ｅ１、Ｅ２、Ｅ３、
……を入力してゲート回路４とカウンタ５のスタート／
リセットの制御を行い、カウンタ５のカウント信号を入
力してパイルアップが発生するイベントを予測し、スイ
ッチＳＷ１〜ＳＷ５のオン／オフ制御、ＡＤ変換器３２
のＡＤ変換開始、データメモリ６のデータ取り込み制御
を行い、パイルアップの発生を回避するものである。

【００１４】本発明では、この制御回路２において、イ
ベント検出信号Ｅ１、Ｅ２、Ｅ３、……を入力したと
き、そのイベント検出信号がパルスプロセッサにおいて
１つの信号を処理するのに要する時間Ｔｄを経過する前
のものであるか否かを判断してパイルアップの発生を予
測することにより、時間Ｔｄの経過前の信号であって
も、パイルアップの発生前に短縮処理（パイルアップ回
避処理）するように、有効信号としてスイッチＳＷ１〜
ＳＷ５のオン／オフ制御、ＡＤ変換器３２のＡＤ変換開
始、データメモリ６のデータ取り込み制御を行うもので
あり、パイルアップの発生が予測されるイベントの場合
には、そのイベントのパイルアップ直前までのフィルタ
アンプの出力に対応するＡＤ変換データを獲得する。デ
ータメモリ６は、ＡＤ変換器３２のＡＤ変換データ及び
パイルアップの回避のために短縮処理したデータの演算
条件等、つまりパイルアップが発生しなかったと仮定し
た場合の波高値を演算するための情報を格納するもので
ある。データ処理装置７は、データメモリ６に格納した
各イベントの波高値に相当するＡＤ変換データから短縮
処理したデータによる演算処理を行い、測定値の演算処
理を行うものである。

【００１５】次に、パイルアップの発生が予測されたと
きの本発明のパルスプロセッサによる計測について図２
を参照して詳述する。制御回路２において、パルスプロ
セッサにおいて１つの信号を処理するのに要する時間Ｔ
ｄに対し、イベント検出回路１から図２Ａに示すような
イベント検出信号Ｅ１、Ｅ２、Ｅ３を入力したとする。
ここで、イベント検出信号Ｅ１は、次のイベント検出信
号Ｅ２まで時間Ｔｄが経過しているので、従来のパルス
プロセッサと同様に波高値のＡＤ変換データがデータメ
モリ６に格納される。しかし、次のイベント検出信号Ｅ
２は、その次のイベント検出信号Ｅ３まで時間Ｔｄが経
過していないので、イベント検出信号Ｅ２、Ｅ３の時間
間隔Ｔｐとフィルタ内にチャージした電荷をリセットす
るのに要する時間Ｔｒに基づき、以下のような制御を行
ってＡＤ変換データを取り込みさらに補正演算を行う。

【００１６】まず、図２Ｂに示すようにイベント検出信
号Ｅ３より時間Ｔｒ前で波高値ＨｐをＡＤ変換して直ち
に回路をリセットする。したがって、このとき、制御回
路２は、直ちに図１におけるスイッチＳＷ１、ＳＷ３を
オフからオンにすると同時にスイッチＳＷ４をオンから
オフにし、ＡＤ変換データをデータメモリ６に取り込ん
でスイッチＳＷ５もオフからオンにする。つまり、先に
図８により説明した時間ｔ₂ →ｔ₃ の制御を行う。その
ため、イベント検出信号Ｅ３では、イベント検出信号Ｅ
２に対するリセットが完了した後に入力したことになる
ので、重畳はなく波高は有効信号としてイベント検出信
号Ｅの場合と同様に波高値のＡＤ変換データがデータメ
モリ６に格納される。

【００１７】一方、イベント検出信号Ｅ３より時間Ｔｒ
前で波高値ＨｐをＡＤ変換したイベント検出信号Ｅ２が
有効に処理されたと仮定した場合の波高Ｈは、先に説明
した時間Ｔｄ、Ｔｒ、Ｔｐに基づき

【００１８】

【数１】Ｈ＝Ｈｐ・（Ｔｄ−Ｔｒ）／（Ｔｐ−Ｔｒ） の演算を行うことにより有効信号として扱う。なお、図
２Ｂに示すフィルタアンプの出力の時間軸を説明のため
にずらして図２Ａに示すイベント検出信号に重ねて表し
ているが、実際の回路においては、制御回路２において
Ｔｐ＜Ｔｄの検出を行ってからフィルタアンプのの処理
を行うように遅延回路２０で時間を遅らせていることは
いうまでもない。このような制御により、従来は無効信
号としてＡＤ変換されなかったイベント検出信号Ｅ２、
Ｅ３に対してもともに有効信号として計測可能になる。

【００１９】ところで、パイルアップの発生しない時間
Ｔｄを経過したパルスの分解能は、フィルタ回路の形式
や定数によって定まるが、上記イベント検出信号Ｅ２の
ように短縮処理されたパルスは、その処理時間（Ｔｄ−
Ｔｒ）によって変動する。図３はその様子、つまり処理
時間対分解能の関係を示す図であり、そのため、イベン
ト検出信号Ｅ２に対して処理を実行し有効信号として加
算すると、分解能が悪い、すなわち真の値からの変動幅
の大きいスペクトルを加算することになる。これは、分
解能一定のスペクトル波形がガウス分布にきわめて近く
なるのに対し、入力計数に応じてスペクトル波形が変動
することを意味する。しかし、絶対計数量を必要とする
用途において本発明のこのような手法は極めて有効であ
る。

【００２０】また、図４は入力計数とパルスプロセッサ
出力計数の関係を示す図であり、Ａが従来のもの、Ｂが
本発明のものを示している。ここで、出力計数が高入力
計数の時に低下するのは、波形の重畳によって無効信号
が増加するためである。本発明では、リセット時間Ｔｒ
を限度として時間Ｔｄより短い時間間隔のイベント検出
信号の場合にも有効信号として取り込むことができるよ
うになるので、時間Ｔｄより短い時間間隔のイベント検
出信号の場合には無効信号としていた従来のパルスプロ
セッサより高い入力計数まで出力計数の低下を抑えるこ
とができる。

【００２１】なお、本発明は、上記実施の形態に限定す
るものではなく、種々の変形が可能である。例えば上記
実施の形態では、矩形波について説明したが、パルスプ
ロセッサの出力波形は一定（相似）であるので、立ち上
がり波形は直線である必要はなく、曲線関数として扱
い、或いは時間と波高関係を他点メモリにテーブルとし
て格納しておき、そのテーブルを参照することにより換
算するように構成してもよい。

【００２２】

【発明の効果】以上の説明から明らかなように、本発明
によれば、ステップ波を検出する毎に一定の処理時間で
波形成功を行うフィルタアンプとＡＤ変換器により一定
の処理時間で前記ステップ波の波高値を測定するパルス
プロセッサにおいて、ステップ波の検出信号が一定の処
理時間より短い時間間隔か否かを判断し、時間間隔が短
い場合には、次の検出信号に対する測定処理の開始前ま
での信号の波高値を測定するので、パイルアップが発生
する前に波高値を読み取りリセットを完了することがで
きる。しかも、その読み取った波高値と測定時間から一
定の処理時間に対応する波高値を演算により求めるの
で、演算処理によって、正常処理されたと仮定した値に
補正し、正常に計測されたスペクトルに加算することが
できる。したがって、一定の処理時間より短い時間間隔
の信号を無効信号としていた従来のものに比べて計測効
率を飛躍的に向上させることができる。

【図面の簡単な説明】

【図１】 本発明に係るパルスプロセッサの実施の形態
を示す図である。

【図２】 図１に示すパルスプロセッサの検出信号とフ
ィルタアンプ出力の例を示す図である。

【図３】 処理時間対分解能の関係を示す図である。

【図４】 入力計数とパルスプロセッサ出力計数の関係
を示す図である。

【図５】 パルスプロセッサの概要を説明するための図
である。

【図６】 矩形フィルタの構成例を示す図である。

【図７】 パルスプロセッサの従来例を示す図である。

【図８】 図７に示すパルスプロセッサの動作を説明す
るための図である。

【図９】 従来のパルスプロセッサの課題を説明するた
めの図である。

【符号の説明】

１…イベント検出回路、２…制御回路、３…クロック発
生器、４…ゲート回路、５…カウンタ、６…データメモ
リ、７…データ処理装置

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ステップ波を検出する毎に一定の処理時
   間で波形整形を行うフィルタアンプとＡＤ変換器により
   一定の処理時間で前記ステップ波の波高値を測定するパ
   ルスプロセッサにおいて、前記ステップ波の検出信号が
   前記一定の処理時間より短い時間間隔か否かを判断し、
   前記時間間隔が短い場合には、次の検出信号に対する測
   定処理の開始前までの信号の波高値を測定して、該波高
   値と測定時間から前記一定の処理時間に対応する波高値
   を演算により求めるようにしたことを特徴とするパルス
   プロセッサ。