JP2015188297A - 制御回路、及びｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】単一導電型のトランジスタで作製可能なＤＣ−ＤＣコンバータの制御回路を提供する。
【解決手段】制御回路はパルス信号（ＧＳ）を生成する回路であり、ヒステリシス・コンパレータ、ロジック部、デジタル−アナログ変換回路、及びコンパレータを有する。ヒステリシス・コンパレータは、ＤＣ−ＤＣコンバータの出力電圧に対応する信号（ＦＢ）をデジタル信号（ｃｏｍｐ）に変換する。ロジック部は、信号ｃｏｍｐに基づいて、信号ＧＳのパルス幅を決定するパルス幅変調信号（ｐｗｍ）を生成する。また、基準クロック信号を分割して、ｍビット（ｍは２以上）の第２のデジタル信号を生成する。デジタル−アナログ変換回路は、ｍビットの第２のデジタル信号をアナログ信号に変換して、２^ｍ諧調の三角波信号を生成する。コンパレータは、信号ｐｗｍと三角波信号との比較結果を、信号ＧＳとして出力する。
【選択図】図３

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、ＤＣ−ＤＣコンバータ、及びその制御回路等に関する。

なお、本明細書において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、表示装置、発光装置、照明装置及び電子機器等は、半導体装置を有している場合がある。

ＤＣ−ＤＣコンバータとは、定電圧回路の一種であり、直流（ＤＣ）電圧を、別の直流電圧に変換する機能を有する。ＤＣ−ＤＣコンバータには、スイッチング方式と、リニア方式が知られている。

例えば、チャネルがシリコン（Ｓｉ）で形成されるトランジスタ（以下、Ｓｉトランジスタと呼ぶ。）と、チャネルが酸化物半導体（ＯＳ）で形成されるトランジスタ（以下、ＯＳトランジスタと呼ぶ。）と、を組み合わせたスイッチング方式のＤＣ−ＤＣコンバータが提案されている（特許文献１、２）。

特開２０１２−１９６８２号公報 特開２０１２−１００５２２号公報

特許文献１、２に示すように、スイッチング方式のＤＣ−ＤＣコンバータは、スイッチのオン／オフを制御するパルス信号を生成する機能を備える制御回路と、スイッチを流れる電流から直流電圧を生成する電圧生成回路とを備える。制御回路は、一般的に、ＣＭＯＳプロセスを用いて、Ｓｉトランジスタで作製される。

酸化物半導体層は、現状、ドーパントの添加によりその導電型を制御することが困難であるため、酸化半導体層からは、ｎチャネル型のＯＳトランジスタを作製できているが、ｐチャネル型のＯＳトランジスタは実現されていない。そのため、ＯＳトランジスタによるＣＭＯＳ回路は実用化されていない。

ＯＳトランジスタは、Ｓｉトランジスタよりも高い温度で使用することができる。図２２に、試作したトランジスタの温度特性の測定結果を示す。同図ＡがＯＳトランジスタの測定結果であり、図ＢがＳｉトランジスタの測定結果である。−２５℃、５０℃、１５０℃の温度（Ｔｍｐ）下において、ゲート電圧Ｖ_Ｇ−ドレイン電流Ｉ_Ｄ特性、及びゲート電圧Ｖ_Ｇ−電界効果移動度μ_ＦＥ特性について、測定を行った。測定時のドレイン電圧Ｖ_Ｄは１Ｖとした。

また、ＯＳトランジスタは、チャネル長Ｌ＝０．４５μｍ、チャネル幅Ｗ＝１０μｍ、ゲート絶縁層の等価酸化膜厚Ｔｏｘ＝２０ｎｍである。Ｓｉトランジスタは、Ｌ＝０．３５μｍ、Ｗ＝１０μｍ、ゲート絶縁層の等価酸化膜厚Ｔｏｘ＝２０ｎｍである。

ＯＳトランジスタの酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ系酸化物で作製され、Ｓｉトランジスタは、ＳＯＩ型単結晶シリコンウエハから作製された。

図２２Ａ、図２２Ｂからは、ＯＳトランジスタのドレイン電流立ち上がりゲート電圧の温度依存性は小さく、単結晶Ｓｉトランジスタと同程度であることがわかる。また、ＯＳトランジスタのオフ電流が温度によらず測定下限以下であるが、単結晶Ｓｉトランジスタのオフ電流特性は、温度依存性が大きい。図２２Ｂの測定結果は、１５０℃では、単結晶Ｓｉトランジスタはオフ電流が上昇し、電流オン／オフ比が十分に大きくならないことを示している。

そこで、本発明の一形態の課題の１つは、単極性のトランジスタで作製することが可能なパルス信号を生成する回路を提供することにある。本発明の一形態の課題は、ＤＣ−ＤＣコンバータの制御回路として使用可能なパルス信号生成回路を提供すること、または、単極性のトランジスタで作製することが可能なＤＣ−ＤＣコンバータの制御回路を提供すること、等である。

または、本発明の一形態の課題の１つは、使用可能な温度範囲が拡張されたＤＣ−ＤＣコンバータを提供することにある。本発明の一形態は、特に、高温環境下で使用可能なＤＣ−ＤＣコンバータを提供することを課題の１つとする。または、本発明の一形態の課題の１つは、新規な半導体装置を提供することにある。

なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。

本発明の一形態は、パルス信号を生成する制御回路であり、入力信号の電圧の変動に応じてパルス信号のパルス幅変調を行う機能を備え、アナログ−デジタル変換回路と、ロジック部と、デジタル−アナログ変換回路と、コンパレータとを有し、アナログ−デジタル変換回路は、入力信号の電圧に対応する第１のデジタル信号を生成する機能を有し、ロジック部は、第１のデジタル信号に基づいて、パルス信号のパルス幅を決定するパルス幅変調信号を生成する機能と、入力される基準クロック信号を分割して、ｍビット（ｍは２以上）の第２のデジタル信号を生成する機能と、を有し、デジタル−アナログ変換回路は、ｍビット（ｍは２以上）の第２のデジタル信号をアナログ信号に変換して、２^ｍ諧調の三角波信号を生成する機能を有し、コンパレータは、パルス幅変調信号と三角波信号との比較結果をパルス信号として出力する機能を有する制御回路である。

上記形態に係る制御回路は、単極性のトランジスタで構成することができる。または、ＯＳトランジスタで構成することができる。

また、上記形態に係る制御回路を、ＤＣ−ＤＣコンバータの制御回路として用いることができる。

本発明の一形態により、新規な半導体装置を提供することが可能になる。例えば、単極性のトランジスタで作製することが可能なパルス信号を生成する回路を提供することが可能になる。または、単極性のトランジスタで作製することが可能なＤＣ−ＤＣコンバータの制御回路を提供することが可能になる。または、使用可能な温度範囲が拡張されたＤＣ−ＤＣコンバータを提供することが可能になる。

ＤＣ−ＤＣコンバータの構成の一例を示すブロック図。 電圧変換回路と帰還回路の構成の一例を示すブロック図。Ａ：昇圧型。Ｂ：降圧型。 ＤＣ−ＤＣコンバータの制御回路（ＣＴＲＬ）の構成の一例を示すブロック図。 ＤＣ−ＤＣコンバータの構成の一例を示すブロック図。 制御回路の回路（ＡＶＥＣ）の構成の一例を示すブロック図。 回路（ＤＵＴＹＣ）の構成の一例を示すブロック図。 Ａ：デジタル−アナログ変換回路（ＤＡＣ）の構成の一例を示すブロック図。Ｂ：同回路図。 コンパレータ、ヒステリシス・コンパレータ及びバッファー回路構成の一例を示すブロック図。 Ａ：コンパレータ（ＣＭＰ＿Ａ）の構成の一例を示すブロック図。Ｂ：同回路図。 Ａ：ＣＭＰ＿Ａの電源回路の構成の一例を示すブロック図。Ｂ：同回路図。 Ａ：ＣＭＰ＿Ａのインバータ回路（ＩＮＶＡ）の構成の一例を示すブロック図。Ｂ：同回路図。 Ａ：ＣＭＰ＿Ａの差動増幅回路（ＡＭＰＡ）の構成の一例を示すブロック図。Ｂ：同回路図。 Ａ：ＣＭＰ＿Ａの差動増幅回路（ＡＭＰＢ）の構成の一例を示すブロック図。Ｂ：同回路図。 Ａ：ヒステリシス・コンパレータのＮＡＮＤゲート回路（ＮＡＮＤ＿Ａ）の構成の一例を示すブロック図。Ｂ：同回路図。 Ａ：バッファー回路（ＢＵＦ＿Ａ）の構成の一例を示すブロック図。Ｂ：同回路図。 Ａ：ＯＳトランジスタの構成の一例を示す上面図。Ｂ：図Ａの切断線Ｂ１−Ｂ２による断面図。Ｃ：図Ａの切断線Ｃ１−Ｃ２による断面図。 Ａ：ＯＳトランジスタの構成の一例を示す上面図。Ｂ：図Ａの切断線Ｂ３−Ｂ４による断面図。Ｃ：図Ａの切断線Ｃ３−Ｃ４による断面図。 電子機器の構成の一例を示す図。 電子機器の構成の一例を示す図。 Ａ、Ｂ：電子機器の構成の一例を示す図。 Ａ−Ｄ：電子機器の構成の一例を示す図。 トランジスタの温度特性の測定結果を示すグラフ。Ａ：ＯＳトランジスタ。Ｂ：単結晶Ｓｉトランジスタ。 ＤＣ−ＤＣコンバータの構成の一例を示すブロック図。 試作した制御回路を説明するブロック図。 試作した制御回路の光学顕微鏡写真。 オシロスコープで測定されたコンパレータの入力信号および出力信号の波形。 ＤＣ−ＤＣコンバータの動作検証方法を説明する図。 試作したＤＣ−ＤＣコンバータの負荷電力に対する電力効率、及び制御回路の消費電流を示すグラフ。

以下に、図面を用いて、本発明の実施の形態について詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態および実施例の記載内容に限定して解釈されるものではない。

また、発明の実施の形態の説明に用いられる図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１―図１５を用いて、本実施の形態に係る半導体装置を説明する。ここでは、半導体装置として、スイッチング方式のＤＣ−ＤＣコンバータについて説明する。

＜＜ＤＣ−ＤＣコンバータ＞＞
図１は、ＤＣ−ＤＣコンバータの構成の一例を示したブロック図である。

図１に示すＤＣ−ＤＣコンバータ１０は、入力電圧ＶＩＮを出力電圧ＶＯＵＴに変換する機能を有し、制御回路（ＣＴＲＬ）１００、電圧変換回路（ＶＣＮＶＣ）１８０、及び帰還回路（ＦＢＣ）１９０を有する。

なお、以下の説明において、入力電圧ＶＩＮを電圧ＶＩＮ、あるいはＶＩＮと省略する場合がある。これは、他の電圧、信号、回路、信号線等についても同様である。

ＶＩＮの電源としては、バッテリーなどのＤＣ電源が用いられる。なお、商用電源などの交流（ＡＣ）電源を用いる場合は、ＡＣ電源からの出力電圧をＤＣ電圧に変換して、ＤＣ−ＤＣコンバータ１０に入力すればよい。

ＣＴＲＬ１００は、ＶＣＮＶＣ１８０のスイッチのオン／オフを制御するパルス信号（ＧＳ）を生成する機能を有する。

ＶＣＮＶＣ１８０は、ＤＣ電圧ＶＩＮをＤＣ電圧ＶＯＵＴに変換する機能を備えた回路であり、ＶＣＮＶＣ１８０は、スイッチとして機能するトランジスタを有しており、このトランジスタのオン状態とオフ状態を周期的に切り替えることで、入力電圧ＶＩＮを昇圧又は降圧した電圧ＶＯＵＴに変換する回路である。トランジスタのオン／オフのデューティー比を変化させることで、ＶＯＵＴの大きさを調節することができる。

ＶＣＮＶＣ１８０から一定の電圧ＶＯＵＴが出力されるように、ＣＴＲＬ１００は、パルス信号ＧＳのデューティー比を制御する。そのため、ＣＴＲＬ１００には、ＦＢＣ１９０で生成されたフィードバック信号（ＦＢ）が入力される。ＦＢＣ１９０は、出力端子の電圧の変化を監視し、その監視結果を信号ＦＢとして出力する。信号ＦＢは、電圧ＶＯＵＴに応じた信号である。

ＣＴＲＬ１００は、信号ＦＢに基づいて、パルス信号ＧＳのデューティー比を変化させるパルス幅変調（ＰＷＭ）方式により、ＶＣＮＶＣ１８０の制御を行う。

＜＜電圧変換回路（ＶＣＮＶＣ）、帰還回路（ＦＢＣ）＞＞
ＶＣＮＶＣ１８０としては、代表的にチョッパ回路が適用できる。図２にチョッパ回路の構成例を示す。図２Ａが昇圧型の例であり、図２Ｂが降圧型の例である。

また、図２Ａ、図２Ｂには、ＦＢＣ１９０の回路構成例も合わせて示している。ＦＢＣ１９０としては、例えば、分圧回路を適用することができる。図２Ａ、図２Ｂには、ＦＢＣ１９０として分圧回路１９１が用いられた例を示す。分圧回路１９１は抵抗分圧回路であり、直列接続された２つの抵抗Ｒ１及び抵抗Ｒ２を有する。ノードＮｒの電圧の変化が信号ＦＢとして、分圧回路１９１から出力される。

＜昇圧型＞
図２Ａに示すチョッパ回路１８１は、トランジスタＭ１、コイルＬ１、ダイオードＤ１及びコンデンサＣ１を有する。チョッパ回路１８１では、ＶＩＮ＜ＶＯＵＴとなる。

トランジスタＭ１がスイッチとして機能する。ここでは、トランジスタＭ１はｎチャネル型としている。トランジスタＭ１のゲートにはパルス信号ＧＳが入力される。チョッパ回路１８１において、コイルＬ１はチョークコイルと呼ばれることがある。コンデンサＣ１は、ダイオードＤ１からの出力電圧を平滑にする平滑回路として機能する。

トランジスタＭ１がオンとなると、ＶＩＮの入力端子とトランジスタＭ１間を電流が流れる。この電流により、コイルＬ１には電流エネルギーが磁気エネルギーとして蓄積される。トランジスタＭ１がオフになると、コイルＬ１で蓄積されていたエネルギーにより起電力が生じ、トランジスタＭ１のドレイン電圧はＶＩＮよりも高くなる。これにより、コイルＬ１からダイオードＤ１に電流が流れ、コンデンサＣ１が充電される。コンデンサＣ１に蓄積されている電荷に応じた電圧がＶＯＵＴとして出力される。

＜降圧型＞
図２Ｂに示すように、チョッパ回路１８２も、トランジスタＭ２、コイルＬ２、ダイオードＤ２及びコンデンサＣ２を有する。チョッパ回路１８２では、ＶＩＮ＞ＶＯＵＴとなる。チョッパ回路１８２の各素子は、チョッパ回路１８１の素子と同様の機能を備える。

トランジスタＭ２がオンとなると、ＶＩＮの入力端子とＶＯＵＴの出力端子間に電流が流れ、コンデンサＣ２が充電される。また、この電流により、コイルＬ２に逆起電力が生じ、コンデンサＣ２の電圧は電圧ＶＩＮよりも低くなる。トランジスタＭ２がオフになると、ダイオードＤ２、コイルＬ２、コンデンサＣ２により閉回路が形成されるため、コンデンサＣ２に蓄積されている電荷に応じた電圧がＶＯＵＴとして出力される。

ここでは、ＤＣ−ＤＣコンバータ１０は、デジタル制御方式のコンバータとする。ＣＴＲＬ１００では、信号ＦＢをデジタル信号に変換し、このデジタル信号を論理演算の結果から、信号ＧＳのパルス幅を設定する。以下、図面を参照して、ＣＴＲＬ１００のより具体的な構成について説明する。

＜＜ＣＴＲＬ１００＞＞
図３は、ＤＣ−ＤＣコンバータ１０の構成の一例を示すブロック図である。図３には、ＶＣＮＶＣ１８０およびＦＢＣ１９０として、それぞれ、図２Ａに示すチョッパ回路１８１および分圧回路１９１を適用した例が示されている。

図３に示すように、ＣＴＲＬ１００は、ロジック部１１０、ヒステリシス・コンパレータ１２０、コンパレータ１３０及びデジタル−アナログ変換回路（ＤＡＣ）１４０を有する。

ヒステリシス・コンパレータ１２０は、信号ＦＢの電圧をデジタル信号に変換した信号ｃｏｍｐを生成するアナログ−デジタル変換回路として機能する。具体的には、ヒステリシス・コンパレータ１２０は、基準電圧ＶＲＥＦＨおよびＶＲＥＦＬと、信号ＦＢの電圧を比較し、比較結果を”Ｈ”（ハイレベル）の信号ｃｏｍｐ、または”Ｌ”（ローレベル）の信号ｃｏｍｐとして、ロジック部１１０に出力する。

ロジック部１１０は、パルス幅変調信号である信号ｐｗｍを生成する機能を有する。ロジック部１１０は、ヒステリシス・コンパレータ１２０からの入力信号ｃｏｍｐを演算処理し、信号ＧＳのデューティー比を設定する設定値を決定する。この設定値は、信号ｐｗｍとして出力される。つまり、ロジック部１１０は、ヒステリシス・コンパレータ１２０にてデジタル化された信号ＦＢ（信号ｃｏｍｐ）を演算処理して、信号ＧＳのデューティー比を決定するデジタル信号ｐｗｍを生成する回路である。

また、ＣＴＲＬ１００は、クロック信号ＣＬＫから、ＤＡＣ１４０が処理するｍ（ｍは２以上の整数）ビットのデジタル信号を生成する。ｍビットのデジタル信号は、ＤＡＣ１４０に入力される。ＤＡＣ１４０では、このデジタル信号をアナログ信号に変換して、２^ｍ諧調の三角波信号ＶＴＲＩを生成し、出力する。つまり、ＤＡＣ１４０は、三角波生成回路として機能する。

コンパレータ１３０は、信号ＧＳを生成する回路である。コンパレータ１３０は、信号ＶＴＲＩの電圧と信号ｐｗｍの電圧とを比較し、比較結果により、信号ＧＳがハイレベルまたはローレベルであるかを設定する。つまり、ＣＴＲＬ１００では、信号ｐｗｍにより信号ＧＳのデューティー比が調節される。

ＣＴＲＬ１００は、一般的なアナログ制御方式の制御回路と同様に、トランジスタＭ１を制御する信号ＧＳの生成をコンパレータで行っている点で共通するが、ＶＯＵＴの誤差を増幅するエラー・アンプ（積分回路）の処理と、三角波の生成をデジタル信号処理で行っている点で異なる。

ＯＳトランジスタに関する我々の研究において、ＯＳトランジスタのみで作製したオペアンプは、必要な性能を得るのが難しいという結果が得られている。そこで、ＣＴＲＬ１００のように、エラー・アンプ（オペアンプ）を使用しない回路構成とすることで、単極性のトランジスタで、特に、ＯＳトランジスタで、パルス幅変調方式により信号ＧＳを生成することが可能な制御回路を提供することが可能になる。

＜ＣＴＲＬの構成例１＞
図４に、ＣＴＲＬ１００（ＤＣ−ＤＣコンバータ１０）のより詳細な構成例を示す。図４には、ＶＣＮＶＣ１８０にチョッパ回路１８１を適用し、ＦＢＣ１９０に分圧回路１９１を適用した昇圧型のコンバータの例を示している。もちろん、チョッパ回路１８１の代わりにチョッパ回路１８２を設けて、降圧型コンバータとすることも可能である。

図４に示すＣＴＲＬ１００は、ロジック部１１０、ヒステリシス・コンパレータ１２０、コンパレータ１３０及びＤＡＣ１４０を有する。バッファー回路１５０、並びに２つのローパスフィルタ回路（ＬＰＦ）１６１、１６２をさらに有する。これらの回路（１５０、１６１、１６２）は、必要に応じて設ければよい。

ＬＰＦ１６１、ＬＰＦ１６２は、それぞれ、抵抗（Ｒ６１、Ｒ６２）と、コンデンサ（Ｃ６１、Ｃ６２）を有する。ロジック部１１０の出力信号ｐｗｍは、ＬＰＦ１６１を介して、ＤＡＣ１４０に入力され、ＤＡＣ１４０の出力信号ＶＴＲＩは、ＬＰＦ１６２を介して、コンパレータ１３０に入力される。

図４のＣＴＲＬ１００において、回路ブロック２００は、１つのチップに集積化が容易な回路群の一例である。回路ブロック２００には、その内部回路の動作に必要な電圧（ＶＤＤ、ＶＳＳ、ＶＲＥＦＨ、ＶＲＥＦＬ、ＩＲＥＦ等）、信号（基準クロック信号ｃｌｋ等）が端子から入力される。なお、図４の例では、低電源電圧ＶＳＳを接地電位（ＧＮＤ）としている。

＜ロジック部１１０＞
ロジック部１１０は、３つの回路（１１１―１１３）を有する。

［ＣＬＫＤＩＶ回路］
回路（ＣＬＫＤＩＶ）１１１は、分周回路である。ＣＬＫＤＩＶ１１１は、クロック信号ｃｌｋを１乃至ｍ分周して、ｍ個のクロック信号を生成する。これらのｍ個のクロック信号は、ＤＡＣ１４０及びＤＵＴＹＣ１１３にｍビットのデジタル信号ｃｎｔ［ｍ−１：０］として入力される。また、一部のクロック信号は、ロジック部１１０の内部クロック信号として使用される。

例えば、ＣＬＫＤＩＶ１１１は、同期型のｍビットのカウンタ回路で構成することができる。図４には、ｍ＝６の例を示している。ＣＬＫＤＩＶ１１１では、ｃｌｋを１乃至６分周して、６ビットのデジタル信号ｃｎｔ［５：０］を生成する。信号ｃｎｔ［５：０］の１つは、ＡＶＥＣ１１２のクロック信号ｃｌｋ２として入力される。ここでは、ｃｌｋを３分周した信号がｃｌｋ２（周波数が１／８）として、ＡＶＥＣ１１２に出力される。

［ＡＶＥＣ］
回路（ＡＶＥＣ）１１２は、一定の周期で、ヒステリシス・コンパレータ１２０の出力信号ｃｏｍｐをアップ・カウントし、そのカウント値の平均値を算出する回路である。算出された平均値を表す信号がａｖｅである。

ＡＶＥＣ１１２は、例えば、図５に示すように、同期式のｎビットのカウンタ回路２２２、ｎビットの加算回路２２１を備える。加算回路２２１には、カウント値をリセットするリセット回路２２３が設けられている。ここでは、一例としてｎ＝３の場合を説明する。

カウンタ回路２２２は、クロック信号ｃｌｋ２を１乃至３分周して、加算回路２２１で使用する３つのクロック信号を生成する。クロック信号の１つは、クロック信号ｃｌｋ３として、ＤＵＴＹＣ１１３に出力される。例えば、ｃｌｋ３は、ｃｌｋ２の２分周信号とする。この場合、ｃｌｋ３の周波数は、ｃｌｋの１／５１２となる。

加算回路２２１は、ｃｏｍｐの値（１又は０）を１カウント毎に加算する機能を有する。具体的には、ｃｏｍｐが”Ｈ”であるか否かを判定し、ｃｏｍｐが”Ｈ”であれば、カウント値に＋１を加算する。また、加算回路２２１は、一定カウント毎（例えば、７カウント毎）に、カウント値から平均値を算出して、平均値を信号ａｖｅとして出力する。この例では、信号ａｖｅとして、カウント値が４以上であれば”Ｈ”の信号が出力され、４未満であれば”Ｌ”の信号が出力される。８カウント毎に、リセット回路２２３により加算回路２２１のカウント値はゼロにリセットされる。リセット回路２２３のこの処理は、ロジック部１１０の外部から入力されるリセット信号ＲＳＴにより制御される。

［ＤＵＴＹＣ］
回路（ＤＵＴＹＣ）１１３は、ＡＶＥＣ１１２の出力信号ａｖｅをもとに、信号ＧＳのデューティー比を設定する信号ｐｗｍを生成する回路である。ＤＵＴＹＣ１１３は、外部から入力されたＧＳのデューティー比を設定する値（ＤＵＴＹ比設定値）と、出力信号ａｖｅとを比較し、その結果をもとに、信号ｐｗｍの論理レベルを”Ｈ”または”Ｌ”に設定する。

例えば、図６に示すように、ＤＵＴＹＣ１１３は、加減算回路２３１、リミッター回路２３２、カウント比較回路２３３、及びラッチ回路２３４を含む。ここでは、ＤＵＴＹＣ１１３は６ビットのデジタル信号を処理する回路とする。

ＤＵＴＹＣ１１３には、ＤＵＴＹ比設定値の初期値として、ＣＴＲＬ１００の外部から６ビットの信号が入力される。加減算回路２３１は、信号ａｖｅの値（０または１）により、このＤＵＴＹ比設定値に＋１または−１を加算する機能を有する。ここでは、ａｖｅが”Ｈ”であれば、ＤＵＴＹ比設定値＝ＤＵＴＹ比設定値＋１の加算を行い、”Ｌ”であれば、ＤＵＴＹ比設定値＝ＤＵＴＹ比設定値−１の減算を行う。

カウント比較回路２３３は、６ビットの信号ｃｎｔ［５：０］をカウントする機能を有する。つまり、ＤＵＴＹＣ１１３の処理の１周期において、カウント比較回路２３３では１から６４までの値を１ずつカウントする。ここでは、カウント比較回路２３３のカウント値をｄｉｇＣＮＴと呼ぶ。カウント比較回路２３３において、１カウント毎にｄｉｇＣＮＴに対して演算処理が行われ、その演算結果は、ラッチ回路２３４にラッチされる。ラッチ回路２３４の出力が信号ｐｗｍである。

カウント比較回路２３３は、ｄｉｇＣＮＴが０または１のときに、ラッチ回路２３４に”Ｈ”の信号をラッチする。また、カウント比較回路２３３は、ｄｉｇＣＮＴがＤＵＴＹ比設定値に一致すると、ラッチ回路２３４に”Ｌ”の信号をラッチする。例えば、ＤＵＴＹ比設定値が３２であれば、ｄｉｇＣＮＴが３２になると、ｐｗｍは”Ｌ”から”Ｈ”に遷移する。この場合、ｐｗｍにより、信号ＧＳのデューティー比は５０％に設定される。

リミッター回路２３２は、加減算回路２３１の演算処理を制限する回路であり、ＤＵＴＹ比設定値の最大値及び最小値を設定するための回路である。例えば、ＤＵＴＹ比設定値の最大値を５６、最小値を８とする。これにより、６４カウント毎に、ｐｗｍの電位レベルを適切に設定することができる。

ロジック部１１０の回路（１１１―１１３）は、単極性のトランジスタで構成されるインバータ回路や、ＮＯＲゲート回路、ＡＮＤゲート回路などの基本的なロジック回路を組み合わせることで作製することができる。

＜ＤＡＣ＞
図７ＡはＤＡＣ１４０の構成の一例を示すブロック図であり、図７Ｂは同回路図である。ここでは、ＤＡＣ１４０はＲ−２Ｒラダー抵抗回路を用いた６ビットＤＡＣである。この場合、ＤＡＣ１４０では、６４（２^６）諧調の三角波信号ＶＴＲＩが生成される。

ＤＡＣ１４０は、電圧（ＶＤＤ、ＶＳＳ、ＲＥＦＤ）用の入力端子、デジタル信号用の入力端子（ＩＮ［０］―ＩＮ［７］）、及び出力端子（ＤＡＣＯＵＴ）を有する。電圧ＲＥＦＤは、アナログ変換時の参照電圧である。ＶＤＤは、ＲＥＦＤよりも高電圧とする。

８つの入力端子ＩＮ［０］―ＩＮ［７］のうち、６つには、ＣＬＫＤＩＶ１１１から出力された６ビットの信号ｃｎｔ［５：０］が入力される。例えば、ＩＮ［０］、ＩＮ［１］には、ＶＳＳを入力し、ＩＮ［２］―ＩＮ［７］には、それぞれ、信号ｃｎｔ［０］―ｃｎｔ［６］を入力すればよい。

ＤＡＣ１４０に入力されたｃｎｔ［５：０］は、アナログ信号に変換され、三角波信号ＶＴＲＩとして出力端子ＤＡＣＯＵＴから出力される。

図７Ｂの例では、ＤＡＣ１４０は、１８個の抵抗を有するラダー抵抗回路４０、回路４１、及び８つの回路４２を有する。回路４１は、１つのトランジスタＭｄ１及びインバータ回路ＩＮＶｄ１を有する。回路４２は、トランジスタ（Ｍｄ２、Ｍｄ３）及びインバータ回路（ＩＮＶｄ２、ＩＮＶｄ３）を有する。

＜＜ヒステリシス・コンパレータ、コンパレータ及びバッファー回路＞＞
以下、図８―図１５を参照して、ヒステリシス・コンパレータ１２０、コンパレータ１３０及びバッファー回路１５０の構成について説明する。ヒステリシス・コンパレータ１２０、コンパレータ１３０及びバッファー回路１５０も、ロジック部１１０と同様に、単極性のトランジスタで構成することができる。ここでは、ｎチャネル型トランジスタを例に、これらの回路の構成を説明する。

図８は、ヒステリシス・コンパレータ１２０、コンパレータ１３０及びバッファー回路１５０の構成の一例を示すブロック図である。ヒステリシス・コンパレータ１２０は、コンパレータ１２１、１２２、ＮＡＮＤゲート回路１２３、及びＮＡＮＤゲート回路１２４を含む。図８にでは、ヒステリシス・コンパレータ１２０の出力は、バッファー回路１２５と接続されている例を示している。

また、コンパレータ１３０とコンパレータ（１２１、１２２）は、同じ構成のコンパレータ回路（ＣＭＰ＿Ａ）で構成することができる。また、バッファー回路１５０とバッファー回路１２５は、同じ構成のバッファー回路（ＢＵＦ＿Ａ）で構成することができる。そのため、回路ブロック２００（図４参照）のレイアウトにおいて、３つのＣＭＰ＿Ａを、１つの領域（コンパレータ部３０）に集積することができる。また、２つのバッファー回路（ＢＵＦ＿Ａ）も１つの領域（バッファー部５０）に集積することができる。

また、ＮＡＮＤゲート回路（１２３、１２４）も同じ構成の回路ＮＡＮＤ＿Ａで構成することができる。２つのＮＡＮＤ＿Ａは、ロジック部１１０を構成するロジック回路が形成される領域に集積すればよい。

コンパレータ１３０の非反転入力端子（＋）には、ＤＡＣ１４０の出力信号ＶＴＲＩが入力され、反転入力端子（−）には、ＤＵＴＹＣ１１３の出力信号ｐｗｍが入力される。コンパレータ１３０の出力信号ｏｕｔｃは、バッファー回路１５０の入力端子ＩＮに入力される。また、バッファー回路１５０の入力端子ＩＮＢには、インバータ回路などにより反転された信号ｏｕｔｃの反転信号ｏｕｔｃｂが入力される。

バッファー回路１５０の出力は、信号ＧＳとして、トランジスタＭ１のゲートに入力される（図４参照）。

ヒステリシス・コンパレータ１２０の基準電圧ＶＲＥＦＨは、信号ＦＢの設定電圧（ＶＲＥＦ）よりも高い電圧であり、基準電圧ＶＲＥＦＬは、ＶＲＥＦよりも低い電圧である。コンパレータ１２１では、ＦＢの電圧がＶＲＥＦを超えると”Ｈ”の信号が出力される。コンパレータ１２２では、信号ＦＢの電圧がＶＲＥＦ以下になると、”Ｈ”の信号が出力される。

コンパレータ１２１の出力信号ｏｕｔｃＨと、コンパレータ１２２の出力信号ｏｕｔｃＬは、ＮＡＮＤゲート回路（１２３、１２４）において、論理演算される。ＮＡＮＤゲート回路（１２３、１２４）の出力（Ｑ、ＱＢ）は、それぞれ、バッファー回路１２５に入力される。バッファー回路１２５の出力が信号ｃｏｍｐとして、ロジック部１１０に入力される。なお、バッファー回路１２５を設けない場合は、出力Ｑが、ヒステリシス・コンパレータ１２０で生成された信号ｃｏｍｐとして、ロジック部１１０に入力される。

＜コンパレータＣＭＰ＿Ａ＞
図９Ａは、ＣＭＰ＿Ａの構成の一例を示すブロック図であり、図９Ｂは、同回路図である。

ＣＭＰ＿Ａは、電圧（ＶＤＤ、ＶＳＳ、ＩＲＥＦ）が供給される入力端子、入力端子（ＶＩＮＰ、ＶＩＮＮ）、及び出力端子ＣＭＰＯＵＴを有する。入力端子ＶＩＮＰは非反転入力端子であり、入力端子ＶＩＮＮは反転入力端子である。

ＣＭＰ＿Ａは、参照電源回路２１０、差動増幅回路（ＡＭＰＡ）２１１、差動増幅回路（ＡＭＰＢ）２１２、及びインバータ回路（ＩＮＶＡ）２１３を有する。ＡＭＰＡ２１１は１段または複数段設けられ、ＩＮＶＡ２１３は偶数段設けられる。以下、各回路（２１０―２１３）の具体的な構成について説明する。

［参照電源回路］
図１０Ａは、参照電源回路２１０の構成の一例を示すブロック図であり、図１０Ｂは、同回路図である。

参照電源回路２１０は、電圧（ＩＲＥＦ、ＶＳＳ）が供給される入力端子と、内部で生成された電圧を出力する端子（Ｖｂ１、Ｖｂ２）を有する。参照電源回路２１０は、分圧回路で構成することができる。例えば、図１０Ｂに示すように、抵抗Ｒｉｒｆ１、トランジスタ（Ｍｉｒｆ１、Ｍｉｒｆ２、Ｍｉｒｆ３）を含む分圧回路とすることができる。

［ＩＮＶＡ］
図１１Ａは、ＩＮＶＡ２１３の構成の一例を示すブロック図であり、図１１Ｂは、同回路図である。

ＩＮＶＡ２１３は、電圧（ＶＤＤ、ＶＳＳ）が供給される入力端子、入力端子Ａ、出力端子Ｙを有する。ＩＮＶＡ２１３は、例えば、図１１Ｂに示すように、トランジスタ（Ｍｉｎｖ１―Ｍｉｎｖ４）とコンデンサＣｉｎｖ１を含む。

［ＡＭＰＡ］
図１２Ａは、ＡＭＰＡ２１１の構成の一例を示すブロック図であり、図１２Ｂは、同回路図である。

ＡＭＰＡ２１１は、電圧（ＶＤＤ、ＶＳＳ）が供給される入力端子、参照電源回路２１０から電圧が供給される入力端子（Ｖｂ１、Ｖｂ２）、入力端子（ＩＮＰ、ＩＮＮ）及び出力端子（ＯＵＴＰ、ＯＵＴＮ）を有する。端子ＩＮＰは非反転入力端子であり、端子ＩＮＮは反転入力端子である。端子ＯＵＴＰは非反転出力端子であり、端子ＯＵＴＮは反転出力端子である。例えば、図１２Ｂに示すように、ＡＭＰＡ２１１は、トランジスタ（Ｍａ１―Ｍａ２０）を含む。

［ＡＭＰＢ］
図１３Ａは、ＡＭＰＢ２１２の構成の一例を示すブロック図であり、図１３Ｂは、同回路図である。

ＡＭＰＢ２１２は、電圧（ＶＤＤ、ＶＳＳ）が供給される入力端子、参照電源回路２１０から電圧が供給される入力端子（Ｖｂ１、Ｖｂ２）、入力端子（ＩＮＰ、ＩＮＮ）及び出力端子（ＯＵＴＡ）を有する。端子ＩＮＰは非反転入力端子であり、端子ＩＮＮは反転入力端子である。ＡＭＰＢ２１２は、例えば、図１３Ｂに示すように、トランジスタ（Ｍｂ１―Ｍｂ１４）を含む。

＜ＮＡＮＤゲート回路＞
図１４Ａは、ヒステリシス・コンパレータ１２０（図８）に含まれるＮＡＮＤ＿Ａの構成の一例を示すブロック図であり、図１４Ｂは、同回路図である。

ＮＡＮＤ＿Ａは、電圧（ＶＤＤ、ＶＳＳ）が供給される入力端子、入力端子（Ａ、Ｂ）、出力端子Ｙを有する。ＮＡＮＤ＿Ａは、例えば、図１４Ｂに示すようにトランジスタ（Ｍｎａ１―Ｍｎａ３）を含む。

＜バッファー回路（ＢＵＦ＿Ａ）＞
図１５Ａは、ヒステリシス・コンパレータ１２０に含まれるバッファー回路ＢＵＦ＿Ａの構成の一例を示すブロック図であり、図１５Ｂは、同回路図である。

ＢＵＦ＿Ａは、電圧（ＶＤＤ、ＶＳＳ、ＶＤＤＰ、ＶＳＳＰ）が供給される入力端子、入力端子（ＢＵＦＩＮ、ＢＵＦＩＮＢ）、出力端子ＢＵＦＯＵＴを有する。

以上、述べたように、ロジック部１１０の回路ブロック２００内の回路（１２０、１３０、１４０、１５０）を単極性のトランジスタで構成することができる（図４参照）。また、トランジスタＭ１、及びダイオードＤ１も同じ極性のトランジスタで作製することができる。ダイオードＤ１は、ダイオード接続されたトランジスタで構成すればよい。

この場合、ロジック部１１０、トランジスタＭ１、及びダイオードＤ１を、ＯＳトランジスタで構成することで、１５０℃以上の温度下においても、動作しうるＤＣ−ＤＣコンバータを提供することができる。

従来であれば、信号ＧＳを生成する制御回路（本実施の形態のロジック部１１０に相当する回路）は、単結晶Ｓｉウエハから作製されたＳｉトランジスタで構成されている。しかしながら、図２２Ｂの測定結果は、Ｓｉトランジスタで構成される制御回路は、１５０℃以上の環境下では使用できないことを示している。そのため、大きな放熱板などを設けて制御回路の温度上昇を防ぐことが行われているが、放熱板は、制御回路のコストアップにつながる。

一方で、図２２Ａの測定結果は、ＯＳトランジスタで制御回路を構成することで、大きな放熱板を使用せずに、従来のＳｉトランジスタが用いられた制御回路よりも動作可能温度範囲を広げることができるため、制御回路のコストダウンにもつながる。

ＯＳトランジスタについては、実施の形態２で説明する。

＜ＣＴＲＬの構成例２＞
ロジック部１１０において、信号ｐｗｍは、信号ＦＢの電圧が基準電圧よりも高ければ、そのデューティー比が小さくされ、低ければ、そのデューティー比が大きくされる。そのため、信号ｐｗｍをトランジスタＭ１のゲートに出力するようにしてもよい。信号ｐｗｍのデューティー比は、信号ＦＢの変動に応じて設定されているため、信号ｐｗｍにより、ＤＣ−ＤＣコンバータ１０のＶＯＵＴを制御することが可能である。この場合は、ＣＴＲＬ１００に、コンパレータ１３０、ＤＡＣ１４０等は設けなくてもよい。

＜ＣＴＲＬの構成例３＞
ＤＣ−ＤＣコンバータ１０（図４）において、ヒステリシス・コンパレータ１２０の出力信号ｃｏｍｐを、トランジスタＭ１のオン／オフを制御する制御信号として用いることができる。図２３に、このようなＤＣ−ＤＣコンバータの構成の一例を示す。

図２３に示すＤＣ−ＤＣコンバータ１１は、ＤＣ−ＤＣコンバータ１０と制御回路（ＣＴＲＬ）の構成が異なる。ＤＣ−ＤＣコンバータ１１の制御回路（ＣＴＲＬ）１０１は、ヒステリシス・コンパレータ１２０およびバッファー回路１５０を有する。ＣＴＲＬ１０１は、ＤＣ−ＤＣコンバータ１０のＣＴＲＬ１００から、デジタル信号処理部（ロジック部１１０、ＤＡＣ１４０）を除いた回路に対応する。よって、ＤＣ−ＤＣコンバータ１１には、ＬＰＦ１６１およびＬＰＦ１６２が不要になる。

ＣＴＲＬ１０１は、ヒステリシス・コンパレータ１２０およびバッファー回路１５０を有する。つまり、ＣＴＲＬ１０１がパルス幅変調制御方式のＤＣ−ＤＣコンバータの制御回路であるのに対して、ＣＴＲＬ１０１は、ヒステリシス制御ＤＣ−ＤＣコンバータの制御回路となる。

ＤＣ−ＤＣコンバータ１０のロジック部１１０は、デジタル信号処理部を有していることから、外部から入力される制御信号（ソフトウエア）の変更により、性能や機能を変更できるため、拡張性に優れている。ＤＣ−ＤＣコンバータ１１のＣＴＲＬ１０１は、は、ヒステリシス・コンパレータ１２０およびバッファー回路１５０で構成されているため、応答速度が速く、ロバスト安定性に優れている。

本実施の形態は、他の実施の形態および実施例と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、ＯＳトランジスタについて説明する。

＜トランジスタの構成例１＞
図１６にＯＳトランジスタの構成の一例を示す。図１６Ａは上面図であり、図１６Ｂは、図１６Ａの切断線Ｂ１−Ｂ２による断面図であり、図１６Ｃは、図１６Ａの切断線Ｃ１−Ｃ２による断面図である。

図１６に示すように、ＯＳトランジスタ６０１は、ＯＳ（酸化物半導体）層６４１、ＯＳ層６４２、ＯＳ層６４３、導電層６３１、導電層６３２、導電層６３３、及び絶縁層６２２を有する。

基板６１０は、ＯＳトランジスタ６０１の作製に耐えうる基板であればよい。例えば、シリコンウエハ、ガラス基板、石英基板等を用いることができる。絶縁層６２１は下地を構成する膜である。絶縁層６２１上に、ＯＳトランジスタ６０１が形成されている。

導電層６３１及び導電層６３２は、ソース電極またはドレイン電極として機能し、ＯＳ層６４２に電気的に接続されている。導電層６３３は、絶縁層６２２を介してＯＳ層６４１―６４３上に形成されており、ゲート電極として機能する。絶縁層６２２は、ゲート絶縁層を構成する。

＜トランジスタの構成例２＞
図１７にＯＳトランジスタの構成の一例を示す。図１７Ａは上面図であり、図１７Ｂは、図１７Ａの切断線Ｂ３−Ｂ４による断面図であり、図１７Ｃは、図１７Ａの切断線Ｃ３−Ｃ４による断面図である。

図１７に示すＯＳトランジスタ６０２も、ＯＳトランジスタ６０１と同様に、絶縁層６２１上に作製され、かつＯＳ層６４１―６４３、導電層６３１―６３３、及び絶縁層６２２を有する。

ＯＳトランジスタ６０２では、導電層６３１、６３２がＯＳ層６４３上に形成されており、この点でＯＳトランジスタ６０１と異なる。

なお、図１６、図１７の例では、酸化物半導体層として、積層されたＯＳ層６４１―６４３を用いる例を示しているが、この構造に限定されるものではない。例えば、ＯＳトランジスタ６０１においては、ＯＳ層６４１、ＯＳ層６４２のいずれか一方のみを形成するようにしてもよい。また、ＯＳトランジスタ６０２では、単層層または２層構造の酸化物半導体層で形成してもよい。

ＯＳトランジスタ６０１、６０２において、例えば、ＯＳ層６４１―６４３のうち、少なくともＯＳ層６４２がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）を含むものとし、なおかつ、Ｍの原子数に対するＩｎの原子数の割合が、ＯＳトランジスタ６０１、６０２の用途によって異なるものとすることができる。

ＯＳ層６４１及びＯＳ層６４３は、ＯＳ層６４２を構成する金属元素の少なくとも１つを、その構成要素に含む。これらの伝導帯下端のエネルギーは、ＯＳ層６４２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、または０．１ｅＶ以上真空準位に近く、もしくは０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下真空準位に近い。

具体的に、ＯＳ層６４１、６４３がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、ＯＳ層６４１、６４３を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_３：ｙ_３：ｚ_３とすると_、ｚ_３／ｙ_３は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_３／ｙ_３を１以上６以下とすることで、ＯＳ層６４１、６４３として後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。なお、ＣＡＡＣ−ＯＳとはｃ軸配向した結晶部を有する酸化物半導体である。ＣＡＡＣ−ＯＳについては後述する。例えば、スパッタリング法でＣＡＡＣ−ＯＳ膜を成膜する場合、金属酸化物の多結晶ターゲットを用いることが好ましい。

なお、ＯＳ層６４１、６４３の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、ＯＳ層６４２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。

ＯＳ層６４１―６４３は、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成されるＯＳ層６４２が結晶質であることにより、ＯＳトランジスタ６０１、６０２に安定した電気的特性を付与することができるため、ＯＳ層６４２は結晶質であることが好ましい。

なお、チャネル形成領域とは、トランジスタの半導体層のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。

ＯＳトランジスタ６０１、６０２の場合、ゲートに電圧を印加することで、伝導帯下端のエネルギーが小さいＯＳ層６４２にチャネル領域が形成される。即ち、ＯＳ層６４２と絶縁層６２２との間にＯＳ層６４３が設けられていることによって、絶縁層６２２と離隔しているＯＳ層６４２に、チャネル領域を形成することができる。

また、ＯＳ層６４３は、ＯＳ層６４２を構成する金属元素の少なくとも１つをその構成要素に含むため、ＯＳ層６４２とＯＳ層６４３の界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、ＯＳトランジスタ６０１、６０２の電界効果移動度が高くなる。

また、ＯＳ層６４２とＯＳ層６４１の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、ＯＳトランジスタ６０１、６０２の閾値電圧が変動してしまう。しかし、ＯＳ層６４１は、ＯＳ層６４２を構成する金属元素の少なくとも１つをその構成要素に含むため、ＯＳ層６４２とＯＳ層６４１の界面には、界面準位が形成されにくい。よって、上記構成により、ＯＳトランジスタ６０１、６０２の閾値電圧等の電気的特性のばらつきを、低減することができる。

また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないように、複数の酸化物半導体膜を積層させることが望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。金属酸化物膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて、各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーを、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空（５×１０^−７Ｐａ―１×１０^−４Ｐａ程度まで）に排気することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。

高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。

なお、ＯＳトランジスタ６０１、６０２は、半導体膜の端部が傾斜している構造を有していても良いし、半導体膜の端部が丸みを帯びる構造を有していても良い。

また、ＯＳトランジスタ６０１、６０２において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタの移動度及びオン電流を高めることができ、それにより、トランジスタを用いた半導体装置の高速動作を実現することができる。

なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。

絶縁層６２１は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部をＯＳ層６４１―６４３に供給する機能を有する絶縁層であることが望ましい。また、絶縁層６２１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ（電子スピン共鳴）シグナルにより得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０^１８ｓｐｉｎｓ／ｃｍ^３以下であることが好ましい。

絶縁層６２１は、加熱により上記酸素の一部をＯＳ層６４１―６４３に供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルなどを用いることができる。絶縁層６２１は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。

なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。

ＯＳトランジスタ６０１、６０２は、チャネル領域が形成されるＯＳ層６４２の端部のうち、導電層６３１及び導電層６３２とは重ならない端部、言い換えると、導電層６３１及び導電層６３２が位置する領域とは異なる領域に位置する端部と、導電層６３３とが、重なる構成を有する。ＯＳ層６４２の端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいやすいと考えられる。

他方、ＯＳトランジスタ６０１、６０２では、導電層６３１及び導電層６３２とは重ならないＯＳ層６４２の端部と、導電層６３３とが重なるため、導電層６３３の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、ＯＳ層６４２の端部を介して導電層６３１と導電層６３２の間に流れる電流を、導電層６３３に与える電位によって制御することができる。このようなトランジスタの構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。

具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、ＯＳトランジスタ６０１、６０２がオフとなるような電位を導電層６３３に与えたときは、当該端部を介して導電層６３１と導電層６３２の間に流れるオフ電流を小さく抑えることができる。そのため、ＯＳトランジスタ６０１、６０２では、大きなオン電流を得るためにチャネル長を短くし、その結果、ＯＳ層６４２の端部における導電層６３１と導電層６３２の間の長さが短くなっても、ＯＳトランジスタ６０１、６０２のオフ電流を小さく抑えることができる。よって、ＯＳトランジスタ６０１、６０２は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、非オンのときにはオフ電流を小さく抑えることができる。

また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、ＯＳトランジスタ６０１、６０２がオン状態となるような電位を導電層６３３に与えたときは、当該端部を介して導電層６３１と導電層６３２の間に流れる電流を大きくすることができる。当該電流は、ＯＳトランジスタ６０１、６０２の電界効果移動度とオン電流の増大に寄与する。そして、ＯＳ層６４２の端部と、導電層６３３とが重なることで、ＯＳ層６４２においてキャリアの流れる領域が、絶縁層６２２に近いＯＳ層６４２の界面近傍のみでなく、ＯＳ層６４２の広い範囲においてキャリアが流れるため、ＯＳトランジスタ６０１、６０２におけるキャリアの移動量が増加する。この結果、ＯＳトランジスタ６０１、６０２のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ^２／Ｖ・ｓ以上、さらには２０ｃｍ^２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。

本実施の形態は、他の実施の形態および実施例と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、上記実施の形態２で説明したＯＳトランジスタに適用可能な酸化物半導体膜について説明する。

ＯＳトランジスタのチャネル形成領域を構成する酸化物半導体膜は、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。

ＯＳトランジスタの酸化物半導体膜は、以下の酸化物から形成することができる。例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

チャネル形成領域を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、または水分を除去して不純物が極力含まれないように高純度化することが好ましい。

なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。

このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０^１７／ｃｍ^３以下、１×１０^１６／ｃｍ^３以下、１×１０^１５／ｃｍ^３以下、１×１０^１４／ｃｍ^３以下、１×１０^１３／ｃｍ^３以下であることをいう。

また、このように、ｉ型または実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０^−１８Ａ以下、好ましくは１×１０^−２１Ａ以下、更に好ましくは１×１０^−２４Ａ以下、または８５℃にて１×１０^−１５Ａ以下、好ましくは１×１０^−１８Ａ以下、更に好ましくは１×１０^−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。成膜される酸化物半導体は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。

＜ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって，ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される。

断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることを確認することができる。

ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ^２以上、５μｍ^２以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる。酸化物半導体において、例えば、酸素欠損は欠陥準位である。酸素欠損は、トラップ準位となることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。

不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。したがって、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。したがって、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。

よって、ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

＜ｎｃ−ＯＳ＞
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。

ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

＜非晶質酸化物半導体膜＞
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。また、酸化物半導体膜は、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。酸化物半導体膜が複数の構造を有する場合、例えば、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。

本実施の形態は、他の実施の形態および実施例と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、半導体装置の一例として、上記実施の形態で説明したＤＣ−ＤＣコンバータを具備する電子機器の例について説明する。

本発明の一態様に係るＤＣ−ＤＣコンバータは、ＤＣ電圧で駆動される回路や装置等を備えた様々な電子機器に用いることができる。

電子機器の具体例として、テレビやモニタ等の表示装置、照明装置、デスクトップ型やノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）等の記録媒体に記憶された静止画又は動画を再生する画像再生装置、ＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）プレーヤやデジタルオーディオプレーヤ等の携帯型又は据置型の音響再生機器、携帯型又は据置型のラジオ受信機、テープレコーダやＩＣレコーダ（ボイスレコーダ）等の録音再生機器、ヘッドホンステレオ、ステレオ、置き時計や壁掛け時計等の時計、コードレス電話子機、携帯無線機、携帯電話機、自動車電話、携帯型又は据置型のゲーム機、電卓、携帯情報端末、電子手帳、電子書籍端末、電子翻訳機、マイクロフォン等の音声入力機器、スチルカメラやビデオカメラ等のカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、加湿器や除湿器や空調機等の空気調和設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、電動工具、煙感知器、補聴器、心臓ペースメーカ、携帯型Ｘ線撮影装置、電気マッサージ器や透析装置等の健康機器や医療機器等が挙げられる。さらに、誘導灯、信号機、ガスメータや水道メータ等の計量器、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、無線用中継局、携帯電話の基地局、電力貯蔵システム、電力の平準化やスマートグリッドのための蓄電装置等の産業機器が挙げられる。また、リチウムイオン二次電池からの電力を用いて電動機により推進する移動体等も、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、農業機械、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、電動カート、小型又は大型船舶、潜水艦、固定翼機や回転翼機等の航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船等が挙げられる。

本発明の一形態において、特に、ＯＳトランジスタで制御回路が構成されたＤＣ−ＤＣコンバータは、１５０℃以上の高温下でも動作可能である。よって、このような形態に係るＤＣ−ＤＣコンバータは、動作時に温度が上昇する可能性が高い電子機器に好適である。このような電子機器としては、電気自動車（ハイブリッド車、プラグインハイブリッド車を含む）、電動工具、産業用ロボット、煙感知器、無停電電源等が挙げられる。

図１８に、電子機器のいくつかの具体例を示す。

図１８には、表示装置の一例が示されている。表示装置８０００は、例えば、ＴＶ放送受信用の表示装置に相当し、筐体８００１、表示部８００２、スピーカー部８００３等を有する。本発明の一態様に係るＤＣ−ＤＣコンバータは、筐体８００１の内部に設けられている。

表示部８００２には、液晶表示装置、有機ＥＬ素子等の発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等の、半導体表示装置を用いることができる。

本実施の形態に係る表示装置には、ＴＶ放送受信用の他、パーソナルコンピュータ用、広告表示用等、全ての情報表示用表示装置が含まれる。

図１８には、据え付け型の照明装置の一例が示されている。照明装置８１００は、天井に設けられている。照明装置８１００は、筐体８１０１、光源８１０２、制御装置８１０３等を有する。制御装置８１０３は、調光、タイマー制御等の制御を行う半導体装置であり、制御装置８１０３に、ＤＣ−ＤＣコンバータが組み込まれている。

なお、照明装置として、図１８には、住宅用の据え付け型の照明装置８１００を例示しているが、その他、卓上型の照明装置や、屋外で使用される照明装置等に、本発明の一形態に係るＤＣ−ＤＣコンバータを用いることができる。

図１８には、セパレート型の空調機の一例が示されている。空調機は、室内機８２００及び室外機８２０４を有する。室内機８２００は、筐体８２０１、送風口８２０２等を有する。室内機８２００及び室外機８２０４の電源回路に、本発明の一形態に係るＤＣ−ＤＣコンバータが設けられている。

なお、図１８には、セパレート型の空調機を例示しているが、室内機の機能と室外機の機能とを１つの筐体に有する一体型の空調機としてもよい。

図１８に、家電製品の一例として、電気冷凍冷蔵庫を示す。電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３等を有する。筐体８３０１の内部に本発明の一形態に係るＤＣ−ＤＣコンバータが設けられている。

図１９Ａ及び図１９Ｂに、電気自動車の一例を示す。

電気自動車８５００には、リチウムイオン二次電池８５０１が搭載されている。リチウムイオン二次電池８５０１の電力は、制御回路８５０２により出力が調整されて、駆動装置８５０３に供給される。制御回路８５０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置８５０４によって制御される。例えば、制御回路８５０２や処理装置８５０４等の電源回路に、本発明の一形態に係るＤＣ−ＤＣコンバータが用いられる。

駆動装置８５０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を組み合わせて構成される。処理装置８５０４は、電気自動車８５００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路８５０２に制御信号を出力する。制御回路８５０２は、処理装置８５０４の制御信号により、リチウムイオン二次電池８５０１から供給される電気エネルギーを調整して駆動装置８５０３の出力を制御する。

図２０Ａ、図２０Ｂに蓄電装置の一例を示す。

図２０Ａに示すように、蓄電装置８７００は、系統電源８７０３と電気的に接続するためのプラグ８７０１を有する。また、蓄電装置８７００は、住宅内に設けられた分電盤８７０４と電気的に接続する。

また、蓄電装置８７００は、動作状態等を示すための表示パネル８７０２等を有していてもよい。表示パネルはタッチスクリーンを有していてもよい。また、表示パネルの他、主電源のオンオフを行うためのスイッチや蓄電システムの操作を行うためのスイッチ等を有していてもよい。

なお、図示しないが、蓄電装置８７００を操作するために、蓄電装置８７００とは別に、例えば室内の壁に操作スイッチを設けてもよい。あるいは、蓄電装置８７００と家庭内に設けられたパーソナルコンピュータ、サーバ等と接続し、間接的に蓄電装置８７００を操作してもよい。さらに、スマートフォン等の情報端末機やインターネット等を用いて蓄電装置８７００を遠隔操作してもよい。これらの場合、蓄電装置８７００とその他の機器とは有線により又は無線により通信を行う機構を、蓄電装置８７００に設ければよい。

図２０Ｂは、蓄電装置８７００の内部を模式的に示した図である。蓄電装置８７００は、複数のバッテリー８７０５を含むバッテリー群８７０６とＢＭＵ（Ｂａｔｔｅｒｙ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）８７０７とＰＣＳ（Ｐｏｗｅｒ Ｃｏｎｄｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）８７０８とを有する。

バッテリー群８７０６は、バッテリー８７０５を複数並べて接続したものである。系統電源８７０３からの電力を、バッテリー群８７０６に蓄電することができる。バッテリー群８７０６のそれぞれは、ＢＭＵ８７０７と電気的に接続されている。

ＢＭＵ８７０７は、バッテリー群８７０６が有する複数のバッテリー８７０５の状態を監視及び制御し、またバッテリー８７０５を保護することができる機能を有する。具体的には、ＢＭＵ８７０７は、バッテリー群８７０６が有する複数のバッテリー８７０５のセル電圧、セル温度データ収集、過充電及び過放電の監視、過電流の監視、セルバランサ制御、電池劣化状態の管理、電池残量（（充電率）Ｓｔａｔｅ Ｏｆ Ｃｈａｒｇｅ：ＳＯＣ）の算出演算、冷却ファンの制御、又は故障検出の制御等を行う。なお、これらの機能の一部又は全部は上述のように、バッテリー８７０５内に含めてもよく、あるいはバッテリー群８７０６ごとに当該機能を付与してもよい。また、ＢＭＵ８７０７はＰＣＳ８７０８と電気的に接続する。

ＰＣＳ８７０８は、交流（ＡＣ）電源である系統電源８７０３と電気的に接続され、直流−交流変換を行う。例えば、ＰＣＳ８７０８は、インバータや、系統電源８７０３の異常を検出して動作を停止する系統連系保護装置などを有する。蓄電装置８７００の充電時には、例えば系統電源８７０３の交流の電力を直流に変換してＢＭＵ８７０７へ送電し、蓄電装置８７００の放電時には、バッテリー群８７０６に蓄えられた電力を屋内などの負荷に交流に変換して供給する。なお、蓄電装置８７００から負荷への電力の供給は、図２０Ａに示すように分電盤８７０４を介してもよく、あるいは蓄電装置８７００と負荷との接続を有線又は無線により直接行ってもよい。

本発明の一形態に係るＤＣ−ＤＣコンバータは、例えば、ＰＣＳ８７０８、ＢＭＵ８７０７の組み込まれた回路の電源回路に適用することができる。

図２１に、電子機器として、デジタル機器のいくつかの具体例を示す。

図２１Ａに、携帯型の情報端末の一例を示す。情報端末９００は、筐体９０１、筐体９０２、表示部９０３ａ、表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、ＤＣ−ＤＣコンバータ１０が設けられている。

なお、表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図２１Ａの左図のように、表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図２１Ａの右図のように表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。

また、情報端末９００は、図２１Ａの右図のように、表示部９０３ａ及び表示部９０３ｂのうち、一方を取り外すことができる。表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。

情報端末９００は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報を操作または編集する機能、様々なソフトウエア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。

また、情報端末９００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

更に、筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。

図２１Ｂは、電子ペーパーを実装した電子書籍端末９１０の構成例を示す。電子書籍端末９１０は、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は軸部９１５により接続されており、軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、ＤＣ−ＤＣコンバータ１０が設けられている。

図２１Ｃに、スマートフォンの構成の一例を示す。スマートフォン９３０の本体９３５には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３５内にはＤＣ−ＤＣコンバータ１０が設けられている。

図２１Ｄは、腕時計型表示装置の構成の一例を示す。腕時計型表示装置９４０は、本体９４１、表示部９４２などによって構成されている。本体９４１内には、ＤＣ−ＤＣコンバータ１０が設けられている。

本実施の形態は、他の実施の形態および実施例と適宜組み合わせて実施することが可能である。

＜＜ＤＣ−ＤＣコンバータの制御回路＞＞
設計したＤＣ−ＤＣコンバータの制御回路をＯＳトランジスタ（ｎチャネル型トランジスタ）で作製し、その性能の評価を行った。ここでは、制御回路として、図４の回路ブロック２００に対応する回路群を作製した。また、この回路群とともに、電圧変換回路のスイッチを同じチップに集積した。図２４は、チップに集積された回路群のブロック図であり、図２５は、チップの光学顕微鏡写真である。

図２４に示すように、電圧変換回路のスイッチを構成するＯＳトランジスタＭｓｗ１には、バックゲートを設けた。ＯＳトランジスタＭｓｗ１のチャネル長は３μｍであり、チャネル幅は１８３，７００μｍである。なお、ＯＳトランジスタＭｓｗ１は、電気的に並列に接続された複数のＯＳトランジスタで構成されている。

図２４に示すように、制御回路１０５は、制御モードが、ＰＷＭ制御モード（以下、ＰＷＭモードと呼ぶ）と、ヒステリシス制御モード（ヒステリシスモード）とで切り替え可能となっている。制御回路１０５は、２入力コンパレータ２２、３入力コンパレータ２３、セレクタ回路２４、バッファー回路（Ｇ−ＢＵＦ）２５、バッファー回路（Ｐ−ＢＵＦ）２６、デジタルブロック６０、分周回路６１、およびＤＡＣ６２を有する。制御回路１０５のトランジスタ、およびＯＳトランジスタＭｓｗ１はＯＳトランジスタである。また、これらＯＳトランジスタの酸化物半導体層は、ＣＡＡＣ−ＯＳを形成することが可能な条件で成膜された酸化物半導体膜で形成した。

図２５において、コンパレータ部（ＣＯＭＰ）は、２入力コンパレータ２２、または３入力コンパレータ２３を構成する３つのコンパレータ２０が形成されている回路ブロックである。ロジック部（ＬＯＧＩＣ）は、２つのＮＡＮＤゲート回路２１、セレクタ回路２４、デジタルブロック６０、および分周回路６１が形成されている回路ブロックである。制御回路１０５のサイズは、５ｍｍ×７．７ｍｍであった。

制御回路１０５において、ＰＷＭモードで機能する回路群が、３入力コンパレータ２３、デジタルブロック６０、分周回路６１、ＤＡＣ６２およびＰ−ＢＵＦ２６である。これらの回路の構成および機能は、図４のロジック部１１０と同様なため、その説明を援用する。

分周回路６１は、ＣＬＫＤＩＶ１１１に相当する回路であり、デジタルブロック６０は、ＡＶＥＣ１１２およびＤＵＴＹＣ１１３の機能を備えたデジタル信号処理回路である。分周回路６１はクロック信号ｃｌｋから６ビットのデジタル信号を生成し、デジタルブロック６０およびＤＡＣ６２に出力する。ＤＡＣ６２は、８ビットのデジタル信号に従って、信号ＶＴＲＩを生成し、出力する。デジタルブロック６０で処理されたデジタル信号は、Ｐ−ＢＵＦ２６に出力される。ＰＷＭモードでは、Ｐ−ＢＵＦ２６の出力信号ＰＷＭ＿ＯＵＴが、電圧変換回路のスイッチの制御信号として用いられる。

信号ＳＥＴ＿ＰＷＭは、信号ＰＷＭ＿ＯＵＴのデューティー比設定値を、外部入力信号ｅｘｐｗｍ［５：０］で設定するか、デジタルブロック６０で演算した値で設定するかを決定する信号である。信号ＦＩＸ＿ＰＷＭは、ＤＵＴＹ比設定値の初期値を決定するための制御信号である。ＳＷ＿ＤＩＧ＿ＡＶＥは、３入力コンパレータ２３の出力値の平均値を外部入力信号ｅｘ＿ａｖｅ［５：０］で設定するか、デジタルブロック６０で演算した値で設定するかを決定する信号である。

ヒステリシスモードでは、Ｇ−ＢＵＦ２５の出力信号ＧＳが、電圧変換回路のスイッチの制御信号となる。セレクタ回路２４は、信号ＧＳＭＵＸにより、Ｇ−ＢＵＦ２５へ出力する信号を、２入力コンパレータ２２の出力信号と、３入力コンパレータ２３の出力信号に切り替える。電圧Ｖｒｅｆは２入力コンパレータ２２の参照電圧である。

２入力コンパレータ２２は、１つのコンパレータ２０で構成されている。３入力コンパレータ２３は、ヒステリシス・コンパレータ１２０（図８）と同様の回路構成を有しており、２つのコンパレータ２０および２つのＮＡＮＤゲート回路２１で構成されている。コンパレータ２０は、ＣＭＰ＿Ａ（図９）と同様の回路構成である。ここでは、コンパレータ２０は、参照電源回路２１０（図１０）、９段のＡＭＰＡ２１１（図１２）、１段のＡＭＰＢ２１２（図１３）、および６段のＩＮＶＡ２１３（図１１）で構成された。６段のＩＮＶＡ２１３はバッファー回路として機能する。また、ＮＡＮＤゲート回路２１は、ＮＡＮＤ＿Ａ（図１４）と同じ回路構成とした。

差動増幅回路を単一導電型のトランジスタで構成する場合、ｎチャネル型トランジスタとｐチャネル型トランジスタを相補的に組み合わせたカスコードカレントミラー回路を構成することができない。そのため、図１２、図１３に示すように、コンパレータ２０を構成する差動増幅回路（ＡＭＰＡ２１１、ＡＭＰＢ２１２）を折り返しカスコード回路が用いられた差動増幅回路とした。これにより、コンパレータ２０の動作電圧を低くすることができた。また、温度変化に対する電流バイアスを安定化させるため、ＡＭＰＡ２１１、ＡＭＰＢ２１２にカレントミラーを多用した。

＜＜コンパレータの動作検証＞＞
高温環境下における２入力コンパレータ２２（コンパレータ２０）の動作を検証した。その結果を図２６に示す。図２６は、オシロスコープで測定された２入力コンパレータ２２の入力信号（Ｖｒｅｆ，ＦＢ）、および出力信号ＧＳの波形を示す。測定環境温度は１５０℃であった。２入力コンパレータ２２には、参照電圧Ｖｒｅｆ＝４．０Ｖを入力し、フィードバック信号ＦＢとして、振幅５．０Ｖ、周波数３５ｋＨｚのクロック信号を入力した。信号ＧＳの振幅は１０Ｖであった。信号ＧＳの立ち下がり時間Ｔｆは６．２μｓであり、立ち上がり時間Ｔｒは６μｓであった。図２６により、試作したコンパレータ２０は、１５０℃の環境において、周波数３５ｋＨｚで動作すること可能なことが確認された。

＜＜ＤＣ−ＤＣコンバータの動作検証＞＞
制御回路１０５と電圧変換回路とを組み合わせてＤＣ−ＤＣコンバータを作製し、その電力効率を測定した。図２７は、ＤＣ−ＤＣコンバータの電力効率の測定方法を説明する模式図である。

制御回路１０５をヒステリシスモードで動作させた。ヒステリシス・コンパレータには、３入力コンパレータ２３を用いた。電圧変換回路８０には、降圧型のチョッパ回路を用いた。電圧変換回路８０のスイッチにはＳｉトランジスタを用いた。コイルのインダクタンスＬは１００μＨであり、容量素子の静電容量Ｃは３００μＦであった。電圧変換回路８０の出力には、電気的負荷８１を接続した。電気的負荷８１には、定電流負荷装置を用いた。電圧Ｖｏｕｔおよび電流Ｉｏｕｔは、電圧変換回路８０から、電気的負荷８１へ供給される電圧および電流である。電圧変換回路８０に電源９１により、電圧Ｖｉｎ、および電流Ｉｉｎを供給し、制御回路１０５には電源９２により、電圧Ｖｄｄおよび電流Ｉｄｄを供給した。

図２８に、ＤＣ−ＤＣコンバータの負荷電力に対する電力効率及び制御回路１０５で消費される電流Ｉｄｄの測定結果を示す。図２８のデータは、デジタルマルチメータ（ＤＭＭ）９３で測定された電圧Ｖｉｎおよび電流Ｉｉｎ、ならびにＤＭＭ９４で測定された電圧Ｖｄｄおよび電流Ｉｄｄ、並びに電気的負荷８１を流れるロード電流から得られたものである。測定環境温度は、室温、８５℃、１２５℃、１５０℃とした。図２８には、室温と１５０℃のデータを示す。温度が１００℃以上上昇しても、電力効率の著しい低下は確認されなかった。また、消費電流Ｉｄｄは、１５０℃では室温よりもやや増加しているもののほぼ変わらない値であった。具体的には、室温における最高電力効率は、Ｉｏｕｔ＝２５０ｍＡ、Ｉｄｄ＝２．８０ｍＡ場合で８１．５％であった。また、１５０℃における最高電力効率は、Ｉｏｕｔ＝３００ｍＡ、Ｉｄｄ＝４．３１ｍＡの場合で、８０．４％であった。

本実施例により、制御回路をすべてＯＳトランジスタによって構成することにより、１５０℃で動作が可能なＤＣ−ＤＣコンバータを実現できることが確認された。

１０ ＤＣ−ＤＣコンバータ
１００ 制御回路（ＣＴＲＬ）
１１０ ロジック部
１２０ ヒステリシス・コンパレータ
１３０ コンパレータ
１４０ デジタル−アナログ変換回路（ＤＡＣ）
１５０ バッファー回路
１８０ 電圧変換回路（ＶＣＮＶＣ）
１９０ 帰還回路（ＦＢＣ）

Claims (7)

1. パルス信号を生成する制御回路であり、
   入力信号の電圧の変動に応じて前記パルス信号のパルス幅変調を行う機能を備え、
   アナログ−デジタル変換回路と、
   ロジック部と、
   デジタル−アナログ変換回路と、
   コンパレータと、
   を有し、
   前記アナログ−デジタル変換回路は、前記入力信号の電圧に対応する第１のデジタル信号を生成する機能を有し、
   前記ロジック部は、
   前記第１のデジタル信号に基づいて、前記パルス信号のパルス幅を決定するパルス幅変調信号を生成する機能と、
   入力される基準クロック信号を分割して、ｍビット（ｍは２以上）の第２のデジタル信号を生成する機能と、
   を有し、
   前記デジタル−アナログ変換回路は、前記ｍビット（ｍは２以上）の第２のデジタル信号をアナログ信号に変換して、２^ｍ諧調の三角波信号を生成する機能を有し、
   前記コンパレータは、前記パルス幅変調信号と前記三角波信号との比較結果を前記パルス信号として出力する機能を有することを特徴とする制御回路。
2. 用いられているトランジスタが、単極性のトランジスタである請求項１に記載の制御回路。
3. 用いられているトランジスタが、チャネル形成領域が酸化物半導体層で形成されているトランジスタである請求項１に記載の制御回路。
4. 第１の電圧を第２の電圧に変換するＤＣ−ＤＣコンバータであり、
   電圧変換回路と、
   帰還回路と、
   制御回路と、
   を有し、
   前記電圧変換回路は、
   前記第１の電圧が入力される入力端子と、
   前記第２の電圧を出力する出力端子と、
   トランジスタと、
   を有し、
   前記帰還回路は、前記出力端子の電圧の変動を監視し、前記電圧の変動に応じたフィードバック信号を生成する機能を有し、
   前記制御回路は、
   前記トランジスタのオン、オフを制御するパルス信号を生成する機能を備え、
   アナログ−デジタル変換回路と、
   ロジック部と、
   デジタル−アナログ変換回路と、
   コンパレータと、
   を有し、
   前記アナログ−デジタル変換回路は、前記フィードバック信号の電圧に対応する第１のデジタル信号を生成する機能を有し、
   前記ロジック部は、
   前記第１のデジタル信号に基づいて、前記パルス信号のパルス幅を決定するパルス幅変調信号を生成する機能と、
   入力される基準クロック信号を分割して、ｍビット（ｍは２以上）の第２のデジタル信号を生成する機能と、
   を有し、
   前記デジタル−アナログ変換回路は、前記ｍビットの第２のデジタル信号をアナログ信号に変換して、２^ｍ諧調の三角波信号を生成する機能を有し、
   前記コンパレータは、前記パルス幅変調信号と前記三角波信号との比較結果を前記パルス信号として出力する機能を有する
   ことを特徴とするＤＣ−ＤＣコンバータ。
5. 請求項４において、
   前記制御回路のトランジスタは同じ極性のトランジスタであることを特徴とするＤＣ−ＤＣコンバータ。
6. 請求項４において、
   前記制御回路のトランジスタは、チャネル形成領域が酸化物半導体層で形成されているトランジスタであることを特徴とするＤＣ−ＤＣコンバータ。
7. 第１の電圧を第２の電圧に変換するＤＣ−ＤＣコンバータであり、
   電圧変換回路と、
   帰還回路と、
   制御回路と、
   を有し、
   前記電圧変換回路は、
   前記第１の電圧が入力される入力端子と、
   前記第２の電圧を出力する出力端子と、
   トランジスタと、
   を有し、
   前記帰還回路は、前記出力端子の電圧の変動を監視し、前記電圧の変動に応じたフィードバック信号を生成する機能を有し、
   前記制御回路は、コンパレータおよびバッファー回路を有し、
   前記コンパレータは、前記フィードバック信号の電圧の変動に対応するパルス信号を生成し、
   前記コンパレータの出力信号は前記バッファー回路を介して前記トランジスタのゲートに入力され、
   前記コンパレータおよび前記バッファー回路のトランジスタは、チャネル形成領域が酸化物半導体層で形成されていることを特徴とするＤＣ−ＤＣコンバータ。