JP2015169522A

JP2015169522A - サンプリング電力量計

Info

Publication number: JP2015169522A
Application number: JP2014044114A
Authority: JP
Inventors: 越順川; Jun Kawagoe
Original assignee: Japan Electric Meters Inspection Corp JEMIC
Current assignee: Japan Electric Meters Inspection Corp JEMIC
Priority date: 2014-03-06
Filing date: 2014-03-06
Publication date: 2015-09-28
Anticipated expiration: 2034-03-06
Also published as: JP6199206B2

Abstract

【課題】出力パルス数が入力信号に正確に対応したものとなるサンプリング電力量計を提供する。
【解決手段】ディジタル変換された入力電圧および入力電流から瞬時電力を算出する乗算器１０５と、前記瞬時電力を積算および平均化し、かつ電圧同期信号に基づく周期でリセットして測定電力量を算出する電力量測定器１００と、フィードバックバック型デジタル発振器１１１を備え、積算電力量および前記電力量/パルス数設定値に応じて設定された周波数設定値を、前記フィードバックバック型デジタル発振器１１１にて修正しつつ電力量パルス出力を形成する。
【選択図】図１

Description

本発明は、サンプリング方式で形成したパルスを計量する電力量計に係り、とくにパルスの形成誤差をゼロにするものに関する。

サンプリング電力量計は、入力された電圧および電流をＡ/Ｄ変換器でディジタル信号に変換し、乗算してディジタル値の電力値を得、この電力値を所定時間積算して電力量値を算出する。そして、算出された電力量値に応じた数のパルスを出力する。

Ａ/Ｄ変換は、サンプリングクロックを用いて行う。汎用の電力量計としては、サンプリングクロックが、測定すべき入力信号に同期していないタイプの電力量計が用いられている。このタイプのものは、回路構成が簡単でもあり、広く普及している。

しかし、サンプリングクロックが入力信号と同期していないと、形成されるパルスにジッタが生じ、短時間では誤差を生じるから高分解能の電力量測定を行うことができない。

そこで、短時間で高精度の電力量計測が必要とされる用途に向けて、サンプリングクロックを入力信号に同期して発生させる形式の、基準器としての電力量計が提供された。

図６は、従来の、入力信号に同期したサンプリングクロックを用いる、基準器レベルの高精度電力量計の構成を示している。これは、f[Hz]の入力電圧を矩形波変換器１０１に与え、電圧同期信号を形成してＰＬＬ回路１０２に与えることによりnf[Hz]のサンプリングクロックを形成し、Ａ/Ｄ変換器１０３，１０４に与える。

これにより、Ａ/Ｄ変換器１０３は電圧信号を、Ａ/Ｄ変換器１０４は電流信号をそれぞれディジタル変換して電圧信号v_mkおよび電流信号ｉ_mkを形成し、乗算器１０５に与えて瞬時電力p_mk[W]を求める。ここで、添え字m、kは、サンプルのm周期目におけるｋ番目のデータであることを示す（以下、同様）。

瞬時電力p_mkは、瞬時電力積算器１０６、平均化回路１０７および周波数設定器１０８を有する電力算出器１０に与えられて、測定電力に見合う周波数設定信号f_ｍ＝p_ｍ/r[Hz]が形成され、ディジタル発振器１０９に与えられる。

ここで、電力算出器１０では、周波数設定器１０８が瞬時電力積算器１０６に、１周期ごとに電力を測定するため1周期ごとにリセットしている。また、ディジタル発振器１０９では、水晶発振器１１０からのクロック信号を用いて、測定した電力に対応するパルス出力Ｆ_ｍ[Hz]を形成する。

そして、図７は、図６に示した回路各部の信号を示すタイミングチャートである。電圧信号波形の一定の周期が繰り返されるのに同期して、瞬時電圧v_mk[V]、瞬時電流i_mk[A]、瞬時電力p_mk[W]、瞬時電力積算値Σp_mk[W]および平均電力P_m[W]が現れる。

特開２０００-１２１６７９号公報特開２００７-３０６３０６号公報

しかしながら、図６に示した従来の電力量計は、汎用型と異なりかなり高精度ではあるが、リセット動作が、ｎ回サンプルを得るごとに行われるものであるため、リセット動作とリセット動作との間に生じた入力急変には対応できず、パルス数の累積誤差を生じることがある。

本発明は上述の点を考慮してなされたもので、出力パルス数が入力信号に正確に対応したものとなるサンプリング電力量計を提供することを目的とする。

上記目的達成のため、本発明では、
測定すべき電圧および電流を、前記電圧から取り出した電圧同期信号によってサンプリングすることによりディジタル変換し、入力電圧および入力電流を形成する入力回路と、
前記入力電圧および入力電流から瞬時電力を算出する乗算器と、
前記瞬時電力を積算および平均化し、かつ前記電圧同期信号に基づく周期でリセットして測定電力量を算出する電力量測定器と、
前記測定電力量および前記電圧同期信号が与えられて積算電力量を算出する積算器と、
電力量/パルス数設定値の設定を行う電力量/パルス数設定器と、
前記積算電力量および前記電力量/パルス数設定値に応じて周波数設定値を求める周波数設定器と、
クロックが与えられる度に、前記周波数設定値に基づく保持値を増していく一次レジスタおよび前記電圧同期信号に応じて前記一次レジスタの保持値を逐次的に記憶する二次レジスタを有し、前記一次レジスタの保持値と前記二次レジスタの保持値との差に応じて前記周波数設定値を修正しつつパルス出力を形成するパルス出力回路と、
をそなえたサンプリング電力量計、
を提供する。

本発明は上述のように、入力電圧に同期したサンプリングにより得た測定電力量を電圧の周期で修正しつつパルス出力を形成するようにしたため、測定電力量に正確に対応したパルスを出力することができる。そして、入力信号が急変してもパルス数の累積誤差が生じない。

本発明の一実施例の全体構成を示す説明図。本発明の電力量測定動作における各部信号を示したタイミングチャート。図１におけるフィードバック形ディジタル発振器111の内部構成を示すブロック図。図３における一次レジスタ111_ｉおよび二次レジスタ111_ｊのビット構成を示す説明図。図３に示したパルス出力形成回路の構成を示す簡略化ブロック図。従来のサンプリング電力量計の構成を示すブロック図。図６の構成における電力量測定動作における各部信号を示したタイミングチャート。

以下、添付図面を参照して本発明の実施の形態を説明する。

図１は、本発明の一実施例の構成を示すブロック図である。この図１では、図６に示した回路と共通する部分を同一符号で示し、異なる部分を異符号で示している。すなわち、入力回路である矩形波変換器１０１、ＰＬＬ回路１０２、Ａ/Ｄ変換器１０３，１０４、乗算器１０５、水晶発振器１１０は、図６の回路と同様の構成である。

この図１における電力量測定器１００は、瞬時電力積算器１０６、平均化回路１０７および電力量算出器１１３を有するもので、図６における電力算出器１０と基本的機能は共通する部分もあるが、具体的には若干相違するものである。そして、異符号で表わしたフィードバック形ディジタル発振器（パルス出力回路）１１１、クロックカウンタ１１２は、本発明に係る要素である。

クロックカウンタ１１２は、水晶発振器１１０からのクロックf_clk[Hz]が与えられて入力信号1周期のクロック数C_mを計数し、その後、電力量算出器１１３からのリセット信号によって計数値をリセットする。

クロックカウンタ１１２の出力であるクロック数C_mは、電力量算出器１１３に与えられて測定電力量ｅ_{in m}[Ws]の形成に用いられるとともに、フィードバック形ディジタル発振器１１１に与えられて電力量計算に用いられる。

すなわち、測定すべき入力信号の周期T_mは、
T_m＝C_m/f_clk[s] （１）
ここで、f_clk：クロック周波数。

である。したがって、測定電力量e_{in m}は、平均電力P_mと時間T_mとを乗じることにより得られ、
e_{in m}＝P_mT_m＝C_mP_m/f_clk （２）
と表される。

図２は、図１の回路の各部信号を示すタイミングチャートである。一定の周期T₁，T₂，T₃，…が繰り返されるのに同期して、サンプリングクロックnf[Hz]が形成されてＡ/Ｄ変換器１０３，１０４に与えられ、また水晶発振器１１０からフィードバック形ディジタル発振器１１１、クロックカウンタ１１２にクロックf_clkが与えられる。

このクロックf_clkのタイミングにしたがって、クロックカウンタ１１２がリセットを繰り返しながらクロック数をC₁，C₂，C₃，…と更新していき、クロック数C_mとして電力量算出器１１３、フィードバック形ディジタル発振器１１１に与える。

そして、入力信号の各周期T₂，T₃，T₄，…で平均化回路１０７により平均電力P_mがP₁，P₂，P₃，…として算出され、電力量算出器１１３に与えられて測定電力量e_{in m}[Ws]が求められる。

なお、図２に示されたあと２つのデータ、パルス電力量e_{out m}、積算電力量E_mについては、図５に示すパルス出力形成回路に関連して後述する。

フィードバック形ディジタル発振器１１１
図３は、図1に示したフィードバック形ディジタル発振器１１１の内部構成を示しており、このフィードバック形ディジタル発振器１１１は、一次レジスタ111_ｉを用いたパルス形成器Ａおよび二次レジスタ111_ｊを用いた修正器Ｂを主たる構成要素としたパルス出力形成回路（２点鎖線図示）をそなえる。

フィードバック形ディジタル発振器１１１は、さらに関連要素として積算器111_a、周波数設定器111_ｂ、電力量/パルス設定器111_ｃ、乗算器111_ｅ，111_ｌ，111_n、オーバーフロー値設定器111_ｆおよびレジスタ111_ｉ，111_ｊをそなえるものである。

パルス出力形成回路は、この他に加算器111_ｈおよび減算器111_ｋをそなえる。

図４は、一次レジスタ111_ｉおよび二次レジスタ111_ｊのビット構成を示したもので、全ビット数は（ｘ＋ｙ）ビットであって、最下位を図示右端の「０」ビットとすると最上位が「ｘ＋ｙ−１」ビットであり、下位側が「０」から「ｘ−１」ビットまでのｘビット幅で、上位側が「ｘ＋ｙ−１」ビットまでのｙビット幅である。

本発明では、パルスの計数に（ｘ＋ｙ）ビットのレジスタ値を利用し、レジスタの下位ｘビットをパルス数の小数部、上位ｙビットをパルス数の整数部として扱い、パルス数の分解能を2^ｘ倍に向上させている。

図３において、フィードバック形ディジタル発振器１１１は、入力信号として、図1に示した測定電力量e_{in m}[Ws]、電圧同期信号f[Hz]、クロック数C_mおよびクロックf_clk[Hz]、ならびに２つの設定器111_ｃ，111_ｆからの１パルス当たり電力量r[Ws]および定数2^ｘが与えられて、クロックf_clk［Hz］に基づき動作するパルス形成器Ａ（一点鎖線枠図示）でパルスを形成し、電圧同期信号ｆ［Hz］に基づき動作する修正器Ｂ（一点鎖線枠図示）による修正を加えた上で、出力信号としてパルス出力Ｆ_mを送出する。

このフィードバック形ディジタル発振器１１１には、測定電力量e_{in m}が電力量算出器１１３（図１）から、またクロック数C_mがクロックカウンタ１１２（図１）から、さらに電圧同期信号が矩形波変換器１０１から、そしてクロックf_clkが水晶発振器１１０から与えられる。

一方、1パルス当たり電力量rは電力量/パルス設定器111_ｃから、定数2^ｘはオーバーフロー値設定器111_ｆから与えられる。

このフィードバック形ディジタル発振器１１１において、積算器111_ａは、その加算入力端子（＋）に測定電力量e_{in m}が、減算入力端子（−）に出力パルス電力量ｅ_{out m}が、また同期入力端子に電圧同期信号ｆ[Hz]が与えられることにより、測定電力量e_{in m}および出力パルス電力量e_{out m}に応じた積算電力量E_m[Ws]を形成して周波数設定器111_ｂに与える。

この周波数設定器111_ｂは、その他にクロックf_clk［Hz］、１パルス当たり電力量r[Ws]、クロック数C_mが与えられて、演算
E_m[Ws]×f_clk/(rC_m)[Ws²]
を行うことにより周波数設定値f_m、
ｆ_m＝E_mf_clk/(rC_m)[Hz]
を算出し、この周波数設定値f_mをパルス形成器Ａの乗算器111_ｅに与える。

パルス形成器Ａ
パルス形成器Ａは、乗算器111_ｅ、加算器111_ｈおよび一次レジスタ111_ｉにより構成される。そして、乗算器111_ｅでは、周波数設定値f_mを、除算器111_ｇがオーバーフロー値設定器111_ｆの出力2^ｘをクロックf_clkで割って得た2^ｘ/f_clk、と乗算する。そして得られた積E_m2^ｘ/（rC_m）を、加算器111_ｈに与える。

ここで、定数2^ｘの「ｘ」は、後述するが、一次レジスタ111_ｉおよび二次レジスタ111_ｊのビット数［（x＋y）ビット］におけるｘである。

加算器111_ｈでは、積E_m2^ｘ/（rC_m）に一次レジスタ111_ｉの出力q_m-1(Cm-1)を加算して信号q_m（Cm）を形成し、一次レジスタ111_ｉに与える。

図５は、図３における２点鎖線で囲んだ部分、つまりパルス出力形成回路を示している。このパルス出力形成回路は、一次レジスタ111_ｉおよび二次レジスタ111_ｊ、ならびにその関連要素である乗算器111_ｅ、加算器111_ｈおよび減算器111_ｋにより構成される。

一次レジスタ111_ｉは、フィードバック形ディジタル発振器１１１のパルス出力Ｆ_ｍを形成するものであり、二次レジスタ111_ｊと協働してパルス出力を形成するフィードバック形ディジタル発振器111の基本的構成要素であり、乗算器111_ｅ、加算器111_ｈ、減算器111_kと組み合わせた形で示している。

この図５において、一次レジスタ111_ｉは、クロックｆ_clkが与えられる毎に、保持値を更新するもので、いま入力端D_Aに加算器111_ｈの出力q_m（１）が与えられているとき、出力端Q_Aには一つ前の保持値q_m-1(Cm-1)が出力されている。

一次レジスタ111_ｉの入力側に配される加算器111_ｈは、乗算器111_eの出力
（P_ｍ/r）・（2^ｘ/ｆ_clk）と一次レジスタ111_ｉのフィードバック出力であるq_m-1(Cm-1)とを加算して（ｘ＋y）ビット幅の出力q_m（１）を形成し、一次レジスタ111ｉの入力端D_Aに与える。ここで、P_ｍは、平均電力であり、下記式（６）を用いて後述する。

一方、一次レジスタ111_ｉの出力端Q_Aに現れるフィードバック出力q_m-1(Cm-1)は、二次レジスタ111_ｊの入力端D_Bにも与えられる。二次レジスタ111_ｊは、電圧同期信号ｆ［Hz］が与えられる毎に保持値を更新するもので、更新されるまで出力端Q_Bからは一つ前の保持値q_m-2(Cm-2)を減算器111_kに与える。

また、二次レジスタ111_ｊの出力側に配される減算器111_kは、二次レジスタ111_ｊの出力q_m-2(Cm-2)から一次レジスタ111_ｉのフィードバック出力であるq_m-1(Cm-1)を差し引いた差(q_m-2(Cm-2)-q_m-1(Cm-1))を形成する。

これにより、一次レジスタ111_ｉは、（ｘ＋ｙ）ビット幅の出力q_m-1(Cm-1)を形成し、そのうち（ｘ−１）ビットまたは下位ｘビット中の最上位ビットをパルス出力Ｆ_ｍとして出力し、全ビットを加算器111_ｈおよび二次レジスタ111_ｊにフィードバックする。

二次レジスタ111_ｊは、クロックf［Hz］が与えられる度に、記憶しているデータq_m-2(Cm-2)を減算器111_kに与える。減算器111_kは、二次レジスタ111_ｊの出力q_m-2(Cm-2)と一次レジスタ111_ｉのフィードバック出力q_m-1(Cm-1)との減算を行い、差(q_m-2(Cm-2)-q_m-1(Cm-1))を得て乗算器111_l（図３）に与える。

一次レジスタ111 _ｉおよび二次レジスタ111 _ｊの保持値更新動作
まずデータの表記法は、上述の通り、m周期目のi番目のクロックにおける一次レジスタ111_ｉの保持値をq_m(i)のように表している。また、m周期目の1周期間のクロック数は、クロックカウンタ112により測定され、その値はC_mで表している。

ここで、m-2周期目からm-1周期目に周期が切り替わる時、そして、それに同期した電圧同期信号が入力される時のクロックは、m-2周期目のCm-2番目のクロックである。そのとき、一次レジスタ111_ｉは、このクロックに同期してq_m-2(Cm-2)を出力する。

次に、m-1周期目からm周期目に切り替わり、それと同時に電圧同期信号が入力されるとき、二次レジスタ111_ｊは、電圧同期信号に同期して一次レジスタ111_ｉの出力q_m-2(Cm-2)をコピーして出力する。それと同時に、一次レジスタ111_ｉは、q_m-1(Cm-1)に更新される。図３，図５には、このときの状態を表している。

このように、二次レジスタ111_ｊは、電圧同期信号に同期して、一次レジスタ111_ｉの値を、q_{1 (C1)}，q_2(C2)，...、q_m-2(Cm-2)，q_m-1(Cm-1)，q_m(Cm)，...のように更新していく。

図５では、m-1周期目からm周期目に切り替わったときの状態を表しており、このとき、減算器111kの出力である、二次レジスタ111_ｊと一次レジスタ111_ｉとの保持値の差q_m-2(Cm-2)-q_m-1(Cm-1)は、m-1周期目の1周期間における一次レジスタ111_ｉの増分を表す。そして、乗算器111_lにより次式(３)で、その1周期間に出力されたパルス数が求められる。

(q_m-2(Cm-2)-q_m-1(Cm-1)) / 2^x （３）
通常、出力パルス数は1パルス単位でしか計数することができない。したがって、単位時間当たりのパルス計数の分解能を向上させるためには、パルスの周波数を高くする必要がある。

しかし、比較的高い周波数のパルスを出力する電力量計でもその周波数は10 ［kHz］程度であるから、1周期当たりに出力されるパルスは200程度であり、高分解能を望むことができない。

そこで、本発明では、パルスの計数にレジスタの保持値を利用し、レジスタの上位ｙビットをパルス数の整数部、下位ｘビットをパルス数の小数部として扱い、パルス数の分解能を2^x倍に向上させている。

積算電力量の計算
ここで、m周期目における積算電力量E_mを計算する方法を以下に示す。E_mは、測定電力量e_{in m}および出力パルス電力量e_{out m}から、次式(４)で求められる。

E_m = E_m-1+e_{in m}-e_{out m} [Ws] （４）
ここで、E_m-1は、1周期前の、（m-1）周期目の時点における積算電力量を表す。

m周期目における出力パルス電力量e_{out m}は、乗算器111_ｎにより上式(３)で求めたパルス数に、1パルス当たりの電力量r[Ws]を乗じる次式（５）で求められる。

e_{out m} = r(q_m-2(Cm-2)-q_m-1(Cm-1)) / 2^x [Ws] （５）
なお、出力パルス電力量ｅ_{out m}（の出力）および積算電力量E_m（積算器111_ａの出力）を、図２に示している。

積算電力量E_mを入力信号の1周期の時間T_mで除して得られる平均電力P_mは、
P_m＝E_m/T_m＝E_mf_clk/C_m （６）
であり、周波数設定値f_mは、上記式（６）を用いて得た平均電力P_mと１パルス当たり電力量rとから、下記式（７）により、
f_m＝P_m/r＝E_mf_clk/（rC_m）（７）
として得られる。

このように、一次レジスタ111_ｉの出力は、クロックが与えられる度に（P_ｍ/r）・（2^ｘ/ｆ_clk）ずつ単純増加する。ただし、各レジスタ111_ｉ，111_ｊは、（ｘ＋ｙ）ビット構成であり、下位のｘビット幅の部分はｘビットのバイナリ形式の構成であるから、オーバーフロー値2^ｘまではカウントアップできるが、これを超過するとオーバーフローする。オーバーフローするまでの限界クロック数は、
2^ｘ/｛（P_ｍ/r）・（2^ｘ/ｆ_clk）｝＝r/P_ｍ・f_clk
である。

したがって、オーバーフローを起こす時間は、上記限界クロック数にクロックの周期１/f_clkを乗じた、
r/P_ｍ・f_clk×１/f_clk＝r/P_ｍ
となり、オーバーフローを起こす周波数は、その逆数である、
P_ｍ/r
となり、周波数設定値ｆ_m（＝P_ｍ/r）と等しい。

なお、保持値が単純増加するバイナリレジスタの動作上の特徴であるが、最上位ビットはデューティ比が約５０％であり、周波数がオーバーフローの周波数と一致する。このため、下位ビットの最上位である（ｘ−１）ビットをパルス出力として利用することができる。

パルス形成器Ａと修正器Ｂとの連携動作
本発明の実施例の全体構成を示した図３に戻ると、一次レジスタ111_ｉのビット構成は、上述のように（ｘ＋ｙ）ビットである。この一次レジスタ111_ｉでは、下位側のｘビット部分を用いクロックf_clkに同期して乗算器111_eの出力（P_ｍ/r）・（2^ｘ/ｆ_clk）ずつ順次増加させて、定数2^ｘに達するとオーバーフローする。

オーバーフローの回数は、上位ｙビットに桁上げされて計数される。この桁上げされた上位ビットの数値が、出力されたパルス数である。

一次レジスタ111_ｉの出力q_m-1(Cm-1)は、パルス出力Ｆ_ｍとして送出されるとともに、フィードバック信号として二次レジスタ111_ｊおよび減算器111_ｋに与えられる。

二次レジスタ111_ｊのビット構成も、一次レジスタ111_ｉと同一である。

この二次レジスタ111_ｊでは、一次レジスタ111_ｉの出力q_m-1(Cm-1)を、電圧同期信号が与えられる毎にq_m-2(Cm-2)，q_m-1(Cm-1)，q_m(Cm)，……のようにコピーし、減算器111_ｋに出力する。

減算器111_ｋでは、二次レジスタ111_ｊからのデータq_m-2(Cm-2)を一次レジスタ111_ｉからのデータq_m-1(Cm-1)から減算して両データの差（q_m-1(Cm-1)−q_m-2(Cm-2)）を求め、乗算器111_ｌに与える。

乗算器111_ｌでは、この差（q_m-1(Cm-1)−q_m-2(Cm-2)）と1/2^x演算器111_ｍの設定値とを乗算して（q_m-1(Cm-1)−q_m-2(Cm-2)）/2^xを算出し、乗算器111_ｎに与える。この乗算器111_ｌの出力（q_m-1(Cm-1)−q_m-2(Cm-2)）/2^xは、電圧同期信号の1周期間に出力されたパルス数である。

乗算器111_ｎでは、この出力パルス数（q_m-1(Cm-1)−q_m-2(Cm-2)）/2^xに、電力量/パルス設定器111_ｃからの１パルス当たり電力量rを乗じて出力パルス電力量e_{out m}を、
e_{out m}＝r（q_m-1(Cm-1)−q_m-2(Cm-2)）/2^x [Ws]
として求め、積算器111_ａの減算入力端子（−）に与える。

上述したパルス形成器Ａおよび修正器Ｂの連携動作において、１周期間のレジスタ保持値の増加分がq_m-1(Cm-1)- q_m-2(Cm-2)であるとき、その間に出力されたパルス数は、上式（３）により、
（q_m-1(Cm-1)- q_m-2(Cm-2)）/2^ｘ
として表わされる。

図５に関して上述したとおり、サンプリング電力量計で高分解能の計測を行うには、単位時間当たりのパルス計数の分解能を向上させる必要がある。そのためには、発生パルスの周波数を高くすることが考えられるが、それは実際的ではない。

そこで、本発明では、パルスの計数にレジスタの保持値を利用することにより、レジスタの上位ｙビットをパルス数の整数部、下位ｘビットをパルス数の小数部として扱い、パルス数の分解能を2^x倍に向上させている。

出力パルスの形成と修正
上記のように、本発明に係る電力量計は、入力信号の1周期単位で電力の演算および周期測定を行い、測定電力量e_{in m}を求める。同時に、出力パルス数を計数してパルス数に相当する電力量e_{out m}を求める。

これら測定電力量e_{in m}、出力パルス電力量e_{out m}で修正して得た周波数設定値f_mを、フィードバック形ディジタル発振器１１１に設定する。これを、電圧同期信号ｆ[Hz]にしたがって入力信号の1周期ごとに繰り返す。

この結果、入力信号の電力および周波数が一定であれば、１周期毎に一定の平均電力量が得られ、一定周波数のパルスが出力される。

また、入力信号が変動しても、出力パルス数を計数してフィードバックするため、パルス数の累積誤差が生じない利点がある。

１０電力算出器、１００電力量測定器。
１０１矩形変換器、１０２ＰＬＬ回路、１０３，１０４Ａ/Ｄ変換器、
１０５乗算器、１０６瞬時電力積算器、１０７平均化回路、
１０８周波数設定器、１１３電力量算出器、１０９ディジタル発振器、
１１０水晶発振器、１１１フィードバック形ディジタル発振器、
１１２クロックカウンタ、１１３電力量算出器。
１１１_ａ積算器、１１１_ｂ周波数設定器、１１１_ｃ電力量／パルス設定器、
１１１_ｅ，１１１_ｌ，１１１_ｋ，１１１_ｎ乗算器、
１１１_ｆオーバーフロー値設定器、１１１_ｇ除算器、１１１_ｈ加算器、
１１１_ｉ，１１１_ｊレジスタ、１１１_ｋ減算器、１１１_ｍ 1/2_ｘ演算器。
Ａパルス形成器、Ｂ修正器。

Claims

測定すべき電圧および電流を、前記電圧から取り出した電圧同期信号によってサンプリングすることによりディジタル変換し、入力電圧および入力電流を形成する入力回路と、
前記入力電圧および入力電流から瞬時電力を算出する乗算器と、
前記瞬時電力を積算および平均化し、かつ前記電圧同期信号に基づく周期でリセットして測定電力量を算出する電力量測定器と、
前記測定電力量および前記電圧同期信号が与えられて積算電力量を算出する積算器と、
電力量/パルス数設定値の設定を行う電力量/パルス数設定器と、
前記積算電力量および前記電力量/パルス数設定値に応じて周波数設定値を求める周波数設定器と、
クロックが与えられる度に、前記周波数設定値に基づく保持値を増していく一次レジスタおよび前記電圧同期信号に応じて前記一次レジスタの保持値を逐次的に記憶する二次レジスタを有し、前記一次レジスタの保持値と前記二次レジスタの保持値との差に応じて前記周波数設定値を修正しつつパルス出力を形成するパルス出力回路と、
をそなえたサンプリング電力量計。
請求項１記載のサンプリング電力量計において、
前記レジスタは、整数部に相当する上位ビットおよび小数部に相当する下位ビットを有することを特徴とするサンプリング電力量計。
請求項１記載のサンプリング電力量計において、
前記一次レジスタおよび前記二次レジスタは、前記電圧同期信号によるサンプリング周期で記憶内容を更新することを特徴とするサンプリング電力量計。
請求項３記載のサンプリング電力量計において、
前記一次レジスタの保持値と前記二次レジスタの保持値との差を設定値２^ｘで割って求めた出力パルス数に、予め求められている１パルス当たり電力量を乗じて出力パルス電力量を求め、この出力パルス電力量により前記測定電力量を修正することを特徴とするサンプリング電力量計。