JP2015147030A - Game machine - Google Patents

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Yuzuru Yatsugi
譲 矢次
保 内山
Tamotsu Uchiyama
内山　　保
長尾　和彦
Kazuhiko Nagao
和彦 長尾
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Abstract

PROBLEM TO BE SOLVED: To provide a game machine capable of reducing a control load while showing a power-saving effect.SOLUTION: A game machine includes: a solenoid for controlling opening/closing operation of a plurality of predetermined game members each; a PWM circuit 650 for generating a plurality of PWM signals 0-3 for controlling each solenoid; and PWM period setting registers PULCYC 0-3 and PWM duty setting registers PULDTYA, PULDTYB capable of setting a period and a duty ratio of the respective PWM signals 0-3 each. The PWM circuit 650 generates each of the plurality of PWM signals 0-3 based on the period and the duty ratio set by the PWM period setting registers PULCYC 0-3 and the PWM duty setting registers PULDTYA, PULDTYB.

Description

本発明は、パチンコ機、アレンジボール機、雀球遊技機、スロットなどの遊技機に関し、より詳しくは、省電力効果を発揮させつつ制御負荷を低減させることができる遊技機に関する。   The present invention relates to a gaming machine such as a pachinko machine, an arrangement ball machine, a sparrow ball game machine, and a slot, and more particularly to a gaming machine that can reduce a control load while exhibiting a power saving effect.

従来のパチンコ機等の遊技機として、例えば特許文献１に記載のような遊技機が知られている。この遊技機は、ソレノイド制御を行うにあたって、電力消費を抑えるためにソレノイドの作動／停止時間をソフトウェアプログラムによって制御するというものである。   As a conventional gaming machine such as a pachinko machine, for example, a gaming machine described in Patent Document 1 is known. In this gaming machine, the solenoid operation / stop time is controlled by a software program in order to suppress power consumption when performing solenoid control.

特開２０１２−２５３３０８号公報JP 2012-253308 A

しかしながら、上記のような遊技機は、部品代を削減するためにハードウェアで構成せずソフトウェアプログラムのみでソレノイドを制御しているため、遊技性に関するプログラムを圧迫する要因となり、もって、制御負荷が増大するという問題があった。   However, in the gaming machine as described above, the solenoid is controlled only by the software program without configuring with hardware in order to reduce the parts cost, and this causes a pressure on the program related to the game, and thus the control load is reduced. There was a problem of increasing.

そこで本発明は、上記問題に鑑み、ソレノイドの制御を行うにあたって、省電力効果を発揮させつつ制御負荷を低減させることができる遊技機を提供することを目的としている。   In view of the above-described problems, an object of the present invention is to provide a gaming machine capable of reducing a control load while exhibiting a power saving effect in controlling a solenoid.

上記本発明の目的は、以下の手段によって達成される。なお、括弧内は、後述する実施形態の参照符号を付したものであるが、本発明はこれに限定されるものではない。   The object of the present invention is achieved by the following means. In addition, although the code | symbol in a parenthesis attaches the referential mark of embodiment mentioned later, this invention is not limited to this.

請求項１の発明に係る遊技機によれば、複数の所定の遊技部材（開閉部材４３ｂ，開閉扉４４ａ）の開閉動作を夫々制御する複数のソレノイド（普通電動役物ソレノイド４３ｃ，特別電動役物ソレノイド４４ｂ）と、
前記各ソレノイド（普通電動役物ソレノイド４３ｃ，特別電動役物ソレノイド４４ｂ）を夫々制御する複数の制御信号（ＰＷＭ信号０〜３）を生成する制御信号生成手段（ＰＷＭ回路６５０）と、
前記各制御信号（ＰＷＭ信号０〜３）の周期とデューティ比を夫々設定可能な設定手段（ＰＷＭ周期設定レジスタＰＵＬＣＹＣ０〜３、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡ，ＰＵＬＤＴＹＢ）と、
所定条件の成立に基づき、遊技に関する抽選を行う抽選手段（ステップＳ１０８、ステップＳ５０８）と、
前記抽選手段（ステップＳ１０８、ステップＳ５０８）により抽選された抽選結果に基づいて、前記複数のソレノイド（普通電動役物ソレノイド４３ｃ，特別電動役物ソレノイド４４ｂ）の開閉動作に関する情報を夫々設定する開閉動作情報設定手段（ステップＳ２０６、ステップＳ１００４，ステップＳ１１０１）とを有し、
前記制御信号生成手段（ＰＷＭ回路６５０）は、前記開閉動作情報設定手段（ステップＳ２０６、ステップＳ１００４，ステップＳ１１０１）にて設定された情報に基づいて前記設定手段（ＰＷＭ周期設定レジスタＰＵＬＣＹＣ０〜３、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡ，ＰＵＬＤＴＹＢ）にて設定された周期とデューティ比に基づいた複数の制御信号（ＰＷＭ信号０〜３）を夫々生成してなることを特徴としている。 According to the gaming machine of the first aspect of the present invention, a plurality of solenoids (ordinary electric accessory solenoid 43c, special electric accessory) that respectively control opening / closing operations of a plurality of predetermined game members (opening / closing member 43b, opening / closing door 44a). Solenoid 44b),
Control signal generating means (PWM circuit 650) for generating a plurality of control signals (PWM signals 0 to 3) for controlling the solenoids (ordinary electric accessory solenoid 43c, special electric accessory solenoid 44b), respectively;
Setting means (PWM cycle setting registers PULCYC0 to 3 and PWM duty setting registers PULDTYA and PULDTYB) capable of setting the cycle and duty ratio of each control signal (PWM signals 0 to 3),
Lottery means (step S108, step S508) for performing a lottery concerning a game based on establishment of a predetermined condition;
An opening / closing operation for setting information on the opening / closing operations of the plurality of solenoids (ordinary electric accessory solenoid 43c, special electric accessory solenoid 44b) based on the lottery result drawn by the lottery means (step S108, step S508). Information setting means (step S206, step S1004, step S1101),
The control signal generating means (PWM circuit 650) is configured to set the setting means (PWM cycle setting registers PULCYC0 to 3, PWM) based on the information set by the opening / closing operation information setting means (step S206, step S1004, step S1101). A plurality of control signals (PWM signals 0 to 3) based on the period and duty ratio set in the duty setting registers PULDTYA and PULDTYB) are generated.

本発明によれば、省電力効果を発揮させつつ制御負荷を低減させることができる。   According to the present invention, it is possible to reduce the control load while exhibiting the power saving effect.

本発明の一実施形態に係る遊技機の外観を示す斜視図である。It is a perspective view which shows the external appearance of the game machine which concerns on one Embodiment of this invention. 同実施形態に係る遊技機の遊技盤の正面図である。It is a front view of the game board of the gaming machine according to the embodiment. 同実施形態に係る遊技機の制御装置を示すブロック図である。It is a block diagram which shows the control apparatus of the game machine which concerns on the same embodiment. 図３に示す乱数回路を示すブロック図である。FIG. 4 is a block diagram showing a random number circuit shown in FIG. 3. （ａ）は図４に示す１６／８ビット乱数生成回路のブロック図、（ｂ）は図４に示す１６／８ビットカスタム乱数生成回路のブロック図である。(A) is a block diagram of the 16 / 8-bit random number generation circuit shown in FIG. 4, and (b) is a block diagram of the 16 / 8-bit custom random number generation circuit shown in FIG. （ａ）は同実施形態に係る１６ビット乱数値レジスタの説明図、（ｂ）は同実施形態に係る８ビット乱数値レジスタの説明図、（ｃ）は同実施形態に係る１６ビットカスタム乱数値レジスタの説明図、（ｄ）は同実施形態に係る８ビットカスタム乱数値レジスタの説明図、（ｅ）は同実施形態に係る初期値設定レジスタの説明図である。(A) is an explanatory diagram of a 16-bit random value register according to the embodiment, (b) is an explanatory diagram of an 8-bit random value register according to the embodiment, and (c) is a 16-bit custom random value according to the embodiment. FIG. 4D is an explanatory diagram of a register, FIG. 4D is an explanatory diagram of an 8-bit custom random value register according to the embodiment, and FIG. 5E is an explanatory diagram of an initial value setting register according to the embodiment. （ａ）は同実施形態に係る１６ビットカスタム乱数生成回路最大値設定レジスタの説明図、（ｂ）は同実施形態に係る８ビットカスタム乱数生成回路最大値設定レジスタの説明図である。(A) is explanatory drawing of the 16-bit custom random number generation circuit maximum value setting register which concerns on the same embodiment, (b) is explanatory drawing of 8-bit custom random number generation circuit maximum value setting register which concerns on the same embodiment. （ａ）は同実施形態に係る１６ビット乱数ラッチレジスタの説明図、（ｂ）は同実施形態に係る８ビット乱数ラッチレジスタの説明図、（ｃ）は同実施形態に係る１６ビットカスタム乱数ラッチレジスタの説明図、（ｄ）は同実施形態に係る８ビットカスタム乱数ラッチレジスタの説明図である。(A) is an explanatory diagram of a 16-bit random number latch register according to the embodiment, (b) is an explanatory diagram of an 8-bit random number latch register according to the embodiment, and (c) is a 16-bit custom random number latch according to the embodiment. FIG. 4D is an explanatory diagram of an 8-bit custom random number latch register according to the embodiment. 同実施形態に係る乱数ラッチステータスレジスタの説明図である。3 is an explanatory diagram of a random number latch status register according to the embodiment. FIG. 同実施形態に係る乱数エラーステータスレジスタの説明図である。3 is an explanatory diagram of a random number error status register according to the embodiment. FIG. （ａ）は従来の方法で乱数回路の異常を報知する場合の画面例を示し、（ｂ）は本実施形態に係る方法で乱数回路の異常を報知する場合の画面例を示す図である。(A) shows an example of a screen when notifying an abnormality of a random number circuit by a conventional method, and (b) is a diagram showing an example of a screen when notifying an abnormality of a random number circuit by the method according to the present embodiment. 図３に示す主制御基板が備えるメモリ空間アドレスマップを示す図である。It is a figure which shows the memory space address map with which the main control board shown in FIG. 3 is provided. （ａ）は同実施形態に係るプログラムエンドアドレスの説明図であり、（ｂ）は（ａ）に示すプログラムエンドアドレスを使用した際、主制御ＲＯＭ内のプログラム領域がどのような領域に変化するかを説明する説明図である。(A) is an explanatory diagram of a program end address according to the embodiment, and (b) shows what area the program area in the main control ROM changes when the program end address shown in (a) is used. It is explanatory drawing explaining these. 図３に示すＰＷＭ回路を示すブロック図である。FIG. 4 is a block diagram showing a PWM circuit shown in FIG. 3. （ａ）は同実施形態に係るＰＷＭ周期設定レジスタの説明図、（ｂ）は同実施形態に係るＰＷＭデューティ設定レジスタ（ＰＵＬＤＴＹＡ）の説明図、（ｃ）は同実施形態に係るＰＷＭデューティ設定レジスタ（ＰＵＬＤＴＹＢ）の説明図である。(A) is an explanatory diagram of a PWM cycle setting register according to the embodiment, (b) is an explanatory diagram of a PWM duty setting register (PULDTYA) according to the embodiment, and (c) is a PWM duty setting register according to the embodiment. It is explanatory drawing of (PULDTYB). 同実施形態に係るＰＷＭ回路にて生成されたＰＷＭ信号のタイミングチャート図を示し、（ａ）は、デューティ比が０％のＰＷＭ信号で、（ｂ）は、デューティ比が２５％，周期が２．０ｍｓｅｃのＰＷＭ信号で、（ｃ）は、デューティ比が１００％のＰＷＭ信号である。The timing chart figure of the PWM signal produced | generated by the PWM circuit based on the embodiment is shown, (a) is a PWM signal with a duty ratio of 0%, (b) is a duty ratio of 25%, and a period is 2 0.0 msec PWM signal, (c) is a PWM signal with a duty ratio of 100%. 図１４に示すＰＷＭ周期設定レジスタ、ＰＷＭデューティ設定レジスタ（ＰＵＬＤＴＹＡ，ＰＵＬＤＴＹＢ）に新たな設定値が設定された場合に現在のＰＷＭ信号がどのタイミングで、新たに設定された設定値に基づくＰＷＭ信号に変化するのかを示すタイミングチャート図である。When new setting values are set in the PWM cycle setting register and the PWM duty setting register (PULDTYA, PULDTYB) shown in FIG. 14, at what timing the current PWM signal becomes a PWM signal based on the newly set setting value. It is a timing chart figure which shows whether it changes. 同実施形態に係る主制御のメイン処理を説明するフローチャート図である。It is a flowchart figure explaining the main process of the main control which concerns on the same embodiment. 同実施形態に係る主制御のタイマ割込み処理を説明するフローチャート図である。It is a flowchart explaining the timer interruption process of the main control which concerns on the same embodiment. 図１９に示す主制御のタイマ割込み処理の普通図柄処理を説明するフローチャート図である。FIG. 20 is a flowchart for explaining normal symbol processing of main control timer interrupt processing shown in FIG. 19. 図１９に示す主制御のタイマ割込み処理の普通電動役物管理処理を説明するフローチャート図である。FIG. 20 is a flowchart for explaining the ordinary electric accessory management process of the timer interrupt process of the main control shown in FIG. 19. 図１９に示す主制御のタイマ割込み処理の特別図柄処理を説明するフローチャート図である。FIG. 20 is a flowchart for explaining special symbol processing of timer interrupt processing for main control shown in FIG. 19. 図２２に示す始動口チェック処理を説明するフローチャート図である。FIG. 23 is a flowchart for explaining a start port check process shown in FIG. 22. 図２２に示す特別図柄変動開始処理を説明するフローチャート図である。It is a flowchart figure explaining the special symbol change start process shown in FIG. 図２２に示す特別図柄変動中処理を説明するフローチャート図である。It is a flowchart figure explaining the special symbol change process shown in FIG. 図２２に示す特別図柄確認時間中処理を説明するフローチャート図である。It is a flowchart figure explaining the special symbol confirmation time process shown in FIG. （ａ）は普通図柄の当否抽選を実行する際に使用される普通図柄当たり判定テーブルを示し、（ｂ）は特別図柄の当否抽選を実行する際に使用される特別図柄大当たり判定テーブルを示し、（ｃ）は特別図柄の当否抽選を実行する際に使用される特別図柄小当たり判定テーブルを示す図である。(A) shows a normal symbol per hit determination table used when executing a normal symbol winning lottery, (b) shows a special symbol jackpot determination table used when executing a special symbol hit lottery, (C) is a figure which shows the special symbol small hit determination table used when performing the lottery determination of a special symbol. 図１９に示す主制御のタイマ割込み処理の特別電動役物管理処理を説明するフローチャート図である。FIG. 20 is a flowchart illustrating a special electric accessory management process of the main control timer interrupt process shown in FIG. 19. 図２８に示す大当たり開始処理を説明するフローチャート図である。FIG. 29 is a flowchart illustrating the jackpot start process shown in FIG. 28. 図２８に示す特別電動役物作動開始処理を説明するフローチャート図である。FIG. 29 is a flowchart for explaining a special electric accessory operation start process shown in FIG. 28. 図２８に示す特別電動役物作動中処理を説明するフローチャート図である。It is a flowchart figure explaining the process during operation of the special electric accessory shown in FIG. 図２８に示す特別電動役物作動継続判定処理を説明するフローチャート図である。FIG. 29 is a flowchart for explaining the special electric accessory operation continuation determination process shown in FIG. 28. 図２８に示す大当たり終了処理を説明するフローチャート図である。It is a flowchart figure explaining the jackpot end process shown in FIG.

以下、本発明に係る遊技機の一実施形態を、パチンコ遊技機を例にして、図１〜図３３を参照して具体的に説明する。なお、以下の説明において、上下左右の方向を示す場合は、図示正面から見た場合の上下左右をいうものとする。   Hereinafter, an embodiment of a gaming machine according to the present invention will be specifically described with reference to FIGS. 1 to 33, taking a pachinko gaming machine as an example. In addition, in the following description, when showing the direction of up, down, left and right, it means up, down, left and right when viewed from the front of the figure.

＜遊技機：外観構成＞
まず、図１及び図２を参照して、本実施形態に係るパチンコ遊技機の外観構成を説明する。 <Game machine: External configuration>
First, with reference to FIG.1 and FIG.2, the external appearance structure of the pachinko game machine which concerns on this embodiment is demonstrated.

図１に示すように、パチンコ遊技機１は、木製の外枠２の前面に矩形状の前面枠３を開閉可能に取り付け、その前面枠３の裏面に取り付けられている遊技盤収納フレーム（図示せず）内に遊技盤４が装着された構成からなる。遊技盤４は、図２に示す遊技領域４０を前面に臨ませた状態で装着され、図１に示すようにこの遊技領域４０の前側に透明ガラスを支持したガラス扉枠５が設けられている。なお、上記遊技領域４０は、遊技盤４の面上に配設された球誘導レール６（図２参照）で囲まれた領域からなるものである。   As shown in FIG. 1, a pachinko gaming machine 1 has a rectangular front frame 3 attached to the front surface of a wooden outer frame 2 so that it can be opened and closed, and a game board storage frame (see FIG. 1) attached to the back surface of the front frame 3. (Not shown) in which the game board 4 is mounted. The game board 4 is mounted with the game area 40 shown in FIG. 2 facing the front, and a glass door frame 5 supporting transparent glass is provided on the front side of the game area 40 as shown in FIG. . The game area 40 is an area surrounded by a ball guide rail 6 (see FIG. 2) disposed on the surface of the game board 4.

一方、パチンコ遊技機１は、図１に示すように、ガラス扉枠５の下側に前面操作パネル７が配設され、その前面操作パネル７には上受け皿ユニット８が設けられ、この上受け皿ユニット８には、排出された遊技球を貯留する上受け皿９が一体形成されている。また、この前面操作パネル７には、球貸しボタン１１及びプリペイドカード排出ボタン１２（カード返却ボタン１２）が設けられている。そして、上受け皿９の上皿表面部分には、内蔵ランプ（図示せず）点灯時に押下することにより演出効果を変化させることができる押しボタン式の演出ボタン装置１３が設けられている。また、この上受け皿９には、当該上受け皿９に貯留された遊技球を下方に抜くための球抜きボタン１４が設けられている。   On the other hand, as shown in FIG. 1, the pachinko gaming machine 1 is provided with a front operation panel 7 below the glass door frame 5, and the front operation panel 7 is provided with an upper tray unit 8. The unit 8 is integrally formed with an upper tray 9 for storing discharged game balls. Further, the front operation panel 7 is provided with a ball lending button 11 and a prepaid card discharge button 12 (card return button 12). A push button type effect button device 13 that can change the effect by pressing when a built-in lamp (not shown) is lit is provided on the upper plate surface portion of the upper tray 9. Further, the upper tray 9 is provided with a ball removal button 14 for pulling downward the game balls stored in the upper tray 9.

また一方、図１に示すように、前面操作パネル７の右端部側には、発射ユニットを作動させるための発射ハンドル１５が設けられ、その発射ハンドル１５の左側近傍及び前面枠３の上部両側面側には、ＢＧＭ（Ｂａｃｋｇｒｏｕｎｄ ｍｕｓｉｃ）あるいは効果音を発するスピーカ１６が設けられている。そして、上記前面枠３の周枠には、ＬＥＤランプ等の装飾ランプが配設されている。   On the other hand, as shown in FIG. 1, a launch handle 15 for operating the launch unit is provided on the right end side of the front operation panel 7, near the left side of the launch handle 15 and both upper side surfaces of the front frame 3. On the side, a BGM (Background music) or a speaker 16 that produces sound effects is provided. A decorative lamp such as an LED lamp is disposed on the peripheral frame of the front frame 3.

他方、上記遊技盤４の遊技領域４０には、図２に示すように、略中央部にＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）等からなる液晶表示装置４１が配設されている。この液晶表示装置４１は、表示エリアを左、中、右の３つのエリアに分割し、独立して数字やキャラクタ、文字（キャラクタの会話や歌詞テロップ等）あるいは図柄（装飾図柄）の変動表示が可能なものである。   On the other hand, in the game area 40 of the game board 4, as shown in FIG. 2, a liquid crystal display device 41 made up of an LCD (Liquid Crystal Display) or the like is disposed at a substantially central portion. The liquid crystal display device 41 divides the display area into three areas, left, middle, and right, and independently displays a variable display of numbers, characters, characters (character conversation, lyrics telop, etc.) or symbols (decorative symbols). It is possible.

一方、液晶表示装置４１の真下には、特別図柄１始動口４２が配設され、その内部には入賞球を検出する特別図柄１始動口スイッチ４２ａ（図３参照）が設けられている。液晶表示装置４１の右下部側には、特別図柄２始動口４３が配設され、その内部には入賞球を検出する特別図柄２始動口スイッチ４３ａ（図３参照）が設けられている。そしてさらに、この特別図柄２始動口４３は、図２に示すように、開閉部材４３ｂを備えており、この開閉部材４３ｂが開放した場合に遊技球が入賞し易い状態となる。この開閉部材４３ｂは、後述する普通図柄の抽選に当選した場合に、所定回数、所定時間開放するもので、普通電動役物ソレノイド４３ｃ（図３参照）によって開閉動作が制御されている。なお、以下では、このような開閉部材４３ｂ及び普通電動役物ソレノイド４３ｃを合せた装置を普通電動役物と称することがある。   On the other hand, a special symbol 1 starting port 42 is disposed directly below the liquid crystal display device 41, and a special symbol 1 starting port switch 42a (see FIG. 3) for detecting a winning ball is provided therein. A special symbol 2 starting port 43 is disposed on the lower right side of the liquid crystal display device 41, and a special symbol 2 starting port switch 43a (see FIG. 3) for detecting a winning ball is provided therein. Further, as shown in FIG. 2, the special symbol 2 starting port 43 is provided with an opening / closing member 43b. When the opening / closing member 43b is opened, the game ball is easily won. The open / close member 43b is opened a predetermined number of times for a predetermined time when a normal symbol lottery to be described later is won, and the open / close operation is controlled by a normal electric accessory solenoid 43c (see FIG. 3). In the following description, an apparatus including such an opening / closing member 43b and a normal electric accessory solenoid 43c may be referred to as a normal electric accessory.

一方、特別図柄１始動口４２の右側には、図２に示すように、入賞装置４４が配設されている。この入賞装置４４は、後述する特別図柄の抽選に当選したとき、すなわち大当たりしたことにより発生する特別遊技状態の際、開閉扉４４ａにて閉止されている図示しない大入賞口が開放するように開閉扉４４ａが特別電動役物ソレノイド４４ｂ（図３参照）によって駆動制御され、遊技球が大入賞口（図示せず）に入球可能となる。なお、この大入賞口（図示せず）に入球した遊技球は入賞球として大入賞口（図示せず）内部に設けられている大入賞口スイッチ４４ｃによって検出される。   On the other hand, on the right side of the special symbol 1 starting port 42, as shown in FIG. The winning device 44 is opened and closed so that a large winning opening (not shown) closed by the opening / closing door 44a is opened when a special symbol lottery to be described later is won, that is, in a special gaming state caused by a big win. The door 44a is driven and controlled by a special electric accessory solenoid 44b (see FIG. 3), so that a game ball can enter a big winning opening (not shown). Note that a game ball that has entered the big winning opening (not shown) is detected as a winning ball by a big winning opening switch 44c provided inside the big winning opening (not shown).

一方、特別図柄の抽選に当選していないとき、すなわち、特別遊技状態でない場合は、特別電動役物ソレノイド４４ｂ（図３参照）によって開閉扉４４ａが駆動制御され、大入賞口（図示せず）が閉止される。これにより、大入賞口（図示せず）内に遊技球が入球することができなくなる。なお、以下では、このような開閉扉４４ａ及び特別電動役物ソレノイド４４ｂを合せた装置を特別電動役物と称することがある。   On the other hand, when the special symbol lottery is not won, that is, when it is not in the special gaming state, the open / close door 44a is driven and controlled by the special electric accessory solenoid 44b (see FIG. 3), and a big prize opening (not shown). Is closed. Thereby, it becomes impossible for a game ball to enter a special winning opening (not shown). In the following description, a device that combines the open / close door 44a and the special electric accessory solenoid 44b may be referred to as a special electric accessory.

他方、液晶表示装置４１の右上部には、図２に示すように、ゲートからなる普通図柄始動口４５が配設され、その内部には、遊技球の通過を検出する普通図柄始動口スイッチ４５ａ（図３参照）が設けられている。また、上記入賞装置４４の右側及び上記特別図柄１始動口４２の左側には、一般入賞口４６が夫々配設され（図示では、右側に１つ、左側に３つ）、その内部には、夫々、遊技球の通過を検出する一般入賞口スイッチ４６ａ（図３参照）が設けられている。   On the other hand, as shown in FIG. 2, a normal symbol starting port 45 composed of a gate is disposed in the upper right part of the liquid crystal display device 41, and a normal symbol starting port switch 45a for detecting the passage of a game ball is disposed therein. (See FIG. 3). Further, on the right side of the winning device 44 and on the left side of the special symbol 1 starting port 42, general winning ports 46 are arranged (in the drawing, one on the right side and three on the left side), respectively, Each of them is provided with a general winning opening switch 46a (see FIG. 3) for detecting the passage of the game ball.

また、上記遊技盤４の遊技領域４０の右下周縁部には、７セグメントが３個並べて構成されており、そのうち２個の７セグメントが特別図柄表示装置４７であり、他の７セグメントは特別図柄１や特別図柄２等の保留球数等を表示するものである。この特別図柄表示装置４７は、図２に示すように、特別図柄１表示装置４７ａと特別図柄２表示装置４７ｂとで構成されており、その特別図柄１表示装置４７ａの左側には、２個のＬＥＤからなる普通図柄表示装置４８が設けられている。なお、上記遊技盤４の遊技領域４０には、図示はしないが複数の遊技釘が配設され、遊技球の落下方向変換部材としての風車４９が配設されている。   Further, three 7 segments are arranged side by side at the lower right peripheral edge of the game area 40 of the game board 4, of which two 7 segments are special symbol display devices 47 and the other 7 segments are special. The number of reserved balls such as symbol 1 and special symbol 2 is displayed. As shown in FIG. 2, the special symbol display device 47 is composed of a special symbol 1 display device 47a and a special symbol 2 display device 47b. On the left side of the special symbol 1 display device 47a, there are two pieces. A normal symbol display device 48 made of LEDs is provided. A plurality of game nails (not shown) are arranged in the game area 40 of the game board 4, and a windmill 49 as a game ball drop direction changing member is arranged.

＜遊技機：制御装置＞
次に、上記のような外観構成からなるパチンコ遊技機１内に設けられる遊技の進行状況に応じて電子制御を行う制御装置を、図３を用いて説明する。この制御装置は、図３に示すように、遊技動作全般の制御を司る主制御基板６０と、その主制御基板６０からの制御コマンドに基づいて遊技球を払出す払出制御基板７０と、画像と光と音についての制御を行うサブ制御基板８０とで主に構成されている。なお、サブ制御基板８０は、図３に示すように、演出制御基板９０と、装飾ランプ基板１００と、液晶制御基板１２０とで構成されている。 <Game machine: Control device>
Next, a control device that performs electronic control according to the progress of the game provided in the pachinko gaming machine 1 having the above-described external configuration will be described with reference to FIG. As shown in FIG. 3, the control device includes a main control board 60 that controls the overall game operation, a payout control board 70 that pays out a game ball based on a control command from the main control board 60, an image, It is mainly composed of a sub-control board 80 that controls light and sound. As shown in FIG. 3, the sub control board 80 includes an effect control board 90, a decorative lamp board 100, and a liquid crystal control board 120.

主制御基板６０は、主制御ＣＰＵ６００と、一連の遊技制御手順を記述した遊技プログラム等を格納した主制御ＲＯＭ６１０と、作業領域やバッファメモリ等として機能する主制御ＲＡＭ６２０と、ハードウェア乱数を更新する乱数回路６３０と、システムリセット信号や、ウォッチドックタイマ（図示せず）リセット信号、イリーガルアクセスリセット信号等のリセット信号を制御するリセットコントローラ６４０と、ＰＷＭ信号を生成するＰＷＭ回路６５０とで構成されたワンチップマイクロコンピュータを搭載している。   The main control board 60 updates the main control CPU 600, a main control ROM 610 storing a game program describing a series of game control procedures, a main control RAM 620 functioning as a work area, a buffer memory, and the like, and hardware random numbers. The circuit includes a random number circuit 630, a reset controller 640 that controls a reset signal such as a system reset signal, a watchdog timer (not shown) reset signal, and an illegal access reset signal, and a PWM circuit 650 that generates a PWM signal. It is equipped with a one-chip microcomputer.

そして、このように構成される主制御基板６０には、払出モータＭを制御して遊技球を払出す払出制御基板７０が接続されている。そしてさらには、特別図柄１始動口４２への入賞を検出する特別図柄１始動口スイッチ４２ａと、特別図柄２始動口４３への入賞を検出する特別図柄２始動口スイッチ４３ａと、普通図柄始動口４５の通過を検出する普通図柄始動口スイッチ４５ａと、一般入賞口４６への入賞を検出する一般入賞口スイッチ４６ａと、開閉扉４４ａによって開放又は閉止される大入賞口（図示せず）の入賞を検出する大入賞口スイッチ４４ｃとが接続されている。またさらには、開閉部材４３ｂの動作を制御する普通電動役物ソレノイド４３ｃと、開閉扉４４ａの動作を制御する特別電動役物ソレノイド４４ｂと、特別図柄１表示装置４７ａと、特別図柄２表示装置４７ｂと、普通図柄表示装置４８とが接続されている。   The main control board 60 configured in this manner is connected to a payout control board 70 that controls the payout motor M to pay out game balls. Further, a special symbol 1 starting port switch 42a for detecting a winning at the special symbol 1 starting port 42, a special symbol 2 starting port switch 43a for detecting a winning at the special symbol 2 starting port 43, and a normal symbol starting port 45 a normal symbol start port switch 45a for detecting the passage of 45, a general winning port switch 46a for detecting a winning to the general winning port 46, and a winning of a large winning port (not shown) opened or closed by the open / close door 44a. Is connected to the big winning opening switch 44c. Furthermore, the ordinary electric accessory solenoid 43c for controlling the operation of the opening / closing member 43b, the special electric accessory solenoid 44b for controlling the operation of the opening / closing door 44a, the special symbol 1 display device 47a, and the special symbol 2 display device 47b. And a normal symbol display device 48 are connected.

このように構成される主制御基板６０は、特別図柄１始動口スイッチ４２ａ又は特別図柄２始動口スイッチ４３ａあるいは普通図柄始動口スイッチ４５ａからの信号を主制御ＣＰＵ６００にて受信すると、遊技者に有利な特別遊技状態を発生させるか（いわゆる「当たり」）、あるいは、遊技者に有利な特別遊技状態を発生させないか（いわゆる「ハズレ」）の抽選を行い、その抽選結果である当否情報に応じて特別図柄の変動パターンや停止図柄あるいは普通図柄の表示内容を決定し、その決定した情報を特別図柄１表示装置４７ａ又は特別図柄２表示装置４７ｂあるいは普通図柄表示装置４８に送信する。これにより、特別図柄１表示装置４７ａ又は特別図柄２表示装置４７ｂあるいは普通図柄表示装置４８に抽選結果が表示されることとなる。そしてさらに、主制御基板６０、すなわち、主制御ＣＰＵ６００は、その決定した情報を含む演出制御コマンドを生成し、演出制御基板９０に送信する。なお、主制御基板６０、すなわち、主制御ＣＰＵ６００が、一般入賞口スイッチ４６ａ、大入賞口スイッチ４４ｃからの信号を受信した場合は、遊技者に幾らの遊技球を払い出すかを決定し、その決定した情報を含む払出制御コマンドを払出制御基板７０に送信することで、払出制御基板７０が遊技者に遊技球を払出すこととなる。なお、この抽選処理についての詳細は後述することとする。   The main control board 60 configured as described above is advantageous to the player when the main control CPU 600 receives a signal from the special symbol 1 start port switch 42a, the special symbol 2 start port switch 43a, or the normal symbol start port switch 45a. A special game state (so-called “winning”) or a special game state advantageous to the player (so-called “losing”) is drawn, and according to the success / failure information that is the result of the lottery The special symbol variation pattern, the stop symbol, or the display content of the normal symbol is determined, and the determined information is transmitted to the special symbol 1 display device 47a, the special symbol 2 display device 47b, or the normal symbol display device 48. As a result, the lottery result is displayed on the special symbol 1 display device 47a, the special symbol 2 display device 47b, or the normal symbol display device 48. Further, the main control board 60, that is, the main control CPU 600 generates an effect control command including the determined information and transmits it to the effect control board 90. When the main control board 60, that is, the main control CPU 600 receives a signal from the general prize opening switch 46a or the big prize opening switch 44c, it determines how many game balls are to be paid out to the player. By transmitting a payout control command including the determined information to the payout control board 70, the payout control board 70 pays out a game ball to the player. Details of the lottery process will be described later.

また、抽選を行った結果、普通図柄の抽選に当選した場合、ＰＷＭ回路６５０にて生成されるＰＷＭ信号によって開閉部材４３ｂが所定回数、所定時間開放するように普通電動役物ソレノイド４３ｃが駆動制御される。一方、特別図柄の抽選に当選した場合、ＰＷＭ回路６５０にて生成されるＰＷＭ信号によって特別電動役物ソレノイド４４ｂが大入賞口（図示せず）を開放するように制御される。なお、この処理並びにＰＷＭ回路６５０の詳細は後述することとする。   In addition, as a result of the lottery, when the normal symbol lottery is won, the ordinary electric accessory solenoid 43c is driven and controlled so that the opening / closing member 43b is opened a predetermined number of times by the PWM signal generated by the PWM circuit 650. Is done. On the other hand, when the special symbol lottery is won, the special electric accessory solenoid 44b is controlled to open the special winning opening (not shown) by the PWM signal generated by the PWM circuit 650. Details of this processing and the PWM circuit 650 will be described later.

払出制御基板７０は、上記主制御基板６０（主制御ＣＰＵ６００）からの払出制御コマンドを受信し、その受信した払出制御コマンドに基づいて払出モータ信号を生成する。そして、その生成した払出モータ信号にて、払出モータＭを制御し、遊技者に遊技球を払出す。そしてさらに、払出制御基板７０は、遊技球の払出動作を示す賞球計数信号や払出動作の異常に係るステイタス信号を送信し、遊技者の操作に応答して遊技球を発射させる発射制御基板７１の動作を開始又は停止させる発射制御信号を送信する処理を行う。   The payout control board 70 receives a payout control command from the main control board 60 (main control CPU 600), and generates a payout motor signal based on the received payout control command. Then, with the generated payout motor signal, the payout motor M is controlled to pay out the game ball to the player. Further, the payout control board 70 transmits a prize ball count signal indicating the payout operation of the game ball and a status signal related to the abnormality of the payout operation, and fires the game ball in response to the operation of the player. The process which transmits the firing control signal which starts or stops operation | movement of is performed.

演出制御基板９０は、上記主制御基板６０（主制御ＣＰＵ６００）からの演出制御コマンドを受けて各種演出を実行制御する演出制御ＣＰＵ９００と、演出制御手順を記述した制御プログラム等が格納されているフラッシュメモリからなる演出制御ＲＯＭ９１０と、作業領域やバッファメモリ等として機能する演出制御ＲＡＭ９２０とで構成されている。そしてさらに、演出制御基板９０は、所望のＢＧＭや効果音を生成する音ＬＳＩ９３０と、ＢＧＭや効果音等の音データ等が予め格納されている音ＲＯＭ９４０とが搭載されている。   The effect control board 90 receives an effect control command from the main control board 60 (main control CPU 600) and executes an effect control CPU 900 for executing and controlling various effects, a flash in which a control program describing the effect control procedure, and the like are stored. An effect control ROM 910 including a memory and an effect control RAM 920 that functions as a work area, a buffer memory, and the like. Further, the effect control board 90 is mounted with a sound LSI 930 that generates desired BGM and sound effects, and a sound ROM 940 in which sound data such as BGM and sound effects are stored in advance.

このように構成される演出制御基板９０には、ランプ演出効果を現出するＬＥＤランプ等の装飾ランプが搭載されている装飾ランプ基板１００が接続され、さらに、内蔵されているランプ（図示せず）点灯時に遊技者が押下することにより演出効果を変化させることができる押しボタン式の演出ボタン装置１３が接続され、ＢＧＭや効果音等を発するスピーカ１６が接続されている。またさらに、演出制御基板９０には、液晶表示装置４１を制御する液晶制御基板１２０が接続されている。   The effect control board 90 configured as described above is connected to a decorative lamp board 100 on which a decorative lamp such as an LED lamp that exhibits a lamp effect is mounted, and further includes a built-in lamp (not shown). ) A push button type effect button device 13 that can change the effect by pressing the player when it is lit is connected, and a speaker 16 that emits BGM, sound effects, etc. is connected. Furthermore, a liquid crystal control board 120 that controls the liquid crystal display device 41 is connected to the effect control board 90.

かくして、このように構成される演出制御基板９０は、主制御基板６０（主制御ＣＰＵ６００）より送信される大当たり抽選結果（大当たりかハズレの別）に基づく特別図柄変動パターン、現在の遊技状態、始動保留球数、抽選結果に基づき停止させる装飾図柄等に必要となる基本情報を含んだ演出制御コマンドを演出制御ＣＰＵ９００にて受信する。そして、演出制御ＣＰＵ９００は、受信した演出制御コマンドに対応した演出パターンを、演出制御ＲＯＭ９１０内に予め格納しておいた多数の演出パターンの中から抽選により決定し、その決定した演出パターンを実行指示する制御信号を演出制御ＲＡＭ９２０内に一時的に格納する。   Thus, the effect control board 90 configured as described above is a special symbol variation pattern based on the jackpot lottery result (whether the jackpot or lose) transmitted from the main control board 60 (main control CPU 600), the current game state, the start The effect control CPU 900 receives an effect control command including basic information necessary for the decorative symbols to be stopped based on the number of reserved balls and the lottery result. Then, the effect control CPU 900 determines an effect pattern corresponding to the received effect control command by lottery from among a number of effect patterns stored in advance in the effect control ROM 910, and instructs the execution of the determined effect pattern. The control signal to be stored is temporarily stored in the effect control RAM 920.

そして、演出制御ＣＰＵ９００は、演出制御ＲＡＭ９２０に格納しておいた演出パターンを実行指示する制御信号のうち、音に関する制御信号を音ＬＳＩ９３０に送信する。これを受けて音ＬＳＩ９３０は、当該制御信号に対応する音データを音ＲＯＭ９４０より読み出し、スピーカ１６に出力する。これにより、スピーカ１６より上記決定された演出パターンに対応したＢＧＭや効果音が発せられることとなる。   Then, the effect control CPU 900 transmits a control signal related to sound to the sound LSI 930 among the control signals for instructing to execute the effect pattern stored in the effect control RAM 920. In response to this, the sound LSI 930 reads out sound data corresponding to the control signal from the sound ROM 940 and outputs it to the speaker 16. Thereby, BGM and sound effects corresponding to the determined effect pattern are emitted from the speaker 16.

また、演出制御ＣＰＵ９００は、演出制御ＲＡＭ９２０に格納しておいた演出パターンを実行指示する制御信号のうち、光に関する制御信号を装飾ランプ基板１００に送信する。これにより、装飾ランプ基板１００が、ランプ演出効果を現出するＬＥＤランプ等の装飾ランプを点灯又は消灯する制御を行うため、上記決定された演出パターンに対応したランプ演出が実行されることとなる。   In addition, the effect control CPU 900 transmits a control signal related to light to the decorative lamp substrate 100 among control signals for instructing execution of the effect pattern stored in the effect control RAM 920. As a result, the decorative lamp substrate 100 performs control to turn on or off a decorative lamp such as an LED lamp that exhibits a lamp effect, and thus the lamp effect corresponding to the determined effect pattern is executed. .

さらに、演出制御ＣＰＵ９００は、演出制御ＲＡＭ９２０に格納しておいた演出パターンを実行指示する制御信号のうち、画像に関する液晶制御コマンドを液晶制御基板１２０に送信する。これにより、液晶制御基板１２０が、当該液晶制御コマンドに基づく画像を表示させるように液晶表示装置４１を制御することにより、上記決定された演出パターンに対応した画像が液晶表示装置４１に表示されることとなる。なお、液晶制御基板１２０には演出内容に沿った画像を表示するための種々の画像データが記憶されており、さらに、演出出力全般の制御を担うＶＤＰ（Ｖｉｄｅｏ Ｄｉｓｐｌａｙ Ｐｒｏｃｅｓｓｏｒ）が搭載されている。   Further, the effect control CPU 900 transmits a liquid crystal control command related to an image to the liquid crystal control board 120 among the control signals for instructing to execute the effect pattern stored in the effect control RAM 920. As a result, the liquid crystal control board 120 controls the liquid crystal display device 41 to display an image based on the liquid crystal control command, whereby an image corresponding to the determined effect pattern is displayed on the liquid crystal display device 41. It will be. The liquid crystal control board 120 stores various image data for displaying an image in accordance with the contents of the effect, and further includes a VDP (Video Display Processor) that controls the overall effect output.

ところで、上記説明した各基板への電源供給は、図３に示す電源基板１３０より供給されている。この電源基板１３０は、電圧生成部１３００と、電圧監視部１３１０と、システムリセット生成部１３２０とを含んで構成されている。この電圧生成部１３００は、遊技店に設置された図示しない変圧トランスから供給される外部電源である交流電圧ＡＣ２４Ｖを受けて複数種類の直流電圧を生成するもので、その生成された直流電圧は、図示はしないが各基板に供給されている。   By the way, the power supply to each board | substrate demonstrated above is supplied from the power supply board 130 shown in FIG. The power supply board 130 includes a voltage generation unit 1300, a voltage monitoring unit 1310, and a system reset generation unit 1320. The voltage generator 1300 generates an AC voltage AC24V, which is an external power source supplied from a transformer (not shown) installed in the amusement store, and generates a plurality of types of DC voltages. The generated DC voltages are: Although not shown, it is supplied to each substrate.

また、電圧監視部１３１０は、上記交流電圧ＡＣ２４Ｖの電圧を監視するもので、この電圧が遮断されたり、停電が発生したりして電圧異常を検出した場合に電圧異常信号ＡＬＡＲＭを主制御基板６０に出力するものである。なお、電圧異常信号ＡＬＡＲＭは、電圧異常時には「Ｌ」レベルの信号を出力し、正常時には「Ｈ」レベルの信号を出力する。   The voltage monitoring unit 1310 monitors the voltage of the AC voltage AC24V. When this voltage is interrupted or a power failure occurs, a voltage abnormality signal ALARM is detected by the main control board 60. Is output. The voltage abnormality signal ALARM outputs an “L” level signal when the voltage is abnormal, and outputs an “H” level signal when it is normal.

また、一方、システムリセット生成部１３２０は、電源投入時のシステムリセット信号を生成するもので、その生成されたシステムリセット信号は、図示はしないが各基板に出力されている。   On the other hand, the system reset generation unit 1320 generates a system reset signal when the power is turned on, and the generated system reset signal is output to each board (not shown).

ここで、上記説明した制御装置のうち、本発明の特徴部分は、主制御基板６０に関する部分であるため、この点につき、図４〜図１３を参照して具体的に説明する。まず、主制御基板６０が備える乱数回路６３０について詳述する。   Here, in the control device described above, the characteristic part of the present invention is a part related to the main control board 60, and this point will be specifically described with reference to FIGS. First, the random number circuit 630 included in the main control board 60 will be described in detail.

＜乱数回路＞
乱数回路６３０は、図４に示すように、１６ビット乱数生成回路６３００Ａ（Ｂ）と、８ビット乱数生成回路６３０１Ａ（Ｂ）と、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）と、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）とを有している。 <Random number circuit>
As shown in FIG. 4, the random number circuit 630 includes a 16-bit random number generation circuit 6300A (B), an 8-bit random number generation circuit 6301A (B), a 16-bit custom random number generation circuit 6302A (B), and an 8-bit custom random number. A generation circuit 6303A (B).

＜乱数回路：１６ビット乱数生成回路＞
この１６ビット乱数生成回路６３００Ａ（Ｂ）は、主に、所定のクロック信号ＣＬＫに基づいて、０〜６５５３５（００００ｈ〜ＦＦＦＦｈ）の数値範囲のハードウェア乱数をそれぞれ更新するものである。そして、このように更新されたハードウェア乱数は、内部機能レジスタ６３０４内にある１６ビット乱数値レジスタＲＮＤＦ１６ＲＧ０_Ａ（Ｂ）に格納される。 <Random number circuit: 16-bit random number generation circuit>
The 16-bit random number generation circuit 6300A (B) mainly updates hardware random numbers in a numerical range of 0 to 65535 (0000h to FFFFh) based on a predetermined clock signal CLK. The updated hardware random number is stored in the 16-bit random number value register RNDF16RG0_A (B) in the internal function register 6304.

具体的には、図６（ａ）に示すように、１６ビット乱数生成回路６３００Ａにて更新されたハードウェア乱数は、１６ビット乱数値レジスタＲＮＤＦ１６ＲＧ０_Ａに格納され、１６ビット乱数生成回路６３００Ｂにて更新されたハードウェア乱数は、１６ビット乱数値レジスタＲＮＤＦ１６ＲＧ０_Ｂに格納される。なお、これら１６ビット乱数値レジスタＲＮＤＦ１６ＲＧ０_Ａ（Ｂ）は、読み出しのみ可能なレジスタである。   Specifically, as shown in FIG. 6A, the hardware random number updated by the 16-bit random number generation circuit 6300A is stored in the 16-bit random value register RNDF16RG0_A and updated by the 16-bit random number generation circuit 6300B. The hardware random number thus stored is stored in the 16-bit random value register RNDF16RG0_B. These 16-bit random value registers RNDF16RG0_A (B) are registers that can only be read.

一方、上記１６ビット乱数生成回路６３００Ａ（Ｂ）は、図５（ａ）に示すように、加算回路６３１０_１６Ａ（Ｂ）と、更新値レジスタ６３１１_１６Ａ（Ｂ）と、乱数エラー検出回路６３１２_１６Ａ（Ｂ）とで主に構成されている。この加算回路６３１０_１６Ａ（Ｂ）は、所定のクロック信号ＣＬＫに基づいて、０〜６５５３５（００００ｈ〜ＦＦＦＦｈ）の数値範囲のハードウェア乱数を更新するもので、更新値レジスタ６３１１_１６Ａ（Ｂ）は、加算回路６３１０_１６Ａ（Ｂ）にて更新されたハードウェア乱数を格納するものである。そしてこのように更新値レジスタ６３１１_１６Ａ（Ｂ）にて格納されたハードウェア乱数値が、１６ビット乱数値レジスタＲＮＤＦ１６ＲＧ０_Ａ（Ｂ）に格納されることとなる。   On the other hand, the 16-bit random number generation circuit 6300A (B) includes an addition circuit 6310_16A (B), an update value register 6311_16A (B), and a random error detection circuit 6312_16A (B), as shown in FIG. It is mainly composed of. The adder circuit 6310_16A (B) updates a hardware random number in a numerical range of 0 to 65535 (0000h to FFFFh) based on a predetermined clock signal CLK. The update value register 6311_16A (B) The hardware random number updated in 6310_16A (B) is stored. The hardware random value stored in the update value register 6311_16A (B) in this way is stored in the 16-bit random value register RNDF16RG0_A (B).

一方、乱数エラー検出回路６３１２_１６Ａ（Ｂ）は、１６ビット乱数生成回路６３００Ａ（Ｂ）のエラー（異常）をそれぞれ検出するもので、この検出されたエラー（異常）データが内部機能レジスタ６３０４内にある乱数エラーステータスレジスタＲＮＤＥＲＲ（図１０参照）に格納されることとなる。なお、この乱数エラーステータスレジスタＲＮＤＥＲＲについては後述することとする。   On the other hand, the random error detection circuit 6312_16A (B) detects an error (abnormality) of the 16-bit random number generation circuit 6300A (B), and the detected error (abnormality) data is in the internal function register 6304. It is stored in the random number error status register RNDERR (see FIG. 10). The random error status register RNDERR will be described later.

ところで、１６ビット乱数生成回路６３００Ａ（Ｂ）は、図５（ａ）に示すように、さらに、初期値設定レジスタＲＮＤＩＮＩを有している。この初期値設定レジスタＲＮＤＩＮＩは、図６（ｅ）に示すように、８ビットからなり、初期値設定レジスタＲＮＤＩＮＩの７ビット目が１６ビット乱数値レジスタＲＮＤＦ１６ＲＧ０_Ａに対応し、６ビット目が１６ビット乱数値レジスタＲＮＤＦ１６ＲＧ０_Ｂに対応している。すなわち、初期値設定レジスタＲＮＤＩＮＩの７ビット目に０が設定されると、加算回路６３１０_１６Ａ（図５（ａ）参照）の初期値には０が設定され、これにより、１６ビット乱数値レジスタＲＮＤＦ１６ＲＧ０_Ａの初期値が０に設定されることとなる。   Incidentally, the 16-bit random number generation circuit 6300A (B) further includes an initial value setting register RNDINI as shown in FIG. As shown in FIG. 6E, the initial value setting register RNDINI is composed of 8 bits, the 7th bit of the initial value setting register RNDINI corresponds to the 16-bit random value register RNDF16RG0_A, and the 6th bit is 16-bit random. This corresponds to the numerical register RNDF16RG0_B. That is, when 0 is set to the 7th bit of the initial value setting register RNDINI, 0 is set to the initial value of the adder circuit 6310_16A (see FIG. 5A), thereby the 16-bit random value register RNDF16RG0_A The initial value is set to 0.

一方、１が設定されると、上記システムリセット生成部１３２０（図３参照）にて生成されたシステムリセット信号がリセットコントローラ６４０（図３参照）にて制御され、１６ビット乱数生成回路６３００Ａをリセットすると、加算回路６３１０_１６Ａの初期値には初期値設定レジスタＲＮＤＩＮＩにてランダムに生成される値が設定されることとなる。これにより、１６ビット乱数値レジスタＲＮＤＦ１６ＲＧ０_Ａには、システムリセットにてリセットされる毎に異なる初期値が格納されることとなる。   On the other hand, when 1 is set, the system reset signal generated by the system reset generation unit 1320 (see FIG. 3) is controlled by the reset controller 640 (see FIG. 3) to reset the 16-bit random number generation circuit 6300A. Then, a value randomly generated in the initial value setting register RNDINI is set as the initial value of the adder circuit 6310_16A. Thereby, a different initial value is stored in the 16-bit random value register RNDF16RG0_A every time it is reset by a system reset.

他方、初期値設定レジスタＲＮＤＩＮＩの６ビット目に０が設定されると、加算回路６３１０_１６Ｂ（図５（ａ）参照）の初期値には０が設定され、これにより、１６ビット乱数値レジスタＲＮＤＦ１６ＲＧ０_Ｂの初期値には０が設定されることとなる。   On the other hand, when 0 is set to the 6th bit of the initial value setting register RNDINI, 0 is set to the initial value of the adder circuit 6310_16B (see FIG. 5A), whereby the 16-bit random value register RNDF16RG0_B 0 is set as the initial value.

一方、１が設定されると、上記システムリセット生成部１３２０（図３参照）にて生成されたシステムリセット信号がリセットコントローラ６４０（図３参照）にて制御され、１６ビット乱数生成回路６３００Ｂをリセットすると、加算回路６３１０_１６Ｂの初期値には初期値設定レジスタＲＮＤＩＮＩにてランダムに生成される値が設定されることとなる。これにより、１６ビット乱数値レジスタＲＮＤＦ１６ＲＧ０_Ｂには、システムリセットにてリセットされる毎に異なる初期値が格納されることとなる。   On the other hand, when 1 is set, the system reset signal generated by the system reset generation unit 1320 (see FIG. 3) is controlled by the reset controller 640 (see FIG. 3) to reset the 16-bit random number generation circuit 6300B. Then, a value randomly generated by the initial value setting register RNDINI is set as the initial value of the adder circuit 6310_16B. As a result, a different initial value is stored in the 16-bit random value register RNDF16RG0_B every time it is reset by a system reset.

ところで、１６ビット乱数値レジスタＲＮＤＦ１６ＲＧ０_Ａ（Ｂ）は、システムリセット信号以外のリセット信号（例えば、イリーガルアクセスリセット信号）にてリセットされると、リセットされる前に設定された値が保持され、そのまま初期値となる。すなわち、システムリセット信号以外のリセット信号（例えば、イリーガルアクセスリセット信号）は、主制御ＣＰＵ６００だけをリセットし、１６ビット乱数生成回路６３００Ａ（Ｂ）等の内部機能はリセットしない。そのため、１６ビット乱数生成回路６３００Ａ（Ｂ）（更新値レジスタ６３１１_１６Ａ（Ｂ））は、リセットされる前に設定された値が保持され、そのまま初期値になる。それゆえ、１６ビット乱数生成回路６３００Ａ（Ｂ）（更新値レジスタ６３１１_１６Ａ（Ｂ））には、初期値としてリセットされる前の値がそのまま初期値として格納されることとなる。これにより、主制御ＣＰＵ６００にて、１６ビット乱数生成回路６３００Ａ（Ｂ）（更新値レジスタ６３１１_１６Ａ（Ｂ））を読み出し、その初期値から１６ビット乱数生成回路６３００Ａ（Ｂ）（加算回路６３１０_１６Ａ（Ｂ））にてハードウェア乱数を更新させれば、再びシステムリセット信号以外のリセット信号（例えば、イリーガルアクセスリセット信号）が発生するか否かを確認することで、そのリセットの要因が、１６ビット乱数生成回路６３００Ａ（Ｂ）にあるか否かの検証が可能となる。なお、これら１６ビット乱数値レジスタＲＮＤＦ１６ＲＧ０_Ａ（Ｂ）は、主制御ＣＰＵ６００にて１バイト読み出し命令で２回に分けて読み出した際、更新値レジスタ６３１１_１６Ａ（Ｂ）より、更新中のハードウェア乱数値が読み出される可能性があるため、１回に１６ビットの値を読み出す２バイト読み出し命令で読み出した方が好ましい。   By the way, when the 16-bit random value register RNDF16RG0_A (B) is reset by a reset signal other than the system reset signal (for example, an illegal access reset signal), the value set before the reset is held, and the initial value is kept as it is. Value. That is, a reset signal other than the system reset signal (eg, illegal access reset signal) resets only the main control CPU 600 and does not reset internal functions such as the 16-bit random number generation circuit 6300A (B). Therefore, the 16-bit random number generation circuit 6300A (B) (update value register 6311_16A (B)) holds the value set before being reset, and becomes the initial value as it is. Therefore, the 16-bit random number generation circuit 6300A (B) (update value register 6311_16A (B)) stores the value before being reset as the initial value as the initial value. As a result, the main control CPU 600 reads the 16-bit random number generation circuit 6300A (B) (update value register 6311_16A (B)), and uses the initial value for the 16-bit random number generation circuit 6300A (B) (addition circuit 6310_16A (B)). If the hardware random number is updated in (), it is confirmed whether or not a reset signal other than the system reset signal (for example, illegal access reset signal) is generated again. It is possible to verify whether or not the circuit 6300A (B) exists. These 16-bit random number value registers RNDF16RG0_A (B) are read from the update value register 6311_16A (B) by the hardware random number value being updated when read by the main control CPU 600 in two times by a 1-byte read command. Since there is a possibility of being read, it is preferable to read with a 2-byte read command that reads a 16-bit value at a time.

＜乱数回路：８ビット乱数生成回路＞
一方、８ビット乱数生成回路６３０１Ａ（Ｂ）は、主に、所定のクロック信号ＣＬＫに基づいて、０〜２５５（００ｈ〜ＦＦｈ）の数値範囲のハードウェア乱数をそれぞれ更新するものである。そして、このように更新されたハードウェア乱数は、内部機能レジスタ６３０４内にある８ビット乱数値レジスタＲＮＤＦ０８ＲＧ０_Ａ（Ｂ）に格納される。 <Random number circuit: 8-bit random number generation circuit>
On the other hand, the 8-bit random number generation circuit 6301A (B) mainly updates hardware random numbers in a numerical range of 0 to 255 (00h to FFh) based on a predetermined clock signal CLK. The hardware random number thus updated is stored in the 8-bit random value register RNDF08RG0_A (B) in the internal function register 6304.

具体的には、図６（ｂ）に示すように、８ビット乱数生成回路６３０１Ａにて更新されたハードウェア乱数は、８ビット乱数値レジスタＲＮＤＦ０８ＲＧ０_Ａに格納され、８ビット乱数生成回路６３０１Ｂにて更新されたハードウェア乱数は、８ビット乱数値レジスタＲＮＤＦ０８ＲＧ０_Ｂに格納される。なお、これら８ビット乱数値レジスタＲＮＤＦ０８ＲＧ０_Ａ（Ｂ）は、読み出しのみ可能なレジスタである。   Specifically, as shown in FIG. 6B, the hardware random number updated by the 8-bit random number generation circuit 6301A is stored in the 8-bit random number value register RNDF08RG0_A and updated by the 8-bit random number generation circuit 6301B. The hardware random number is stored in the 8-bit random value register RNDF08RG0_B. Note that these 8-bit random value registers RNDF08RG0_A (B) are registers that can only be read.

一方、上記８ビット乱数生成回路６３０１Ａ（Ｂ）は、図５（ａ）に示すように、加算回路６３１０_８Ａ（Ｂ）と、更新値レジスタ６３１１_８Ａ（Ｂ）と、乱数エラー検出回路６３１２_８Ａ（Ｂ）とで主に構成されている。この加算回路６３１０_８Ａ（Ｂ）は、所定のクロック信号ＣＬＫに基づいて、０〜２５５（００ｈ〜ＦＦｈ）の数値範囲のハードウェア乱数を更新するもので、更新値レジスタ６３１１_８Ａ（Ｂ）は、加算回路６３１０_８Ａ（Ｂ）にて更新されたハードウェア乱数を格納するものである。そしてこのように更新値レジスタ６３１１_８Ａ（Ｂ）にて格納されたハードウェア乱数値が、８ビット乱数値レジスタＲＮＤＦ０８ＲＧ０_Ａ（Ｂ）に格納されることとなる。   On the other hand, as shown in FIG. 5A, the 8-bit random number generation circuit 6301A (B) includes an addition circuit 6310_8A (B), an update value register 6311_8A (B), and a random number error detection circuit 6312_8A (B). It is mainly composed of. The adder circuit 6310_8A (B) updates a hardware random number in a numerical range of 0 to 255 (00h to FFh) based on a predetermined clock signal CLK. The update value register 6311_8A (B) The hardware random number updated in 6310_8A (B) is stored. The hardware random value stored in the update value register 6311_8A (B) in this way is stored in the 8-bit random value register RNDF08RG0_A (B).

一方、乱数エラー検出回路６３１２_８Ａ（Ｂ）は、８ビット乱数生成回路６３０１Ａ（Ｂ）のエラー（異常）をそれぞれ検出するもので、この検出されたエラー（異常）データが内部機能レジスタ６３０４内にある乱数エラーステータスレジスタＲＮＤＥＲＲ（図１０参照）に格納されることとなる。なお、この乱数エラーステータスレジスタＲＮＤＥＲＲについては後述することとする。   On the other hand, the random number error detection circuit 6312_8A (B) detects an error (abnormality) of the 8-bit random number generation circuit 6301A (B), and the detected error (abnormality) data is in the internal function register 6304. It is stored in the random number error status register RNDERR (see FIG. 10). The random error status register RNDERR will be described later.

ところで、８ビット乱数生成回路６３０１Ａ（Ｂ）は、図５（ａ）に示すように、さらに、初期値設定レジスタＲＮＤＩＮＩを有している。この初期値設定レジスタＲＮＤＩＮＩは、図６（ｅ）に示すように、８ビットからなり、初期値設定レジスタＲＮＤＩＮＩの５ビット目が８ビット乱数値レジスタＲＮＤＦ０８ＲＧ０_Ａに対応し、４ビット目が８ビット乱数値レジスタＲＮＤＦ０８ＲＧ０_Ｂに対応している。すなわち、初期値設定レジスタＲＮＤＩＮＩの５ビット目に０が設定されると、図５（ａ）に示すように、加算回路６３１０_８Ａの初期値には０が設定され、これにより、８ビット乱数値レジスタＲＮＤＦ０８ＲＧ０_Ａの初期値が０に設定されることとなる。   Incidentally, the 8-bit random number generation circuit 6301A (B) further has an initial value setting register RNDINI as shown in FIG. As shown in FIG. 6 (e), the initial value setting register RNDINI is composed of 8 bits, the fifth bit of the initial value setting register RNDINI corresponds to the 8-bit random value register RNDF08RG0_A, and the fourth bit is 8-bit random. This corresponds to the numerical register RNDF08RG0_B. In other words, when 0 is set in the fifth bit of the initial value setting register RNDINI, as shown in FIG. 5A, the initial value of the adder circuit 6310_8A is set to 0, whereby the 8-bit random value register The initial value of RNDF08RG0_A is set to 0.

一方、１が設定されると、上記システムリセット生成部１３２０（図３参照）にて生成されたシステムリセット信号がリセットコントローラ６４０（図３参照）にて制御され、８ビット乱数生成回路６３０１Ａをリセットすると、加算回路６３１０_８Ａの初期値には初期値設定レジスタＲＮＤＩＮＩにてランダムに生成される値が設定されることとなる。これにより、８ビット乱数値レジスタＲＮＤＦ０８ＲＧ０_Ａには、システムリセットにてリセットされる毎に異なる初期値が格納されることとなる。   On the other hand, when 1 is set, the system reset signal generated by the system reset generation unit 1320 (see FIG. 3) is controlled by the reset controller 640 (see FIG. 3) to reset the 8-bit random number generation circuit 6301A. Then, a value randomly generated by the initial value setting register RNDINI is set as the initial value of the adder circuit 6310_8A. As a result, a different initial value is stored in the 8-bit random value register RNDF08RG0_A every time it is reset by a system reset.

他方、初期値設定レジスタＲＮＤＩＮＩの４ビット目に０が設定されると、図５（ａ）に示すように、加算回路６３１０_８Ｂの初期値には０が設定され、これにより、８ビット乱数値レジスタＲＮＤＦ０８ＲＧ０_Ｂの初期値が０に設定されることとなる。   On the other hand, when 0 is set in the fourth bit of the initial value setting register RNDINI, as shown in FIG. 5A, the initial value of the adder circuit 6310_8B is set to 0, whereby the 8-bit random value register The initial value of RNDF08RG0_B is set to 0.

一方、１が設定されると、上記システムリセット生成部１３２０（図３参照）にて生成されたシステムリセット信号がリセットコントローラ６４０（図３参照）にて制御され、８ビット乱数生成回路６３０１Ｂをリセットすると、加算回路６３１０_８Ｂの初期値には初期値設定レジスタＲＮＤＩＮＩにてランダムに生成される値が設定されることとなる。これにより、８ビット乱数値レジスタＲＮＤＦ０８ＲＧ０_Ｂには、システムリセットにてリセットされる毎に異なる初期値が格納されることとなる。   On the other hand, when 1 is set, the system reset signal generated by the system reset generation unit 1320 (see FIG. 3) is controlled by the reset controller 640 (see FIG. 3) to reset the 8-bit random number generation circuit 6301B. Then, a value randomly generated by the initial value setting register RNDINI is set as the initial value of the adder circuit 6310_8B. As a result, a different initial value is stored in the 8-bit random value register RNDF08RG0_B every time it is reset by a system reset.

ところで、８ビット乱数値レジスタＲＮＤＦ０８ＲＧ０_Ａ（Ｂ）は、システムリセット信号以外のリセット信号（例えば、イリーガルアクセスリセット信号）にてリセットされると、リセットされる前に設定された値が保持され、そのまま初期値となる。すなわち、システムリセット信号以外のリセット信号（例えば、イリーガルアクセスリセット信号）は、主制御ＣＰＵ６００だけをリセットし、８ビット乱数生成回路６３０１Ａ（Ｂ）等の内部機能はリセットしない。そのため、８ビット乱数生成回路６３０１Ａ（Ｂ）（更新値レジスタ６３１１_８Ａ（Ｂ））は、リセットされる前に設定された値が保持され、そのまま初期値になる。それゆえ、８ビット乱数生成回路６３０１Ａ（Ｂ）（更新値レジスタ６３１１_８Ａ（Ｂ））には、初期値としてリセットされる前の値がそのまま初期値として格納されることとなる。これにより、主制御ＣＰＵ６００にて、８ビット乱数生成回路６３０１Ａ（Ｂ）（更新値レジスタ６３１１_８Ａ（Ｂ））を読み出し、その初期値から８ビット乱数生成回路６３０１Ａ（Ｂ）（加算回路６３１０_８Ａ（Ｂ））にてハードウェア乱数を更新させれば、再びシステムリセット信号以外のリセット信号（例えば、イリーガルアクセスリセット信号）が発生するか否かを確認することで、そのリセットの要因が、８ビット乱数回路６３０１Ａ（Ｂ）にあるか否かの検証が可能となる。   By the way, if the 8-bit random value register RNDF08RG0_A (B) is reset by a reset signal other than the system reset signal (for example, an illegal access reset signal), the value set before the reset is held, and the initial value is kept as it is. Value. That is, a reset signal other than the system reset signal (eg, illegal access reset signal) resets only the main control CPU 600 and does not reset internal functions such as the 8-bit random number generation circuit 6301A (B). Therefore, the 8-bit random number generation circuit 6301A (B) (update value register 6311_8A (B)) holds the value set before being reset, and becomes the initial value as it is. Therefore, the 8-bit random number generation circuit 6301A (B) (update value register 6311_8A (B)) stores the value before being reset as the initial value as it is as the initial value. As a result, the main control CPU 600 reads the 8-bit random number generation circuit 6301A (B) (update value register 6311_8A (B)), and uses the initial value as the 8-bit random number generation circuit 6301A (B) (addition circuit 6310_8A (B)). ) To update the hardware random number, it is confirmed whether or not a reset signal other than the system reset signal (for example, illegal access reset signal) is generated again. It is possible to verify whether it is in 6301A (B).

＜乱数回路：１６ビットカスタム乱数生成回路＞
一方、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）は、主に、所定のクロック信号ＣＬＫに基づいて、０〜６５５３５（００００ｈ〜ＦＦＦＦｈ）の数値範囲のハードウェア乱数をそれぞれ更新するものである。そして、このように更新されたハードウェア乱数は、内部機能レジスタ６３０４内にある１６ビットカスタム乱数値レジスタＲＮＤＶ１６ＲＧ０_Ａ（Ｂ）に格納される。 <Random number circuit: 16-bit custom random number generation circuit>
On the other hand, the 16-bit custom random number generation circuit 6302A (B) mainly updates hardware random numbers in a numerical range of 0 to 65535 (0000h to FFFFh) based on a predetermined clock signal CLK. The updated hardware random number is stored in the 16-bit custom random value register RNDV16RG0_A (B) in the internal function register 6304.

具体的には、図６（ｃ）に示すように、１６ビットカスタム乱数生成回路６３０２Ａにて更新されたハードウェア乱数は、１６ビットカスタム乱数値レジスタＲＮＤＶ１６ＲＧ０_Ａに格納され、１６ビットカスタム乱数生成回路６３０２Ｂにて更新されたハードウェア乱数は、１６ビットカスタム乱数値レジスタＲＮＤＶ１６ＲＧ０_Ｂに格納される。なお、これら１６ビットカスタム乱数値レジスタＲＮＤＶ１６ＲＧ０_Ａ（Ｂ）は、読み出しのみ可能なレジスタである。   Specifically, as shown in FIG. 6C, the hardware random number updated by the 16-bit custom random number generation circuit 6302A is stored in the 16-bit custom random number value register RNDV16RG0_A, and the 16-bit custom random number generation circuit 6302B. The hardware random number updated at is stored in the 16-bit custom random value register RNDV16RG0_B. Note that these 16-bit custom random value registers RNDV16RG0_A (B) are registers that can only be read.

一方、上記１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）は、図５（ｂ）に示すように、加算回路６３２０_１６Ａ（Ｂ）と、更新値レジスタ６３２１_１６Ａ（Ｂ）と、乱数エラー検出回路６３２２_１６Ａ（Ｂ）と、最大値設定回路６３２３_１６Ａ（Ｂ）で主に構成されている。この加算回路６３２０_１６Ａ（Ｂ）は、所定のクロック信号ＣＬＫに基づいて、０〜６５５３５（００００ｈ〜ＦＦＦＦｈ）の数値範囲のハードウェア乱数を更新するもので、更新値レジスタ６３２１_１６Ａ（Ｂ）は、加算回路６３２０_１６Ａ（Ｂ）にて更新されたハードウェア乱数を格納するものである。そしてこのように更新値レジスタ６３２１_１６Ａ（Ｂ）にて格納されたハードウェア乱数値が、１６ビットカスタム乱数値レジスタＲＮＤＶ１６ＲＧ０_Ａ（Ｂ）に格納されることとなる。   On the other hand, the 16-bit custom random number generation circuit 6302A (B) includes an addition circuit 6320_16A (B), an update value register 6321_16A (B), and a random number error detection circuit 6322_16A (B) as shown in FIG. And a maximum value setting circuit 6323_16A (B). The adder circuit 6320_16A (B) updates a hardware random number in a numerical range of 0 to 65535 (0000h to FFFFh) based on a predetermined clock signal CLK. The update value register 6321_16A (B) The hardware random number updated in 6320_16A (B) is stored. The hardware random number value stored in the update value register 6321_16A (B) in this way is stored in the 16-bit custom random value register RNDV16RG0_A (B).

一方、乱数エラー検出回路６３２２_１６Ａ（Ｂ）は、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）のエラー（異常）をそれぞれ検出するもので、この検出されたエラー（異常）データが内部機能レジスタ６３０４内にある乱数エラーステータスレジスタＲＮＤＥＲＲ（図１０参照）に格納されることとなる。なお、この乱数エラーステータスレジスタＲＮＤＥＲＲについては後述することとする。   On the other hand, the random number error detection circuit 6322_16A (B) detects an error (abnormality) of the 16-bit custom random number generation circuit 6302A (B), and the detected error (abnormality) data is stored in the internal function register 6304. It is stored in a random number error status register RNDERR (see FIG. 10). The random error status register RNDERR will be described later.

また、最大値設定回路６３２３_１６Ａ（Ｂ）は、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）（加算回路６３２０_１６Ａ（Ｂ））の最大値を設定できるもので、内部機能レジスタ６３０４内にある１６ビットカスタム乱数生成回路最大値設定レジスタＲＮＤ１６ＭＸ_Ａ（Ｂ）（図７（ａ）参照）に設定された値を設定するものである。   The maximum value setting circuit 6323_16A (B) can set the maximum value of the 16-bit custom random number generation circuit 6302A (B) (adder circuit 6320_16A (B)), and is a 16-bit custom random number in the internal function register 6304. The value set in the generation circuit maximum value setting register RND16MX_A (B) (see FIG. 7A) is set.

具体的に示せば、これら１６ビットカスタム乱数生成回路最大値設定レジスタＲＮＤ１６ＭＸ_Ａ（Ｂ）は、図７（ａ）に示すように、読み書きすることができると共に、２５５〜６５５３５（００ＦＦｈ〜ＦＦＦＦｈ）の数値範囲を設定することができるもので、初期値には６５５３５（ＦＦＦＦｈ）が設定される。そして、１６ビットカスタム乱数生成回路最大値設定レジスタＲＮＤ１６ＭＸ_Ａは、最大値設定回路６３２３_１６Ａに対応し、１６ビットカスタム乱数生成回路最大値設定レジスタＲＮＤ１６ＭＸ_Ｂは、最大値設定回路６３２３_１６Ｂに対応している。これにより、１６ビットカスタム乱数生成回路最大値設定レジスタＲＮＤ１６ＭＸ_Ａ（Ｂ）にて設定された値が、最大値設定回路６３２３_１６Ａ（Ｂ）に反映され、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）（加算回路６３２０_１６Ａ（Ｂ））の最大値として設定されることとなる。なお、このように最大値が設定されると、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）（加算回路６３２０_１６Ａ（Ｂ））は、ハードウェア乱数の更新を開始する。このようにすれば、任意のタイミングでハードウェア乱数の更新を開始することができるため、乱数値の出現の偏りを低減させることができる。   More specifically, the 16-bit custom random number generation circuit maximum value setting register RND16MX_A (B) can read and write as shown in FIG. 7A, and has a numerical value of 255 to 65535 (00FFh to FFFFh). The range can be set, and 65535 (FFFFh) is set as the initial value. The 16-bit custom random number generation circuit maximum value setting register RND16MX_A corresponds to the maximum value setting circuit 6323_16A, and the 16-bit custom random number generation circuit maximum value setting register RND16MX_B corresponds to the maximum value setting circuit 6323_16B. As a result, the value set in the 16-bit custom random number generation circuit maximum value setting register RND16MX_A (B) is reflected in the maximum value setting circuit 6323_16A (B), and the 16-bit custom random number generation circuit 6302A (B) (addition circuit) 6320_16A (B)) is set as the maximum value. When the maximum value is set in this way, the 16-bit custom random number generation circuit 6302A (B) (addition circuit 6320_16A (B)) starts updating the hardware random number. In this way, since updating of hardware random numbers can be started at an arbitrary timing, it is possible to reduce bias in appearance of random values.

一方、この１６ビットカスタム乱数生成回路最大値設定レジスタＲＮＤ１６ＭＸ＿Ａ（Ｂ）に、何らかの要因で発生したアクセス異常によって２５５（ＦＦｈ）より小さい値が設定された際、最大値設定回路６３２３_１６Ａ（Ｂ）は、最小値である２５５（ＦＦｈ）を、最大値として設定する。このようにすれば、ハードウェア乱数の設定に関する異常が発生したとしても、遊技を継続させることができ、もって、遊技の処理に対して乱数回路を効率的に使用することができる。またさらには、異常値が設定された際、異常値が設定されたか否かを検証せずとも、正常値（最小値である２５５）が設定され、その後の動作が継続されるため、異常処理に対する制御負荷を低減させることができる。なお、１６ビットカスタム乱数生成回路最大値設定レジスタＲＮＤ１６ＭＸ＿Ａ（Ｂ）には、設定された値が格納されているため、当該値を主制御ＣＰＵ６００にて読み出すことで、異常を検出することもできる。   On the other hand, when a value smaller than 255 (FFh) is set in the 16-bit custom random number generation circuit maximum value setting register RND16MX_A (B) due to an access abnormality caused by some factor, the maximum value setting circuit 6323_16A (B) The minimum value 255 (FFh) is set as the maximum value. In this way, even if an abnormality relating to setting of hardware random numbers occurs, the game can be continued, and the random number circuit can be used efficiently for game processing. Furthermore, when an abnormal value is set, a normal value (255 which is the minimum value) is set without verifying whether or not the abnormal value has been set, and the subsequent operation is continued. The control load with respect to can be reduced. Since the set value is stored in the 16-bit custom random number generation circuit maximum value setting register RND16MX_A (B), the main control CPU 600 can read the value to detect an abnormality.

ところで、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）は、図５（ｂ）に示すように、さらに、初期値設定レジスタＲＮＤＩＮＩを有している。この初期値設定レジスタＲＮＤＩＮＩは、図６（ｅ）に示すように、８ビットからなり、初期値設定レジスタＲＮＤＩＮＩの３ビット目が１６ビットカスタム乱数値レジスタＲＮＤＶ１６ＲＧ０_Ａに対応し、２ビット目が１６ビットカスタム乱数値レジスタＲＮＤＶ１６ＲＧ０_Ｂに対応している。すなわち、初期値設定レジスタＲＮＤＩＮＩの３ビット目に０が設定されると、図５（ｂ）に示すように、加算回路６３２０_１６Ａの初期値には０が設定され、これにより、１６ビットカスタム乱数値レジスタＲＮＤＶ１６ＲＧ０_Ａの初期値が０に設定されることとなる。   Incidentally, the 16-bit custom random number generation circuit 6302A (B) further includes an initial value setting register RNDINI as shown in FIG. 5B. As shown in FIG. 6 (e), the initial value setting register RNDINI is composed of 8 bits, the third bit of the initial value setting register RNDINI corresponds to the 16-bit custom random value register RNDV16RG0_A, and the second bit is 16 bits. This corresponds to the custom random value register RNDV16RG0_B. That is, when 0 is set in the third bit of the initial value setting register RNDINI, as shown in FIG. 5B, the initial value of the adder circuit 6320_16A is set to 0, whereby a 16-bit custom random number value is set. The initial value of the register RNDV16RG0_A is set to 0.

一方、１が設定されると、上記システムリセット生成部１３２０（図３参照）にて生成されたシステムリセット信号がリセットコントローラ６４０（図３参照）にて制御され、１６ビットカスタム乱数生成回路６３０２Ａをリセットすると、加算回路６３２０_１６Ａの初期値には初期値設定レジスタＲＮＤＩＮＩにてランダムに生成される値が設定されることとなる。これにより、１６ビットカスタム乱数値レジスタＲＮＤＶ１６ＲＧ０_Ａには、システムリセットにてリセットされる毎に異なる初期値が格納されることとなる。   On the other hand, when 1 is set, the system reset signal generated by the system reset generation unit 1320 (see FIG. 3) is controlled by the reset controller 640 (see FIG. 3), and the 16-bit custom random number generation circuit 6302A is controlled. When reset, the initial value of the adder circuit 6320_16A is set to a value randomly generated by the initial value setting register RNDINI. As a result, a different initial value is stored in the 16-bit custom random value register RNDV16RG0_A every time it is reset by a system reset.

他方、初期値設定レジスタＲＮＤＩＮＩの２ビット目に０が設定されると、図５（ｂ）に示すように、加算回路６３２０_１６Ｂの初期値には０が設定され、これにより、１６ビットカスタム乱数値レジスタＲＮＤＶ１６ＲＧ０_Ｂの初期値が０に設定されることとなる。   On the other hand, when 0 is set in the second bit of the initial value setting register RNDINI, as shown in FIG. 5B, the initial value of the adder circuit 6320_16B is set to 0, whereby a 16-bit custom random number value is set. The initial value of the register RNDV16RG0_B is set to 0.

一方、１が設定されると、上記システムリセット生成部１３２０（図３参照）にて生成されたシステムリセット信号がリセットコントローラ６４０（図３参照）にて制御され、１６ビットカスタム乱数生成回路６３０２Ｂをリセットすると、加算回路６３２０_１６Ｂの初期値には初期値設定レジスタＲＮＤＩＮＩにてランダムに生成される値が設定されることとなる。これにより、１６ビットカスタム乱数値レジスタＲＮＤＶ１６ＲＧ０_Ｂには、システムリセットにてリセットされる毎に異なる初期値が格納されることとなる。   On the other hand, when 1 is set, the system reset signal generated by the system reset generation unit 1320 (see FIG. 3) is controlled by the reset controller 640 (see FIG. 3), and the 16-bit custom random number generation circuit 6302B is controlled. When reset, the initial value of the adder circuit 6320_16B is set to a value randomly generated by the initial value setting register RNDINI. As a result, a different initial value is stored in the 16-bit custom random value register RNDV16RG0_B every time it is reset by a system reset.

ところで、１６ビットカスタム乱数値レジスタＲＮＤＶ１６ＲＧ０_Ａ（Ｂ）は、システムリセット信号以外のリセット信号（例えば、イリーガルアクセスリセット信号）にてリセットされると、リセットされる前に設定された値が保持され、そのまま初期値となる。すなわち、システムリセット信号以外のリセット信号（例えば、イリーガルアクセスリセット信号）は、主制御ＣＰＵ６００だけをリセットし、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）等の内部機能はリセットしない。そのため、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）（更新値レジスタ６３２１_１６Ａ（Ｂ））は、リセットされる前に設定された値が保持され、そのまま初期値になる。それゆえ、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）（更新値レジスタ６３２１_１６Ａ（Ｂ））には、初期値としてリセットされる前の値がそのまま初期値として格納されることとなる。これにより、主制御ＣＰＵ６００にて、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）（更新値レジスタ６３２１_１６Ａ（Ｂ））を読み出し、その初期値から１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）（加算回路６３２０_１６Ａ（Ｂ））にてハードウェア乱数を更新させれば、再びシステムリセット信号以外のリセット信号（例えば、イリーガルアクセスリセット信号）が発生するか否かを確認することで、そのリセットの要因が、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）にあるか否かの検証が可能となる。なお、これら１６ビットカスタム乱数値レジスタＲＮＤＶ１６ＲＧ０_Ａ（Ｂ）は、主制御ＣＰＵ６００にて１バイト読み出し命令で２回に分けて読み出した際、更新値レジスタ６３２１_１６Ａ（Ｂ）より、更新中のハードウェア乱数値が読み出される可能性があるため、１回に１６ビットの値を読み出す２バイト読み出し命令で読み出した方が好ましい。   By the way, when the 16-bit custom random value register RNDV16RG0_A (B) is reset by a reset signal other than the system reset signal (for example, an illegal access reset signal), the value set before the reset is held and remains as it is. This is the initial value. That is, a reset signal other than the system reset signal (eg, illegal access reset signal) resets only the main control CPU 600 and does not reset internal functions such as the 16-bit custom random number generation circuit 6302A (B). Therefore, the 16-bit custom random number generation circuit 6302A (B) (update value register 6321_16A (B)) holds the value set before being reset, and becomes the initial value as it is. Therefore, the 16-bit custom random number generation circuit 6302A (B) (update value register 6321_16A (B)) stores the value before being reset as the initial value as it is as the initial value. As a result, the main control CPU 600 reads the 16-bit custom random number generation circuit 6302A (B) (update value register 6321_16A (B)), and uses the 16-bit custom random number generation circuit 6302A (B) (addition circuit 6320_16A ( If the hardware random number is updated in B)), it is confirmed whether a reset signal other than the system reset signal (for example, an illegal access reset signal) is generated again. It is possible to verify whether or not the custom random number generation circuit 6302A (B) exists. These 16-bit custom random value registers RNDV16RG0_A (B) are read from the update value register 6321_16A (B) when the main control CPU 600 reads them twice by a 1-byte read command. It is preferable to read with a 2-byte read command that reads a 16-bit value at a time.

＜乱数回路：８ビットカスタム乱数生成回路＞
一方、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）は、主に、所定のクロック信号ＣＬＫに基づいて、０〜２５５（００ｈ〜ＦＦｈ）の数値範囲のハードウェア乱数をそれぞれ更新するものである。そして、このように更新されたハードウェア乱数は、内部機能レジスタ６３０４内にある８ビットカスタム乱数値レジスタＲＮＤＶ０８ＲＧ０_Ａ（Ｂ）に格納される。 <Random number circuit: 8-bit custom random number generation circuit>
On the other hand, the 8-bit custom random number generation circuit 6303A (B) mainly updates hardware random numbers in a numerical range of 0 to 255 (00h to FFh) based on a predetermined clock signal CLK. The updated hardware random number is stored in the 8-bit custom random value register RNDV08RG0_A (B) in the internal function register 6304.

具体的には、図６（ｄ）に示すように、８ビットカスタム乱数生成回路６３０３Ａにて更新されたハードウェア乱数は、８ビットカスタム乱数値レジスタＲＮＤＶ０８ＲＧ０_Ａに格納され、８ビットカスタム乱数生成回路６３０３Ｂにて更新されたハードウェア乱数は、８ビットカスタム乱数値レジスタＲＮＤＶ０８ＲＧ０_Ｂに格納される。なお、これら８ビットカスタム乱数値レジスタＲＮＤＶ０８ＲＧ０_Ａ（Ｂ）は、読み出しのみ可能なレジスタである。   Specifically, as shown in FIG. 6D, the hardware random number updated by the 8-bit custom random number generation circuit 6303A is stored in the 8-bit custom random number value register RNDV08RG0_A, and the 8-bit custom random number generation circuit 6303B. The hardware random number updated at is stored in the 8-bit custom random value register RNDV08RG0_B. The 8-bit custom random value register RNDV08RG0_A (B) is a register that can only be read.

一方、上記８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）は、図５（ｂ）に示すように、加算回路６３２０_８Ａ（Ｂ）と、更新値レジスタ６３２１_８Ａ（Ｂ）と、乱数エラー検出回路６３２２_８Ａ（Ｂ）と、最大値設定回路６３２３_８Ａ（Ｂ）で主に構成されている。この加算回路６３２０_８Ａ（Ｂ）は、所定のクロック信号ＣＬＫに基づいて、０〜２５５（００ｈ〜ＦＦｈ）の数値範囲のハードウェア乱数を更新するもので、更新値レジスタ６３２１_８Ａ（Ｂ）は、加算回路６３２０_８Ａ（Ｂ）にて更新されたハードウェア乱数を格納するものである。そしてこのように更新値レジスタ６３２１_８Ａ（Ｂ）にて格納されたハードウェア乱数値が、８ビットカスタム乱数値レジスタＲＮＤＶ０８ＲＧ０_Ａ（Ｂ）に格納されることとなる。   On the other hand, the 8-bit custom random number generation circuit 6303A (B) includes an addition circuit 6320_8A (B), an update value register 6321_8A (B), and a random error detection circuit 6322_8A (B) as shown in FIG. And the maximum value setting circuit 6323_8A (B). The adder circuit 6320_8A (B) updates a hardware random number in the numerical range of 0 to 255 (00h to FFh) based on a predetermined clock signal CLK. The update value register 6321_8A (B) The hardware random number updated in 6320_8A (B) is stored. The hardware random number value stored in the update value register 6321_8A (B) in this way is stored in the 8-bit custom random value register RNDV08RG0_A (B).

一方、乱数エラー検出回路６３２２_８Ａ（Ｂ）は、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）のエラー（異常）をそれぞれ検出するもので、この検出されたエラー（異常）データが内部機能レジスタ６３０４内にある乱数エラーステータスレジスタＲＮＤＥＲＲ（図１０参照）に格納されることとなる。なお、この乱数エラーステータスレジスタＲＮＤＥＲＲについては後述することとする。   On the other hand, the random error detection circuit 6322_8A (B) detects an error (abnormality) of the 8-bit custom random number generation circuit 6303A (B), and the detected error (abnormality) data is stored in the internal function register 6304. It is stored in a random number error status register RNDERR (see FIG. 10). The random error status register RNDERR will be described later.

また、最大値設定回路６３２３_８Ａ（Ｂ）は、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）（加算回路６３２０_８Ａ（Ｂ））の最大値を設定できるもので、内部機能レジスタ６３０４内にある８ビットカスタム乱数生成回路最大値設定レジスタＲＮＤ０８ＭＸ_Ａ（Ｂ）（図７（ｂ）参照）に設定された値を設定するものである。   The maximum value setting circuit 6323_8A (B) can set the maximum value of the 8-bit custom random number generation circuit 6303A (B) (adder circuit 6320_8A (B)), and is an 8-bit custom random number in the internal function register 6304. The value set in the generation circuit maximum value setting register RND08MX_A (B) (see FIG. 7B) is set.

具体的に示せば、これら８ビットカスタム乱数生成回路最大値設定レジスタＲＮＤ０８ＭＸ_Ａ（Ｂ）は、図７（ｂ）に示すように、読み書きすることができると共に、１５〜２５５（０Ｆｈ〜ＦＦｈ）の数値範囲を設定することができるもので、初期値には１５（０Ｆｈ）が設定される。そして、８ビットカスタム乱数生成回路最大値設定レジスタＲＮＤ０８ＭＸ_Ａは、最大値設定回路６３２３_８Ａに対応し、８ビットカスタム乱数生成回路最大値設定レジスタＲＮＤ０８ＭＸ_Ｂは、最大値設定回路６３２３_８Ｂに対応している。これにより、８ビットカスタム乱数生成回路最大値設定レジスタＲＮＤ０８ＭＸ_Ａ（Ｂ）にて設定された値が、最大値設定回路６３２３_８Ａ（Ｂ）に反映され、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）（加算回路６３２０_８Ａ（Ｂ））の最大値として設定されることとなる。なお、このように最大値が設定されると、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）（加算回路６３２０_８Ａ（Ｂ））は、ハードウェア乱数の更新を開始する。このようにすれば、任意のタイミングでハードウェア乱数の更新を開始することができるため、乱数値の出現の偏りを低減させることができる。   Specifically, these 8-bit custom random number generation circuit maximum value setting registers RND08MX_A (B) can be read and written as shown in FIG. 7B and numerical values of 15 to 255 (0Fh to FFh). The range can be set, and 15 (0Fh) is set as the initial value. The 8-bit custom random number generation circuit maximum value setting register RND08MX_A corresponds to the maximum value setting circuit 6323_8A, and the 8-bit custom random number generation circuit maximum value setting register RND08MX_B corresponds to the maximum value setting circuit 6323_8B. As a result, the value set in the 8-bit custom random number generation circuit maximum value setting register RND08MX_A (B) is reflected in the maximum value setting circuit 6323_8A (B), and the 8-bit custom random number generation circuit 6303A (B) (addition circuit) 6320_8A (B)) is set as the maximum value. When the maximum value is set in this way, the 8-bit custom random number generation circuit 6303A (B) (addition circuit 6320_8A (B)) starts updating the hardware random number. In this way, since updating of hardware random numbers can be started at an arbitrary timing, it is possible to reduce bias in appearance of random values.

一方、この８ビットカスタム乱数生成回路最大値設定レジスタＲＮＤ０８ＭＸ_Ａ（Ｂ）に、何らかの要因で発生したアクセス異常によって１５（０Ｆｈ）より小さい値が設定された際、最大値設定回路６３２３_８Ａ（Ｂ）は、最小値である１５（０Ｆｈ）を、最大値として設定する。このようにすれば、ハードウェア乱数の設定に関する異常が発生したとしても、遊技を継続させることができ、もって、遊技の処理に対して乱数回路を効率的に使用することができる。またさらには、異常値が設定された際、異常値が設定されたか否かを検証せずとも、正常値（最小値である１５）が設定され、その後の動作が継続されるため、異常処理に対する制御負荷を低減させることができる。なお、８ビットカスタム乱数生成回路最大値設定レジスタＲＮＤ０８ＭＸ_Ａ（Ｂ）には、設定された値が格納されているため、当該値を主制御ＣＰＵ６００にて読み出すことで、異常を検出することもできる。   On the other hand, when a value smaller than 15 (0Fh) is set in the 8-bit custom random number generation circuit maximum value setting register RND08MX_A (B) due to an access abnormality caused by some factor, the maximum value setting circuit 6323_8A (B) The minimum value of 15 (0Fh) is set as the maximum value. In this way, even if an abnormality relating to setting of hardware random numbers occurs, the game can be continued, and the random number circuit can be used efficiently for game processing. Furthermore, when an abnormal value is set, a normal value (15, which is the minimum value) is set without verifying whether the abnormal value has been set, and the subsequent operation is continued. The control load with respect to can be reduced. Since the set value is stored in the 8-bit custom random number generation circuit maximum value setting register RND08MX_A (B), the main control CPU 600 can read the value to detect an abnormality.

ところで、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）は、図５（ｂ）に示すように、さらに、初期値設定レジスタＲＮＤＩＮＩを有している。この初期値設定レジスタＲＮＤＩＮＩは、図６（ｅ）に示すように、８ビットからなり、初期値設定レジスタＲＮＤＩＮＩの１ビット目が８ビットカスタム乱数値レジスタＲＮＤＶ０８ＲＧ０_Ａに対応し、０ビット目が８ビットカスタム乱数値レジスタＲＮＤＶ０８ＲＧ０_Ｂに対応している。すなわち、初期値設定レジスタＲＮＤＩＮＩの１ビット目に０が設定されると、図５（ｂ）に示すように、加算回路６３２０_８Ａの初期値には０が設定され、これにより、８ビットカスタム乱数値レジスタＲＮＤＶ０８ＲＧ０_Ａの初期値が０に設定されることとなる。   Incidentally, the 8-bit custom random number generation circuit 6303A (B) further includes an initial value setting register RNDINI, as shown in FIG. 5B. As shown in FIG. 6 (e), the initial value setting register RNDINI is composed of 8 bits, the first bit of the initial value setting register RNDINI corresponds to the 8-bit custom random value register RNDV08RG0_A, and the 0th bit is 8 bits. This corresponds to the custom random value register RNDV08RG0_B. In other words, when 0 is set in the first bit of the initial value setting register RNDINI, as shown in FIG. 5B, 0 is set in the initial value of the adder circuit 6320_8A, whereby the 8-bit custom random number value is set. The initial value of the register RNDV08RG0_A is set to 0.

一方、１が設定されると、上記システムリセット生成部１３２０（図３参照）にて生成されたシステムリセット信号がリセットコントローラ６４０（図３参照）にて制御され、８ビットカスタム乱数生成回路６３０３Ａをリセットすると、加算回路６３２０_８Ａの初期値には初期値設定レジスタＲＮＤＩＮＩにてランダムに生成される値が設定されることとなる。これにより、８ビットカスタム乱数値レジスタＲＮＤＶ０８ＲＧ０_Ａには、システムリセットにてリセットされる毎に異なる初期値が格納されることとなる。   On the other hand, when 1 is set, the system reset signal generated by the system reset generation unit 1320 (see FIG. 3) is controlled by the reset controller 640 (see FIG. 3), and the 8-bit custom random number generation circuit 6303A is controlled. When reset, the initial value of the adder circuit 6320_8A is set to a value randomly generated by the initial value setting register RNDINI. As a result, the 8-bit custom random value register RNDV08RG0_A stores a different initial value every time it is reset by a system reset.

他方、初期値設定レジスタＲＮＤＩＮＩの０ビット目に０が設定されると、図５（ｂ）に示すように、加算回路６３２０_８Ｂの初期値には０が設定され、これにより、８ビットカスタム乱数値レジスタＲＮＤＶ０８ＲＧ０_Ｂの初期値が０に設定されることとなる。   On the other hand, when 0 is set to the 0th bit of the initial value setting register RNDINI, as shown in FIG. 5B, 0 is set to the initial value of the adder circuit 6320_8B. The initial value of the register RNDV08RG0_B is set to 0.

一方、１が設定されると、上記システムリセット生成部１３２０（図３参照）にて生成されたシステムリセット信号がリセットコントローラ６４０（図３参照）にて制御され、８ビットカスタム乱数生成回路６３０３Ｂをリセットすると、加算回路６３２０_８Ｂの初期値には初期値設定レジスタＲＮＤＩＮＩにてランダムに生成される値が設定されることとなる。これにより、８ビットカスタム乱数値レジスタＲＮＤＶ０８ＲＧ０_Ｂには、システムリセットにてリセットされる毎に異なる初期値が格納されることとなる。   On the other hand, when 1 is set, the system reset signal generated by the system reset generation unit 1320 (see FIG. 3) is controlled by the reset controller 640 (see FIG. 3), and the 8-bit custom random number generation circuit 6303B is set. When reset, the initial value of the adder circuit 6320_8B is set to a value randomly generated by the initial value setting register RNDINI. As a result, the 8-bit custom random value register RNDV08RG0_B stores a different initial value every time it is reset by a system reset.

ところで、８ビットカスタム乱数値レジスタＲＮＤＶ０８ＲＧ０_Ａ（Ｂ）は、システムリセット信号以外のリセット信号（例えば、イリーガルアクセスリセット信号）にてリセットされると、リセットされる前に設定された値が保持され、そのまま初期値となる。すなわち、システムリセット信号以外のリセット信号（例えば、イリーガルアクセスリセット信号）は、主制御ＣＰＵ６００だけをリセットし、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）等の内部機能はリセットしない。そのため、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）（更新値レジスタ６３２１_８Ａ（Ｂ））は、リセットされる前に設定された値が保持され、そのまま初期値になる。それゆえ、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）（更新値レジスタ６３２１_８Ａ（Ｂ））には、初期値としてリセットされる前の値がそのまま初期値として格納されることとなる。これにより、主制御ＣＰＵ６００にて、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）（更新値レジスタ６３２１_８Ａ（Ｂ））を読み出し、その初期値から８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）（加算回路６３２０_８Ａ（Ｂ））にてハードウェア乱数を更新させれば、再びシステムリセット信号以外のリセット信号（例えば、イリーガルアクセスリセット信号）が発生するか否かを確認することで、そのリセットの要因が、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）にあるか否かの検証が可能となる。   By the way, when the 8-bit custom random value register RNDV08RG0_A (B) is reset by a reset signal other than the system reset signal (for example, an illegal access reset signal), the value set before the reset is held and remains as it is. This is the initial value. That is, a reset signal other than the system reset signal (eg, illegal access reset signal) resets only the main control CPU 600 and does not reset internal functions such as the 8-bit custom random number generation circuit 6303A (B). Therefore, the 8-bit custom random number generation circuit 6303A (B) (update value register 6321_8A (B)) holds the value set before being reset, and becomes the initial value as it is. Therefore, the 8-bit custom random number generation circuit 6303A (B) (update value register 6321_8A (B)) stores the value before being reset as the initial value as it is as the initial value. As a result, the main control CPU 600 reads the 8-bit custom random number generation circuit 6303A (B) (update value register 6321_8A (B)), and uses the initial value to create an 8-bit custom random number generation circuit 6303A (B) (addition circuit 6320_8A ( If the hardware random number is updated in B)), it is confirmed whether or not a reset signal other than the system reset signal (for example, illegal access reset signal) is generated again. It is possible to verify whether or not the custom random number generation circuit 6303A (B) exists.

＜乱数回路：乱数ラッチ回路＞
一方、乱数回路６３０は、図４に示すように、さらに、１６ビット乱数ラッチ１回路６３３０Ａ（Ｂ）と、１６ビット乱数ラッチ２回路６３３１Ａ（Ｂ）と、１６ビット乱数ラッチ３回路６３３２Ａ（Ｂ）と、８ビット乱数ラッチ１回路６３４０Ａ（Ｂ）と、８ビット乱数ラッチ２回路６３４１Ａ（Ｂ）と、８ビット乱数ラッチ３回路６３４２Ａ（Ｂ）と、１６ビットカスタム乱数ラッチ１回路６３５０Ａ（Ｂ）と、１６ビットカスタム乱数ラッチ２回路６３５１Ａ（Ｂ）と、１６ビットカスタム乱数ラッチ３回路６３５２Ａ（Ｂ）と、８ビットカスタム乱数ラッチ１回路６３６０Ａ（Ｂ）と、８ビットカスタム乱数ラッチ２回路６３６１Ａ（Ｂ）と、８ビットカスタム乱数ラッチ３回路６３６２Ａ（Ｂ）とを有している。 <Random number circuit: Random number latch circuit>
On the other hand, as shown in FIG. 4, the random number circuit 630 further includes a 16-bit random number latch 1 circuit 6330A (B), a 16-bit random number latch 2 circuit 6331A (B), and a 16-bit random number latch 3 circuit 6332A (B). 8-bit random number latch 1 circuit 6340A (B), 8-bit random number latch 2 circuit 6341A (B), 8-bit random number latch 3 circuit 6342A (B), 16-bit custom random number latch 1 circuit 6350A (B) 16 bit custom random number latch 2 circuit 6351A (B), 16 bit custom random number latch 3 circuit 6352A (B), 8 bit custom random number latch 1 circuit 6360A (B), 8 bit custom random number latch 2 circuit 6361A (B) ) And an 8-bit custom random number latch 3 circuit 6362A (B).

＜乱数回路：１６ビット乱数ラッチ１回路＞
この１６ビット乱数ラッチ１回路６３３０Ａ（Ｂ）は、特別図柄１始動口スイッチ４２ａの信号、又は、乱数ラッチステータスレジスタＬＡＴＳＴ１のラッチ信号を受信すると、１６ビット乱数生成回路６３００Ａ（Ｂ）にて０〜６５５３５（００００ｈ〜ＦＦＦＦｈ）の数値範囲で更新されたハードウェア乱数を保持（ラッチ）するものである。なお、１６ビット乱数ラッチ１回路６３３０Ａは、１６ビット乱数生成回路６３００Ａにて更新されたハードウェア乱数を保持（ラッチ）し、１６ビット乱数ラッチ１回路６３３０Ｂは、１６ビット乱数生成回路６３００Ｂにて更新されたハードウェア乱数を保持（ラッチ）する。 <Random number circuit: 16 bit random number latch 1 circuit>
When the 16-bit random number latch 1 circuit 6330A (B) receives the signal of the special symbol 1 start port switch 42a or the latch signal of the random number latch status register LATST1, the 16-bit random number generation circuit 6300A (B) The hardware random number updated in the numerical range of 65535 (0000h to FFFFh) is held (latched). The 16-bit random number latch 1 circuit 6330A holds (latches) the hardware random number updated by the 16-bit random number generation circuit 6300A, and the 16-bit random number latch 1 circuit 6330B is updated by the 16-bit random number generation circuit 6300B. Hold (latch) the hardware random number.

ところで、このように１６ビット乱数ラッチ１回路６３３０Ａ（Ｂ）にて保持（ラッチ）されたハードウェア乱数は、内部機能レジスタ６３０４内にある１６ビット乱数ラッチレジスタＲＮＤＦ１６ＲＧ１_Ａ（Ｂ）に格納される。具体的には、図８（ａ）に示すように、１６ビット乱数ラッチ１回路６３３０Ａに保持（ラッチ）されたハードウェア乱数は、１６ビット乱数ラッチレジスタＲＮＤＦ１６ＲＧ１_Ａに格納され、１６ビット乱数ラッチ１回路６３３０Ｂに保持（ラッチ）されたハードウェア乱数は、１６ビット乱数ラッチレジスタＲＮＤＦ１６ＲＧ１_Ｂに格納される。なお、この１６ビット乱数ラッチレジスタＲＮＤＦ１６ＲＧ１_Ａ（Ｂ）は、読み出しのみ可能なレジスタで、初期値として０が設定される。   By the way, the hardware random number held (latched) by the 16-bit random number latch 1 circuit 6330A (B) in this way is stored in the 16-bit random number latch register RNDF16RG1_A (B) in the internal function register 6304. Specifically, as shown in FIG. 8A, the hardware random number held (latched) in the 16-bit random number latch 1 circuit 6330A is stored in the 16-bit random number latch register RNDF16RG1_A, and the 16-bit random number latch 1 circuit The hardware random number held (latched) in 6330B is stored in the 16-bit random number latch register RNDF16RG1_B. The 16-bit random number latch register RNDF16RG1_A (B) is a register that can only be read, and 0 is set as an initial value.

＜乱数回路：１６ビット乱数ラッチ２回路＞
一方、１６ビット乱数ラッチ２回路６３３１Ａ（Ｂ）は、特別図柄２始動口スイッチ４３ａの信号、又は、乱数ラッチステータスレジスタＬＡＴＳＴ２のラッチ信号を受信すると、１６ビット乱数生成回路６３００Ａ（Ｂ）にて０〜６５５３５（００００ｈ〜ＦＦＦＦｈ）の数値範囲で更新されたハードウェア乱数を保持（ラッチ）するものである。なお、１６ビット乱数ラッチ２回路６３３１Ａは、１６ビット乱数生成回路６３００Ａにて更新されたハードウェア乱数を保持（ラッチ）し、１６ビット乱数ラッチ２回路６３３１Ｂは、１６ビット乱数生成回路６３００Ｂにて更新されたハードウェア乱数を保持（ラッチ）する。 <Random number circuit: 16 bit random number latch 2 circuit>
On the other hand, when the 16-bit random number latch 2 circuit 6331A (B) receives the signal of the special symbol 2 start port switch 43a or the latch signal of the random number latch status register LATST2, the 16-bit random number generation circuit 6300A (B) It holds (latches) hardware random numbers updated in a numerical range of ˜65535 (0000h to FFFFh). The 16-bit random number latch 2 circuit 6331A holds (latches) the hardware random number updated by the 16-bit random number generation circuit 6300A, and the 16-bit random number latch 2 circuit 6331B is updated by the 16-bit random number generation circuit 6300B. Hold (latch) the hardware random number.

ところで、このように１６ビット乱数ラッチ２回路６３３１Ａ（Ｂ）にて保持（ラッチ）されたハードウェア乱数は、内部機能レジスタ６３０４内にある１６ビット乱数ラッチレジスタＲＮＤＦ１６ＲＧ２_Ａ（Ｂ）に格納される。具体的には、図８（ａ）に示すように、１６ビット乱数ラッチ２回路６３３１Ａに保持（ラッチ）されたハードウェア乱数は、１６ビット乱数ラッチレジスタＲＮＤＦ１６ＲＧ２_Ａに格納され、１６ビット乱数ラッチ２回路６３３１Ｂに保持（ラッチ）されたハードウェア乱数は、１６ビット乱数ラッチレジスタＲＮＤＦ１６ＲＧ２_Ｂに格納される。なお、この１６ビット乱数ラッチレジスタＲＮＤＦ１６ＲＧ２_Ａ（Ｂ）は、読み出しのみ可能なレジスタで、初期値として０が設定される。   By the way, the hardware random number held (latched) by the 16-bit random number latch 2 circuit 6331A (B) in this way is stored in the 16-bit random number latch register RNDF16RG2_A (B) in the internal function register 6304. Specifically, as shown in FIG. 8A, the hardware random number held (latched) in the 16-bit random number latch 2 circuit 6331A is stored in the 16-bit random number latch register RNDF16RG2_A, and the 16-bit random number latch 2 circuit The hardware random number held (latched) in 6331B is stored in the 16-bit random number latch register RNDF16RG2_B. The 16-bit random number latch register RNDF16RG2_A (B) is a register that can only be read, and 0 is set as an initial value.

＜乱数回路：１６ビット乱数ラッチ３回路＞
また一方、１６ビット乱数ラッチ３回路６３３２Ａ（Ｂ）は、普通図柄始動口スイッチ４５ａの信号、又は、乱数ラッチステータスレジスタＬＡＴＳＴ３のラッチ信号を受信すると、１６ビット乱数生成回路６３００Ａ（Ｂ）にて０〜６５５３５（００００ｈ〜ＦＦＦＦｈ）の数値範囲で更新されたハードウェア乱数を保持（ラッチ）するものである。なお、１６ビット乱数ラッチ３回路６３３２Ａは、１６ビット乱数生成回路６３００Ａにて更新されたハードウェア乱数を保持（ラッチ）し、１６ビット乱数ラッチ３回路６３３２Ｂは、１６ビット乱数生成回路６３００Ｂにて更新されたハードウェア乱数を保持（ラッチ）する。 <Random number circuit: 16 bit random number latch 3 circuit>
On the other hand, when the 16-bit random number latch 3 circuit 6332A (B) receives the signal of the normal symbol start port switch 45a or the latch signal of the random number latch status register LATST3, the 16-bit random number generation circuit 6300A (B) It holds (latches) hardware random numbers updated in a numerical range of ˜65535 (0000h to FFFFh). The 16-bit random number latch 3 circuit 6332A holds (latches) the hardware random number updated by the 16-bit random number generation circuit 6300A, and the 16-bit random number latch 3 circuit 6332B is updated by the 16-bit random number generation circuit 6300B. Hold (latch) the hardware random number.

ところで、このように１６ビット乱数ラッチ３回路６３３２Ａ（Ｂ）にて保持（ラッチ）されたハードウェア乱数は、内部機能レジスタ６３０４内にある１６ビット乱数ラッチレジスタＲＮＤＦ１６ＲＧ３_Ａ（Ｂ）に格納される。具体的には、図８（ａ）に示すように、１６ビット乱数ラッチ３回路６３３２Ａに保持（ラッチ）されたハードウェア乱数は、１６ビット乱数ラッチレジスタＲＮＤＦ１６ＲＧ３_Ａに格納され、１６ビット乱数ラッチ３回路６３３２Ｂに保持（ラッチ）されたハードウェア乱数は、１６ビット乱数ラッチレジスタＲＮＤＦ１６ＲＧ３_Ｂに格納される。なお、この１６ビット乱数ラッチレジスタＲＮＤＦ１６ＲＧ３_Ａ（Ｂ）は、読み出しのみ可能なレジスタで、初期値として０が設定される。   By the way, the hardware random number held (latched) by the 16-bit random number latch 3 circuit 6332A (B) in this way is stored in the 16-bit random number latch register RNDF16RG3_A (B) in the internal function register 6304. Specifically, as shown in FIG. 8A, the hardware random number held (latched) in the 16-bit random number latch 3 circuit 6332A is stored in the 16-bit random number latch register RNDF16RG3_A, and the 16-bit random number latch 3 circuit The hardware random number held (latched) in 6332B is stored in the 16-bit random number latch register RNDF16RG3_B. The 16-bit random number latch register RNDF16RG3_A (B) is a register that can only be read, and 0 is set as an initial value.

＜乱数回路：８ビット乱数ラッチ１回路＞
他方、８ビット乱数ラッチ１回路６３４０Ａ（Ｂ）は、特別図柄１始動口スイッチ４２ａの信号、又は、乱数ラッチステータスレジスタＬＡＴＳＴ１のラッチ信号を受信すると、８ビット乱数生成回路６３０１Ａ（Ｂ）にて０〜２５５（００ｈ〜ＦＦｈ）の数値範囲で更新されたハードウェア乱数を保持（ラッチ）するものである。なお、８ビット乱数ラッチ１回路６３４０Ａは、８ビット乱数生成回路６３０１Ａにて更新されたハードウェア乱数を保持（ラッチ）し、８ビット乱数ラッチ１回路６３４０Ｂは、８ビット乱数生成回路６３０１Ｂにて更新されたハードウェア乱数を保持（ラッチ）する。 <Random number circuit: 8-bit random number latch 1 circuit>
On the other hand, when the 8-bit random number latch 1 circuit 6340A (B) receives the signal of the special symbol 1 start switch 42a or the latch signal of the random number latch status register LATST1, the 8-bit random number generation circuit 6301A (B) It holds (latches) hardware random numbers updated in a numerical range of .about.255 (00h to FFh). The 8-bit random number latch 1 circuit 6340A holds (latches) the hardware random number updated by the 8-bit random number generation circuit 6301A, and the 8-bit random number latch 1 circuit 6340B is updated by the 8-bit random number generation circuit 6301B. Hold (latch) the hardware random number.

ところで、このように８ビット乱数ラッチ１回路６３４０Ａ（Ｂ）にて保持（ラッチ）されたハードウェア乱数は、内部機能レジスタ６３０４内にある８ビット乱数ラッチレジスタＲＮＤＦ０８ＲＧ１_Ａ（Ｂ）に格納される。具体的には、図８（ｂ）に示すように、８ビット乱数ラッチ１回路６３４０Ａに保持（ラッチ）されたハードウェア乱数は、８ビット乱数ラッチレジスタＲＮＤＦ０８ＲＧ１_Ａに格納され、８ビット乱数ラッチ１回路６３４０Ｂに保持（ラッチ）されたハードウェア乱数は、８ビット乱数ラッチレジスタＲＮＤＦ０８ＲＧ１_Ｂに格納される。なお、この８ビット乱数ラッチレジスタＲＮＤＦ０８ＲＧ１_Ａ（Ｂ）は、読み出しのみ可能なレジスタで、初期値として０が設定される。   Incidentally, the hardware random number held (latched) by the 8-bit random number latch 1 circuit 6340A (B) in this way is stored in the 8-bit random number latch register RNDF08RG1_A (B) in the internal function register 6304. Specifically, as shown in FIG. 8B, the hardware random number held (latched) in the 8-bit random number latch 1 circuit 6340A is stored in the 8-bit random number latch register RNDF08RG1_A, and the 8-bit random number latch 1 circuit. The hardware random number held (latched) in 6340B is stored in the 8-bit random number latch register RNDF08RG1_B. The 8-bit random number latch register RNDF08RG1_A (B) is a register that can only be read, and is set to 0 as an initial value.

＜乱数回路：８ビット乱数ラッチ２回路＞
一方、８ビット乱数ラッチ２回路６３４１Ａ（Ｂ）は、特別図柄２始動口スイッチ４３ａの信号、又は、乱数ラッチステータスレジスタＬＡＴＳＴ２のラッチ信号を受信すると、８ビット乱数生成回路６３０１Ａ（Ｂ）にて０〜２５５（００ｈ〜ＦＦｈ）の数値範囲で更新されたハードウェア乱数を保持（ラッチ）するものである。なお、８ビット乱数ラッチ２回路６３４１Ａは、８ビット乱数生成回路６３０１Ａにて更新されたハードウェア乱数を保持（ラッチ）し、８ビット乱数ラッチ２回路６３４１Ｂは、８ビット乱数生成回路６３０１Ｂにて更新されたハードウェア乱数を保持（ラッチ）する。 <Random number circuit: 8-bit random number latch 2 circuit>
On the other hand, when the 8-bit random number latch 2 circuit 6341A (B) receives the signal of the special symbol 2 start port switch 43a or the latch signal of the random number latch status register LATST2, the 8-bit random number generation circuit 6301A (B) It holds (latches) hardware random numbers updated in a numerical range of .about.255 (00h to FFh). The 8-bit random number latch 2 circuit 6341A holds (latches) the hardware random number updated by the 8-bit random number generation circuit 6301A, and the 8-bit random number latch 2 circuit 6341B updates by the 8-bit random number generation circuit 6301B. Hold (latch) the hardware random number.

ところで、このように８ビット乱数ラッチ２回路６３４１Ａ（Ｂ）にて保持（ラッチ）されたハードウェア乱数は、内部機能レジスタ６３０４内にある８ビット乱数ラッチレジスタＲＮＤＦ０８ＲＧ２_Ａ（Ｂ）に格納される。具体的には、図８（ｂ）に示すように、８ビット乱数ラッチ２回路６３４１Ａに保持（ラッチ）されたハードウェア乱数は、８ビット乱数ラッチレジスタＲＮＤＦ０８ＲＧ２_Ａに格納され、８ビット乱数ラッチ２回路６３４１Ｂに保持（ラッチ）されたハードウェア乱数は、８ビット乱数ラッチレジスタＲＮＤＦ０８ＲＧ２_Ｂに格納される。なお、この８ビット乱数ラッチレジスタＲＮＤＦ０８ＲＧ２_Ａ（Ｂ）は、読み出しのみ可能なレジスタで、初期値として０が設定される。   By the way, the hardware random number held (latched) by the 8-bit random number latch 2 circuit 6341A (B) in this way is stored in the 8-bit random number latch register RNDF08RG2_A (B) in the internal function register 6304. Specifically, as shown in FIG. 8B, the hardware random number held (latched) in the 8-bit random number latch 2 circuit 6341A is stored in the 8-bit random number latch register RNDF08RG2_A, and the 8-bit random number latch 2 circuit The hardware random number held (latched) in 6341B is stored in the 8-bit random number latch register RNDF08RG2_B. The 8-bit random number latch register RNDF08RG2_A (B) is a register that can only be read, and 0 is set as an initial value.

＜乱数回路：８ビット乱数ラッチ３回路＞
また一方、８ビット乱数ラッチ３回路６３４２Ａ（Ｂ）は、普通図柄始動口スイッチ４５ａの信号、又は、乱数ラッチステータスレジスタＬＡＴＳＴ３のラッチ信号を受信すると、８ビット乱数生成回路６３０１Ａ（Ｂ）にて０〜２５５（００ｈ〜ＦＦｈ）の数値範囲で更新されたハードウェア乱数を保持（ラッチ）するものである。なお、８ビット乱数ラッチ３回路６３４２Ａは、８ビット乱数生成回路６３０１Ａにて更新されたハードウェア乱数を保持（ラッチ）し、８ビット乱数ラッチ３回路６３４２Ｂは、８ビット乱数生成回路６３０１Ｂにて更新されたハードウェア乱数を保持（ラッチ）する。 <Random number circuit: 8-bit random number latch 3 circuit>
On the other hand, when the 8-bit random number latch 3 circuit 6342A (B) receives the signal of the normal symbol start port switch 45a or the latch signal of the random number latch status register LATST3, the 8-bit random number generation circuit 6301A (B) It holds (latches) hardware random numbers updated in a numerical range of .about.255 (00h to FFh). The 8-bit random number latch 3 circuit 6342A holds (latches) the hardware random number updated by the 8-bit random number generation circuit 6301A, and the 8-bit random number latch 3 circuit 6342B updates by the 8-bit random number generation circuit 6301B. Hold (latch) the hardware random number.

ところで、このように８ビット乱数ラッチ３回路６３４２Ａ（Ｂ）にて保持（ラッチ）されたハードウェア乱数は、内部機能レジスタ６３０４内にある８ビット乱数ラッチレジスタＲＮＤＦ０８ＲＧ３_Ａ（Ｂ）に格納される。具体的には、図８（ｂ）に示すように、８ビット乱数ラッチ３回路６３４２Ａに保持（ラッチ）されたハードウェア乱数は、８ビット乱数ラッチレジスタＲＮＤＦ０８ＲＧ３_Ａに格納され、８ビット乱数ラッチ３回路６３４２Ｂに保持（ラッチ）されたハードウェア乱数は、８ビット乱数ラッチレジスタＲＮＤＦ０８ＲＧ３_Ｂに格納される。なお、この８ビット乱数ラッチレジスタＲＮＤＦ０８ＲＧ３_Ａ（Ｂ）は、読み出しのみ可能なレジスタで、初期値として０が設定される。   Incidentally, the hardware random number held (latched) by the 8-bit random number latch 3 circuit 6342A (B) in this way is stored in the 8-bit random number latch register RNDF08RG3_A (B) in the internal function register 6304. Specifically, as shown in FIG. 8B, the hardware random number held (latched) in the 8-bit random number latch 3 circuit 6342A is stored in the 8-bit random number latch register RNDF08RG3_A, and the 8-bit random number latch 3 circuit The hardware random number held (latched) in 6342B is stored in the 8-bit random number latch register RNDF08RG3_B. The 8-bit random number latch register RNDF08RG3_A (B) is a register that can only be read, and 0 is set as an initial value.

＜乱数回路：１６ビットカスタム乱数ラッチ１回路＞
他方、１６ビットカスタム乱数ラッチ１回路６３５０Ａ（Ｂ）は、特別図柄１始動口スイッチ４２ａの信号、又は、乱数ラッチステータスレジスタＬＡＴＳＴ１のラッチ信号を受信すると、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）にて０〜６５５３５（００００ｈ〜ＦＦＦＦｈ）の数値範囲で更新されたハードウェア乱数を保持（ラッチ）するものである。なお、１６ビットカスタム乱数ラッチ１回路６３５０Ａは、１６ビットカスタム乱数生成回路６３０２Ａにて更新されたハードウェア乱数を保持（ラッチ）し、１６ビットカスタム乱数ラッチ１回路６３５０Ｂは、１６ビットカスタム乱数生成回路６３０２Ｂにて更新されたハードウェア乱数を保持（ラッチ）する。 <Random number circuit: 16-bit custom random number latch 1 circuit>
On the other hand, when the 16-bit custom random number latch 1 circuit 6350A (B) receives the signal of the special symbol 1 start switch 42a or the latch signal of the random number latch status register LATST1, the 16-bit custom random number latch circuit 6350A (B) The hardware random number updated in the numerical range of 0 to 65535 (0000h to FFFFh) is held (latched). The 16-bit custom random number latch 1 circuit 6350A holds (latches) the hardware random number updated by the 16-bit custom random number generation circuit 6302A, and the 16-bit custom random number latch 1 circuit 6350B includes a 16-bit custom random number generation circuit 6350A. The hardware random number updated in 6302B is held (latched).

ところで、このように１６ビットカスタム乱数ラッチ１回路６３５０Ａ（Ｂ）にて保持（ラッチ）されたハードウェア乱数は、内部機能レジスタ６３０４内にある１６ビットカスタム乱数ラッチレジスタＲＮＤＶ１６ＲＧ１_Ａ（Ｂ）に格納される。具体的には、図８（ｃ）に示すように、１６ビットカスタム乱数ラッチ１回路６３５０Ａに保持（ラッチ）されたハードウェア乱数は、１６ビットカスタム乱数ラッチレジスタＲＮＤＶ１６ＲＧ１_Ａに格納され、１６ビットカスタム乱数ラッチ１回路６３５０Ｂに保持（ラッチ）されたハードウェア乱数は、１６ビットカスタム乱数ラッチレジスタＲＮＤＶ１６ＲＧ１_Ｂに格納される。なお、この１６ビットカスタム乱数ラッチレジスタＲＮＤＶ１６ＲＧ１_Ａ（Ｂ）は、読み出しのみ可能なレジスタで、初期値として０が設定される。   By the way, the hardware random number held (latched) by the 16-bit custom random number latch 1 circuit 6350A (B) is stored in the 16-bit custom random number latch register RNDV16RG1_A (B) in the internal function register 6304. . Specifically, as shown in FIG. 8 (c), the hardware random number held (latched) in the 16-bit custom random number latch 1 circuit 6350A is stored in the 16-bit custom random number latch register RNDV16RG1_A, and the 16-bit custom random number The hardware random number held (latched) in the latch 1 circuit 6350B is stored in the 16-bit custom random number latch register RNDV16RG1_B. The 16-bit custom random number latch register RNDV16RG1_A (B) is a register that can only be read, and 0 is set as an initial value.

＜乱数回路：１６ビットカスタム乱数ラッチ２回路＞
一方、１６ビットカスタム乱数ラッチ２回路６３５１Ａ（Ｂ）は、特別図柄２始動口スイッチ４３ａの信号、又は、乱数ラッチステータスレジスタＬＡＴＳＴ２のラッチ信号を受信すると、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）にて０〜６５５３５（００００ｈ〜ＦＦＦＦｈ）の数値範囲で更新されたハードウェア乱数を保持（ラッチ）するものである。なお、１６ビットカスタム乱数ラッチ２回路６３５１Ａは、１６ビットカスタム乱数生成回路６３０２Ａにて更新されたハードウェア乱数を保持（ラッチ）し、１６ビットカスタム乱数ラッチ２回路６３５１Ｂは、１６ビットカスタム乱数生成回路６３０２Ｂにて更新されたハードウェア乱数を保持（ラッチ）する。 <Random number circuit: 16-bit custom random number latch 2 circuit>
On the other hand, when the 16-bit custom random number latch 2 circuit 6351A (B) receives the signal of the special symbol 2 start port switch 43a or the latch signal of the random number latch status register LATST2, the 16-bit custom random number latch circuit 6351A (B) The hardware random number updated in the numerical range of 0 to 65535 (0000h to FFFFh) is held (latched). The 16-bit custom random number latch 2 circuit 6351A holds (latches) the hardware random number updated by the 16-bit custom random number generation circuit 6302A, and the 16-bit custom random number latch 2 circuit 6351B includes a 16-bit custom random number generation circuit 6351A. The hardware random number updated in 6302B is held (latched).

ところで、このように１６ビットカスタム乱数ラッチ２回路６３５１Ａ（Ｂ）にて保持（ラッチ）されたハードウェア乱数は、内部機能レジスタ６３０４内にある１６ビットカスタム乱数ラッチレジスタＲＮＤＶ１６ＲＧ２_Ａ（Ｂ）に格納される。具体的には、図８（ｃ）に示すように、１６ビットカスタム乱数ラッチ２回路６３５１Ａに保持（ラッチ）されたハードウェア乱数は、１６ビットカスタム乱数ラッチレジスタＲＮＤＶ１６ＲＧ２_Ａに格納され、１６ビットカスタム乱数ラッチ２回路６３５１Ｂに保持（ラッチ）されたハードウェア乱数は、１６ビットカスタム乱数ラッチレジスタＲＮＤＶ１６ＲＧ２_Ｂに格納される。なお、この１６ビットカスタム乱数ラッチレジスタＲＮＤＶ１６ＲＧ２_Ａ（Ｂ）は、読み出しのみ可能なレジスタで、初期値として０が設定される。   By the way, the hardware random number held (latched) by the 16-bit custom random number latch 2 circuit 6351A (B) in this way is stored in the 16-bit custom random number latch register RNDV16RG2_A (B) in the internal function register 6304. . Specifically, as shown in FIG. 8C, the hardware random number held (latched) in the 16-bit custom random number latch 2 circuit 6351A is stored in the 16-bit custom random number latch register RNDV16RG2_A, and the 16-bit custom random number latch The hardware random number held (latched) in the latch 2 circuit 6351B is stored in the 16-bit custom random number latch register RNDV16RG2_B. The 16-bit custom random number latch register RNDV16RG2_A (B) is a register that can only be read, and 0 is set as an initial value.

＜乱数回路：１６ビットカスタム乱数ラッチ３回路＞
また一方、１６ビットカスタム乱数ラッチ３回路６３５２Ａ（Ｂ）は、普通図柄始動口スイッチ４５ａの信号、又は、乱数ラッチステータスレジスタＬＡＴＳＴ３のラッチ信号を受信すると、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）にて０〜６５５３５（００００ｈ〜ＦＦＦＦｈ）の数値範囲で更新されたハードウェア乱数を保持（ラッチ）するものである。なお、１６ビットカスタム乱数ラッチ３回路６３５２Ａは、１６ビットカスタム乱数生成回路６３０２Ａにて更新されたハードウェア乱数を保持（ラッチ）し、１６ビットカスタム乱数ラッチ３回路６３５２Ｂは、１６ビットカスタム乱数生成回路６３０２Ｂにて更新されたハードウェア乱数を保持（ラッチ）する。 <Random number circuit: 16 bit custom random number latch 3 circuit>
On the other hand, when the 16-bit custom random number latch 3 circuit 6352A (B) receives the signal of the normal symbol start port switch 45a or the latch signal of the random number latch status register LATST3, the 16-bit custom random number latch circuit 6352A (B) The hardware random number updated in the numerical range of 0 to 65535 (0000h to FFFFh) is held (latched). The 16-bit custom random number latch 3 circuit 6352A holds (latches) the hardware random number updated by the 16-bit custom random number generation circuit 6302A, and the 16-bit custom random number latch 3 circuit 6352B includes a 16-bit custom random number generation circuit 6352A. The hardware random number updated in 6302B is held (latched).

ところで、このように１６ビットカスタム乱数ラッチ３回路６３５２Ａ（Ｂ）にて保持（ラッチ）されたハードウェア乱数は、内部機能レジスタ６３０４内にある１６ビットカスタム乱数ラッチレジスタＲＮＤＶ１６ＲＧ３_Ａ（Ｂ）に格納される。具体的には、図８（ｃ）に示すように、１６ビットカスタム乱数ラッチ３回路６３５２Ａに保持（ラッチ）されたハードウェア乱数は、１６ビットカスタム乱数ラッチレジスタＲＮＤＶ１６ＲＧ３_Ａに格納され、１６ビットカスタム乱数ラッチ３回路６３５２Ｂに保持（ラッチ）されたハードウェア乱数は、１６ビットカスタム乱数ラッチレジスタＲＮＤＶ１６ＲＧ３_Ｂに格納される。なお、この１６ビットカスタム乱数ラッチレジスタＲＮＤＶ１６ＲＧ３_Ａ（Ｂ）は、読み出しのみ可能なレジスタで、初期値として０が設定される。   By the way, the hardware random number held (latched) by the 16-bit custom random number latch 3 circuit 6352A (B) as described above is stored in the 16-bit custom random number latch register RNDV16RG3_A (B) in the internal function register 6304. . Specifically, as shown in FIG. 8C, the hardware random number held (latched) in the 16-bit custom random number latch 3 circuit 6352A is stored in the 16-bit custom random number latch register RNDV16RG3_A, and the 16-bit custom random number The hardware random number held (latched) in the latch 3 circuit 6352B is stored in the 16-bit custom random number latch register RNDV16RG3_B. The 16-bit custom random number latch register RNDV16RG3_A (B) is a register that can only be read, and 0 is set as an initial value.

＜乱数回路：８ビットカスタム乱数ラッチ１回路＞
他方、８ビットカスタム乱数ラッチ１回路６３６０Ａ（Ｂ）は、特別図柄１始動口スイッチ４２ａの信号、又は、乱数ラッチステータスレジスタＬＡＴＳＴ１のラッチ信号を受信すると、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）にて０〜２５５（００ｈ〜ＦＦｈ）の数値範囲で更新されたハードウェア乱数を保持（ラッチ）するものである。なお、８ビットカスタム乱数ラッチ１回路６３６０Ａは、８ビットカスタム乱数生成回路６３０３Ａにて更新されたハードウェア乱数を保持（ラッチ）し、８ビットカスタム乱数ラッチ１回路６３６０Ｂは、８ビットカスタム乱数生成回路６３０３Ｂにて更新されたハードウェア乱数を保持（ラッチ）する。 <Random number circuit: 8-bit custom random number latch 1 circuit>
On the other hand, when the 8-bit custom random number latch 1 circuit 6360A (B) receives the signal of the special symbol 1 start switch 42a or the latch signal of the random number latch status register LATST1, the 8-bit custom random number latch circuit 6360A (B) The hardware random number updated in the numerical range of 0 to 255 (00h to FFh) is held (latched). The 8-bit custom random number latch 1 circuit 6360A holds (latches) the hardware random number updated by the 8-bit custom random number generation circuit 6303A, and the 8-bit custom random number latch 1 circuit 6360B includes an 8-bit custom random number generation circuit 6360A. The hardware random number updated in 6303B is held (latched).

ところで、このように８ビットカスタム乱数ラッチ１回路６３６０Ａ（Ｂ）にて保持（ラッチ）されたハードウェア乱数は、内部機能レジスタ６３０４内にある８ビットカスタム乱数ラッチレジスタＲＮＤＶ０８ＲＧ１_Ａ（Ｂ）に格納される。具体的には、図８（ｄ）に示すように、８ビットカスタム乱数ラッチ１回路６３６０Ａに保持（ラッチ）されたハードウェア乱数は、８ビットカスタム乱数ラッチレジスタＲＮＤＶ０８ＲＧ１_Ａに格納され、８ビットカスタム乱数ラッチ１回路６３６０Ｂに保持（ラッチ）されたハードウェア乱数は、８ビットカスタム乱数ラッチレジスタＲＮＤＶ０８ＲＧ１_Ｂに格納される。なお、この８ビットカスタム乱数ラッチレジスタＲＮＤＶ０８ＲＧ１_Ａ（Ｂ）は、読み出しのみ可能なレジスタで、初期値として０が設定される。   By the way, the hardware random number held (latched) by the 8-bit custom random number latch 1 circuit 6360A (B) as described above is stored in the 8-bit custom random number latch register RNDV08RG1_A (B) in the internal function register 6304. . Specifically, as shown in FIG. 8D, the hardware random number held (latched) in the 8-bit custom random number latch 1 circuit 6360A is stored in the 8-bit custom random number latch register RNDV08RG1_A, and the 8-bit custom random number The hardware random number held (latched) in the latch 1 circuit 6360B is stored in the 8-bit custom random number latch register RNDV08RG1_B. The 8-bit custom random number latch register RNDV08RG1_A (B) is a register that can only be read, and 0 is set as an initial value.

＜乱数回路：８ビットカスタム乱数ラッチ２回路＞
一方、８ビットカスタム乱数ラッチ２回路６３６１Ａ（Ｂ）は、特別図柄２始動口スイッチ４３ａの信号、又は、乱数ラッチステータスレジスタＬＡＴＳＴ２のラッチ信号を受信すると、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）にて０〜２５５（００ｈ〜ＦＦｈ）の数値範囲で更新されたハードウェア乱数を保持（ラッチ）するものである。なお、８ビットカスタム乱数ラッチ２回路６３６１Ａは、８ビットカスタム乱数生成回路６３０３Ａにて更新されたハードウェア乱数を保持（ラッチ）し、８ビットカスタム乱数ラッチ２回路６３６１Ｂは、８ビットカスタム乱数生成回路６３０３Ｂにて更新されたハードウェア乱数を保持（ラッチ）する。 <Random number circuit: 8-bit custom random number latch 2 circuit>
On the other hand, when the 8-bit custom random number latch 2 circuit 6361A (B) receives the signal of the special symbol 2 start port switch 43a or the latch signal of the random number latch status register LATST2, the 8-bit custom random number latch circuit 6303A (B) The hardware random number updated in the numerical range of 0 to 255 (00h to FFh) is held (latched). The 8-bit custom random number latch 2 circuit 6361A holds (latches) the hardware random number updated by the 8-bit custom random number generation circuit 6303A, and the 8-bit custom random number latch 2 circuit 6361B includes the 8-bit custom random number generation circuit 6361A. The hardware random number updated in 6303B is held (latched).

ところで、このように８ビットカスタム乱数ラッチ２回路６３６１Ａ（Ｂ）にて保持（ラッチ）されたハードウェア乱数は、内部機能レジスタ６３０４内にある８ビットカスタム乱数ラッチレジスタＲＮＤＶ０８ＲＧ２_Ａ（Ｂ）に格納される。具体的には、図８（ｄ）に示すように、８ビットカスタム乱数ラッチ２回路６３６１Ａに保持（ラッチ）されたハードウェア乱数は、８ビットカスタム乱数ラッチレジスタＲＮＤＶ０８ＲＧ２_Ａに格納され、８ビットカスタム乱数ラッチ２回路６３６１Ｂに保持（ラッチ）されたハードウェア乱数は、８ビットカスタム乱数ラッチレジスタＲＮＤＶ０８ＲＧ２_Ｂに格納される。なお、この８ビットカスタム乱数ラッチレジスタＲＮＤＶ０８ＲＧ２_Ａ（Ｂ）は、読み出しのみ可能なレジスタで、初期値として０が設定される。   By the way, the hardware random number held (latched) by the 8-bit custom random number latch 2 circuit 6361A (B) as described above is stored in the 8-bit custom random number latch register RNDV08RG2_A (B) in the internal function register 6304. . Specifically, as shown in FIG. 8D, the hardware random number held (latched) in the 8-bit custom random number latch 2 circuit 6361A is stored in the 8-bit custom random number latch register RNDV08RG2_A, and the 8-bit custom random number The hardware random number held (latched) in the latch 2 circuit 6361B is stored in the 8-bit custom random number latch register RNDV08RG2_B. The 8-bit custom random number latch register RNDV08RG2_A (B) is a register that can only be read, and 0 is set as an initial value.

＜乱数回路：８ビットカスタム乱数ラッチ３回路＞
一方、８ビットカスタム乱数ラッチ３回路６３６２Ａ（Ｂ）は、普通図柄始動口スイッチ４５ａの信号、又は、乱数ラッチステータスレジスタＬＡＴＳＴ３のラッチ信号を受信すると、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）にて０〜２５５（００ｈ〜ＦＦｈ）の数値範囲で更新されたハードウェア乱数を保持（ラッチ）するものである。なお、８ビットカスタム乱数ラッチ３回路６３６２Ａは、８ビットカスタム乱数生成回路６３０３Ａにて更新されたハードウェア乱数を保持（ラッチ）し、８ビットカスタム乱数ラッチ３回路６３６２Ｂは、８ビットカスタム乱数生成回路６３０３Ｂにて更新されたハードウェア乱数を保持（ラッチ）する。 <Random number circuit: 8-bit custom random number latch 3 circuit>
On the other hand, when the 8-bit custom random number latch 3 circuit 6362A (B) receives the signal of the normal symbol start port switch 45a or the latch signal of the random number latch status register LATST3, the 8-bit custom random number latch circuit 6303A (B) A hardware random number updated in a numerical value range of 0 to 255 (00h to FFh) is held (latched). The 8-bit custom random number latch 3 circuit 6362A holds (latches) the hardware random number updated by the 8-bit custom random number generation circuit 6303A, and the 8-bit custom random number latch 3 circuit 6362B includes an 8-bit custom random number generation circuit 6362A. The hardware random number updated in 6303B is held (latched).

ところで、このように８ビットカスタム乱数ラッチ３回路６３６２Ａ（Ｂ）にて保持（ラッチ）されたハードウェア乱数は、内部機能レジスタ６３０４内にある８ビットカスタム乱数ラッチレジスタＲＮＤＶ０８ＲＧ３_Ａ（Ｂ）に格納される。具体的には、図８（ｄ）に示すように、８ビットカスタム乱数ラッチ３回路６３６２Ａに保持（ラッチ）されたハードウェア乱数は、８ビットカスタム乱数ラッチレジスタＲＮＤＶ０８ＲＧ３_Ａに格納され、８ビットカスタム乱数ラッチ３回路６３６２Ｂに保持（ラッチ）されたハードウェア乱数は、８ビットカスタム乱数ラッチレジスタＲＮＤＶ０８ＲＧ３_Ｂに格納される。なお、この８ビットカスタム乱数ラッチレジスタＲＮＤＶ０８ＲＧ３_Ａ（Ｂ）は、読み出しのみ可能なレジスタで、初期値として０が設定される。   By the way, the hardware random number held (latched) by the 8-bit custom random number latch 3 circuit 6362A (B) in this way is stored in the 8-bit custom random number latch register RNDV08RG3_A (B) in the internal function register 6304. . Specifically, as shown in FIG. 8 (d), the hardware random number held (latched) in the 8-bit custom random number latch 3 circuit 6362A is stored in the 8-bit custom random number latch register RNDV08RG3_A, and the 8-bit custom random number The hardware random number held (latched) in the latch 3 circuit 6362B is stored in the 8-bit custom random number latch register RNDV08RG3_B. The 8-bit custom random number latch register RNDV08RG3_A (B) is a register that can only be read, and 0 is set as an initial value.

＜乱数回路：乱数ラッチステータスレジスタＬＡＴＳＴＳ１〜３＞
ところで、このような１６ビット乱数ラッチ１回路６３３０Ａ（Ｂ）と、１６ビット乱数ラッチ２回路６３３１Ａ（Ｂ）と、１６ビット乱数ラッチ３回路６３３２Ａ（Ｂ）と、８ビット乱数ラッチ１回路６３４０Ａ（Ｂ）と、８ビット乱数ラッチ２回路６３４１Ａ（Ｂ）と、８ビット乱数ラッチ３回路６３４２Ａ（Ｂ）と、１６ビットカスタム乱数ラッチ１回路６３５０Ａ（Ｂ）と、１６ビットカスタム乱数ラッチ２回路６３５１Ａ（Ｂ）と、１６ビットカスタム乱数ラッチ３回路６３５２Ａ（Ｂ）と、８ビットカスタム乱数ラッチ１回路６３６０Ａ（Ｂ）と、８ビットカスタム乱数ラッチ２回路６３６１Ａ（Ｂ）と、８ビットカスタム乱数ラッチ３回路６３６２Ａ（Ｂ）は、内部機能レジスタ６３０４内にある乱数ラッチステータスレジスタＬＡＴＳＴＳ１〜３にて、ハードウェア乱数が保持（ラッチ）されているかどうかを確認することができる。 <Random number circuit: Random number latch status register LATSTS1-3>
By the way, such a 16-bit random number latch 1 circuit 6330A (B), a 16-bit random number latch 2 circuit 6331A (B), a 16-bit random number latch 3 circuit 6332A (B), and an 8-bit random number latch 1 circuit 6340A (B ), 8-bit random number latch 2 circuit 6341A (B), 8-bit random number latch 3 circuit 6342A (B), 16-bit custom random number latch 1 circuit 6350A (B), and 16-bit custom random number latch 2 circuit 6351A (B) ), 16-bit custom random number latch 3 circuit 6352A (B), 8-bit custom random number latch 1 circuit 6360A (B), 8-bit custom random number latch 2 circuit 6361A (B), and 8-bit custom random number latch 3 circuit 6362A. (B) is a random number latch status register in the internal function register 6304. At LATSTS1~3, it is possible to confirm whether or not the hardware random number is stored (latch).

＜乱数回路：乱数ラッチステータスレジスタＬＡＴＳＴＳ１＞
具体的には、図９に示すように、乱数ラッチステータスレジスタＬＡＴＳＴＳ１は、８ビットからなり、最下位ビットから順に、乱数ラッチステータスレジスタＬＡＴＳＴＳ１_０〜７で構成される。そしてさらに、乱数ラッチステータスレジスタＬＡＴＳＴＳ１は、読み書きでき、初期値には０が設定される。なお、最下位ビット（０ビット目）に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ１_０は、８ビットカスタム乱数ラッチ１回路６３６０Ｂに対応し、１ビット目に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ１_１は、８ビットカスタム乱数ラッチ１回路６３６０Ａに対応し、２ビット目に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ１_２は、１６ビットカスタム乱数ラッチ１回路６３５０Ｂに対応し、３ビット目に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ１_３は、１６ビットカスタム乱数ラッチ１回路６３５０Ａに対応し、４ビット目に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ１_４は、８ビット乱数ラッチ１回路６３４０Ｂに対応し、５ビット目に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ１_５は、８ビット乱数ラッチ１回路６３４０Ａに対応し、６ビット目に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ１_６は、１６ビット乱数ラッチ１回路６３３０Ｂに対応し、最上位ビット（７ビット目）に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ１_７は、１６ビット乱数ラッチ１回路６３３０Ａに対応している。 <Random number circuit: Random number latch status register LATSTS1>
Specifically, as shown in FIG. 9, the random number latch status register LATSTS1 is composed of 8 bits, and is composed of random number latch status registers LATSTS1_0 to 7 in order from the least significant bit. Further, the random number latch status register LATSTS1 can be read and written, and 0 is set as an initial value. The random number latch status register LATSTS1_0 corresponding to the least significant bit (0th bit) corresponds to the 8-bit custom random number latch 1 circuit 6360B, and the random number latch status register LATSTS1_1 corresponding to the first bit is an 8-bit custom random number latch. The random number latch status register LATSTS1_2 corresponding to the second bit corresponding to the first circuit 6360A corresponds to the 16-bit custom random number latch 1 circuit 6350B, and the random number latch status register LATSTS1_3 corresponding to the third bit is the 16-bit custom random number latch. The random number latch status register LATSTS1_4 corresponding to the fourth bit corresponding to the first circuit 6350A corresponds to the random number latch status register LATSTS1_4 corresponding to the eighth bit random number latch 1 circuit 6340B. The data LATSTS1_5 corresponds to the 8-bit random number latch 1 circuit 6340A, and the random number latch status register LATSTS1_6 corresponding to the sixth bit corresponds to the 16-bit random number latch 1 circuit 6330B and corresponds to the most significant bit (the seventh bit). The random number latch status register LATSTS1_7 corresponds to the 16-bit random number latch 1 circuit 6330A.

かくして、このように構成される乱数ラッチステータスレジスタＬＡＴＳＴＳ１を主制御ＣＰＵ６００にて読み出すと、０か１の値を読み出すことができる。すなわち、乱数ラッチステータスレジスタＬＡＴＳＴＳ１_０〜７の何れか又は全ての値が０であれば、それに対応する８ビットカスタム乱数ラッチ１回路６３６０Ｂ、８ビットカスタム乱数ラッチ１回路６３６０Ａ、１６ビットカスタム乱数ラッチ１回路６３５０Ｂ、１６ビットカスタム乱数ラッチ１回路６３５０Ａ、８ビット乱数ラッチ１回路６３４０Ｂ、８ビット乱数ラッチ１回路６３４０Ａ、１６ビット乱数ラッチ１回路６３３０Ｂ、１６ビット乱数ラッチ１回路６３３０Ａの何れか又は全てにハードウェア乱数が保持（ラッチ）されていないと判断でき、乱数ラッチステータスレジスタＬＡＴＳＴＳ１_０〜７の何れか又は全ての値が１であれば、それに対応する８ビットカスタム乱数ラッチ１回路６３６０Ｂ、８ビットカスタム乱数ラッチ１回路６３６０Ａ、１６ビットカスタム乱数ラッチ１回路６３５０Ｂ、１６ビットカスタム乱数ラッチ１回路６３５０Ａ、８ビット乱数ラッチ１回路６３４０Ｂ、８ビット乱数ラッチ１回路６３４０Ａ、１６ビット乱数ラッチ１回路６３３０Ｂ、１６ビット乱数ラッチ１回路６３３０Ａの何れか又は全てにハードウェア乱数が保持（ラッチ）されていると判断できる。   Thus, when the main control CPU 600 reads the random number latch status register LATSTS1 configured as described above, a value of 0 or 1 can be read. That is, if any or all of the random number latch status registers LATSTS1_0-7 are 0, the corresponding 8-bit custom random number latch 1 circuit 6360B, 8-bit custom random number latch 1 circuit 6360A, 16-bit custom random number latch 1 circuit 6350B, 16-bit custom random number latch 1 circuit 6350A, 8-bit random number latch 1 circuit 6340B, 8-bit random number latch 1 circuit 6340A, 16-bit random number latch 1 circuit 6330B, 16-bit random number latch 1 circuit 6330A, or all hardware If it can be determined that the random number is not held (latched) and any or all of the values in the random number latch status registers LATSTS1_0-7 are 1, the corresponding 8-bit custom random number latch 1 circuit 6360B, 8-bit custom random Latch 1 circuit 6360A, 16-bit custom random number latch 1 circuit 6350B, 16-bit custom random number latch 1 circuit 6350A, 8-bit random number latch 1 circuit 6340B, 8-bit random number latch 1 circuit 6340A, 16-bit random number latch 1 circuit 6330B, 16-bit random number It can be determined that a hardware random number is held (latched) in any or all of the latch 1 circuits 6330A.

一方、乱数ラッチステータスレジスタＬＡＴＳＴＳ１は、主制御ＣＰＵ６００にて、乱数ラッチステータスレジスタＬＡＴＳＴＳ１_０〜７の何れか又は全ての値に「１」が書き込まれた際、ラッチ信号をそれに対応する８ビットカスタム乱数ラッチ１回路６３６０Ｂ、８ビットカスタム乱数ラッチ１回路６３６０Ａ、１６ビットカスタム乱数ラッチ１回路６３５０Ｂ、１６ビットカスタム乱数ラッチ１回路６３５０Ａ、８ビット乱数ラッチ１回路６３４０Ｂ、８ビット乱数ラッチ１回路６３４０Ａ、１６ビット乱数ラッチ１回路６３３０Ｂ、１６ビット乱数ラッチ１回路６３３０Ａに送信する。これにより、８ビットカスタム乱数ラッチ１回路６３６０Ｂがラッチ信号を受信すると、８ビットカスタム乱数生成回路６３０３Ｂにて更新されたハードウェア乱数を保持（ラッチ）し、８ビットカスタム乱数ラッチ１回路６３６０Ａがラッチ信号を受信すると、８ビットカスタム乱数生成回路６３０３Ａにて更新されたハードウェア乱数を保持（ラッチ）し、１６ビットカスタム乱数ラッチ１回路６３５０Ｂがラッチ信号を受信すると、１６ビットカスタム乱数生成回路６３０２Ｂにて更新されたハードウェア乱数を保持（ラッチ）し、１６ビットカスタム乱数ラッチ１回路６３５０Ａがラッチ信号を受信すると、１６ビットカスタム乱数生成回路６３０２Ａにて更新されたハードウェア乱数を保持（ラッチ）し、８ビット乱数ラッチ１回路６３４０Ｂがラッチ信号を受信すると、８ビット乱数生成回路６３０１Ｂにて更新されたハードウェア乱数を保持（ラッチ）し、８ビット乱数ラッチ１回路６３４０Ａがラッチ信号を受信すると、８ビット乱数生成回路６３０１Ａにて更新されたハードウェア乱数を保持（ラッチ）し、１６ビット乱数ラッチ１回路６３３０Ｂがラッチ信号を受信すると、１６ビット乱数生成回路６３００Ｂにて更新されたハードウェア乱数を保持（ラッチ）し、１６ビット乱数ラッチ１回路６３３０Ａがラッチ信号を受信すると、１６ビット乱数生成回路６３００Ａにて更新されたハードウェア乱数を保持（ラッチ）することとなる。   On the other hand, when the main control CPU 600 writes “1” in any or all of the values of the random number latch status registers LATSTS1_0 to 7, the random number latch status register LATSTS1 is an 8-bit custom random number latch corresponding to the latch signal. 1 circuit 6360B, 8 bit custom random number latch 1 circuit 6360A, 16 bit custom random number latch 1 circuit 6350B, 16 bit custom random number latch 1 circuit 6350A, 8 bit random number latch 1 circuit 6340B, 8 bit random number latch 1 circuit 6340A, 16 bit random number The data is transmitted to the latch 1 circuit 6330B and the 16-bit random number latch 1 circuit 6330A. Accordingly, when the 8-bit custom random number latch 1 circuit 6360B receives the latch signal, the hardware random number updated by the 8-bit custom random number generation circuit 6303B is held (latched), and the 8-bit custom random number latch 1 circuit 6360A latches. When the signal is received, the hardware random number updated by the 8-bit custom random number generation circuit 6303A is held (latched). When the 16-bit custom random number latch 1 circuit 6350B receives the latch signal, the hardware random number is received by the 16-bit custom random number generation circuit 6302B. If the 16-bit custom random number latch 1 circuit 6350A receives the latch signal, the 16-bit custom random number generation circuit 6302A holds (latches) the updated hardware random number. , 8-bit random number latch 1 time When the 6340B receives the latch signal, the hardware random number updated by the 8-bit random number generation circuit 6301B is held (latched). When the 8-bit random number latch 1 circuit 6340A receives the latch signal, the 8-bit random number generation circuit 6301A receives the latch signal. When the 16-bit random number latch 1 circuit 6330B receives the latch signal, the 16-bit random number generation circuit 6300B holds (latches) the updated hardware random number. When the bit random number latch 1 circuit 6330A receives the latch signal, the hardware random number updated by the 16-bit random number generation circuit 6300A is held (latched).

他方、乱数ラッチステータスレジスタＬＡＴＳＴＳ１_０〜７の何れか又は全ての値に「０」が書き込まれた際、当該乱数ラッチステータスレジスタＬＡＴＳＴＳ１_０〜７の何れか又は全てがクリアされる。これにより、それに対応する８ビットカスタム乱数ラッチ１回路６３６０Ｂ、８ビットカスタム乱数ラッチ１回路６３６０Ａ、１６ビットカスタム乱数ラッチ１回路６３５０Ｂ、１６ビットカスタム乱数ラッチ１回路６３５０Ａ、８ビット乱数ラッチ１回路６３４０Ｂ、８ビット乱数ラッチ１回路６３４０Ａ、１６ビット乱数ラッチ１回路６３３０Ｂ、１６ビット乱数ラッチ１回路６３３０Ａの何れか又は全ては、保持（ラッチ）しているハードウェア乱数をクリアする。このようにすれば、特別図柄１始動口スイッチ４２ａを受信することによってハードウェア乱数を保持（ラッチ）する場合、従来であれば始動保留球数が上限値（例えば４個）に達している場合であっても、ハードウェア乱数を保持（ラッチ）してしまうため、その都度、保持（ラッチ）した乱数を取得しなければならなかったが、不要な場合は取得せず乱数ラッチステータスレジスタＬＡＴＳＴＳ１に「０」を設定するだけで、保持（ラッチ）したハードウェア乱数がクリアされる。そのため、処理を簡素化することができる。   On the other hand, when “0” is written in any or all of the values of the random number latch status registers LATSTS1_0 to 7, any or all of the random number latch status registers LATSTS1_0 to 7 are cleared. Accordingly, the corresponding 8-bit custom random number latch 1 circuit 6360B, 8-bit custom random number latch 1 circuit 6360A, 16-bit custom random number latch 1 circuit 6350B, 16-bit custom random number latch 1 circuit 6350A, 8-bit random number latch 1 circuit 6340B, Any or all of the 8-bit random number latch 1 circuit 6340A, the 16-bit random number latch 1 circuit 6330B, and the 16-bit random number latch 1 circuit 6330A clears the hardware random number held (latched). In this way, when the hardware random number is held (latched) by receiving the special symbol 1 starting port switch 42a, the number of starting reserved balls has reached the upper limit (for example, 4) in the conventional case. However, since the hardware random number is held (latched), the held (latched) random number has to be acquired each time. However, if it is unnecessary, the random number is not acquired and is stored in the random number latch status register LATSTS1. By simply setting “0”, the held hardware random number is cleared. Therefore, processing can be simplified.

＜乱数回路：乱数ラッチステータスレジスタＬＡＴＳＴＳ２＞
一方、乱数ラッチステータスレジスタＬＡＴＳＴＳ２は、図９に示すように、８ビットからなり、最下位ビットから順に、乱数ラッチステータスレジスタＬＡＴＳＴＳ２_０〜７で構成される。そしてさらに、乱数ラッチステータスレジスタＬＡＴＳＴＳ２は、読み書きでき、初期値には０が設定される。なお、最下位ビット（０ビット目）に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ２_０は、８ビットカスタム乱数ラッチ２回路６３６１Ｂに対応し、１ビット目に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ２_１は、８ビットカスタム乱数ラッチ２回路６３６１Ａに対応し、２ビット目に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ２_２は、１６ビットカスタム乱数ラッチ２回路６３５１Ｂに対応し、３ビット目に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ２_３は、１６ビットカスタム乱数ラッチ２回路６３５１Ａに対応し、４ビット目に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ２_４は、８ビット乱数ラッチ２回路６３４１Ｂに対応し、５ビット目に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ２_５は、８ビット乱数ラッチ２回路６３４１Ａに対応し、６ビット目に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ２_６は、１６ビット乱数ラッチ２回路６３３１Ｂに対応し、最上位ビット（７ビット目）に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ２_７は、１６ビット乱数ラッチ２回路６３３１Ａに対応している。 <Random number circuit: Random number latch status register LATSTS2>
On the other hand, as shown in FIG. 9, the random number latch status register LATSTS2 consists of 8 bits, and is composed of random number latch status registers LATSTS2_0 to 7 in order from the least significant bit. Further, the random number latch status register LATSTS2 can be read and written, and 0 is set as an initial value. The random number latch status register LATSTS2_0 corresponding to the least significant bit (0th bit) corresponds to the 8-bit custom random number latch 2 circuit 6361B, and the random number latch status register LATSTS2_1 corresponding to the first bit is an 8-bit custom random number latch. 2 corresponding to the second circuit 6361A, the random number latch status register LATSTS2_2 corresponding to the second bit corresponds to the 16-bit custom random number latch 2 circuit 6351B, and the random number latch status register LATSTS2_3 corresponding to the third bit is a 16-bit custom random number latch. The random number latch status register LATSTS2_4 corresponding to the fourth bit corresponding to the second circuit 6351A corresponds to the eighth bit random number latch 2 circuit 6341B and corresponds to the fifth bit. The data LATSTS2_5 corresponds to the 8-bit random number latch 2 circuit 6341A, and the random number latch status register LATSTS2_6 corresponding to the sixth bit corresponds to the 16-bit random number latch 2 circuit 6331B and corresponds to the most significant bit (seventh bit). The random number latch status register LATSTS2_7 corresponds to the 16-bit random number latch 2 circuit 6331A.

かくして、このように構成される乱数ラッチステータスレジスタＬＡＴＳＴＳ２を主制御ＣＰＵ６００にて読み出すと、０か１の値を読み出すことができる。すなわち、乱数ラッチステータスレジスタＬＡＴＳＴＳ２_０〜７の何れか又は全ての値が０であれば、それに対応する８ビットカスタム乱数ラッチ２回路６３６１Ｂ、８ビットカスタム乱数ラッチ２回路６３６１Ａ、１６ビットカスタム乱数ラッチ２回路６３５１Ｂ、１６ビットカスタム乱数ラッチ２回路６３５１Ａ、８ビット乱数ラッチ２回路６３４１Ｂ、８ビット乱数ラッチ２回路６３４１Ａ、１６ビット乱数ラッチ２回路６３３１Ｂ、１６ビット乱数ラッチ２回路６３３１Ａの何れか又は全てにハードウェア乱数が保持（ラッチ）されていないと判断でき、乱数ラッチステータスレジスタＬＡＴＳＴＳ２_０〜７の何れか又は全ての値が１であれば、それに対応する８ビットカスタム乱数ラッチ２回路６３６１Ｂ、８ビットカスタム乱数ラッチ２回路６３６１Ａ、１６ビットカスタム乱数ラッチ２回路６３５１Ｂ、１６ビットカスタム乱数ラッチ２回路６３５１Ａ、８ビット乱数ラッチ２回路６３４１Ｂ、８ビット乱数ラッチ２回路６３４１Ａ、１６ビット乱数ラッチ２回路６３３１Ｂ、１６ビット乱数ラッチ２回路６３３１Ａの何れか又は全てにハードウェア乱数が保持（ラッチ）されていると判断できる。   Thus, when the main control CPU 600 reads the random number latch status register LATSTS2 configured as described above, a value of 0 or 1 can be read. That is, if any or all of the random number latch status registers LATSTS2_0-7 are 0, the corresponding 8-bit custom random number latch 2 circuit 6361B, 8-bit custom random number latch 2 circuit 6361A, 16-bit custom random number latch 2 circuit 6351B, 16-bit custom random number latch 2 circuit 6351A, 8-bit random number latch 2 circuit 6341B, 8-bit random number latch 2 circuit 6341A, 16-bit random number latch 2 circuit 6331B, 16-bit random number latch 2 circuit 6331A or any hardware If it can be determined that the random number is not held (latched) and any or all of the values of the random number latch status registers LATSTS2_0-7 are 1, the corresponding 8-bit custom random number latch 2 circuit 6361B, 8-bit custom random Latch 2 circuit 6361A, 16-bit custom random number latch 2 circuit 6351B, 16-bit custom random number latch 2 circuit 6351A, 8-bit random number latch 2 circuit 6341B, 8-bit random number latch 2 circuit 6341A, 16-bit random number latch 2 circuit 6331B, 16-bit random number It can be determined that a hardware random number is held (latched) in any or all of the latch 2 circuits 6331A.

一方、乱数ラッチステータスレジスタＬＡＴＳＴＳ２は、主制御ＣＰＵ６００にて、乱数ラッチステータスレジスタＬＡＴＳＴＳ２_０〜７の何れか又は全ての値に「１」が書き込まれた際、ラッチ信号をそれに対応する８ビットカスタム乱数ラッチ２回路６３６１Ｂ、８ビットカスタム乱数ラッチ２回路６３６１Ａ、１６ビットカスタム乱数ラッチ２回路６３５１Ｂ、１６ビットカスタム乱数ラッチ２回路６３５１Ａ、８ビット乱数ラッチ２回路６３４１Ｂ、８ビット乱数ラッチ２回路６３４１Ａ、１６ビット乱数ラッチ２回路６３３１Ｂ、１６ビット乱数ラッチ２回路６３３１Ａに送信する。これにより、８ビットカスタム乱数ラッチ２回路６３６１Ｂがラッチ信号を受信すると、８ビットカスタム乱数生成回路６３０３Ｂにて更新されたハードウェア乱数を保持（ラッチ）し、８ビットカスタム乱数ラッチ２回路６３６１Ａがラッチ信号を受信すると、８ビットカスタム乱数生成回路６３０３Ａにて更新されたハードウェア乱数を保持（ラッチ）し、１６ビットカスタム乱数ラッチ２回路６３５１Ｂがラッチ信号を受信すると、１６ビットカスタム乱数生成回路６３０２Ｂにて更新されたハードウェア乱数を保持（ラッチ）し、１６ビットカスタム乱数ラッチ２回路６３５１Ａがラッチ信号を受信すると、１６ビットカスタム乱数生成回路６３０２Ａにて更新されたハードウェア乱数を保持（ラッチ）し、８ビット乱数ラッチ２回路６３４１Ｂがラッチ信号を受信すると、８ビット乱数生成回路６３０１Ｂにて更新されたハードウェア乱数を保持（ラッチ）し、８ビット乱数ラッチ２回路６３４１Ａがラッチ信号を受信すると、８ビット乱数生成回路６３０１Ａにて更新されたハードウェア乱数を保持（ラッチ）し、１６ビット乱数ラッチ２回路６３３１Ｂがラッチ信号を受信すると、１６ビット乱数生成回路６３００Ｂにて更新されたハードウェア乱数を保持（ラッチ）し、１６ビット乱数ラッチ２回路６３３１Ａがラッチ信号を受信すると、１６ビット乱数生成回路６３００Ａにて更新されたハードウェア乱数を保持（ラッチ）することとなる。   On the other hand, when the main control CPU 600 writes “1” to any or all of the values of the random number latch status registers LATSTS2_0 to 7, the random number latch status register LATSTS2 2-circuit 6361B, 8-bit custom random number latch 2 circuit 6361A, 16-bit custom random number latch 2 circuit 6351B, 16-bit custom random number latch 2 circuit 6351A, 8-bit random number latch 2 circuit 6341B, 8-bit random number latch 2 circuit 6341A, 16-bit random number The data is transmitted to the latch 2 circuit 6331B and the 16-bit random number latch 2 circuit 6331A. Accordingly, when the 8-bit custom random number latch 2 circuit 6361B receives the latch signal, the hardware random number updated by the 8-bit custom random number generation circuit 6303B is held (latched), and the 8-bit custom random number latch 2 circuit 6361A latches. When the signal is received, the hardware random number updated by the 8-bit custom random number generation circuit 6303A is held (latched), and when the 16-bit custom random number latch 2 circuit 6351B receives the latch signal, it is sent to the 16-bit custom random number generation circuit 6302B. When the 16-bit custom random number latch 2 circuit 6351A receives the latch signal, the 16-bit custom random number generation circuit 6302A holds (latches) the updated hardware random number. , 8 bit random number latch 2 times When the 6341B receives the latch signal, the 8-bit random number generation circuit 6301B holds (latches) the updated hardware random number. When the 8-bit random number latch 2 circuit 6341A receives the latch signal, the 8-bit random number generation circuit 6301A receives the latch signal. When the 16-bit random number latch 2 circuit 6331B receives the latch signal, the 16-bit random number generation circuit 6300B holds (latches) the updated hardware random number. When the bit random number latch 2 circuit 6331A receives the latch signal, the hardware random number updated by the 16-bit random number generation circuit 6300A is held (latched).

他方、乱数ラッチステータスレジスタＬＡＴＳＴＳ２_０〜７の何れか又は全ての値に「０」が書き込まれた際、当該乱数ラッチステータスレジスタＬＡＴＳＴＳ２_０〜７の何れか又は全てがクリアされる。これにより、それに対応する８ビットカスタム乱数ラッチ２回路６３６１Ｂ、８ビットカスタム乱数ラッチ２回路６３６１Ａ、１６ビットカスタム乱数ラッチ２回路６３５１Ｂ、１６ビットカスタム乱数ラッチ２回路６３５１Ａ、８ビット乱数ラッチ２回路６３４１Ｂ、８ビット乱数ラッチ２回路６３４１Ａ、１６ビット乱数ラッチ２回路６３３１Ｂ、１６ビット乱数ラッチ２回路６３３１Ａの何れか又は全ては、保持（ラッチ）しているハードウェア乱数をクリアする。このようにすれば、特別図柄２始動口スイッチ４３ａを受信することによってハードウェア乱数を保持（ラッチ）する場合、従来であれば始動保留球数が上限値（例えば４個）に達している場合であっても、ハードウェア乱数を保持（ラッチ）してしまうため、その都度、保持（ラッチ）した乱数を取得しなければならなかったが、不要な場合は取得せず乱数ラッチステータスレジスタＬＡＴＳＴＳ２に「０」を設定するだけで、保持（ラッチ）したハードウェア乱数がクリアされる。そのため、処理を簡素化することができる。   On the other hand, when “0” is written in any or all of the values of the random number latch status registers LATSTS2_0 to 7, the random number latch status registers LATSTS2_0 to 7 are cleared. Accordingly, the corresponding 8-bit custom random number latch 2 circuit 6361B, 8-bit custom random number latch 2 circuit 6361A, 16-bit custom random number latch 2 circuit 6351B, 16-bit custom random number latch 2 circuit 6351A, 8-bit random number latch 2 circuit 6341B, Any or all of the 8-bit random number latch 2 circuit 6341A, the 16-bit random number latch 2 circuit 6331B, and the 16-bit random number latch 2 circuit 6331A clear the held hardware random number. In this way, when the hardware random number is held (latched) by receiving the special symbol 2 starting port switch 43a, the number of starting reserved balls has reached the upper limit (for example, 4) in the conventional case. However, since the hardware random number is held (latched), the held random number has to be acquired each time. However, if it is unnecessary, the random number is not acquired and is stored in the random number latch status register LATSTS2. By simply setting “0”, the held hardware random number is cleared. Therefore, processing can be simplified.

＜乱数回路：乱数ラッチステータスレジスタＬＡＴＳＴＳ３＞
具体的には、図９に示すように、乱数ラッチステータスレジスタＬＡＴＳＴＳ３は、８ビットからなり、最下位ビットから順に、乱数ラッチステータスレジスタＬＡＴＳＴＳ３_０〜７で構成される。そしてさらに、乱数ラッチステータスレジスタＬＡＴＳＴＳ３は、読み書きでき、初期値には０が設定される。なお、最下位ビット（０ビット目）に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ３_０は、８ビットカスタム乱数ラッチ３回路６３６２Ｂに対応し、１ビット目に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ３_１は、８ビットカスタム乱数ラッチ３回路６３６２Ａに対応し、２ビット目に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ３_２は、１６ビットカスタム乱数ラッチ３回路６３５２Ｂに対応し、３ビット目に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ３_３は、１６ビットカスタム乱数ラッチ３回路６３５２Ａに対応し、４ビット目に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ３_４は、８ビット乱数ラッチ３回路６３４２Ｂに対応し、５ビット目に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ３_５は、８ビット乱数ラッチ３回路６３４２Ａに対応し、６ビット目に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ３_６は、１６ビット乱数ラッチ３回路６３３２Ｂに対応し、最上位ビット（７ビット目）に対応する乱数ラッチステータスレジスタＬＡＴＳＴＳ３_７は、１６ビット乱数ラッチ３回路６３３２Ａに対応している。 <Random number circuit: Random number latch status register LATSTS3>
Specifically, as shown in FIG. 9, the random number latch status register LATSTS3 is composed of 8 bits, and is composed of random number latch status registers LATSTS3_0 to 7 in order from the least significant bit. Further, the random number latch status register LATSTS3 can be read and written, and 0 is set as an initial value. The random number latch status register LATSTS3_0 corresponding to the least significant bit (0th bit) corresponds to the 8-bit custom random number latch 3 circuit 6362B, and the random number latch status register LATSTS3_1 corresponding to the first bit is an 8-bit custom random number latch. The random number latch status register LATSTS3_2 corresponding to the second bit corresponding to the third circuit 6362A corresponds to the 16 bit custom random number latch 3 circuit 6352B, and the random number latch status register LATSTS3_3 corresponding to the third bit is the 16 bit custom random number latch. The random number latch status register LATSTS3_4 corresponding to the fourth bit corresponding to the third circuit 6352A corresponds to the eighth bit random number latch 3 circuit 6342B and corresponds to the fifth bit. The data LATSTS3_5 corresponds to the 8-bit random number latch 3 circuit 6342A, the random number latch status register LATSTS3_6 corresponding to the sixth bit corresponds to the 16-bit random number latch 3 circuit 6332B, and corresponds to the most significant bit (seventh bit). The random number latch status register LATSTS3_7 corresponds to the 16-bit random number latch 3 circuit 6332A.

かくして、このように構成される乱数ラッチステータスレジスタＬＡＴＳＴＳ３を主制御ＣＰＵ６００にて読み出すと、０か１の値を読み出すことができる。すなわち、乱数ラッチステータスレジスタＬＡＴＳＴＳ３_０〜７の何れか又は全ての値が０であれば、それに対応する８ビットカスタム乱数ラッチ３回路６３６２Ｂ、８ビットカスタム乱数ラッチ３回路６３６２Ａ、１６ビットカスタム乱数ラッチ３回路６３５２Ｂ、１６ビットカスタム乱数ラッチ３回路６３５２Ａ、８ビット乱数ラッチ３回路６３４２Ｂ、８ビット乱数ラッチ３回路６３４２Ａ、１６ビット乱数ラッチ３回路６３３２Ｂ、１６ビット乱数ラッチ３回路６３３２Ａの何れか又は全てにハードウェア乱数が保持（ラッチ）されていないと判断でき、乱数ラッチステータスレジスタＬＡＴＳＴＳ３_０〜７の何れか又は全ての値が１であれば、それに対応する８ビットカスタム乱数ラッチ３回路６３６２Ｂ、８ビットカスタム乱数ラッチ３回路６３６２Ａ、１６ビットカスタム乱数ラッチ３回路６３５２Ｂ、１６ビットカスタム乱数ラッチ３回路６３５２Ａ、８ビット乱数ラッチ３回路６３４２Ｂ、８ビット乱数ラッチ３回路６３４２Ａ、１６ビット乱数ラッチ３回路６３３２Ｂ、１６ビット乱数ラッチ３回路６３３２Ａの何れか又は全てにハードウェア乱数が保持（ラッチ）されていると判断できる。   Thus, when the main control CPU 600 reads the random number latch status register LATSTS3 configured as described above, a value of 0 or 1 can be read. That is, if any or all of the random number latch status registers LATSTS3_0-7 are 0, the corresponding 8-bit custom random number latch 3 circuit 6362B, 8-bit custom random number latch 3 circuit 6362A, 16-bit custom random number latch 3 circuit 6352B, 16-bit custom random number latch 3 circuit 6352A, 8-bit random number latch 3 circuit 6342B, 8-bit random number latch 3 circuit 6342A, 16-bit random number latch 3 circuit 6332B, and 16-bit random number latch 3 circuit 6332A are hardware If it can be determined that the random number is not held (latched) and any or all of the values of the random number latch status registers LATSTS3_0-7 are 1, the corresponding 8-bit custom random number latch 3 circuit 6362B, 8-bit custom random Latch 3 circuit 6362A, 16-bit custom random number latch 3 circuit 6352B, 16-bit custom random number latch 3 circuit 6352A, 8-bit random number latch 3 circuit 6342B, 8-bit random number latch 3 circuit 6342A, 16-bit random number latch 3 circuit 6332B, 16-bit random number It can be determined that a hardware random number is held (latched) in any or all of the latch 3 circuits 6332A.

一方、乱数ラッチステータスレジスタＬＡＴＳＴＳ３は、主制御ＣＰＵ６００にて、乱数ラッチステータスレジスタＬＡＴＳＴＳ３_０〜７の何れか又は全ての値に「１」が書き込まれた際、ラッチ信号をそれに対応する８ビットカスタム乱数ラッチ３回路６３６２Ｂ、８ビットカスタム乱数ラッチ３回路６３６２Ａ、１６ビットカスタム乱数ラッチ３回路６３５２Ｂ、１６ビットカスタム乱数ラッチ３回路６３５２Ａ、８ビット乱数ラッチ３回路６３４２Ｂ、８ビット乱数ラッチ３回路６３４２Ａ、１６ビット乱数ラッチ３回路６３３２Ｂ、１６ビット乱数ラッチ３回路６３３２Ａに送信する。これにより、８ビットカスタム乱数ラッチ３回路６３６２Ｂがラッチ信号を受信すると、８ビットカスタム乱数生成回路６３０３Ｂにて更新されたハードウェア乱数を保持（ラッチ）し、８ビットカスタム乱数ラッチ３回路６３６２Ａがラッチ信号を受信すると、８ビットカスタム乱数生成回路６３０３Ａにて更新されたハードウェア乱数を保持（ラッチ）し、１６ビットカスタム乱数ラッチ３回路６３５２Ｂがラッチ信号を受信すると、１６ビットカスタム乱数生成回路６３０２Ｂにて更新されたハードウェア乱数を保持（ラッチ）し、１６ビットカスタム乱数ラッチ３回路６３５２Ａがラッチ信号を受信すると、１６ビットカスタム乱数生成回路６３０２Ａにて更新されたハードウェア乱数を保持（ラッチ）し、８ビット乱数ラッチ２回路６３４２Ｂがラッチ信号を受信すると、８ビット乱数生成回路６３０１Ｂにて更新されたハードウェア乱数を保持（ラッチ）し、８ビット乱数ラッチ２回路６３４２Ａがラッチ信号を受信すると、８ビット乱数生成回路６３０１Ａにて更新されたハードウェア乱数を保持（ラッチ）し、１６ビット乱数ラッチ３回路６３３２Ｂがラッチ信号を受信すると、１６ビット乱数生成回路６３００Ｂにて更新されたハードウェア乱数を保持（ラッチ）し、１６ビット乱数ラッチ３回路６３３２Ａがラッチ信号を受信すると、１６ビット乱数生成回路６３００Ａにて更新されたハードウェア乱数を保持（ラッチ）することとなる。   On the other hand, when the main control CPU 600 writes “1” to any or all of the values of the random number latch status registers LATSTS3_0 to 7, the random number latch status register LATSTS3 is an 8-bit custom random number latch corresponding to the latch signal. 3 circuit 6362B, 8 bit custom random number latch 3 circuit 6362A, 16 bit custom random number latch 3 circuit 6352B, 16 bit custom random number latch 3 circuit 6352A, 8 bit random number latch 3 circuit 6342B, 8 bit random number latch 3 circuit 6342A, 16 bit random number The data is transmitted to the latch 3 circuit 6332B and the 16-bit random number latch 3 circuit 6332A. Accordingly, when the 8-bit custom random number latch 3 circuit 6362B receives the latch signal, the hardware random number updated by the 8-bit custom random number generation circuit 6303B is held (latched), and the 8-bit custom random number latch 3 circuit 6362A latches. When the signal is received, the hardware random number updated by the 8-bit custom random number generation circuit 6303A is held (latched), and when the 16-bit custom random number latch 3 circuit 6352B receives the latch signal, the 16-bit custom random number generation circuit 6302B When the 16-bit custom random number latch 3 circuit 6352A receives the latch signal, the 16-bit custom random number generation circuit 6302A holds (latches) the updated hardware random number. , 8 bit random number latch 2 times When 6342B receives the latch signal, the 8-bit random number generation circuit 6301B holds (latches) the updated hardware random number, and when the 8-bit random number latch 2 circuit 6342A receives the latch signal, the 8-bit random number generation circuit 6301A receives the latch signal. When the 16-bit random number latch 3 circuit 6332B receives the latch signal, the 16-bit random number generation circuit 6300B holds (latches) the updated hardware random number. When the bit random number latch 3 circuit 6332A receives the latch signal, the hardware random number updated by the 16-bit random number generation circuit 6300A is held (latched).

他方、乱数ラッチステータスレジスタＬＡＴＳＴＳ３_０〜７の何れか又は全ての値に「０」が書き込まれた際、当該乱数ラッチステータスレジスタＬＡＴＳＴＳ３_０〜７の何れか又は全てがクリアされる。これにより、それに対応する８ビットカスタム乱数ラッチ３回路６３６２Ｂ、８ビットカスタム乱数ラッチ３回路６３６２Ａ、１６ビットカスタム乱数ラッチ３回路６３５２Ｂ、１６ビットカスタム乱数ラッチ３回路６３５２Ａ、８ビット乱数ラッチ３回路６３４２Ｂ、８ビット乱数ラッチ３回路６３４２Ａ、１６ビット乱数ラッチ３回路６３３２Ｂ、１６ビット乱数ラッチ３回路６３３２Ａの何れか又は全ては、保持（ラッチ）しているハードウェア乱数をクリアする。このようにすれば、普通図柄始動口スイッチ４５ａを受信することによってハードウェア乱数を保持（ラッチ）する場合、従来であれば始動保留球数が上限値（例えば４個）に達している場合であっても、ハードウェア乱数を保持（ラッチ）してしまうため、その都度、保持（ラッチ）した乱数を取得しなければならなかったが、不要な場合は取得せず乱数ラッチステータスレジスタＬＡＴＳＴＳ３に「０」を設定するだけで、保持（ラッチ）したハードウェア乱数がクリアされる。そのため、処理を簡素化することができる。   On the other hand, when “0” is written to any or all of the values of the random number latch status registers LATSTS3_0 to 7, any or all of the random number latch status registers LATSTS3_0 to 7 are cleared. Accordingly, the corresponding 8-bit custom random number latch 3 circuit 6362B, 8-bit custom random number latch 3 circuit 6362A, 16-bit custom random number latch 3 circuit 6352B, 16-bit custom random number latch 3 circuit 6352A, 8-bit random number latch 3 circuit 6342B, Any or all of the 8-bit random number latch 3 circuit 6342A, the 16-bit random number latch 3 circuit 6332B, and the 16-bit random number latch 3 circuit 6332A clear the held hardware random number. In this way, when the hardware random number is held (latched) by receiving the normal symbol start port switch 45a, the number of starting reserved balls has reached the upper limit (for example, 4) in the conventional case. Even in such a case, since the hardware random number is held (latched), the held (latched) random number has to be acquired each time. However, if it is unnecessary, it is not acquired and the random number latch status register LATSTS3 stores “ By simply setting “0”, the held (latched) hardware random number is cleared. Therefore, processing can be simplified.

＜乱数回路：乱数エラーステータスレジスタＲＮＤＥＲＲ＞
ところで、内部機能レジスタ６３０４内には、上記した乱数エラーステータスレジスタＲＮＤＥＲＲがあるが、この点について、図１０及び図１１を参照して詳しく説明する。 <Random number circuit: Random number error status register RNDERR>
Incidentally, the internal function register 6304 has the random error status register RNDERR described above, which will be described in detail with reference to FIGS.

乱数エラーステータスレジスタＲＮＤＥＲＲは、図１０に示すように、８ビットからなり、最下位ビット（０ビット目）から７ビット目まで順に乱数エラーステータスレジスタＲＮＤＥＲＲ０〜ＲＮＤＥＲＲ７で構成される。そして、乱数エラーステータスレジスタＲＮＤＥＲＲは、読み出し可能で、初期値には０が設定される。なお、最下位ビット（０ビット目）に対応する乱数エラーステータスレジスタＲＮＤＥＲＲ０は、８ビットカスタム乱数生成回路６３０３Ｂに対応し、１ビット目に対応する乱数エラーステータスレジスタＲＮＤＥＲＲ１は、８ビットカスタム乱数生成回路６３０３Ａに対応し、２ビット目に対応する乱数エラーステータスレジスタＲＮＤＥＲＲ２は、１６ビットカスタム乱数生成回路６３０２Ｂに対応し、３ビット目に対応する乱数エラーステータスレジスタＲＮＤＥＲＲ３は、１６ビットカスタム乱数生成回路６３０２Ａに対応し、４ビット目に対応する乱数エラーステータスレジスタＲＮＤＥＲＲ４は、８ビット乱数生成回路６３０１Ｂに対応し、５ビット目に対応する乱数エラーステータスレジスタＲＮＤＥＲＲ５は、８ビット乱数生成回路６３０１Ａに対応し、６ビット目に対応する乱数エラーステータスレジスタＲＮＤＥＲＲ６は、１６ビット乱数生成回路６３００Ｂに対応し、最上位ビット（７ビット目）に対応する乱数エラーステータスレジスタＲＮＤＥＲＲ７は、１６ビット乱数生成回路６３００Ａに対応する。   As shown in FIG. 10, the random number error status register RNDERR is composed of 8 bits, and is composed of random number error status registers RNDERR0 to RNDERR7 in order from the least significant bit (0th bit) to the 7th bit. The random number error status register RNDERR can be read, and 0 is set as an initial value. The random number error status register RNDERR0 corresponding to the least significant bit (0th bit) corresponds to the 8-bit custom random number generation circuit 6303B, and the random number error status register RNDERR1 corresponding to the first bit is an 8-bit custom random number generation circuit. Corresponding to 6303A, the random error status register RNDERR2 corresponding to the second bit corresponds to the 16-bit custom random number generation circuit 6302B, and the random error status register RNDERR3 corresponding to the third bit to the 16-bit custom random number generation circuit 6302A. Correspondingly, a random number error status register RNDERR4 corresponding to the fourth bit corresponds to the 8-bit random number generation circuit 6301B, and a random number error status register RNDERR5 corresponding to the fifth bit is an 8-bit random number. The random number error status register RNDERR6 corresponding to the sixth bit corresponding to the generation circuit 6301A corresponds to the 16-bit random number generation circuit 6300B, and the random number error status register RNDERR7 corresponding to the most significant bit (seventh bit) is 16 bits. This corresponds to the random number generation circuit 6300A.

このように構成される乱数エラーステータスレジスタＲＮＤＥＲＲは、主制御ＣＰＵ６００にて読み出すと、０か１の値を読み出すことができる。すなわち、乱数エラーステータスレジスタＲＮＤＥＲＲ０〜７の何れか又は全ての値が０であれば、それに対応する８ビットカスタム乱数生成回路６３０３Ｂ、８ビットカスタム乱数生成回路６３０３Ａ、１６ビットカスタム乱数生成回路６３０２Ｂ、１６ビットカスタム乱数生成回路６３０２Ａ、８ビット乱数生成回路６３０１Ｂ、８ビット乱数生成回路６３０１Ａ、１６ビット乱数生成回路６３００Ｂ、１６ビット乱数生成回路６３００Ａの何れか又は全てがエラー（異常）状態でないと判断できる。そして、乱数エラーステータスレジスタＲＮＤＥＲＲ０〜７の何れか又は全ての値が１であれば、それに対応する８ビットカスタム乱数生成回路６３０３Ｂ、８ビットカスタム乱数生成回路６３０３Ａ、１６ビットカスタム乱数生成回路６３０２Ｂ、１６ビットカスタム乱数生成回路６３０２Ａ、８ビット乱数生成回路６３０１Ｂ、８ビット乱数生成回路６３０１Ａ、１６ビット乱数生成回路６３００Ｂ、１６ビット乱数生成回路６３００Ａの何れか又は全てがエラー（異常）状態であると判断できる。   When the main control CPU 600 reads the random error status register RNDERR configured as described above, a value of 0 or 1 can be read. That is, if any or all of the random number error status registers RNDERR 0 to 7 are 0, the corresponding 8-bit custom random number generation circuit 6303B, 8-bit custom random number generation circuit 6303A, 16-bit custom random number generation circuits 6302B, 16 It can be determined that any or all of the bit custom random number generation circuit 6302A, the 8-bit random number generation circuit 6301B, the 8-bit random number generation circuit 6301A, the 16-bit random number generation circuit 6300B, and the 16-bit random number generation circuit 6300A are not in an error (abnormal) state. If any or all of the random number error status registers RNDERR 0 to 7 are 1, the corresponding 8-bit custom random number generation circuit 6303B, 8-bit custom random number generation circuit 6303A, 16-bit custom random number generation circuits 6302B, 16 It can be determined that any or all of the bit custom random number generation circuit 6302A, the 8-bit random number generation circuit 6301B, the 8-bit random number generation circuit 6301A, the 16-bit random number generation circuit 6300B, and the 16-bit random number generation circuit 6300A are in an error (abnormal) state. .

かくしてこのようにエラー（異常）が検出されると、主制御ＣＰＵ６００は、このエラー（異常）内容を演出制御コマンドとして演出制御基板９０に送信する。これを受けて演出制御基板９０（演出制御ＣＰＵ９００）は、このエラー（異常）内容を表示する液晶制御コマンドを液晶制御基板１２０に送信する。これにより、液晶制御基板１２０が、当該液晶制御コマンドに基づく画像を表示させるように液晶表示装置４１を制御することにより、液晶表示装置４１にエラー（異常）内容が表示されることとなる。   Thus, when an error (abnormality) is detected in this way, the main control CPU 600 transmits the content of the error (abnormality) to the effect control board 90 as an effect control command. In response to this, the effect control board 90 (effect control CPU 900) transmits a liquid crystal control command for displaying the error (abnormality) content to the liquid crystal control board 120. As a result, the liquid crystal control board 120 controls the liquid crystal display device 41 to display an image based on the liquid crystal control command, whereby an error (abnormal) content is displayed on the liquid crystal display device 41.

しかしながら、このように複数のハードウェア乱数回路が存在していた場合、単純に全てのエラー（異常）を表示させると、図１１（ａ）に示すように液晶表示装置４１の表示画面一杯になってしまい、処理負荷が増大してしまう。そこで、本実施形態においては、複数のエラー（異常）を表示させるのではなく、図１１（ｂ）に示すように、一つの表示態様で表示させる。   However, when there are a plurality of hardware random number circuits as described above, if all errors (abnormalities) are simply displayed, the display screen of the liquid crystal display device 41 becomes full as shown in FIG. As a result, the processing load increases. Therefore, in the present embodiment, a plurality of errors (abnormalities) are not displayed, but are displayed in one display mode as shown in FIG.

すなわち、例えば、図１１（ｂ）に示すように、「エラー１」は、ハードウェア乱数回路に異常が生じたことを示すエラー番号を示すものであり、どのハードウェア乱数回路に異常が生じたとしても共通のエラー番号となる。一方、乱数回路異常１は、１６ビット乱数生成回路６３００Ａ（Ｂ）に異常が生じたことを示すものであり、そして、図示はしていないが、乱数回路異常２は、８ビット乱数生成回路６３０１Ａ（Ｂ）に異常が生じたことを示し、乱数回路異常３は、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）に異常が生じたことを示し、乱数回路異常４は、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）に異常が生じたことを示し、乱数回路異常５は、１６ビット乱数生成回路６３００Ａ（Ｂ）と１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）に異常が生じたことを示す。というように、１６ビット乱数生成回路６３００Ａ（Ｂ）と、８ビット乱数生成回路６３０１Ａ（Ｂ）と、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）と、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）との全てのエラー（異常）の組合せに対応する乱数回路異常番号をテーブル化しておき主制御ＲＯＭ６１０内に予め格納しておく。   That is, for example, as shown in FIG. 11B, “Error 1” indicates an error number indicating that an abnormality has occurred in the hardware random number circuit, and in which hardware random number circuit an abnormality has occurred. As a common error number. On the other hand, the random circuit abnormality 1 indicates that an abnormality has occurred in the 16-bit random number generation circuit 6300A (B). Although not shown, the random circuit abnormality 2 is an 8-bit random number generation circuit 6301A. (B) indicates that an abnormality has occurred, random number circuit abnormality 3 indicates that an abnormality has occurred in the 16-bit custom random number generation circuit 6302A (B), and random number circuit abnormality 4 indicates an 8-bit custom random number generation circuit 6303A. (B) indicates that an abnormality has occurred, and random number circuit abnormality 5 indicates that an abnormality has occurred in the 16-bit random number generation circuit 6300A (B) and the 16-bit custom random number generation circuit 6302A (B). The 16-bit random number generation circuit 6300A (B), the 8-bit random number generation circuit 6301A (B), the 16-bit custom random number generation circuit 6302A (B), and the 8-bit custom random number generation circuit 6303A (B) Random number circuit abnormality numbers corresponding to all combinations of errors (abnormalities) are tabulated and stored in the main control ROM 610 in advance.

このようにすれば、主制御ＣＰＵ６００は、乱数エラーステータスレジスタＲＮＤＥＲＲよりデータを読み出した際、例えば、乱数エラーステータスレジスタＲＮＤＥＲＲ７〜ＲＮＤＥＲＲ６が「１」であれば、１６ビット乱数生成回路６３００Ａ（Ｂ）にエラー（異常）が生じていることが分かる。そこで、主制御ＣＰＵ６００は、主制御ＲＯＭ６１０内に予め格納しておいたテーブルから、１６ビット乱数生成回路６３００Ａ（Ｂ）にエラー（異常）が生じている際、どの番号のエラー（異常）を表示させるのかを確認し、「乱数回路異常１」を表示させる演出制御コマンドを演出制御基板９０に送信する。これを受けて演出制御基板９０（演出制御ＣＰＵ９００）は、このエラー（異常）内容を表示する液晶制御コマンドを液晶制御基板１２０に送信する。これにより、液晶制御基板１２０が、当該液晶制御コマンドに基づく画像を表示させるように液晶表示装置４１を制御することにより、液晶表示装置４１に、図１１（ｂ）に示すような画面が表示されることとなる。   In this way, when the main control CPU 600 reads the data from the random number error status register RNDERR, for example, if the random number error status registers RNDERR7 to RNDERR6 are “1”, the main control CPU 600 causes the 16-bit random number generation circuit 6300A (B). It can be seen that an error (abnormality) has occurred. Therefore, the main control CPU 600 displays an error (abnormality) of any number when an error (abnormality) occurs in the 16-bit random number generation circuit 6300A (B) from the table stored in the main control ROM 610 in advance. An effect control command for displaying “Random number circuit abnormality 1” is transmitted to the effect control board 90. In response to this, the effect control board 90 (effect control CPU 900) transmits a liquid crystal control command for displaying the error (abnormality) content to the liquid crystal control board 120. As a result, the liquid crystal control board 120 controls the liquid crystal display device 41 to display an image based on the liquid crystal control command, whereby a screen as shown in FIG. 11B is displayed on the liquid crystal display device 41. The Rukoto.

しかして、本実施形態によれば、ハードウェア乱数回路が増加しても、制御に負荷をかけることなく複数のハードウェア乱数回路の異常を検出し報知することができる。   Therefore, according to the present embodiment, even if the hardware random number circuits increase, it is possible to detect and notify the abnormality of the plurality of hardware random number circuits without imposing a load on the control.

なお、図４に示す符号６３７０は、特別図柄１始動口スイッチ４２ａ信号、特別図柄２始動口スイッチ４３ａ信号、普通図柄始動口スイッチ４５ａ信号、乱数ラッチステータスレジスタＬＡＴＳＴＳ１〜３からの信号を各ラッチ回路に振り分けるように制御するラッチ信号制御回路である。   Note that reference numeral 6370 shown in FIG. 4 designates a special symbol 1 start port switch 42a signal, a special symbol 2 start port switch 43a signal, a normal symbol start port switch 45a signal, and a signal from the random number latch status registers LATSTS1 to 3 as latch circuits. It is a latch signal control circuit that performs control so as to distribute the signal.

＜メモリ空間アドレスマップ＞
次に、図１２及び図１３を用いて主制御基板６０が備えるメモリに関する説明を行う。主制御基板６０において、メモリ空間アドレスマップとして００００Ｈ番地〜ＦＦＦＦＨ番地まで備えており、メモリ空間アドレス００００Ｈ番地〜０１ＦＦＨ番地までが主制御ＲＡＭ６２０（図３参照）のメモリ空間で、メモリ空間アドレス１０００Ｈ番地〜１０７２Ｈ番地までが内部機能レジスタ６３０４のメモリ空間で、メモリ空間アドレス８０００Ｈ番地〜Ａ７ＦＦＨ番地までが主制御ＲＯＭ６１０（図３参照）のメモリ空間で、それ以外のアドレス番地（０２００Ｈ番地〜０ＦＦＦＨ番地，１０７３Ｈ番地〜７ＦＦＦＨ番地，Ａ８００Ｈ番地〜ＦＦＦＦＨ番地）が未使用領域６５０ａ〜６５０ｃのメモリ空間でアクセス禁止領域になっている。 <Memory space address map>
Next, the memory included in the main control board 60 will be described with reference to FIGS. The main control board 60 has memory space address maps from address 0000H to address FFFFH. The memory space addresses 0000H to 01FFH are the memory space of the main control RAM 620 (see FIG. 3), and the memory space address 1000H to Up to address 1072H is the memory space of internal function register 6304, memory space addresses 8000H to A7FFH are memory space of main control ROM 610 (see FIG. 3), and other address addresses (address 0200H to address 0FFFH, address 1073H) -7FFFH address, A800H address to FFFFH address) are access prohibited areas in the memory space of the unused areas 650a to 650c.

主制御ＲＯＭ６１０領域は、図１２に示すように、メモリ空間アドレス８０００Ｈ番地〜Ａ７ＦＦＨ番地のうち、メモリ空間アドレス８０００Ｈ番地〜Ａ６ＦＦＨ番地までが一連の遊技制御手順を記述した遊技プログラムを格納できるプログラム領域６１０ａで、メモリ空間アドレスＡ７００Ｈ番地〜Ａ７７ＦＨ番地までがプログラムのタイトル，バージョン，メーカ情報等を格納するＲＯＭコメント領域６１０ｂで、メモリ空間アドレスＡ７８０Ｈ番地〜Ａ７Ａ７Ｈ番地までが割込みが発生した際の先頭アドレス等を設定するベクターテーブル領域６１０ｃで、メモリ空間アドレスＡ７Ａ８Ｈ番地〜Ａ７ＦＦＨ番地までがユーザシステム（ハードウェア）特有のパラメータを設定できるＨＷパラメータ領域６１０ｄで構成されている。このＨＷパラメータ領域６１０ｄでは、図１３に示すようにプログラムエンドアドレスが設定できるようになっている。   As shown in FIG. 12, the main control ROM 610 area is a program area 610a in which memory space addresses 8000H to A6FFH among memory space addresses 8000H to A7FFH can store a game program describing a series of game control procedures. The memory space addresses A700H to A77FH are ROM comment areas 610b for storing the program title, version, manufacturer information, etc., and the memory space addresses A780H to A7A7H are the top addresses when an interrupt occurs. In the vector table area 610c to be set, the memory space addresses A7A8H to A7FFH are composed of an HW parameter area 610d in which parameters specific to the user system (hardware) can be set. In the HW parameter area 610d, a program end address can be set as shown in FIG.

すなわち、図１３（ａ）に示すように、プログラムエンドアドレスＨＰＲＧＥＮＤは、１６ビットで構成されてなり、図１２に示すメモリ空間アドレス８０００Ｈ番地〜Ａ６ＦＦＨ番地のプログラム領域６１０ａの最終アドレス番地を設定することができるものである。すなわち、例えば、プログラムエンドアドレスＨＰＲＧＥＮＤに８８５２Ｈがハード的に設定されたとすると、図１３（ｂ）に示すように、プログラム領域６１０ａは、メモリ空間アドレス８０００Ｈ番地〜８８５２Ｈ番地までが使用可能領域となり、メモリ空間アドレス８８５３Ｈ番地〜Ａ６ＦＦＨ番地までが使用禁止領域となる。そのため、主制御ＣＰＵ６００が、プログラム領域６１０ａの最終アドレス番地（８８５２Ｈ番地）を超えてアドレス番地を指定し、その領域にアクセスした場合は、リセットコントローラ６４０にてイリーガルアクセスリセット信号を発生させることとなる。これにより、上述したように、１６ビット乱数生成回路６３００Ａ（Ｂ）、８ビット乱数生成回路６３０１Ａ（Ｂ）、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）は、当該イリーガルアクセスリセット信号にてリセットされると、リセットされる前に設定された値が保持され、そのまま初期値となる。   That is, as shown in FIG. 13A, the program end address HPRGEND is composed of 16 bits and sets the final address of the program area 610a at the memory space addresses 8000H to A6FFH shown in FIG. It is something that can be done. That is, for example, if 8852H is set to the program end address HPRGEND in hardware, as shown in FIG. 13B, the program area 610a can be used from memory space addresses 8000H to 8852H. Space addresses 8853H to A6FFH are prohibited areas. Therefore, when the main control CPU 600 specifies an address address beyond the last address address (8852H address) of the program area 610a and accesses the area, the reset controller 640 generates an illegal access reset signal. . Accordingly, as described above, the 16-bit random number generation circuit 6300A (B), the 8-bit random number generation circuit 6301A (B), the 16-bit custom random number generation circuit 6302A (B), and the 8-bit custom random number generation circuit 6303A (B) When reset by the illegal access reset signal, the value set before the reset is held and becomes the initial value as it is.

そのため、従来であれば、主制御ＣＰＵ６００が、プログラム領域６１０ａの最終アドレス番地（例えば、８８５２Ｈ番地）を超えてアドレス番地を指定しアクセスすることで発生したイリーガルアクセスリセット信号であっても、乱数回路をリセットしてしまうため、当該乱数回路の設定が再度され、イリーガルアクセスリセットからの復帰に少なからず時間がかかってしまうという問題があった。しかしながら、本実施形態によれば、イリーガルアクセスリセット時は、主制御ＣＰＵ６００だけリセットし、１６ビット乱数生成回路６３００Ａ（Ｂ）、８ビット乱数生成回路６３０１Ａ（Ｂ）、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）等の内部機能はリセットしない。そのため、１６ビット乱数生成回路６３００Ａ（Ｂ）、８ビット乱数生成回路６３０１Ａ（Ｂ）、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）は、リセットされる前に設定された値が保持され、そのまま初期値として、ハードウェア乱数を更新することとなる。それゆえ、本実施形態によれば、イリーガルアクセスリセットからの復帰を迅速に行うことができ、また、ハードウェア乱数は新たな初期値から更新が開始することとなるため、乱数回路の信頼性を保つことができる。   Therefore, conventionally, even if the main control CPU 600 is an illegal access reset signal generated by designating and accessing an address address exceeding the final address address (for example, address 8852H) of the program area 610a, a random number circuit This resets the random number circuit again, and there is a problem that it takes a considerable amount of time to return from the illegal access reset. However, according to this embodiment, at the time of illegal access resetting, only the main control CPU 600 is reset, and the 16-bit random number generation circuit 6300A (B), the 8-bit random number generation circuit 6301A (B), and the 16-bit custom random number generation circuit 6302A ( B) Internal functions such as the 8-bit custom random number generation circuit 6303A (B) are not reset. Therefore, the 16-bit random number generation circuit 6300A (B), the 8-bit random number generation circuit 6301A (B), the 16-bit custom random number generation circuit 6302A (B), and the 8-bit custom random number generation circuit 6303A (B) The set value is held, and the hardware random number is updated as it is as an initial value. Therefore, according to the present embodiment, the recovery from the illegal access reset can be quickly performed, and the hardware random number starts to be updated from a new initial value. Can keep.

また、リセットコントローラ６４０は、図１２に示すメモリ空間アドレス８０００Ｈ番地〜Ａ７ＦＦＨ番地までの主制御ＲＯＭ６１０領域に対し主制御ＣＰＵ６００がデータ書込みしようとアクセスした際、イリーガルアクセスリセット信号を発生させる。これにより、上述したように、１６ビット乱数生成回路６３００Ａ（Ｂ）、８ビット乱数生成回路６３０１Ａ（Ｂ）、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）は、当該イリーガルアクセスリセット信号にてリセットされると、リセットされる前に設定された値が保持され、そのまま初期値となる。   The reset controller 640 generates an illegal access reset signal when the main control CPU 600 accesses the main control ROM 610 area from the memory space address 8000H to the address A7FFH shown in FIG. 12 to write data. Accordingly, as described above, the 16-bit random number generation circuit 6300A (B), the 8-bit random number generation circuit 6301A (B), the 16-bit custom random number generation circuit 6302A (B), and the 8-bit custom random number generation circuit 6303A (B) When reset by the illegal access reset signal, the value set before the reset is held and becomes the initial value as it is.

そのため、従来であれば、主制御ＣＰＵ６００が主制御ＲＯＭ６１０領域に対してデータ書込みしようとアクセスすることで発生したイリーガルアクセスリセット信号であっても、乱数回路をリセットしてしまうため、当該乱数回路の設定が再度され、イリーガルアクセスリセットからの復帰に少なからず時間がかかってしまうという問題があった。しかしながら、本実施形態によれば、イリーガルアクセスリセット時は、主制御ＣＰＵ６００だけリセットし、１６ビット乱数生成回路６３００Ａ（Ｂ）、８ビット乱数生成回路６３０１Ａ（Ｂ）、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）等の内部機能はリセットしない。そのため、１６ビット乱数生成回路６３００Ａ（Ｂ）、８ビット乱数生成回路６３０１Ａ（Ｂ）、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）は、リセットされる前に設定された値が保持され、そのまま初期値として、ハードウェア乱数を更新することとなる。それゆえ、本実施形態によれば、イリーガルアクセスリセットからの復帰を迅速に行うことができ、また、ハードウェア乱数は新たな初期値から更新が開始することとなるため、乱数回路の信頼性を保つことができる。   Therefore, conventionally, even if the illegal access reset signal generated when the main control CPU 600 accesses the main control ROM 610 area to write data, the random number circuit is reset. There was a problem that the setting was made again and it took time to recover from the illegal access reset. However, according to this embodiment, at the time of illegal access resetting, only the main control CPU 600 is reset, and the 16-bit random number generation circuit 6300A (B), the 8-bit random number generation circuit 6301A (B), and the 16-bit custom random number generation circuit 6302A ( B) Internal functions such as the 8-bit custom random number generation circuit 6303A (B) are not reset. Therefore, the 16-bit random number generation circuit 6300A (B), the 8-bit random number generation circuit 6301A (B), the 16-bit custom random number generation circuit 6302A (B), and the 8-bit custom random number generation circuit 6303A (B) The set value is held, and the hardware random number is updated as it is as an initial value. Therefore, according to the present embodiment, the recovery from the illegal access reset can be quickly performed, and the hardware random number starts to be updated from a new initial value. Can keep.

また一方、リセットコントローラ６４０は、図１２に示すメモリ空間アドレスＡ７００Ｈ番地〜Ａ７７ＦＨ番地までのＲＯＭコメント領域６１０ｂに対しアクセスした際、イリーガルアクセスリセット信号を発生させる。これにより、上述したように、１６ビット乱数生成回路６３００Ａ（Ｂ）、８ビット乱数生成回路６３０１Ａ（Ｂ）、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）は、当該イリーガルアクセスリセット信号にてリセットされると、リセットされる前に設定された値が保持され、そのまま初期値となる。   On the other hand, the reset controller 640 generates an illegal access reset signal when accessing the ROM comment area 610b from the memory space addresses A700H to A77FH shown in FIG. Accordingly, as described above, the 16-bit random number generation circuit 6300A (B), the 8-bit random number generation circuit 6301A (B), the 16-bit custom random number generation circuit 6302A (B), and the 8-bit custom random number generation circuit 6303A (B) When reset by the illegal access reset signal, the value set before the reset is held and becomes the initial value as it is.

そのため、従来であれば、主制御ＣＰＵ６００がＲＯＭコメント領域６１０ｂに対してアクセスすることで発生したイリーガルアクセスリセット信号であっても、乱数回路をリセットしてしまうため、当該乱数回路の設定が再度され、イリーガルアクセスリセットからの復帰に少なからず時間がかかってしまうという問題があった。しかしながら、本実施形態によれば、イリーガルアクセスリセット時は、主制御ＣＰＵ６００だけリセットし、１６ビット乱数生成回路６３００Ａ（Ｂ）、８ビット乱数生成回路６３０１Ａ（Ｂ）、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）等の内部機能はリセットしない。そのため、１６ビット乱数生成回路６３００Ａ（Ｂ）、８ビット乱数生成回路６３０１Ａ（Ｂ）、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）は、リセットされる前に設定された値が保持され、そのまま初期値として、ハードウェア乱数を更新することとなる。それゆえ、本実施形態によれば、イリーガルアクセスリセットからの復帰を迅速に行うことができ、また、ハードウェア乱数は新たな初期値から更新が開始することとなるため、乱数回路の信頼性を保つことができる。   Therefore, conventionally, even if an illegal access reset signal generated by the main control CPU 600 accessing the ROM comment area 610b is reset, the random number circuit is reset. There was a problem that it took quite a while to recover from illegal access reset. However, according to this embodiment, at the time of illegal access resetting, only the main control CPU 600 is reset, and the 16-bit random number generation circuit 6300A (B), the 8-bit random number generation circuit 6301A (B), and the 16-bit custom random number generation circuit 6302A ( B) Internal functions such as the 8-bit custom random number generation circuit 6303A (B) are not reset. Therefore, the 16-bit random number generation circuit 6300A (B), the 8-bit random number generation circuit 6301A (B), the 16-bit custom random number generation circuit 6302A (B), and the 8-bit custom random number generation circuit 6303A (B) The set value is held, and the hardware random number is updated as it is as an initial value. Therefore, according to the present embodiment, the recovery from the illegal access reset can be quickly performed, and the hardware random number starts to be updated from a new initial value. Can keep.

他方、リセットコントローラ６４０は、図１２に示すメモリ空間アドレス０２００Ｈ番地〜０ＦＦＦＨ番地，１０７３Ｈ番地〜７ＦＦＦＨ番地，Ａ８００Ｈ番地〜ＦＦＦＦＨ番地の未使用領域６５０ａ〜６５０ｃに対しアクセスした際、イリーガルアクセスリセット信号を発生させる。これにより、上述したように、１６ビット乱数生成回路６３００Ａ（Ｂ）、８ビット乱数生成回路６３０１Ａ（Ｂ）、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）は、当該イリーガルアクセスリセット信号にてリセットされると、リセットされる前に設定された値が保持され、そのまま初期値となる。   On the other hand, the reset controller 640 generates an illegal access reset signal when accessing the unused areas 650a to 650c at the memory space addresses 0200H to 0FFFH, 1073H to 7FFFH, and A800H to FFFFH shown in FIG. Let Accordingly, as described above, the 16-bit random number generation circuit 6300A (B), the 8-bit random number generation circuit 6301A (B), the 16-bit custom random number generation circuit 6302A (B), and the 8-bit custom random number generation circuit 6303A (B) When reset by the illegal access reset signal, the value set before the reset is held and becomes the initial value as it is.

そのため、従来であれば、主制御ＣＰＵ６００がメモリ空間アドレス０２００Ｈ番地〜０ＦＦＦＨ番地，１０７３Ｈ番地〜７ＦＦＦＨ番地，Ａ８００Ｈ番地〜ＦＦＦＦＨ番地の未使用領域６５０ａ〜６５０ｃに対してアクセスすることで発生したイリーガルアクセスリセット信号であっても、乱数回路をリセットしてしまうため、当該乱数回路の設定が再度され、イリーガルアクセスリセットからの復帰に少なからず時間がかかってしまうという問題があった。しかしながら、本実施形態によれば、イリーガルアクセスリセット時は、主制御ＣＰＵ６００だけリセットし、１６ビット乱数生成回路６３００Ａ（Ｂ）、８ビット乱数生成回路６３０１Ａ（Ｂ）、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）等の内部機能はリセットしない。そのため、１６ビット乱数生成回路６３００Ａ（Ｂ）、８ビット乱数生成回路６３０１Ａ（Ｂ）、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）は、リセットされる前に設定された値が保持され、そのまま初期値として、ハードウェア乱数を更新することとなる。それゆえ、本実施形態によれば、イリーガルアクセスリセットからの復帰を迅速に行うことができ、また、ハードウェア乱数は新たな初期値から更新が開始することとなるため、乱数回路の信頼性を保つことができる。   Therefore, in the conventional case, the main control CPU 600 is an illegal access reset generated by accessing the unused areas 650a to 650c at the memory space addresses 0200H to 0FFFH, 1073H to 7FFFH, and A800H to FFFFH. Even if it is a signal, since the random number circuit is reset, the setting of the random number circuit is performed again, and there is a problem that it takes time to return from the illegal access reset. However, according to this embodiment, at the time of illegal access resetting, only the main control CPU 600 is reset, and the 16-bit random number generation circuit 6300A (B), the 8-bit random number generation circuit 6301A (B), and the 16-bit custom random number generation circuit 6302A ( B) Internal functions such as the 8-bit custom random number generation circuit 6303A (B) are not reset. Therefore, the 16-bit random number generation circuit 6300A (B), the 8-bit random number generation circuit 6301A (B), the 16-bit custom random number generation circuit 6302A (B), and the 8-bit custom random number generation circuit 6303A (B) The set value is held, and the hardware random number is updated as it is as an initial value. Therefore, according to the present embodiment, the recovery from the illegal access reset can be quickly performed, and the hardware random number starts to be updated from a new initial value. Can keep.

＜ＰＷＭ回路＞
次に、主制御基板６０が備えるＰＷＭ回路６５０について図１４〜図１７を参照して具体的に説明する。 <PWM circuit>
Next, the PWM circuit 650 included in the main control board 60 will be specifically described with reference to FIGS.

ＰＷＭ回路６５０は、図１４に示すように、パルス信号発生０回路６５００と、パルス信号発生１回路６５０１と、パルス信号発生２回路６５０２と、パルス信号発生３回路６５０３とを備えている。このパルス信号発生０回路６５００は、内部機能レジスタ６３０４内にあるＰＷＭ周期設定レジスタＰＵＬＣＹＣ０及びＰＷＭデューティ設定レジスタＰＵＬＤＴＹＢにより設定された周期及びデューティ比に基づいて、ＰＷＭ信号０を生成する。   As shown in FIG. 14, the PWM circuit 650 includes a pulse signal generation 0 circuit 6500, a pulse signal generation 1 circuit 6501, a pulse signal generation 2 circuit 6502, and a pulse signal generation 3 circuit 6503. The pulse signal generation 0 circuit 6500 generates the PWM signal 0 based on the period and duty ratio set by the PWM period setting register PULCYC0 and the PWM duty setting register PULDTYB in the internal function register 6304.

また、パルス信号発生１回路６５０１は、内部機能レジスタ６３０４内にあるＰＷＭ周期設定レジスタＰＵＬＣＹＣ１及びＰＷＭデューティ設定レジスタＰＵＬＤＴＹＢにより設定された周期及びデューティ比に基づいて、ＰＷＭ信号１を生成する。そして、パルス信号発生２回路６５０２は、内部機能レジスタ６３０４内にあるＰＷＭ周期設定レジスタＰＵＬＣＹＣ２及びＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡにより設定された周期及びデューティ比に基づいて、ＰＷＭ信号２を生成する。さらに、パルス信号発生３回路６５０３は、内部機能レジスタ６３０４内にあるＰＷＭ周期設定レジスタＰＵＬＣＹＣ３及びＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡにより設定された周期及びデューティ比に基づいて、ＰＷＭ信号３を生成する。   The pulse signal generation 1 circuit 6501 generates the PWM signal 1 based on the period and duty ratio set by the PWM period setting register PULCYC1 and the PWM duty setting register PULDTYB in the internal function register 6304. The pulse signal generation 2 circuit 6502 generates the PWM signal 2 based on the period and the duty ratio set by the PWM period setting register PULCYC2 and the PWM duty setting register PULDTYA in the internal function register 6304. Further, the pulse signal generation 3 circuit 6503 generates the PWM signal 3 based on the period and the duty ratio set by the PWM period setting register PULCYC3 and the PWM duty setting register PULDTYA in the internal function register 6304.

ところで、このＰＷＭ周期設定レジスタＰＵＬＣＹＣ０〜３は、図１５（ａ）に示すように、それぞれ、８ビットからなり、読み書きでき、初期値には０が設定される。なお、ＰＷＭ周期設定レジスタＰＵＬＣＹＣ０が、ＰＷＭ信号０に対応し、ＰＷＭ周期設定レジスタＰＵＬＣＹＣ１が、ＰＷＭ信号１に対応し、ＰＷＭ周期設定レジスタＰＵＬＣＹＣ２が、ＰＷＭ信号２に対応し、ＰＷＭ周期設定レジスタＰＵＬＣＹＣ３が、ＰＷＭ信号３に対応している。   By the way, as shown in FIG. 15A, the PWM cycle setting registers PULCYC0 to PULCYC0 to 3 are each composed of 8 bits and can be read and written, and 0 is set as an initial value. The PWM period setting register PULCYC0 corresponds to the PWM signal 0, the PWM period setting register PULCYC1 corresponds to the PWM signal 1, the PWM period setting register PULCYC2 corresponds to the PWM signal 2, and the PWM period setting register PULCYC3 , Corresponding to the PWM signal 3.

より詳しく説明すると、このＰＷＭ周期設定レジスタＰＵＬＣＹＣ０〜３は、図１５（ａ）に示すように、図４に示す所定のクロック信号ＣＬＫが２０ＭＨｚであった場合、ＰＷＭ周期設定レジスタＰＵＬＣＹＣ０〜３に「００ｈ」が設定されると、ＰＷＭ信号０〜３の周期が０．１ｍｓｅｃの周期となり、「０１ｈ」が設定されると、０．２ｍｓｅｃとなる。というように、設定値が「０１ｈ」増える毎に、０．１ｍｓｅｃ毎、ＰＷＭ信号０〜３の周期が長くなるようになっている。   More specifically, as shown in FIG. 15A, when the predetermined clock signal CLK shown in FIG. 4 is 20 MHz, the PWM cycle setting registers PULCYC0 to PULCYC0 to PULCYC0 to PULCYC0 to 3 When “00h” is set, the period of the PWM signals 0 to 3 becomes 0.1 msec, and when “01h” is set, it becomes 0.2 msec. Thus, every time the set value increases by “01h”, the period of the PWM signals 0 to 3 is increased every 0.1 msec.

また、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡは、図１５（ｂ）に示すように、８ビットからなり、読み書きでき、初期値には０が設定される。なお、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡの４ビット目から７ビット目（最上位ビット）のＰＵＬＤＴＹ３がＰＷＭ信号３に対応し、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡの０ビット目（最下位ビット）から３ビット目のＰＵＬＤＴＹ２がＰＷＭ信号２に対応している。   Further, as shown in FIG. 15B, the PWM duty setting register PULDTYA has 8 bits, can be read and written, and 0 is set as an initial value. The 4th to 7th bits (most significant bit) PULDTY3 of the PWM duty setting register PULDTYA corresponds to the PWM signal 3, and the 0th bit (least significant bit) to the 3rd bit PULDTY2 of the PWM duty setting register PULDTYA. Corresponds to the PWM signal 2.

一方、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＢは、図１５（ｃ）に示すように、８ビットからなり、読み書きでき、初期値には０が設定される。なお、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＢの４ビット目から７ビット目（最上位ビット）のＰＵＬＤＴＹ１がＰＷＭ信号１に対応し、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＢの０ビット目（最下位ビット）から３ビット目のＰＵＬＤＴＹ０がＰＷＭ信号０に対応している。   On the other hand, as shown in FIG. 15C, the PWM duty setting register PULDTYB has 8 bits and can be read and written, and 0 is set as an initial value. The 4th to 7th bits (most significant bit) PULDTY1 of the PWM duty setting register PULDTYB corresponds to the PWM signal 1, and the 0th bit (least significant bit) to the 3rd bit PULDTY0 of the PWM duty setting register PULDTYB. Corresponds to the PWM signal 0.

しかして、このＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡ（ＰＵＬＤＴＹ３，ＰＵＬＤＴＹ２），ＰＵＬＤＴＹＢ（ＰＵＬＤＴＹ１，ＰＵＬＤＴＹ０）は、図１５（ｂ），（ｃ）に示すように、ＰＷＭ信号０〜３のデューティ比をそれぞれ設定することができる。すなわち、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡのＰＵＬＤＴＹ３を用いて説明すれば、ＰＵＬＤＴＹ３に「００００Ｂ」が設定されると、ＰＷＭ信号３のデューティ比が０％、「０００１Ｂ」が設定されると、ＰＷＭ信号３のデューティ比が１０％、「００１０Ｂ」が設定されると、ＰＷＭ信号３のデューティ比が２０％、「００１１Ｂ」が設定されると、ＰＷＭ信号３のデューティ比が２５％、「０１００Ｂ」が設定されると、ＰＷＭ信号３のデューティ比が３０％、「０１０１Ｂ」が設定されると、ＰＷＭ信号３のデューティ比が３５％、「０１１０Ｂ」が設定されると、ＰＷＭ信号３のデューティ比が４０％、「０１１１Ｂ」が設定されると、ＰＷＭ信号３のデューティ比が５０％、「１０００Ｂ」が設定されると、ＰＷＭ信号３のデューティ比が６０％、「１００１Ｂ」が設定されると、ＰＷＭ信号３のデューティ比が６５％、「１０１０Ｂ」が設定されると、ＰＷＭ信号３のデューティ比が７０％、「１０１１Ｂ」が設定されると、ＰＷＭ信号３のデューティ比が７５％、「１１００Ｂ」が設定されると、ＰＷＭ信号３のデューティ比が８０％、「１１０１Ｂ」が設定されると、ＰＷＭ信号３のデューティ比が８５％、「１１１０Ｂ」が設定されると、ＰＷＭ信号３のデューティ比が９０％、「１１１１Ｂ」が設定されると、ＰＷＭ信号３のデューティ比が１００％となるようになっている。   Therefore, the PWM duty setting registers PULDTYA (PULDTY3, PULDTY2) and PULDTYB (PULDTY1, PULDTY0) set the duty ratios of the PWM signals 0 to 3, respectively, as shown in FIGS. Can do. In other words, using the PULDTY3 of the PWM duty setting register PULDTYA, when “0000B” is set in the PULDTY3, the duty ratio of the PWM signal 3 is set to 0% and “0001B” is set. When the duty ratio is set to 10% and “0010B”, the duty ratio of the PWM signal 3 is set to 20% and when “0011B” is set, the duty ratio of the PWM signal 3 is set to 25% and “0100B” is set. Then, when the duty ratio of the PWM signal 3 is set to 30% and “0101B” is set, the duty ratio of the PWM signal 3 is set to 35% and when “0110B” is set, the duty ratio of the PWM signal 3 is set to 40%. , “0111B” is set, the duty ratio of the PWM signal 3 is 50%, and “1000B” is set, the PWM When the duty ratio of No. 3 is set to 60% and “1001B” is set, the duty ratio of the PWM signal 3 is set to 65% and when “1010B” is set, the duty ratio of the PWM signal 3 is set to 70% and “1011B”. Is set, the duty ratio of the PWM signal 3 is set to 75%, and “1100B” is set. When the duty ratio of the PWM signal 3 is set to 80% and “1101B” is set, the duty ratio of the PWM signal 3 is set. Is set to 85% and “1110B” is set, the duty ratio of the PWM signal 3 is set to 90%, and when “1111B” is set, the duty ratio of the PWM signal 3 is set to 100%.

このようにして、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡのＰＵＬＤＴＹ２に上記示したデータと同一のデータが設定されると、上記設定値に応じたＰＷＭ信号３のデューティ比とＰＷＭ信号２のデューティ比が同一となり、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＢのＰＵＬＤＴＹ１に上記示したデータと同一のデータが設定されると、上記設定値に応じたＰＷＭ信号３のデューティ比とＰＷＭ信号１のデューティ比が同一となり、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＢのＰＵＬＤＴＹ０に上記示したデータと同一のデータが設定されると、上記設定値に応じたＰＷＭ信号３のデューティ比とＰＷＭ信号０のデューティ比が同一となる。   In this way, when the same data as the data shown above is set in the PULDTY2 of the PWM duty setting register PULDTYA, the duty ratio of the PWM signal 3 and the duty ratio of the PWM signal 2 according to the set value become the same, When the same data as the above data is set in the PULDTY1 of the PWM duty setting register PULDTYB, the duty ratio of the PWM signal 3 and the duty ratio of the PWM signal 1 corresponding to the set value become the same, and the PWM duty setting register PULDTYB When the same data as the data shown above is set in the PULDTY0, the duty ratio of the PWM signal 3 and the duty ratio of the PWM signal 0 corresponding to the set value become the same.

かくして、ＰＷＭ回路６５０は、このＰＷＭ周期設定レジスタＰＵＬＣＹＣ０〜３、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡ，ＰＵＬＤＴＹＢに、周期及びデューティ比が設定されると、その設定された周期及びデューティ比に基づくＰＷＭ信号０〜３を生成することができる。すなわち、ＰＷＭ周期設定レジスタＰＵＬＣＹＣ０に周期が設定、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＢのＰＵＬＤＴＹ０にデューティ比が設定されると、パルス信号発生０回路６５００は、その設定された周期及びデューティ比に基づきＰＷＭ信号０を生成する。そして、パルス信号発生１回路６５０１は、ＰＷＭ周期設定レジスタＰＵＬＣＹＣ１に周期が設定、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＢのＰＵＬＤＴＹ１にデューティ比が設定されると、その設定された周期及びデューティ比に基づきＰＷＭ信号１を生成する。そしてさらに、パルス信号発生２回路６５０２は、ＰＷＭ周期設定レジスタＰＵＬＣＹＣ２に周期が設定、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡのＰＵＬＤＴＹ２にデューティ比が設定されると、その設定された周期及びデューティ比に基づきＰＷＭ信号２を生成する。また、パルス信号発生３回路６５０３は、ＰＷＭ周期設定レジスタＰＵＬＣＹＣ３に周期が設定、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡのＰＵＬＤＴＹ３にデューティ比が設定されると、その設定された周期及びデューティ比に基づきＰＷＭ信号３を生成する。   Thus, when the period and the duty ratio are set in the PWM period setting registers PULCYC0 to 3 and the PWM duty setting registers PULDTYA and PULDTYB, the PWM circuit 650 outputs the PWM signals 0 to 3 based on the set period and the duty ratio. Can be generated. That is, when the cycle is set in the PWM cycle setting register PULCYC0 and the duty ratio is set in PULDTY0 of the PWM duty setting register PULDTYB, the pulse signal generation 0 circuit 6500 outputs the PWM signal 0 based on the set cycle and duty ratio. Generate. When the cycle is set in the PWM cycle setting register PULCYC1 and the duty ratio is set in PULDTY1 of the PWM duty setting register PULDTYB, the pulse signal generation 1 circuit 6501 generates the PWM signal 1 based on the set cycle and duty ratio. Generate. Further, when the cycle is set in the PWM cycle setting register PULCCYC2 and the duty ratio is set in PULDTY2 of the PWM duty setting register PULDTYA, the pulse signal generation 2 circuit 6502 outputs the PWM signal 2 based on the set cycle and duty ratio. Is generated. Further, when the cycle is set in the PWM cycle setting register PULCCYC3 and the duty ratio is set in PULDTY3 of the PWM duty setting register PULDTYA, the pulse signal generation 3 circuit 6503 generates the PWM signal 3 based on the set cycle and duty ratio. Generate.

ここで、より具体的に図１６を用いて説明すれば、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡのＰＵＬＤＴＹ３，ＰＵＬＤＴＹ２、並びに、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＢのＰＵＬＤＴＹ１，ＰＵＬＤＴＹ０全てに「００００Ｂ」が設定されると、図１５（ｂ），（ｃ）に示すようにデューティ比が０％となるから、ＰＷＭ周期設定レジスタＰＵＬＣＹＣ０〜３にどのような値が設定されても、図１６（ａ）に示すように、「Ｌ」レベルのＰＷＭ信号０〜３がＰＷＭ回路６５０にて生成されることとなる。   More specifically, with reference to FIG. 16, if “0000B” is set in all of PULDTY3 and PULDTY2 of the PWM duty setting register PULDTYA and PULDTY1 and PULDTY0 of the PWM duty setting register PULDTYB, FIG. Since the duty ratio is 0% as shown in (b) and (c), no matter what value is set in the PWM cycle setting registers PULCYC0 to 3, as shown in FIG. ”Level PWM signals 0 to 3 are generated by the PWM circuit 650.

また、ＰＷＭ周期設定レジスタＰＵＬＣＹＣ０〜３全てに「１３ｈ」が設定されると、図１４（ａ）に示すように、周期が２．０ｍｓｅｃとなり、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡのＰＵＬＤＴＹ３，ＰＵＬＤＴＹ２、並びに、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＢのＰＵＬＤＴＹ１，ＰＵＬＤＴＹ０全てに「００１１Ｂ」が設定されると、デューティ比が２５％となるから、図１６（ｂ）に示すようなＰＷＭ信号０〜３がＰＷＭ回路６５０にて生成されることとなる。すなわち、タイミングｔ１〜ｔ３の期間（２．０ｍｓｅｃ）を１周期とし、その周期内でタイミングｔ１〜ｔ２の期間（０．５ｍｓｅｃ）「Ｈ」レベルの信号が生成され、タイミングｔ２〜ｔ３の期間（１．５ｍｓｅｃ）「Ｌ」レベルの信号が生成される。そして、次の周期（タイミングｔ３〜ｔ５）においても、タイミングｔ３〜ｔ４の期間（０．５ｍｓｅｃ）「Ｈ」レベルの信号が生成され、タイミングｔ４〜ｔ５の期間（１．５ｍｓｅｃ）「Ｌ」レベルの信号が生成され、前回の周期と同一の信号が繰り返し生成されることとなる。   When “13h” is set in all the PWM cycle setting registers PULCYC0 to PULCYC0-3, the cycle becomes 2.0 msec as shown in FIG. 14A, and the PWM duty setting register PULDTYA PULDTY3, PULDTY2, and the PWM When “0011B” is set in all of PULDTY1 and PULDTY0 of the duty setting register PULDTYB, the duty ratio becomes 25%. Therefore, PWM signals 0 to 3 as shown in FIG. The Rukoto. That is, the period from timing t1 to t3 (2.0 msec) is one period, and a signal of “H” level is generated within the period from timing t1 to t2 (0.5 msec), and the period from timing t2 to t3 ( 1.5 msec) "L" level signal is generated. In the next cycle (timing t3 to t5), a signal of “H” level is generated during the period of timing t3 to t4 (0.5 msec), and the period of timing t4 to t5 (1.5 msec) is “L” level. Thus, the same signal as the previous cycle is repeatedly generated.

さらに、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡのＰＵＬＤＴＹ３，ＰＵＬＤＴＹ２、並びに、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＢのＰＵＬＤＴＹ１，ＰＵＬＤＴＹ０全てに「１１１１Ｂ」が設定されると、図１５（ｂ），（ｃ）に示すようにデューティ比が１００％となるから、ＰＷＭ周期設定レジスタＰＵＬＣＹＣ０〜３にどのような値が設定されても、図１６（ｃ）に示すように、「Ｈ」レベルのＰＷＭ信号０〜３がＰＷＭ回路６５０にて生成されることとなる。   Further, when “1111B” is set in all of PULDTY3 and PULDTY2 of the PWM duty setting register PULDTYA and PULDTY1 and PULDTY0 of the PWM duty setting register PULDTYB, the duty ratio is changed as shown in FIGS. 15B and 15C. Therefore, no matter what value is set in the PWM cycle setting registers PULCYC0 to 3, the “H” level PWM signals 0 to 3 are output from the PWM circuit 650 as shown in FIG. Will be generated.

かくして、このように生成されたＰＷＭ信号０〜３のうち、いずれかの信号、例えば、ＰＷＭ信号０が普通電動役物ソレノイド４３ｃを制御し、ＰＷＭ信号１が特別電動役物ソレノイド４４ｂを制御することとなる。すなわち、ＰＷＭ信号０が「Ｈ」レベルの際、普通電動役物ソレノイド４３ｃは作動を停止し、「Ｌ」レベルの際、作動を開始することとなる。また、ＰＷＭ信号１が「Ｈ」レベルの際、特別電動役物ソレノイド４４ｂは作動を停止し、「Ｌ」レベルの際、作動を開始することとなる。このようにすれば、遊技者の肉眼視において、開閉部材４３ｂの開放動作又は開閉扉４４ａの大入賞口（図示せず）の開放動作に影響が出ないように、短い周期で普通電動役物ソレノイド４３ｃ又は特別電動役物ソレノイド４４ｂの作動／停止を繰り返すことができる。それゆえ、従来問題となっている普通電動役物ソレノイド４３ｃ又は特別電動役物ソレノイド４４ｂが常時作動することにより、熱をもってしまい耐久度が減少するという問題を解決することができる。   Thus, any one of the PWM signals 0 to 3 generated in this way, for example, the PWM signal 0 controls the ordinary electric machine solenoid 43c, and the PWM signal 1 controls the special electric machine solenoid 44b. It will be. That is, when the PWM signal 0 is at “H” level, the ordinary electric accessory solenoid 43 c stops operating, and when it is at “L” level, starts operating. When the PWM signal 1 is at the “H” level, the special electric accessory solenoid 44b stops operating, and when it is at the “L” level, the operation starts. In this way, in order to prevent the player's naked eyes from affecting the opening operation of the opening / closing member 43b or the opening operation of the large winning opening (not shown) of the opening / closing door 44a, the ordinary electric accessory is used in a short cycle. The operation / stop of the solenoid 43c or the special electric accessory solenoid 44b can be repeated. Therefore, it is possible to solve the problem that the conventional electric accessory solenoid 43c or the special electric accessory solenoid 44b, which has been a problem in the past, is heated and heat is generated and the durability is reduced.

また、本実施形態によれば、周期とデューティ比を設定するだけでＰＷＭ信号を生成することができるため、ソフトウェアプログラムによるタイマ計測によって一定周期でパルス幅をもった信号にて普通電動役物ソレノイド４３ｃ又は特別電動役物ソレノイド４４ｂを制御する必要がなくなる。それゆえ、制御負荷を低減させることができる。   In addition, according to the present embodiment, a PWM signal can be generated simply by setting a cycle and a duty ratio. Therefore, a normal electric utility solenoid is generated by a signal having a pulse width at a constant cycle by timer measurement by a software program. It is not necessary to control 43c or the special electric accessory solenoid 44b. Therefore, the control load can be reduced.

さらに、ソフトウェアプログラムによるタイマ計測によってＰＷＭ信号を生成する際、タイマ割込みの周期によるＰＷＭ信号しか生成することができないが、本実施形態によれば、様々な周期のＰＷＭ信号を生成することができる。それゆえ、普通電動役物ソレノイド４３ｃ又は特別電動役物ソレノイド４４ｂの性能にあった制御を行うことができる。よって、本実施形態によれば、電力消費を効率的に抑えることができ、もって、省電力効果を発揮させることができる。   Furthermore, when generating a PWM signal by timer measurement by a software program, only a PWM signal having a timer interrupt period can be generated. However, according to the present embodiment, PWM signals having various periods can be generated. Therefore, control suitable for the performance of the ordinary electric accessory solenoid 43c or the special electric accessory solenoid 44b can be performed. Therefore, according to the present embodiment, power consumption can be efficiently suppressed, and thus a power saving effect can be exhibited.

一方、本実施形態においては、周期とデューティ比が異なる複数のＰＷＭ信号を生成することができるため、普通電動役物ソレノイド４３ｃ，特別電動役物ソレノイド４４ｂの性能が異なるものであっても、より的確にその性能にあった制御を行うことができる。   On the other hand, in the present embodiment, since a plurality of PWM signals having different periods and duty ratios can be generated, even if the performances of the ordinary electric accessory solenoid 43c and the special electric accessory solenoid 44b differ, Control that exactly matches the performance can be performed.

ところで、ＰＷＭ回路６５０は、図１６（ｂ）に示すような一定周期のパルス幅をもったＰＷＭ信号０〜３を生成し、所定のタイミングで、ＰＷＭ周期設定レジスタＰＵＬＣＹＣ０〜３、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡ，ＰＵＬＤＴＹＢに新たな周期とデューティ比が設定されると、図１７に示すようなタイミングで、新たな周期とデューティ比に基づく、ＰＷＭ信号０〜３を生成する。すなわち、図１７に示すように、ＰＷＭ周期設定レジスタＰＵＬＣＹＣ０〜３全てに「１３ｈ」が設定されていると、ＰＷＭ回路６５０は、周期が２．０ｍｓｅｃのＰＷＭ信号０〜３を生成し、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡのＰＵＬＤＴＹ３，ＰＵＬＤＴＹ２、並びに、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＢのＰＵＬＤＴＹ１，ＰＵＬＤＴＹ０全てに「００１１Ｂ」が設定されていると、ＰＷＭ回路６５０は、デューティ比が２５％のＰＷＭ信号０〜３を生成する。すなわち、タイミングｔ１０〜ｔ１２の期間（２．０ｍｓｅｃ）を１周期とし、その周期内でタイミングｔ１０〜ｔ１１の期間（０．５ｍｓｅｃ）「Ｈ」レベルの信号が生成され、タイミングｔ１１〜ｔ１２の期間（１．５ｍｓｅｃ）「Ｌ」レベルの信号が生成される。そして、次の周期（タイミングｔ１２〜ｔ１５）においても、タイミングｔ１２〜ｔ１３の期間（０．５ｍｓｅｃ）「Ｈ」レベルの信号が生成され、タイミングｔ１３〜ｔ１５の期間（１．５ｍｓｅｃ）「Ｌ」レベルの信号が生成される。   Incidentally, the PWM circuit 650 generates PWM signals 0 to 3 having a pulse width of a constant period as shown in FIG. 16B, and at a predetermined timing, the PWM period setting registers PULCYC0 to 3 and the PWM duty setting register. When new periods and duty ratios are set in PULDTYA and PULDTYB, PWM signals 0 to 3 based on the new periods and duty ratios are generated at the timing shown in FIG. That is, as shown in FIG. 17, when “13h” is set in all the PWM cycle setting registers PULCYC 0 to 3, the PWM circuit 650 generates PWM signals 0 to 3 having a cycle of 2.0 msec, and PWM duty When “0011B” is set in all of PULDTY3 and PULDTY2 of setting register PULDTYA and PULDTY1 and PULDTY0 of PWM duty setting register PULDTYB, PWM circuit 650 generates PWM signals 0 to 3 having a duty ratio of 25%. . That is, the period from timing t10 to t12 (2.0 msec) is one period, and a signal of “H” level is generated within the period from timing t10 to t11 (0.5 msec), and the period from timing t11 to t12 ( 1.5 msec) "L" level signal is generated. In the next cycle (timing t12 to t15), a signal of “H” level is generated during a period (0.5 msec) of timing t12 to t13, and “L” level is generated during the period of time t13 to t15 (1.5 msec). Are generated.

この際、タイミングｔ１４で、ＰＷＭ周期設定レジスタＰＵＬＣＹＣ０〜３全てに新たに「２７ｈ」が設定されると、ＰＷＭ回路６５０は、周期が４．０ｍｓｅｃで、デューティ比が２５％のＰＷＭ信号０〜３を周期が２．０ｍｓｅｃで、デューティ比が２５％のＰＷＭ信号０〜３の周期の立ち上りのタイミング（タイミングｔ１５参照）で生成する。すなわち、タイミングｔ１５〜ｔ１８の期間（４．０ｍｓｅｃ）を１周期とし、その周期内でタイミングｔ１５〜ｔ１６の期間（１．０ｍｓｅｃ）「Ｈ」レベルの信号が生成され、タイミングｔ１６〜ｔ１８の期間（３．０ｍｓｅｃ）「Ｌ」レベルの信号が生成される。   At this time, when “27h” is newly set in all the PWM cycle setting registers PULCYC0 to 3 at the timing t14, the PWM circuit 650 causes the PWM signals 0 to 3 having a cycle of 4.0 msec and a duty ratio of 25%. Is generated at the rise timing (see timing t15) of the cycle of the PWM signals 0 to 3 having a cycle of 2.0 msec and a duty ratio of 25%. That is, the period from timing t15 to t18 (4.0 msec) is defined as one period, and a signal of “H” level is generated within the period from timing t15 to t16 (1.0 msec). (3.0 msec) "L" level signal is generated.

またこの際、タイミングｔ１７で、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡのＰＵＬＤＴＹ３，ＰＵＬＤＴＹ２、並びに、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＢのＰＵＬＤＴＹ１，ＰＵＬＤＴＹ０全てに新たに「０１１１Ｂ」が設定されると、ＰＷＭ回路６５０は、周期が４．０ｍｓｅｃで、デューティ比が２５％のＰＷＭ信号０〜３を周期が４．０ｍｓｅｃで、デューティ比が５０％のＰＷＭ信号０〜３の周期の立ち上り立下りのタイミング（タイミングｔ１８参照）で生成する。すなわち、タイミングｔ１８〜ｔ２０の期間（４．０ｍｓｅｃ）を１周期とし、その周期内でタイミングｔ１８〜ｔ１９の期間（２．０ｍｓｅｃ）「Ｈ」レベルの信号が生成され、タイミングｔ１９〜ｔ２０の期間（２．０ｍｓｅｃ）「Ｌ」レベルの信号が生成される。   At this time, when “0111B” is newly set in all of PULDTY3 and PULDTY2 of the PWM duty setting register PULDTYA and PULDTY1 and PULDTY0 of the PWM duty setting register PULDTYB at the timing t17, the PWM circuit 650 has a cycle of 4 PWM signals 0 to 3 having a duty ratio of 25% at 0.0 msec are generated at the rising and falling timings of the periods of PWM signals 0 to 3 having a period of 4.0 msec and a duty ratio of 50% (see timing t18). . That is, the period from timing t18 to t20 (4.0 msec) is set as one period, and a signal of “H” level is generated within the period from timing t18 to t19 (2.0 msec), and the period from timing t19 to t20 ( 2.0 msec) "L" level signal is generated.

しかして、このように、新たなＰＷＭ信号０〜３を生成する際、現在のＰＷＭ信号０〜３の周期の立ち上りで生成するようにすれば、現在のＰＷＭ信号０〜３が途中で途切れることなく、新たな周期のＰＷＭ信号０〜３が生成されることとなるから、ＰＷＭ信号０〜３の動作を安定させることができ、もって、普通電動役物ソレノイド４３ｃ又は特別電動役物ソレノイド４４ｂの動作を安定させることができる。   Thus, when the new PWM signals 0 to 3 are generated in this way, if they are generated at the rising edge of the current PWM signals 0 to 3, the current PWM signals 0 to 3 are interrupted in the middle. Since the PWM signals 0 to 3 having a new period are generated, the operation of the PWM signals 0 to 3 can be stabilized, so that the normal electric accessory solenoid 43c or the special electric accessory solenoid 44b The operation can be stabilized.

＜主制御基板処理＞
次に、主制御ＲＯＭ６１０内に格納されているプログラムの概要を図１８〜図３３を用いて説明する。 <Main control board processing>
Next, the outline of the program stored in the main control ROM 610 will be described with reference to FIGS.

＜メイン処理＞
まず、パチンコ遊技機１に電源が投入されると、電源基板１３０（図３参照）の電圧生成部１３００にて生成された直流電圧が各制御基板に投入された旨の電源投入信号が送られ、その信号を受けて、主制御ＣＰＵ６００（図３参照）は、図１８に示す主制御メイン処理を行う。主制御ＣＰＵ６００は、まず、最初に自らを割込み禁止状態に設定する（ステップＳ１）。 <Main processing>
First, when the pachinko gaming machine 1 is turned on, a power-on signal is sent to the effect that the DC voltage generated by the voltage generator 1300 of the power supply board 130 (see FIG. 3) has been applied to each control board. In response to the signal, the main control CPU 600 (see FIG. 3) performs the main control main process shown in FIG. First, the main control CPU 600 sets itself to an interrupt disabled state (step S1).

次いで、主制御ＣＰＵ６００は、当該主制御ＣＰＵ６００内のレジスタ値（内部機能レジスタ６３０４）等の初期設定を行う。この際、主制御ＣＰＵ６００は、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡのＰＵＬＤＴＹ３，ＰＵＬＤＴＹ２、並びに、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＢのＰＵＬＤＴＹ１，ＰＵＬＤＴＹ０全てに新たに「１１１１Ｂ」を設定する。これにより、図１５（ｂ），（ｃ）に示すようにデューティ比が１００％となるから、ＰＷＭ周期設定レジスタＰＵＬＣＹＣ０〜３にどのような値が設定されても、図１６（ｃ）に示すように、「Ｈ」レベルのＰＷＭ信号０〜３がＰＷＭ回路６５０にて生成されることとなる。それゆえ、普通電動役物ソレノイド４３ｃ又は特別電動役物ソレノイド４４ｂは停止状態となる（ステップＳ２）。   Next, the main control CPU 600 performs initial setting of register values (internal function register 6304) and the like in the main control CPU 600. At this time, the main control CPU 600 newly sets “1111B” in all of PULDTY3 and PULDTY2 of the PWM duty setting register PULDTYA and PULDTY1 and PULDTY0 of the PWM duty setting register PULDTYB. As a result, the duty ratio becomes 100% as shown in FIGS. 15B and 15C, so that whatever value is set in the PWM cycle setting registers PULCYC0 to PULCYC0 to 3 as shown in FIG. As described above, the PWM signals 0 to 3 at the “H” level are generated by the PWM circuit 650. Therefore, the ordinary electric accessory solenoid 43c or the special electric accessory solenoid 44b is stopped (step S2).

続いて、主制御ＣＰＵ６００は、電源基板１３０（電圧監視部１３１０）より出力されている電圧異常信号ＡＬＡＲＭ（図３参照）を２回取得し、その２回取得した電圧異常信号ＡＬＡＲＭのレベルが一致するか否かを確認した上で図示しない当該主制御ＣＰＵ６００の内部レジスタ内に格納し、その電圧異常信号ＡＬＡＲＭのレベルを確認する（ステップＳ３）。そして電圧異常信号ＡＬＡＲＭのレベルが「Ｌ」レベルであれば（ステップＳ４：ＹＥＳ）、ステップＳ３の処理に戻り、電圧異常信号ＡＬＡＲＭのレベルが「Ｈ」レベルであれば（ステップＳ４：ＮＯ）、ステップＳ５の処理に進む。すなわち、主制御ＣＰＵ６００は、電圧異常信号ＡＬＡＲＭが正常レベル（すなわち「Ｈ」レベル）に変化するまで同一の処理を繰り返す（ステップＳ３〜Ｓ４）。このように、電圧異常信号ＡＬＡＲＭを２回取得することで、正確な信号を読み込むことができる。   Subsequently, the main control CPU 600 acquires the voltage abnormality signal ALARM (see FIG. 3) output from the power supply board 130 (voltage monitoring unit 1310) twice, and the levels of the voltage abnormality signal ALARM acquired twice coincide with each other. After confirming whether or not to perform, it is stored in an internal register of the main control CPU 600 (not shown), and the level of the voltage abnormality signal ALARM is confirmed (step S3). If the level of the voltage abnormality signal ALARM is “L” level (step S4: YES), the process returns to step S3. If the level of the voltage abnormality signal ALARM is “H” level (step S4: NO), The process proceeds to step S5. That is, main control CPU 600 repeats the same processing until voltage abnormality signal ALARM changes to a normal level (that is, “H” level) (steps S3 to S4). Thus, an accurate signal can be read by acquiring the voltage abnormality signal ALARM twice.

次いで、主制御ＣＰＵ６００は、主制御ＲＡＭ６２０（図３参照）へのデータ書込みを許可する（ステップＳ５）。このように、電圧異常信号ＡＬＡＲＭの正常レベル（正常値）を検出するまで主制御ＲＡＭ６２０へのデータ書き込みを禁止することにより、電源基板１３０に供給される交流電圧ＡＣ２４Ｖが安定して供給される前に、不安定な信号が主制御ＲＡＭ６２０にアクセスし、主制御ＲＡＭ６２０に記憶されているデータを書き換えてしまうという事態を防止することができる。   Next, the main control CPU 600 permits data writing to the main control RAM 620 (see FIG. 3) (step S5). In this way, by prohibiting data writing to the main control RAM 620 until the normal level (normal value) of the voltage abnormality signal ALARM is detected, the AC voltage AC24V supplied to the power supply substrate 130 is before being stably supplied. In addition, it is possible to prevent a situation in which an unstable signal accesses the main control RAM 620 and rewrites data stored in the main control RAM 620.

次いで、主制御ＣＰＵ６００は、演出制御基板９０に液晶表示装置４１に待機画面を表示させるような処理コマンド（演出制御コマンド）を送信し（ステップＳ６）、バックアップフラグＢＦＬの内容を判定する（ステップＳ７）。なお、このバックアップフラグＢＦＬとは、図１９に示す電圧監視処理の動作が実行されたか否かを示すデータである。   Next, the main control CPU 600 transmits a processing command (effect control command) that causes the liquid crystal display device 41 to display a standby screen on the effect control board 90 (step S6), and determines the contents of the backup flag BFL (step S7). ). The backup flag BFL is data indicating whether or not the voltage monitoring processing operation shown in FIG. 19 has been executed.

このバックアップフラグＢＦＬがＯＦＦ状態（ステップＳ７：ＯＦＦ）であれば、後述する図１９に示す電圧監視処理の動作が実行されていないこととなり、主制御ＣＰＵ６００は、主制御ＲＡＭ６２０内の全領域を全てクリアする処理を行う（ステップＳ１１）。一方、バックアップフラグＢＦＬがＯＮ状態（ステップＳ７：ＯＮ）であれば、後述する図１９に示す電圧監視処理の動作が実行されていることとなるため、主制御ＣＰＵ６００は、チェックサム値を算出するためのチェックサム演算を行う（ステップＳ８）。なお、チェックサム演算とは、主制御ＲＡＭ６２０の作業領域を対象とする８ビット加算演算である。   If the backup flag BFL is in the OFF state (step S7: OFF), the voltage monitoring process operation shown in FIG. 19 to be described later is not executed, and the main control CPU 600 completes the entire area in the main control RAM 620. A clearing process is performed (step S11). On the other hand, if the backup flag BFL is in the ON state (step S7: ON), the operation of the voltage monitoring process shown in FIG. 19 to be described later is being executed, so the main control CPU 600 calculates the checksum value. The checksum operation for this is performed (step S8). The checksum operation is an 8-bit addition operation for the work area of the main control RAM 620.

そして、主制御ＣＰＵ６００は、上記チェックサム値が算出されたら、この演算結果を主制御ＲＡＭ６２０内のＳＵＭ番地の記憶値と比較する処理を行う（ステップＳ９）。そして、記憶された演算結果は、主制御ＲＡＭ６２０内に記憶されている他のデータと共に、電源基板１３０にて生成されるバックアップ電源によって維持されている。   When the checksum value is calculated, the main control CPU 600 performs a process of comparing the calculation result with the stored value at the SUM address in the main control RAM 620 (step S9). The stored calculation result is maintained by a backup power source generated by the power supply board 130 together with other data stored in the main control RAM 620.

このＳＵＭ番地の記憶値と上記ステップＳ８の処理にて算出されたチェックサム値が不一致（ステップＳ９：ＮＯ）であれば、主制御ＣＰＵ６００は、主制御ＲＡＭ６２０内の全領域を全てクリアする処理を行う（ステップＳ１１）。そして一致（ステップＳ９：ＹＥＳ）していれば、主制御ＣＰＵ６００は、主制御ＲＡＭ６２０内に記憶されているデータに基づいて電源遮断時の遊技動作に復帰させる処理を行う（ステップＳ１０）。   If the stored value at this SUM address does not match the checksum value calculated in step S8 (step S9: NO), the main control CPU 600 clears all areas in the main control RAM 620. It performs (step S11). If they match (step S9: YES), the main control CPU 600 performs a process of returning to the gaming operation at the time of power-off based on the data stored in the main control RAM 620 (step S10).

次いで、主制御ＣＰＵ６００は、ステップＳ１０及びステップＳ１１の処理後、その内部に設けられている一定周期のパルス出力を作成する機能や時間計測の機能等を有するＣＴＣ（Ｃｏｕｎｔｅｒ Ｔｉｍｅｒ Ｃｉｒｃｕｉｔ）の設定を行う。すなわち、主制御ＣＰＵ６００は、４ｍｓ毎に定期的にタイマ割込みがかかるように上記ＣＴＣの時間定数レジスタを設定する（ステップＳ１２）。そしてその後、主制御ＣＰＵ６００は、ループ処理を行う。   Next, the main control CPU 600 performs setting of CTC (Counter Timer Circuit) having a function of creating a pulse output of a constant period, a function of time measurement, and the like provided therein after the processing of Step S10 and Step S11. . That is, the main control CPU 600 sets the CTC time constant register so that a timer interrupt is periodically generated every 4 ms (step S12). Thereafter, the main control CPU 600 performs a loop process.

＜タイマ割込み処理＞
続いて、図１９を参照して、上述したメイン処理を中断させて、４ｍｓ毎に開始されるタイマ割込みプログラムについて説明する。このタイマ割込みが生じると、主制御ＣＰＵ６００内のレジスタ群の内容を主制御ＲＡＭ６２０のスタック領域に退避させる退避処理を実行し（ステップＳ２０）、その後電圧監視処理を実行する（ステップＳ２１）。この電圧監視処理は、電源基板１３０（図３参照）から出力される電圧異常信号ＡＬＡＲＭのレベルを判定し、電圧異常信号ＡＬＡＲＭが「Ｌ」レベル（異常レベル）であれば、主制御ＲＡＭ６２０内に記憶されているデータのバックアップ処理、すなわち、当該データのチェックサム値を算出し、その算出したチェックサム値をバックアップデータとして主制御ＲＡＭ６２０内に保存する処理を行う。 <Timer interrupt processing>
Next, with reference to FIG. 19, a timer interrupt program started every 4 ms by interrupting the main process described above will be described. When this timer interruption occurs, a saving process for saving the contents of the registers in the main control CPU 600 to the stack area of the main control RAM 620 is executed (step S20), and then a voltage monitoring process is executed (step S21). In this voltage monitoring process, the level of the voltage abnormality signal ALARM output from the power supply substrate 130 (see FIG. 3) is determined. The stored data is backed up, that is, a checksum value of the data is calculated, and the calculated checksum value is stored in the main control RAM 620 as backup data.

次いで、主制御ＣＰＵ６００は、上記電圧監視処理（ステップＳ２１）が終了すると、各遊技動作の時間を管理している各種タイマ（後述する普通図柄変動タイマ、普通図柄役物タイマ等）のタイマ減算処理を行う（ステップＳ２２）。   Next, when the voltage monitoring process (step S21) is completed, the main control CPU 600 performs timer subtraction processes for various timers (normal symbol variation timer, normal symbol accessory timer, etc. described later) that manage the time of each game operation. Is performed (step S22).

そして続いて、主制御ＣＰＵ６００には、特別図柄１始動口スイッチ４２ａ（図３参照）と、特別図柄２始動口スイッチ４３ａ（図３参照）と、普通図柄始動口スイッチ４５ａ（図３参照）と、一般入賞口スイッチ４６ａ（図３参照）と、大入賞口スイッチ４４ｃ（図３参照）を含む各種スイッチ類のＯＮ／ＯＦＦ信号が入力され、主制御ＲＡＭ６２０内の作業領域にＯＮ／ＯＦＦ信号レベルや、その立ち上がり状態が記憶される（ステップＳ２３）。なお、このスイッチ入力処理は、不正入賞があった場合に、立ち上がり状態を無効（入賞無効）にする処理も行い、賞球を払出すために上記大入賞口スイッチ４４ｃ，一般入賞口スイッチ４６ａに何個の遊技球が入賞したのかのカウントも行っている。   Then, the main control CPU 600 includes a special symbol 1 start port switch 42a (see FIG. 3), a special symbol 2 start port switch 43a (see FIG. 3), and a normal symbol start port switch 45a (see FIG. 3). The ON / OFF signals of various switches including the general prize opening switch 46a (see FIG. 3) and the big prize opening switch 44c (see FIG. 3) are input, and the ON / OFF signal level is input to the work area in the main control RAM 620. Or, the rising state is stored (step S23). Note that this switch input process also performs a process of invalidating the standing-up state (winning invalid) when there is an illegal winning, and in order to pay out a prize ball, the above-mentioned big winning opening switch 44c and the general winning opening switch 46a. It also counts how many game balls have won.

次いで、主制御ＣＰＵ６００は、乱数管理処理を行う（ステップＳ２４）。具体的には、実際に使用している図４に示す乱数回路、すなわち、実際に使用している図４に示す乱数回路、すなわち、１６ビット乱数生成回路６３００Ａ（Ｂ）、８ビット乱数生成回路６３０１Ａ（Ｂ）、１６ビットカスタム乱数生成回路６３０２Ａ（Ｂ）、８ビットカスタム乱数生成回路６３０３Ａ（Ｂ）のエラー（異常）が液晶表示装置４１に表示されるように、使用していない乱数回路に対応する乱数エラーステータスレジスタＲＮＤＥＲＲ（図１０参照）のビットをマスク処理する。すなわち、例えば、実際に使用している乱数回路が、１６ビット乱数生成回路６３００Ａ（Ｂ）であった場合、それに対応する乱数エラーレジスタＲＮＤＥＲＲ７〜ＲＮＤＥＲＲ６の情報のみが必要でそれ以外の情報は不要である。そこで、主制御ＣＰＵ６００にて、乱数エラーステータスレジスタＲＮＤＥＲＲを読み出し、その８ビットデータとマスクデータとの論理積をとるようにする。   Next, the main control CPU 600 performs random number management processing (step S24). Specifically, the random number circuit shown in FIG. 4 that is actually used, that is, the random number circuit that is actually used shown in FIG. 4, that is, the 16-bit random number generation circuit 6300A (B), the 8-bit random number generation circuit. 6301A (B), 16-bit custom random number generation circuit 6302A (B), and 8-bit custom random number generation circuit 6303A (B) error (abnormality) are displayed on the liquid crystal display device 41. The corresponding random number error status register RNDERR (see FIG. 10) is masked. That is, for example, when the random number circuit actually used is the 16-bit random number generation circuit 6300A (B), only the information of the corresponding random number error registers RNDERR7 to RNDERR6 is necessary, and other information is not necessary. is there. Therefore, the main control CPU 600 reads the random number error status register RNDERR and takes the logical product of the 8-bit data and the mask data.

具体的には、主制御ＣＰＵ６００にて、乱数エラーステータスレジスタＲＮＤＥＲＲを読み出した際、読み出したデータが「１１００００１１Ｂ」であった場合、必要なデータは上位２ビットだけであるため、マスクデータ「１１００００００Ｂ」と論理積をとれば、論理積後のデータは、「１１００００００Ｂ」となる。そのため、主制御ＣＰＵ６００は、実際に使用している乱数回路のうち、１６ビット乱数生成回路６３００Ａ（Ｂ）にエラー（異常）が生じていることが分かる。そしてその後、主制御ＣＰＵ６００は、上述したように主制御ＲＯＭ６１０内に予め格納しておいたテーブルから、１６ビット乱数生成回路６３００Ａ（Ｂ）にエラー（異常）が生じている際、どの番号のエラー（異常）を表示させるのかを確認し、その番号を表示させる演出制御コマンドを演出制御基板９０に送信する。これを受けて演出制御基板９０（演出制御ＣＰＵ９００）は、このエラー（異常）内容を表示する液晶制御コマンドを液晶制御基板１２０に送信する。これにより、液晶制御基板１２０が、当該液晶制御コマンドに基づく画像を表示させるように液晶表示装置４１を制御することにより、液晶表示装置４１に、当該エラー（異常）内容が表示されることとなる（図１１（ｂ）参照）。このようにすれば、実際に使用している乱数回路のエラー（異常）だけを報知することができ、より制御に負荷をかけることなくエラー（異常）を報知することができる。   Specifically, when the main control CPU 600 reads the random number error status register RNDERR and the read data is “11000011B”, the mask data “11000000B” is necessary because the necessary data is only the upper 2 bits. If the logical product is taken, the data after the logical product is “11000000B”. Therefore, the main control CPU 600 knows that an error (abnormality) has occurred in the 16-bit random number generation circuit 6300A (B) among the random number circuits actually used. After that, the main control CPU 600 determines which number of error when an error (abnormality) occurs in the 16-bit random number generation circuit 6300A (B) from the table previously stored in the main control ROM 610 as described above. Whether or not (abnormal) is to be displayed is confirmed, and an effect control command for displaying the number is transmitted to the effect control board 90. In response to this, the effect control board 90 (effect control CPU 900) transmits a liquid crystal control command for displaying the error (abnormality) content to the liquid crystal control board 120. As a result, the liquid crystal control board 120 controls the liquid crystal display device 41 to display an image based on the liquid crystal control command, whereby the error (abnormal) content is displayed on the liquid crystal display device 41. (Refer FIG.11 (b)). In this way, it is possible to notify only an error (abnormality) of the random number circuit actually used, and it is possible to notify the error (abnormality) without imposing a load on the control.

次いで、主制御ＣＰＵ６００は、エラー管理処理を行う（ステップＳ２５）。なお、エラー管理処理は、遊技球の補給が停止したり、あるいは、遊技球が詰まったりなど、機器内部に異常が生じていないかの判定を含むものである。   Next, the main control CPU 600 performs error management processing (step S25). Note that the error management process includes a determination as to whether or not an abnormality has occurred inside the device, such as supply of game balls being stopped or game balls being clogged.

次いで、主制御ＣＰＵ６００は、賞球管理処理を実行する（ステップＳ２６）。この賞球管理処理は、払出制御基板７０（図３参照）に払出し動作を行わせるための払出制御コマンドを出力している。   Next, the main control CPU 600 executes prize ball management processing (step S26). In the prize ball management process, a payout control command for causing the payout control board 70 (see FIG. 3) to perform a payout operation is output.

次いで、主制御ＣＰＵ６００は、普通図柄処理を実行する（ステップＳ２７）。この普通図柄処理は、普通図柄の当否抽選を実行し、その抽選結果に基づいて普通図柄の変動パターンや普通図柄の停止表示状態を決定したりするものである。なお、この普通図柄処理の詳細については、後述することとする。   Next, the main control CPU 600 executes normal symbol processing (step S27). In this normal symbol processing, a normal symbol winning / losing lottery is executed, and the variation pattern of the normal symbol and the stop display state of the normal symbol are determined based on the lottery result. The details of this normal symbol processing will be described later.

次いで、主制御ＣＰＵ６００は、普通電動役物管理処理を実行する（ステップＳ２８）。この普通電動役物管理処理は、普通図柄処理（ステップＳ２７）の抽選結果に基づき、普通電動役物開放遊技発生に必要な普通電動役物ソレノイド４３ｃの制御に関する信号（普通電動役物ソレノイドフラグ）が生成される。なお、この普通電動役物管理処理の詳細については、後述することとする。   Next, the main control CPU 600 executes ordinary electric accessory management processing (step S28). This ordinary electric accessory management process is based on the lottery result of the ordinary symbol process (step S27), and a signal related to the control of the ordinary electric accessory solenoid 43c necessary for generating the ordinary electric accessory release game (ordinary electric accessory solenoid flag) Is generated. The details of the ordinary electric utility management process will be described later.

次いで、主制御ＣＰＵ６００は、特別図柄処理を実行する（ステップＳ２９）。この特別図柄処理では、特別図柄の当否抽選を実行し、その抽選の結果に基づいて特別図柄の変動パターンや特別図柄の停止表示態様（停止特別図柄）を決定する。なお、この特別図柄処理の詳細については、後述することとする。   Next, the main control CPU 600 executes special symbol processing (step S29). In this special symbol process, whether or not a special symbol is selected is determined, and a variation pattern of the special symbol and a stop display mode of the special symbol (stop special symbol) are determined based on the result of the lottery. Details of this special symbol process will be described later.

次いで、主制御ＣＰＵ６００は、特別電動役物管理処理を実行する（ステップＳ３０）。この特別電動役物管理処理では、主に、大当たり抽選結果が「大当たり」又は「小当たり」であった場合、その当りに対応した当り遊技を実行制御するために必要な設定処理を行う。この際、特別電動役物ソレノイド４４ｂの制御に関する信号も生成される。なお、この特別電動役物管理処理の詳細については、後述することとする。   Next, the main control CPU 600 executes a special electric accessory management process (step S30). In the special electric utility management process, when the jackpot lottery result is “big hit” or “small jackpot”, a setting process necessary to execute and control the hit game corresponding to the hit is performed. At this time, a signal related to the control of the special electric accessory solenoid 44b is also generated. The details of the special electric accessory management process will be described later.

次いで、主制御ＣＰＵ６００は、ＬＥＤ管理処理を実行する（ステップＳ３１）。このＬＥＤ管理処理は、処理の進行状態に応じて、特別図柄表示装置４７や普通図柄表示装置４８への出力データを生成したり、当該データに基づく制御信号を出力したりする処理である。   Next, the main control CPU 600 executes LED management processing (step S31). This LED management process is a process of generating output data to the special symbol display device 47 or the normal symbol display device 48 or outputting a control signal based on the data according to the progress of the process.

次いで、主制御ＣＰＵ６００は、ソレノイド駆動処理を行う（ステップＳ３２）。この際、主制御ＣＰＵ６００は、普通電動役物管理処理（ステップＳ２８）にて生成された普通電動役物ソレノイド４３ｃの制御に関する信号を確認すると共に、特別電動役物管理処理（ステップＳ３０）にて生成された特別電動役物ソレノイド４４ｂの制御に関する信号を確認する。そしてこの信号が、普通電動役物ソレノイド４３ｃ又は特別電動役物ソレノイド４４ｂを作動させる指令を伴う信号であれば、ＰＷＭ周期設定レジスタＰＵＬＣＹＣ０〜３、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡ，ＰＵＬＤＴＹＢ（図１５参照）に、周期とデューティ比を設定する。これにより、ＰＷＭ回路６５０は、その設定された周期とデューティ比に基づき、例えば、図１６（ｂ）に示すようなＰＷＭ信号０〜３を生成する。そして、その生成されたＰＷＭ信号０〜３によって、普通電動役物ソレノイド４３ｃ又は特別電動役物ソレノイド４４ｂの作動／停止が制御され、開閉部材４３ｂが開放又は大入賞口（図示せず）が開放するように開閉扉４４ａが動作することとなる。   Next, the main control CPU 600 performs solenoid drive processing (step S32). At this time, the main control CPU 600 confirms the signal related to the control of the ordinary electric accessory solenoid 43c generated in the ordinary electric accessory management process (step S28), and in the special electric accessory management process (step S30). A signal related to the control of the generated special electric accessory solenoid 44b is confirmed. If this signal is a signal accompanied by a command for operating the ordinary electric accessory solenoid 43c or the special electric accessory solenoid 44b, the PWM cycle setting registers PULCYC0 to 3 and the PWM duty setting registers PULDTYA and PULDTYB (see FIG. 15). Set the cycle and duty ratio. Thus, the PWM circuit 650 generates PWM signals 0 to 3 as shown in FIG. 16B, for example, based on the set cycle and duty ratio. Then, the generated PWM signals 0 to 3 control the operation / stop of the ordinary electric accessory solenoid 43c or the special electric accessory solenoid 44b, and the opening / closing member 43b is opened or the big prize opening (not shown) is opened. Thus, the open / close door 44a operates.

一方、普通電動役物管理処理（ステップＳ２８）にて生成された普通電動役物ソレノイド４３ｃの制御に関する信号又は特別電動役物管理処理（ステップＳ３０）にて生成された特別電動役物ソレノイド４４ｂの制御に関する信号が、普通電動役物ソレノイド４３ｃ又は特別電動役物ソレノイド４４ｂを停止させる指令を伴う信号であれば、主制御ＣＰＵ６００は、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡのＰＵＬＤＴＹ３，ＰＵＬＤＴＹ２、並びに、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＢのＰＵＬＤＴＹ１，ＰＵＬＤＴＹ０全てに新たに「１１１１Ｂ」を設定する。これにより、図１５（ｂ），（ｃ）に示すようにデューティ比が１００％となるから、ＰＷＭ周期設定レジスタＰＵＬＣＹＣ０〜３にどのような値が設定されても、図１６（ｃ）に示すように、「Ｈ」レベルのＰＷＭ信号０〜３がＰＷＭ回路６５０にて生成されることとなる。それゆえ、普通電動役物ソレノイド４３ｃ又は特別電動役物ソレノイド４４ｂは停止され、開閉部材４３ｂが閉止又は大入賞口（図示せず）が閉止するように開閉扉４４ａが動作することとなる。   On the other hand, a signal related to the control of the ordinary electric accessory solenoid 43c generated in the ordinary electric accessory management process (step S28) or the special electric accessory solenoid 44b generated in the special electric accessory management process (step S30). If the control-related signal is a signal accompanied by a command for stopping the ordinary electric accessory solenoid 43c or the special electric accessory solenoid 44b, the main control CPU 600 determines that the PWM duty setting register PULDTYA is PULDTY3, PULDTY2, and the PWM duty setting register. “1111B” is newly set for all PULDTY1 and PULDTY0 of PULDTYB. As a result, the duty ratio becomes 100% as shown in FIGS. 15B and 15C, so that whatever value is set in the PWM cycle setting registers PULCYC0 to PULCYC0 to 3 as shown in FIG. As described above, the PWM signals 0 to 3 at the “H” level are generated by the PWM circuit 650. Therefore, the ordinary electric accessory solenoid 43c or the special electric accessory solenoid 44b is stopped, and the opening / closing door 44a is operated so that the opening / closing member 43b is closed or a large winning opening (not shown) is closed.

かくして、このように、電源投入時の初期設定にて、ＰＷＭ周期設定レジスタＰＵＬＣＹＣ０〜３、ＰＷＭデューティ設定レジスタＰＵＬＤＴＹＡ，ＰＵＬＤＴＹＢ（図１５参照）に値を設定し、ＰＷＭ回路６５０を起動、すなわち、「Ｈ」レベルのＰＷＭ信号０〜３を生成させておき（ステップＳ２参照）、実際に、普通電動役物ソレノイド４３ｃ又は特別電動役物ソレノイド４４ｂを作動させる際に、パルス幅を有するＰＷＭ信号０〜３を生成するようにすれば、普通電動役物ソレノイド４３ｃ又は特別電動役物ソレノイド４４ｂの作動を制御する際の動作を安定させることができる。   Thus, as described above, in the initial setting at the time of power-on, values are set in the PWM cycle setting registers PULCYC0 to 3 and the PWM duty setting registers PULDTYA and PULDTYB (see FIG. 15), and the PWM circuit 650 is started, that is, “ The PWM signals 0 to 3 having the “H” level are generated (see step S2), and the PWM signals 0 to 0 having a pulse width are actually generated when the normal electric accessory solenoid 43c or the special electric accessory solenoid 44b is operated. If 3 is generated, the operation when controlling the operation of the ordinary electric accessory solenoid 43c or the special electric accessory solenoid 44b can be stabilized.

次いで、主制御ＣＰＵ６００は、割込み許可状態に戻し（ステップＳ３３）、主制御ＲＡＭ６２０のスタック領域に退避させておいたレジスタの内容を復帰させタイマ割込みを終える（ステップＳ３４）。これにより、割込み処理ルーチンからメイン処理（図１８参照）に戻ることとなる。   Next, the main control CPU 600 returns to the interrupt enabled state (step S33), restores the contents of the registers saved in the stack area of the main control RAM 620, and ends the timer interrupt (step S34). As a result, the process returns from the interrupt process routine to the main process (see FIG. 18).

＜普通図柄処理＞
次に、図２０を参照して、上記普通図柄処理（図１９のステップＳ２７）について詳細に説明する。 <Normal symbol processing>
Next, the normal symbol process (step S27 in FIG. 19) will be described in detail with reference to FIG.

図２０に示すように、普通図柄処理は、先ず、ゲートからなる普通図柄始動口４５において、遊技球の通過を検出したか否かを確認、すなわち、普通図柄始動口４５の普通図柄始動口スイッチ４５ａの信号レベルを確認する（ステップＳ１００）。そして遊技球の通過を検出した場合（ステップＳ１００：ＹＥＳ）、主制御ＣＰＵ６００は、普通図柄の始動保留球数が例えば４以上か否かを判断するため、普通図柄の始動保留球数が格納されている主制御ＲＡＭ６２０領域を確認する（ステップＳ１０１）。その際、普通図柄の始動保留球数が４未満であれば（ステップＳ１０１：≠ＭＡＸ）、普通図柄の始動保留球数を１加算する（ステップＳ１０２）。その後、主制御ＣＰＵ６００は、普通図柄の当否抽選に用いられる図４に示す８ビット乱数ラッチ３回路６３４２Ａ（Ｂ）又は８ビットカスタム乱数ラッチ３回路６３６２Ａ（Ｂ）に保持（ラッチ）されている乱数値を、図８（ｂ）に示す８ビット乱数ラッチレジスタＲＮＤＦ０８ＲＧ３_Ａ（Ｂ）又は図８（ｄ）に示す８ビットカスタム乱数ラッチレジスタＲＮＤＶ０８ＲＧ３_Ａ（Ｂ）から読み出し、その読み出した乱数値を普通図柄の始動保留球数が格納されている主制御ＲＡＭ６２０領域に格納した上で（ステップＳ１０３）、ステップＳ１０４の処理に進む。   As shown in FIG. 20, in the normal symbol processing, first, it is confirmed whether or not the passing of the game ball is detected at the normal symbol starting port 45 including the gate, that is, the normal symbol starting port switch of the normal symbol starting port 45 is detected. The signal level of 45a is confirmed (step S100). When the passage of the game ball is detected (step S100: YES), the main control CPU 600 stores the number of start reserved balls of the normal symbol in order to determine whether or not the number of start reserved balls of the normal symbol is 4 or more, for example. The main control RAM 620 area is confirmed (step S101). At this time, if the number of starting reserved balls of the normal symbol is less than 4 (step S101: ≠ MAX), the number of starting reserved balls of the normal symbol is incremented by 1 (step S102). Thereafter, the main control CPU 600 holds (latches) the disturbance held in the 8-bit random number latch 3 circuit 6342A (B) or the 8-bit custom random number latch 3 circuit 6362A (B) shown in FIG. The numerical value is read from the 8-bit random number latch register RNDF08RG3_A (B) shown in FIG. 8B or the 8-bit custom random number latch register RNDV08RG3_A (B) shown in FIG. 8D, and the read random number value is started as a normal symbol. After the number of reserved balls is stored in the main control RAM 620 area (step S103), the process proceeds to step S104.

一方、ステップＳ１００にて、遊技球の通過を検出しなかった場合（ステップＳ１００：ＮＯ）、ステップＳ１０１にて、普通図柄の始動保留球数が４以上であると判断した場合（ステップＳ１０１：＝ＭＡＸ）には、ステップＳ１０２〜Ｓ１０３の処理は行わず、ステップＳ１０４の処理に進む。   On the other hand, when the passing of the game ball is not detected in step S100 (step S100: NO), when it is determined in step S101 that the number of reserved balls for starting the normal symbol is 4 or more (step S101: = MAX) does not perform the processing of steps S102 to S103, and proceeds to the processing of step S104.

主制御ＣＰＵ６００は、ステップＳ１０４の処理に進むと、普通図柄当たり作動フラグがＯＮに設定されているか、すなわち、普通図柄当たり作動フラグに５ＡＨが設定されているかを確認する（ステップＳ１０４）。普通図柄当たり作動フラグに５ＡＨが設定されていれば（ステップＳ１０４：ＯＮ）、普通図柄が当たり中であると判断し、普通図柄の表示データの更新を行った後（ステップＳ１１３）、普通図柄処理を終了し、図１９に示すステップＳ２８の処理に移行することとなる。   When the main control CPU 600 proceeds to the process of step S104, the main control CPU 600 checks whether the normal symbol per operation flag is set to ON, that is, whether the normal symbol per operation flag is set to 5AH (step S104). If the normal symbol per action flag is set to 5AH (step S104: ON), it is determined that the normal symbol is hitting, and after updating the display data of the normal symbol (step S113), the normal symbol processing And the process proceeds to step S28 shown in FIG.

一方、普通図柄当たり作動フラグに５ＡＨが設定されていなければ（ステップＳ１０４：ＯＦＦ）、普通図柄の挙動を示す処理状態、すなわち、普通図柄動作ステータスフラグの値を確認する（ステップＳ１０５）。そして、普通図柄動作ステータスフラグが００Ｈであれば、主制御ＣＰＵ６００は、普通図柄の変動開始前の状態であると判断し、ステップＳ１０６に進み、普通図柄の始動保留球数が０か否かを確認する（ステップＳ１０６）。   On the other hand, if 5 AH is not set in the normal symbol operation flag (step S104: OFF), the processing state indicating the behavior of the normal symbol, that is, the value of the normal symbol operation status flag is confirmed (step S105). If the normal symbol operation status flag is 00H, the main control CPU 600 determines that the normal symbol is in a state before the start of fluctuation, and proceeds to step S106 to determine whether or not the normal symbol start pending ball count is zero. Confirmation (step S106).

主制御ＣＰＵ６００は、普通図柄の始動保留球数が格納されている主制御ＲＡＭ６２０領域を確認した上で、０であると判断した場合（ステップＳ１０６：＝０）は、普通図柄の表示データの更新を行った後（ステップＳ１１３）、普通図柄処理を終了し、図１９に示すステップＳ２８の処理に移行する。一方、０でないと判断した場合（ステップＳ１０６：≠０）は、普通図柄の始動保留球数を１減算する（ステップＳ１０７）。   The main control CPU 600 checks the main control RAM 620 area in which the number of starting reserved balls for the normal symbol is stored, and if it is determined to be 0 (step S106: = 0), the display data for the normal symbol is updated. (Step S113), the normal symbol process is terminated, and the process proceeds to step S28 shown in FIG. On the other hand, when it is determined that it is not 0 (step S106: ≠ 0), 1 is subtracted from the number of starting reserved balls of the normal symbol (step S107).

その後、主制御ＣＰＵ６００は、図２７（ａ）に示す普通図柄当たり判定テーブルＮＰＰ_ＴＢＬを用いて主制御ＲＡＭ６２０領域に格納されている普通図柄の始動保留球数に対応した乱数値の当たり判定を行う。すなわち、主制御ＣＰＵ６００は、遊技状態を示す普通図柄確変フラグがＯＦＦであれば、当該乱数値が、図２７（ａ）に示す普通図柄当たり判定テーブルＮＰＰ_ＴＢＬ（通常状態）の下限値（図示では、２４９）以上で上限値（図示では、２５０）以下か否かを判定し、下限値以上で上限値以下であれば、普通図柄当たり判定フラグに５ＡＨをセットし、ＯＮにする。それ以外の場合は、普通図柄当たり判定フラグをＯＦＦにする。   After that, the main control CPU 600 makes a hit determination of a random number value corresponding to the number of starting reserved balls of the normal symbol stored in the main control RAM 620 area using the normal symbol hit determination table NPP_TBL shown in FIG. That is, if the normal symbol probability change flag indicating the gaming state is OFF, the main control CPU 600 determines that the random number value is the lower limit value (in the drawing, the normal symbol per determination table NPP_TBL (normal state) shown in FIG. 249) or more, it is determined whether or not it is the upper limit value (250 in the figure) or not. In other cases, the normal symbol hit determination flag is turned OFF.

一方、遊技状態を示す普通図柄確変フラグがＯＮであれば、当該乱数値が、図２７（ａ）に示す普通図柄当たり判定テーブルＮＰＰ_ＴＢＬ（確変状態）の下限値（図示では、４）以上で上限値（図示では、２５０）以下か否かを判定し、下限値以上で上限値以下であれば、普通図柄当たり判定フラグに５ＡＨをセットし、ＯＮにする。それ以外の場合は、普通図柄当たり判定フラグをＯＦＦにセットする処理を行う（ステップＳ１０８）。   On the other hand, if the normal symbol probability change flag indicating the gaming state is ON, the random number is equal to or higher than the lower limit value (4 in the figure) of the normal symbol per determination table NPP_TBL (probability variation state) shown in FIG. It is determined whether or not it is equal to or less than a value (250 in the figure), and if it is greater than or equal to the lower limit value and less than or equal to the upper limit value, 5AH is set to the normal symbol hit determination flag and turned ON. In other cases, a process for setting the normal symbol hit determination flag to OFF is performed (step S108).

そして、主制御ＣＰＵ６００は、上記乱数抽選処理にて決定した抽選結果に基づいて、停止図柄（普通図柄停止図柄）を決定する（ステップＳ１０９）。   The main control CPU 600 determines a stop symbol (normal symbol stop symbol) based on the lottery result determined in the random number lottery process (step S109).

次いで、主制御ＣＰＵ６００は、普通図柄の変動時間を短くする普通図柄時短フラグがＯＮに設定されているかを確認し、ＯＮに設定されていれば、普通図柄変動タイマにそれに応じた変動時間を設定し、ＯＦＦに設定されていれば、普通図柄変動タイマに通常の変動時間を設定する処理を行う（ステップＳ１１０）。   Next, the main control CPU 600 checks whether the normal symbol time reduction flag for shortening the normal symbol variation time is set to ON. If it is set to ON, the main control CPU 600 sets the normal symbol variation timer to the corresponding variation time. If it is set to OFF, a process of setting a normal fluctuation time in the normal symbol fluctuation timer is performed (step S110).

次いで、主制御ＣＰＵ６００は、普通図柄の始動保留球数に対応した普通図柄の当否抽選に用いられる乱数値が格納されている主制御ＲＡＭ６２０領域の記憶領域をシフトする（ステップＳ１１１）。すなわち、普通図柄の始動保留球数を最大で４個保留できるとすると、普通図柄の始動保留球数４に対応した普通図柄の当否抽選に用いられる乱数値を普通図柄の始動保留球数３に対応した普通図柄の当否抽選に用いられる乱数値が格納されていた主制御ＲＡＭ６２０領域にシフトし、普通図柄の始動保留球数３に対応した普通図柄の当否抽選に用いられる乱数値を普通図柄の始動保留球数２に対応した普通図柄の当否抽選に用いられる乱数値が格納されていた主制御ＲＡＭ６２０領域にシフトし、普通図柄の始動保留球数２に対応した普通図柄の当否抽選に用いられる乱数値を普通図柄の始動保留球数１に対応した普通図柄の当否抽選に用いられる乱数値が格納されていた主制御ＲＡＭ６２０領域にシフトするという処理を行う。   Next, the main control CPU 600 shifts the storage area of the main control RAM 620 area in which random numbers used for the normal symbol winning / lottery corresponding to the number of reserved reserved balls of the normal symbol are stored (step S111). In other words, assuming that the number of normal reserved starting balls can be held at a maximum of 4, the random number value used for the normal symbol winning lottery corresponding to the normal symbol starting reserved balls number 4 is set to 3 for the normal symbol starting reserved balls. Shift to the main control RAM 620 area where the random number value used for the corresponding normal symbol winning lottery was stored, and the random number value used for the normal symbol corresponding lottery corresponding to the number of starting reserved balls 3 of the normal symbol is changed to that of the normal symbol. It shifts to the main control RAM 620 area where the random number value used for the normal symbol corresponding to the number of starting reserved balls 2 is stored, and is used for the normal symbol corresponding lottery corresponding to the number of starting reserved balls 2 of the normal symbol. A process of shifting the random number value to the main control RAM 620 area in which the random number value used for the normal design winning / slotting lottery corresponding to the number of starting reserved balls of the normal symbol is stored is performed.

この処理の後、主制御ＣＰＵ６００は、上記ステップＳ１０５にて用いた普通図柄動作ステータスフラグに０１Ｈを設定し、普通図柄の始動保留球数４に対応した普通図柄の当否抽選に用いられる乱数値が格納されていた主制御ＲＡＭ６２０の領域に００Ｈを設定する処理を行う（ステップＳ１１２）。   After this processing, the main control CPU 600 sets 01H to the normal symbol operation status flag used in the above step S105, and the random number value used in the normal symbol corresponding lottery corresponding to the number 4 of reserved symbols for normal symbols is determined. A process of setting 00H in the stored area of the main control RAM 620 is performed (step S112).

そして、主制御ＣＰＵ６００は、上記ステップＳ１１２の処理を終えた後、普通図柄の表示データの更新を行い（ステップＳ１１３）、普通図柄処理を終了し、図１９に示すステップＳ２８の処理に移行する。   The main control CPU 600 updates the normal symbol display data after completing the process of step S112 (step S113), ends the normal symbol process, and proceeds to the process of step S28 shown in FIG.

他方、主制御ＣＰＵ６００は、上記ステップＳ１０５にて、普通図柄の挙動を示す処理状態、すなわち、普通図柄動作ステータスフラグの値が０１Ｈであれば、主制御ＣＰＵ６００は、普通図柄が変動中であると判断し、ステップＳ１１４に進み、普通図柄変動タイマが０か否かを確認する（ステップＳ１１４）。普通図柄変動タイマが０でなければ（ステップＳ１１４：≠０）、普通図柄の表示データの更新を行い（ステップＳ１１３）、普通図柄処理を終了し、図１９に示すステップＳ２８の処理に移行する。そして、普通図柄変動タイマが０であれば（ステップＳ１１４：＝０）、主制御ＣＰＵ６００は、上記ステップＳ１０５にて用いた普通図柄動作ステータスフラグに０２Ｈを設定し、普通図柄の当否抽選結果を一定時間維持させるために、普通図柄変動タイマに例えば約６００ｍｓの時間が設定される（ステップＳ１１５）。   On the other hand, if the processing state indicating the behavior of the normal symbol, that is, the value of the normal symbol operation status flag is 01H in step S105, the main control CPU 600 indicates that the normal symbol is changing. Judgment is made, and the process proceeds to step S114 to check whether or not the normal symbol variation timer is 0 (step S114). If the normal symbol variation timer is not 0 (step S114: ≠ 0), the normal symbol display data is updated (step S113), the normal symbol processing is terminated, and the processing proceeds to step S28 shown in FIG. If the normal symbol variation timer is 0 (step S114: = 0), the main control CPU 600 sets 02H to the normal symbol operation status flag used in step S105, and the normal symbol success / failure lottery result is constant. In order to maintain the time, for example, a time of about 600 ms is set in the normal symbol variation timer (step S115).

主制御ＣＰＵ６００は、上記ステップＳ１１５の処理を終えた後、普通図柄の表示データの更新を行い（ステップＳ１１３）、普通図柄処理を終了し、図１９に示すステップＳ２８の処理に移行する。   After completing the process of step S115, the main control CPU 600 updates the display data of the normal symbol (step S113), ends the normal symbol process, and proceeds to the process of step S28 shown in FIG.

一方、主制御ＣＰＵ６００は、上記ステップＳ１０５にて、普通図柄の挙動を示す処理状態、すなわち、普通図柄動作ステータスフラグの値が０２Ｈであれば、主制御ＣＰＵ６００は、普通図柄が確認時間中（普通図柄の変動が終了して停止中）であると判断し、ステップＳ１１６に進み、普通図柄変動タイマが０か否かを確認する（ステップＳ１１６）。普通図柄変動タイマが０でなければ（ステップＳ１１６：≠０）、普通図柄の表示データの更新を行い（ステップＳ１１３）、普通図柄処理を終了し、図１９に示すステップＳ２８の処理に移行する。そして、普通図柄変動タイマが０であれば（ステップＳ１１６：＝０）、主制御ＣＰＵ６００は、上記ステップＳ１０５にて用いた普通図柄動作ステータスフラグに００Ｈを設定し（ステップＳ１１７）、普通図柄当たり判定フラグがＯＮに設定（５ＡＨが設定）されているかを確認する（ステップＳ１１８）。   On the other hand, if the main control CPU 600 determines that the processing state indicating the behavior of the normal symbol, that is, the value of the normal symbol operation status flag is 02H in step S105, the main control CPU 600 indicates that the normal symbol is in the confirmation time (normal It is determined that the symbol variation has ended and is stopped), and the process proceeds to step S116 to check whether or not the normal symbol variation timer is 0 (step S116). If the normal symbol variation timer is not 0 (step S116: ≠ 0), the display data of the normal symbol is updated (step S113), the normal symbol process is terminated, and the process proceeds to step S28 shown in FIG. If the normal symbol variation timer is 0 (step S116: = 0), the main control CPU 600 sets 00H in the normal symbol operation status flag used in step S105 (step S117), and the normal symbol hit determination is performed. It is confirmed whether the flag is set to ON (5AH is set) (step S118).

これにより、普通図柄当たり判定フラグがＯＦＦに設定（５ＡＨが設定されていない）されていれば（ステップＳ１１８：ＯＦＦ）、主制御ＣＰＵ６００は、普通図柄の表示データの更新を行い（ステップＳ１１３）、普通図柄処理を終了し、図１９に示すステップＳ２８の処理に移行する。そして、普通図柄当たり判定フラグがＯＮに設定（５ＡＨが設定）されていれば（ステップＳ１１８：ＯＮ）、主制御ＣＰＵ６００は、ステップＳ１０４にて用いられる普通図柄当たり作動フラグをＯＮ（５ＡＨを設定）に設定した（ステップＳ１１９）後、普通図柄処理を終了し、図１９に示すステップＳ２８の処理に移行する。   Thereby, if the normal symbol hit determination flag is set to OFF (5AH is not set) (step S118: OFF), the main control CPU 600 updates the display data of the normal symbol (step S113). The normal symbol process is terminated, and the process proceeds to step S28 shown in FIG. If the normal symbol hit determination flag is set to ON (5AH is set) (step S118: ON), the main control CPU 600 turns on the normal symbol hit flag used in step S104 (sets 5AH). (Step S119), the normal symbol processing is terminated, and the process proceeds to step S28 shown in FIG.

＜普通電動役物管理処理＞
次に、図２１を参照して、上記普通電動役物管理処理（図１９のステップＳ２８）について詳細に説明する。 <Normal electric equipment management processing>
Next, with reference to FIG. 21, the above-described ordinary electric accessory management process (step S28 in FIG. 19) will be described in detail.

図２１に示すように、主制御ＣＰＵ６００は、まず、普通図柄当たり作動フラグに５ＡＨが設定されているかを確認する（ステップＳ２００）。普通図柄当たり作動フラグに５ＡＨが設定されていなければ（ステップＳ２００：ＯＦＦ）、普通図柄が当り中でないと判断し、普通電動役物管理処理を終了し、図１９に示すステップＳ２９の処理に移行する。   As shown in FIG. 21, the main control CPU 600 first checks whether 5AH is set in the normal symbol per operation flag (step S200). If 5AH is not set in the normal symbol per action flag (step S200: OFF), it is determined that the normal symbol is not hit, the normal electric accessory management process is terminated, and the process proceeds to the process of step S29 shown in FIG. To do.

一方、普通図柄当たり作動フラグに５ＡＨが設定されていれば（ステップＳ２００：ＯＮ）、主制御ＣＰＵ６００は、普通電動役物が作動中か否かを確認する（ステップＳ２０１）。具体的には、後述する普通電動役物作動中フラグを確認する。普通電動役物作動中フラグに「１」が設定されていると、普通電動役物が作動中であると判断し（ステップＳ２０１：ＹＥＳ）、後述する普通電動役物入賞カウンタを確認する（ステップＳ２０２）。この普通電動役物入賞カウンタは、特別図柄２始動口スイッチ４３ａ（図３参照）にて検出された入賞球をカウントするもので、図１９に示すスイッチ入力処理（ステップＳ２３）にて管理されている。   On the other hand, if 5 AH is set in the normal symbol per operation flag (step S200: ON), the main control CPU 600 checks whether or not the normal electric accessory is operating (step S201). Specifically, a normal electric accessory operating flag to be described later is confirmed. If “1” is set in the normal electric accessory in-operation flag, it is determined that the normal electric accessory is in operation (step S201: YES), and a normal electric accessory winning counter described later is confirmed (step S201). S202). This ordinary electric accessory winning counter counts the winning balls detected by the special symbol 2 start opening switch 43a (see FIG. 3), and is managed by the switch input process (step S23) shown in FIG. Yes.

普通電動役物入賞カウンタの値が最大数以上であれば、普通図柄役物タイマに０を設定し、最大数より小さければ、何もせず、ステップＳ２０３の処理に進む。   If the value of the ordinary electric accessory winning counter is equal to or greater than the maximum number, 0 is set in the ordinary symbol accessory timer, and if it is smaller than the maximum number, nothing is done and the process proceeds to step S203.

一方、普通電動役物作動中フラグに「０」が設定されていると、主制御ＣＰＵ６００は、普通電動役物が作動中でないと判断し（ステップＳ２０１：ＮＯ）、ステップＳ２０２の処理をせず、ステップＳ２０３の処理に進む。   On the other hand, if “0” is set in the ordinary electric accessory operating flag, the main control CPU 600 determines that the ordinary electric accessory is not operating (step S201: NO), and does not perform the process of step S202. The process proceeds to step S203.

次いで、主制御ＣＰＵ６００は、普通図柄役物タイマの値を確認する（ステップＳ２０３）。普通図柄役物タイマの値が「０」であれば（ステップＳ２０３：＝０）、主制御ＣＰＵ６００は、普通電動役物動作ステータスフラグに従って、各設定値をセットする。具体的には、普通電動役物動作ステータスフラグに００Ｈが設定されていると、普通電動役物の動作開始前の状態であると判断し、普通電動役物タイマに２０ｍｓを設定することで、普通電動役物の開始インターバル時間を設定する。そして、普通電動役物動作ステータスフラグに０１Ｈを設定し、ステップＳ２０５の処理に移行する。   Next, the main control CPU 600 confirms the value of the normal symbol accessory timer (step S203). If the value of the normal symbol accessory timer is “0” (step S203: = 0), the main control CPU 600 sets each set value according to the normal electric accessory operation status flag. Specifically, if 00H is set in the ordinary electric accessory operation status flag, it is determined that the operation of the ordinary electric accessory has not started, and the normal electric accessory timer is set to 20 ms. Set the start interval time for normal electric accessories. Then, 01H is set in the ordinary electric accessory operation status flag, and the process proceeds to step S205.

一方、普通電動役物動作ステータスフラグに０１Ｈが設定されていると、主制御ＣＰＵ６００は、普通電動役物の動作開始インターバル終了時であると判断し、普通電動役物タイマに、開閉部材４３ｂの開放延長機能の作動／未作動に応じた値が設定される。そして、普通電動役物入賞カウンタに０を設定し、普通電動役物動作ステータスフラグに０２Ｈを設定し、ステップＳ２０５の処理に移行する。   On the other hand, if 01H is set in the ordinary electric accessory operation status flag, the main control CPU 600 determines that the operation start interval of the ordinary electric accessory has ended, and the ordinary electric accessory timer displays the opening / closing member 43b. A value corresponding to whether the open extension function is activated or not is set. Then, 0 is set to the ordinary electric accessory winning counter, 02H is set to the ordinary electric accessory operation status flag, and the process proceeds to step S205.

また、普通電動役物動作ステータスフラグに０２Ｈが設定されていると、主制御ＣＰＵ６００は、普通電動役物の動作終了時であると判断し、普通電動役物ソレノイドフラグに「０」を設定し、普通電動役物作動中フラグに「０」を設定し、普通電動役物タイマに２０ｍｓを設定することで、普通電動役物の終了インターバル時間を設定する。そして、普通電動役物有効タイマに１ｓを設定し、普通電動役物動作ステータスフラグに０３Ｈを設定し、ステップＳ２０５の処理に移行する。   If 02H is set in the ordinary electric accessory operation status flag, the main control CPU 600 determines that the operation of the ordinary electric accessory has ended, and sets “0” in the ordinary electric accessory solenoid flag. The normal electric accessory operating flag is set to “0”, and the normal electric accessory timer is set to 20 ms, thereby setting the end interval time of the normal electric accessory. Then, 1 s is set in the ordinary electric accessory valid timer, 03H is set in the ordinary electric accessory operation status flag, and the process proceeds to step S205.

また一方、普通電動役物動作ステータスフラグに０３Ｈが設定されていると、主制御ＣＰＵ６００は、普通電動役物の動作終了インターバル終了時であると判断し、普通電動役物入賞カウンタに「０」を設定し、普通図柄当たり作動フラグに００Ｈを設定し、普通電動役物動作ステータスフラグに００Ｈを設定し、ステップＳ２０５の処理に移行する。   On the other hand, if 03H is set in the ordinary electric accessory operation status flag, the main control CPU 600 determines that the operation end interval of the ordinary electric accessory has ended, and the ordinary electric accessory winning counter is set to “0”. Is set, 00H is set in the normal symbol operation flag, 00H is set in the normal electric accessory operation status flag, and the process proceeds to step S205.

他方、主制御ＣＰＵ６００は、普通図柄役物タイマの値が「０」でなければ（ステップＳ２０３：≠０）、ステップＳ２０４の処理をせず、ステップＳ２０５の処理に移行する。   On the other hand, if the value of the normal symbol accessory timer is not “0” (step S203: ≠ 0), the main control CPU 600 proceeds to the process of step S205 without performing the process of step S204.

次いで、主制御ＣＰＵ６００は、普通電動役物動作ステータスフラグを確認し、０２Ｈが設定されていなければ（ステップＳ２０５：ＮＯ）、普通電動役物管理処理を終了し、図１９に示すステップＳ２９の処理に移行する。   Next, the main control CPU 600 confirms the ordinary electric accessory operation status flag. If 02H is not set (step S205: NO), the ordinary electric accessory management process is terminated, and the process of step S29 shown in FIG. Migrate to

一方、０２Ｈが設定されていれば（ステップＳ２０５：ＹＥＳ）、普通電動役物ソレノイドフラグに「１」を設定し、普通電動役物作動中フラグに「１」を設定し（ステップＳ２０６）、普通電動役物管理処理を終了し、図１９に示すステップＳ２９の処理に移行する。なお、この普通電動役物ソレノイドフラグの値が「１」であれば、図１９に示すソレノイド駆動処理（ステップＳ３２）にて、ＰＷＭ回路６５０は、ＰＷＭ信号０〜３のうち、普通電動役物ソレノイド４３ｃに割当てられたいずれかの信号のみ図１６（ｂ）に示すようなＰＷＭ信号を生成する。これにより、この生成されたＰＷＭ信号０〜３の何れか１つの信号によって普通電動役物ソレノイド４３ｃの作動／停止が制御され、もって、開閉部材４３ｂが開放するように動作することとなる。また、普通電動役物ソレノイドフラグの値が「０」であれば、図１９に示すソレノイド駆動処理（ステップＳ３２）にて、ＰＷＭ回路６５０は、図１６（ｃ）に示すようなＰＷＭ信号０〜３を生成する。これにより、普通電動役物ソレノイド４３ｃが停止制御され、開閉部材４３ｂが閉止するように動作することとなる。   On the other hand, if 02H is set (step S205: YES), “1” is set to the ordinary electric accessory solenoid flag, and “1” is set to the normal electric accessory operating flag (step S206). The electric accessory management process ends, and the process proceeds to step S29 shown in FIG. If the value of the solenoid symbol of the ordinary electric accessory is “1”, the PWM circuit 650 in the solenoid driving process (step S32) shown in FIG. Only one of the signals assigned to the solenoid 43c generates a PWM signal as shown in FIG. Thus, the operation / stop of the ordinary electric accessory solenoid 43c is controlled by any one of the generated PWM signals 0 to 3, and thus the opening / closing member 43b operates. If the value of the ordinary electric accessory solenoid flag is “0”, the PWM circuit 650 causes the PWM signal 0 to 0 as shown in FIG. 16C in the solenoid driving process (step S32) shown in FIG. 3 is generated. As a result, the ordinary electric accessory solenoid 43c is controlled to stop, and the opening / closing member 43b is closed.

＜特別図柄処理＞
次に、図２２〜図２６を参照して、上記特別図柄処理（図１９のステップＳ２９）について詳細に説明する。図２２に示すように、特別図柄処理は、先ず、特別図柄１始動口４２（図２参照）の特別図柄１始動口スイッチ４２ａ（図３参照）において、遊技球の入球（入賞球）を検出した否かを確認し（ステップＳ３００）、さらに、特別図柄２始動口４３（図２参照）の特別図柄２始動口スイッチ４３ａにおいて、遊技球の入球（入賞球）を検出したか否かを確認する（ステップＳ３０１）。 <Special symbol processing>
Next, the special symbol processing (step S29 in FIG. 19) will be described in detail with reference to FIGS. As shown in FIG. 22, in the special symbol processing, first, a special ball 1 is inserted into a game ball (winning ball) at the special symbol 1 start port 42a (see FIG. 3) of the special symbol 1 start port 42 (see FIG. 2). It is confirmed whether or not it has been detected (step S300), and whether or not a game ball entry (winning ball) has been detected at the special symbol 2 start port 43a of the special symbol 2 start port 43 (see FIG. 2). Is confirmed (step S301).

＜特別図柄処理：始動口チェック処理＞
この処理について、図２３を用いて詳しく説明すると、主制御ＣＰＵ６００は、特別図柄１始動口４２又は特別図柄２始動口４３に遊技球が入球（入賞）したか否かを確認、すなわち、特別図柄１始動口４２の特別図柄１始動口スイッチ４２ａ又は特別図柄２始動口４３の特別図柄２始動口スイッチ４３ａのレベルを確認する（ステップＳ４００）。これにより、遊技球の入球（入賞）を検出しなければ（ステップＳ４００：ＮＯ）、特別図柄処理を終え、図１９に示すステップＳ３０の処理に移行する。 <Special symbol processing: Start-up check processing>
This process will be described in detail with reference to FIG. 23. The main control CPU 600 confirms whether or not a game ball has entered (wins) the special symbol 1 starting port 42 or the special symbol 2 starting port 43, that is, a special symbol. The level of the special symbol 1 starting port switch 42a of the symbol 1 starting port 42 or the level of the special symbol 2 starting port switch 43a of the special symbol 2 starting port 43 is confirmed (step S400). Thereby, if a game ball entry (winning) is not detected (step S400: NO), the special symbol process is terminated, and the process proceeds to the process of step S30 shown in FIG.

一方、遊技球の入球（入賞）を検出すれば（ステップＳ４００：ＹＥＳ）、主制御ＣＰＵ６００は、特別図柄の変動契機となる始動保留球数が所定数、主制御ＲＡＭ６２０内の始動保留記憶領域に格納されているか否かを確認する（ステップＳ４０１）。その始動保留球数が、４未満であれば（ステップＳ４０１：≠ＭＡＸ）、当該始動保留球数を１加算（＋１）する（ステップＳ４０２）。   On the other hand, if a game ball is entered (winning) (step S400: YES), the main control CPU 600 has a predetermined number of start-pending balls as a special symbol change trigger, and a start-pending storage area in the main control RAM 620. (Step S401). If the number of starting reserved balls is less than 4 (step S401: ≠ MAX), the number of starting reserved balls is incremented by 1 (+1) (step S402).

次いで、主制御ＣＰＵ６００は、特別図柄停止の際用いられる乱数値及び変動パターン用乱数値を図４に示す８ビット乱数ラッチ１回路６３４０Ａ（Ｂ），８ビット乱数ラッチ２回路６３４１Ａ（Ｂ），８ビットカスタム乱数ラッチ１回路６３６０Ａ（Ｂ），８ビットカスタム乱数ラッチ２回路６３６１Ａ（Ｂ）にて保持（ラッチ）されている乱数値を、図８（ｂ）に示す８ビット乱数ラッチレジスタＲＮＤＦ０８ＲＧ１_Ａ（Ｂ），８ビット乱数ラッチレジスタＲＮＤＦ０８ＲＧ２_Ａ（Ｂ）、又は、図８（ｄ）に示す８ビットカスタム乱数ラッチレジスタＲＮＤＶ０８ＲＧ１_Ａ（Ｂ），８ビットカスタム乱数ラッチレジスタＲＮＤＶ０８ＲＧ２_Ａ（Ｂ）から読み出し、その読み出した乱数値を特別図柄の変動契機となる始動保留球数が格納されている主制御ＲＡＭ６２０内の始動保留記憶領域に格納する。そしてさらに、主制御ＣＰＵ６００は、大当たり判定用乱数値として、図４に示す１６ビット乱数ラッチ１回路６３３０Ａ（Ｂ），１６ビット乱数ラッチ２回路６３３１Ａ（Ｂ），１６ビットカスタム乱数ラッチ１回路６３５０Ａ（Ｂ），１６ビットカスタム乱数ラッチ２回路６３５１Ａ（Ｂ）にて保持（ラッチ）されている乱数値を、図８（ａ）に示す１６ビット乱数ラッチレジスタＲＮＤＦ１６ＲＧ１_Ａ（Ｂ），１６ビット乱数ラッチレジスタＲＮＤＦ１６ＲＧ２_Ａ（Ｂ），図８（ｃ）に示す１６ビットカスタム乱数ラッチレジスタＲＮＤＶ１６ＲＧ１_Ａ（Ｂ），ＲＮＤＶ１６ＲＧ２_Ａ（Ｂ）から読み出し、その読み出した乱数値を特別図柄の変動契機となる始動保留球数が格納されている主制御ＲＡＭ６２０内の始動保留記憶領域に格納する（ステップ４０３）。   Next, the main control CPU 600 uses the 8-bit random number latch 1 circuit 6340A (B), 8-bit random number latch 2 circuit 6341A (B), 8 shown in FIG. The random number values held (latched) by the bit custom random number latch 1 circuit 6360A (B) and the 8-bit custom random number latch 2 circuit 6361A (B) are converted into the 8-bit random number latch register RNDF08RG1_A (B) shown in FIG. ), 8-bit random number latch register RNDF08RG2_A (B), or 8-bit custom random number latch register RNDV08RG1_A (B), 8-bit custom random number latch register RNDV08RG2_A (B) shown in FIG. Stores the number of starting and holding balls that will cause the special symbol to change Is stored in the start-pending storage area in the main control RAM 620. Further, the main control CPU 600 uses the 16-bit random number latch 1 circuit 6330A (B), the 16-bit random number latch 2 circuit 6331A (B), and the 16-bit custom random number latch 1 circuit 6350A (shown in FIG. B), the random number value held (latched) by the 16-bit custom random number latch 2 circuit 6351A (B) is converted into the 16-bit random number latch register RNDF16RG1_A (B), the 16-bit random number latch register RNDF16RG2_A shown in FIG. (B), the 16-bit custom random number latch registers RNDV16RG1_A (B) and RNDV16RG2_A (B) shown in FIG. 8 (c) are read, and the read random number value is stored as the number of starting reserved balls that triggers the fluctuation of the special symbol. In the start hold storage area in the main control RAM 620 Store (step 403).

次いで、主制御ＣＰＵ６００は、現在の遊技状態（特別図柄大当たり判定フラグがＯＮに設定されているか否か等）を確認し、先読み禁止状態か否かを判定する（ステップＳ４０４）。そして、先読み禁止状態でなければ（ステップＳ４０４：ＮＯ）、主制御ＣＰＵ６００は、上記ステップＳ４０３にて主制御ＲＡＭ６２０内の始動保留記憶領域に格納した特別図柄の当否抽選に用いられる大当たり判定用乱数値を取得し（ステップＳ４０５）、さらに、図示しない始動口入賞時乱数判定テーブルを取得する（ステップＳ４０６）。   Next, the main control CPU 600 confirms the current gaming state (such as whether the special symbol jackpot determination flag is set to ON), and determines whether it is in a prefetch prohibition state (step S404). If it is not in the prefetch prohibition state (step S404: NO), the main control CPU 600 determines the jackpot determination random number used in the lottery determination of the special symbol stored in the start hold storage area in the main control RAM 620 in step S403. Is acquired (step S405), and a start opening winning random number determination table (not shown) is further acquired (step S406).

次いで、主制御ＣＰＵ６００は、上記ステップＳ４０５にて取得した大当たり判定用乱数値及びステップＳ４０６にて取得した始動口入賞時乱数判定テーブル（図示せず）を用いて、大当たり抽選を行い、さらに、上記ステップＳ４０３にて主制御ＲＡＭ６２０内の始動保留記憶領域に格納した特別図柄用乱数値を用いて、大当たりの種類（１５Ｒ確変大当り、１５Ｒ非確変大当たり等）を決定し、変動パターン用乱数値を用いて、変動パターンを決定し、それに応じた特別図柄始動口入賞コマンドを生成する（ステップＳ４０７）。   Next, the main control CPU 600 performs a jackpot lottery using the jackpot determination random number value acquired in step S405 and the start opening winning random number determination table (not shown) acquired in step S406, and further, In step S403, the special symbol random value stored in the start hold storage area in the main control RAM 620 is used to determine the type of jackpot (15R probable big hit, 15R non-probable big hit, etc.), and the random number value for the variation pattern is used. Then, the variation pattern is determined, and a special symbol start opening winning command corresponding to the variation pattern is generated (step S407).

次いで、主制御ＣＰＵ６００は、上記生成された特別図柄始動口入賞コマンドに応じた下位バイトの始動保留加算コマンドを生成する（ステップＳ４０８）。   Next, the main control CPU 600 generates a start byte addition command for the lower byte in accordance with the generated special symbol start port winning command (step S408).

一方、主制御ＣＰＵ６００は、上記ステップＳ４０８の処理を終えるか、又は、上記ステップＳ４０１にて特別図柄１又は２の始動保留球数が４以上であるか（ステップＳ４０１：＝ＭＡＸ）、あるいは、先読み禁止状態であれば（ステップＳ４０４：ＹＥＳ）、増加した始動保留球数に応じた上位バイトの始動保留加算コマンドを生成する（ステップＳ４０９）。   On the other hand, the main control CPU 600 ends the process of step S408, or determines whether the number of starting reserved balls of the special symbol 1 or 2 is 4 or more in step S401 (step S401: = MAX), or prefetching If it is in a prohibited state (step S404: YES), a start byte addition command of higher bytes corresponding to the increased number of start hold balls is generated (step S409).

次いで、主制御ＣＰＵ６００は、上記ステップＳ４０８にて生成した下位バイトの始動保留加算コマンドと、上記ステップＳ４０９にて生成した上位バイトの始動保留加算コマンドとを結合した上で、始動保留加算コマンド（演出制御コマンド）として、演出制御基板９０（図３参照）に送信する処理を行う（ステップＳ４１０）。   Next, the main control CPU 600 combines the lower byte start hold addition command generated in step S408 and the upper byte start hold addition command generated in step S409, and then starts the start hold addition command (effect). As a control command, a process of transmitting to the effect control board 90 (see FIG. 3) is performed (step S410).

＜特別図柄処理＞
かくして、図２２に示すステップＳ３００及びステップＳ３０１の処理を終えると、主制御ＣＰＵ６００は、特別図柄小当たり作動フラグがＯＮに設定されているか、すなわち、特別図柄小当たり作動フラグに５ＡＨが設定されているかを確認する（ステップＳ３０２）。特別図柄小当たり作動フラグに５ＡＨが設定されていれば（ステップＳ３０２：ＯＮ）、特別図柄が小当たり中であると判断し、特別図柄の表示データの更新を行った後（ステップＳ３０８）、特別図柄処理を終え、図１９に示すステップＳ３０の処理に移行する。 <Special symbol processing>
Thus, when the processing of step S300 and step S301 shown in FIG. 22 is finished, the main control CPU 600 determines that the special symbol small hit operation flag is set to ON, that is, the special symbol small hit operation flag is set to 5AH. (Step S302). If 5AH is set in the special symbol small hit operation flag (step S302: ON), it is determined that the special symbol is in a small hit, and after updating the display data of the special symbol (step S308), the special symbol After the symbol process, the process proceeds to step S30 shown in FIG.

一方、特別図柄小当たり作動フラグに５ＡＨが設定されていなければ（ステップＳ３０２：ＯＦＦ）、特別図柄大当たり作動フラグがＯＮに設定されているか、すなわち、特別図柄大当たり作動フラグに５ＡＨが設定されているかを確認する（ステップＳ３０３）。特別図柄大当たり作動フラグに５ＡＨが設定されていれば（ステップＳ３０３：ＯＮ）、特別図柄が大当たり中であると判断し、特別図柄の表示データの更新を行った後（ステップＳ３０８）、特別図柄処理を終え、図１９に示すステップＳ３０の処理に移行する。   On the other hand, if 5AH is not set in the special symbol small hit action flag (step S302: OFF), is the special symbol big hit action flag set to ON, that is, whether the special symbol big hit action flag is set to 5AH? Is confirmed (step S303). If the special symbol jackpot operation flag is set to 5AH (step S303: ON), it is determined that the special symbol is jackpot, and after updating the display data of the special symbol (step S308), the special symbol processing And the process proceeds to step S30 shown in FIG.

一方、特別図柄大当たり作動フラグに５ＡＨが設定されていなければ（ステップＳ３０３：ＯＦＦ）、特別図柄の挙動を示す処理状態、すなわち、特別図柄動作ステータスフラグの値を確認する（ステップＳ３０４）。より詳しく説明すると、主制御ＣＰＵ６００は、特別図柄動作ステータスフラグの値が００Ｈ又は０１Ｈであれば、特別図柄変動待機中（特別図柄の変動が行われておらず次回の変動のための待機状態であることを示す）であると判定し、特別図柄変動開始処理を行う（ステップＳ３０５）。   On the other hand, if 5AH is not set in the special symbol jackpot operation flag (step S303: OFF), the processing state indicating the behavior of the special symbol, that is, the value of the special symbol operation status flag is confirmed (step S304). More specifically, if the value of the special symbol operation status flag is 00H or 01H, the main control CPU 600 is in a special symbol variation standby state (the special symbol variation is not performed and is in a standby state for the next variation. And the special symbol variation start process is performed (step S305).

＜特別図柄処理：特別図柄変動開始処理＞
この処理について、図２４を用いて詳しく説明すると、主制御ＣＰＵ６００は、特別図柄始動保留球数が０か否かを確認する（ステップＳ５００）。すなわち、主制御ＲＡＭ６２０内の特別図柄始動保留記憶領域を確認し、特別図柄始動保留球数が０であると主制御ＣＰＵ６００が判断した場合は（ステップＳ５００：＝０）、特別図柄動作ステータスフラグの値が００Ｈか否かを確認する（ステップＳ５０１）。特別図柄動作ステータスフラグの値が００Ｈであれば（ステップＳ５０１：ＹＥＳ）、図２２に示すステップＳ３０５の特別図柄変動開始処理を終了する。 <Special symbol processing: Special symbol variation start processing>
This process will be described in detail with reference to FIG. 24. The main control CPU 600 checks whether or not the number of special symbol start reserved balls is 0 (step S500). That is, the special symbol start reserved storage area in the main control RAM 620 is confirmed, and when the main control CPU 600 determines that the number of special symbol start reserved balls is 0 (step S500: = 0), the special symbol operation status flag is set. It is confirmed whether or not the value is 00H (step S501). If the value of the special symbol operation status flag is 00H (step S501: YES), the special symbol variation start process of step S305 shown in FIG.

一方、特別図柄動作ステータスフラグの値が００Ｈでなければ（ステップＳ５０１：ＮＯ）、主制御ＣＰＵ６００は、演出制御コマンド（客待ちデモコマンド）を演出制御基板９０（図３参照）に送信し（ステップＳ５０２）、特別図柄動作ステータスフラグに００Ｈをセットした上で（ステップＳ５０３）、図２２に示すステップＳ３０５の特別図柄変動開始処理を終了する。   On the other hand, if the value of the special symbol operation status flag is not 00H (step S501: NO), the main control CPU 600 transmits an effect control command (customer waiting demo command) to the effect control board 90 (see FIG. 3) (step 3). S502) After setting 00H to the special symbol operation status flag (step S503), the special symbol variation start process of step S305 shown in FIG. 22 is terminated.

他方、特別図柄始動保留球数が０でないと判断した場合（ステップＳ５００：≠０）、主制御ＣＰＵ６００は、特別図柄始動保留球数を１減算（−１）し（ステップＳ５０４）、演出制御コマンド（始動保留減算コマンド）を演出制御基板９０（図３参照）に送信する（ステップＳ５０５）。   On the other hand, if it is determined that the number of special symbol starting reserved balls is not 0 (step S500: ≠ 0), the main control CPU 600 subtracts 1 (-1) from the number of special symbol starting reserved balls (step S504), and an effect control command (Start hold subtraction command) is transmitted to the effect control board 90 (see FIG. 3) (step S505).

次いで、主制御ＣＰＵ６００は、図２０に示すステップＳ１１１の処理と同様、特別図柄始動保留球数に対応した特別図柄の当否抽選に用いられる乱数値（図２３のステップＳ４０３にて格納した大当たり判定用乱数値）が格納されている主制御ＲＡＭ６２０内の記憶領域をシフトし（ステップＳ５０６）、特別図柄始動保留４に対応した特別図柄の当否抽選に用いられる乱数値が格納されていた主制御ＲＡＭ６２０の領域に０を設定する（ステップＳ５０７）。   Next, the main control CPU 600, similar to the process of step S111 shown in FIG. 20, uses a random number value used for the lottery determination of the special symbol corresponding to the special symbol start reserved ball number (for jackpot determination stored in step S403 of FIG. 23). The storage area in the main control RAM 620 in which the random number value is stored is shifted (step S506), and the random number value used in the lottery for the special symbol corresponding to the special symbol start hold 4 is stored in the main control RAM 620. 0 is set in the area (step S507).

次いで、主制御ＣＰＵ６００は、図２３のステップＳ４０３にて主制御ＲＡＭ６２０内の特別図柄始動保留記憶領域に格納した大当たり判定用乱数値を用いて当たり判定を行う。具体的には、大当たり判定用乱数値と、図２７（ｂ）に示す特別図柄大当たり判定テーブルＳＤＨ_ＴＢＬに格納されている判定値とを比較、又は、図２７（ｃ）に示す特別図柄小当たり判定テーブルＳＤＰ_ＴＢＬに格納されている判定値とを比較して、特別図柄の当たり判定を行う。すなわち、特別図柄大当たり判定テーブルＳＤＨ_ＴＢＬには、図２７（ｂ）に示すように、遊技状態が通常状態の場合、下限値として１０００１，上限値として１０１６４が格納され、遊技状態が確変状態（当たり抽選確率が通常より高確率状態である確率変動状態）の場合、下限値として１０００１，上限値として１１６４０が格納されている。そのため、遊技状態が通常状態で、大当たり判定用乱数値が１０００１〜１０１６４の場合、特別図柄は大当たりとなり、それ以外の乱数値はハズレとなる。そして、遊技状態が確変状態で、大当たり判定用乱数値が１０００１〜１１６４０の場合、特別図柄は大当たりとなり、それ以外の乱数値はハズレとなる。また、特別図柄小当たり判定テーブルＳＤＰ_ＴＢＬには、図２７（ｃ）に示すように、下限値として２０００１，上限値として２０１６４が格納されている。そのため、大当たり判定用乱数値が２０００１〜２０１６４の場合、特別図柄は小当たりとなり、それ以外の乱数値はハズレとなる。このようにして、図２３のステップＳ４０３にて主制御ＲＡＭ６２０内の特別図柄始動保留記憶領域に格納した大当たり判定用乱数値の当たり判定が行われる（ステップＳ５０８）。   Next, main control CPU 600 performs a hit determination using the jackpot determination random number stored in the special symbol start holding storage area in main control RAM 620 in step S403 of FIG. Specifically, the jackpot determination random number value is compared with the determination value stored in the special symbol jackpot determination table SDH_TBL shown in FIG. 27B, or the special symbol jackpot determination shown in FIG. Comparison with the determination values stored in the table SDP_TBL is performed to determine whether or not the special symbol is hit. That is, in the special symbol jackpot determination table SDH_TBL, as shown in FIG. 27B, when the gaming state is the normal state, 10001 is stored as the lower limit value and 10164 is stored as the upper limit value. In the case of a probability variation state in which the probability is higher than normal, a lower limit value of 10001 and an upper limit value of 11640 are stored. Therefore, when the gaming state is the normal state and the jackpot determination random number value is 10001 to 10164, the special symbol is a jackpot, and the other random number values are lost. When the gaming state is a probabilistic state and the jackpot determination random number value is 10001-1640, the special symbol is a jackpot, and the other random number values are lost. In the special symbol small hit determination table SDP_TBL, 20001 is stored as the lower limit value and 20164 is stored as the upper limit value as shown in FIG. Therefore, when the jackpot determination random number is 20001 to 20164, the special symbol is a small hit, and the other random numbers are lost. In this way, the hit determination of the jackpot determination random number stored in the special symbol start holding storage area in the main control RAM 620 in step S403 of FIG. 23 is performed (step S508).

次いで、主制御ＣＰＵ６００は、図２３のステップＳ４０３にて主制御ＲＡＭ６２０内の特別図柄始動保留記憶領域に格納した特別図柄用乱数値を用いて、特別図柄の停止図柄を生成する（ステップＳ５０９）。   Next, the main control CPU 600 generates a special symbol stop symbol using the special symbol random number value stored in the special symbol start holding storage area in the main control RAM 620 in step S403 of FIG. 23 (step S509).

次いで、主制御ＣＰＵ６００は、通常状態、時短状態、潜伏確変状態、確変状態のいずれかの遊技状態に移行する準備を行う（ステップＳ５１０）。   Next, the main control CPU 600 prepares to shift to any one of the normal state, the short time state, the latent probability changing state, and the probability changing state (step S510).

次いで、主制御ＣＰＵ６００は、図２３のステップＳ４０３にて主制御ＲＡＭ６２０内の特別図柄始動保留記憶領域に格納した変動パターン用乱数値を用いて特別図柄の変動パターンの生成を行う（ステップＳ５１１）。この際、特別図柄変動タイマに変動時間が設定される。   Next, the main control CPU 600 generates a special symbol variation pattern using the variation pattern random number value stored in the special symbol start holding storage area in the main control RAM 620 in step S403 of FIG. 23 (step S511). At this time, the variation time is set in the special symbol variation timer.

次いで、主制御ＣＰＵ６００は、特別図柄変動中フラグに５ＡＨを設定し、ＯＮ状態にする（ステップＳ５１２）。   Next, the main control CPU 600 sets 5AH to the special symbol changing flag and turns it on (step S512).

次いで、主制御ＣＰＵ６００は、液晶表示装置４１（図２参照）に表示される特別図柄の特別図柄指定コマンドを生成し（ステップＳ５１３）、その生成した特別図柄指定コマンドを演出制御コマンドとして演出制御基板９０（図３参照）に送信する処理を行う（ステップＳ５１４）。   Next, the main control CPU 600 generates a special symbol designation command for a special symbol displayed on the liquid crystal display device 41 (see FIG. 2) (step S513), and uses the generated special symbol designation command as an effect control command. 90 (see FIG. 3) is transmitted (step S514).

次いで、主制御ＣＰＵ６００は、特別図柄動作ステータスフラグに０２Ｈを設定し（ステップＳ５１５）、図２２に示すステップＳ３０５の特別図柄変動開始処理を終了する。   Next, main control CPU 600 sets 02H in the special symbol operation status flag (step S515), and ends the special symbol fluctuation start process in step S305 shown in FIG.

他方、主制御ＣＰＵ６００は、図２２に示すステップＳ３０４にて、特別図柄動作ステータスフラグの値が０２Ｈであれば、特別図柄変動中（特別図柄が現在変動中であることを示す）であると判定し、特別図柄変動中処理を行う（ステップ３０６）。   On the other hand, if the value of the special symbol operation status flag is 02H in step S304 shown in FIG. 22, the main control CPU 600 determines that the special symbol is changing (indicating that the special symbol is currently changing). Then, special symbol variation processing is performed (step 306).

＜特別図柄処理：特別図柄変動中処理＞
この処理について、図２５を用いて詳しく説明すると、主制御ＣＰＵ６００は、まず、図２４のステップＳ５１１にて特別図柄変動タイマに設定された変動時間が経過したか、すなわち、０になったか否かを確認する（ステップＳ６００）。特別図柄変動タイマが０でなければ（ステップＳ６００：ＮＯ）、主制御ＣＰＵ６００は、図２２に示すステップＳ３０６の特別図柄変動中処理を終了する。 <Special symbol processing: Special symbol variation processing>
This process will be described in detail with reference to FIG. 25. First, the main control CPU 600 determines whether or not the variation time set in the special symbol variation timer has elapsed in step S511 of FIG. Is confirmed (step S600). If the special symbol variation timer is not 0 (step S600: NO), the main control CPU 600 ends the special symbol variation processing of step S306 shown in FIG.

一方、特別図柄変動タイマが０であれば（ステップＳ６００：ＹＥＳ）、主制御ＣＰＵ６００は、演出制御コマンド（変動停止コマンド）を演出制御基板９０（図３参照）に送信する（ステップＳ６０１）。そして、主制御ＣＰＵ６００は、特別図柄動作ステータスフラグに０３Ｈを設定し、特別図柄変動中フラグに００Ｈを設定する。そしてさらに、主制御ＣＰＵ６００は、特別図柄の当否抽選結果を一定時間維持するために、特別図柄変動タイマに例えば約５００ｍｓの時間を設定する（ステップＳ６０２）。その後、主制御ＣＰＵ６００は、図２２に示すステップＳ３０６の特別図柄変動中処理を終了する。   On the other hand, if the special symbol variation timer is 0 (step S600: YES), the main control CPU 600 transmits an effect control command (variation stop command) to the effect control board 90 (see FIG. 3) (step S601). Then, main control CPU 600 sets 03H for the special symbol operation status flag and 00H for the special symbol changing flag. Further, the main control CPU 600 sets, for example, a time of about 500 ms in the special symbol variation timer in order to maintain the special symbol success / failure lottery result for a certain time (step S602). Thereafter, the main control CPU 600 ends the special symbol changing process in step S306 shown in FIG.

他方、主制御ＣＰＵ６００は、図２２に示すステップＳ３０４にて、特別図柄動作ステータスフラグの値が０３Ｈであれば、特別図柄確認中（特別図柄の変動が終了して停止中であることを示す）であると判定し、特別図柄確認時間中処理を行う（ステップＳ３０７）。   On the other hand, if the value of the special symbol operation status flag is 03H in step S304 shown in FIG. 22, the main control CPU 600 is confirming the special symbol (indicating that the special symbol has ended and has stopped). The special symbol confirmation time is processed (step S307).

＜特別図柄処理：特別図柄確認中処理＞
この処理について、図２６を用いて詳しく説明すると、主制御ＣＰＵ６００は、まず、図２４のステップＳ５１１にて特別図柄変動タイマに設定された変動時間が経過したか、すなわち、０になったか否かを確認する（ステップＳ７００）。特別図柄変動タイマが０でなければ（ステップＳ７００≠０）、主制御ＣＰＵ６００は、図２２に示すステップＳ３０７の特別図柄確認時間中処理を終了する。 <Special symbol processing: Special symbol confirmation processing>
This process will be described in detail with reference to FIG. 26. First, the main control CPU 600 determines whether or not the variation time set in the special symbol variation timer in step S511 in FIG. Is confirmed (step S700). If the special symbol variation timer is not 0 (step S700 ≠ 0), the main control CPU 600 ends the special symbol confirmation time processing of step S307 shown in FIG.

一方、特別図柄変動タイマが０であれば（ステップＳ７００＝０）、主制御ＣＰＵ６００は、特別図柄動作ステータスフラグに０１Ｈを設定し（ステップＳ７０１）、特別図柄大当たり判定フラグがＯＮに設定されているか（５ＡＨが設定されているか）を確認する（ステップＳ７０２）。特別図柄大当たり判定フラグがＯＮに設定されていれば（５ＡＨが設定されていれば）（ステップＳ７０２：ＹＥＳ）、特別図柄大当たり判定フラグに００Ｈを設定し、図２２のステップＳ３０３にて使用する特別図柄大当たり作動フラグに５ＡＨを設定し、そして普通図柄時短フラグに００Ｈを設定し、普通図柄確変フラグに００Ｈを設定し、さらに、特別図柄時短フラグに００Ｈを設定し、特別図柄確変フラグに００Ｈを設定し、後述する特別図柄時短回数カウンタ及び特別図柄確変回数カウンタに００Ｈを設定する処理を行う（ステップＳ７０３）。その後、主制御ＣＰＵ６００は、図２２に示すステップＳ３０７の特別図柄確認時間中処理を終了する。   On the other hand, if the special symbol variation timer is 0 (step S700 = 0), the main control CPU 600 sets 01H to the special symbol operation status flag (step S701), and is the special symbol jackpot determination flag set to ON? (5AH is set) is confirmed (step S702). If the special symbol jackpot determination flag is set to ON (if 5AH is set) (step S702: YES), the special symbol jackpot determination flag is set to 00H, and the special symbol used in step S303 in FIG. Set the symbol jackpot activation flag to 5AH, set the normal symbol hour / short flag to 00H, set the normal symbol probability variation flag to 00H, set the special symbol hour / short flag to 00H, and set the special symbol probability variation flag to 00H. Then, a process of setting 00H to a special symbol short time counter and a special symbol probability changing counter described later is performed (step S703). Thereafter, main control CPU 600 ends the special symbol confirmation time process in step S307 shown in FIG.

他方、特別図柄大当たり判定フラグがＯＮに設定されていなければ（５ＡＨが設定されていなければ）（ステップＳ７０２：ＮＯ）、主制御ＣＰＵ６００は、特別図柄小当たり判定フラグがＯＮに設定されているか（５ＡＨが設定されているか）を確認する（ステップＳ７０４）。特別図柄小当たり判定フラグがＯＮに設定されていれば（５ＡＨが設定されていれば）（ステップＳ７０４：ＹＥＳ）、特別図柄小当たり判定フラグに００Ｈを設定し、図２２のステップＳ３０２にて使用する特別図柄小当たり作動フラグに５ＡＨを設定する（ステップＳ７０５）。   On the other hand, if the special symbol big hit determination flag is not set to ON (if 5AH is not set) (step S702: NO), the main control CPU 600 determines whether the special symbol small hit determination flag is set to ON ( Whether 5AH is set or not is confirmed (step S704). If the special symbol small hit determination flag is set to ON (if 5AH is set) (step S704: YES), the special symbol small hit determination flag is set to 00H and used in step S302 of FIG. The special symbol small hit operation flag to be set is set to 5AH (step S705).

主制御ＣＰＵ６００は、上記ステップＳ７０５の処理を終えた後、又は、特別図柄小当たり判定フラグがＯＮに設定されていなければ（５ＡＨが設定されていなければ）（ステップＳ７０４：ＮＯ）、特別図柄時短回数カウンタの値が０か否かを確認する（ステップＳ７０６）。   The main control CPU 600 finishes the process of step S705, or if the special symbol small hit determination flag is not set to ON (if 5AH is not set) (step S704: NO), the special symbol time is shortened. It is confirmed whether or not the value of the number counter is 0 (step S706).

特別図柄時短回数カウンタの値が０でなければ（ステップＳ７０６：ＮＯ）、特別図柄時短回数カウンタの値を１減算（−１）し（ステップＳ７０７）、主制御ＣＰＵ６００は、再度、特別図柄時短回数カウンタの値が０か否かを確認する（ステップＳ７０８）。そして、特別図柄時短回数カウンタの値が０であれば（ステップＳ７０８：ＹＥＳ）、普通図柄時短フラグに００Ｈを設定すると共に、普通図柄確変フラグに００Ｈを設定し、さらに、普通図柄時短フラグに００Ｈを設定する（ステップＳ７０９）。   If the value of the special symbol time counter is not 0 (step S706: NO), the value of the special symbol time counter is decremented by 1 (-1) (step S707), and the main control CPU 600 again performs the special symbol time counter. It is confirmed whether or not the counter value is 0 (step S708). If the value of the special symbol time reduction counter is 0 (step S708: YES), 00H is set to the normal symbol time reduction flag, 00H is set to the normal symbol probability change flag, and 00H is set to the normal symbol time reduction flag. Is set (step S709).

上記ステップＳ７０９の処理を終えた後、又は、特別図柄時短回数カウンタの値が０（ステップＳ７０６：ＹＥＳ）、あるいは、特別図柄時短回数カウンタの値が０でなければ（ステップＳ７０８：ＮＯ）、主制御ＣＰＵ６００は、特別図柄確変回数カウンタの値が０か否かを確認する（ステップＳ７１０）。特別図柄確変回数カウンタの値が０であれば（ステップＳ７１０：ＹＥＳ）、主制御ＣＰＵ６００は、図２２に示すステップＳ３０７の特別図柄確認時間中処理を終了する。   After the processing of step S709 is completed, or the value of the special symbol time reduction counter is 0 (step S706: YES) or the value of the special symbol time reduction counter is not 0 (step S708: NO), The control CPU 600 checks whether or not the value of the special symbol probability variation counter is 0 (step S710). If the value of the special symbol probability variation counter is 0 (step S710: YES), the main control CPU 600 ends the special symbol confirmation time processing of step S307 shown in FIG.

一方、特別図柄確変回数カウンタの値が０でなければ（ステップＳ７１０：ＮＯ）、主制御ＣＰＵ６００は、特別図柄確変回数カウンタの値を１減算（−１）し（ステップＳ７１１）、再度、特別図柄確変回数カウンタの値が０か否かを確認する（ステップＳ７１２）。特別図柄確変回数カウンタの値が０でなければ（ステップＳ７１２：ＮＯ）、主制御ＣＰＵ６００は、図２２に示すステップＳ３０７の特別図柄確認時間中処理を終了する。   On the other hand, if the value of the special symbol probability variation counter is not 0 (step S710: NO), the main control CPU 600 subtracts 1 from the value of the special symbol probability variation counter (-1) (step S711), and again the special symbol. It is checked whether the value of the probability variation counter is 0 (step S712). If the value of the special symbol probability variation counter is not 0 (step S712: NO), the main control CPU 600 ends the special symbol confirmation time process of step S307 shown in FIG.

一方、特別図柄確変回数カウンタの値が０であれば（ステップＳ７１２：ＹＥＳ）、主制御ＣＰＵ６００は、普通図柄時短フラグに００Ｈを設定し、普通図柄確変フラグに００Ｈを設定し、特別図柄時短フラグに００Ｈを設定し、特別図柄確変フラグに００Ｈを設定する処理を行い（ステップＳ７１３）、図２２に示すステップＳ３０７の特別図柄確認時間中処理を終了する。   On the other hand, if the value of the special symbol probability variation counter is 0 (step S712: YES), the main control CPU 600 sets 00H for the normal symbol time variation flag, 00H for the normal symbol probability variation flag, and sets the special symbol time variation flag. Is set to 00H and the special symbol probability change flag is set to 00H (step S713), and the special symbol confirmation time processing in step S307 shown in FIG. 22 is terminated.

＜特別図柄処理＞
このようにして、主制御ＣＰＵ６００は、図２２に示す特別図柄変動開始処理（ステップＳ３０５）、又は、特別図柄変動中処理（ステップＳ３０６）、あるいは、特別図柄確認時間中処理（ステップＳ３０７）を終えると、特別図柄の表示データの更新を行った後（ステップＳ３０８）、特別図柄処理を終え、図１９に示すステップＳ３０の処理に移行する。 <Special symbol processing>
In this way, the main control CPU 600 ends the special symbol variation start processing (step S305), the special symbol variation processing (step S306), or the special symbol confirmation time processing (step S307) shown in FIG. Then, after updating the display data of the special symbol (step S308), the special symbol process is finished, and the process proceeds to the process of step S30 shown in FIG.

＜特別電動役物管理処理＞
次に、図２８〜図３３を参照して、上記特別電動役物管理処理（図１９のステップＳ３０）について詳細に説明する。 <Special Electric Property Management Process>
Next, with reference to FIGS. 28 to 33, the special electric accessory management process (step S30 in FIG. 19) will be described in detail.

図２８に示すように、主制御ＣＰＵ６００は、まず、特別図柄小当たり作動フラグがＯＮに設定されているか、すなわち、特別図柄小当たり作動フラグに５ＡＨが設定されているかを確認する（ステップＳ８００）。特別図柄小当たり作動フラグに５ＡＨが設定されていれば（ステップＳ８００：ＯＮ）、特別図柄が小当たり中であると判断し、小当たり遊技に係る入賞装置４４の一連の動作を制御するための小当たり処理を行い（ステップＳ８０１）、特別電動役物管理処理を終え、図１９に示すステップＳ３１の処理に移行する。   As shown in FIG. 28, the main control CPU 600 first confirms whether the special symbol small hit operation flag is set to ON, that is, whether the special symbol small hit operation flag is set to 5AH (step S800). . If the special symbol small hit operation flag is set to 5AH (step S800: ON), it is determined that the special symbol is being small hit, and a series of operations of the winning device 44 related to the small hit game is controlled. The small hit process is performed (step S801), the special electric accessory management process is finished, and the process proceeds to the process of step S31 shown in FIG.

一方、特別図柄小当たり作動フラグに５ＡＨが設定されていなければ（ステップＳ８００：ＯＦＦ）、特別図柄大当たり作動フラグがＯＮに設定されているか、すなわち、特別図柄大当たり作動フラグに５ＡＨが設定されているかを確認する（ステップＳ８０２）。特別別図柄大当たり作動フラグに５ＡＨが設定されていれば（ステップＳ８０２：ＯＮ）、特別図柄が大当たり中であると判断し、特別電動役物管理処理を終え、図１９に示すステップＳ３１の処理に移行する。   On the other hand, if 5AH is not set in the special symbol small hit action flag (step S800: OFF), is the special symbol big hit action flag set to ON, that is, whether the special symbol big hit action flag is set to 5AH? Is confirmed (step S802). If 5AH is set in the special symbol jackpot operation flag (step S802: ON), it is determined that the special symbol is jackpot, the special electric accessory management process is finished, and the process of step S31 shown in FIG. 19 is performed. Transition.

一方、特別図柄大当たり作動フラグに５ＡＨが設定されていなければ（ステップＳ８０２：ＯＦＦ）、特別電動役物の動作状態、すなわち、特別電動役物動作ステータスフラグの値を確認する（ステップＳ８０３）。より詳しく説明すると、特別電動役物動作ステータスフラグに００Ｈが設定されていれば、開始処理中（大当たり遊技開始前の待機状態であることを示す）であると判定し、大当たり開始処理（ステップＳ８０４）を行う。そして、特別電動役物動作ステータスフラグに０１Ｈが設定されていれば、作動開始処理中（ラウンド遊技開始前の待機状態であることを示す）であると判定し、特別電動役物作動開始処理（ステップＳ８０５）を行う。また、特別電動役物動作ステータスフラグに０２Ｈが設定されていれば、作動中（ラウンド遊技が実行中であることを示す）であると判定し、特別電動役物作動中処理（ステップＳ８０６）を行う。またさらに、特別電動役物動作ステータスフラグに０３Ｈが設定されていれば、継続判定中（次回のラウンド遊技を継続させるか否かの判定中であることを示す）であると判定し、特別電動役物作動継続判定処理（ステップＳ８０７）を行う。そして、特別電動役物動作ステータスフラグに０４Ｈが設定されていれば、終了処理中（大当たり遊技終了時の終了処理中であることを示す）であると判定し、大当たり終了処理（ステップＳ８０８）を行う。   On the other hand, if 5 AH is not set in the special symbol jackpot operation flag (step S802: OFF), the operating state of the special electric accessory, that is, the value of the special electric accessory operation status flag is confirmed (step S803). More specifically, if 00H is set in the special electric accessory operation status flag, it is determined that the start process is being performed (indicating a standby state before the jackpot game is started), and the jackpot start process (step S804). )I do. If 01H is set in the special electric accessory operation status flag, it is determined that the operation start process is in progress (indicating a standby state before the start of the round game), and the special electric accessory operation start process ( Step S805) is performed. Further, if 02H is set in the special electric accessory operation status flag, it is determined that it is operating (indicating that a round game is being executed), and the special electric accessory operating process (step S806) is performed. Do. Further, if 03H is set in the special electric accessory operation status flag, it is determined that continuation determination is in progress (indicating whether or not the next round game is to be continued). An accessory operation continuation determination process (step S807) is performed. If 04H is set in the special electric accessory operation status flag, it is determined that the end process is in progress (indicating that the end process at the end of the jackpot game is in progress), and the jackpot end process (step S808) is performed. Do.

このようにして、ステップＳ８０４〜ステップＳ８０８の何れかの処理を終えると、主制御ＣＰＵ６００は、特別電動役物管理処理を終え、図１９に示すステップＳ３１の処理に移行する。   In this way, when any one of steps S804 to S808 is finished, the main control CPU 600 finishes the special electric accessory management process and proceeds to the process of step S31 shown in FIG.

ここで、ステップＳ８０４〜ステップＳ８０８の処理について、図２９〜図３３を参照して具体的に説明する。   Here, the processing in steps S804 to S808 will be specifically described with reference to FIGS.

＜特別電動役物管理処理：大当たり開始処理＞
まず、図２９を用いて大当たり開始処理（ステップＳ８０４）について説明する。 <Special electric equipment management process: jackpot start process>
First, the jackpot start process (step S804) will be described with reference to FIG.

図２９に示すように、主制御ＣＰＵ６００は、大当たり遊技を開始する際に必要な大当たり開始時の設定処理を行う（ステップＳ９００）。具体的には、役物連続作動装置作動フラグに５ＡＨを設定し、特別電動役物動作ステータスフラグに０１Ｈを設定し、連続回数カウンタに０１Ｈを設定する。この役物連続作動装置作動フラグは、役物連続作動装置の作動状態を指定するためのフラグで、当該フラグがＯＮ状態（＝５ＡＨ）である場合には役物連続作動装置が作動中（ラウンド遊技継続可）である旨を示し、当該フラグがＯＦＦ状態（≠５ＡＨ）である場合には、役物連続作動装置が非作動（ラウンド遊技継続不可）である旨を示す。また、連絡回数カウンタは、ラウンド遊技機の連続実行回数、すなわち、現在のラウンド数を記憶するためのカウンタである。なお、本実施形態においては、現在、連続回数カウンタに０１Ｈが設定されているため、現在のラウンド数は１Ｒ目であることを示している。   As shown in FIG. 29, the main control CPU 600 performs setting processing at the time of starting the jackpot necessary for starting the jackpot game (step S900). Specifically, 5 AH is set for the accessory continuous action device operation flag, 01 H is set for the special electric accessory operation status flag, and 01 H is set for the continuous number counter. This accessory continuous operation device operation flag is a flag for designating the operation state of the accessory continuous operation device. When the flag is ON (= 5 AH), the accessory continuous operation device is operating (round). When the flag is in an OFF state (≠ 5AH), it indicates that the accessory continuous operation device is inactive (round game cannot be continued). The contact count counter is a counter for storing the number of consecutive executions of the round gaming machine, that is, the current round number. In the present embodiment, since 01H is currently set in the continuous number counter, this indicates that the current round number is 1R.

次いで、主制御ＣＰＵ６００は、主制御ＲＯＭ６１０内に格納されている大当たり開始テーブル（図示せず）を取得する（ステップＳ９０１）。そして、主制御ＣＰＵ６００は、この取得した大当たり開始テーブル（図示せず）を参照し、特別図柄判定データ（大当たり種別）に応じて、最大ラウンド数（規定ラウンド数）、ラウンド表示ＬＥＤ番号を主制御ＲＡＭ６２０内に格納し、特別図柄役物動作タイマに開始インターバル時間を設定する（ステップＳ９０２）。   Next, the main control CPU 600 acquires a jackpot start table (not shown) stored in the main control ROM 610 (step S901). Then, the main control CPU 600 refers to the acquired jackpot start table (not shown), and controls the maximum number of rounds (specified number of rounds) and the round display LED number according to the special symbol determination data (jacket type). Stored in the RAM 620, the start interval time is set in the special symbol accessory operation timer (step S902).

ところで、この大当たり開始テーブル（図示せず）には、特別図柄判定データ（ここでは大当たり種別）と、最大ラウンド数（規定ラウンド数）、開始インターバル時間、及びラウンド表示ＬＥＤ番号とが関連付けて格納されており、これにより、特別図柄判定データに応じて、最大ラウンド数、開始インターバル時間、及びラウンド表示ＬＥＤ番号が決定されることとなる。なお、開始インターバル時間とは、大当たりが確定した後、入賞装置４４が作動するまでのインターバル区間であって、オープニング演出が行われる区間を定めた時間幅（１回目のラウンド遊技が行われる前の初回演出時間）を示す。また、ラウンド表示ＬＥＤ番号は、今回の大当り遊技の最大ラウンド数（規定ラウンド数）を示すもので、例えば、図２に示す普通図柄表示装置４８の図示左側に位置するＬＥＤを点灯又は消灯させることにより、最大ラウンド数（規定ラウンド数）を報知する。   By the way, in this jackpot start table (not shown), special symbol determination data (here, jackpot type), the maximum number of rounds (specified number of rounds), start interval time, and round display LED number are stored in association with each other. Thus, the maximum number of rounds, the start interval time, and the round display LED number are determined according to the special symbol determination data. Note that the start interval time is an interval interval until the winning device 44 is actuated after the jackpot is confirmed, and is a time range that defines an interval in which the opening effect is performed (before the first round game is performed). The first production time). Further, the round display LED number indicates the maximum number of rounds (specified number of rounds) of the current big hit game. For example, the LED located on the left side of the normal symbol display device 48 shown in FIG. 2 is turned on or off. To notify the maximum number of rounds (specified number of rounds).

次いで、主制御ＣＰＵ６００は、大当たり演出の開始を指示する大当たり開始インターバルコマンド（演出制御コマンド）を演出制御基板９０に送信した後（ステップＳ９０３）、特別電動役物管理処理を終え、図１９に示すステップＳ３１の処理に移行する。   Next, the main control CPU 600 transmits a jackpot start interval command (effect control command) for instructing the start of the jackpot effect to the effect control board 90 (step S903), finishes the special electric accessory management process, and is shown in FIG. The process proceeds to step S31.

＜特別電動役物管理処理：特別電動役物作動開始処理＞
次に、図３０を用いて特別電動役物作動開始処理（ステップＳ８０５）について説明する。 <Special Electric Property Management Process: Special Electric Property Operation Start Process>
Next, the special electric accessory operation start process (step S805) will be described with reference to FIG.

図３０に示すように、主制御ＣＰＵ６００は、特別図柄役物動作タイマの値を確認する（ステップＳ１０００）。特別図柄役物動作タイマが０でなければ（ステップＳ１０００：ＮＯ）、特別電動役物管理処理を終え、図１９に示すステップＳ３１の処理に移行する。   As shown in FIG. 30, the main control CPU 600 confirms the value of the special symbol accessory operation timer (step S1000). If the special symbol accessory operation timer is not 0 (step S1000: NO), the special electric accessory management process is terminated, and the process proceeds to step S31 shown in FIG.

一方、特別図柄役物動作タイマが０であれば（ステップＳ１０００：ＹＥＳ）、大入賞口（図示しない）開放前インターバル時間（初回のラウンドの場合は、開始インターバル時間）が経過したと判断し、大入賞口開放開始動作に伴い、大入賞口開放コマンド（演出制御コマンド）を演出制御基板９０に送信する（ステップＳ１００１）。大入賞口開放コマンドは、ラウンド遊技開始情報（ラウンド演出の開始指示情報）や現在のラウンド数情報を含み、演出制御基板９０側において、ラウンド数に対応するラウンド演出を現出させる際に利用される。   On the other hand, if the special symbol accessory operation timer is 0 (step S1000: YES), it is determined that the pre-opening interval time (not shown) before opening (in the case of the first round, the start interval time) has elapsed, Along with the start operation for opening the special winning opening, a special opening opening command (production control command) is transmitted to the production control board 90 (step S1001). The big prize opening command includes round game start information (round production start instruction information) and current round number information, and is used when the round control corresponding to the number of rounds appears on the production control board 90 side. The

次いで、主制御ＣＰＵ６００は、主制御ＲＯＭ６１０内に格納されている図示しない大入賞口動作時間設定テーブルを取得する（ステップＳ１００２）。そして、主制御ＣＰＵ６００は、この大入賞口動作時間設定テーブル（図示せず）を参照して、特別図柄判定データ（大当たり種別）と現在のラウンド数とに対応する大入賞口開放動作時間を特別図柄役物動作タイマに設定する（ステップＳ１００３）。なお、この大入賞口動作時間設定テーブル（図示せず）には、特別図柄判定データと現在のラウンド数とに関連付けられた大入賞口開放動作時間が格納されており、特別図柄判定データと現在のラウンド数とに対応する大入賞口開放動作時間が決定されるようになっている。   Next, the main control CPU 600 obtains an unillustrated special winning opening operating time setting table (not shown) stored in the main control ROM 610 (step S1002). Then, the main control CPU 600 refers to this special winning opening operation time setting table (not shown) and specially determines the special winning opening opening operation time corresponding to the special symbol determination data (big hit type) and the current round number. The symbol accessory operation timer is set (step S1003). The special winning opening operating time setting table (not shown) stores the special winning symbol opening operation time associated with the special symbol determination data and the current number of rounds. The big winning opening opening operation time corresponding to the number of rounds is determined.

次いで、主制御ＣＰＵ６００は、大入賞口（図示せず）への入賞球数をカウントする大入賞口入賞数カウンタに００Ｈを設定、すなわち、クリアする（ステップＳ１００４）。なお、大入賞口（図示せず）への入賞球数のカウントは、図１９に示すステップＳ２３にて行われている。   Next, the main control CPU 600 sets 00H to the big prize opening winning number counter that counts the number of winning balls to the big winning opening (not shown), that is, clears it (step S1004). It should be noted that the number of winning balls to the big winning opening (not shown) is counted in step S23 shown in FIG.

次いで、主制御ＣＰＵ６００は、大入賞口開閉動作設定処理を行う（ステップＳ１００５）。この大入賞口開閉動作設定処理では、大当たり種別に応じた大入賞口（図示せず）の開閉動作制御に必要な設定処理を行う。具体的には、主制御ＣＰＵ６００は、ステップＳ１００３にて設定された開放時間分、大入賞口（図示せず）を開放するために必要な特別電動役物ソレノイド４４ｂを制御するためのデータを作成し、主制御ＲＡＭ６２０内に格納する。そして、この作成されたデータに基づいて、ＰＷＭ回路６５０は、図１９に示すソレノイド駆動処理（ステップＳ３２）にて、ＰＷＭ信号０〜３のうち、特別電動役物ソレノイド４４ｂに割当てられたいずれかの信号のみ図１６（ｂ）に示すようなＰＷＭ信号を生成する。これにより、特別電動役物ソレノイド４４ｂが、この生成されたＰＷＭ信号０〜３の何れか１つの信号によって制御され、もって、開閉扉４４ａが動作し、大入賞口（図示せず）が開放時間分開放することとなる。一方、ＰＷＭ回路６５０は、大入賞口（図示せず）を閉止する場合、図１９に示すソレノイド駆動処理（ステップＳ３２）にて、図１６（ｃ）に示すようなＰＷＭ信号０〜３を生成するため、特別電動役物ソレノイド４４ｂが停止し、開閉扉４４ａが大入賞口（図示せず）を閉止することとなる。   Next, the main control CPU 600 performs a special winning opening / closing operation setting process (step S1005). In the special winning opening / closing operation setting processing, setting processing necessary for controlling the opening / closing operation of the special winning opening (not shown) according to the jackpot type is performed. Specifically, the main control CPU 600 creates data for controlling the special electric accessory solenoid 44b necessary for opening the special winning opening (not shown) for the opening time set in step S1003. And stored in the main control RAM 620. Based on the created data, the PWM circuit 650 is one of the PWM signals 0 to 3 assigned to the special electric accessory solenoid 44b in the solenoid driving process (step S32) shown in FIG. Only the above signals generate a PWM signal as shown in FIG. As a result, the special electric accessory solenoid 44b is controlled by any one of the generated PWM signals 0 to 3, so that the open / close door 44a operates and the big winning opening (not shown) is opened. Will be released. On the other hand, the PWM circuit 650 generates PWM signals 0 to 3 as shown in FIG. 16 (c) in the solenoid driving process (step S32) shown in FIG. 19 when closing the prize winning opening (not shown). Therefore, the special electric accessory solenoid 44b stops, and the open / close door 44a closes the special winning opening (not shown).

次いで、主制御ＣＰＵ６００は、特別図柄電動役物動作ステータスフラグに０２Ｈを設定し（ステップＳ１００６）、特別電動役物管理処理を終え、図１９に示すステップＳ３１の処理に移行する。   Next, the main control CPU 600 sets 02H for the special symbol electric accessory operation status flag (step S1006), ends the special electric accessory management process, and proceeds to the process of step S31 shown in FIG.

＜特別電動役物管理処理：特別電動役物作動中処理＞
次に、図３１を用いて特別電動役物作動中処理（ステップＳ８０６）について説明する。 <Special Electric Property Management Process: Special Electric Property Operation Processing>
Next, the special electric accessory operating process (step S806) will be described with reference to FIG.

図３１に示すように、主制御ＣＰＵ６００は、大入賞口最大入賞数確認処理を行う（ステップＳ１１００）。この大入賞口最大入賞数確認処理では、大入賞口（図示せず）への入賞球数をカウントし、その入賞球数が最大入賞数に達したか否かを確認する。大入賞口（図示せず）への入賞球数が最大入賞数に達した場合は、特別図柄役物動作タイマをゼロクリアし、大入賞口開放動作時間を強制的にゼロにする。これにより、大入賞口（図示せず）の最大開放時間が経過していない場合であっても、入賞球数が最大入賞数に達した場合は、大入賞口（図示せず）が開閉扉４４ａによって閉止されることとなる。   As shown in FIG. 31, the main control CPU 600 performs a large winning opening maximum winning number confirmation process (step S1100). In this large winning opening maximum winning number confirmation process, the number of winning balls to the large winning opening (not shown) is counted, and it is confirmed whether or not the number of winning balls has reached the maximum winning number. When the number of winning balls to the big winning opening (not shown) reaches the maximum winning number, the special symbol accessory operating timer is cleared to zero and the big winning opening releasing operation time is forced to zero. Thereby, even when the maximum opening time of the big winning opening (not shown) has not elapsed, when the number of winning balls reaches the maximum winning number, the big winning opening (not shown) is opened and closed. It will be closed by 44a.

次いで、主制御ＣＰＵ６００は、大入賞口開閉動作設定処理を行う（ステップＳ１１０１）。この大入賞口開閉動作設定処理は、図３０にて説明したステップＳ１００５の処理と同様である。ただ、この際、特別電動役物動作タイマが０であれば、特別電動役物ソレノイド４４ｂを停止させるためのデータを作成し、主制御ＲＡＭ６２０内に格納する。これにより、ＰＷＭ回路６５０は、図１９に示すソレノイド駆動処理（ステップＳ３２）にて、図１６（ｃ）に示すようなＰＷＭ信号（ＰＷＭ信号０〜３の何れか１つを生成）を生成するため、特別電動役物ソレノイド４４ｂが停止し、開閉扉４４ａが大入賞口（図示せず）を閉止することとなる。よって、ステップＳ１００３にて設定された開放時間が経過した場合か、又は、入賞球数が最大入賞数に達して特別図柄変動タイマがゼロクリアされた場合には、特別電動役物ソレノイド４４ｂの作動が停止し、大入賞口（図示せず）が開閉扉４４ａによって閉止されることとなる。   Next, the main control CPU 600 performs a special winning opening / closing operation setting process (step S1101). This special winning opening / closing operation setting process is the same as the process of step S1005 described in FIG. However, at this time, if the special electric accessory operating timer is 0, data for stopping the special electric accessory solenoid 44b is created and stored in the main control RAM 620. Thereby, the PWM circuit 650 generates a PWM signal (generates any one of PWM signals 0 to 3) as shown in FIG. 16C in the solenoid driving process (step S32) shown in FIG. Therefore, the special electric accessory solenoid 44b stops, and the open / close door 44a closes the special winning opening (not shown). Therefore, when the opening time set in step S1003 has elapsed, or when the number of winning balls reaches the maximum winning number and the special symbol variation timer is cleared to zero, the operation of the special electric accessory solenoid 44b is activated. It stops, and the big winning opening (not shown) is closed by the opening / closing door 44a.

次いで、主制御ＣＰＵ６００は、特別図柄役物動作タイマが０か否かを判定する（ステップＳ１１０２）。０でなければ（ステップＳ１１０２：ＮＯ）、特別電動役物管理処理を終え、図１９に示すステップＳ３１の処理に移行する。   Next, the main control CPU 600 determines whether or not the special symbol accessory operation timer is 0 (step S1102). If it is not 0 (step S1102: NO), the special electric accessory management process is finished and the process proceeds to step S31 shown in FIG.

一方、特別図柄役物動作タイマが０であれば（ステップＳ１１０２：ＹＥＳ）、主制御ＣＰＵ６００は、今回のラウンド遊技における大入賞口（図示せず）の開放が終了したと判断し、ラウンド終了コマンド（演出制御コマンド）を演出制御基板９０に送信する（ステップＳ１１０３）。このラウンド終了コマンドには、今回の大当り種別情報、ラウンド遊技終了情報（ラウンド終了演出の開始指示情報）、及び、現在のラウンド数情報を含み、演出制御基板９０側において、ラウンド遊技機間のインターバル時間中におけるラウンド終了演出を現出させる際に利用される。   On the other hand, if the special symbol accessory operation timer is 0 (step S1102: YES), the main control CPU 600 determines that the opening of the big winning opening (not shown) in the current round game has ended, and the round end command (Production control command) is transmitted to the production control board 90 (step S1103). This round end command includes the current jackpot type information, round game end information (start instruction information of the round end effect), and current round number information. On the effect control board 90 side, the interval between round game machines It is used to make the round end effect appear during the time.

次いで、主制御ＣＰＵ６００は、ラウンド遊技が終了した際の各種設定処理を行う（ステップＳ１１０４）。具体的には、特別電動役物動作ステータスフラグに０３Ｈを設定し、特別図柄動作タイマに残存球排出時間（例えば、１９８０ｍｓ）を設定する。   Next, the main control CPU 600 performs various setting processes when the round game ends (step S1104). Specifically, 03H is set in the special electric accessory operation status flag, and the remaining ball discharge time (for example, 1980 ms) is set in the special symbol operation timer.

次いで、主制御ＣＰＵ６００は、上記処理を終えた後、特別電動役物管理処理を終え、図１９に示すステップＳ３１の処理に移行する。   Next, after finishing the above processing, the main control CPU 600 finishes the special electric accessory management processing, and proceeds to the processing in step S31 shown in FIG.

＜特別電動役物管理処理：特別電動役物作動継続判定処理＞
次に、図３２を用いて特別電動役物作動継続判定処理（ステップＳ８０７）について説明する。 <Special Electric Property Management Process: Special Electric Property Operation Continued Determination Process>
Next, the special electric accessory operation continuation determination process (step S807) will be described with reference to FIG.

図３２に示すように、主制御ＣＰＵ６００は、特別図柄役物動作タイマが０か否かを判定する（ステップＳ１２００）。ここでの特別図柄役物動作タイマには、大入賞口閉止後の残存球排出時間が設定されている（図３１に示すステップＳ１１０４）ため、残存球排出時間が経過したか否かが判定されることとなる。   As shown in FIG. 32, the main control CPU 600 determines whether or not the special symbol accessory operation timer is 0 (step S1200). In this special symbol accessory operation timer, the remaining ball discharge time after closing the big prize opening is set (step S1104 shown in FIG. 31), so it is determined whether or not the remaining ball discharge time has elapsed. The Rukoto.

特別図柄役物動作タイマが０でなければ（ステップＳ１２００：ＮＯ）、特別電動役物管理処理を終え、図１９に示すステップＳ３１の処理に移行する。一方、特別図柄役物動作タイマが０であれば（ステップＳ１２００：ＹＥＳ）、連続回数カウンタを取得して、現在のラウンド数が規定ランド数の最大ラウンド数に達したか否かを判定する（ステップＳ１２０１）。   If the special symbol accessory operation timer is not 0 (step S1200: NO), the special electric accessory management process is terminated, and the process proceeds to step S31 shown in FIG. On the other hand, if the special symbol accessory operation timer is 0 (step S1200: YES), the continuous number counter is acquired to determine whether or not the current round number has reached the maximum number of rounds of the specified land number ( Step S1201).

現在のラウンド数が規定ランド数の最大ラウンド数に達していなければ（ステップＳ１２０１：ＮＯ）、連続回数カウンタをインクリメント（＋１）し（ステップＳ１２０２）、主制御ＲＯＭ６１０内に格納されている特別電動役物終了インターバル設定テーブル（図示せず）を取得する（ステップＳ１２０３）。そして、主制御ＣＰＵ６００は、その取得した特別電動役物終了インターバル設定テーブル（図示せず）を参照し、特別図柄判定データとインクリメント後の連続回数カウンタとに対応する開放前インターバル時間を特別図柄役物動作タイマに設定する（ステップＳ１２０４）。なお、この特別電動役物終了インターバル設定テーブル（図示せず）には、特別図柄判定データと連続回数カウンタとに関連付けられた開放前インターバル時間が格納されており、これにより、特別図柄判定データ（今回の大当り種別）と連続回数カウンタの現在値（ステップＳ１２０２にてインクリメントした後の連続回数カウンタ値）とに対応する開放前インターバル時間が決定されるようになっている。   If the current round number does not reach the maximum number of rounds of the specified land number (step S1201: NO), the continuous number counter is incremented (+1) (step S1202), and the special electric combination stored in the main control ROM 610 is obtained. An object end interval setting table (not shown) is acquired (step S1203). Then, the main control CPU 600 refers to the acquired special electric accessory end interval setting table (not shown), and sets the pre-opening interval time corresponding to the special symbol determination data and the incremented consecutive number counter as the special symbol combination. The object operation timer is set (step S1204). In this special electric accessory end interval setting table (not shown), the special symbol determination data and the interval time before opening associated with the continuous number counter are stored, whereby the special symbol determination data ( The pre-opening interval time corresponding to the current big hit type) and the current value of the continuous number counter (the continuous number counter value after being incremented in step S1202) is determined.

次いで、主制御ＣＰＵ６００は、ラウンド継続時の各種設定処理を行う（ステップＳ１２０５）。具体的には、今回のラウンド遊技が終了して次回のラウンド遊技を開始させるための処理として、特別電動役物作動フラグに００Ｈを設定し、特別電動役物動作ステータスフラグに００Ｈを設定する。   Next, the main control CPU 600 performs various setting processes when the round is continued (step S1205). Specifically, as a process for ending the current round game and starting the next round game, 00H is set for the special electric accessory operation flag, and 00H is set for the special electric accessory operation status flag.

この処理を終えた後、主制御ＣＰＵ６００は、特別電動役物管理処理を終え、図１９に示すステップＳ３１の処理に移行する。   After finishing this process, the main control CPU 600 finishes the special electric accessory management process, and proceeds to the process of step S31 shown in FIG.

他方で、現在のラウンド数が規定ランド数の最大ラウンド数に達していれば（ステップＳ１２０６：ＮＯ）、主制御ＣＰＵ６００は、主制御ＲＯＭ６１０内に格納されている役物連続作動装置作動終了インターバル設定テーブル（図示せず）を取得する（ステップＳ１２０６）。そして、主制御ＣＰＵ６００は、その取得した役物連続作動装置作動終了インターバル設定テーブル（図示せず）を参照し、特別図柄判定データとインクリメント後の連続回数カウンタとに対応する終了インターバル時間を特別図柄役物動作タイマに設定する（ステップＳ１２０７）。なお、この役物連続作動装置作動終了インターバル設定テーブル（図示せず）には、特別図柄判定データ（大当たり種別）と終了インターバル時間とが関連付けて格納されており、これにより、特別図柄判定データに応じて終了インターバル時間が決定されるようになっている。   On the other hand, if the current number of rounds has reached the maximum number of rounds of the specified number of lands (step S1206: NO), the main control CPU 600 sets the accessory continuous operation device operation end interval setting stored in the main control ROM 610. A table (not shown) is acquired (step S1206). Then, the main control CPU 600 refers to the acquired accessory continuous actuating device operation end interval setting table (not shown), and sets the end interval time corresponding to the special symbol determination data and the incremented consecutive number counter to the special symbol. It is set to the accessory operation timer (step S1207). In addition, special symbol determination data (big hit type) and the end interval time are stored in association with each other in the accessory continuous operation device operation end interval setting table (not shown). Accordingly, the end interval time is determined.

ところで、終了インターバル時間とは、最終ラウンドのラウンド遊技が終了して残存球排出時間が経過した後、大当たり遊技が終了するまでのインターバル区間であって、エンディング演出が行われる区間を定めた時間幅を示す。この終了インターバル時間中は、後述するステップＳ１２０８にて特別電動役物作動フラグがＯＦＦ状態（＝００Ｈ）に設定されるため、終了インターバル時間内は、開放前インターバル時間内と同じく、大入賞口（図示せず）への入賞を無効とする大入賞口入賞無効期間となる。   By the way, the end interval time is an interval interval from the end of the round game of the final round to the end of the jackpot game after the remaining ball discharge time has elapsed, and the time interval defining the interval in which the ending effect is performed Indicates. During this end interval time, the special electric accessory activation flag is set to the OFF state (= 00H) in step S1208, which will be described later. Therefore, during the end interval time, as in the interval time before opening, It is a large winning opening prize invalid period that invalidates a prize to (not shown).

次いで、主制御ＣＰＵ６００は、ラウンド継続終了時の各種設定処理を行う（ステップＳ１２０８）。具体的には、最大ラウンド到達時の設定処理として、特別電動役物作動フラグに００Ｈを設定し（ＯＦＦ状態に設定し）、特別電動役物動作ステータスフラグに０４Ｈを設定する。   Next, the main control CPU 600 performs various setting processes at the end of the round continuation (step S1208). Specifically, as the setting process when reaching the maximum round, 00H is set in the special electric accessory operation flag (set to the OFF state), and 04H is set in the special electric accessory operation status flag.

次いで、主制御ＣＰＵ６００は、エンディング演出の開始を指示する大当たり終了コマンド（演出制御コマンド）を演出制御基板９０に送信する（ステップＳ１２０９）。この大当たり終了コマンドには、今回の大当り種別情報と大当たり当選時の遊技状態情報とが含まれ、演出制御基板９０により、大当たり遊技後の演出モードを決定する際にも利用される。それゆえ、この大当たり終了コマンドは、遊状態指定コマンドの役割も担っている。演出制御基板９０は、大当たり終了コマンド（演出制御コマンド）に含まれる情報に基づき、演出モードを決定することで、大当たり終了後の遊技状態と、その遊技状態に係る演出モードとの整合性を取ることができるようになっている。   Next, the main control CPU 600 transmits a jackpot end command (effect control command) instructing the start of the ending effect to the effect control board 90 (step S1209). This jackpot end command includes the current jackpot type information and the game state information at the time of winning the jackpot, and is also used when the effect control board 90 determines an effect mode after the jackpot game. Therefore, this jackpot end command also serves as a play state designation command. The effect control board 90 determines the effect mode based on information included in the jackpot end command (effect control command), thereby ensuring consistency between the gaming state after the jackpot end and the effect mode related to the gaming state. Be able to.

かくして、上記の処理を終えた後、主制御ＣＰＵ６００は、特別電動役物管理処理を終え、図１９に示すステップＳ３１の処理に移行する。   Thus, after finishing the above processing, the main control CPU 600 finishes the special electric accessory management processing, and proceeds to the processing of step S31 shown in FIG.

＜特別電動役物管理処理：大当たり終了処理＞
次に、図３３を用いて大当たり終了処理（ステップＳ８０８）について説明する。
<Special electric equipment management processing: jackpot end processing>
Next, the jackpot end process (step S808) will be described with reference to FIG.

図３３に示すように、主制御ＣＰＵ６００は、特別図柄役物動作タイマが０か否かを判定する（ステップＳ１３００）。特別図柄役物動作タイマには、上記終了インターバル時間が設定されているので、ここでの判定処理では、終了インターバル時間が経過しかたか否かが判定されることとなる。   As shown in FIG. 33, the main control CPU 600 determines whether or not the special symbol accessory operation timer is 0 (step S1300). Since the above-described end interval time is set in the special symbol accessory operation timer, it is determined in this determination process whether or not the end interval time has elapsed.

特別図柄役物動作タイマが０でなければ、主制御ＣＰＵ６００は、特別電動役物管理処理を終え、図１９に示すステップＳ３１の処理に移行する。   If the special symbol accessory operation timer is not 0, the main control CPU 600 finishes the special electric accessory management process, and proceeds to the process of step S31 shown in FIG.

一方、特別図柄役物動作タイマが０であれば、大当たり遊技後の遊技状態を特定するため各移行状態のバッファを各状態フラグに格納する（ステップＳ１３０１）。   On the other hand, if the special symbol accessory action timer is 0, the buffer of each transition state is stored in each state flag in order to specify the gaming state after the big hit game (step S1301).

次いで、主制御ＣＰＵ６００は、特別図柄大当たり作動フラグ，役物連続作動装置作動フラグ，連続回数カウンタ，ラウンド表示ＬＥＤ番号等をクリアし、さらに、特別電動役物動作ステータフラグに００Ｈを設定し、大当たり終了時の各種設定処理を行う（ステップＳ１３０２）。   Next, the main control CPU 600 clears the special symbol jackpot operating flag, the accessory continuous operating device operating flag, the continuous counter, the round display LED number, etc., and sets the special electric accessory operating stator flag to 00H, Various setting processes at the end are performed (step S1302).

次いで、主制御ＣＰＵ６００は、遊技状態報知情報を更新する遊技状態報知情報更新処理を行う（ステップＳ１３０３）。具体的には、特別図柄時短状態フラグがＯＮ状態（＝５ＡＨ）かＯＦＦ状態（≠５ＡＨ）かを確認し、ＯＮ状態の場合、遊技状態報知ＬＥＤを点灯させるデータを主制御ＲＡＭ６２０内に格納する。   Next, the main control CPU 600 performs a gaming state notification information update process for updating the gaming state notification information (step S1303). Specifically, it is confirmed whether the special symbol short-time state flag is in the ON state (= 5 AH) or OFF state (≠ 5 AH), and in the case of the ON state, data for lighting the gaming state notification LED is stored in the main control RAM 620. .

次いで、主制御ＣＰＵ６００は、上記処理を終えた後、特別電動役物管理処理を終え、図１９に示すステップＳ３１の処理に移行する。   Next, after finishing the above processing, the main control CPU 600 finishes the special electric accessory management processing, and proceeds to the processing in step S31 shown in FIG.

しかして、以上説明した本実施形態によれば、省電力効果を発揮させつつ制御負荷を低減させることができる。   Thus, according to the present embodiment described above, it is possible to reduce the control load while exhibiting the power saving effect.

なお、本実施形態においては、ハードウェア乱数を使用するにあたって、ハード的にラッチされたハードウェア乱数を用いた例を示したがそれに限らず、ソフト的にラッチされたハードウェア乱数を用いても良い。すなわち、１６ビット乱数値レジスタＲＮＤＦ１６ＲＧ０_Ａ（Ｂ）（図６（ａ）参照）、８ビット乱数値レジスタＲＮＤＦ０８ＲＧ０_Ａ（Ｂ）（図６（ｂ）参照）、１６ビットカスタム乱数値レジスタＲＮＤＶ１６ＲＧ０_Ａ（Ｂ）（図６（ｃ）参照）、８ビットカスタム乱数値レジスタＲＮＤＶ０８ＲＧ０_Ａ（Ｂ）（図６（ｄ）参照）を所定のタイミング（例えば、図１５に示すステップＳ２４の乱数管理処理内）で主制御ＣＰＵ６００にて読み出し、主制御ＲＡＭ６２０内に保持（ラッチ）しておいても良い。   In this embodiment, when using hardware random numbers, an example using hardware latched hardware random numbers has been shown. However, the present invention is not limited to this, and software latched hardware random numbers may be used. good. That is, the 16-bit random value register RNDF16RG0_A (B) (see FIG. 6A), the 8-bit random value register RNDF08RG0_A (B) (see FIG. 6B), and the 16-bit custom random value register RNDV16RG0_A (B) (see FIG. 6). 6 (c)), 8-bit custom random value register RNDV08RG0_A (B) (see FIG. 6 (d)) at a predetermined timing (for example, in the random number management process of step S24 shown in FIG. 15) by main control CPU 600. It may be read and held (latched) in the main control RAM 620.

また、本実施形態におけるＰＷＭ信号０〜３は、４つ全て出力させる必要はなく、普通電動役物ソレノイド４３ｃや特別電動役物ソレノイド４４ｂに割当てられた信号のみ、状況に合せて出力するようにしても良い。   Further, it is not necessary to output all four PWM signals 0 to 3 in this embodiment, and only the signals assigned to the ordinary electric accessory solenoid 43c and the special electric accessory solenoid 44b are output according to the situation. May be.

１ パチンコ遊技機
４３ 特別図柄２始動口
４３ｂ 開閉部材（遊技部材）
４３ｃ 普通電動役物ソレノイド（ソレノイド）
４４ 入賞装置
４４ａ 開閉扉（遊技部材）
４４ｂ 特別電動役物ソレノイド（ソレノイド）
６５０ ＰＷＭ回路（制御信号生成手段）
ＰＵＬＣＹＣ０〜３ ＰＷＭ周期設定レジスタ（設定手段）
ＰＵＬＤＴＹＡ ＰＷＭデューティ設定レジスタ（設定手段）
ＰＵＬＤＴＹＢ ＰＷＭデューティ設定レジスタ（設定手段）
1 Pachinko machine 43 Special design 2 Start opening 43b Open / close member (game member)
43c Ordinary electric accessory solenoid (solenoid)
44 Winning device 44a Open / close door (game member)
44b Special electric accessory solenoid (solenoid)
650 PWM circuit (control signal generating means)
PULCYC0-3 PWM cycle setting register (setting means)
PULDTYA PWM duty setting register (setting means)
PULDTYB PWM duty setting register (setting means)

Claims (1)

複数の所定の遊技部材の開閉動作を夫々制御する複数のソレノイドと、
前記各ソレノイドを夫々制御する複数の制御信号を生成する制御信号生成手段と、
前記各制御信号の周期とデューティ比を夫々設定可能な設定手段と、
所定条件の成立に基づき、遊技に関する抽選を行う抽選手段と、
前記抽選手段により抽選された抽選結果に基づいて、前記複数のソレノイドの開閉動作に関する情報を夫々設定する開閉動作情報設定手段とを有し、
前記制御信号生成手段は、前記開閉動作情報設定手段にて設定された情報に基づいて前記設定手段にて設定された周期とデューティ比に基づいた複数の制御信号を夫々生成してなることを特徴とする遊技機。
A plurality of solenoids that respectively control the opening and closing operations of a plurality of predetermined gaming members;
Control signal generating means for generating a plurality of control signals for controlling the solenoids, respectively;
Setting means capable of setting the period and duty ratio of each control signal;
Lottery means for performing a lottery regarding a game based on establishment of a predetermined condition;
Open / close operation information setting means for setting information on the open / close operations of the plurality of solenoids based on the lottery results lottery by the lottery means,
The control signal generating means generates a plurality of control signals based on the period and duty ratio set by the setting means based on the information set by the opening / closing operation information setting means. A gaming machine.
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