JP5770241B2 - Game machine - Google Patents

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本発明は、パチンコ機、アレンジボール機、雀球遊技機、スロットなどの遊技機に関し、より詳しくは、主制御手段と払出制御手段との通信が正常に行われているか否かを確認することができ、もって、遊技者への不利益を未然に防止することができる遊技機に関する。   The present invention relates to a gaming machine such as a pachinko machine, an arrangement ball machine, a sparrow ball game machine, and a slot, and more specifically, confirms whether or not communication between the main control means and the payout control means is normally performed. Therefore, the present invention relates to a gaming machine that can prevent a disadvantage to a player.

従来のパチンコ機等の遊技機として、例えば、特許文献１に記載のような遊技機が知られている。この遊技機は、バックアップ復帰時に主制御基板から払出制御基板へ賞球払出許可コマンドを送信し、電源再投入時における未払い分の賞球を払出すというものである。   As a conventional gaming machine such as a pachinko machine, for example, a gaming machine described in Patent Document 1 is known. This gaming machine transmits a prize ball payout permission command from the main control board to the payout control board when the backup is restored, and pays out unpaid prize balls when the power is turned on again.

また、特許文献２に記載のような遊技機も知られている。この遊技機は、払出制御基板から主制御基板に賞球許可信号が送信された場合に、主制御基板から払出制御基板に賞球コマンドが送信されるというものである。   A gaming machine as described in Patent Document 2 is also known. In this gaming machine, when a prize ball permission signal is transmitted from the payout control board to the main control board, a prize ball command is transmitted from the main control board to the payout control board.

特開２０１０−２６４２８４号公報JP 2010-264284 A 特開２００９−１５３６９１号公報JP 2009-153691 A

しかしながら、特許文献１に記載のような遊技機は、主制御基板から払出制御基板へ賞球払出許可コマンドを送信するものの、払出制御基板や送信経路に不具合があるか否かの確認までは行っていないという問題があった。   However, the gaming machine described in Patent Document 1 transmits a prize ball payout permission command from the main control board to the payout control board, but does not check whether there is a defect in the payout control board or the transmission path. There was a problem that not.

また、特許文献２に記載のような遊技機は、払出制御基板から主制御基板に賞球許可信号を送信しているだけで、主制御基板からの送信信号に不具合があるか否かの確認までは行っていないという問題があった。   In addition, a gaming machine as described in Patent Document 2 only transmits a prize ball permission signal from the payout control board to the main control board, and checks whether there is a problem in the transmission signal from the main control board. There was a problem of not going to.

そこで本発明は、上記問題に鑑み、主制御手段と払出制御手段との通信が正常に行われているか否かを確認することができ、もって、遊技者への不利益を未然に防止することができる遊技機を提供することを目的としている。   Accordingly, in view of the above problems, the present invention can confirm whether or not communication between the main control means and the payout control means is normally performed, thereby preventing a disadvantage to the player. It aims to provide a gaming machine that can be used.

上記本発明の目的は、以下の手段によって達成される。なお、括弧内は、後述する実施形態の参照符号を付したものであるが、本発明はこれに限定されるものではない。   The object of the present invention is achieved by the following means. In addition, although the code | symbol in a parenthesis attaches the referential mark of embodiment mentioned later, this invention is not limited to this.

請求項１の発明によれば、遊技動作を統括的に制御する主制御手段（主制御基板６０）と、
前記主制御手段（主制御基板６０）からの制御コマンド（払出制御コマンドＰＡＹ_ＣＭＤ）に基づいて賞管理を行う払出制御手段（払出制御基板７０）とを有し、
前記主制御手段（主制御基板６０）は、電源投入を契機として前記払出制御手段（払出制御基板７０）に所定コマンド（復帰コマンドＲＥ_ＣＭＤ）を送信し、
前記払出制御手段（払出制御基板７０）は、前記所定コマンド（復帰コマンドＲＥ_ＣＭＤ）に基づいて正常又は異常信号（送信許可信号ＴＰ_ＳＩＧ又は送信不許可信号ＮＴＰ_ＳＩＧ）を前記主制御手段（主制御基板６０）に送信し、未実行の賞管理動作が存在する場合、前記所定コマンド（復帰コマンドＲＥ_ＣＭＤ）の受信の有無に係らず、電源投入を契機として、当該未実行の賞管理動作を実行してなることを特徴としている。 According to the invention of claim 1, main control means (main control board 60) for comprehensively controlling gaming operations;
The main control unit and a control command (payout control command PAY_CMD) dispensing control means for award management based on from (the main control board 60) (payout control board 70),
The main control means (main control board 60) sends a predetermined command (return command RE_CMD) to the payout control means (payout control board 70) when power is turned on.
The payout control means (payout control board 70) sends a normal or abnormal signal (transmission permission signal TP_SIG or transmission non-permission signal NTP_SIG) based on the predetermined command (return command RE_CMD) to the main control means (main control board 60). If there is an unexecuted prize management operation, the unexecuted prize management operation is executed when the power is turned on regardless of whether or not the predetermined command (return command RE_CMD) is received. It is characterized by.

本発明によれば、主制御手段と払出制御手段との通信が正常に行われているか否かを確認することができ、もって、遊技者への不利益を未然に防止することができる。   According to the present invention, it is possible to confirm whether or not the communication between the main control means and the payout control means is normally performed, and thus it is possible to prevent a disadvantage to the player.

本発明の一実施形態に係る遊技機の外観を示す斜視図である。It is a perspective view which shows the external appearance of the game machine which concerns on one Embodiment of this invention. 同実施形態に係る遊技機の遊技盤の正面図である。It is a front view of the game board of the gaming machine according to the embodiment. 同実施形態に係る遊技機の制御装置を示すブロック図である。It is a block diagram which shows the control apparatus of the game machine which concerns on the same embodiment. 図３に示す主制御基板のブロック図である。FIG. 4 is a block diagram of a main control board shown in FIG. 3. 図３に示す払出制御基板のブロック図である。FIG. 4 is a block diagram of a payout control board shown in FIG. 3. （ａ）は、図４に示すシリアル通信回路に内蔵されている受信プリスケーラレジスタの説明図、（ｂ）は、図４に示すシリアル通信回路に内蔵されている受信バッファレジスタの説明図である。(A) is explanatory drawing of the reception prescaler register built in the serial communication circuit shown in FIG. 4, (b) is explanatory drawing of the reception buffer register built in the serial communication circuit shown in FIG. （ａ）は、図４に示すシリアル通信回路に内蔵されている送信プリスケーラレジスタの説明図、（ｂ）は、図４に示すシリアル通信回路に内蔵されている送信バッファレジスタの説明図である。(A) is explanatory drawing of the transmission prescaler register incorporated in the serial communication circuit shown in FIG. 4, (b) is explanatory drawing of the transmission buffer register incorporated in the serial communication circuit shown in FIG. （ａ）は、図５に示すシリアル通信回路に内蔵されているシリアル通信ボーレート設定レジスタの説明図、（ｂ）は、図５に示すシリアル通信回路に内蔵されているシリアル通信設定レジスタの説明図である。(A) is an explanatory diagram of a serial communication baud rate setting register built in the serial communication circuit shown in FIG. 5, and (b) is an explanatory diagram of a serial communication setting register built in the serial communication circuit shown in FIG. It is. （ａ）は、図５に示すシリアル通信回路に内蔵されているシリアル通信ステータスレジスタの説明図、（ｂ）は、図５に示すシリアル通信回路に内蔵されているシリアル通信データレジスタの説明図である。(A) is an explanatory diagram of the serial communication status register built in the serial communication circuit shown in FIG. 5, and (b) is an explanatory diagram of the serial communication data register built in the serial communication circuit shown in FIG. is there. （ａ）〜（ｃ）は、１フレームのシリアル通信フォーマットを示すタイミングチャート図である。(A)-(c) is a timing chart figure which shows the serial communication format of 1 frame. 同実施形態に係る主制御のメイン処理を示すフローチャート図である。It is a flowchart figure which shows the main process of the main control which concerns on the same embodiment. 同実施形態に係る主制御のタイマ割込み処理を示すフローチャート図である。It is a flowchart figure which shows the timer interruption process of the main control which concerns on the same embodiment. 同実施形態に係る払出制御のメイン処理を示すフローチャート図である。It is a flowchart figure which shows the main process of the payout control which concerns on the same embodiment. 同実施形態に係る払出制御のタイマ割込み処理を示すフローチャート図である。It is a flowchart figure which shows the timer interruption process of the payout control which concerns on the same embodiment. 図１４に示すシリアルデータ入力処理の詳細を示すフローチャート図である。It is a flowchart figure which shows the detail of the serial data input process shown in FIG. 主制御基板から払出制御基板へタイマ割込み毎にコマンドが送信された際の払出制御基板の処理内容を示すタイミングチャート図である。It is a timing chart figure which shows the processing content of the payout control board when a command is transmitted for every timer interruption from the main control board to the payout control board.

以下、本発明に係る遊技機の一実施形態を、パチンコ遊技機を例にして、図１〜図１６を参照して具体的に説明する。なお、以下の説明において、上下左右の方向を示す場合には、図示正面から見た場合の上下左右をいうものとする。   Hereinafter, an embodiment of a gaming machine according to the present invention will be specifically described with reference to FIGS. 1 to 16, taking a pachinko gaming machine as an example. In addition, in the following description, when showing the direction of up, down, left and right, it means up, down, left and right when viewed from the front of the figure.

まず、図１及び図２を参照して本実施形態に係るパチンコ遊技機の外観構成を説明する。   First, the external configuration of the pachinko gaming machine according to the present embodiment will be described with reference to FIGS.

図１に示すように、パチンコ遊技機１は、木製の外枠２の前面に矩形状の前面枠３を開閉可能に取り付け、その前面枠３の裏面に取り付けられている遊技盤収納フレーム（図示せず）内に遊技盤４が装着された構成からなる。遊技盤４は、図２に示す遊技領域４０を前面に臨ませた状態で装着され、図１に示すようにこの遊技領域４０の前側に透明ガラスを支持したガラス扉枠５が設けられている。なお、上記遊技領域４０は、遊技盤４の面上に配設された球誘導レール６（図２参照）で囲まれた領域からなるものである。   As shown in FIG. 1, a pachinko gaming machine 1 has a rectangular front frame 3 attached to the front surface of a wooden outer frame 2 so that it can be opened and closed, and a game board storage frame (see FIG. 1) attached to the back surface of the front frame 3. (Not shown) in which the game board 4 is mounted. The game board 4 is mounted with the game area 40 shown in FIG. 2 facing the front, and a glass door frame 5 supporting transparent glass is provided on the front side of the game area 40 as shown in FIG. . The game area 40 is an area surrounded by a ball guide rail 6 (see FIG. 2) disposed on the surface of the game board 4.

一方、パチンコ遊技機１は、図１に示すように、ガラス扉枠５の下側に前面操作パネル７が配設され、その前面操作パネル７には上受け皿ユニット８が設けられ、この上受け皿ユニット８には、排出された遊技球を貯留する上受け皿９が一体形成されている。また、この前面操作パネル７には、球貸しボタン１１及びプリペイドカード排出ボタン１２（カード返却ボタン１２）が設けられている。上受け皿９の上皿表面部分には、内蔵ランプ（図示せず）点灯時に遊技者が押下することにより演出効果を変化させることができる押しボタン式の演出ボタン装置１３が設けられている。また、この上受け皿９には、当該上受け皿９に貯留された遊技球を下方に抜くための球抜きボタン１４が設けられている。   On the other hand, as shown in FIG. 1, the pachinko gaming machine 1 is provided with a front operation panel 7 below the glass door frame 5, and the front operation panel 7 is provided with an upper tray unit 8. The unit 8 is integrally formed with an upper tray 9 for storing discharged game balls. Further, the front operation panel 7 is provided with a ball lending button 11 and a prepaid card discharge button 12 (card return button 12). The upper tray surface portion of the upper tray 9 is provided with a push button type effect button device 13 that can change the effect when the player presses the built-in lamp (not shown). Further, the upper tray 9 is provided with a ball removal button 14 for pulling downward the game balls stored in the upper tray 9.

一方、図１に示すように、前面操作パネル７の右端部側には、発射ユニットを動作させるための発射ハンドル１５が設けられ、前面枠３の上部両側面側並びに発射ハンドル１５の左隣接位置には、ＢＧＭ（Ｂａｃｋｇｒｏｕｎｄ ｍｕｓｉｃ）あるいは効果音を発するスピーカ１６が設けられている。なお、上記前面枠３の周枠には、光の装飾により演出効果を現出するＬＥＤランプ等の装飾ランプが配設されている。   On the other hand, as shown in FIG. 1, a launch handle 15 for operating the launch unit is provided on the right end side of the front operation panel 7, and the upper side surfaces of the front frame 3 and the left adjacent position of the launch handle 15 are provided. Are provided with BGM (Background Music) or a speaker 16 for producing sound effects. In addition, a decorative lamp such as an LED lamp is provided on the peripheral frame of the front frame 3 to produce a production effect by decorating light.

他方、上記遊技盤４の遊技領域４０には、図２に示すように、略中央部にＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）等からなる液晶表示装置４１が配設されている。この液晶表示装置４１は、表示エリアを左、中、右の３つのエリアに分割し、独立して数字やキャラクタ、文字（キャラクタの会話や歌詞テロップ等）あるいは図柄（装飾図柄）の変動表示が可能なものである。   On the other hand, in the game area 40 of the game board 4, as shown in FIG. 2, a liquid crystal display device 41 made up of an LCD (Liquid Crystal Display) or the like is disposed at a substantially central portion. The liquid crystal display device 41 divides the display area into three areas, left, middle, and right, and independently displays a variable display of numbers, characters, characters (character conversation, lyrics telop, etc.) or symbols (decorative symbols). It is possible.

一方、液晶表示装置４１の真下には、特別図柄始動口４２が配設され、その内部には入賞球を検出する特別図柄始動口スイッチ４２ａ（図３参照）が設けられている。そして、この特別図柄始動口４２の右側には、大入賞口４３が配設され、その内部には入賞球を検出する大入賞口スイッチ４３ａ（図３参照）が設けられている。   On the other hand, a special symbol starting port 42 is disposed directly below the liquid crystal display device 41, and a special symbol starting port switch 42a (see FIG. 3) for detecting a winning ball is provided therein. A special winning opening 43 is provided on the right side of the special symbol starting opening 42, and a large winning opening switch 43a (see FIG. 3) for detecting a winning ball is provided therein.

一方、上記液晶表示装置４１の右上部にはゲートからなる普通図柄始動口４４が配設され、その内部には、遊技球の通過を検出する普通図柄始動口スイッチ４４ａ（図３参照）が設けられている。また、上記大入賞口４３の右側には、一般入賞口４５が配設され、さらに、特別図柄始動口４２の左側には、複数の一般入賞口４５（図示では、３つ）が夫々配設されている。この一般入賞口４５の内部には、遊技球の通過を検出する一般入賞口スイッチ４５ａ（図３参照）が設けられている。   On the other hand, a normal symbol start port 44 composed of a gate is disposed in the upper right portion of the liquid crystal display device 41, and a normal symbol start port switch 44a (see FIG. 3) for detecting the passage of a game ball is provided therein. It has been. Further, a general winning port 45 is disposed on the right side of the special winning port 43, and a plurality of general winning ports 45 (three in the drawing) are disposed on the left side of the special symbol starting port 42, respectively. Has been. Inside the general winning opening 45, a general winning opening switch 45a (see FIG. 3) for detecting the passage of a game ball is provided.

他方、上記遊技盤４の遊技領域４０の右下周縁部には、７セグメントを３桁に並べて構成される特別図柄表示装置４６と、２個のＬＥＤからなる普通図柄表示装置４７が設けられている。そしてさらに、上記遊技盤４の遊技領域４０には、図示はしないが複数の遊技釘が配設され、遊技球の落下方向変換部材としての風車４８が配設されている。   On the other hand, a special symbol display device 46 composed of seven segments arranged in three digits and a normal symbol display device 47 composed of two LEDs are provided at the lower right peripheral edge of the game area 40 of the game board 4. Yes. Further, a plurality of game nails (not shown) are arranged in the game area 40 of the game board 4, and a windmill 48 as a game ball drop direction changing member is arranged.

次に、上記のような外観構成からなるパチンコ遊技機内に設けられる遊技の進行状況に応じて電子制御を行う制御装置を、図３〜図１０を用いて説明する。この制御装置は、図３に示すように、遊技動作全般の制御を司る主制御基板６０と、その主制御基板６０からの演出制御コマンドＤＩ_ＣＭＤに基づいて遊技球を払出す払出制御基板７０と、画像と光と音についての制御を行うサブ制御基板８０とで主に構成されている。なお、サブ制御基板８０は、図３に示すように、演出制御基板９０と、装飾ランプ基板１００と、液晶制御基板１２０とで構成されている。   Next, a control device that performs electronic control according to the progress of the game provided in the pachinko gaming machine having the above-described external configuration will be described with reference to FIGS. As shown in FIG. 3, the control device includes a main control board 60 that controls the overall game operation, a payout control board 70 that pays out a game ball based on a presentation control command DI_CMD from the main control board 60, It is mainly composed of an image, a sub-control board 80 that controls light and sound. As shown in FIG. 3, the sub control board 80 includes an effect control board 90, a decorative lamp board 100, and a liquid crystal control board 120.

＜主制御基板＞
主制御基板６０は、図４に示すように、主制御ＣＰＵ６００と、一連の遊技制御手順を記述した遊技プログラム等を格納した主制御ＲＯＭ６０１と、作業領域やバッファメモリ等として機能する主制御ＲＡＭ６０２とで主に構成された主制御ワンチップマイコンＭＭＣを搭載している。この主制御ワンチップマイコンＭＭＣには、さらに、クロック生成回路６０３が内蔵されており、このクロック生成回路６０３は、図示しない外部クロックを分周して、当該主制御ワンチップマイコンＭＭＣの内部にて使用するクロックを生成する。 <Main control board>
As shown in FIG. 4, the main control board 60 includes a main control CPU 600, a main control ROM 601 that stores a game program describing a series of game control procedures, and a main control RAM 602 that functions as a work area, a buffer memory, and the like. The main control one-chip microcomputer MMC mainly composed of The main control one-chip microcomputer MMC further includes a clock generation circuit 603. The clock generation circuit 603 divides an external clock (not shown) within the main control one-chip microcomputer MMC. Generate a clock to use.

また、主制御ワンチップマイコンＭＭＣには、リセットコントローラ６０４が内蔵されており、このリセットコントローラ６０４は、後述する電源基板１３０（図３参照）にて生成されるシステムリセット信号、後述するＷＤＴ（ウォッチドッグタイマ）６０６にて生成されるウォッチドッグタイマリセット信号等のリセット信号を制御する。   The main control one-chip microcomputer MMC includes a reset controller 604. The reset controller 604 generates a system reset signal generated by a power supply board 130 (see FIG. 3) described later, a WDT (watch described later). (Dog timer) 606 controls a reset signal such as a watchdog timer reset signal.

さらに、主制御ワンチップマイコンＭＭＣには、割込みコントローラ６０５が内蔵されており、この割込みコントローラ６０５は、後述するＣＴＣ（Ｃｏｕｎｔｅｒ Ｔｉｍｅｒ Ｃｉｒｃｕｉｔ）６０７にて生成されるタイマ割込み信号を制御する。   Further, the main control one-chip microcomputer MMC has an interrupt controller 605 built therein, and this interrupt controller 605 controls a timer interrupt signal generated by a CTC (Counter Timer Circuit) 607 described later.

またさらに、主制御ワンチップマイコンＭＭＣには、ＷＤＴ（ウォッチドッグタイマ）６０６が内蔵されており、このＷＤＴ６０６は、ノイズ等によるプログラムの異常を検出し、ウォッチドッグタイマリセット信号を生成するものである。なお、このウォッチドッグタイマリセット信号は、上記リセットコントローラ６０４に入力され、主制御ワンチップマイコンＭＭＣの内部をリセットする。   Further, the main control one-chip microcomputer MMC has a built-in WDT (watchdog timer) 606, which detects a program abnormality due to noise or the like and generates a watchdog timer reset signal. . The watchdog timer reset signal is input to the reset controller 604 and resets the inside of the main control one-chip microcomputer MMC.

そして、主制御ワンチップマイコンＭＭＣには、ＣＴＣ（Ｃｏｕｎｔｅｒ Ｔｉｍｅｒ Ｃｉｒｃｕｉｔ）６０７が内蔵されており、このＣＴＣ６０７は、所定時間が設定されると、所定時間毎にタイマ割込み信号を生成するものである。なお、このタイマ割込み信号は、上記割込みコントローラ６０５に出力される。   The main control one-chip microcomputer MMC has a CTC (Counter Timer Circuit) 607 built therein. The CTC 607 generates a timer interrupt signal every predetermined time when a predetermined time is set. The timer interrupt signal is output to the interrupt controller 605.

一方、主制御ワンチップマイコンＭＭＣには、乱数回路６０８が内蔵されており、この乱数回路６０８は、特別図柄の乱数抽選に用いられるハードウェア乱数を生成する。   On the other hand, the main control one-chip microcomputer MMC has a built-in random number circuit 608, and the random number circuit 608 generates a hardware random number used for random drawing of a special symbol.

また、主制御ワンチップマイコンＭＭＣには、シリアル通信回路６０９が内蔵されており、シリアル通信が可能となっている。このシリアル通信回路６０９には、図６（ａ）に示す、受信プリスケーラレジスタＲＸＰＲＥが内蔵されており、この受信プリスケーラレジスタＲＸＰＲＥは、図６（ａ）に示すように、１６ビットからなり、最下位ビット（０ビット目）から１２ビット目までは、受信ボーレートが設定可能な受信ボーレート設定レジスタＲＰＲで構成され、１３ビット目は、未使用で、１４ビット目は、パリティの有無が設定可能なパリティ有無設定レジスタＲＰＥＮで構成され、最上位ビット（１５ビット）目は、奇数パリティか偶数パリティかを設定できるパリティ奇偶設定レジスタＲＥＶＥＮで構成されている。   The main control one-chip microcomputer MMC includes a serial communication circuit 609, and serial communication is possible. The serial communication circuit 609 includes a reception prescaler register RXPRE shown in FIG. 6A. The reception prescaler register RXPRE is composed of 16 bits as shown in FIG. Bits (0th bit) to 12th bit are composed of a reception baud rate setting register RPR that can set the reception baud rate, the 13th bit is unused, and the 14th bit is a parity that can set the presence or absence of parity. The presence / absence setting register RPEN is configured, and the most significant bit (15th bit) is configured by a parity odd / even setting register REVEN that can set odd parity or even parity.

この受信ボーレート設定レジスタＲＰＲは、初期値が００００ｈで読み書きでき、００００ｈ〜１ＦＦＦｈまで設定可能なレジスタで、受信ボーレートを設定できる。受信ボーレート（ｂｐｓ）は、内部クロック（クロック生成回路６０３にて生成されたクロック）周波数／（受信ボーレート設定レジスタＲＰＲ×３２）で計算される。具体的には、例えば、内部クロック（クロック生成回路６０３にて生成されたクロック）周波数が２０ＭＨｚで、受信ボーレート設定レジスタＲＰＲに０２０９ｈ（＝５２１）が設定されたとすると、受信ボーレート（ｂｐｓ）は、２０（ＭＨｚ）／（５２１×３２）で計算され、１，１９９．６２（ｂｐｓ）となる。なお、受信ボーレート設定レジスタＲＰＲに００００ｈが設定された場合は、受信ボーレート設定レジスタＲＰＲに０００１ｈが設定されたものとして計算される。   This reception baud rate setting register RPR can be read and written with an initial value of 0000h, and can set the reception baud rate from 0000h to 1FFFh. The reception baud rate (bps) is calculated by the internal clock (clock generated by the clock generation circuit 603) frequency / (reception baud rate setting register RPR × 32). Specifically, for example, if the internal clock (clock generated by the clock generation circuit 603) frequency is 20 MHz and 0209h (= 521) is set in the reception baud rate setting register RPR, the reception baud rate (bps) is It is calculated by 20 (MHz) / (521 × 32) and becomes 1,199.62 (bps). When 0000h is set in the reception baud rate setting register RPR, it is calculated that 0001h is set in the reception baud rate setting register RPR.

一方、パリティ有無設定レジスタＲＰＥＮは、初期値が０で読み書きでき、０が設定されると、パリティ無しに設定され、１が設定されるとパリティ有りに設定される。また、パリティ奇偶設定レジスタＲＥＶＥＮは、初期値が０で読み書きでき、０が設定されると偶数パリティに設定され、１が設定されると奇数パリティに設定される。   On the other hand, the parity presence / absence setting register RPEN is readable / writable with an initial value of 0. When 0 is set, the parity is set without parity, and when 1 is set, parity is set. The parity odd / even setting register REVEN can be read and written with an initial value of 0. When 0 is set, even parity is set, and when 1 is set, odd parity is set.

他方、シリアル通信回路６０９には、さらに、図６（ｂ）に示す、受信バッファレジスタＲＸＢＵＦが内蔵されており、この受信バッファレジスタＲＸＢＵＦは、初期値が００ｈで読み出しのみ可能で、００ｈ〜ＦＦｈまでのデータを格納することができる。   On the other hand, the serial communication circuit 609 further includes a reception buffer register RXBUF shown in FIG. 6 (b). This reception buffer register RXBUF can be read only with an initial value of 00h, and can be from 00h to FFh. Can be stored.

かくして、シリアル通信回路６０９は、送信されてくるデータの送信速度と同一となるように受信ボーレート設定レジスタＲＰＲにデータが設定され、パリティ有無設定レジスタＲＰＥＮに０が設定されると、図１０（ａ）に示すデータを受信することができる。すなわち、シリアル通信回路６０９は、「Ｌ」レベルのスタートビット長，８ビット長のデータ，「Ｈ」レベルのストップビット長を１フレーム（タイミングＴ１区間参照）とした通信フォーマットからなるデータを受信することができる。そして、この８ビット長のデータが受信バッファレジスタＲＸＢＵＦに格納されることとなる。   Thus, when the data is set in the reception baud rate setting register RPR and 0 is set in the parity presence / absence setting register RPEN so that the serial communication circuit 609 has the same transmission rate as the data to be transmitted, ) Can be received. That is, the serial communication circuit 609 receives data having a communication format in which the start bit length of “L” level, the data of 8-bit length, and the stop bit length of “H” level are set to one frame (refer to the timing T1 section). be able to. The 8-bit data is stored in the reception buffer register RXBUF.

一方、シリアル通信回路６０９は、送信されてくるデータの送信速度と同一となるように受信ボーレート設定レジスタＲＰＲにデータが設定され、パリティ有無設定レジスタＲＰＥＮに１が設定されると、図１０（ｂ）に示すデータを受信することができる。すなわち、シリアル通信回路６０９は、「Ｌ」レベルのスタートビット長，８ビット長のデータ，パリティビット，「Ｈ」レベルのストップビット長を１フレーム（タイミングＴ２区間参照）とした通信フォーマットからなるデータを受信することができる。そして、この８ビット長のデータが受信バッファレジスタＲＸＢＵＦに格納されることとなる。なお、送信側のパリティビットが偶数パリティに設定されていれば、パリティ奇偶設定レジスタＲＥＶＥＮには０が設定され、奇数パリティに設定されていれば、パリティ奇偶設定レジスタＲＥＶＥＮには１が設定されることとなる。   On the other hand, when data is set in the reception baud rate setting register RPR and 1 is set in the parity presence / absence setting register RPEN so that the serial transmission circuit 609 has the same transmission speed as the data to be transmitted, FIG. ) Can be received. That is, the serial communication circuit 609 has data having a communication format in which the start bit length of “L” level, the data of 8 bits length, the parity bit, and the stop bit length of “H” level are set to one frame (see timing T2 section). Can be received. The 8-bit data is stored in the reception buffer register RXBUF. If the parity bit on the transmission side is set to even parity, 0 is set to the parity odd / even setting register REVEN, and 1 is set to parity odd / even setting register REVEN if the parity bit is set to odd parity. It will be.

ところで、シリアル通信回路６０９には、さらに、図７（ａ）に示す、送信プリスケーラレジスタＴＸＰＲＥが内蔵されており、この送信プリスケーラレジスタＴＸＰＲＥは、図７（ａ）に示すように、１６ビットからなり、最下位ビット（０ビット目）から１２ビット目までは、送信ボーレートが設定可能な送信ボーレート設定レジスタＴＰＲで構成され、１３ビット目は、未使用で、１４ビット目は、パリティの有無が設定可能なパリティ有無設定レジスタＴＰＥＮで構成され、最上位ビット（１５ビット）目は、奇数パリティか偶数パリティかを設定できるパリティ奇偶設定レジスタＴＥＶＥＮで構成されている。   By the way, the serial communication circuit 609 further includes a transmission prescaler register TXPRE shown in FIG. 7A, and this transmission prescaler register TXPRE is composed of 16 bits as shown in FIG. 7A. The least significant bit (0th bit) to the 12th bit are composed of a transmission baud rate setting register TPR that can set the transmission baud rate, the 13th bit is unused, and the 14th bit is set for the presence or absence of parity. A possible parity presence / absence setting register TPEN is formed, and the most significant bit (15th bit) is composed of a parity odd / even setting register TEVEN that can set odd parity or even parity.

この送信ボーレート設定レジスタＴＰＲは、初期値が００００ｈで読み書きでき、００００ｈ〜１ＦＦＦｈまで設定可能なレジスタで、送信ボーレートを設定できる。送信ボーレート（ｂｐｓ）は、内部クロック（クロック生成回路６０３にて生成されたクロック）周波数／（送信ボーレート設定レジスタＴＰＲ×３２）で計算され、受信ボーレート（ｂｐｓ）と同様に計算される。   This transmission baud rate setting register TPR can be read and written with an initial value of 0000h, and can set a transmission baud rate from 0000h to 1FFFh. The transmission baud rate (bps) is calculated by the internal clock (clock generated by the clock generation circuit 603) frequency / (transmission baud rate setting register TPR × 32), and is calculated in the same manner as the reception baud rate (bps).

一方、パリティ有無設定レジスタＴＰＥＮは、初期値が０で読み書きでき、０が設定されると、パリティ無しに設定され、１が設定されるとパリティ有りに設定される。また、パリティ奇偶設定レジスタＴＥＶＥＮは、初期値が０で読み書きでき、０が設定されると偶数パリティに設定され、１が設定されると奇数パリティに設定される。   On the other hand, the parity presence / absence setting register TPEN is readable / writable with an initial value of 0. When 0 is set, the parity is set without parity, and when 1 is set, parity is set. The parity odd / even setting register TEVEN can be read / written with an initial value of 0, and is set to even parity when 0 is set, and is set to odd parity when 1 is set.

さらに、シリアル通信回路６０９には、図７（ｂ）に示す、送信バッファレジスタＴＸＢＵＦが内蔵されており、この送信バッファレジスタＴＸＢＵＦは、初期値が００ｈで書込みのみ可能で、００ｈ〜ＦＦｈまでのデータを格納することができる。   Further, the serial communication circuit 609 includes a transmission buffer register TXBUF shown in FIG. 7B. The transmission buffer register TXBUF can be written only with an initial value of 00h, and data from 00h to FFh can be written. Can be stored.

かくして、シリアル通信回路６０９は、送信ボーレート設定レジスタＴＰＲに所定データが設定され、パリティ有無設定レジスタＴＰＥＮに０が設定されると、図１０（ａ）に示すデータを送信することができる。すなわち、シリアル通信回路６０９は、「Ｌ」レベルのスタートビット長，８ビット長のデータ，「Ｈ」レベルのストップビット長を１フレーム（タイミングＴ１区間参照）とした通信フォーマットからなるデータを送信することができる。なお、この８ビット長のデータは、送信バッファレジスタＴＸＢＵＦに格納されたデータである。   Thus, the serial communication circuit 609 can transmit the data shown in FIG. 10A when predetermined data is set in the transmission baud rate setting register TPR and 0 is set in the parity presence / absence setting register TPEN. That is, the serial communication circuit 609 transmits data having a communication format in which the start bit length of “L” level, the data of 8-bit length, and the stop bit length of “H” level are set to one frame (refer to the timing T1 section). be able to. The 8-bit data is data stored in the transmission buffer register TXBUF.

一方、パリティ有無設定レジスタＴＰＥＮに１が設定されると、シリアル通信回路６０９は、図１０（ｂ）に示すデータを送信することができる。すなわち、シリアル通信回路６０９は、「Ｌ」レベルのスタートビット長，８ビット長のデータ，パリティビット，「Ｈ」レベルのストップビット長を１フレーム（タイミングＴ２区間参照）とした通信フォーマットからなるデータを送信することができる。なお、この８ビット長のデータは、送信バッファレジスタＴＸＢＵＦに格納されたデータで、パリティビットは、パリティ奇偶設定レジスタＲＥＶＥＮに０が設定されていれば、偶数パリティで、パリティ奇偶設定レジスタＲＥＶＥＮに１が設定されていれば、奇数パリティである。   On the other hand, when 1 is set in the parity presence / absence setting register TPEN, the serial communication circuit 609 can transmit the data shown in FIG. That is, the serial communication circuit 609 has data having a communication format in which the start bit length of “L” level, the data of 8 bits length, the parity bit, and the stop bit length of “H” level are set to one frame (see timing T2 section). Can be sent. The 8-bit data is data stored in the transmission buffer register TXBUF, and the parity bit is even parity if the parity odd / even setting register REVEN is set to 0, and 1 in the parity odd / even setting register REVEN. Is set to odd parity.

かくして、上記のように構成される主制御基板６０には、図３に示すように、払出モータＭを制御して遊技球を払出す払出制御基板７０が接続されている。そしてさらには、特別図柄始動口４２への入賞を検出する特別図柄始動口スイッチ４２ａと、普通図柄始動口４４の通過を検出する普通図柄始動口スイッチ４４ａと、大入賞口４３への入賞を検出する大入賞口スイッチ４３ａと、一般入賞口４５への入賞を検出する一般入賞口スイッチ４５ａとが接続されている。また、主制御基板６０には、特別図柄表示装置４６と、普通図柄表示装置４７とが接続されている。   Thus, as shown in FIG. 3, a payout control board 70 for controlling the payout motor M to pay out the game ball is connected to the main control board 60 configured as described above. Further, a special symbol start port switch 42a for detecting a winning at the special symbol starting port 42, a normal symbol starting port switch 44a for detecting the passage of the normal symbol starting port 44, and a winning at the big winning port 43 are detected. The large winning opening switch 43a is connected to a general winning opening switch 45a that detects a winning to the general winning opening 45. Further, a special symbol display device 46 and a normal symbol display device 47 are connected to the main control board 60.

このように構成される主制御基板６０は、特別図柄始動口スイッチ４２ａ又は普通図柄始動口スイッチ４４ａからの信号を受信すると、上記乱数回路６０８（図４参照）にて生成されるハードウェア乱数、又は、ソフトウェア乱数を用いて遊技者に有利な特別遊技状態を発生させるか（いわゆる「当たり」）、あるいは、遊技者に有利な特別遊技状態を発生させないか（いわゆる「ハズレ」）の抽選を行い、その抽選結果である当否情報に応じて特別図柄の変動パターンや停止図柄あるいは普通図柄の表示内容を決定し、その決定した情報を特別図柄表示装置４６又は普通図柄表示装置４７に送信する。これにより、特別図柄表示装置４６又は普通図柄表示装置４７に抽選結果が表示されることとなる。そしてさらに、主制御基板６０は、その決定した情報を含む演出制御コマンドＤＩ_ＣＭＤを生成し、シリアル通信回路６０９（図４参照）を用いて演出制御基板９０に送信する。   The main control board 60 configured as described above receives a hardware random number generated by the random number circuit 608 (see FIG. 4) upon receiving a signal from the special symbol start port switch 42a or the normal symbol start port switch 44a. Or, use software random numbers to draw a special game state advantageous to the player (so-called “winning”) or not to generate a special game state advantageous to the player (so-called “losing”). The special symbol variation pattern, the stop symbol, or the display content of the normal symbol is determined according to the success / failure information as the lottery result, and the determined information is transmitted to the special symbol display device 46 or the normal symbol display device 47. As a result, the lottery result is displayed on the special symbol display device 46 or the normal symbol display device 47. Further, the main control board 60 generates an effect control command DI_CMD including the determined information and transmits it to the effect control board 90 using the serial communication circuit 609 (see FIG. 4).

また、主制御基板６０は、後述する電源基板１３０（図３参照）からの電源投入信号を受けたことを契機として、払出制御基板７０にシリアル通信回路６０９（図４参照）を用いて、復帰コマンドＲＥ_ＣＭＤを送信する。払出制御基板７０は、この復帰コマンドＲＥ＿ＣＭＤを受信すると、主制御基板６０に送信許可信号ＴＰ_ＳＩＧを送信する。これを受けて、主制御基板６０は、大入賞口スイッチ４３ａ、一般入賞口スイッチ４５ａからの信号を受信した際、遊技者に幾らの遊技球を払い出すかを決定し、その決定した情報を含む払出制御コマンドＰＡＹ_ＣＭＤを生成する。そして、シリアル通信回路６０９（図４参照）を用いて当該払出制御コマンドＰＡＹ_ＣＭＤを払出制御基板７０に送信する。その一方、払出制御基板７０は、復帰コマンドＲＥ_ＣＭＤを受信しなかった場合、主制御基板６０に送信不許可信号ＮＴＰ_ＳＩＧを送信する。これを受けて、主制御基板６０は、大入賞口スイッチ４３ａ、一般入賞口スイッチ４５ａからの信号を受信したとしても、払出制御コマンドＰＡＹ_ＣＭＤを生成せず、エラーが発生したことを示す演出制御コマンドＤＩ_ＣＭＤを生成し、シリアル通信回路６０９（図４参照）を用いて演出制御基板９０に送信する。   The main control board 60 is returned to the payout control board 70 by using the serial communication circuit 609 (see FIG. 4) when receiving a power-on signal from a power board 130 (see FIG. 3) described later. Send command RE_CMD. When receiving the return command RE_CMD, the payout control board 70 transmits a transmission permission signal TP_SIG to the main control board 60. In response to this, the main control board 60 determines how many game balls are to be paid out to the player when receiving signals from the big winning opening switch 43a and the general winning opening switch 45a, and uses the determined information. A payout control command PAY_CMD including the same is generated. Then, the payout control command PAY_CMD is transmitted to the payout control board 70 using the serial communication circuit 609 (see FIG. 4). On the other hand, when the payout control board 70 does not receive the return command RE_CMD, the payout control board 70 transmits a transmission non-permission signal NTP_SIG to the main control board 60. In response to this, the main control board 60 does not generate the payout control command PAY_CMD even if it receives a signal from the big winning opening switch 43a and the general winning opening switch 45a, and an effect control command indicating that an error has occurred. DI_CMD is generated and transmitted to the effect control board 90 using the serial communication circuit 609 (see FIG. 4).

しかして、主制御基板６０は、当該主制御基板６０から送信される復帰コマンドＲＥ_ＣＭＤを払出制御基板７０が受信したか否かを示す送信許可信号ＴＰ_ＳＩＧ又は送信不許可信号ＮＴＰ_ＳＩＧを払出制御基板７０から送信され、その送信許可信号ＴＰ_ＳＩＧを受信するまで払出制御コマンドＰＡＹ_ＣＭＤを生成しないようにしている。このようにすれば、主制御基板６０と払出制御基板７０との通信が正常に行われているか否かを確認することができ、もって、遊技者への不利益を未然に防止することができる。なお、この具体的な処理内容については後述することとする。   Accordingly, the main control board 60 sends a transmission permission signal TP_SIG or a transmission non-permission signal NTP_SIG indicating whether or not the payout control board 70 has received the return command RE_CMD transmitted from the main control board 60 from the payout control board 70. The payout control command PAY_CMD is not generated until the transmission permission signal TP_SIG is received. In this way, it is possible to confirm whether or not the communication between the main control board 60 and the payout control board 70 is normally performed, thereby preventing any disadvantage to the player. . The specific processing content will be described later.

＜払出制御基板＞
一方、払出制御基板７０は、上記主制御基板６０からの払出制御コマンドＰＡＹ_ＣＭＤを受信した場合、その受信した払出制御コマンドＰＡＹ_ＣＭＤに基づいて払出モータ信号を生成する。そして、その生成した払出モータ信号にて、払出モータＭを制御し、遊技者に遊技球を払出す。そしてさらに、払出制御基板７０は、遊技球の払出動作を示す賞球計数信号や払出動作の異常に係るステイタス信号を送信し、遊技者の操作に応答して遊技球を発射させる発射制御基板７１の動作を開始又は停止させる発射制御信号を送信する処理を行う。 <Discharge control board>
On the other hand, when the payout control board 70 receives the payout control command PAY_CMD from the main control board 60, the payout control board 70 generates a payout motor signal based on the received payout control command PAY_CMD. Then, with the generated payout motor signal, the payout motor M is controlled to pay out the game ball to the player. Further, the payout control board 70 transmits a prize ball count signal indicating the payout operation of the game ball and a status signal related to the abnormality of the payout operation, and fires the game ball in response to the operation of the player. The process which transmits the firing control signal which starts or stops operation | movement of is performed.

ここで、この払出制御基板７０について図５を用いてより詳しく説明する。   Here, the payout control board 70 will be described in more detail with reference to FIG.

払出制御基板７０は、図５に示すように、払出制御ＣＰＵ７００と、一連の払出制御手順を記述した払出プログラム等を格納した払出制御ＲＯＭ７０１と、作業領域やバッファメモリ等として機能する払出制御ＲＡＭ７０２とで主に構成された払出制御ワンチップマイコンＰＭＣを搭載している。この払出制御ワンチップマイコンＰＭＣには、さらに、外部バスインターフェース７０３が内蔵されており、この外部バスインターフェース７０３は、アドレスバスやデータバスさらには各制御信号の方向制御を行う。   As shown in FIG. 5, the payout control board 70 includes a payout control CPU 700, a payout control ROM 701 storing a payout program describing a series of payout control procedures, and a payout control RAM 702 that functions as a work area, a buffer memory, and the like. It is equipped with a payout control one-chip microcomputer PMC mainly composed of The payout control one-chip microcomputer PMC further includes an external bus interface 703. The external bus interface 703 controls the direction of the address bus, the data bus, and each control signal.

また、払出制御ワンチップマイコンＰＭＣには、クロック回路７０４が内蔵されており、このクロック回路７０４は、図示しない外部クロックを分周して、当該払出制御ワンチップマイコンＰＭＣの内部にて使用されるクロックを生成する。   The payout control one-chip microcomputer PMC has a built-in clock circuit 704. The clock circuit 704 divides an external clock (not shown) and is used inside the payout control one-chip microcomputer PMC. Generate a clock.

さらに、払出制御ワンチップマイコンＰＭＣには、リセットコントローラ７０５が内蔵されており、その内部にはＷＤＴ（ウォッチドッグタイマ）７０５ａが内蔵されている。このＷＤＴ７０５ａは、ノイズ等によるプログラムの異常を検出し、ウォッチドッグタイマリセット信号を生成するものである。そして、リセットコントローラ７０５は、後述する電源基板１３０（図３参照）にて生成されるシステムリセット信号、ＷＤＴ（ウォッチドッグタイマ）７０５ａにて生成されるウォッチドッグタイマリセット信号等のリセット信号を制御するものである。   Further, the payout control one-chip microcomputer PMC includes a reset controller 705, and a WDT (watchdog timer) 705a is included therein. The WDT 705a detects a program abnormality due to noise or the like, and generates a watchdog timer reset signal. The reset controller 705 controls reset signals such as a system reset signal generated by a power supply board 130 (see FIG. 3), which will be described later, and a watchdog timer reset signal generated by a WDT (watchdog timer) 705a. Is.

一方、払出制御ワンチップマイコンＰＭＣには、ＣＴＣ（Ｃｏｕｎｔｅｒ Ｔｉｍｅｒ Ｃｉｒｃｕｉｔ）７０６が内蔵されており、このＣＴＣ７０６は、所定時間が設定されると、所定時間毎にタイマ割込み信号を生成するものである。なお、このタイマ割込み信号は、後述する割込みコントローラ７０７に出力される。   On the other hand, the payout control one-chip microcomputer PMC incorporates a CTC (Counter Timer Circuit) 706, and this CTC 706 generates a timer interrupt signal every predetermined time when a predetermined time is set. The timer interrupt signal is output to an interrupt controller 707 described later.

また、払出制御ワンチップマイコンＰＭＣには、割込みコントローラ７０７が内蔵されており、上記ＣＴＣ７０６にて生成されるタイマ割込み信号並びに後述するシリアル通信回路７０８からの割込み信号を制御するものである。   The payout control one-chip microcomputer PMC includes an interrupt controller 707 for controlling a timer interrupt signal generated by the CTC 706 and an interrupt signal from a serial communication circuit 708 described later.

一方、払出制御ワンチップマイコンＰＭＣには、シリアル通信回路７０８が内蔵されており、シリアル通信が可能となっている。このシリアル通信回路７０８は、図８（ａ）に示すシリアル通信ボーレート設定レジスタＳＣＢＲが内蔵されており、このシリアル通信ボーレート設定レジスタＳＣＢＲは、初期値が０００ｈで読み書きでき、０００ｈ〜ＦＦＦｈまで設定可能なレジスタである。ボーレート（ｂｐｓ）は、内部クロック（クロック回路７０４にて生成されたクロック）周波数／（シリアル通信ボーレート設定レジスタＳＣＢＲ×１６）にて計算される。具体的には、例えば、内部クロック（クロック回路７０４にて生成されたクロック）周波数が１５ＭＨｚで、シリアル通信ボーレート設定レジスタＳＣＢＲに０ＢＣｈ（＝１８８）が設定されたとすると、ボーレート（ｂｐｓ）は、１５（ＭＨｚ）／（１８８×１６）＝４９８６．７（ｂｐｓ）となる。なお、上記主制御基板６０にて説明したボーレート設定は、受信ボーレートと送信ボーレートとを別々に設定できる例を示したが、このボーレートは、送受信共に共通である。なおまた、シリアル通信ボーレート設定レジスタＳＣＢＲに０００ｈが設定された場合は、シリアル通信ボーレート設定レジスタＳＣＢＲに００１ｈが設定されたものとして計算される。   On the other hand, the payout control one-chip microcomputer PMC incorporates a serial communication circuit 708 so that serial communication is possible. The serial communication circuit 708 includes a serial communication baud rate setting register SCBR shown in FIG. 8A. The serial communication baud rate setting register SCBR can be read and written with an initial value of 000h, and can be set from 000h to FFFh. It is a register. The baud rate (bps) is calculated by the internal clock (clock generated by the clock circuit 704) frequency / (serial communication baud rate setting register SCBR × 16). Specifically, for example, if the internal clock (clock generated by the clock circuit 704) frequency is 15 MHz and 0BCh (= 188) is set in the serial communication baud rate setting register SCBR, the baud rate (bps) is 15 (MHz) / (188 × 16) = 4986.7 (bps). The baud rate setting described in the main control board 60 shows an example in which the reception baud rate and the transmission baud rate can be set separately, but this baud rate is common to both transmission and reception. In addition, when 000h is set in the serial communication baud rate setting register SCBR, it is calculated that 001h is set in the serial communication baud rate setting register SCBR.

さらに、シリアル通信回路７０８には、図８（ｂ）に示すシリアル通信設定レジスタＳＣＦＭが内蔵されている。このシリアル通信設定レジスタＳＣＦＭは、図８（ｂ）に示すように、８ビットからなり、最下位ビット（０ビット目）が、パリティの種類を設定できるパリティ種類設定レジスタＰＴＰで構成され、１ビット目が、パリティの機能を使用するかしないかの設定ができるパリティ機能設定レジスタＰＥＮで構成され、２ビット目が、データ長を設定できるデータ長設定レジスタＦＭＴで構成され、３ビット目が、動作モーを設定できる動作モード設定レジスタＭＯＤで構成され、４ビット目、５ビット目が未使用で、６ビット目が、受信機能の使用の有無を設定できる受信機能設定レジスタＲＥＮで構成され、最上位ビット（７ビット）目が、送信機能の使用の有無を設定できる送信機能設定レジスタＴＥＮで構成されている。   Further, the serial communication circuit 708 incorporates a serial communication setting register SCFM shown in FIG. As shown in FIG. 8B, the serial communication setting register SCFM is composed of 8 bits, and the least significant bit (0th bit) is composed of a parity type setting register PTP that can set the type of parity. The second bit is composed of a parity function setting register PEN that can set whether to use the parity function, the second bit is composed of a data length setting register FMT that can set the data length, and the third bit is operated. It consists of an operation mode setting register MOD that can set mode, and the 4th bit and 5th bit are unused, and the 6th bit is made up of a reception function setting register REN that can set whether to use the reception function or not. The bit (7th bit) is composed of a transmission function setting register TEN that can set whether to use the transmission function.

このパリティ種類設定レジスタＰＴＰは、初期値が０で読み書きでき、０が設定されると偶数パリティに設定され、１が設定されると奇数パリティに設定される。また、パリティ機能設定レジスタＰＥＮは、初期値が１で読み書きでき、０が設定されるとパリティ未使用に設定され、１が設定されるとパリティ使用に設定される。   The parity type setting register PTP can be read and written with an initial value of 0. When 0 is set, even parity is set, and when 1 is set, odd parity is set. The parity function setting register PEN can be read and written with an initial value of 1. When 0 is set, the parity function setting register PEN is set to unused parity. When 1 is set, the parity function setting register PEN is set to use parity.

一方、データ長設定レジスタＦＭＴは、初期値が１で読み書きでき、０が設定されると、「Ｌ」レベルのスタートビット長，８ビット長のデータ，「Ｈ」レベルのストップビット長を１フレーム（図１０（ａ），（ｂ）参照）とした通信フォーマットとなり、１が設定されると、「Ｌ」レベルのスタートビット長，８ビット長のデータ，２パルス分の「Ｈ」レベルのストップビット長を１フレーム（図１０（ｃ）のタイミングＴ３区間参照）とした通信フォーマットなる。なお、上記パリティ機能設定レジスタＰＥＮに０が設定されるとパリティ未使用に設定されるため、図１０（ａ），（ｃ）に示すように、通信フォーマットにパリティが付加されないが、上記パリティ機能設定レジスタＰＥＮに１が設定されるとパリティ使用に設定されるため、図１０（ｂ）に示すように、通信フォーマットにパリティが付加されることとなる。この際、パリティ種類設定レジスタＰＴＰに０が設定される偶数パリティとなり、１が設定されると奇数パリティとなる。   On the other hand, the data length setting register FMT can be read and written with an initial value of 1. When 0 is set, the start bit length of “L” level, the data of 8 bit length, the stop bit length of “H” level are set to one frame. The communication format is as follows (see FIGS. 10A and 10B). When 1 is set, “L” level start bit length, 8 bit length data, “H” level stop for 2 pulses The communication format has a bit length of one frame (see timing T3 in FIG. 10C). Note that when 0 is set in the parity function setting register PEN, the parity is set to be unused, so that no parity is added to the communication format as shown in FIGS. 10 (a) and 10 (c). When 1 is set in the setting register PEN, the parity is set to be used, so that the parity is added to the communication format as shown in FIG. At this time, even parity is set to 0 in the parity type setting register PTP, and odd parity is set to 1.

また、動作モード設定レジスタＭＯＤは、初期値が０で読み書きでき、０が設定されると、ノーマルモードとなり、１が設定されるとＦＩＦＯモードとなる。すなわち、シリアル通信回路７０８に内蔵されている受信用レジスタ７０８ａ（図５参照）及び送信用レジスタ７０８ｂ（図５参照）をＦＩＦＯとして使用するかしないかの設定ができるものである。それゆえ、動作モード設定レジスタＭＯＤに０が設定されると、受信用レジスタ７０８ａ及び送信用レジスタ７０８ｂがＦＩＦＯとして使用されず、１が設定されると、受信用レジスタ７０８ａ及び送信用レジスタ７０８ｂがＦＩＦＯとして使用されることとなる。   The operation mode setting register MOD can be read and written with an initial value of 0. When 0 is set, the normal mode is set, and when 1 is set, the FIFO mode is set. That is, it is possible to set whether or not to use the reception register 708a (see FIG. 5) and the transmission register 708b (see FIG. 5) built in the serial communication circuit 708 as a FIFO. Therefore, when the operation mode setting register MOD is set to 0, the reception register 708a and the transmission register 708b are not used as FIFOs, and when 1 is set, the reception register 708a and the transmission register 708b are FIFOs. Will be used.

一方、受信機能設定レジスタＲＥＮは、初期値が０で読み書きでき、０が設定されると、受信機能を使用禁止に設定し、１が設定されると受信機能を使用可能に設定する。なお、受信機能設定レジスタＲＥＮに０が設定された瞬間に、受信機能が使用禁止に設定される。   On the other hand, the reception function setting register REN can be read and written with an initial value of 0. When 0 is set, the reception function is disabled, and when 1 is set, the reception function is enabled. The reception function is set to be disabled at the moment when 0 is set in the reception function setting register REN.

また、送信機能設定レジスタＴＥＮは、初期値が０で読み書きでき、０が設定されると、送信機能を使用禁止に設定し、１が設定されると送信機能を使用可能に設定する。なお、送信機能設定レジスタＴＥＮに０が設定された際、送信途中のデータがある場合は、送信完了後に送信禁止となる。   The transmission function setting register TEN can be read and written with an initial value of 0. When 0 is set, the transmission function is disabled, and when 1 is set, the transmission function is enabled. When 0 is set in the transmission function setting register TEN, if there is data in the middle of transmission, transmission is prohibited after transmission is completed.

他方、シリアル通信回路７０８には、図９（ａ）に示すシリアル通信設定ステータスレジスタＳＣＳＴが内蔵されている。このシリアル通信設定ステータスレジスタＳＣＳＴは、図９（ａ）に示すように、読み出しのみ可能で、８ビットからなり、最下位ビット（０ビット目）が、パリティエラーの検出有無を示すパリティエラーフラグレジスタＰＥで構成され、１ビット目が、フレーミングエラーの検出有無を示すフレーミングエラーフラグレジスタＦＥで構成され、２ビット目が、ブレークコードの検出有無を示すブレークコード検出フラグレジスタＢＲＫで構成され、３ビット目が、オーバーランの検出有無を示すオーバーラン検出フラグレジスタＯＲＥで構成され、４ビット目が、ノイズの検出有無を示すノイズ検出フラグレジスタＮＦで構成され、５ビット目が、上記受信用レジスタ７０８ａ（図５参照）にデータが格納されているか否かを示す受信データフラグレジスタＲＤＲＦで構成され、６ビット目が、上記送信用レジスタ７０８ｂ（図５参照）に格納されているデータをシリアル送信する際に使用されるシリアル通信回路７０８に内蔵されている送信用シフトレジスタ７０８ｄ（図５参照）に当該データが転送されたか否かを示す送信データエンプティフラグレジスタＴＤＢＥで構成され、最上位ビット（７ット目）が、データを送信中か否かを示す送信完了フラグレジスタＴＣで構成されている。   On the other hand, the serial communication circuit 708 incorporates a serial communication setting status register SCST shown in FIG. As shown in FIG. 9A, the serial communication setting status register SCST is readable only and consists of 8 bits. The least significant bit (0th bit) is a parity error flag register indicating whether or not a parity error has been detected. It is composed of PE, the first bit is composed of a framing error flag register FE indicating whether or not a framing error is detected, and the second bit is composed of a break code detection flag register BRK indicating whether or not a break code is detected. The eye is composed of an overrun detection flag register ORE indicating whether or not overrun is detected, the fourth bit is composed of a noise detection flag register NF indicating whether or not noise is detected, and the fifth bit is the reception register 708a. (See FIG. 5), a reception data indicating whether or not data is stored. Transmission register built in the serial communication circuit 708 used when serially transmitting the data stored in the transmission register 708b (see FIG. 5). This is composed of a transmission data empty flag register TDBE indicating whether or not the data has been transferred to the register 708d (see FIG. 5). The most significant bit (seventh bit) indicates whether or not data is being transmitted. It consists of a flag register TC.

このパリティエラーフラグレジスタＰＥは、シリアル通信回路７０８にてデータを受信した際、そのデータに付加されているパリティデータ（図１０（ｂ）参照）が例えば偶数パリティであれば、当該シリアル通信回路７０８が８ビット長データの「１」をカウントし、偶数、すなわち、パリティビットが０であれば、パリティエラーでないため、当該パリティエラーフラグレジスタＰＥに「０」が設定されることとなる。また、奇数パリティであれば、当該シリアル通信回路７０８が８ビット長データの「１」をカウントし、奇数、すなわち、パリティビットが１であれば、パリティエラーでないため、当該パリティエラーフラグレジスタＰＥに「０」が設定されることとなる。一方、偶数パリティに設定されており、当該シリアル通信回路７０８が８ビット長データの「１」をカウントした際、パリティビットが１であれば、パリティエラーであるため当該パリティエラーフラグレジスタＰＥに「１」が設定されることとなる。また、奇数パリティに設定されており、当該シリアル通信回路７０８が８ビット長データの「１」をカウントした際、パリティビットが０であれば、パリティエラーであるため当該パリティエラーフラグレジスタＰＥに「１」が設定されることとなる。なお、パリティエラーフラグレジスタＰＥに「１」が設定された際、エラーが発生したとして、シリアル通信回路７０８は、割込みコントローラ７０７（図５参照）に割込み要求信号を出力する。   The parity error flag register PE receives data at the serial communication circuit 708, and if the parity data added to the data (see FIG. 10B) is even parity, for example, the serial communication circuit 708. Counts “1” of 8-bit length data, and if it is an even number, that is, if the parity bit is 0, it is not a parity error, so that “0” is set in the parity error flag register PE. If the parity is odd, the serial communication circuit 708 counts “1” of the 8-bit length data. If the parity is odd, that is, if the parity bit is 1, it is not a parity error. “0” is set. On the other hand, even parity is set, and when the serial communication circuit 708 counts “1” of 8-bit data, if the parity bit is 1, a parity error has occurred, so that the parity error flag register PE indicates “ 1 "is set. Also, odd parity is set, and when the serial communication circuit 708 counts “1” of 8-bit length data, if the parity bit is 0, a parity error has occurred and the parity error flag register PE indicates “ 1 "is set. Note that when “1” is set in the parity error flag register PE, the serial communication circuit 708 outputs an interrupt request signal to the interrupt controller 707 (see FIG. 5), assuming that an error has occurred.

一方、フレーミングエラーフラグレジスタＦＥは、シリアル通信回路７０８にてデータを受信した際、そのデータのストップビットが「Ｌ」であれば、フレーミングエラーが発生したとして当該シリアル通信回路７０８にて「１」が設定され、ストップビットが「Ｈ」であれば、フレーミングエラーが発生していないとして「０」が設定されることとなる。なお、フレーミングエラーフラグレジスタＦＥに「１」が設定された際、エラーが発生したとして、シリアル通信回路７０８は、割込みコントローラ７０７（図５参照）に割込み要求信号を出力する。   On the other hand, if the framing error flag register FE receives data at the serial communication circuit 708 and the stop bit of the data is “L”, the framing error flag register FE determines that a framing error has occurred and sets “1” at the serial communication circuit 708. If the stop bit is “H”, “0” is set as no framing error has occurred. Note that when “1” is set in the framing error flag register FE, the serial communication circuit 708 outputs an interrupt request signal to the interrupt controller 707 (see FIG. 5), assuming that an error has occurred.

また、ブレークコード検出フラグレジスタＢＲＫは、シリアル通信回路７０８にてデータを受信した際、そのデータが１フレーム（図１０（ａ）のタイミングＴ１区間、（ｂ）のタイミングＴ２区間、（ｃ）のタイミングＴ３区間参照）以上「０」であれば、ブレークコードを検出したとして当該シリアル通信回路７０８にて「１」が設定され、１フレーム以上「０」でなければ、ブレークコード未検出として「０」が設定される。なお、ブレークコード検出フラグレジスタＢＲＫに「１」が設定された際、エラーが発生したとして、シリアル通信回路７０８は、割込みコントローラ７０７（図５参照）に割込み要求信号を出力する。   In addition, when the serial communication circuit 708 receives the data, the break code detection flag register BRK receives the data for one frame (timing T1 section in FIG. 10 (a), timing T2 section in (b), and (c). If it is equal to or greater than “0” (refer to the timing T3 interval), “1” is set in the serial communication circuit 708 because the break code is detected. Is set. Note that when “1” is set in the break code detection flag register BRK, the serial communication circuit 708 outputs an interrupt request signal to the interrupt controller 707 (see FIG. 5), assuming that an error has occurred.

一方、オーバーラン検出フラグレジスタＯＲＥは、シリアル通信回路７０８にてデータを受信した際、前回受信したデータ処理が終わっていなかった場合、オーバーランが発生したとして当該シリアル通信回路７０８にて「１」が設定され、そうでなければ、「０」が設定される。なお、オーバーラン検出フラグレジスタＯＲＥに「１」が設定された際、エラーが発生したとして、シリアル通信回路７０８は、割込みコントローラ７０７（図５参照）に割込み要求信号を出力する。   On the other hand, when the serial communication circuit 708 receives data, the overrun detection flag register ORE determines that an overrun has occurred and “1” is generated in the serial communication circuit 708 if an overrun has occurred. Is set, otherwise "0" is set. Note that when “1” is set in the overrun detection flag register ORE, the serial communication circuit 708 outputs an interrupt request signal to the interrupt controller 707 (see FIG. 5), assuming that an error has occurred.

また、ノイズ検出フラグレジスタＮＦは、シリアル通信回路７０８にてデータを受信した際、ノイズを検出すると、当該シリアル通信回路７０８にて「１」が設定され、ノイズが検出されなければ、「０」が設定される。   The noise detection flag register NF sets “1” in the serial communication circuit 708 when noise is detected when data is received by the serial communication circuit 708, and “0” if no noise is detected. Is set.

一方、受信データフラグレジスタＲＤＲＦは、シリアル通信回路７０８にてデータを受信した際使用されるシリアル通信回路７０８に内蔵されている受信用シフトレジスタ７０８ｃ（図５参照）から上記受信用レジスタ７０８ａにデータが転送された際、「１」が設定され、それ以外の場合に、「０」が設定される。なお、受信データフラグレジスタＲＤＲＦに「１」が設定された際、シリアル通信回路７０８は、割込みコントローラ７０７（図５参照）に割込み要求信号を出力する。   On the other hand, the reception data flag register RDRF receives data from the reception shift register 708c (see FIG. 5) built in the serial communication circuit 708 used when the data is received by the serial communication circuit 708 to the reception register 708a. Is transferred, “1” is set. Otherwise, “0” is set. When “1” is set in the reception data flag register RDRF, the serial communication circuit 708 outputs an interrupt request signal to the interrupt controller 707 (see FIG. 5).

また、送信データエンプティフラグレジスタＴＤＢＥは、送信用レジスタ７０８ｂ（図５参照）に格納されているデータをシリアル送信する際に使用されるシリアル通信回路７０８に内蔵されている送信用シフトレジスタ７０８ｄ（図５参照）に当該データが転送された際、「１」が設定され、それ以外の場合に、「０」が設定される。なお、送信データエンプティフラグレジスタＴＤＢＥに「１」が設定された際、シリアル通信回路７０８は、割込みコントローラ７０７（図５参照）に割込み要求信号を送信する。   The transmission data empty flag register TDBE is a transmission shift register 708d (see FIG. 5) built in the serial communication circuit 708 used when serially transmitting the data stored in the transmission register 708b (see FIG. 5). 5), “1” is set when the data is transferred, and “0” is set otherwise. When “1” is set in the transmission data empty flag register TDBE, the serial communication circuit 708 transmits an interrupt request signal to the interrupt controller 707 (see FIG. 5).

一方、送信完了フラグレジスタＴＣはシリアル通信回路７０８よりデータが送信中の場合は、「０」が設定され、データ送信が完了すると「１」が設定される。   On the other hand, the transmission completion flag register TC is set to “0” when data is being transmitted from the serial communication circuit 708, and is set to “1” when data transmission is completed.

他方、シリアル通信回路７０８には、さらに、図９（ｂ）に示すシリアル通信データレジスタＳＣＤＴが内蔵されている。このシリアル通信データレジスタＳＣＤＴは、初期値が００ｈで読み書き可能で、００ｈ〜ＦＦｈまでのデータを格納することができる。このシリアル通信データレジスタＳＣＤＴは、読み出された時、受信データとして機能し、書き込まれた時、送信データとして機能する。   On the other hand, the serial communication circuit 708 further includes a serial communication data register SCDT shown in FIG. This serial communication data register SCDT is readable / writable with an initial value of 00h, and can store data from 00h to FFh. The serial communication data register SCDT functions as reception data when read, and functions as transmission data when written.

＜演出制御基板＞
演出制御基板９０は、図３に示すように、上記主制御基板６０からの演出制御コマンドＤＩ_ＣＭＤを受けて各種演出を実行制御する演出制御ＣＰＵ９００と、演出制御手順を記述した制御プログラム等が格納されている演出制御ＲＯＭ９０１と、作業領域やバッファメモリ等として機能する演出制御ＲＡＭ９０２とで構成されている。そしてさらに、演出制御基板９０は、所望のＢＧＭや効果音を生成する音ＬＳＩ９０３と、ＢＧＭや効果音等の音データ等が予め格納されている音ＲＯＭ９０４とが搭載されている。 <Production control board>
As shown in FIG. 3, the effect control board 90 stores an effect control CPU 900 that executes and controls various effects upon receiving the effect control command DI_CMD from the main control board 60, and a control program that describes the effect control procedure. The effect control ROM 901 and the effect control RAM 902 functioning as a work area, a buffer memory, and the like. Further, the effect control board 90 is mounted with a sound LSI 903 for generating desired BGM and sound effects, and a sound ROM 904 in which sound data such as BGM and sound effects are stored in advance.

このように構成される演出制御基板９０には、ランプ演出効果を現出するＬＥＤランプ等の装飾ランプが搭載されている装飾ランプ基板１００が接続され、さらに、内蔵されているランプ（図示せず）点灯時に遊技者が押下することにより演出効果を変化させることができる押しボタン式の演出ボタン装置１３が接続され、ＢＧＭや効果音等を発するスピーカ１６が接続されている。またさらに、演出制御基板９０には、液晶表示装置４１を制御する液晶制御基板１２０が接続されている。   The effect control board 90 configured as described above is connected to a decorative lamp board 100 on which a decorative lamp such as an LED lamp that exhibits a lamp effect is mounted, and further includes a built-in lamp (not shown). ) A push button type effect button device 13 that can change the effect by pressing the player when it is lit is connected, and a speaker 16 that emits BGM, sound effects, etc. is connected. Furthermore, a liquid crystal control board 120 that controls the liquid crystal display device 41 is connected to the effect control board 90.

かくして、このように構成される演出制御基板９０は、主制御基板６０より送信される大当たり抽選結果（大当たりかハズレの別）に基づく特別図柄変動パターン、現在の遊技状態、作動保留球数、抽選結果に基づき停止させる装飾図柄等に必要となる基本情報を含んだ演出制御コマンドＤＩ_ＣＭＤを演出制御ＣＰＵ９００にて受信する。そして、演出制御ＣＰＵ９００は、受信した演出制御コマンドＤＩ_ＣＭＤに対応した演出パターンを、演出制御ＲＯＭ９０１内に予め格納しておいた多数の演出パターンの中から抽選により決定し、その決定した演出パターンを実行指示する制御信号を演出制御ＲＡＭ９０２内に一時的に格納する。   Thus, the production control board 90 configured as described above has a special symbol variation pattern based on the jackpot lottery result (whether it is a jackpot or lose) transmitted from the main control board 60, the current game state, the number of suspended balls, the lottery. The effect control CPU 900 receives an effect control command DI_CMD including basic information necessary for the decorative design to be stopped based on the result. Then, the effect control CPU 900 determines an effect pattern corresponding to the received effect control command DI_CMD by lottery from a number of effect patterns stored in advance in the effect control ROM 901, and executes the determined effect pattern. The control signal to be instructed is temporarily stored in the effect control RAM 902.

演出制御ＣＰＵ９００は、演出制御ＲＡＭ９０２に格納しておいた演出パターンを実行指示する制御信号のうち、音に関する制御信号を音ＬＳＩ９０３に送信する。これを受けて音ＬＳＩ９０３は、当該制御信号に対応する音データを音ＲＯＭ９０４より読み出し、スピーカ１６に出力する。これにより、スピーカ１６より上記決定された演出パターンに対応したＢＧＭや効果音が発せられることとなる。   The effect control CPU 900 transmits a control signal related to sound to the sound LSI 903 among the control signals for instructing execution of the effect pattern stored in the effect control RAM 902. In response to this, the sound LSI 903 reads the sound data corresponding to the control signal from the sound ROM 904 and outputs it to the speaker 16. Thereby, BGM and sound effects corresponding to the determined effect pattern are emitted from the speaker 16.

また演出制御ＣＰＵ９００は、演出制御ＲＡＭ９０２に格納しておいた演出パターンを実行指示する制御信号のうち、光に関する制御信号を装飾ランプ基板１００に送信する。これにより、装飾ランプ基板１００が、ランプ演出効果を現出するＬＥＤランプ等の装飾ランプを点灯又は消灯する制御を行うため、上記決定された演出パターンに対応したランプ演出が実行されることとなる。   In addition, the effect control CPU 900 transmits a control signal related to light to the decorative lamp substrate 100 among the control signals for instructing execution of the effect pattern stored in the effect control RAM 902. As a result, the decorative lamp substrate 100 performs control to turn on or off a decorative lamp such as an LED lamp that exhibits a lamp effect, and thus the lamp effect corresponding to the determined effect pattern is executed. .

そして演出制御ＣＰＵ９００は、演出制御ＲＡＭ９０２に格納しておいた演出パターンを実行指示する制御信号のうち、画像に関する液晶制御コマンドＬＣ_ＣＭＤを液晶制御基板１２０に送信する。これにより、液晶制御基板１２０が、当該液晶制御コマンドＬＣ_ＣＭＤに基づく画像を表示させるように液晶表示装置４１を制御することにより、上記決定された演出パターンに対応した画像が液晶表示装置４１に表示されることとなる。なお、液晶制御基板１２０には演出内容に沿った画像を表示するための種々の画像データが記憶されており、さらに、演出出力全般の制御を担うＶＤＰ（Ｖｉｄｅｏ Ｄｉｓｐｌａｙ Ｐｒｏｃｅｓｓｏｒ）が搭載されている。   The effect control CPU 900 transmits the liquid crystal control command LC_CMD related to the image to the liquid crystal control board 120 among the control signals for instructing to execute the effect pattern stored in the effect control RAM 902. Thereby, the liquid crystal control board 120 controls the liquid crystal display device 41 to display an image based on the liquid crystal control command LC_CMD, whereby an image corresponding to the determined effect pattern is displayed on the liquid crystal display device 41. The Rukoto. The liquid crystal control board 120 stores various image data for displaying an image in accordance with the contents of the effect, and further includes a VDP (Video Display Processor) that controls the overall effect output.

＜電源基板＞
ところで、上記説明した各基板への電源供給は、電源基板１３０（図３参照）より供給されており、この電源基板１３０は、図３に示すように、電圧生成部１３００と、電圧監視部１３０１と、システムリセット生成部１３０２とを含んで構成されている。この電圧生成部１３００は、遊技店に設置された図示しない変圧トランスから供給される外部電源である交流電圧ＡＣ２４Ｖを受けて複数種類の直流電圧を生成するものである。そして、この生成された直流電圧が各基板へ供給されることとなる。なお、主制御基板６０及び払出制御基板７０には、後述するバックアップ処理を行うにあたり、バックアップ電源が供給されている。 <Power supply board>
By the way, the power supply to each substrate described above is supplied from a power supply board 130 (see FIG. 3). As shown in FIG. 3, the power supply board 130 includes a voltage generation unit 1300 and a voltage monitoring unit 1301. And a system reset generation unit 1302. This voltage generator 1300 generates a plurality of types of DC voltages in response to an AC voltage AC24V, which is an external power source supplied from a transformer (not shown) installed in the amusement store. Then, the generated DC voltage is supplied to each substrate. Note that backup power is supplied to the main control board 60 and the payout control board 70 when performing backup processing to be described later.

一方、電圧監視部１３０１は、上記交流電圧ＡＣ２４Ｖの電圧を監視するもので、この電圧が遮断されたり、停電が発生したりして電圧異常を検出した場合に電圧異常信号ＡＬＡＲＭを主制御基板６０及び払出制御基板７０に出力するものである。なお、この電圧異常信号ＡＬＡＲＭは、電圧異常時には「Ｌ」レベルの信号を出力し、正常時には「Ｈ」レベルの信号を出力する。   On the other hand, the voltage monitoring unit 1301 monitors the voltage of the AC voltage AC24V. When this voltage is cut off or a power failure occurs, a voltage abnormality signal ALARM is detected by the main control board 60. And output to the payout control board 70. The voltage abnormality signal ALARM outputs an “L” level signal when the voltage is abnormal, and outputs an “H” level signal when it is normal.

また、システムリセット生成部１３０２は、電源投入時のシステムリセット信号を生成するもので、その生成したシステムリセット信号を、主制御基板６０，払出制御基板７０及びサブ制御基板８０に出力するものである。なお、図示では、電源供給ルート、システムリセット信号の出力ルートは、省略している。   The system reset generation unit 1302 generates a system reset signal when the power is turned on, and outputs the generated system reset signal to the main control board 60, the payout control board 70, and the sub control board 80. . In the figure, the power supply route and the system reset signal output route are omitted.

ここで、本発明の特徴とするところは、主制御基板６０と払出制御基板７０との通信に関する部分であるため、この通信に関する部分を図１１〜図１６を参照して具体的に説明する。   Here, since the feature of the present invention is a part related to communication between the main control board 60 and the payout control board 70, the part related to this communication will be specifically described with reference to FIGS.

＜主制御基板処理＞
まず、主制御基板６０の主制御ＲＯＭ６０１内に格納されているプログラムの概要を図１１及び図１２を参照して説明する。 <Main control board processing>
First, an outline of a program stored in the main control ROM 601 of the main control board 60 will be described with reference to FIGS.

＜主制御基板：メイン処理＞
まず、パチンコ遊技機１に電源が投入されると、電源基板１３０（電圧生成部１３００）（図３参照）から各制御基板に電源が投入された旨の電源投入信号が送られる。これを受けて、主制御ＣＰＵ６００（図３参照）は、図１１に示す主制御メイン処理を行う。主制御ＣＰＵ６００は、まず、最初に自らを割込み禁止状態に設定すると共に（ステップＳ１）、当該主制御ＣＰＵ６００内のレジスタ値等の初期設定を行う（ステップＳ２）。この際、主制御ＣＰＵ６００は、受信ボーレート設定レジスタＲＰＲ（図６（ａ）参照）にデータを設定し、受信ボーレート（ｂｐｓ）を設定すると共に、パリティ有無設定レジスタＲＰＥＮ（図６（ａ）参照）にデータを設定し、パリティ有りか無しかの設定を行い、パリティ有りに設定した場合は、パリティ奇偶設定レジスタＲＥＶＥＮ（図６（ａ）参照）にデータを設定し、偶数パリティか奇数パリティかの設定を行う。また、送信ボーレート設定レジスタＴＰＲ（図７（ａ）参照）にデータを設定し、送信ボーレート（ｂｐｓ）を設定すると共に、パリティ有無設定レジスタＴＰＥＮ（図７（ａ）参照）にデータを設定し、パリティ有りか無しかの設定を行い、パリティ有りに設定した場合は、パリティ奇偶設定レジスタＴＥＶＥＮ（図７（ａ）参照）にデータを設定し、偶数パリティか奇数パリティかの設定を行う。 <Main control board: Main processing>
First, when the power is turned on to the pachinko gaming machine 1, a power-on signal indicating that the power is turned on to each control board is sent from the power board 130 (voltage generator 1300) (see FIG. 3). In response to this, the main control CPU 600 (see FIG. 3) performs the main control main process shown in FIG. First, the main control CPU 600 sets itself to an interrupt disabled state (step S1), and performs initial setting of register values and the like in the main control CPU 600 (step S2). At this time, the main control CPU 600 sets data in the reception baud rate setting register RPR (see FIG. 6A), sets the reception baud rate (bps), and also sets the parity presence / absence setting register RPEN (see FIG. 6A). If the parity is set, the data is set in the parity odd / even setting register REVEN (see FIG. 6 (a)) to determine whether the parity is even or odd. Set up. Also, data is set in the transmission baud rate setting register TPR (see FIG. 7A), the transmission baud rate (bps) is set, and data is set in the parity presence / absence setting register TPEN (see FIG. 7A). Whether parity is present or not is set. When parity is set, data is set in the parity odd / even setting register TEVEN (see FIG. 7A) to set even parity or odd parity.

続いて、主制御ＣＰＵ６００は、サブ制御基板８０の起動待ち時間をセットし（ステップＳ３）、セットした起動待ち時間を１減算し（ステップＳ４）、そのセットした起動待ち時間が０になるまでステップＳ４の処理を繰り返す（ステップＳ５：≠０）。   Subsequently, the main control CPU 600 sets the activation waiting time of the sub control board 80 (step S3), subtracts 1 from the set activation waiting time (step S4), and steps until the set activation waiting time becomes zero. The process of S4 is repeated (step S5: ≠ 0).

セットした起動待ち時間が０になると（ステップＳ５：＝０）、主制御ＣＰＵ６００は、電源基板１３０（電圧監視部１３０１）（図３参照）より送信されてくる電圧異常信号ＡＬＡＲＭを２回取得する（ステップＳ６）。そして、その２回取得した電圧異常信号ＡＬＡＲＭのレベルが一致するか否かを確認し（ステップＳ７）、一致していなければ（ステップＳ７：ＮＯ）、ステップＳ６の処理に戻り、一致していれば（ステップＳ７：ＹＥＳ）、その電圧異常信号ＡＬＡＲＭを図示しない内部レジスタ内に格納し、その電圧異常信号ＡＬＡＲＭのレベルを確認する（ステップＳ８）。電圧異常信号ＡＬＡＲＭのレベルが「Ｌ」レベルであれば（ステップＳ８：ＹＥＳ）、ステップＳ６の処理に戻り、電圧異常信号ＡＬＡＲＭのレベルが「Ｈ」レベルであれば（ステップＳ８：ＮＯ）、ステップＳ９の処理に進む。すなわち、主制御ＣＰＵ６００は、電圧異常信号ＡＬＡＲＭが正常レベル（すなわち「Ｈ」レベル）に変化するまで同一の処理を繰り返す（ステップＳ６〜Ｓ８）。   When the set activation waiting time becomes 0 (step S5: = 0), the main control CPU 600 acquires the voltage abnormality signal ALARM transmitted from the power supply board 130 (voltage monitoring unit 1301) (see FIG. 3) twice. (Step S6). Then, it is confirmed whether or not the level of the voltage abnormality signal ALARM acquired twice is coincident (step S7). If not coincident (step S7: NO), the process returns to step S6 and coincides. If this is the case (step S7: YES), the voltage abnormality signal ALARM is stored in an internal register (not shown), and the level of the voltage abnormality signal ALARM is confirmed (step S8). If the level of the voltage abnormality signal ALARM is “L” level (step S8: YES), the process returns to step S6. If the level of the voltage abnormality signal ALARM is “H” level (step S8: NO), step is performed. The process proceeds to S9. That is, main control CPU 600 repeats the same processing until voltage abnormality signal ALARM changes to a normal level (that is, “H” level) (steps S6 to S8).

次いで、主制御ＣＰＵ６００は、主制御ＲＡＭ６０２（図４参照）へのデータ書込みを許可する（ステップＳ９）。このように、電圧異常信号ＡＬＡＲＭの正常レベル（正常値）を検出するまで主制御ＲＡＭ６０２へのデータ書き込みを禁止することにより、電源基板１３０（図３参照）に供給される外部電源（交流電圧ＡＣ２４Ｖ）が安定して供給される前に、不安定な信号が主制御ＲＡＭ６０２にアクセスし、主制御ＲＡＭ６０２に記憶されているデータを書き換えてしまうという事態を防止することができる。   Next, the main control CPU 600 permits data writing to the main control RAM 602 (see FIG. 4) (step S9). In this way, by prohibiting data writing to the main control RAM 602 until the normal level (normal value) of the voltage abnormality signal ALARM is detected, the external power supply (AC voltage AC24V supplied to the power supply board 130 (see FIG. 3)). ) Can be prevented before an unstable signal accesses the main control RAM 602 and rewrites data stored in the main control RAM 602.

次いで、主制御ＣＰＵ６００は、演出制御基板９０に液晶表示装置４１に待機画面を表示させるような演出制御コマンドＤＩ_ＣＭＤを送信する（ステップＳ１０）。   Next, the main control CPU 600 transmits an effect control command DI_CMD that causes the effect control board 90 to display a standby screen on the liquid crystal display device 41 (step S10).

次いで、主制御ＣＰＵ６００は、払出制御基板７０（図３参照）から送信されてくる電源投入信号を確認し（ステップＳ１１）、その電源投入信号がＯＮであれば（ステップＳ１１：ＹＥＳ）、ステップＳ１２の処理に進み、電源投入信号がＯＦＦであれば（ステップＳ１１：ＮＯ）、電源投入信号がＯＮになるまでステップＳ１１の処理を繰り返す。すなわち、払出制御基板７０が起動するまで待機する。   Next, the main control CPU 600 confirms the power-on signal transmitted from the payout control board 70 (see FIG. 3) (step S11). If the power-on signal is ON (step S11: YES), step S12 If the power-on signal is OFF (step S11: NO), the process of step S11 is repeated until the power-on signal is turned on. That is, it waits until the dispensing control board 70 is activated.

次いで、主制御ＣＰＵ６００は、主制御バックアップフラグＭＢＦＬの内容を判定する（ステップＳ１２）。なお、この主制御バックアップフラグＭＢＦＬとは、図１２に示す電圧監視処理の動作が実行されたか否かを示すデータである。   Next, the main control CPU 600 determines the contents of the main control backup flag MBFL (step S12). The main control backup flag MBFL is data indicating whether or not the operation of the voltage monitoring process shown in FIG. 12 has been executed.

この主制御バックアップフラグＭＢＦＬがＯＦＦ状態（ステップＳ１２：ＯＦＦ）であれば、後述する図１２に示す電圧監視処理の動作が実行されていないこととなり、主制御ＣＰＵ６００は、主制御ＲＡＭ６０２内の全領域を全てクリアする処理を行う。そしてさらに、主制御ＣＰＵ６００は、復帰コマンドＲＥ_ＣＭＤを、シリアル通信回路６０９を用いて払出制御基板７０にシリアル送信する（ステップＳ１６）。   If the main control backup flag MBFL is in the OFF state (step S12: OFF), the voltage monitoring processing operation shown in FIG. 12 to be described later is not executed, and the main control CPU 600 has the entire area in the main control RAM 602. Process to clear all. Further, the main control CPU 600 serially transmits a return command RE_CMD to the payout control board 70 using the serial communication circuit 609 (step S16).

一方、主制御バックアップフラグＭＢＦＬがＯＮ状態（ステップＳ１２：ＯＮ）であれば、後述する図１２に示す電圧監視処理の動作が実行されていることとなるため、主制御ＣＰＵ６００は、チェックサム値を算出するためのチェックサム演算を行う（ステップＳ１３）。なお、チェックサム演算とは、主制御ＲＡＭ６０２の作業領域を対象とする８ビット加算演算である。   On the other hand, if the main control backup flag MBFL is in the ON state (step S12: ON), the voltage monitoring process operation shown in FIG. 12 to be described later is being executed, so the main control CPU 600 sets the checksum value. A checksum calculation for calculation is performed (step S13). The checksum operation is an 8-bit addition operation for the work area of the main control RAM 602.

そして、主制御ＣＰＵ６００は、上記チェックサム値が算出されたら、この演算結果を主制御ＲＡＭ６０２内のＳＵＭ番地の記憶値と比較する処理を行う（ステップＳ１４）。なお、記憶された演算結果は、主制御ＲＡＭ６０２内に記憶されている他のデータと共に、電源基板１３０（電圧生成部１３００）にて生成されるバックアップ電源によって維持されている。   Then, when the checksum value is calculated, the main control CPU 600 compares the calculation result with the stored value at the SUM address in the main control RAM 602 (step S14). The stored calculation result is maintained by a backup power source generated by the power supply board 130 (voltage generation unit 1300) together with other data stored in the main control RAM 602.

このＳＵＭ番地の記憶値と上記ステップＳ１３の処理にて算出されたチェックサム値が不一致（ステップＳ１４：ＮＯ）であれば、主制御ＣＰＵ６００は、主制御ＲＡＭ６０２内の全領域を全てクリアする処理を行う。そしてさらに、主制御ＣＰＵ６００は、復帰コマンドＲＥ_ＣＭＤを、シリアル通信回路６０９を用いて払出制御基板７０にシリアル送信する（ステップＳ１６）。   If the stored value at this SUM address does not match the checksum value calculated in step S13 (step S14: NO), the main control CPU 600 clears all areas in the main control RAM 602. Do. Further, the main control CPU 600 serially transmits a return command RE_CMD to the payout control board 70 using the serial communication circuit 609 (step S16).

一方、チェックサム値が一致（ステップＳ１４：ＹＥＳ）していれば、主制御ＣＰＵ６００は、主制御ＲＡＭ６０２内に記憶されているデータに基づいて電源遮断時の遊技動作に復帰させる処理を行う。そしてさらに、主制御ＣＰＵ６００は、復帰コマンドＲＥ_ＣＭＤを、シリアル通信回路６０９を用いて払出制御基板７０にシリアル送信する（ステップＳ１５）。   On the other hand, if the checksum values match (step S14: YES), the main control CPU 600 performs a process of returning to the game operation at the time of power-off based on the data stored in the main control RAM 602. Further, the main control CPU 600 serially transmits a return command RE_CMD to the payout control board 70 using the serial communication circuit 609 (step S15).

次いで、主制御ＣＰＵ６００は、ステップＳ１５又はステップＳ１６の処理後、４ｍｓ毎に定期的にタイマ割込みがかかるようにＣＴＣ６０７（図４参照）に所定時間を設定する（ステップＳ１７）。   Next, the main control CPU 600 sets a predetermined time in the CTC 607 (see FIG. 4) so that a timer interrupt is periodically generated every 4 ms after the processing of step S15 or step S16 (step S17).

次いで、主制御ＣＰＵ６００は、自身への割込みを禁止状態にセットした状態（ステップＳ１８）で、各種の乱数カウンタの更新処理を行う（ステップＳ１９）。この各種乱数更新処理には、普通図柄の当否抽選に使用する普通図柄当り判定用乱数の初期値変更に使用する普通図柄当り判定用初期値乱数の更新や、特別図柄変動パターンコマンドを決定するための抽選に使用する変動パターン用乱数値の更新等が含まれる。   Next, the main control CPU 600 performs update processing of various random number counters (step S19) in a state where the interruption to itself is set to a prohibited state (step S18). In this various random number update processing, the initial value random number for normal symbol determination used to change the initial value of the random number for normal symbol determination used for the normal symbol success / failure lottery and the special symbol variation pattern command are determined. Update of random numbers for variation patterns used for the lottery of the above.

そしてその後、主制御ＣＰＵ６００は、割込み許可状態に戻して（ステップＳ２０）、ステップＳ１８に戻る処理を行い。ステップＳ１８〜ステップＳ２０の処理を繰り返す。   After that, the main control CPU 600 returns to the interrupt permission state (step S20), and performs processing to return to step S18. Steps S18 to S20 are repeated.

＜主制御基板：タイマ割込み処理＞
続いて、図１２を参照して、上述したメイン処理を中断させて、４ｍｓ毎に開始されるタイマ割込みプログラムについて説明する。このタイマ割込みが生じると、主制御ＣＰＵ６００内のレジスタ群の内容を主制御ＲＡＭ６０２のスタック領域に退避させる退避処理を実行し（ステップＳ５０）、その後電圧監視処理を実行する（ステップＳ５１）。この電圧監視処理は、電源基板１３０（電圧監視部１３０１）から出力される電圧異常信号ＡＬＡＲＭのレベルを判定し、電圧異常信号ＡＬＡＲＭが「Ｌ」レベル（異常レベル）であれば、主制御ＲＡＭ６０２（図４参照）内に記憶されているデータのバックアップ処理、すなわち、当該データのチェックサム値を算出し、その算出したチェックサム値をバックアップデータとして主制御ＲＡＭ６０２に保存する処理を行う。なお、バックアップ処理が実行された場合は、主制御バックアップフラグＭＢＦＬがＯＮにセットされ、バックアップ処理が実行されなかった場合は、主制御バックアップフラグＭＢＦＬがＯＦＦにセットされる。 <Main control board: Timer interrupt processing>
Next, with reference to FIG. 12, a timer interrupt program started every 4 ms by interrupting the main process described above will be described. When this timer interruption occurs, a saving process for saving the contents of the register group in the main control CPU 600 to the stack area of the main control RAM 602 is executed (step S50), and then a voltage monitoring process is executed (step S51). In this voltage monitoring process, the level of the voltage abnormality signal ALARM output from the power supply board 130 (voltage monitoring unit 1301) is determined. If the voltage abnormality signal ALARM is “L” level (abnormal level), the main control RAM 602 ( The backup process of the data stored in FIG. 4), that is, the checksum value of the data is calculated, and the calculated checksum value is stored in the main control RAM 602 as backup data. When the backup process is executed, the main control backup flag MBFL is set to ON. When the backup process is not executed, the main control backup flag MBFL is set to OFF.

次いで、主制御ＣＰＵ６００は、上記電圧監視処理（ステップＳ５１）が終了すると、各遊技動作の時間を管理しているタイマのタイマ減算処理を行う（ステップＳ５２）。ここで減算されたタイマは、大入賞口４３（図２参照）の開放時間、普通図柄の変動時間、特別図柄の変動時間等の遊技演出時間、不正情報タイマ等を管理するために使用されるものである。   Next, when the voltage monitoring process (step S51) ends, the main control CPU 600 performs a timer subtraction process for a timer that manages the time of each gaming operation (step S52). The timer subtracted here is used to manage the opening time of the special winning opening 43 (see FIG. 2), the game effect time such as the normal symbol fluctuation time, the special symbol fluctuation time, the fraud information timer, and the like. Is.

続いて、主制御ＣＰＵ６００には、特別図柄始動口スイッチ４２ａ（図３参照）と、普通図柄始動口スイッチ４４ａ（図３参照）と、一般入賞口スイッチ４５ａ（図３参照）と、大入賞口スイッチ４３ａ（図３参照）を含む各種スイッチ類のＯＮ／ＯＦＦ信号が入力され、主制御ＲＡＭ６０２の作業領域にＯＮ／ＯＦＦ信号レベルや、その立ち上がり状態が記憶される（ステップＳ５３）。なお、このスイッチ入力処理は、不正入賞があった場合に、立ち上がり状態を無効（入賞無効）にする処理も行い、賞球を払出すために上記大入賞口スイッチ４３ａ，一般入賞口スイッチ４５ａに何個の遊技球が入賞したのかのカウントも行っている。   Subsequently, the main control CPU 600 includes a special symbol starting port switch 42a (see FIG. 3), a normal symbol starting port switch 44a (see FIG. 3), a general winning port switch 45a (see FIG. 3), and a big winning port. The ON / OFF signals of various switches including the switch 43a (see FIG. 3) are input, and the ON / OFF signal level and the rising state thereof are stored in the work area of the main control RAM 602 (step S53). Note that this switch input process also performs a process of invalidating the standing-up state (winning invalid) when there is an illegal winning, and in order to pay out a winning ball, the above-mentioned large winning opening switch 43a and the general winning opening switch 45a. It also counts how many game balls have won.

その後、主制御ＣＰＵ６００は、エラー管理処理を行う（ステップＳ５４）。このエラー管理処理にて、後述するステップＳ５５にて払出制御基板７０より送信不許可信号ＮＴＰ_ＳＩＧを受信していた場合、ＯＮにセットされる払出エラーフラグＰＥＲＲ_ＦＬＧを確認し、ＯＮにセットされていれば、エラー表示する演出制御コマンドＤＩ_ＣＭＤを生成し、演出制御基板９０に送信する。これにより、エラー内容が液晶表示装置４１（図２参照）等に表示されることとなる。   Thereafter, the main control CPU 600 performs error management processing (step S54). In this error management process, if the transmission non-permission signal NTP_SIG is received from the payout control board 70 in step S55 described later, the payout error flag PERR_FLG set to ON is confirmed, and if it is set to ON. The production control command DI_CMD for displaying an error is generated and transmitted to the production control board 90. As a result, the error content is displayed on the liquid crystal display device 41 (see FIG. 2) or the like.

次いで、主制御ＣＰＵ６００は、賞球管理処理を実行する（ステップＳ５５）。この賞球管理処理は、払出制御基板７０（図３参照）に払出し動作を行わせるための払出制御コマンドＰＡＹ_ＣＭＤを、シリアル通信回路６０９を用いてシリアル送信するものである。しかしながら、主制御ＣＰＵ６００は、払出制御基板７０から送信されてくる送信許可信号ＴＰ_ＳＩＧを受信するまで、払出制御コマンドＰＡＹ_ＣＭＤを生成しない。そして、送信不許可信号ＮＴＰ_ＳＩＧを受信した場合は、払出エラーフラグＰＥＲＲ_ＦＬＧをＯＮにセットする。なお、この払出エラーフラグＰＥＲＲ_ＦＬＧがステップＳ５４にて使用される。   Next, the main control CPU 600 executes prize ball management processing (step S55). In this prize ball management process, a payout control command PAY_CMD for causing the payout control board 70 (see FIG. 3) to perform a payout operation is serially transmitted using the serial communication circuit 609. However, main control CPU 600 does not generate payout control command PAY_CMD until it receives transmission permission signal TP_SIG transmitted from payout control board 70. When the transmission non-permission signal NTP_SIG is received, the payout error flag PERR_FLG is set to ON. The payout error flag PERR_FLG is used in step S54.

次いで、主制御ＣＰＵ６００は、各変動表示ゲームに係る乱数を更新する乱数管理処理を実行する（ステップＳ５６）。この乱数管理処理は、当否抽選に使用する普通図柄当り判定用乱数を更新する処理や、特別図柄の種類を決める特別図柄用乱数を更新する処理等を実行するものである。   Next, the main control CPU 600 executes a random number management process for updating the random numbers related to each variable display game (step S56). This random number management process executes a process for updating a random number for determining a normal symbol used in the lottery determination, a process for updating a random number for a special symbol for determining the type of the special symbol, and the like.

次いで、主制御ＣＰＵ６００は、普通図柄処理を実行する（ステップＳ５７）。この普通図柄処理は、普通図柄の当否抽選を実行し、その抽選結果に基づいて普通図柄の変動パターンや普通図柄の停止表示状態を決定したりするものである。   Next, the main control CPU 600 executes normal symbol processing (step S57). In this normal symbol processing, a normal symbol winning / losing lottery is executed, and the variation pattern of the normal symbol and the stop display state of the normal symbol are determined based on the lottery result.

次いで、主制御ＣＰＵ６００は、特別図柄処理を実行する（ステップＳ５８）。この特別図柄処理では、特別図柄の当否抽選を実行し、その抽選の結果に基づいて特別図柄の変動パターンや特別図柄の停止表示態様（停止特別図柄）を決定する。   Next, the main control CPU 600 executes special symbol processing (step S58). In this special symbol process, whether or not a special symbol is selected is determined, and a variation pattern of the special symbol and a stop display mode of the special symbol (stop special symbol) are determined based on the result of the lottery.

次いで、主制御ＣＰＵ６００は、ＬＥＤ管理処理を実行する（ステップＳ５９）。このＬＥＤ管理処理は、処理の進行状態に応じて、特別図柄表示装置４６や普通図柄表示装置４７への出力データを生成したり、当該データに基づく制御信号を出力したりする処理である。   Next, the main control CPU 600 executes LED management processing (step S59). This LED management process is a process of generating output data to the special symbol display device 46 or the normal symbol display device 47 or outputting a control signal based on the data according to the progress of the process.

次いで、主制御ＣＰＵ６００は、遊技状態に応じて、大入賞口４３（図２参照）等の開閉動作を実現するソレノイドの駆動処理を実行する（ステップＳ６０）。   Next, the main control CPU 600 executes a solenoid driving process for realizing an opening / closing operation of the special prize opening 43 (see FIG. 2) or the like according to the gaming state (step S60).

次いで、主制御ＣＰＵ６００は、割込み許可状態に戻し（ステップＳ６１）、主制御ＲＡＭ６０２のスタック領域に退避させておいたレジスタの内容を復帰させタイマ割込みを終える（ステップＳ６２）。これにより、割込み処理ルーチンからメイン処理（図１１参照）に戻ることとなる。   Next, the main control CPU 600 returns to the interrupt enabled state (step S61), restores the contents of the registers saved in the stack area of the main control RAM 602, and ends the timer interrupt (step S62). As a result, the process returns from the interrupt process routine to the main process (see FIG. 11).

＜払出制御基板処理＞
次に、払出制御基板７０の払出制御ＲＯＭ７０１内に格納されているプログラムの概要を図１３〜図１５を参照して説明する。 <Discharge control board processing>
Next, an outline of a program stored in the payout control ROM 701 of the payout control board 70 will be described with reference to FIGS.

＜払出制御基板：メイン処理＞
パチンコ遊技機１に電源が投入されると、電源基板１３０（電圧生成部１３００）（図３参照）から各制御基板に電源が投入された旨の電源投入信号が送られる。これを受けて、払出制御ＣＰＵ７００（図５参照）は、図１３に示す払出制御メイン処理を行う。払出制御ＣＰＵ７００は、まず、最初に自らを割込み禁止状態に設定すると共に（ステップＳ１００）、当該払出制御ＣＰＵ７００内のレジスタ値等の初期設定を行う（ステップＳ１０１）。 <Discharge control board: main processing>
When the pachinko gaming machine 1 is turned on, a power-on signal indicating that the power is turned on is sent from the power board 130 (voltage generator 1300) (see FIG. 3) to each control board. In response to this, the payout control CPU 700 (see FIG. 5) performs a payout control main process shown in FIG. The payout control CPU 700 first sets itself to an interrupt disabled state (step S100) and initializes register values and the like in the payout control CPU 700 (step S101).

次いで、払出制御ＣＰＵ７００は、電源基板１３０（電圧監視部１３０１）（図３参照）より送信されてくる電圧異常信号ＡＬＡＲＭを２回取得する（ステップＳ１０２）。そして、その２回取得した電圧異常信号ＡＬＡＲＭのレベルが一致するか否かを確認し（ステップＳ１０３）、一致していなければ（ステップＳ１０３：ＮＯ）、ステップＳ１０２の処理に戻り、一致していれば（ステップＳ１０３：ＹＥＳ）、その電圧異常信号ＡＬＡＲＭを図示しない内部レジスタ内に格納し、その電圧異常信号ＡＬＡＲＭのレベルを確認する（ステップＳ１０４）。電圧異常信号ＡＬＡＲＭのレベルが「Ｌ」レベルであれば（ステップＳ１０４：ＹＥＳ）、ステップＳ１０２の処理に戻り、電圧異常信号ＡＬＡＲＭのレベルが「Ｈ」レベルであれば（ステップＳ１０４：ＮＯ）、ステップＳ１０５の処理に進む。すなわち、払出制御ＣＰＵ７００は、電圧異常信号ＡＬＡＲＭが正常レベル（すなわち「Ｈ」レベル）に変化するまで同一の処理を繰り返す（ステップＳ１０２〜Ｓ１０４）。   Next, the payout control CPU 700 acquires twice the voltage abnormality signal ALARM transmitted from the power supply board 130 (voltage monitoring unit 1301) (see FIG. 3) (step S102). Then, it is confirmed whether or not the level of the voltage abnormality signal ALARM acquired twice is coincident (step S103). If not coincident (step S103: NO), the process returns to step S102 and coincides. If this is the case (step S103: YES), the voltage abnormality signal ALARM is stored in an internal register (not shown), and the level of the voltage abnormality signal ALARM is confirmed (step S104). If the level of the voltage abnormality signal ALARM is “L” level (step S104: YES), the process returns to step S102. If the level of the voltage abnormality signal ALARM is “H” level (step S104: NO), step is performed. The process proceeds to S105. That is, the payout control CPU 700 repeats the same process until the voltage abnormality signal ALARM changes to a normal level (ie, “H” level) (steps S102 to S104).

次いで、払出制御ＣＰＵ７００は、払出制御ＲＡＭ７０２（図５参照）へのデータ書込みを許可する（ステップＳ１０５）。   Next, the payout control CPU 700 permits data writing to the payout control RAM 702 (see FIG. 5) (step S105).

次いで、払出制御ＣＰＵ７００は、払出制御バックアップフラグＰＢＦＬの内容を判定する（ステップＳ１０６）。なお、この払出制御バックアップフラグＰＢＦＬとは、図１４に示す電圧監視処理の動作が実行されたか否かを示すデータである。   Next, the payout control CPU 700 determines the contents of the payout control backup flag PBFL (step S106). The payout control backup flag PBFL is data indicating whether or not the operation of the voltage monitoring process shown in FIG. 14 has been executed.

この払出制御バックアップフラグＰＢＦＬがＯＦＦ状態（ステップＳ１０６：ＯＦＦ）であれば、後述する図１４に示す電圧監視処理の動作が実行されていないこととなり、払出制御ＣＰＵ７００は、払出制御ＲＡＭ７０２内の全領域を全てクリアする処理を行う。そしてさらに、払出制御ＣＰＵ７００は、初期動作が完了したことを示す払出初期動作フラグＰＡＩＯ_ＦＬＧをＯＮにセットする（ステップＳ１１０）。   If the payout control backup flag PBFL is in the OFF state (step S106: OFF), the voltage monitoring process operation shown in FIG. 14 to be described later is not executed, and the payout control CPU 700 performs the entire area in the payout control RAM 702. Process to clear all. Further, the payout control CPU 700 sets a payout initial operation flag PAIO_FLG indicating that the initial operation is completed (step S110).

一方、払出制御バックアップフラグＰＢＦＬがＯＮ状態（ステップＳ１０６：ＯＮ）であれば、後述する図１４に示す電圧監視処理の動作が実行されていることとなるため、払出制御ＣＰＵ７００は、チェックサム値を算出するためのチェックサム演算を行う（ステップＳ１０７）。なお、チェックサム演算とは、払出制御ＲＡＭ７０２の作業領域を対象とする８ビット加算演算である。   On the other hand, if the payout control backup flag PBFL is in the ON state (step S106: ON), the operation of the voltage monitoring process shown in FIG. 14 to be described later is being executed, so the payout control CPU 700 sets the checksum value. A checksum calculation for calculation is performed (step S107). The checksum calculation is an 8-bit addition calculation for the work area of the payout control RAM 702.

そして、払出制御ＣＰＵ７００は、上記チェックサム値が算出されたら、この演算結果を払出制御ＲＡＭ７０２内のＳＵＭ番地の記憶値と比較する処理を行う（ステップＳ１０８）。なお、記憶された演算結果は、払出制御ＲＡＭ７０２内に記憶されている他のデータと共に、電源基板１３０（電圧生成部１３００）にて生成されるバックアップ電源によって維持されている。   When the checksum value is calculated, the payout control CPU 700 performs a process of comparing the calculation result with the stored value at the SUM address in the payout control RAM 702 (step S108). The stored calculation result is maintained by a backup power source generated by the power supply board 130 (voltage generation unit 1300) together with other data stored in the payout control RAM 702.

このＳＵＭ番地の記憶値と上記ステップＳ１０７の処理にて算出されたチェックサム値が不一致（ステップＳ１０８：ＮＯ）であれば、払出制御ＣＰＵ７００は、払出制御ＲＡＭ７０２内の全領域を全てクリアする処理を行う。そしてさらに、払出制御ＣＰＵ７００は、初期動作が完了したことを示す払出初期動作フラグＰＡＩＯ_ＦＬＧをＯＮにセットする（ステップＳ１１０）。   If the stored value at the SUM address does not match the checksum value calculated in the process of step S107 (step S108: NO), the payout control CPU 700 performs a process of clearing all the areas in the payout control RAM 702. Do. Further, the payout control CPU 700 sets a payout initial operation flag PAIO_FLG indicating that the initial operation is completed (step S110).

一方、チェックサム値が一致（ステップＳ１０８：ＹＥＳ）していれば、払出制御ＣＰＵ７００は、払出制御ＲＡＭ７０２内に記憶されているデータに基づいて電源遮断時の遊技動作（未払い賞球の払出動作等）に復帰させる処理を行う。そしてさらに、払出制御ＣＰＵ７００は、払出制御バックアップフラグＰＢＦＬをＯＦＦにセットし、払出初期動作フラグＰＡＩＯ_ＦＬＧをＯＮにセットする（ステップＳ１０９）。   On the other hand, if the checksum values match (step S108: YES), the payout control CPU 700, based on the data stored in the payout control RAM 702, the game operation at the time of power-off (payout operation of unpaid prize balls, etc.) ) Is performed. Further, the payout control CPU 700 sets the payout control backup flag PBFL to OFF, and sets the payout initial operation flag PAIO_FLG to ON (step S109).

次いで、払出制御ＣＰＵ７００は、ステップＳ１０９又はステップＳ１１０の処理後、１．４ｍｓ毎に定期的にタイマ割込みがかかるようにＣＴＣ７０６（図５参照）に所定時間を設定する（ステップＳ１１１）。なお、タイマ割込みを１．４ｍｓに設定する理由についは後述することとする。   Next, the payout control CPU 700 sets a predetermined time in the CTC 706 (see FIG. 5) so that a timer interrupt is periodically generated every 1.4 ms after the processing of step S109 or step S110 (step S111). The reason for setting the timer interrupt to 1.4 ms will be described later.

次いで、払出制御ＣＰＵ７００は、シリアル通信設定を行う（ステップＳ１１２）。すなわち、払出制御ＣＰＵ７００は、まず、シリアル通信ボーレート設定レジスタＳＣＢＲに所定値を設定し、ボーレート（ｂｐｓ）の設定を行う。具体的には、シリアル通信ボーレート設定レジスタＳＣＢＲに０ＢＣｈ（＝１８８）を設定すると、内部クロック（クロック回路７０４にて生成されたクロック）周波数が１５ＭＨｚであれば、ボーレート（ｂｐｓ）は、１５（ＭＨｚ）／（１８８×１６）＝４９８６．７（ｂｐｓ）となる。なお、この際、主制御基板６０側のボーレート（ｂｐｓ）も同じ４９８６．７（ｂｐｓ）に設定されている。   Next, the payout control CPU 700 performs serial communication setting (step S112). That is, the payout control CPU 700 first sets a predetermined value in the serial communication baud rate setting register SCBR and sets a baud rate (bps). Specifically, when 0BCh (= 188) is set in the serial communication baud rate setting register SCBR, if the internal clock (clock generated by the clock circuit 704) frequency is 15 MHz, the baud rate (bps) is 15 (MHz). ) / (188 × 16) = 4986.7 (bps). At this time, the baud rate (bps) on the main control board 60 side is also set to the same 4986.7 (bps).

そしてさらに、払出制御ＣＰＵ７００は、パリティ機能設定レジスタＰＥＮに０を設定してパリティ未使用に設定し、データ長設定レジスタＦＭＴ（図８（ｂ）参照）に０を設定して「Ｌ」レベルのスタートビット長，８ビット長のデータ，「Ｈ」レベルのストップビット長を１フレームとした通信フォーマットに設定し、動作モード設定レジスタＭＯＤ（図８（ｂ）参照）に０を設定してノーマルモードに設定し、受信機能設定レジスタＲＥＮ（図８（ｂ）参照）に１を設定して、受信機能を使用可能に設定し、送信機能設定レジスタＴＥＮ（図８（ｂ）参照）に１を設定して、送信機能を使用可能に設定する。   Further, the payout control CPU 700 sets 0 in the parity function setting register PEN to set the parity unused, sets 0 in the data length setting register FMT (see FIG. 8B), and sets the “L” level. Set the communication format to start frame length, 8-bit length data, “H” level stop bit length as one frame, and set 0 in the operation mode setting register MOD (see FIG. 8B) to normal mode Is set to 1, the reception function setting register REN (see FIG. 8B) is set to 1, the reception function is enabled, and the transmission function setting register TEN (see FIG. 8B) is set to 1. Then, enable the transmission function.

上記のような処理を終えた後、払出制御ＣＰＵ７００は、割込み許可状態に戻し（ステップＳ１１３）、無限ループ処理を繰り返す。   After completing the above processing, the payout control CPU 700 returns to the interrupt permission state (step S113) and repeats the infinite loop processing.

＜払出制御基板：タイマ割込み処理＞
続いて、図１４を参照して、上述したメイン処理を中断させて、１．４ｍｓ毎に開始されるタイマ割込みプログラムについて説明する。このタイマ割込みが生じると、払出制御ＣＰＵ７００内のレジスタ群の内容を払出制御ＲＡＭ７０２（図５参照）のスタック領域に退避させる退避処理を実行する（ステップＳ１５０）。 <Discharge control board: Timer interrupt processing>
Next, with reference to FIG. 14, a timer interrupt program started every 1.4 ms by interrupting the main process described above will be described. When this timer interruption occurs, a saving process is executed to save the contents of the register group in the payout control CPU 700 to the stack area of the payout control RAM 702 (see FIG. 5) (step S150).

次いで、払出制御ＣＰＵ７００は、電圧監視処理を実行する（ステップＳ１５１）。この電圧監視処理は、電源基板１３０（電圧監視部１３０１）から出力される電圧異常信号ＡＬＡＲＭのレベルを判定し、電圧異常信号ＡＬＡＲＭが「Ｌ」レベル（異常レベル）であれば、払出制御ＲＡＭ７０２内に記憶されているデータのバックアップ処理、すなわち、当該データのチェックサム値を算出し、その算出したチェックサム値をバックアップデータとして払出制御ＲＡＭ７０２に保存する処理を行う。なお、バックアップ処理が実行された場合は、払出制御バックアップフラグＰＢＦＬがＯＮにセットされる。   Next, the payout control CPU 700 executes a voltage monitoring process (step S151). This voltage monitoring process determines the level of the voltage abnormality signal ALARM output from the power supply board 130 (voltage monitoring unit 1301). If the voltage abnormality signal ALARM is “L” level (abnormal level), the payout control RAM 702 is set. Backup processing of the data stored in the memory, that is, processing for calculating the checksum value of the data and storing the calculated checksum value in the payout control RAM 702 as backup data. When the backup process is executed, the payout control backup flag PBFL is set to ON.

次いで、払出制御ＣＰＵ７００は、データ入力処理を行う（ステップＳ１５２）。このデータ入力処理は、主として、払出モータＭ（図３参照）の回転によって、遊技球が実際に払出されたか否かを確認する。   Next, the payout control CPU 700 performs data input processing (step S152). In this data input process, it is confirmed whether or not the game ball is actually paid out mainly by the rotation of the payout motor M (see FIG. 3).

次いで、払出制御ＣＰＵ７００は、シリアルデータ入力処理を行う（ステップＳ１５３）。このシリアルデータ入力処理について、図１５を参照して具体的に説明する。   Next, the payout control CPU 700 performs serial data input processing (step S153). The serial data input process will be specifically described with reference to FIG.

＜払出制御基板：シリアルデータ入力処理＞
払出制御ＣＰＵ７００は、払出制御ＲＡＭ７０２（図５参照）内に格納されているシリアル受信フラグＳＲ_ＦＬＧを取得し（ステップＳ２００）、シリアル受信フラグＳＲ_ＦＬＧの設定内容を確認する（ステップＳ２０１）。 <Discharge control board: Serial data input processing>
The payout control CPU 700 acquires the serial reception flag SR_FLG stored in the payout control RAM 702 (see FIG. 5) (step S200), and confirms the setting contents of the serial reception flag SR_FLG (step S201).

シリアル受信フラグＳＲ_ＦＬＧにＡ５Ｈが設定されていた場合（ステップＳ２０１：ＹＥＳ）、払出制御ＣＰＵ７００は、何らかの異常が発生したと判断し、シリアルデータ入力処理を終える。   When A5H is set in the serial reception flag SR_FLG (step S201: YES), the payout control CPU 700 determines that some abnormality has occurred, and ends the serial data input process.

一方、シリアル受信フラグＳＲ_ＦＬＧにＡ５Ｈが設定されていなければ（ステップＳ２０１：ＮＯ）、払出制御ＣＰＵ７００は、受信データフラグレジスタＲＤＲＦ（図９（ａ）参照）を読み込み、「０」であれば、受信データがないと判断し（ステップＳ２０２：無）、シリアルデータ入力処理を終える。   On the other hand, if A5H is not set in the serial reception flag SR_FLG (step S201: NO), the payout control CPU 700 reads the reception data flag register RDRF (see FIG. 9A). It is determined that there is no data (step S202: No), and the serial data input process is finished.

一方、受信データフラグレジスタＲＤＲＦ（図９（ａ）参照）を読み出し、「１」であれば、受信データがあると判断し（ステップＳ２０２：有）、ステップ２０３へ進む。   On the other hand, the received data flag register RDRF (see FIG. 9A) is read. If “1”, it is determined that there is received data (step S202: present), and the process proceeds to step 203.

次いで、払出制御ＣＰＵ７００は、パリティエラーフラグレジスタＰＥ（図９（ａ）参照）、フレーミングエラーフラグレジスタＦＥ（図９（ａ）参照）、ブレークコード検出フラグレジスタＢＲＫ（図９（ａ）参照）、オーバーラン検出フラグレジスタＯＲＥ（図９（ａ）参照）を読み出す（ステップＳ２０３）。そして、すべて「０」であれば、シリアル通信回路７０８（図５参照）とシリアル通信回路６０９（図４参照）との間で通信エラーが生じていないと判断し（ステップＳ２０３：ＮＯ）、シリアル通信データレジスタＳＣＤＴ（図９（ｂ）参照）に格納されているデータを読み出し、その値を取得する（ステップＳ２０４）。   Next, the payout control CPU 700 includes a parity error flag register PE (see FIG. 9A), a framing error flag register FE (see FIG. 9A), a break code detection flag register BRK (see FIG. 9A), The overrun detection flag register ORE (see FIG. 9A) is read (step S203). If all are “0”, it is determined that no communication error has occurred between the serial communication circuit 708 (see FIG. 5) and the serial communication circuit 609 (see FIG. 4) (step S203: NO), The data stored in the communication data register SCDT (see FIG. 9B) is read and the value is acquired (step S204).

一方、いずれかが「０」でなければ、シリアル通信回路７０８（図５参照）とシリアル通信回路６０９（図４参照）との間で通信エラーが生じていると判断し（ステップＳ２０３：ＹＥＳ）、シリアル受信エラーカウンタＳＥ_ＣＮＴをインクリメント（＋１）する（ステップＳ２０５）。そして、このシリアル受信エラーカウンタＳＥ_ＣＮＴの値が２以上であれば（ステップＳ２０６：ＹＥＳ）、シリアル受信フラグＳＲ_ＦＬＧにＡ５Ｈを設定し（ステップＳ２０７）、シリアルデータ入力処理を終える。また、シリアル受信エラーカウンタＳＥ_ＣＮＴの値が２以上でなければ（ステップＳ２０６：ＮＯ）、シリアルデータ入力処理を終える。   On the other hand, if any one is not “0”, it is determined that a communication error has occurred between the serial communication circuit 708 (see FIG. 5) and the serial communication circuit 609 (see FIG. 4) (step S203: YES). Then, the serial reception error counter SE_CNT is incremented (+1) (step S205). If the value of the serial reception error counter SE_CNT is 2 or more (step S206: YES), A5H is set to the serial reception flag SR_FLG (step S207), and the serial data input process is finished. If the value of the serial reception error counter SE_CNT is not 2 or more (step S206: NO), the serial data input process is terminated.

他方、上記ステップＳ２０４にて、シリアル通信データレジスタＳＣＤＴ（図９（ｂ）参照）に格納されているデータを読み出しその値を取得した後、シリアル受信フラグＳＲ_ＦＬＧを確認する（ステップＳ２０８）。シリアル受信フラグＳＲ_ＦＬＧに５ＡＨが設定されていなければ（ステップＳ２０８：ＮＯ）、復帰コマンドＲＥ_ＣＭＤを受信したか否かを確認する（ステップＳ２０９）。具体的には、上記ステップＳ２０４にて取得した値を確認し、Ａ５Ｈでなければ、復帰コマンドＲＥ_ＣＭＤを受信していないと判断し（ステップＳ２０９：ＮＯ）、シリアル受信フラグＳＲ_ＦＬＧにＡ５Ｈを設定し（ステップＳ２０７）、シリアルデータ入力処理を終える。   On the other hand, in step S204, the data stored in the serial communication data register SCDT (see FIG. 9B) is read to obtain the value, and then the serial reception flag SR_FLG is confirmed (step S208). If 5AH is not set in the serial reception flag SR_FLG (step S208: NO), it is confirmed whether or not the return command RE_CMD has been received (step S209). Specifically, the value acquired in step S204 is confirmed. If it is not A5H, it is determined that the return command RE_CMD has not been received (step S209: NO), and A5H is set in the serial reception flag SR_FLG ( Step S207), the serial data input process is finished.

一方、Ａ５Ｈであれば、復帰コマンドＲＥ_ＣＭＤを受信したと判断し（ステップＳ２０９：ＹＥＳ）、シリアル受信フラグＳＲ_ＦＬＧに５ＡＨを設定し（ステップＳ２１０）、シリアルデータ入力処理を終える。   On the other hand, if it is A5H, it is determined that the return command RE_CMD has been received (step S209: YES), 5AH is set to the serial reception flag SR_FLG (step S210), and the serial data input process is terminated.

一方、シリアル受信フラグＳＲ_ＦＬＧに５ＡＨが設定されていれば（ステップＳ２０８：ＹＥＳ）、シリアル通信回路７０８（図５参照）とシリアル通信回路６０９（図４参照）との間で正常な通信が行われていると判断し、ステップＳ２０４にて取得した値を払出制御ＲＡＭ７０２内に格納されているコマンド格納バッファレジスタへ書き込むためのコマンドライトポインタを取得する（ステップＳ２１１）。   On the other hand, if 5AH is set in the serial reception flag SR_FLG (step S208: YES), normal communication is performed between the serial communication circuit 708 (see FIG. 5) and the serial communication circuit 609 (see FIG. 4). The command write pointer for writing the value acquired in step S204 to the command storage buffer register stored in the payout control RAM 702 is acquired (step S211).

次いで、払出制御ＣＰＵ７００は、コマンド格納バッファレジスタのアドレス番地と上記コマンドライトポインタを元に、上記ステップＳ２０４にて取得した値を書き込むためのアドレス番地を特定し、その番地に、当該取得した値を書き込む（ステップＳ２１２）。   Next, the payout control CPU 700 specifies the address address for writing the value acquired in step S204 based on the address address of the command storage buffer register and the command write pointer, and sets the acquired value to the address. Writing is performed (step S212).

次いで、払出制御ＣＰＵ７００は、コマンドライトポインタを更新し（ステップＳ２１３）、シリアルデータ入力処理を終える。   Next, the payout control CPU 700 updates the command write pointer (step S213) and ends the serial data input process.

＜払出制御基板：タイマ割込み処理＞
かくして、上記ステップＳ１５３の処理を終えた後、払出制御ＣＰＵ７００は、各種タイマの減算処理を行う（ステップＳ１５４）。 <Discharge control board: Timer interrupt processing>
Thus, after finishing the process of step S153, the payout control CPU 700 performs subtraction processing of various timers (step S154).

次いで、払出制御ＣＰＵ７００は、主制御基板６０よりシリアル通信回路６０９（図４参照）を用いて送信されてくる払出制御コマンドＰＡＹ_ＣＭＤの解析処理を実行する（ステップＳ１５５）。具体的には、上記ステップＳ２１２にてコマンド格納バッファレジスタに格納された値を取得し、賞球数指定コマンドか否かを確認する。賞球数指定コマンドであった場合には、そのコマンドによって特定される賞球数を払出制御ＲＡＭ７０２に格納されている全賞球数カウンタＡＡＣ_ＣＮＴに加算する。   Next, the payout control CPU 700 executes an analysis process of the payout control command PAY_CMD transmitted from the main control board 60 using the serial communication circuit 609 (see FIG. 4) (step S155). Specifically, the value stored in the command storage buffer register in step S212 is acquired, and it is confirmed whether the command is a prize ball number designation command. If it is a prize ball number designation command, the prize ball number specified by the command is added to the total prize ball number counter AAC_CNT stored in the payout control RAM 702.

次いで、払出制御ＣＰＵ７００は、図示しない球貸し機とのカード通信処理を行い（ステップＳ１５６）、図示しない球貸し機で清算される球貸し処理を行う（ステップＳ１５７）。   Next, the payout control CPU 700 performs card communication processing with a ball lending machine (not shown) (step S156), and performs ball lending processing cleared by a ball lending machine (not shown) (step S157).

次いで、払出制御ＣＰＵ７００は、払出制御ＲＡＭ７０２に格納されている全賞球数カウンタＡＡＣ_ＣＮＴを読み出し、そのカウンタ値に基づいて払出処理を行う賞球処理を行う（ステップＳ１５８）。すなわち、この賞球処理においては、復帰コマンドＲＥ_ＣＭＤを受信するか否かに係らず、全賞球数カウンタＡＡＣ_ＣＮＴのカウント値に基づいて払出処理が行われるため、電源投入を契機として、電源遮断時に払出されていなかった未払い賞球の払出が行われることとなる。これにより、遊技者への不利益を低減させることができる。なお、実際の遊技球の払出は、後述するデータ出力処理（ステップＳ１６２）にて払出モータＭ（図３参照）を動作させた場合に生じる。   Next, the payout control CPU 700 reads the total prize ball number counter AAC_CNT stored in the payout control RAM 702, and performs prize ball processing for performing payout processing based on the counter value (step S158). That is, in this prize ball process, the payout process is performed based on the count value of the total prize ball counter AAC_CNT regardless of whether or not the return command RE_CMD is received. Unpaid prize balls that have not been paid out will be paid out. Thereby, the disadvantage to a player can be reduced. Note that actual payout of game balls occurs when the payout motor M (see FIG. 3) is operated in a data output process (step S162) described later.

ところで、この賞球処理は、上述したように、主制御基板６０よりシリアル通信回路６０９（図４参照）を用いて送信されてくる払出制御コマンドＰＡＹ_ＣＭＤに基づいて実行されるものであるが、シリアル通信速度と定期的に発生するタイマ割込みとの関係においては、賞球処理が確実に実行されない場合がある。   By the way, this prize ball processing is executed based on the payout control command PAY_CMD transmitted from the main control board 60 using the serial communication circuit 609 (see FIG. 4) as described above. In the relationship between the communication speed and the timer interrupt that occurs periodically, the winning ball process may not be executed reliably.

すなわち、一般的に、シリアル通信は、パラレル通信と比較して時間がかかるため、ノイズ耐性が低いという問題がある。そこで、ボーレート（ｂｐｓ）を低くし、ノイズ耐性を向上させるという手法が一般的に採用されている。   That is, in general, serial communication takes time compared to parallel communication, and thus has a problem that noise resistance is low. Therefore, a technique of reducing the baud rate (bps) and improving noise resistance is generally adopted.

しかしながら、ボーレート（ｂｐｓ）を低く設定しすぎ、シリアル通信速度が主制御基板６０のタイマ割込み処理の周期（４ｍｓ）を超えてしまうと、当該主制御基板６０のタイマ割込み処理毎に、払出制御コマンドＰＡＹ_ＣＭＤを送信する事態になった場合、シリアル通信回路６０９（図４参照）内の送信用バッファ（図示せず）がオーバーフローしてしまう。これにより、通信エラーとなり、もって、遊技者へ不利益を与えてしまう恐れがあるという問題がある。   However, if the baud rate (bps) is set too low and the serial communication speed exceeds the timer interrupt processing period (4 ms) of the main control board 60, the payout control command is issued for each timer interrupt process of the main control board 60. In the event of transmitting PAY_CMD, a transmission buffer (not shown) in the serial communication circuit 609 (see FIG. 4) overflows. As a result, there is a problem that a communication error occurs, which may cause a disadvantage to the player.

そしてさらに、上記シリアル通信回路６０９（図４参照）内の送信用バッファ（図示せず）内にデータが多数蓄積された状態で電源が遮断されてしまうと、主制御ＣＰＵ６００の動作が停止し、もって、当該蓄積されたデータが全て消去されてしまう。これにより、払出制御基板７０側でそのデータを受信することができず、遊技者へ不利益を与えてしまう恐れがあるという問題がある。   Further, when the power is shut off while a large amount of data is stored in the transmission buffer (not shown) in the serial communication circuit 609 (see FIG. 4), the operation of the main control CPU 600 stops, As a result, all the stored data is erased. As a result, there is a problem that the payout control board 70 cannot receive the data and may give a disadvantage to the player.

そこで、本実施形態においては、上記問題を解決すべく、１フレームのデータ送信時間が主制御基板６０のタイマ割込み周期を超えないように設定している。すなわち、ボーレート（ｂｐｓ）の設定を４９８６．７（ｂｐｓ）と設定することで、「Ｌ」レベルのスタートビット長，８ビット長のデータ，「Ｈ」レベルのストップビット長を１フレームとした通信フォーマット（図１０（ａ）参照）のデータ送信時間が２ｍｓとなるようにしている。そしてさらに、払出制御基板７０側でも、受信処理においてオーバーランエラーが発生しないようにするため、払出制御基板７０のタイマ割込み処理がデータ送信時間（２ｍｓ）よりも早く発生するように、タイマ割込み処理の周期を１．４ｍｓに設定している。   Therefore, in the present embodiment, in order to solve the above problem, the data transmission time of one frame is set so as not to exceed the timer interruption period of the main control board 60. That is, by setting the baud rate (bps) to 4986.7 (bps), communication with “L” level start bit length, 8 bit length data, and “H” level stop bit length as one frame. The data transmission time of the format (see FIG. 10A) is set to 2 ms. Further, on the payout control board 70 side, the timer interrupt process is performed so that the timer interrupt process of the payout control board 70 occurs earlier than the data transmission time (2 ms) in order to prevent an overrun error from occurring in the reception process. Is set to 1.4 ms.

このようにすれば、図１６に示すように、主制御基板６０のタイマ割込み（４ｍｓ）処理において賞球が発生し（タイミングｔ１０参照）、払出制御コマンドＰＡＹ_ＣＭＤが送信されてくると、そのデータ送信時間に２ｍｓの時間を要するため、払出制御基板７０のシリアル通信回路７０８はタイミングｔ１１にて当該払出制御コマンドＰＡＹ_ＣＭＤのデータ受信を完了する。そのため、この時点で、主制御基板６０から払出制御基板７０へ送信するデータ（払出制御コマンドＰＡＹ_ＣＭＤ）は、次の主制御基板６０のタイマ割込み処理が発生（タイミングｔ１３参照）する前に送信処理が完了しているため、主制御基板６０側のシリアル通信回路６０９によって通信エラーとなる事態を防止することができる。   In this way, as shown in FIG. 16, when a prize ball is generated in the timer interrupt (4 ms) processing of the main control board 60 (see timing t10) and the payout control command PAY_CMD is transmitted, the data transmission is performed. Since the time of 2 ms is required, the serial communication circuit 708 of the payout control board 70 completes data reception of the payout control command PAY_CMD at timing t11. Therefore, at this time, the data (payout control command PAY_CMD) to be transmitted from the main control board 60 to the payout control board 70 is transmitted before the next timer interrupt process of the main control board 60 occurs (see timing t13). Since it has been completed, the serial communication circuit 609 on the main control board 60 side can prevent a communication error.

そしてさらに、そのタイミングｔ１１の１．４ｍｓ後に、払出制御基板７０のタイマ割込みが発生し（タイミングｔ１２参照）、払出制御コマンドＰＡＹ_ＣＭＤに基づいて賞球払出動作が実行されることとなる（図１４参照）。そのため、次の主制御基板６０のタイマ割込み処理（タイミングｔ１３参照）にて賞球が発生したとしても、既に払出制御基板７０のタイマ割込み処理が実行されているため、払出制御基板７０側のシリアル通信回路７０８がオーバーランエラーとなることがなく、もって、払出制御基板７０側のシリアル通信回路７０８によって通信エラーとなる事態を防止することができる。   Further, a timer interruption of the payout control board 70 occurs 1.4 ms after the timing t11 (see timing t12), and a prize ball payout operation is executed based on the payout control command PAY_CMD (see FIG. 14). ). Therefore, even if a prize ball is generated in the timer interrupt process (see timing t13) of the next main control board 60, the timer interrupt process of the payout control board 70 has already been executed. The communication circuit 708 does not cause an overrun error, so that a situation in which a communication error occurs due to the serial communication circuit 708 on the payout control board 70 side can be prevented.

よって、本実施形態によれば、遊技者へ不利益を与えてしまう事態を低減させることができる。   Therefore, according to this embodiment, the situation which gives a disadvantage to a player can be reduced.

かくして、上記賞球処理（ステップＳ１５８）を終えた後、払出制御ＣＰＵ７００は、遊技球の払出動作を示す賞球計数のエラーや払出動作のエラーが発生しているか否かを示す払出エラー処理（ステップＳ１５９）を実行し、払出モータＭ（図３参照）の動作内容を決定するモータ処理（ステップＳ１６０）を実行する。   Thus, after the award ball processing (step S158) is finished, the payout control CPU 700 pays out a payout error process (indicating whether an award ball counting error indicating a game ball payout operation or a payout operation error has occurred). Step S159) is executed, and motor processing (step S160) for determining the operation content of the payout motor M (see FIG. 3) is executed.

次いで、払出制御ＣＰＵ７００は、外部端子信号処理を行う（ステップＳ１６１）。具体的には、払出制御ＣＰＵ７００は、払出初期動作フラグＰＡＩＯ_ＦＬＧがＯＮにセットされていれば（図１３に示すステップＳ１０９又はステップＳ１１０参照）、主制御基板６０にシリアル通信回路７０８（図５参照）を用いて電源投入信号を送信する。そして、払出制御ＣＰＵ７００は、払出初期動作フラグＰＡＩＯ_ＦＬＧをＯＦＦにセットする。なお、この電源投入信号が主制御基板６０のメイン処理（図１１に示すステップＳ１１）にて使用される。   Next, the payout control CPU 700 performs external terminal signal processing (step S161). Specifically, if the payout initial operation flag PAIO_FLG is set to ON (see step S109 or step S110 shown in FIG. 13), the payout control CPU 700 has a serial communication circuit 708 (see FIG. 5) on the main control board 60. Is used to send a power-on signal. Then, the payout control CPU 700 sets the payout initial operation flag PAIO_FLG to OFF. This power-on signal is used in the main process (step S11 shown in FIG. 11) of the main control board 60.

また、払出制御ＣＰＵ７００は、シリアル受信フラグＳＲ_ＦＬＧ（図１５参照）にＡ５Ｈが設定されていれば、主制御基板６０にシリアル通信回路７０８（図５参照）を用いて送信不許可信号ＮＴＰ_ＳＩＧを送信し、シリアル受信フラグＳＲ_ＦＬＧ（図１５参照）に５ＡＨが設定されていれば、送信許可信号ＴＰ_ＳＩＧを送信する。   Further, when A5H is set in the serial reception flag SR_FLG (see FIG. 15), the payout control CPU 700 transmits a transmission non-permission signal NTP_SIG to the main control board 60 using the serial communication circuit 708 (see FIG. 5). If 5AH is set in the serial reception flag SR_FLG (see FIG. 15), the transmission permission signal TP_SIG is transmitted.

さらに、払出制御ＣＰＵ７００は、上記払出エラー処理（ステップＳ１５９）にてエラーを検出した場合は、そのエラー内容を主制御基板６０にシリアル通信回路７０８（図５参照）を用いて送信する。   Furthermore, when the payout control CPU 700 detects an error in the payout error process (step S159), the payout control CPU 700 transmits the error content to the main control board 60 using the serial communication circuit 708 (see FIG. 5).

次いで、払出制御ＣＰＵ７００は、上記モータ処理（ステップＳ１６０）にて決定された払出モータＭの動作内容に基づいて払出モータＭを動作させ、遊技球を払出す（ステップＳ１６２）。   Next, the payout control CPU 700 operates the payout motor M based on the operation content of the payout motor M determined in the motor processing (step S160), and pays out the game ball (step S162).

次いで、払出制御ＣＰＵ７００は、払出制御ＲＡＭ７０２のスタック領域に退避させておいたレジスタの内容を復帰させタイマ割込みを終える（ステップＳ１６３）。これにより、割込み処理ルーチンからメイン処理（図１３参照）に戻ることとなる。   Next, the payout control CPU 700 restores the contents of the register saved in the stack area of the payout control RAM 702 and ends the timer interrupt (step S163). As a result, the process returns from the interrupt process routine to the main process (see FIG. 13).

しかして、本実施形態によれば、主制御基板６０から送信される復帰コマンドＲＥ_ＣＭＤを払出制御基板７０が受信したか否かを示す送信許可信号ＴＰ_ＳＩＧ又は送信不許可信号ＮＴＰ_ＳＩＧを払出制御基板７０から主制御基板６０に送信することで、主制御基板６０は、送信許可信号ＴＰ_ＳＩＧを受信するまで払出制御コマンドＰＡＹ_ＣＭＤを生成しないようにしている。それゆえ、主制御基板６０と払出制御基板７０との通信が正常に行われているか否かを確認することができ、もって、遊技者への不利益を未然に防止することができる。   Therefore, according to the present embodiment, the payout control board 70 receives the transmission permission signal TP_SIG or the transmission non-permission signal NTP_SIG indicating whether or not the payout control board 70 has received the return command RE_CMD transmitted from the main control board 60. By transmitting to the main control board 60, the main control board 60 does not generate the payout control command PAY_CMD until the transmission permission signal TP_SIG is received. Therefore, it is possible to confirm whether or not the communication between the main control board 60 and the payout control board 70 is normally performed, so that it is possible to prevent a disadvantage to the player.

また、主制御基板６０と払出制御基板７０との通信は、シリアル通信回路６０９（図４参照）とシリアル通信回路７０８（図５参照）を用いて行っている。それゆえ、パラレル送信のように配線とポートの数を多数用意せずとも良いため、簡易な構成で実装することができる。   Communication between the main control board 60 and the payout control board 70 is performed using a serial communication circuit 609 (see FIG. 4) and a serial communication circuit 708 (see FIG. 5). Therefore, since it is not necessary to prepare a large number of wirings and ports as in parallel transmission, it can be implemented with a simple configuration.

なお、本実施形態においては、送信許可信号ＴＰ_ＳＩＧ又は送信不許可信号ＮＴＰ_ＳＩＧを払出制御基板７０から主制御基板６０に送信する際、シリアル通信回路７０８（図５参照）を用いた例を示したが、これを用いず、払出制御基板７０及び主制御基板６０共に別ポートを設けて送信するようにしても良い。このようにすれば、シリアル通信回路７０８に何らかの異常が発生したとしても、送信不許可信号ＮＴＰ_ＳＩＧを確実に主制御基板６０に送信することができ、もって、エラー報知を確実に行うことができる。   In the present embodiment, an example in which the serial communication circuit 708 (see FIG. 5) is used when the transmission permission signal TP_SIG or the transmission non-permission signal NTP_SIG is transmitted from the payout control board 70 to the main control board 60 is shown. Instead of this, both the payout control board 70 and the main control board 60 may be provided with different ports for transmission. In this way, even if some abnormality occurs in the serial communication circuit 708, the transmission non-permission signal NTP_SIG can be reliably transmitted to the main control board 60, so that error notification can be reliably performed.

また、本実施形態においては、払出制御基板７０にて払出モータＭを制御して、遊技者に遊技球を払出す例を示したが、これに限らず、払出制御基板７０にて賞球数のデータを管理し、賞球数を記憶したカード等により遊技者に賞球数を払出す、所謂、封入式遊技機であっても良い。なお、この場合であっても、シリアル通信回路７０８に何らかの異常が発生したとしても、送信不許可信号ＮＴＰ_ＳＩＧを確実に主制御基板６０に送信することができ、もって、エラー報知を確実に行うことができる。   In the present embodiment, an example is shown in which the payout motor M is controlled by the payout control board 70 and the game balls are paid out to the player. It may be a so-called enclosed game machine that manages the data and pays the player the number of prize balls using a card or the like that stores the number of prize balls. Even in this case, even if some abnormality occurs in the serial communication circuit 708, the transmission non-permission signal NTP_SIG can be reliably transmitted to the main control board 60, so that error notification is reliably performed. Can do.

１ パチンコ遊技機
６０ 主制御基板（主制御手段）
７０ 払出制御基板（払出制御手段）
６０９ （主制御基板の）シリアル通信回路
７０８ （払出制御基板の）シリアル通信回路
ＲＥ_ＣＭＤ 復帰コマンド（所定コマンド）
ＰＡＹ_ＣＭＤ 払出制御コマンド（制御コマンド）
ＴＰ_ＳＩＧ 送信許可信号（正常信号）
ＮＴＰ_ＳＩＧ 送信不許可信号（異常信号）
1 Pachinko machine 60 Main control board (main control means)
70 payout control board (payout control means)
609 Serial communication circuit 708 (of main control board) Serial communication circuit RE_CMD (of payout control board) Return command (predetermined command)
PAY_CMD payout control command (control command)
TP_SIG transmission enable signal (normal signal)
NTP_SIG transmission non-permission signal (abnormal signal)

Claims (1)

遊技動作を統括的に制御する主制御手段と、
前記主制御手段からの制御コマンドに基づいて賞管理を行う払出制御手段とを有し、
前記主制御手段は、電源投入を契機として前記払出制御手段に所定コマンドを送信し、
前記払出制御手段は、前記所定コマンドに基づいて正常又は異常信号を前記主制御手段に送信し、未実行の賞管理動作が存在する場合、前記所定コマンドの受信の有無に係らず、電源投入を契機として、当該未実行の賞管理動作を実行してなることを特徴とする遊技機。 Main control means for comprehensively controlling gaming operations;
And a dispensing control means for award management based on a control command from the main control unit,
The main control means transmits a predetermined command to the payout control means when power is turned on,
The payout control means transmits a normal or abnormal signal to the main control means based on the predetermined command, and when there is an unexecuted prize management operation, the power is turned on regardless of whether or not the predetermined command is received. A gaming machine characterized by executing the unexecuted prize management operation as an opportunity .
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