JP2015139207A5 - - Google Patents

Claims (8)

1. 第一方向に並ぶ一対の縁部を有するパッケージと、
   一方の前記縁部に設けられた入力端子と、
   他方の前記縁部に設けられた出力端子と、
   前記パッケージに内蔵され、第一ボンディングワイヤによって前記入力端子と直接的に接続された入力端を有する第一段ＦＥＴチップと、
   前記一方の縁部に設けられ、第二ボンディングワイヤによって前記第一段ＦＥＴチップの出力端と直接的に接続された第一段間端子と、
   前記一方の縁部に設けられた第二段間端子と、
   前記パッケージに内蔵され、第三ボンディングワイヤによって前記出力端子と接続された出力端を有し、前記第一段ＦＥＴチップよりも出力が大きい第二段ＦＥＴチップと、
   前記パッケージに内蔵され、一方の電極が、第四ボンディングワイヤを介して前記第二段間端子と接続され、第五ボンディングワイヤを介して前記第二段ＦＥＴチップの入力端と接続されたインピーダンス整合用のキャパシタ素子と、
   を備え、
   前記一方の縁部と前記第一段ＦＥＴチップとの距離が、前記他方の縁部と前記第一段ＦＥＴチップとの距離よりも短く、
   前記他方の縁部と前記第二段ＦＥＴチップとの距離が、前記一方の縁部と前記第二段ＦＥＴチップとの距離よりも短い、増幅装置。
2. 前記第四ボンディングワイヤの一つの長さと前記第五ボンディングワイヤの一つの長さとの合計は、前記第三ボンディングワイヤの一つの長さよりも長い、請求項１に記載の増幅装置。
3. 前記第一段ＦＥＴチップの前記入力端のインピーダンスは、前記第二段ＦＥＴチップの前記入力端のインピーダンスよりも高く、前記第一段ＦＥＴチップの前記出力端のインピーダンスは、前記第二段ＦＥＴチップの前記出力端のインピーダンスよりも高い、請求項１又は２に記載の増幅装置。
4. 前記一対の縁部に沿った方向における前記出力端子の幅が、該方向における前記入力端子、前記第一段間端子、及び前記第二段間端子の幅よりも大きい、請求項１〜３のいずれか一項に記載の増幅装置。
5. 前記一方の縁部に設けられ、前記入力端子と前記第一段間端子との間に配置された第三端子を更に備え、
   前記第三端子は、グランド電位を有する端子である、請求項１〜４のいずれか一項に記載の増幅装置。
6. 前記第一段間端子と前記第二段間端子とが前記パッケージの外部において互いに接続される、請求項１〜５のいずれか一項に記載の増幅装置。
7. 前記第二段ＦＥＴチップのチップサイズが前記第一段ＦＥＴチップのチップサイズよりも大きい、請求項１〜６のいずれか一項に記載の増幅装置。
8. 前記第二段ＦＥＴチップの前記出力端と前記出力端子とは、前記第三ボンディングワイヤによって直接的に接続されている、請求項１〜７のいずれか一項に記載の増幅装置。