JP2005348206A - 高周波スイッチ回路及びそれを用いた半導体装置 - Google Patents

高周波スイッチ回路及びそれを用いた半導体装置 Download PDF

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Abstract

【課題】挿入損失及びチップサイズの増大を生じることなく、さらに大電力入力が可能な高周波スイッチ回路を実現できるようにする。
【解決手段】第１の入出力端子４０１と第３の入出力端子４０３との間に設けられた第１の基本スイッチ部６０１と、第２の入出力端子４０２と第３の入出力端子４０３との間に設けられた第２の基本スイッチ部６０２とを備えた高周波スイッチ回路において、基本スイッチ部６０１及び基本スイッチ部６０２は、それぞれ順に直列に接続された４個のＦＥＴからなり、各基本スイッチ部の両端に位置するＦＥＴ１０１及びＦＥＴ１０４並びにＦＥＴ１０５及びＦＥＴ１０８は、中間のＦＥＴ１０２及びＦＥＴ１０３並びにＦＥＴ１０６及びＦＥＴ１０７と比べてしきい値電圧が高い。
【選択図】図１

Description

本発明は、高周波信号の切り替えを行う高周波スイッチ回路及びそれを用いた半導体装置に関する。
近年、携帯電話に代表される移動体通信システムにおいて、電界効果トランジスタ（ＦＥＴ）を用いた高性能な高周波スイッチへの期待が高まっている。
しかし、このようなＦＥＴを用いた高周波スイッチは、大電力入力時に高周波特性が劣化するという短所を有している。
このようなＦＥＴを用いた高周波スイッチの短所を改良するために複数のＦＥＴを直列に接続して用いる技術が従来から提案されている（特許文献１を参照。）。
以下に、従来例に係る高周波スイッチ回路について図２０を参照して説明する。
図２０は、従来の複数のＦＥＴを直列に接続した高周波スイッチの回路構成を示す。図２０に示す高周波スイッチ回路は、単極双投（Single Pole Double Throw：ＳＰＤＴ）と呼ばれる２入力１出力の構成であり、第１の入出力端子９０１から第３の入出力端子９０３の３個の入出力端子と、各入出力端子の間に設けられた第１の基本スイッチ部８０１及び第２の基本スイッチ部８０２とを備えている。
第１の基本スイッチ部８０１は４個のデプレッション型ＦＥＴからなり、第１のＦＥＴ８１１から第４のＦＥＴ８１４のドレインとソースが順に直列に接続され、第１のＦＥＴ８１１のソースが第１の入出力端子９０１に接続され、第４のＦＥＴ８１４のドレインが第３の入出力端子９０３に接続されている。また、第１のＦＥＴ８１１から第４のＦＥＴ８１４の各ゲートはそれぞれ抵抗８５１を介して制御端子９１１に接続されている。
第２の基本スイッチ部８０２は第１の基本スイッチ部８０１と同等の構成であり、第５のＦＥＴ８１５から第８のＦＥＴ８１８のドレインとソースが順に直列に接続され、第５のＦＥＴ８１１のソースが第２の入出力端子９０２に接続され、第８のＦＥＴ８１８のドレインが第３の入出力端子９０３に接続されている。また、第５のＦＥＴ８１５から第８のＦＥＴ８１８の各ゲートはそれぞれ抵抗８５１を介して制御端子９１２に接続されている。
第１の基本スイッチ部８０１及び第２の基本スイッチ部８０２を構成する第１のＦＥＴ８１１から第４のＦＥＴ８１４及び第５のＦＥＴ８１５から第８のＦＥＴ８１８は、すべて同一のしきい値電圧、ゲート幅及びゲート長を有している。
次に、従来の回路の動作について図２０を用いて説明する。第１の入出力端子９０１から高周波信号を入力し、第３の入出力端子９０３から出力する場合には、制御端子９１１に３Ｖの電圧を印加し、制御端子９１２に０Ｖの電圧を印加して、第１のＦＥＴ８１１から第４のＦＥＴ８１４をオン状態に、第５のＦＥＴ８１５から第８のＦＥＴ８１８をオフ状態にする。このとき、第５のＦＥＴ８１５から第８のＦＥＴ８１８のドレイン及びソースの電位は約３Ｖであり、第５のＦＥＴ８１５から第８のＦＥＴ８１８のゲート電圧が０Ｖであることから、各ＦＥＴのゲートとソースとの間には−３Ｖの逆バイアス電圧が印加されている。
この場合において、オフ状態である第５のＦＥＴ８１５から第８のＦＥＴ８１８のゲートとソースとの間にはそれぞれ浮遊容量Ｃ１、浮遊容量Ｃ３、浮遊容量Ｃ５及び浮遊容量Ｃ７が存在し、ゲートとドレインとの間にはそれぞれ浮遊容量Ｃ２、浮遊容量Ｃ４、浮遊容量Ｃ６及び浮遊容量Ｃ８が存在し、ソースとドレインとの間にはそれぞれ浮遊容量Ｃ９、浮遊容量Ｃ１０、浮遊容量Ｃ１１及び浮遊容量Ｃ１２が存在している。本従来例においては、第５のＦＥＴ８１５から第８のＦＥＴ８１８の各ゲート幅及びゲート長は等しいため、浮遊容量Ｃ１から浮遊容量Ｃ８の値は等しく、また、浮遊容量Ｃ９から浮遊容量Ｃ１２の値も等しい。
高周波入力端子９０１から入力された高周波信号は、オフ状態の第５のＦＥＴ８１５から第８のＦＥＴ８１８にも印加され、浮遊容量Ｃ１から浮遊容量Ｃ８により８等分された高周波信号電圧が、第５のＦＥＴ８１５から第８のＦＥＴ８１８の各ゲートに重畳される。また、第５のＦＥＴ８１５から第８のＦＥＴ８１８の各ドレインとソースとの間には浮遊容量Ｃ９から浮遊容量Ｃ１２により４等分された高周波信号電圧と、制御電圧である３Ｖとの和にあたる電圧が印加される。
第５のＦＥＴ８１５から第８のＦＥＴ８１８がオフ状態を維持するためには、第５のＦＥＴ８１５から第８のＦＥＴ８１８の各ゲートとドレインとの間及び各ゲートとソースとの間に印加される電圧が各ＦＥＴのしきい値電圧以下でなければならない。
第５のＦＥＴ８１５から第８のＦＥＴ８１８のいずれかのゲートとドレインとの間又はゲートとソースとの間の電圧がしきい値電圧を越えそうになった場合、隣り合う他のＦＥＴのゲートとドレインとの間又はゲートとソースとの間の電圧が上昇してこれを補う方向に働く。しかし第５のＦＥＴ８１５がオン状態に近付いても第２の入出力端子９０２に接続された第５のＦＥＴ８１５のソースの電位は上昇することができない。同様に、第８のＦＥＴ８１８がオン状態に近付いても第３の入出力端子９０３に接続された第８のＦＥＴ８１８のドレインの電位は上昇することができない。従って、第５のＦＥＴ８１５及び第８のＦＥＴ８１８は、第６のＦＥＴ８１６及び第７のＦＥＴ８１７と比べて容易にオン状態となる。
基本スイッチ部を構成する一部のＦＥＴがオン状態となると、これをきっかけとして直列に接続された他のＦＥＴもオン状態となり、基本スイッチ部全体がオン状態となる。従って、基本スイッチ部をオフ状態に保つためには、中間のＦＥＴと比べて容易にオン状態となる両端のＦＥＴをオフ状態に保ちつづけることが重要である。
本来オフ状態にあるべきＦＥＴがオン状態になった場合には、高周波信号の波形が崩れるため、歪特性の劣化を生じる。歪特性の規格値はスイッチ回路を使用する機器ごとに決められており、歪特性の値を規格値以下に抑えながら、スイッチ回路が取り扱うことができる最大信号振幅を大きくすることが、スイッチ回路には要求される。
一般に、ｎ個のＦＥＴを直列接続して構成されるスイッチ回路が取り扱うことのできる最大信号振幅（ＶＲＦmax）は、制御電圧値Ｖｃと直列接続されたＦＥＴの段数ｎ、及びＦＥＴのしきい値電圧Ｖｔｈにより決定され、式（１）により表わされる。
ＶＲＦmax＝２ｎ（Ｖｃ＋Ｖｔｈ）・・・式（１）
例えば、図２０に示すスイッチ回路において制御電圧Ｖｃが３Ｖであり、しきい値電圧Ｖｔｈが−１．０Ｖである場合には、ＦＥＴの段数ｎが４であるから、ＶＲＦmaxは、式（１）から１６Ｖとなる。
以上のようにスイッチ回路が取り扱うことができる最大信号振幅ＶＲＦmaxを大きくするには、しきい値電圧Ｖｔｈを大きくするか、ＦＥＴの段数ｎを大きくすればよい。
特開２００２−２３２２７８号号公報。
しかしながら、スイッチ回路が取り扱うことができる最大信号振幅を大きくするためにＦＥＴのしきい値電圧を大きくすると、ＦＥＴのオン抵抗が上昇するので挿入損失の増大を生じるという問題がある。また、直列接続されたＦＥＴの段数を大きくする場合には、挿入損失の増大と共に、チップサイズの増大を生じるため、コスト上昇を伴うという問題がある。
本発明は、上記従来の問題を解決し、挿入損失及びチップサイズの増大を生じることなしに、さらに大電力入力が可能な高周波スイッチ回路を実現できるようにすることを目的とする。
上記の目的を達成するために、本発明は、複数の電界効果トランジスタ（ＦＥＴ）が直列に接続された基本スイッチ部が設けられた高周波スイッチ回路を、基本スイッチ部の両端に位置する２個のＦＥＴが他のＦＥＴと比べてオン状態となりにくい構成とする。
具体的に本発明に係る第１の高周波スイッチ回路は、高周波信号を入出力する複数の入出力端子と、各入出力端子の間に設けられた複数の基本スイッチ部とを備えた高周波スイッチ回路を対象とし、各基本スイッチ部は、直列に接続された３個以上の電界効果トランジスタからなり、直列に接続された電界効果トランジスタのうち両端に位置する２個の電界効果トランジスタは、両端に位置する２個の電界効果トランジスタを除く電界効果トランジスタと比べてしきい値電圧が高いことを特徴とする。
第１の高周波スイッチ回路によれば、基本スイッチ部を形成する直列に接続された複数の電界効果トランジスタのうち、オン状態になりやすい両端に位置する２個のトランジスタにおけるしきい値電圧が、他の電界効果トランジスタにおけるしきい値電圧と比べて高いため、大電力の高周波信号が入力された場合にも両端に位置する２個の電界効果トランジスタがオン状態になりにくいので、高周波スイッチ回路が取り扱うことができる最大信号振幅を大きくすることができる。一方、中間の電界効果トランジスタのしきい値電圧は、両端の２個の電界効果トランジスタと比べて低いため、基本スイッチ部全体としての挿入損失の増加を抑えることができる。その結果、最大入力電力が大きく且つ高周波ひずみ特性が良好な高周波スイッチ回路が実現できる。
第２の高周波スイッチ回路は、高周波信号を入出力する複数の入出力端子と、各入出力端子の間に設けられた複数の基本スイッチ部とを備えた高周波スイッチ回路を対象とし、各基本スイッチ部は、直列に接続された３個以上の電界効果トランジスタからなり、直列に接続された電界効果トランジスタのうち両端に位置する２個の電界効果トランジスタは、両端に位置する２個の電界効果トランジスタを除く電界効果トランジスタと比べてゲート幅が広いことを特徴とする。
第２の高周波スイッチ回路によれば、基本スイッチ部を形成する直列に接続された複数の電界効果トランジスタのうち、オン状態になりやすい両端に位置する２個のトランジスタは、他の電界効果トランジスタと比べてゲート幅が広いため、両端に位置する２個の電界効果トランジスタは、ゲートとソースとの間又はゲートとドレインとの間の浮遊容量が他の電界効果トランジスタと比べて大きくなる。従って、両端に位置する２個の電界効果トランジスタは、他の電界効果トランジスタと比べてゲートとソースとの間又はゲートとドレインとの間にオフ状態において印加される高周波電圧が低くなるので、大電力の高周波信号が入力された場合にも両端に位置する２個の電界効果トランジスタがオン状態になりにくく、その結果、高周波スイッチ回路が取り扱うことができる最大信号振幅を大きくすることができる。一方、両端に位置する電界効果トランジスタのみゲート幅を広くしているため、基本スイッチ部全体としてのチップ面積の増大を抑えることができる。
第３の高周波スイッチ回路は、高周波信号を入出力する複数の入出力端子と、各入出力端子の間に設けられた複数の基本スイッチ部とを備えた高周波スイッチ回路を対象とし、各基本スイッチ部は、直列に接続された３個以上の電界効果トランジスタからなり、直列に接続された電界効果トランジスタのうち両端に位置する２個の電界効果トランジスタは、両端に位置する２個の電界効果トランジスタを除く電界効果トランジスタとゲート長が異なっていることを特徴とする。
第３の高周波スイッチ回路によれば、基本スイッチ部を形成する直列に接続された複数の電界効果トランジスタのうち、オン状態になりやすい両端に位置する２個のトランジスタは、他の電界効果トランジスタとゲート長が異なっているため、両端に位置する２個の電界効果トランジスタは、ゲートとソースとの間若しくはゲートとドレインとの間又はソースとドレインとの間の浮遊容量が他の電界効果トランジスタと比べて大きくなる。従って、両端に位置する２個の電界効果トランジスタは、他の電界効果トランジスタと比べてゲートとソースとの間又はゲートドレイン間にオフ状態において印加される高周波電圧が低くなるので、大電力の高周波信号が入力された場合にも両端に位置する２個の電界効果トランジスタがオン状態になりにくく、その結果、高周波スイッチ回路が取り扱うことができる最大信号振幅を大きくすることができる。一方、両端に位置する電界効果トランジスタのみゲート長を長くしているため、基本スイッチ部全体としてのチップ面積の増大を抑えることができる。
第４の高周波スイッチ回路は、高周波信号を入出力する複数の入出力端子と、各入出力端子の間に設けられた複数の基本スイッチ部とを備えた高周波スイッチ回路を対象とし、各基本スイッチ部は、直列に接続された２個以上の電界効果トランジスタからなり、電界効果トランジスタの少なくとも１つは、ソースとドレインとの間に２つ以上のゲートが設けられたマルチゲート電界効果トランジスタであり、マルチゲート電界効果トランジスタを含め、直列に接続された電界効果トランジスタに設けられた複数のゲートのうち両端に位置するゲートは、複数のゲートのうち両端に位置するゲートを除くゲートと比べてしきい値電圧が高いことを特徴とする。
第４の高周波スイッチ回路によれば、基本スイッチ部は少なくとも１個のマルチゲート電界効果トランジスタを含む直列に接続された２個以上の電界効果トランジスタからなり、マルチゲート電界効果トランジスタを含めた複数の電界効果トランジスタに設けられた複数のゲートのうち、オン状態になりやすい両端に設けられたゲートは、他のゲートと比べてしきい値電圧が高いため、大電力の高周波信号が入力された場合にも両端に位置するゲートは、オン状態になりにくいので、高周波スイッチ回路が取り扱うことができる最大信号振幅を大きくすることができる。また、両端に位置するゲートのみしきい値電圧を高くしているため、基本スイッチ回路全体としての挿入損失の増大を抑えることができ、さらに、マルチゲート電界効果トランジスタを用いているため、チップ面積の増大を抑えることもできる。
第５の高周波スイッチ回路は、高周波信号を入出力する複数の入出力端子と、各入出力端子の間に設けられた複数の基本スイッチ部とを備えた高周波スイッチ回路を対象とし、各基本スイッチ部は、直列に接続された２個以上の電界効果トランジスタからなり、電界効果トランジスタの少なくとも１つは、ソースとドレインとの間に２つ以上のゲートが設けられたマルチゲート電界効果トランジスタであり、マルチゲート電界効果トランジスタを含め、直列に接続された電界効果トランジスタに設けられた複数のゲートのうち両端に位置するゲートは、複数のゲートのうち両端に位置するゲートを除くゲートと比べてゲート幅が広いことを特徴とする。
第５の高周波スイッチ回路によれば、基本スイッチ部は少なくとも１個のマルチゲート電界効果トランジスタを含む直列に接続された２個以上の電界効果トランジスタからなり、マルチゲート電界効果トランジスタを含めた複数の電界効果トランジスタに設けられた複数のゲートのうち、オン状態になりやすい両端に設けられたゲートは、他のゲートと比べてゲート幅が広いため、両端に位置するゲートは他のゲートと比べてオフ状態において印加される高周波電圧が低くなる。従って、大電力の高周波信号が入力された場合にも両端に位置するゲートは、オン状態になりにくく、その結果、高周波スイッチ回路が取り扱うことができる最大信号振幅を大きくすることができる。また、マルチゲート電界効果トランジスタを用いているため、チップ面積の増大を抑えることもできる。
第６の高周波スイッチ回路は、高周波信号を入出力する複数の入出力端子と、各入出力端子の間に設けられた複数の基本スイッチ部とを備えた高周波スイッチ回路を対象とし、各基本スイッチ部は、直列に接続された２個以上の電界効果トランジスタからなり、電界効果トランジスタの少なくとも１つは、ソースとドレインとの間に２つ以上のゲートが設けられたマルチゲート電界効果トランジスタであり、マルチゲート電界効果トランジスタを含め、直列に接続された電界効果トランジスタに設けられた複数のゲートのうち両端に位置するゲートは、複数のゲートのうち両端に位置するゲートを除くゲートとゲート長が異なっていることを特徴とする。
第６の高周波スイッチ回路によれば、基本スイッチ部は少なくとも１個のマルチゲート電界効果トランジスタを含む直列に接続された２個以上の電界効果トランジスタからなり、マルチゲート電界効果トランジスタを含めた複数の電界効果トランジスタに設けられた複数のゲートのうち、オン状態になりやすい両端に設けられたゲートは、他のゲートとゲート長が異なるため、両端に位置するゲートは他のゲートと比べてオフ状態において印加される高周波電圧が低くなる。従って、大電力の高周波信号が入力された場合にも両端に位置するゲートは、オン状態になりにくく、その結果、高周波スイッチ回路が取り扱うことができる最大信号振幅を大きくすることができる。また、マルチゲートト電界効果ランジスタを用いているため、チップ面積の増大を抑えることもできる。
第７の高周波スイッチ回路は、高周波信号を入出力する複数の入出力端子と、各入出力端子の間に設けられた複数の基本スイッチ部とを備えた高周波スイッチ回路を対象とし、各基本スイッチ部は、ドレインとソースとの間に３つ以上のゲートが設けられたマルチゲート電界効果トランジスタであり、ゲートのうち最もソース側及び最もドレイン側に設けられた２つのゲートは、最もソース側及び最もドレイン側に設けられたゲートを除くゲートと比べてしきい値電圧が高いことを特徴とする。
第７の高周波スイッチ回路によれば、基本スイッチ部は３つ以上のゲートが設けられたマルチゲート電界効果トランジスタからなり、複数のゲートのうちオン状態になりやすい両端に設けられたゲートは、他のゲートと比べてしきい値電圧が高いため、大電力の高周波信号が入力された場合にも両端に位置するゲートは、オン状態になりにくいので、高周波スイッチ回路が取り扱うことができる最大信号振幅を大きくすることができる。また、両端に位置するゲートのみしきい値電圧を高くしているため、基本スイッチ回路全体としての挿入損失の増大を抑えることができ、さらに、１個のマルチゲート電界効果トランジスタから基本スイッチ部が形成されているため、チップ面積の増大を抑えることもできる。
第８の高周波スイッチ回路は、高周波信号を入出力する複数の入出力端子と、各入出力端子の間に設けられた複数の基本スイッチ部とを備えた高周波スイッチ回路を対象とし、各基本スイッチ部は、ドレインとソースとの間に３つ以上のゲートが設けられたマルチゲート電界効果トランジスタであり、ゲートのうち最もソース側及び最もドレイン側に設けられた２つのゲートは、最もソース側及び最もドレイン側に設けられたゲートを除くゲートと比べてゲート幅が広いことを特徴とする。
第８の高周波スイッチ回路によれば、基本スイッチ部は３つ以上のゲートが設けられたマルチゲート電界効果トランジスタからなり、複数のゲートのうちオン状態になりやすい両端に設けられたゲートは、他のゲートと比べてゲート幅が広いため、両端に位置するゲートは他のゲートと比べてオフ状態において印加される高周波電圧が低くなる。従って、大電力の高周波信号が入力された場合にも両端に位置するゲートは、オン状態になりにくく、その結果、高周波スイッチ回路が取り扱うことができる最大信号振幅を大きくすることができる。また、１個のマルチゲート電界効果トランジスタから基本スイッチ部が形成されているため、チップ面積の増大を抑えることもできる。
第９の高周波スイッチ回路は、高周波信号を入出力する複数の入出力端子と、各入出力端子の間に設けられた複数の基本スイッチ部とを備えた高周波スイッチ回路を対象とし、各基本スイッチ部は、ドレインとソースとの間に３つ以上のゲートが設けられたマルチゲート電界効果トランジスタであり、ゲートのうち最もソース側及び最もドレイン側に設けられた２つのゲートは、最もソース側及び最もドレイン側に設けられたゲートを除くゲートとゲート長が異なっていることを特徴とする。
第９の高周波スイッチ回路によれば、基本スイッチ部は３つ以上のゲートが設けられたマルチゲート電界効果トランジスタからなり、複数のゲートのうちオン状態になりやすい両端に設けられたゲートは、他のゲートとゲート長が異なるため、両端に位置するゲートは他のゲートと比べてオフ状態において印加される高周波電圧が低くなる。従って、大電力の高周波信号が入力された場合にも両端に位置するゲートは、オン状態になりにくく、その結果、高周波スイッチ回路が取り扱うことができる最大信号振幅を大きくすることができる。また、１個のマルチゲート電界効果トランジスタから基本スイッチ部が形成されているため、チップ面積の増大を抑えることもできる。
本発明の高周波スイッチ回路は、入出力端子のうち少なくとも１つの入出力端子と接地との間に基本スイッチ部がさらに設けられていることが好ましい。このような構成とすることにより、入出力端子を高周波的に接地することが可能となるため、入出力端子間をより確実に遮断することができる。
また、この場合において、各入出力端子の間に設けられた基本スイッチ部と、入出力端子と接地との間に設けられた基本スイッチ部とは、異なる構成の基本スイッチ部を用いてもよい。例えば、本発明の第１から第９の高周波スイッチ回路のうちいずれか１つの高周波スイッチ回路において、入出力端子のうち少なくとも１つの入出力端子と接地との間に本発明の第１から第９の高周波スイッチ回路のうちいずれか１つの高周波スイッチ回路を構成する基本スイッチ部と同一の基本スイッチ部がさらに設けられていることが好ましい。
本発明の半導体装置は、本発明の高周波スイッチ回路が半導体基板上に集積化されていることを特徴とする。
本発明の半導体装置によれば、挿入損失及びチップサイズが小さく、且つ、優れたひずみ特性を示す高周波スイッチ回路が基板の上に集積化されているため、大電力を取り扱うことができると共に、コンパクトな半導体装置を実現することができる。
本発明に係る高周波スイッチ回路及びこれを用いた半導体装置によれば、挿入損失及びチップサイズを増大させることなく高周波スイッチ回路が取り扱うことができる最大信号振幅を大きくすることができるため、大電力が入力された場合にも優れたひずみ特性を示す高周波スイッチ回路及び半導体装置を実現することが可能となる。
（第１の実施形態）
本発明に係る第１の実施形態について図１から４図を参照しながら説明する。図１は、本発明の第１の実施形態に係る高周波スイッチ回路の等価回路を示す。図１に示すように第１の入出力端子４０１、第２の入出力端子４０２及び第３の入出力端子４０３の３個の入出力端子と、各入出力端子の間に設けられた第１の基本スイッチ部６０１及び第２の基本スイッチ部６０２の２個の基本スイッチ部とを備えたＳＰＤＴが形成されている。
第１の基本スイッチ部６０１は、第１の入出力端子４０１と第３の入出力端子４０３との間に直列に接続された４個のデプレッション型ＦＥＴからなり、第１のＦＥＴ１０１から第４のＦＥＴ１０４のドレインとソースとが順に直列に接続され、第１のＦＥＴ１０１のソースが第１の入出力端子４０１に接続され、第４のＦＥＴ１０４のドレインが第３の入出力端子４０３に接続されている。また、第１のＦＥＴ１０１から第４のＦＥＴ１０４の各ゲートはそれぞれ抵抗２０１を介して制御端子５０１に接続されている。
第２の基本スイッチ部６０２は第１の基本スイッチ部６０１と同等の構成であり、第５のＦＥＴ１０５から第８のＦＥＴ１０８のドレインとソースとが順に直列に接続され、第５のＦＥＴ１０５のソースが第２の入出力端子４０２に接続され、第８のＦＥＴ１０８のドレインが第３の入出力端子４０３に接続されている。また、第５のＦＥＴ１０５から第８のＦＥＴ１０８の各ゲートはそれぞれ抵抗２０１を介して制御端子５０２に接続されている。
以下に、実際の高周波スイッチの構成について図２及び図３を用いてさらに詳細に説明する。図２は、図１に示す回路を集積化した半導体基板の平面構造を示し、図３（ａ）から図３（ｄ）は、それぞれ図２のIIIａ−IIIａ線、IIIｂ−IIIｂ線、IIIｃ−IIIｃ線及びIIIｄ−IIIｄ線における断面構造を示す。
図２及び図３（ａ）から図３（ｄ）に示すように、半導体基板２２の誘電体で覆われた領域２１の表面に、第１の入出力端子４０１、第２の入出力端子４０２、第３の入出力端子４０３、第１の制御端子５０１及び第２の制御端子５０２が形成されている。
第１の入出力端子４０１と第３の入出力端子４０３との間の半導体基板２２の上には、入出力端子４０１の側から第１のＦＥＴ１０１から第４のＦＥＴ１０４が形成されている。
第１のＦＥＴ１０１は、半導体基板２２の表面に形成された活性層１１と、活性層１１の上に形成されたソース３１、ドレイン４１及びゲート５１から構成されている。ソース３１及びドレイン４１は、図３（ａ）に示すように活性層１１の上に設けられたキャップ層２５とキャップ層２５の上に設けられた電極２７とからなり、ドレイン４１は４本の歯が活性層１１を縦断するように横方向に等間隔で並べられた櫛型状の構造を有している。また、ソース３１はドレイン４１の４本の歯の間にドレイン４１と向き合うように、設けられた３本の歯からなる櫛型状の構造を有し、ゲート５１はソース３１の３本の歯とドレイン４１の４本の歯との間に形成された６本の歯からなる櫛型状の構造を有している。
同様に、第２の活性層１２から第４の活性層１４の上には、それぞれ第２のＦＥＴ１０２から第４のＦＥＴ１０４が形成されており、第１のＦＥＴ１０１のソース３１は金属配線２６Ａを介して第１の入出力端子４０１に電気的に接続されており、第４のＦＥＴ１０４のドレイン４４は金属配線２６Ｂを介して第３の入出力端子４０３に接続されている。また、第１のＦＥＴ１０１のドレイン４１と第２のＦＥＴ１０２のソース３２、第２のＦＥＴ１０２のドレイン４２と第３のＦＥＴ１０３のソース３３、第３のＦＥＴ１０３のドレイン４３と第４のＦＥＴ１０４のソース３４とがそれぞれ接続されており、入出力端子４０１と第３の入出力端子４０３との間に、４個のＦＥＴが直列に接続されている。
また、第１のＦＥＴ１０１のゲート５１、第２のＦＥＴ１０２のゲート５２、第３のＦＥＴ１０３のゲート５３及び第４のＦＥＴ１０４のゲート５４はそれぞれ抵抗２０１及び２６Ｃを介して第１の制御端子５０１に接続されており、第１の基本スイッチ部６０１が形成されている。
第２の入出力端子４０２と第３の入出力端子４０３との間には、第５のＦＥＴ１０５から第８のＦＥＴ１０８により形成された第２の基本スイッチ部６０２が第１の基本スイッチ部６０１と同様に形成されており、全体としてＳＰＤＴである高周波スイッチ回路が半導体基板２２の上に集積化されている。
本実施形態において、第１のＦＥＴ１０１におけるゲート５１の６本の歯が第１の活性層１１と接する長さは、各々１００μｍの長さであるため、第１のＦＥＴ１０１ゲート幅は６００μｍである。また、第１のＦＥＴ１０１から第８のＦＥＴ１０８は、すべて同一の電極構造を有しているため、第１のＦＥＴ１０１から第８のＦＥＴ１０８におけるゲート幅はすべて６００μｍである。
一方、第１のＦＥＴ１０１、第４のＦＥＴ１０４、第５のＦＥＴ１０５及び第８のＦＥＴ１０８が形成されている第１の活性層１１、第４の活性層１４、第５の活性層１５及び第８の活性層１８は、第２のＦＥＴ１０２、第３のＦＥＴ１０３、第６のＦＥＴ１０６及び第７のＦＥＴ１０７が形成されている第２の活性層１２、第３の活性層１３、第６の活性層１６及び第７の活性層１７と比べて不純物濃度が低く設定されており、第１のＦＥＴ１０１、第４のＦＥＴ１０４、第５のＦＥＴ１０５及び第８のＦＥＴ１０８のしきい値電圧は−０．５Ｖであり、第２のＦＥＴ１０２、第３のＦＥＴ１０３、第６のＦＥＴ１０６及び第７のＦＥＴ１０７のしきい値電圧−１．０Ｖと比べて高くなっている。
次に、本実施形態の高周波スイッチ回路の動作について説明する。入出力端子４０１から入力された高周波信号を入出力端子４０３へ出力する場合には、第１の基本スイッチ部６０１がオン状態であり、第２の基本スイッチ部６０２がオフ状態すなわち、第５のＦＥＴ１０５から第８のＦＥＴ１０８がオフ状態である。この状態において、第１の入出力端子４０１に高周波信号が入力されると、オフ状態である第５のＦＥＴ１０５から第８のＦＥＴ１０８にも高周波信号が印加され、各ＦＥＴの浮遊容量により配分された高周波電圧が各ゲートに重畳される。
このため、最大信号振幅近い高周波信号が第１の入出力端子４０１に入力された場合には、しきい値電圧の低い第６のＦＥＴ１０６又は第７のＦＥＴ１０７のどちらかが最初にオン状態に近付く。しかし、同時に隣り合うＦＥＴの端子電圧が上昇してこれを補うため、第６のＦＥＴ１０６及び第７のＦＥＴ１０７のオフ状態が維持される。さらに信号振幅が増大した場合、最終的には第５のＦＥＴ１０５又は第８のＦＥＴ１０８がオン状態になるが、高周波スイッチ回路で扱うことができる最大信号振幅は第５のＦＥＴ１０５及び第８のＦＥＴ１０８のしきい値電圧により決定される。一方、第２の基本スイッチ部６０２の挿入損失は、第５のＦＥＴ１０５から第８のＦＥＴ１０８のすべてのしきい値電圧を高くした場合と比べて低く抑えることができる。
本実施形態の高周波スイッチ回路によれば、式（１）により表わされる最大信号振幅ＶＲＦmaxはすべてのＦＥＴのしきい値電圧が−１．０Ｖの場合と比べて約４Ｖ向上し、これを電力に換算すると３６．８ｄＢｍとなり、従来の例よりも最大許容電力が１．８ｄＢｍ改善されている。
図４は入力電力と高調波歪みの関係を示す図である。図４において横軸は、入力電力値（ｄＢｍ）を表し、縦軸は高調波ひずみ（ｄＢｍ）を表す。図４に示すように、実線で示す本実施形態の高周波スイッチを用いた場合には、破線で示す従来の高周波スイッチを用いた場合と比べて、高調波歪みの規格値−３０ｄＢｍを達成する入力電力値が約２ｄＢｍ改善されている。一方、このときの挿入損失の増大は０．１ｄＢｍ以下であり無視できる値である。
以上説明したように、本実施形態の高周波スイッチ回路は、複数のＦＥＴが直列に接続された基本スイッチ部において、両端の２個のＦＥＴのしきい値電圧を中間のＦＥＴのしきい値電圧と比べて高くすることにより、最大入力電力を増大させることができると共に、挿入損失も低く抑えることができ、その結果、高調波ひずみ特性を改善することができる。
なお、本実施形態において両端のＦＥＴのしきい値電圧を、他のＦＥＴのしきい値電圧と比べて５０％高くしたが、２０％以上、好ましくは３０％以上高くすることにより同様の効果が得られる。但し、挿入損失の増大を考慮するとしきい値電圧は０Ｖ以下であることが好ましい。
なお、本実施形態において入出力端子４０１から入力された高周波信号を入出力端子４０３へ出力する場合について説明したが、入出力端子４０２から入力された高周波信号を入出力端子４０３へ出力する場合についても同様である。
また、本実施形態において、基本スイッチ部は４個のＦＥＴを直列に接続したが、３個以上のＦＥＴを直列に接続することにより同様の効果を得ることができる。
（第２の実施形態）
本発明に係る第２の実施形態について図５から図６を参照しながら説明する。図５は、本発明の第２の実施形態に係る高周波スイッチ回路の等価回路を示す。図５に示すように
第１の実施形態と同様に第１の基本スイッチ部６０１と第２の基本スイッチ部６０２とを備えたＳＰＤＴが形成されている。
図６は、本実施形態の高周波スイッチ回路を半導体基板上に集積化した状態を示す。なお、図６において図２に示す構成要素と同一の構成要素については同一の符号を付すことにより説明を省略する。
図６に示すように本実施形態においては、半導体基板２２の上に形成された第１の活性層１１、第４の活性層１４、第５の活性層１５及び第８の活性層１８は、第２の活性層１２、第３の活性層１３、第６の活性層１６及び第７の活性層１７と比べてゲートが延びる方向の幅（ゲート幅方向の幅）が広く設定されている。このため、第１のＦＥＴ１０１、第４のＦＥＴ１０４、第５のＦＥＴ１０５及び第８のＦＥＴ１０８は、第２のＦＥＴ１０２、第３のＦＥＴ１０３、第６のＦＥＴ１０６及び第７のＦＥＴ１０７と比べてゲートが活性層を縦断する長さが長いので、ゲート幅が広い。
本実施形態において第１のＦＥＴ１０１、第４のＦＥＴ１０４、第５のＦＥＴ１０５及び第８のＦＥＴ１０８のゲート幅は３ｍｍに設定され、第２のＦＥＴ１０２、第３のＦＥＴ１０３、第６のＦＥＴ１０６及び第７のＦＥＴ１０７のゲート幅は２ｍｍに設定されている。
一方、本実施形態においては、第１の活性層１１から第８の活性層１８における不純物濃度は一定に設定されており、第１のＦＥＴ１０１から第８のＦＥＴ１０８のしきい値電圧はすべて−１．０Ｖに設定されている。
次に、第１の基本スイッチ部６０１をオン状態にして、第２の基本スイッチ部６０２をオフ状態にすることにより、入出力端子４０１から入力された高周波信号を入出力端子４０３へ出力する場合における本実施形態の高周波スイッチ回路の動作について説明する。
オフ状態である第５のＦＥＴ１０５から第８のＦＥＴ１０８のゲートとソースとの間にはそれぞれ浮遊容量Ｃ１、浮遊容量Ｃ３、浮遊容量Ｃ５及び浮遊容量Ｃ７が存在し、ゲートとドレインとの間にはそれぞれ浮遊容量Ｃ２、浮遊容量Ｃ４、浮遊容量Ｃ６及び浮遊容量Ｃ８が存在し、ソースとドレインとの間にはそれぞれ浮遊容量Ｃ９、浮遊容量Ｃ１０、浮遊容量Ｃ１１及び浮遊容量Ｃ１２が存在している。
本実施形態においては、第５のＦＥＴ１０５及び第８のＦＥＴ１０８において、第６のＦＥＴ１０６及び第７のＦＥＴ１０７と比べてゲート幅が１．５倍広いため、浮遊容量Ｃ１、浮遊容量Ｃ２、浮遊容量Ｃ７及び浮遊容量Ｃ８の値が、浮遊容量Ｃ３、浮遊容量Ｃ４、浮遊容量Ｃ５及び浮遊容量Ｃ６の値と比べて１．５倍大きくなる。
一方、入出力端子４０１から入力された高周波信号は、オフ状態である第５のＦＥＴ１０５から第８のＦＥＴ１０８の各ＦＥＴにも印加され、各ＦＥＴの浮遊容量により配分された高周波電圧が第５のＦＥＴ１０５から第８のＦＥＴ１０８の各ゲートに重畳される。
このため、本実施形態において第５のＦＥＴ１０５及び第８のＦＥＴ１０８の各ゲートとソースとの間及びゲートとドレインとの間に印加される電圧はそれぞれ入力された信号振幅の１０分の１となり、浮遊容量Ｃ１から浮遊容量Ｃ８のすべてが等しい場合に印加される電圧の５分の４に低減することができる。従って、本実施形態の構成をとることにより高周波スイッチ回路が取り扱うことができる最大信号振幅を、従来の１．２５倍に向上させることができる。例えば、制御電圧が３Ｖである場合には、従来のゲート幅がすべて等しい構成の高周波スイッチ回路が取り扱うことができる最大信号振幅は１６．０Ｖであるのに対して、本実施形態の高周波スイッチ回路において取り扱うことができる最大信号振幅は２２．３Ｖとなる。また、第５のＦＥＴ１０５及び第８のＦＥＴ１０８のゲート幅を広くすることにより、挿入損失を低減できるというメリットもある。
一方、第５のＦＥＴ１０５及び第８のＦＥＴ１０８のゲート幅のみを広くしているため、チップ面積は従来のものと比べて約１０％しか増加しておらず、チップサイズの増大及びこれに伴うコストの増大を抑えることができる。
なお、本実施形態において両端のＦＥＴのゲート幅を、他のＦＥＴのゲート幅と比べて１．５倍広くしたが、１．２倍以上、好ましくは１．３倍以上広くすれば同様の効果が得られる。但し、チップサイズ等を考慮すればゲート幅は６ｍｍ以下であることが好ましい。
なお、本実施形態において入出力端子４０１から入力された高周波信号を入出力端子４０３へ出力する場合について説明したが、入出力端子４０２から入力された高周波信号を入出力端子４０３へ出力する場合についても同様である。
（第３の実施形態）
本発明に係る第３の実施形態について図７から図９を参照しながら説明する。図７は、本発明の第１の実施形態に係る高周波スイッチ回路の等価回路を示す。図７に示すように、第１の実施形態と同様に第１の基本スイッチ部６０１と第２の基本スイッチ部６０２とを備えたＳＰＤＴが形成されている。
図８は、本実施形態の高周波スイッチ回路を集積化した半導体基板の平面構造を示し、図９（ａ）から図９（ｄ）は、図８のIXａ−IXａ線、IXｂ−IXｂ線、IXｃ−IXｃ線及びIXｄ−IXｄ線における断面構造を示す。なお、図８において図２に示す構成要素と同一の構成要素については同一の符号を付すことにより説明を省略する。
図８に示すように本実施形態においては、半導体基板２２の上に形成された第１の活性層１１、第４の活性層１４、第５の活性層１５及び第８の活性層１８は、第２の活性層１２、第３の活性層１３、第６の活性層１６及び第７の活性層１７と比べてゲートの延びる方向と垂直な方向の幅（ゲート長方向の幅）が広く設定されている。
また、ゲート５１、ゲート５４、ゲート５５及びゲート５８における各歯の幅が、ゲート５２、ゲート５３、ゲート５６及びゲート５７における各歯の幅と比べて広くなっており、第１のＦＥＴ１０１、第４のＦＥＴ１０４、第５のＦＥＴ１０５及び第８のＦＥＴ１０８のゲート長は１．０μｍに、第２のＦＥＴ１０２、第３のＦＥＴ１０３、第６のＦＥＴ１０６及び第７のＦＥＴ１０７のゲート長は０．５μｍに設定されている。一方、本実施形態においては、第１の活性層１１から第８の活性層１８における不純物濃度は一定に設定されており、第１のＦＥＴ１０１から第８のＦＥＴ１０８のしきい値電圧はすべて−１．０Ｖに設定されている。
次に、第１の基本スイッチ部６０１をオン状態にして、第２の基本スイッチ部６０２をオフ状態にすることにより、入出力端子４０１から入力された高周波信号を入出力端子４０３へ出力する場合における本実施形態の高周波スイッチ回路の動作について説明する。
オフ状態である第５のＦＥＴ１０５から第８のＦＥＴ１０８のゲートとソースとの間にはそれぞれ浮遊容量Ｃ１、浮遊容量Ｃ３、浮遊容量Ｃ５及び浮遊容量Ｃ７が存在し、ゲートとドレインとの間にはそれぞれ浮遊容量Ｃ２、浮遊容量Ｃ４、浮遊容量Ｃ６及び浮遊容量Ｃ８が存在し、ソースとドレインとの間にはそれぞれ浮遊容量Ｃ９、浮遊容量Ｃ１０、浮遊容量Ｃ１１及び浮遊容量Ｃ１２が存在している。
本実施形態においては第５のＦＥＴ１０５及び第８のＦＥＴ１０８のゲート長が、第６のＦＥＴ１０６及び第７のＦＥＴ１０７のゲート長と比べて長いため、浮遊容量Ｃ１、浮遊容量Ｃ２、浮遊容量Ｃ７及び浮遊容量Ｃ８の値が、浮遊容量Ｃ３、浮遊容量Ｃ４、浮遊容量Ｃ５及び浮遊容量Ｃ６の値と比べて大きくなる。
一方、入出力端子４０１から入力された高周波信号は、オフ状態である第５のＦＥＴ１０５から第８のＦＥＴ１０８の各ＦＥＴにも印加され、各ＦＥＴの浮遊容量により配分された高周波電圧が第５のＦＥＴ１０５から第８のＦＥＴ１０８の各ゲートに重畳される。
このため、第５のＦＥＴ１０５及び第８のＦＥＴ１０８のゲートとソースとの間およびゲートとドレインとの間に印加される電圧は、第６のＦＥＴ１０６及び第７のＦＥＴ１０７のゲートとソースとの間及びゲートとドレインとの間に印加される電圧と比べて低くなり、高周波スイッチ回路が取り扱うことができる最大信号振幅を従来の装置と比べて大きくすることができる。また、第５のＦＥＴ１０５及び第８のＦＥＴ１０８のゲート長を長くすることにより、挿入損失を低減できるというメリットもある。
一方、第５のＦＥＴ１０５及び第８のＦＥＴ１０８のゲート長のみを長くしているため、チップ面積は従来のものと比べて約５％しか増加しておらず、チップサイズの増大及びこれに伴うコストの増大を抑えることができる。
なお、本実施形態において両端のＦＥＴのゲート長を１．０μｍとし、他のＦＥＴのゲート長を０．５μｍとしたが、両端のＦＥＴのゲート長を他のＦＥＴのゲート長と比べて１．２倍以上、より好ましくは１．３倍以上大きくすれば同様の効果が得られる。但し、チップサイズの増大等を考慮すれば、ゲート長は２μｍ以下であることが好ましい。
なお、本実施形態において入出力端子４０１から入力された高周波信号を入出力端子４０３へ出力する場合について説明したが、入出力端子４０２から入力された高周波信号を入出力端子４０３へ出力する場合についても同様である。
（第４の実施形態）
本発明に係る第４の実施形態について図１０から図１２を参照しながら説明する。図１０は、本発明の第１の実施形態に係る高周波スイッチ回路の等価回路を示す。図１０に示すように、第１の実施形態と同様に第１の基本スイッチ部６０１と第２の基本スイッチ部６０２とを備えたＳＰＤＴが形成されている。
図１１は、本実施形態の高周波スイッチ回路を集積化した半導体基板の平面構造を示し、図１２（ａ）から図１２（ｄ）は、図１１のXIIａ−XIIａ線、XIIｂ−XIIｂ線、XIIｃ−XIIｃ線及びXIIｄ−XIIｄ線における断面構造を示す。なお、図１１において図２に示す構成要素と同一の構成要素については同一の符号を付すことにより説明を省略する。
図１１に示すように本実施形態においては、半導体基板２２の上に形成された第１の活性層１１、第４の活性層１４、第５の活性層１５及び第８の活性層１８は、第２の活性層１２、第３の活性層１３、第６の活性層１６及び第７の活性層１７と比べてゲート長方向の幅が狭く設定されている。
また、ゲート５１、ゲート５４、ゲート５５及びゲート５８における各歯の幅は、ゲート５２、ゲート５３、ゲート５６及びゲート５７における各歯の幅と比べて狭くなっており、第１のＦＥＴ１０１、第４のＦＥＴ１０４、第５のＦＥＴ１０５及び第８のＦＥＴ１０８のゲート長は０．２μｍに設定され、第２のＦＥＴ１０２、第３のＦＥＴ１０３、第６のＦＥＴ１０６及び第７のＦＥＴ１０７のゲート長は０．５μｍに設定されている。一方、本実施形態においては、第１の活性層１１から第８の活性層１８における不純物濃度は一定に設定されており、第１のＦＥＴ１０１から第８のＦＥＴ１０８のしきい値電圧はすべて−１．０Ｖに設定されている。
次に、第１の基本スイッチ部６０１をオン状態にして、第２の基本スイッチ部６０２をオフ状態にすることにより、入出力端子４０１から入力された高周波信号を入出力端子４０３へ出力する場合における本実施形態の高周波スイッチ回路の動作について説明する。
オフ状態である第５のＦＥＴ１０５から第８のＦＥＴ１０８のゲートとソースとの間にはそれぞれ浮遊容量Ｃ１、浮遊容量Ｃ３、浮遊容量Ｃ５及び浮遊容量Ｃ７が存在し、ゲートとドレインとの間にはそれぞれ浮遊容量Ｃ２、浮遊容量Ｃ４、浮遊容量Ｃ６及び浮遊容量Ｃ８が存在し、ソースとドレインとの間にはそれぞれ浮遊容量Ｃ９、浮遊容量Ｃ１０、浮遊容量Ｃ１１及び浮遊容量Ｃ１２が存在している。
本実施形態においては第５のＦＥＴ１０５及び第８のＦＥＴ１０８のゲート長が、第６のＦＥＴ１０６及び第７のＦＥＴ１０７のゲート長と比べて短いため、浮遊容量Ｃ９、浮遊容量Ｃ１２の値が、浮遊容量Ｃ１０、浮遊容量Ｃ１１の値と比べて大きくなる。
一方、入出力端子４０１から入力された高周波信号は、オフ状態である第５のＦＥＴ１０５から第８のＦＥＴ１０８の各ＦＥＴにも印加され、各ＦＥＴの浮遊容量により配分された高周波電圧と制御電圧との和にあたる電圧が第５のＦＥＴ１０５から第８のＦＥＴ１０８の各ソースとドレインとの間に印加される。
このため、第５のＦＥＴ１０５及び第８のＦＥＴ１０８のドレインとソースとの間に印加される電圧は、第６のＦＥＴ１０６及び第７のＦＥＴ１０７のドレインとソースとの間に印加される電圧と比べて低くなる。その結果、高周波スイッチ回路が取り扱うことができる最大信号振幅を従来の装置と比べて大きくすることができる。
一方、第５のＦＥＴ１０５及び第８のＦＥＴ１０８のゲート長を短くしているため、チップ面積は従来のものと比べて増加せず、チップサイズの増大及びこれに伴うコストの増大を抑えることができる。
なお、本実施形態において、両端のＦＥＴのゲート長を０．２μｍとし、他のＦＥＴのゲート長を０．５μｍとしたが、両端のＦＥＴのゲート長を他のＦＥＴのゲート長と比べて８０％以下、好ましくは７０％以下とすることにより、同様の効果が得られる。但し、ゲートを形成する工程の能力等を考慮すれば、ゲート長は０．１μｍ以上であることが好ましい。
なお、本実施形態において入出力端子４０１から入力された高周波信号を入出力端子４０３へ出力する場合について説明したが、入出力端子４０２から入力された高周波信号を入出力端子４０３へ出力する場合についても同様である。
（第５の実施形態）
本発明に係る第５の実施形態について図１３から図１５を参照しながら説明する。図１３は、本発明の第１の実施形態に係る高周波スイッチ回路の等価回路を示す。図１３に示すように第１の入出力端子４０１、第２の入出力端子４０２及び第３の入出力端子４０３の３個の入出力端子と、各入出力端子の間に設けられた第１の基本スイッチ部６０１及び第２の基本スイッチ部６０２の２個の基本スイッチ部を備えたＳＰＤＴが形成されている。
第１の基本スイッチ部６０１は、ドレインとソースとの間に複数のゲートを有するマルチゲートＦＥＴが、第１の入出力端子４０１と第２の入出力端子４０２との間に２個直列に接続されており、第１のマルチゲートＦＥＴ１６１のソースは第１の入出力端子４０１に接続され、第１のマルチゲートＦＥＴ１６１のドレインは第２のマルチゲートＦＥＴ１６２のソースに接続され、第２のマルチゲートＦＥＴ１６２のドレインは第３の入出力端子４０３に接続されている。
第１のマルチゲートＦＥＴ１６１は、ソース側から第１ゲート６１Ａ、第２ゲート６１Ｂ及び第３ゲート６１Ｃを有するトリプルゲートＦＥＴであり、第２のマルチゲートＦＥＴ１６２は第１ゲート６１Ｄ及び第２ゲート６１Ｅを有するダブルゲートＦＥＴである。
第１のマルチゲートＦＥＴ１６１の第１ゲート６１Ａから第３ゲート６１Ｃ並びに第２のマルチゲートＦＥＴ１６２の第１ゲート６１Ｄ及び第２ゲート６２Ｅは、それぞれ抵抗２０１を介して制御端子５０１に接続されている。
以上のように、第１の基本スイッチ部６０１には、第１の入出力端子４０１の側から、第１のマルチゲートＦＥＴ１６１の第１ゲート６１Ａ、第２ゲート６１Ｂ及び第３ゲート６１Ｃ並びに第２のマルチゲートＦＥＴ１６２の第１ゲート６１Ｄ及び第２ゲート６１Ｅの５つのゲートが順に設けられている。
第２の基本スイッチ部６０２は第１の基本スイッチ部６０１と同等の構成であり、トリプルゲートＦＥＴである第３のＦＥＴ１６３及びダブルゲートＦＥＴである第４のＦＥＴ１６４のドレインとソースとが順に直列に接続され、第３のＦＥＴ１６３のソースが第２の入出力端子４０２に接続され、第４のＦＥＴ１６４のドレインが第３の入出力端子４０３に接続されている。また、第３のＦＥＴ１６３及び第４のＦＥＴ１６４の各ゲートはそれぞれ抵抗２０１を介して制御端子５０２に接続されている。
図１４は、本実施形態の高周波スイッチ回路を集積化した半導体基板の平面構造を示し、図１５（ａ）及び図１５（ｂ）は、図１４のXVａ−XVａ線及びXVｂ−XVｂ線における断面構造を示す。
図１４に示すように、半導体基板２２の誘電体で覆われた領域２１の表面に、第１の入出力端子４０１、第２の入出力端子４０２、第３の入出力端子４０３、第１の制御端子５０１及び第２の制御端子５０２が形成されている。
第１の入出力端子４０１と第３の入出力端子４０３との間の半導体基板２２の上には、入出力端子４０１の側から第１のマルチゲートＦＥＴ１６１及び第２のマルチゲートＦＥＴ１６２が形成されている。
第１のマルチゲートＦＥＴ１６１は、半導体基板２２の表面に形成された活性層１１と、活性層１１の上に形成されたソース３１、ドレイン４１及び第１ゲート６１Ａから第３ゲート６１Ｃとにより構成されている。ソース３１及びドレイン４１は、図１５（ａ）に示すように活性層１１の上に設けられたキャップ層２５とキャップ層２５の上に設けられた電極２７とからなり、ドレイン４１は３本の歯が活性層１１を縦断するように横方向に等間隔で並べられた櫛型状の構造を有している。また、ソース３１はドレイン４１の３本の歯の間にドレイン４１と向き合うように、設けられた２本の歯からなる櫛型状の構造を有しており、第１ゲート６１Ａから第３ゲート６１Ｂは、それぞれソース電極３１の２本の歯とドレイン電極４１の３本の歯との間に形成された４本の歯からなる櫛型状の構造を有している。
また、第２の活性層１２の上にはソース３２、ドレイン４２並びに第１ゲート６１Ｄ及び第２ゲート６１ＥからなるダブルゲートＦＥＴである第２のマルチゲートＦＥＴ１６２が形成されている。
第１のマルチゲートＦＥＴ１６１のソース電極３１は、金属配線２６Ａを介して第１の入出力端子４０１に接続され、第２のマルチゲートＦＥＴ１６２のドレイン４２は、金属配線２６Ｂを介して第３の入出力端子４０３と接続されている。また、第１のマルチゲートＦＥＴ１６１のドレイン電極４１と第２のマルチゲートＦＥＴ１６２のソース３２とが接続されており、第１の入出力端子４０１と第３の入出力端子４０３との間に２個のマルチゲートＦＥＴが直列に接続されている。
第１のマルチゲートＦＥＴ１６１の第１ゲート６１Ａ、第２ゲート６１Ｂ及び第３ゲート６１Ｃ並びに第２のマルチゲートＦＥＴ１６２の第１ゲート６１Ｄ及び第２ゲート６１Ｅはそれぞれ抵抗２０１と金属配線２６Ｃを介して第１の制御端子５０１に接続されており、第１の基本スイッチ部６０１が形成されている。
第１の基本スイッチ部６０１において、活性層１１及び活性層１２における第１の基本スイッチ部６０１の両端に位置する第１のマルチゲートＦＥＴ１６１の第１ゲート６１Ａの下側の領域８１及び第２のマルチゲートＦＥＴ１６２の第２ゲート６１Ｅの下側の領域８２は、他の領域と比べてゲート幅方向が広くなっている。従って、第１の基本スイッチ部６０１の両端に位置するゲート６１Ａ及びゲート６１Ｅは、いずれも他のゲートと比べてゲート幅が広く設定されており、第１のマルチゲートＦＥＴ１６１の第１ゲート６１Ａ及び第２のマルチゲートＦＥＴ１６２の第２ゲート６１Ｅのゲート幅は４ｍｍであり、第１のマルチゲートＦＥＴ１６１の第２ゲート６１Ｂ及び第３ゲート６１Ｃ並びに第２のマルチゲートＦＥＴ１６２の第１ゲート６１Ｄのゲート幅は３ｍｍである。
また、第１の基本スイッチ部６０１の両端に位置するゲート６１Ａ及びゲート６１Ｅにおける各歯の幅は、他のゲートにおける各歯の幅と比べて狭くなっている。従って、第１のマルチゲートＦＥＴ１６１の第１ゲート６１Ａ及び第２のマルチゲートＦＥＴ１６２の第２ゲート６１Ｅにおけるゲート長は０．２μｍであり、第１のマルチゲートＦＥＴ１６１の第２ゲート６１Ｂ及び第３ゲート６１Ｃ並びに第２のマルチゲートＦＥＴ１６２の第１ゲート６１Ｄにおけるゲート長０．５μｍと比べて短く設定されている。
さらに、第１の活性層１１及び第２の活性層１２における第１の基本スイッチ部６０１の両端に位置するゲート６１Ａの下側の領域８１及びゲート６１Ｅの下側の領域８２は、他の領域と比べて不純物濃度が低く設定されており、第１のマルチゲートＦＥＴ１６１の第１ゲート６１Ａ及び第２のマルチゲートＦＥＴ１６２の第２ゲート６１Ｅのしきい値電圧は−０．５Ｖであり、第１のマルチゲートＦＥＴ１６１の第２ゲート６１Ｂ及び第３ゲート６１Ｃ並びに第２のマルチゲートＦＥＴ１６２の第１ゲート６１Ｄのしきい値電圧の−１．０Ｖと比べて高く設定されている。
第２の入出力端子４０２と第３の入出力端子４０３との間には、第３のＦＥＴ１６３及び第４のＦＥＴ１６４により形成された第２の基本スイッチ部６０２が第１の基本スイッチ部６０１と同様に形成されており、全体としてＳＰＤＴである高周波スイッチ回路が半導体基板２２の上に集積化されている。
次に、第１の基本スイッチ部６０１をオン状態にして、第２の基本スイッチ部６０２をオフ状態にすることにより、入出力端子４０１から入力された高周波信号を入出力端子４０３へ出力する場合を例として、本実施形態の高周波スイッチ回路の動作について説明する。
本実施形態の高周波スイッチ回路において、第２の基本スイッチ部の両端に位置する第３のマルチゲートＦＥＴ１６３の第１ゲート６２Ａ及び第４のマルチゲートＦＥＴ１６４の第２ゲート６２Ｅは、第３のマルチゲートＦＥＴの第２ゲート６２Ｂ及び第３ゲート６２Ｃ並びに第４のマルチゲートＦＥＴの第１ゲート６２Ｄと比べて、しきい値電圧が高く、ゲート幅が広く、且つゲート長が短い。
従って、第３のマルチゲートＦＥＴ１６３の第１ゲート６２Ａ及び第４のマルチゲートＦＥＴ１６４の第２ゲート６２Ｅは、第３のマルチゲートＦＥＴ１６３の第２ゲート６２Ｂ、第３ゲート６２Ｃ及び第４のマルチゲートＦＥＴ１６４の第１ゲート６２Ｄと比べてオン状態になりにくい。
また、第３のマルチゲートＦＥＴ１６３の第１ゲート６２Ａ及び第４のマルチゲートＦＥＴ１６４の第２ゲート６２Ｅに印加される高周波電圧は、第３のマルチゲートＦＥＴ１６３の第２ゲート６２Ｂ及び第３ゲート６２Ｃ並びに第４のマルチゲートＦＥＴ１６４の第１ゲート６２Ｄと比べて小さくなる。
従って、本実施形態の高周波スイッチ回路が取り扱うことができる最大入力信号振幅は、第３のマルチゲートＦＥＴ１６３及び第４のマルチゲートＦＥＴ１６４の各ゲートのしきい値電圧、ゲート幅及びゲート長がすべて等しい場合と比べて大きくなる。
一方、マルチゲートＦＥＴを用いることにより、複数のシングルゲートＦＥＴを直列に接続して、同様のゲート長及びゲート幅の構成を形成する場合と比べて半導体基板上の占有面積を低減することができるため、高周波スイッチ回路を小型化できる。
なお、本実施形態において入出力端子４０１から入力された高周波信号を入出力端子４０３へ出力する場合について説明したが、入出力端子４０２から入力された高周波信号を入出力端子４０３へ出力する場合についても同様である。
本実施形態において、第１のマルチゲートＦＥＴの第１ゲート６１Ａ、第２のマルチゲートＦＥＴの第２ゲート６１Ｅ、第３のマルチゲートＦＥＴの第１ゲート６２Ａ及び第４のマルチゲートＦＥＴの第２ゲート６２Ｅのゲート長を、それ以外のゲートのゲート長と比べて短くしたが、長くした場合にも同様の効果が得られる。
また、本実施形態において２個のマルチゲートＦＥＴを直列に接続したが、２個以上のマルチゲートＦＥＴを直列に接続してもよく、マルチゲートＦＥＴとシングルゲートＦＥＴとを直列に接続してもよい。
（第６の実施形態）
本発明に係る第６の実施形態について図１６及び図１８を参照しながら説明する。図１６は、本発明の第６の実施形態に係る高周波スイッチ回路の等価回路を示す。図１６に示すように第１の入出力端子４０１、第２の入出力端子４０２及び第３の入出力端子４０３の３個の入出力端子と、各入出力端子の間に設けられた第１の基本スイッチ部６０１及び第２の基本スイッチ部６０２の２個の基本スイッチ部を備えたＳＰＤＴが形成されている。
第１の基本スイッチ部６０１は、ドレインとソースとの間に４個のゲートが設けられたクワッドゲートＦＥＴにより形成されており、第１のクワッドゲートＦＥＴ１７１のソース電極３１は第１の入出力端子４０１に接続され、ドレイン電極４１は第３の入出力端子４０３に接続されている。
ソース電極３１とドレイン電極４１との間には、ソース側から第１ゲート７１Ａ、第２ゲート７１Ｂ、第３ゲート７１Ｃ及び第４ゲート７１Ｄが形成されており、第１ゲート７１Ａから第４ゲート７１Ｄはそれぞれ抵抗２０１を介して制御端子５０１に接続されている。
第２の基本スイッチ部６０２は第１の基本スイッチ部６０１と同様の構成であり、第２のクワッドゲートＦＥＴ１７２のソース３２は第２の入出力端子４０２に接続され、ドレイン４２は第３の入出力端子４０３に接続されている。
ソース３２とドレイン４２との間には、ソース側から順に第１ゲート７２Ａ、第２ゲート７２Ｂ、第３ゲート７２Ｃ及び第４ゲート７２Ｄが形成されており、第１ゲート７２Ａから第４ゲート７２Ｄはそれぞれ抵抗２０１を介して制御端子５０２に接続されている。
図１７は、本実施形態の高周波スイッチ回路を集積化した半導体基板の平面構造を示し、図１８は、図１７のXVIII−XVIII線における断面構造を示す。図１７に示すように、半導体基板２２の誘電体で覆われた領域２１の表面に、第１の入出力端子４０１、第２の入出力端子４０２、第３の入出力端子４０３、第１の制御端子５０１及び第２の制御端子５０２が形成されている。
第１の入出力端子４０１と第３の入出力端子４０３との間の半導体基板２２の上には、第１のクワッドゲートＦＥＴ１７１が形成されており、第１のクワッドゲートＦＥＴ１７１は、半導体基板２２の表面に形成された活性層１１と、活性層１１の上に形成されたソース３１、ドレイン４１及び第１ゲート７１Ａから第４ゲート７１Ｄとにより構成されている。ソース３１及びドレイン４１は、図１８（ａ）に示すように活性層１１の上に設けられたキャップ層２５とキャップ層２５の上に設けられた電極２７とからなる。
ドレイン４１は、活性層１１の両端に活性層１１を縦断するように設けられた２本の歯からなり、ソース３１はドレイン４１と向かい合うように、ドレイン４１の２本の歯の間に設けられている。また、第１ゲート７１Ａから第４ゲート７１Ｄは、それぞれソース３１とドレイン４１の２本の歯との間に形成された２本の歯からなる。
第１のクワッドゲートＦＥＴ１７１のソース３１は、金属配線２６Ａを介して第１の入出力端子４０１に接続され、ドレイン４１は、金属配線２６Ｂを介して第３の入出力端子４０３と接続されている。
第１のクワッドゲートＦＥＴ１７１の第１ゲート７１Ａ、第２ゲート７１Ｂ及び第３ゲート７１Ｃ及び第４ゲート７１Ｄは、それぞれ抵抗２０１と金属配線２６Ｃを介して第１の制御端子５０１に接続されており、第１の基本スイッチ部６０１が形成されている。
第１の活性層１１における第１のクワッドゲートＦＥＴ１７１の第１ゲート７１Ａ及び第４ゲート７１Ｄの各歯の下側の領域８３は、他の領域と比べてゲート幅方向が広くなっており、第１ゲート７１Ａ及び第４ゲート７１Ｄのゲート幅は２ｍｍであり、第２ゲート７１Ｂ及び第３ゲート７１Ｃの１．５ｍｍと比べて広く設定されている。
また、第１のクワッドゲートＦＥＴ１７１の第１ゲート７１Ａ及び第４ゲート７１Ｄにおける各歯の幅は、第２ゲート７１Ｂ及び第３ゲート７１Ｃと比べて狭くなっており、第１ゲート７１Ａ及び第４ゲート７１Ｄにおけるゲート長は０．２μｍであり、第２ゲート７１Ｂ及び第３ゲート７１Ｃのゲート長０．５μｍと比べて短く設定されている。
さらに、第１の活性層１１における第１ゲート７１Ａ及び第４ゲート７１Ｄの下側の領域８３は、他の領域と比べて不純物濃度が低く設定されており、第１ゲート７１Ａ及び第４ゲート７１Ｄにおけるしきい値電圧は−０．５Ｖであり、第２ゲート７１Ｂ及び第３ゲート７１Ｃのしきい値電圧−１．０Ｖと比べて高く設定されている。
第２の入出力端子４０２と第３の入出力端子４０３との間には、第２のクワッドゲートＦＥＴ１７２により形成された第２の基本スイッチ部６０２が第１の基本スイッチ部６０１と同様に形成されており、全体としてＳＰＤＴである高周波スイッチ回路が半導体基板２２の上に集積化されている。
次に、第１の基本スイッチ部６０１をオン状態にして、第２の基本スイッチ部６０２をオフ状態にすることにより、入出力端子４０１から入力された高周波信号を入出力端子４０３へ出力する場合を例として、本実施形態の高周波スイッチ回路の動作について説明する。
オフ状態である第２のクワッドゲート１７２において、最もソース側に設けられた第１ゲート７２Ａ及び最もドレイン側に設けられた第４ゲート７２Ｄは、第２ゲート７２Ｂ及び第３ゲート７２Ｃと比べてしきい値電圧が高く、ゲート幅が広く、さらにゲート長が短い。このため、第１ゲート７２Ａ及び第４ゲート７２Ｄは第２ゲート７２Ｂ及び第３ゲート７２Ｃと比べてオン状態となりにくく、且つ第１ゲート７２Ａ及び第４ゲート７２Ｄに印加される高周波電圧は、第２ゲート７２Ｂ及び第３ゲート７２Ｃと比べて低い。
従って、本実施形態の高周波スイッチ回路が取り扱うことができる最大入力信号振幅は、クワッドゲートＦＥＴの各ゲートのしきい値電圧、ゲート幅及びゲート長がすべて等しい場合と比べて大きい。
一方、マルチゲートＦＥＴを用いることにより、同様の構成を複数のシングルゲートＦＥＴを直列に接続して形成する場合と比べて半導体基板上の占有面積を低減することができるため、高周波スイッチ回路を小型化できる。
なお、本実施形態において入出力端子４０１から入力された高周波信号を入出力端子４０３へ出力する場合について説明したが、入出力端子４０２から入力された高周波信号を入出力端子４０３へ出力する場合についても同様である。
本実施形態において、第１のクワッドゲート１７１の第１ゲート７１Ａ及び第４ゲート７１Ｄ並びに第２のクワッドゲートＦＥＴ１７２の第１ゲート７２Ａ及び第４ゲート７２Ｄのゲート長を、それ以外のゲートのゲート長と比べて短くしたが、長くした場合にも同様の効果が得られる。
本実施形態において、マルチゲートＦＥＴとして４つのゲートを有するクワッドゲートＦＥＴを用いたが、３つ以上のゲートを有するマルチゲートＦＥＴであれば同様の効果が得られる。
（第７の実施形態）
本発明の第７の実施形態について図１９を参照しながら説明する。なお、図１９において図１と同一の構成要素には同一の番号を付与しており、説明を省略する。
本実施形態においては、図１９に示すように入出力端子４０１及び入出力端子４０２と接地との間にそれぞれシャントとして第３の基本スイッチ部６０３及び第４の基本スイッチ部６０４が設けられている。また、第３の基本スイッチ部６０３を構成する第９のＦＥＴ１０９から第１２のＦＥＴ１１２の各ゲートは抵抗２０１を介して第２の制御端子５０２に接続されており、第４の基本スイッチ部６０４を構成する第１３のＦＥＴ１１３から第１６のＦＥＴ１１６の各ゲートは抵抗２０１を介して第１の制御端子５０１に接続されている。
なお、本実施形態において第１のＦＥＴ１０１、第４のＦＥＴ１０４、第５のＦＥＴ１０５、第８のＦＥＴ１０８、第９のＦＥＴ１０９、第１２のＦＥＴ１１２、第１３のＦＥＴ１１３及び第１６のＦＥＴ１１６のしきい値電圧は−０．５Ｖとし、他の各ＦＥＴのしきい値電圧は−１．０Ｖとした。
また、本実施形態において第１の基本スイッチ部６０１及び第３の基本スイッチ部６０３と第１の入出力端子４０１との間、第２の基本スイッチ部６０２及び第４の基本スイッチ部６０４と第２の入出力端子４０２との間、第３の基本スイッチ部６０３と接地との間及び第４の基本スイッチ部６０４と接地との間には、それぞれコンデンサ３０１が挿入されており、高周波スイッチ回路全体を直流的に独立させている。
次に、本実施形態の高周波スイッチの動作について説明する。入出力端子４０１から高周波信号を入力し、入出力端子４０３から出力する場合には、制御端子５０１に３Ｖの電圧を印加することにより、第１の基本スイッチ部６０１を構成する第１のＦＥＴ１０１から第４のＦＥＴ１０４及び第４の基本スイッチ部６０４を構成する第１３のＦＥＴ１１３から第１６のＦＥＴ１１６をオン状態にし、制御端子５０２に０Ｖの電圧を印加することにより第２の基本スイッチ部６０２を構成する第５のＦＥＴ１０５から第８のＦＥＴ１０８及び第３の基本スイッチ部６０３を構成する第９のＦＥＴ１０９から第１２のＦＥＴ１１２をオフ状態にする。
これにより、第１の入出力端子４０１と第３の入出力端子４０３との間は高周波的に導通した状態となり、第２の入出力端子４０２と第３の入出力端子４０３との間は高周波的に遮断された状態となる。また、第４の基本スイッチ部６０４により第２の入出力端子４０２は高周波的に接地されるため、第２の入出力端子４０２と第３の入出力端子４０３との間の遮断をより確実にすることができる。
本実施形態において、入出力端子４０１から入力された高周波信号は、オフ状態にある第２の基本スイッチ部を構成する第５のＦＥＴ１０５、第６のＦＥＴ１０６、第７のＦＥＴ１０７及び第８のＦＥＴ１０８に浮遊容量に応じて分配されると共に、シャント回路である第３の基本スイッチ部を構成する第９のＦＥＴ１０９、第１０のＦＥＴ１１０、第１１のＦＥＴ１１１及び第１２のＦＥＴ１１２にも浮遊時容量に応じて分配される。
従って、本実施形態の高周波スイッチの最大信号振幅は、第２の基本スイッチ部６０２を構成する第５のＦＥＴ１０５及び第８のＦＥＴ１０８並びにシャント回路である第３の基本スイッチ部を構成する第９のＦＥＴ１０９及び第１２のＦＥＴ１１２の各しきい値電圧によって決定される。本実施形態においては第５のＦＥＴ１０５、第８のＦＥＴ１０８、第９のＦＥＴ１０９及び第１２のＦＥＴ１１２のしきい値電圧を他のＦＥＴのしきい値電圧と比べて高くすることにより、最大入力振幅を大きくすると共に、挿入損失を低く抑えることができる。
なお、本実施形態において入出力端子４０１から入力された高周波信号を入出力端子４０３へ出力する場合について説明したが、入出力端子４０２から入力された高周波信号を入出力端子４０３へ出力する場合についても同様である。
また、本実施形態においては、第１の基本スイッチ部６０１から第４の基本スイッチ部６０４として第１の実施形態に示した基本スイッチ部を用いる例を示したが、これに限らず、本発明の第１から第６の実施形態に示した各基本スイッチ部を用いることができる。
また、第１基本スイッチ部６０１及び第２の基本スイッチ部６０２と、シャント回路である第３の基本スイッチ部６０３及び第４の基本スイッチ部６０４として同一の基本スイッチ部を用いる例を示したが、第１基本スイッチ部６０１及び第２の基本スイッチ部６０２と、シャント回路である第３の基本スイッチ部６０３及び第４の基本スイッチ部６０４とに異なる基本スイッチ部を用いてもよい。
例えば、第１の基本スイッチ部６０１及び第２の基本スイッチ部６０２には台１の実施形態において示した基本スイッチ部を用い、シャント回路である第３の基本スイッチ部６０３および第４の基本スイッチ部６０４には第６の実施形態において示したマルチゲートＦＥＴを用いた基本スイッチ部を用いれば、より低歪みで且つ低損失の高周波スイッチ回路を実現できる。
第１の実施形態から第７の実施形態において、２入力１出力型のスイッチ回路について説明したが、１個の基本スイッチ部のみからなる単極単投スイッチにおいても同様の効果が得られる。また、基本スイッチ部を組み合わせることにより多入力多出力型のスイッチ回路又は、多入力１出力型のスイッチ回路を構成することが可能である。
本発明に係る高周波スイッチ回路及びそれを用いた半導体装置は、挿入損失及びチップサイズを増大させることなく高周波スイッチ回路が取り扱うことができる最大信号振幅を大きくすることができるため、大電力が入力された場合にも優れたひずみ特性を有する高周波スイッチ回路及び半導体装置を実現することが可能となるので、高周波信号の切り替えを行う高周波スイッチ回路及びそれを用いた半導体装置等に有用である。
本発明の第１の実施形態に係る高周波スイッチ回路を表す回路図である。 本発明の第１の実施形態に係る高周波スイッチ回路を集積化した半導体基板を示す平面図である。 本発明の第１の実施形態に係る高周波スイッチ回路を集積化した半導体基板を示し、（ａ）は図２のIIIａ−IIIａ線における断面図であり、（ｂ）は図２のIIIｂ−IIIｂ線における断面図であり、（ｃ）は図２のIIIｃ−IIIｃ線における断面図であり、（ｄ）は図２のIIIｄ−IIIｄ線における断面図である。 本発明の第１の実施形態に係る高周波スイッチ回路の、入力電圧と高調波歪みの相関を示すグラフである。 本発明の第２の実施形態に係る高周波スイッチ回路を表す回路図である。 本発明の第２の実施形態に係る高周波スイッチ回路を集積化した半導体基板を示す平面図である。 本発明の第３の実施形態に係る高周波スイッチ回路を表す回路図である。 本発明の第３の実施形態に係る高周波スイッチ回路を集積化した半導体基板を示す平面図である。 本発明の第３の実施形態に係る高周波スイッチ回路を集積化した半導体基板を示し、（ａ）は図８のIXａ−IXａ線における断面図であり、（ｂ）は図８のIXｂ−IXｂ線における断面図であり、（ｃ）は図８のIXｃ−IXｃ線における断面図であり、（ｄ）は図８のIXｄ−IXｄ線における断面図である。 本発明の第４の実施形態に係る高周波スイッチ回路を表す回路図である。 本発明の第４の実施形態に係る高周波スイッチ回路を集積化した半導体基板を示す平面図である。 本発明の第４の実施形態に係る高周波スイッチ回路を集積化した半導体基板を示し、（ａ）は図１１のXIIａ−XIIａ線における断面図であり、（ｂ）は図１１のXIIｂ−XIIｂ線における断面図であり、（ｃ）は図１１のXIIｃ−XIIｃ線における断面図であり、（ｄ）は図１１のXIIｄ−XIIｄ線における断面図である。 本発明の第５の実施形態に係る高周波スイッチ回路を表す回路図である。 本発明の第５の実施形態に係る高周波スイッチ回路を集積化した半導体基板を示す平面図である。 本発明の第５の実施形態に係る高周波スイッチ回路を集積化した半導体基板を示し、（ａ）は図１４のXVａ−XVａ線における断面図であり、（ｂ）は図１４のXVｂ−XVｂ線における断面図である。 本発明の第６の実施形態に係る高周波スイッチ回路を表す回路図である。 本発明の第６の実施形態に係る高周波スイッチ回路を集積化した半導体基板を示す平面図である。 本発明の第６の実施形態に係る高周波スイッチ回路を集積化した半導体基板を示し、図１７のXVIII−XVIII線における断面図である。 本発明の第７の実施形態に係る高周波スイッチ回路を表す回路図である。 従来例に係る高周波スイッチ回路を表す回路図である。
符号の説明
１１ 第１の活性層
１２ 第２の活性層
１３ 第３の活性層
１４ 第４の活性層
１５ 第５の活性層
１６ 第６の活性層
１７ 第７の活性層
１８ 第８の活性層
２１ 半導体基板
２２ 誘電体膜形成領域
２５ キャップ層
２６Ａ 金属配線
２６Ｂ 金属配線
２６Ｃ 金属配線
３１ 第１のＦＥＴのソース
３２ 第２のＦＥＴのソース
３３ 第３のＦＥＴのソース
３４ 第４のＦＥＴのソース
３５ 第５のＦＥＴのソース
３６ 第６のＦＥＴのソース
３７ 第７のＦＥＴのソース
３８ 第８のＦＥＴのソース
４１ 第１のＦＥＴのドレイン
４２ 第２のＦＥＴのドレイン
４３ 第３のＦＥＴのドレイン
４４ 第４のＦＥＴのドレイン
４５ 第５のＦＥＴのドレイン
４６ 第６のＦＥＴのドレイン
４７ 第７のＦＥＴのドレイン
４８ 第８のＦＥＴのドレイン
５１ 第１のＦＥＴのゲート
５２ 第２のＦＥＴのゲート
５３ 第３のＦＥＴのゲート
５４ 第４のＦＥＴのゲート
５５ 第５のＦＥＴのゲート
５６ 第６のＦＥＴのゲート
５７ 第７のＦＥＴのゲート
５８ 第８のＦＥＴのゲート
６１Ａ 第１のマルチゲートＦＥＴの第１ゲート
６１Ｂ 第１のマルチゲートＦＥＴの第２ゲート
６１Ｃ 第１のマルチゲートＦＥＴの第３ゲート
６１Ｄ 第２のマルチゲートＦＥＴの第１ゲート
６１Ｅ 第２のマルチゲートＦＥＴの第２ゲート
６２Ａ 第３のマルチゲートＦＥＴの第１ゲート
６２Ｂ 第３のマルチゲートＦＥＴの第２ゲート
６２Ｃ 第３のマルチゲートＦＥＴの第３ゲート
６２Ｄ 第４のマルチゲートＦＥＴの第１ゲート
６２Ｅ 第４のマルチゲートＦＥＴの第２ゲート
７１Ａ 第１のクワッドゲートＦＥＴの第１ゲート
７１Ｂ 第１のクワッドゲートＦＥＴの第２ゲート
７１Ｃ 第１のクワッドゲートＦＥＴの第３ゲート
７１Ｄ 第１のクワッドゲートＦＥＴの第４ゲート
７２Ａ 第２のクワッドゲートＦＥＴの第１ゲート
７２Ｂ 第２のクワッドゲートＦＥＴの第２ゲート
７２Ｃ 第２のクワッドゲートＦＥＴの第３ゲート
７２Ｄ 第２のクワッドゲートＦＥＴの第４ゲート
８１ 第１ゲート下側の領域
８２ 第２ゲート下領側の域
８３ 第１ゲート及び第４ゲート下側の領域
１０１ 第１のＦＥＴ
１０２ 第２のＦＥＴ
１０３ 第３のＦＥＴ
１０４ 第４のＦＥＴ
１０５ 第５のＦＥＴ
１０６ 第６のＦＥＴ
１０７ 第７のＦＥＴ
１０８ 第８のＦＥＴ
１０９ 第９のＦＥＴ
１１０ 第１０のＦＥＴ
１１１ 第１１のＦＥＴ
１１２ 第１２のＦＥＴ
１１３ 第１３のＦＥＴ
１１４ 第１４のＦＥＴ
１１５ 第１５のＦＥＴ
１１６ 第１６のＦＥＴ
１６１ 第１のマルチゲートＦＥＴ
１６２ 第２のマルチゲートＦＥＴ
１６３ 第３のマルチゲートＦＥＴ
１６４ 第４のマルチゲートＦＥＴ
１７１ 第１のクワッドゲートＦＥＴ
１７２ 第２のクワッドゲートＦＥＴ
２０１ 抵抗
３０１ コンデンサ
４０１ 第１の入出力端子
４０２ 第２の入出力端子
４０３ 第３の入出力端子
５０１ 第１の制御端子
５０２ 第２の制御端子
６０１ 第１の基本スイッチ部
６０２ 第２の基本スイッチ部
６０３ 第３の基本スイッチ部
６０４ 第４の基本スイッチ部
Ｃ１ 浮遊容量
Ｃ２ 浮遊容量
Ｃ３ 浮遊容量
Ｃ４ 浮遊容量
Ｃ５ 浮遊容量
Ｃ６ 浮遊容量
Ｃ７ 浮遊容量
Ｃ８ 浮遊容量
Ｃ９ 浮遊容量
Ｃ１０ 浮遊容量
Ｃ１１ 浮遊容量
Ｃ１２ 浮遊容量

Claims (11)

  1. 高周波信号を入出力する複数の入出力端子と、
    前記各入出力端子の間に設けられた複数の基本スイッチ部とを備えた高周波スイッチ回路であって、
    前記各基本スイッチ部は、直列に接続された３個以上の電界効果トランジスタからなり、
    前記直列に接続された電界効果トランジスタのうち両端に位置する２個の電界効果トランジスタは、前記両端に位置する２個の電界効果トランジスタを除く前記電界効果トランジスタと比べてしきい値電圧が高いことを特徴とする高周波スイッチ回路。
  2. 高周波信号を入出力する複数の入出力端子と、
    前記各入出力端子の間に設けられた複数の基本スイッチ部とを備えた高周波スイッチ回路であって、
    前記各基本スイッチ部は、直列に接続された３個以上の電界効果トランジスタからなり、
    前記直列に接続された電界効果トランジスタのうち両端に位置する２個の電界効果トランジスタは、前記両端に位置する２個の電界効果トランジスタを除く前記電界効果トランジスタと比べてゲート幅が広いことを特徴とする高周波スイッチ回路。
  3. 高周波信号を入出力する複数の入出力端子と、
    前記各入出力端子の間に設けられた複数の基本スイッチ部とを備えた高周波スイッチ回路であって、
    前記各基本スイッチ部は、直列に接続された３個以上の電界効果トランジスタからなり、
    前記直列に接続された電界効果トランジスタのうち両端に位置する２個の電界効果トランジスタは、前記両端に位置する２個の電界効果トランジスタを除く前記電界効果トランジスタとゲート長が異なっていることを特徴とする高周波スイッチ回路。
  4. 高周波信号を入出力する複数の入出力端子と、
    前記各入出力端子の間に設けられた複数の基本スイッチ部とを備えた高周波スイッチ回路であって、
    前記各基本スイッチ部は、直列に接続された２個以上の電界効果トランジスタからなり、
    前記電界効果トランジスタの少なくとも１つは、ソースとドレインとの間に２つ以上のゲートが設けられたマルチゲート電界効果トランジスタであり、
    前記マルチゲート電界効果トランジスタを含め、前記直列に接続された電界効果トランジスタに設けられた複数のゲートのうち両端に位置するゲートは、前記複数のゲートのうち前記両端に位置するゲートを除くゲートと比べてしきい値電圧が高いことを特徴とする高周波スイッチ回路。
  5. 高周波信号を入出力する複数の入出力端子と、
    前記各入出力端子の間に設けられた複数の基本スイッチ部とを備えた高周波スイッチ回路であって、
    前記各基本スイッチ部は、直列に接続された２個以上の電界効果トランジスタからなり、
    前記電界効果トランジスタの少なくとも１つは、ソースとドレインとの間に２つ以上のゲートが設けられたマルチゲート電界効果トランジスタであり、
    前記マルチゲート電界効果トランジスタを含め、前記直列に接続された電界効果トランジスタに設けられた複数のゲートのうち両端に位置するゲートは、前記複数のゲートのうち前記両端に位置するゲートを除くゲートと比べてゲート幅が広いことを特徴とする高周波スイッチ回路。
  6. 高周波信号を入出力する複数の入出力端子と、
    前記各入出力端子の間に設けられた複数の基本スイッチ部とを備えた高周波スイッチ回路であって、
    前記各基本スイッチ部は、直列に接続された２個以上の電界効果トランジスタからなり、
    前記電界効果トランジスタの少なくとも１つは、ソースとドレインとの間に２つ以上のゲートが設けられたマルチゲート電界効果トランジスタであり、
    前記マルチゲート電界効果トランジスタを含め、前記直列に接続された電界効果トランジスタに設けられた複数のゲートのうち両端に位置するゲートは、前記複数のゲートのうち前記両端に位置するゲートを除くゲートとゲート長が異なっていることを特徴とする高周波スイッチ回路。
  7. 高周波信号を入出力する複数の入出力端子と、
    前記各入出力端子の間に設けられた複数の基本スイッチ部とを備えた高周波スイッチ回路であって、
    前記各基本スイッチ部は、ドレインとソースとの間に３つ以上のゲートが設けられたマルチゲート電界効果トランジスタであり、
    前記ゲートのうち最もソース側及び最もドレイン側に設けられた２つのゲートは、前記最もソース側及び最もドレイン側に設けられたゲートを除く前記ゲートと比べてしきい値電圧が高いことを特徴とする高周波スイッチ回路。
  8. 高周波信号を入出力する複数の入出力端子と、
    前記各入出力端子の間に設けられた複数の基本スイッチ部とを備えた高周波スイッチ回路であって、
    前記基本スイッチ部は、ドレインとソースとの間に３つ以上のゲートが設けられたマルチゲート電界効果トランジスタであり、
    前記ゲートのうち最もソース側及び最もドレイン側に設けられた２つのゲートは、前記最もソース側及び最もドレイン側に設けられたゲートを除く前記ゲートと比べてゲート幅が広いことを特徴とする高周波スイッチ回路。
  9. 高周波信号を入出力する複数の入出力端子と、
    前記各入出力端子の間に設けられた複数の基本スイッチ部とを備えた高周波スイッチ回路であって、
    前記各基本スイッチ部は、ドレインとソースとの間に３つ以上のゲートが設けられたマルチゲート電界効果トランジスタであり、
    前記ゲートのうち最もソース側及び最もドレイン側に設けられた２つのゲートは、前記最もソース側及び最もドレイン側に設けられたゲートを除く前記ゲートとゲート長が異なっていることを特徴とする高周波スイッチ回路。
  10. 前記入出力端子のうち少なくとも１つの入出力端子と接地との間に前記基本スイッチ部がさらに設けられていることを特徴とする請求項１から９のいずれか１項に記載の高周波スイッチ回路。
  11. 請求項１から１０のいずれか１項に記載の高周波スイッチ回路が半導体基板上に集積化されていることを特徴とする半導体装置。

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