JP2015138327A - カレントミラー回路、チャージポンプ回路およびｐｌｌ回路 - Google Patents

カレントミラー回路、チャージポンプ回路およびｐｌｌ回路 Download PDF

Info

Publication number
JP2015138327A
JP2015138327A JP2014008611A JP2014008611A JP2015138327A JP 2015138327 A JP2015138327 A JP 2015138327A JP 2014008611 A JP2014008611 A JP 2014008611A JP 2014008611 A JP2014008611 A JP 2014008611A JP 2015138327 A JP2015138327 A JP 2015138327A
Authority
JP
Japan
Prior art keywords
current
transistor
circuit
potential source
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014008611A
Other languages
English (en)
Other versions
JP6209975B2 (ja
Inventor
有紀人 ▲角▼田
有紀人 ▲角▼田
Yukito Tsunoda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2014008611A priority Critical patent/JP6209975B2/ja
Priority to US14/573,855 priority patent/US9680483B2/en
Publication of JP2015138327A publication Critical patent/JP2015138327A/ja
Priority to US15/591,448 priority patent/US9787178B2/en
Application granted granted Critical
Publication of JP6209975B2 publication Critical patent/JP6209975B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Control Of Electrical Variables (AREA)
  • Dc-Dc Converters (AREA)
  • Amplifiers (AREA)

Abstract

【課題】出力端子の電位差に影響されずに一定比率の電流を出力するカレントミラー回路の実現。
【解決手段】VDDとGND間に直列に接続した基準トランジスタM0および定電流源CSを含む基準電流回路と、M0とカレントミラー回路を形成するようにVDDまたはGNDに接続された第１トランジスタM1を含み、基準電流回路の電流に対して第１比率の電流I1を生成する第１の比例電流回路と、M0とカレントミラー回路を形成するようにVDDまたはGNDに接続された第２トランジスタM2を含み、基準電流回路の電流に対して第２比率の電流I2を生成する第２の比例電流回路と、M1とM2のドレインの電圧の差分を出力する比較回路30と、を有し、第２の比例電流回路は、M2のドレインに接続され、ゲートに比較回路30の出力が印加される電流調整用トランジスタM5を有し、M1のドレインから第１比率の電流を出力し、M2のドレインから第２比率の電流を出力するカレントミラー回路。
【選択図】図８

Description

本発明は、カレントミラー回路、チャージポンプ回路およびＰＬＬ回路に関する。
広く使用されているＰＬＬ回路は、位相差情報に応じてループフィルタに対する充放電動作を行うチャージポンプを有する。ＰＬＬ回路の電圧制御発振器(VCO: Voltage Controlled Oscillator)の制御電圧の範囲を広くするため、ＶＣＯに使用するチャージポンプは、充電（チャージ）電流と放電（ディスチャージ）電流が、等しいことが望ましい。そのため、カレントミラー構成を有するチャージポンプ回路が使用される。
カレントミラー回路は、ｎ型ＦＥＴを使用して実現することも、バイポーラトランジスタを利用して実現することもあり、チャージポンプ回路に限らず、各種の回路に広く使用される回路要素である。例えば、カレントミラー回路は、あるサイズ比のＦＥＴトランジスタに、同一のゲート・ソース間電圧を印加した場合、サイズ比と同一の電流比の電流が流れるという原理を使い、基準電流回路を流れる電流と所定比率の電流を生成する。チャージポンプ回路に使用する場合には、基準電流回路と、第１および第２の比例電流回路と、を設け、さらに第１および第２の比例電流回路に逆極性のトランジスタによるカレントミラー回路を付加する。逆極性のトランジスタの電流の比率は、第１および第２の比例電流回路の比率に等しくする。
カレントミラー回路は、トランジスタに流れる電流は、ドレイン・ソース電圧に影響されない理想トランジスタを想定しているが、実際にはドレイン電流は、ドレイン・ソース電圧に依存する。そのため、２つの出力端子の電位差により、トランジスタのチャネル長変調効果と称される２つの出力電流間の差が生じる。
カレントミラー回路を有するチャージポンプ回路も、出力端子の電圧、すなわちＶＣＯの制御電圧の変動に従い、充電（チャージ）電流と放電（ディスチャージ）電流に差分が生じるという問題がある。ＰＬＬ回路において、ＰＬＬ回路の制御特性は、チャージポンプの出力するチャージ電流（充放電電流）に大きく依存する。チャージ電流は、理想的には充電電流と放電電流が同じであることが望ましく、これに差分があると、ＰＬＬのループロックの安定性が低下し、ロックしなくなるという問題がある。
この問題の対策として、例えば、ＶＣＯ制御電圧の動作範囲を限定すれば、安定化を図れるが、ＶＣＯの動作範囲を制限することになり、同期周波数レンジの減少や、ＶＣＯの位相雑音の増加という問題を生じる。
また、別の対策として、カスコード構造のカレントミラー回路およびチャージポンプ回路が提案されているが、出力端子の電圧の動作範囲を制限することになり、同期周波数レンジの減少や、ＶＣＯの位相雑音の増加という問題を生じる。
なお、チャージ電流とディスチャージ電流に差が生じるとＰＬＬ特性の劣化につながるが、チャージ電流とディスチャージ電流が同じ方向に同じ量だけ変化する場合には影響が小さい。したがって、ＰＬＬ回路に使用するチャージポンプは、チャージ電流とディスチャージ電流の差分が小さく、同じ方向に同じ量だけ変化するのは許容されるというＰＬＬ回路特有の要求特性を満たすことが求められる。
特開平６−６１８５９号公報 特開２０００−１１４８９１号公報
"A Fully On-Chip 10Gb/s CDR in a Standard 0.18 um CMOS Technology" Jinghua Li, et al., IEEE Radio Frequency Integrated Circuits Symposium, 2007 No. 9, P.237-240 "SiGe Clock and Data Recovery IC with Linear-Type PLL for 10-Gb/s SONET Application" Yuriy M. Gireshishchev, J. Solid State Circuits Vol. 35, No. 9, P.1353
実施形態によれば、出力端子の電位差に影響されずに一定比率の電流を出力するカレントミラー回路が実現される。
発明の第１の観点によれば、カレントミラー回路は、基準電流回路と、第１の比例電流回路と、第２の比例電流回路と、比較回路と、を有する。基準電流回路は、高電位源と低電位源間に直列に接続した基準トランジスタおよび定電流源を含む。第１の比例電流回路は、高電位源または低電位源に、基準トランジスタとカレントミラー回路を形成するように接続された第１トランジスタを含み、基準電流回路の電流に対して第１比率の電流を生成する。第２の比例電流回路は、高電位源または低電位源に、基準トランジスタとカレントミラー回路を形成するように接続された第２トランジスタを含み、基準電流回路の電流に対して第２比率の電流を生成する。比較回路は、第１トランジスタのドレインの電圧と第２トランジスタのドレインの電圧の差分を出力する。さらに、第２の比例電流回路は、第２トランジスタのドレインに接続され、ゲートに比較回路の出力が印加される第２トランジスタと同極性の電流調整用トランジスタを有する。カレントミラー回路は、第１トランジスタのドレインから第１比率の電流を出力端子に出力し、電流調整用トランジスタのドレインから第２比率の電流を参照用端子に出力する。
発明の第２の観点によれば、チャージポンプ回路は、基準電流回路と、第１の比例電流回路と、第２の比例電流回路と、比較回路と、を有する。基準電流回路は、高電位源と低電位源間に直列に接続した基準トランジスタおよび定電流源を含む。第１の比例電流回路は、高電位源と低電位源間に直列に接続した極性の異なる第１および第３トランジスタを含み、第１トランジスタは基準トランジスタとカレントミラー回路を形成するように接続され、基準電流回路の電流に対して第１比率の電流を生成する。第２の比例電流回路は、高電位源と低電位源間に直列に接続した極性の異なる第２および第４トランジスタを含み、第２トランジスタは基準トランジスタとカレントミラー回路を形成するように接続され、基準電流回路の電流に対して第２比率の電流を生成する。比較回路は、第１トランジスタのドレインの電圧と第２トランジスタのドレインの電圧の差分を出力する。第２の比例電流回路は、第２トランジスタと第４トランジスタ間に接続され、ゲートに比較回路の出力が印加される第２トランジスタと同極性の電流調整用トランジスタを有する。第１の比例電流回路は、第１トランジスタと第３トランジスタ間に直列に接続された第１スイッチおよび第２スイッチを有する。第３トランジスタと第４トランジスタは、カレントミラー回路を形成する。チャージポンプ回路は、第１スイッチと第２スイッチの接続ノードから、第１比率のチャージ電流およびディスチャージ電流を出力および入力する。
実施形態のカレントミラー回路は、出力端子の電位に差分があっても、一定比率の電流を出力できるという効果を奏する。
図１は、ＰＬＬ型ＣＤＲ回路を有する受信回路を説明する図であり、（Ａ）が基本構成を示し、（Ｂ）が入力データの受信タイミングを説明し、（Ｂ）が取り込んだデータを説明する。 図２は、一般的なカレントミラー回路を示す図であり、（Ａ）が回路構成を、（Ｂ）がトランジスタのドレイン・ソース電圧に対する出力（ドレイン）電流特性を示す。 図３は、図２の（Ａ）のカレントミラー回路における出力の対称性であるカレントミラー特性を示す図であり、（Ａ）が電圧の特性を、（Ｂ）が電流の特性を示す。 図４は、トランジスタのチャネル長変調効果を抑制する構成を有するカレントミラー回路の回路構成を示す図である。 図５は、ＰＬＬ回路等に使用されるチャージポンプ回路の構成例を示す図であり、（Ａ）が図２の（Ａ）のカレントミラー回路を利用した回路を、（Ｂ）が図４のカレントミラー回路を利用した回路を示す。 図６は、図５の（Ａ）のチャージポンプ回路における出力の対称性を示す図であり、（Ａ）が電圧の特性を、（Ｂ）が電流の特性を示す。 図７は、図５の（Ａ）のチャージポンプ回路を用いたＰＬＬ回路において安定するまでのチャージポンプの充電（チャージ）および放電（ディスチャージ）動作におけるＶｏｕｔの変化を示す図である。 図８は、第１実施形態のカレントミラー回路の回路構成を示す図である。 図９は、第１実施形態のカレントミラー回路における出力の対称性であるカレントミラー特性を示す図であり、（Ａ）が電圧の特性を、（Ｂ）が電流の特性を示す。 図１０は、第２実施形態のチャージポンプ回路の構成例を示す図である。 図１１は、第２実施形態のチャージポンプ回路における出力の対称性を示す図であり、（Ａ）が電圧の特性を、（Ｂ）が電流の特性を示す。 図１２は、第２実施形態のチャージポンプ回路を用いたＰＬＬ回路において安定するまでのチャージポンプの充電（チャージ）および放電（ディスチャージ）動作におけるＶｏｕｔの変化を示す図である。 図１３は、図５の（Ａ）のチャージポンプ回路において、ＶｏｕｔがＶＤＤ（ここでは２．５Ｖ）付近である状態で動作した場合の各部の信号例を示す図である。 図１４は、第２実施形態のチャージポンプ回路において、ＶｏｕｔがＶＤＤ（ここでは２．５Ｖ）付近である状態で動作した場合の各部の信号例を示す図である。 図１５は、第３実施形態のカレントミラー回路の構成を示す図である。 図１６は、第４実施形態のチャージポンプ回路の構成を示す図である。 図１７は、第５実施形態のチャージポンプ回路の構成を示す図である。 図１８は、第６実施形態のチャージポンプ回路を示す図であり、（Ａ）が回路構成を、（Ｂ）がトランジスタのドレイン・ソース電圧に対する出力（ドレイン）電流特性を示す。 図１９は、第７実施形態のチャージポンプ回路を示す図である。 図２０は、図１９のチャージポンプ回路で、フィードバック系を設けない場合の出力部に流れる電流Ｉ１×２とＩ３の、Ｖｏｕｔによる違いを示す図である。 図２１は、第７実施形態のチャージポンプ回路で、出力部を流れる電流Ｉ１×２とＩ３の、Ｖｏｕｔによる違いを示す図である。
実施形態を説明する前に、一般的なＰＬＬ回路、そこで使用されるカレントミラー回路およびチャージポンプ回路について説明する。
図１は、ＰＬＬ回路の一形態である、ＰＬＬ型ＣＤＲ回路(クロック・データ・リカバリ回路）を有する受信回路を説明する図であり、（Ａ）が基本構成を示し、（Ｂ）が入力データの受信タイミングを説明し、（Ｂ）が取り込んだデータを説明する。
図１の（Ａ）に示すように、受信回路は、ＰＬＬ回路１０と、判定回路１１と、を有する。ＰＬＬ回路部１０は、位相検出器(PD: Phase Detector)２１と、チャージポンプ(CP: Charge Pump)２２と、ループフィルタ(Loop Filter)２３と、電圧制御発振器(VCO: Voltage Control Oscillator)２４と、を有する。位相検出器２１は、入力信号Dinと受信クロックCKoutとの位相差を検出し、位相差情報を出力する。チャージポンプ２２は、位相差情報に応じてチャージ信号を発生する。ループフィルタ２３は、チャージ信号から高周波成分を除去して電圧制御信号を出力する。ＶＣＯ２４は、電圧制御信号に応じて受信クロックCKoutを発生する。判定回路１１は、例えばＤ型フリップフロップ(D-FF)等のラッチ回路で形成され、入力データDinを受信クロックCKoutにしたがって取り込む。
図１の（Ｂ）に示すように、受信クロックCKoutは、受信回路に入力する入力データDinのアイパターンの幅がもっとも大きくなるタイミングで立上るとは限らず、望ましいタイミングからずれている場合がある。そこで、ＰＬＬ回路１０でフィードバック制御を行い、位相検出器２１が検出した入力信号Dinと受信クロックCKoutとの位相差が望ましい差になるようにする。ＰＬＬ回路が安定した状態では、図１の（Ｃ）に示すように、入力信号Dinの立ち上りタイミングと受信クロックCKoutの立ち上りタイミングの関係が固定され、望ましいタイミングで取り込みが行われる。これにより、出力データDoutと受信クロックCKoutのタイミングが固定され、位相変動が無くなり、ジッタが除去される。
ＰＬＬ型ＣＤＲ回路を有する受信回路を有する受信回路については広く知られているので、これ以上の説明は省略する。
実施形態は、ＰＬＬ回路およびＰＬＬ型ＣＤＲに限定されないが、チャージポンプ回路、およびチャージポンプ回路等に利用されるカレントミラー回路に関する。
図２は、一般的なカレントミラー回路を示す図であり、（Ａ）が回路構成を、（Ｂ）がトランジスタのドレイン・ソース電圧に対する出力（ドレイン）電流特性を示す。
図２の（Ａ）に示すように、カレントミラー回路は、基準電流回路と、第１の比例電流回路と、第２の比例電流回路と、を有する。基準電流回路は、高電位源ＶＤＤと低電位源ＧＮＤ間に直列に接続した基準トランジスタＭ０および定電流源ＣＳを含む。第１の比例電流回路は、Ｍ０とカレントミラー回路を形成するようにＶＤＤに接続された第１トランジスタＭ１を含み、基準電流回路の電流に対して第１比率の電流を生成する。第２の比例電流回路は、Ｍ０とカレントミラー回路を形成するようにＶＤＤに接続された第２トランジスタＭ２を含み、基準電流回路の電流に対して第２比率の電流を生成する。Ｍ１のドレインから第１比率の出力電流Ｉ１が出力端子ＯＵＴ１に出力され、Ｍ２のドレインから第２比率の出力電流Ｉ２が出力端子ＯＵＴ２に出力される。以下の説明では、第１比率と第２比率は等しく、すなわち第１比率と第２比率は等比である場合を例として説明するが、実施形態はこれに限定されるものではない。
あるサイズ比のＦＥＴトランジスタに、同一のゲート・ソース間電圧を印加した場合、サイズ比と同一の電流比の電流が流れる。カレントミラー回路は、この原理を使い、基準電流回路を流れる電流Ｉ０と等比の電流Ｉ１およびＩ２を生成する。図２の（Ａ）では、カレントミラー回路は、Ｍ０と定電流源ＣＳの接続ノードを、Ｍ０、Ｍ１およびＭ２のゲートに接続することにより形成される。図２の（Ａ）はｐ型ＦＥＴを使用する例を示すが、後述するように、カレントミラー回路は、ｎ型ＦＥＴを使用して実現することも、バイポーラトランジスタを利用して実現することもあり、各種の回路に広く使用される回路要素である。まず、Ｍ０、Ｍ１およびＭ２が、ｐ型ＦＥＴである場合を例として説明する。
理想トランジスタでは、トランジスタに流れる電流は、ドレイン・ソース電圧に影響されないことを想定しており、図２の（Ａ）のカレントミラー回路では、ＯＵＴ１およびＯＵＴ２の電位によらず、Ｉ１およびＩ２は同じであることが期待される。しかし実際には、図２の（Ｂ）に示すように、ドレイン電流は、ドレイン・ソース電圧に依存するため、ＯＵＴ１およびＯＵＴ２の電位により、Ｉ１およびＩ２に差が生じる。この特性は、トランジスタのチャネル長変調効果と称される。具体的には、ドレイン電流は、ドレイン・ソース電圧が大きくなるにしたがって大きくなり、Ｖ１１＜Ｖ１２で、ドレイン・ソース電圧がＶ１１の時のドレイン電流をＩ１１、ドレイン・ソース電圧がＶ１２の時のドレイン電流をＩ１２とすると、Ｉ１１＜Ｉ１２である。このように、図２の（Ａ）のカレントミラー回路では、ＯＵＴ１およびＯＵＴ２の電位によりＩ１とＩ２に差が生じるという問題があった。
図３は、図２の（Ａ）のカレントミラー回路における出力の対称性であるカレントミラー特性を示す図であり、（Ａ）が電圧の特性を、（Ｂ）が電流の特性を示す。
図３の（Ａ）は、ＯＵＴ２の電圧を一定とし、ＯＵＴ１の電圧を変化させた場合の、ＯＵＴ１の電圧およびＯＵＴ２の電圧を示し、実線がＯＵＴ１の電圧を、破線がＯＵＴ２の電圧を示す。また、図３の（Ｂ）は、ＯＵＴ２の電圧を一定とし、ＯＵＴ１の電圧を変化させた場合の、ＯＵＴ１からのＩ１およびＯＵＴ２からのＩ２を示し、実線がＯＵＴ１のＩ１を、破線がＯＵＴ２のＩ２を示す。
図３の（Ａ）および（Ｂ）に示すように、ＯＵＴ２の電圧が一定であるので、当然ＯＵＴ２の電圧は一定であり、Ｉ２も一定である。これに対して、ＯＵＴ１の電圧は、傾き１の直線で変化し、さらにＩ１はＯＵＴ１の電圧の増加にしたがって減少し、ある電圧以上では急激に減少する。このように、Ｉ１とＩ２は同一でない。
図４は、トランジスタのチャネル長変調効果を抑制する構成を有するカレントミラー回路の回路構成を示す図である。
図４のカレントミラー回路は、図２の（Ａ）の回路で、Ｍ０と定電流源ＣＳの間に基準補助トランジスタＭ１０を接続し、Ｍ１とＯＵＴ１の間に第１補助トランジスタＭ１１を接続し、Ｍ２とＯＵＴ２の間に第２補助トランジスタＭ１２を接続した構成を有する。言い換えれば、図４のカレントミラー回路は、Ｍ０、Ｍ１およびＭ２に、Ｍ１０、Ｍ１１およびＭ１２を接続したカスコード構造を有する。このような構造にすることにより、Ｉ１とＩ２の差を小さくできるが、ＯＵＴ１およびＯＵＴ２の対応電圧範囲が小さくなるという問題がある。
図５は、ＰＬＬ回路等に使用されるチャージポンプ回路の構成例を示す図であり、（Ａ）が図２の（Ａ）のカレントミラー回路を利用した回路を、（Ｂ）が図４のカレントミラー回路を利用した回路を示す。図５において、Ｍ２のドレインを点Ｘで示す。
図５の（Ａ）に示すチャージポンプ回路は、図２の（Ａ）のカレントミラー回路で、Ｍ１とＧＮＤの間に、第１スイッチＳＷ１、第２スイッチＳＷ２および第３トランジスタＭ３を直列に接続し、Ｍ２とＧＮＤの間に第４トランジスタＭ４を接続した回路である。Ｍ３とＭ４はｎ型ＦＥＴであり、Ｍ３とＭ４のゲートは、共通にＭ２のドレインに接続され、Ｍ３とＭ４はカレントミラー回路を形成する。そのため、Ｍ３を流れる電流Ｉ３は、Ｍ４を流れる電流と等しく、Ｍ４を流れる電流はＭ２を流れる電流（ドレイン電流Ｉ２）と等しく、前述のように、Ｍ１を流れるＩ１はＩ２と等しいので、Ｉ３＝Ｉ１となる。
図５の（Ａ）のチャージポンプ回路をＰＬＬ回路のチャージポンプ（ＣＰ）２２として使用する場合には、ＰＤ２１の出力する位相差情報（ＰＬＬ制御信号）に応じて、ＳＷ１およびＳＷ２を制御する。例えば、位相が遅れている時にはＳＷ１を接続し、ＳＷ２を遮断するＰＬＬ制御信号が、進んでいる時にはＳＷ１を遮断し、ＳＷ２を接続するＰＬＬ制御信号が入力される。ＳＷ１が接続し、ＳＷ２が遮断すると、ＶＤＤから出力端子ＯＵＴＣに電流を流し込む充電（チャージ）電流Ｉ１が出力され、ＳＷ１が遮断し、ＳＷ２が接続すると、出力端子ＯＵＴＣからＧＮＤに電流Ｉ３を引き込む。これを放電（ディスチャージ）電流が出力されると称する。出力端子ＯＵＴＣの電圧をＶｏｕｔで表す。
図５の（Ｂ）に示すチャージポンプ回路は、図４のカスコード構造のカレントミラー回路に、図５の（Ａ）のＳＷ１、ＳＷ２、Ｍ３およびＭ４を追加した構成を有する。
図６は、図５の（Ａ）のチャージポンプ回路における出力の対称性を示す図であり、（Ａ）が電圧の特性を、（Ｂ）が電流の特性を示す。
図６の（Ａ）は、点Ｘの電圧を一定とし、ＯＵＴＣの電圧Ｖｏｕｔを変化させた場合の、Ｖｏｕｔおよび点Ｘの電圧を示し、実線がＶｏｕｔを、破線が点Ｘの電圧を示す。また、図６の（Ｂ）は、点Ｘの電圧を一定とし、ＯＵＴＣの電圧Ｖｏｕｔを変化させた場合の、ＯＵＴＣからの充電電流Ｉ１および点Ｘの電流Ｉ２（＝ＯＵＴＣへの放電電流Ｉ３）を示し、実線がＩ１を、破線がＩ２（＝Ｉ）を示す。
図６の（Ａ）および（Ｂ）に示すように、点Ｘの電圧が一定であるので、Ｉ２も一定であり、Ｉ３も一定である。これに対して、ＯＵＴＣの電圧Ｖｏｕｔは、傾き１の直線で変化し、さらにＩ１はＶｏｕｔの増加にしたがって減少し、ある電圧以上では急激に減少する。このように、Ｉ１とＩ２（＝Ｉ３）は同一でない。
図１に示したＰＬＬ回路１０において、ＶＣＯ２４の制御電圧はチャージポンプ２２により生成されるので、ＰＬＬ回路の制御特性は、チャージポンプ２２の出力するチャージ電流（充放電電流）に大きく依存する。チャージ電流は、理想的には充電電流Ｉ１と放電電流Ｉ３が同じであることが望ましく、Ｉ１とＩ３に差分があると、ＰＬＬのループロックの安定性が低下し、ロックしなくなるという問題がある。
図５の（Ａ）のチャージポンプ回路は、Ｖｏｕｔが出力値により変化するが、図６に示すように、点Ｘの電位と大きく異なればＭ１とＭ２のドレイン・ソース電圧に差分が生じ、Ｉ１とＩ２、さらにはＩ１とＩ３が等しくなくなる。特に、ＶｏｕｔがＶＤＤに近いまたはＧＮＤに近い状態になると、Ｉ１とＩ３の差分が大きくなり、チャージ、ディスチャージができなくなり、チャージポンプとしての動作をしなくなる。そのため、ＯＵＴＣに生じるＶＣＯ制御電圧の動作範囲が狭くなる。
例えば、ＶＣＯ制御電圧の動作範囲を限定すれば、安定化を図れるが、ＶＣＯの動作範囲を制限することになり、同期周波数レンジの減少や、ＶＣＯの位相雑音の増加を生じる。
また、図５の（Ｂ）のカスコード構造のチャージポンプ回路は、Ｉ１とＩ３の電流比が等比でなくなる問題は解消するが、ＯＵＴＣの動作範囲が狭くなる。そのため、上記と同様に、ＶＣＯの動作範囲を制限することになり、同期周波数レンジの減少や、ＶＣＯの位相雑音の増加を生じる。
図７は、図５の（Ａ）のチャージポンプ回路を用いたＰＬＬ回路において安定するまでのチャージポンプの充電（チャージ）および放電（ディスチャージ）動作におけるＶｏｕｔの変化を示す図である。図７の（Ａ）がＶｏｕｔ＝１．７Ｖで安定する場合を、図７の（Ｂ）がＶｏｕｔ＝２．３Ｖで安定する場合を、それぞれ示す。図７において、実線がＯＵＴＣからの充電（チャージ）動作におけるＶｏｕｔの変化を、破線が放電（ディスチャージ）動作におけるＶｏｕｔの変化を示す。
上記のように、図５の（Ａ）のチャージポンプ回路をＰＬＬ回路に用いた場合、Ｉ１とＩ３は同じであることが望ましいが、ＶＣＯの制御電圧値によってＩ１とＩ３が非対称となる。この原因は、点Ｘの電位はＶｏｕｔによらず一定であるのに対して、Ｖｏｕｔが出力値によって変動するためである。図７の（Ａ）に示すように、Ｖｏｕｔ＝１．７Ｖに安定する時には非対称は小さいが、図７の（Ｂ）に示すように、Ｖｏｕｔ＝２．３Ｖに安定する時には大きな非対称がある。非対称が生じると、ＰＬＬ回路やＣＤＲのループ特性に影響し、特性が劣化する。さらに、最悪の場合、チャージおよびディスチャージが行えなくなり、ＰＬＬ回路が動作しなくなる。
なお、Ｉ１（チャージ電流）とＩ３（ディスチャージ電流）に差が生じるとＰＬＬ特性の劣化につながり、Ｉ１とＩ３が同じ方向に同じ量だけ変化する場合には影響が小さい。したがって、ＰＬＬ回路に使用するチャージポンプは、Ｉ１とＩ３の差分が小さく、Ｉ１とＩ３が同じ方向に同じ量だけ変化するのは許容されるというＰＬＬ回路特有の要求特性を満たすことが求められ、この要求を実現することが課題である。
以上、一般的なＰＬＬ回路、そこで使用されるカレントミラー回路およびチャージポンプ回路について説明した。以下に説明する実施形態のカレントミラー回路およびチャージポンプ回路では、上記の課題が解決される。
図８は、第１実施形態のカレントミラー回路の回路構成を示す図である。
第１実施形態のカレントミラー回路は、基準電流回路と、第１の比例電流回路と、第２の比例電流回路と、比較回路３０と、を有する。基準電流回路は、高電位源ＶＤＤと低電位源ＧＮＤ間に直列に接続した基準トランジスタＭ０および定電流源ＣＳを含む。第１の比例電流回路は、基準トランジスタＭ０とカレントミラー回路を形成するように高電位源ＶＤＤに接続された第１トランジスタＭ１を含み、基準電流回路の電流に対して第１比率の電流を生成する。第２の比例電流回路は、基準トランジスタＭ０とカレントミラー回路を形成するように高電位源ＶＤＤに接続された第２トランジスタＭ２と、Ｍ２のドレイン（点Ｘ）に接続され、ゲートに比較回路３０の出力が印加される電流調整用トランジスタＭ５と、を含む。Ｍ０、Ｍ１、Ｍ２はｐ型である。第２の比例電流回路は、基準電流回路の電流に対して第２比率の電流を生成する。比較回路３０は、オペアンプやコンパレータ等により形成され、Ｍ１のドレインの電圧とＭ２のドレイン（点Ｘ）の電圧の差分を出力する。Ｍ１のドレインから第１比率の出力電流Ｉ１が出力端子ＯＵＴ１に出力され、Ｍ５のドレインから第２比率の出力電流Ｉ２が出力端子ＯＵＴ２に出力される。
言い換えれば、第１実施形態のカレントミラー回路は、図２の（Ａ）のカレントミラー回路に、比較回路３０および電流調整用トランジスタＭ５を追加した構成を有する。比較回路３０が出力するＭ１のドレインの電圧とＭ２のドレイン（点Ｘ）の電圧の差分に応じてＭ５の導通状態を変化させる。これにより、出力端子ＯＵＴ１とＯＵＴ２に電位が異なっても、Ｍ１のドレインの電圧とＭ２のドレイン（点Ｘ）の電圧を等しくするように働くフィードバック制御が行われる。Ｍ１のドレインの電圧とＭ２のドレイン（点Ｘ）の電圧が同じであるため、Ｍ１のドレイン電流Ｉ１とＭ２のドレイン電流は等しくなる。Ｍ２のドレイン電流Ｉ２はＭ３を通過する電流、すなわちＭ３のドレイン電流Ｉ３に等しく、Ｉ１＝Ｉ２となる。
図９は、第１実施形態のカレントミラー回路における出力の対称性であるカレントミラー特性を示す図であり、（Ａ）が電圧の特性を、（Ｂ）が電流の特性を示す。
図９の（Ａ）は、出力端子ＯＵＴ２の電圧を一定とし、出力端子ＯＵＴ１の電圧を変化させた場合の、出力端子ＯＵＴ１の電圧および出力端子ＯＵＴ２の電圧を示し、実線が出力端子ＯＵＴ１の電圧を、破線が出力端子ＯＵＴ２の電圧を示す。ＯＵＴ１の電圧が５００ｍＶ以上では実線と破線は重なっている。また、図９の（Ｂ）は、出力端子ＯＵＴ２の電圧を一定とし、出力端子ＯＵＴ１の電圧を変化させた場合の、出力端子ＯＵＴ１からの電流Ｉ１および出力端子ＯＵＴ２からの電流Ｉ２を示し、実線が出力端子ＯＵＴ１の電流Ｉ１を、破線が出力端子ＯＵＴ２の電流Ｉ２を示す。実線と破線は、ＯＵＴ１の電圧が５００ｍＶ以下では少しずれているが、ＯＵＴ１の電圧が５００ｍＶ以上では実線と破線は重なっている。言い換えれば、出力端子ＯＵＴ１の電圧が変動しても、Ｉ１とＩ２はほぼ同じである。
図２の（Ａ）のカレントミラー回路は、図３に示すように出力端子ＯＵＴ１の電位が変動すると、Ｉ１とＩ２に差分が発生する。これに対して、第１実施形態のカレントミラー回路は、図９に示すように出力端子ＯＵＴ１の電位が変動しても、Ｉ１とＩ２は同じである。
図１０は、第２実施形態のチャージポンプ回路の構成例を示す図である。図１０において、Ｍ２のドレインを点Ｘで示す。
第２実施形態のチャージポンプ回路は、基準電流回路と、第１の比例電流回路と、第２の比例電流回路と、比較回路３０と、を有する。基準電流回路は、高電位源ＶＤＤと低電位源ＧＮＤ間に直列に接続した基準トランジスタＭ０および定電流源ＣＳを含む。第１の比例電流回路は、ＶＤＤとＧＮＤ間に直列に接続した極性の異なる第１トランジスタＭ１および第３トランジスタＭ３を含み、Ｍ１はＭ０とカレントミラー回路を形成するように接続され、基準電流回路の電流に対して第１比率の電流を生成する。第２の比例電流回路は、ＶＤＤとＧＮＤ間に直列に接続した極性の異なる第２トランジスタＭ２および第４トランジスタＭ４を含み、Ｍ２はＭ０とカレントミラー回路を形成するように接続され、基準電流回路の電流に対して第２比率の電流を生成する。Ｍ０、Ｍ１およびＭ２はｐ型ＦＥＴであり、Ｍ３とＭ４は、ｎ型ＦＥＴである。比較回路３０は、オペアンプやコンパレータ等により形成され、Ｍ１のドレインの電圧とＭ２のドレイン（点Ｘ）の電圧の差分を出力する。第２の比例電流回路は、Ｍ２とＭ４間に接続され、ゲートに比較回路３０の出力が印加されるＭ２と同極性（ｐ型）の電流調整用トランジスタＭ５を有する。第１の比例電流回路は、Ｍ１とＭ３間に直列に接続された第１スイッチＳＷ１および第２スイッチＳＷ２を有する。Ｍ３とＭ４は、ゲートがＭ４のドレインに接続され、カレントミラー回路を形成する。出力端子ＯＵＴＣに接続されるＳＷ１とＳＷ２の接続ノードから、第１比率のチャージ電流Ｉ１およびディスチャージ電流Ｉ２を出力および入力する。なお、図１０では、ＰＬＬ回路のループフィルタ２３に含まれる容量Ｃを合わせて示している。
言い換えれば、第２実施形態のチャージポンプ回路は、図５の（Ａ）のチャージポンプ回路に、比較回路３０および電流調整用トランジスタＭ５を追加した構成を有する。比較回路３０が出力するＭ１のドレインの電圧とＭ２のドレイン（点Ｘ）の電圧の差分に応じてＭ５の導通状態を変化させる。これにより、出力端子ＯＵＴＣの電位が変動しても、Ｍ１のドレインの電圧とＭ２のドレイン（点Ｘ）の電圧を等しくするように働くフィードバック制御が行われる。Ｍ１のドレインの電圧とＭ２のドレイン（点Ｘ）の電圧が同じであるため、ＯＵＴＣの電位が変動してもＭ１のドレイン電流Ｉ１とＭ２のドレイン電流は等しくなる（Ｉ１＝Ｉ２）。Ｍ２のドレイン電流Ｉ２は、カレントミラー回路であるため、Ｍ３を通過する電流、すなわちＭ３のドレイン電流Ｉ３に等しくなり、Ｉ２＝Ｉ３となる。上記のように、Ｉ１＝Ｉ２であるので、出力端子ＯＵＴＣの電位が変動しても、Ｉ１＝Ｉ３となる。
図１１は、第２実施形態のチャージポンプ回路における出力の対称性を示す図であり、（Ａ）が電圧の特性を、（Ｂ）が電流の特性を示す。
図１１の（Ａ）は、点Ｘの電圧を一定とし、ＯＵＴＣの電圧Ｖｏｕｔを変化させた場合の、Ｖｏｕｔおよび点Ｘの電圧を示し、実線がＶｏｕｔを、破線が点Ｘの電圧を示す。Ｖｏｕｔが５００ｍＶ以上では実線と破線は重なっている。また、図１１の（Ｂ）は、点Ｘの電圧を一定とし、ＯＵＴＣの電圧Ｖｏｕｔを変化させた場合の、ＯＵＴＣからの充電電流Ｉ１および点Ｘの電流Ｉ２（＝ＯＵＴＣへの放電電流Ｉ３）を示し、実線がＩ１を、破線がＩ２（＝Ｉ）を示す。実線と破線は、Ｖｏｕｔが５００ｍＶ以下では少しずれているが、Ｖｏｕｔが５００ｍＶ以上では実線と破線は重なっている。言い換えれば、Ｖｏｕｔが変動しても、Ｉ１とＩ３はほぼ同じである。
図１２は、第２実施形態のチャージポンプ回路を用いたＰＬＬ回路において安定するまでのチャージポンプの充電（チャージ）および放電（ディスチャージ）動作におけるＶｏｕｔの変化を示す図である。図１２の（Ａ）がＶｏｕｔ＝１．７Ｖで安定する場合を、図１２の（Ｂ）がＶｏｕｔ＝２．３Ｖで安定する場合を、それぞれ示す。図１２において、実線がＯＵＴＣからの充電（チャージ）動作におけるＶｏｕｔの変化を、破線が放電（ディスチャージ）動作におけるＶｏｕｔの変化を示す。
図１２に示すように、Ｖｏｕｔ＝１．７Ｖの場合もＶｏｕｔ＝２．３Ｖの場合も、チャージとディスチャージは対称である。第２実施形態では、Ｖｏｕｔが上昇してＩ１が減少した場合には、それに連動してＩ３を下げるため、チャージ電流とディスチャージ電流が非対称にならない。これはＶｏｕｔが低下した場合も同様である。
図５の（Ａ）のチャージポンプ回路は、図６および図７に示すように、Ｖｏｕｔが変動すると、Ｉ１とＩ３に差分が生じ、チャージとディスチャージが非対称となる。これに対して、第２実施形態のチャージポンプ回路は、Ｖｏｕｔが変動しても、Ｉ１とＩ３は同じで、Ｉ１とＩ３の差分が小さいのでチャージとディスチャージは対称である。
前述のように、ＰＬ回路やＣＤＲ回路で使用されるチャージポンプの場合、Ｖｏｕｔが変動しても、Ｉ１とＩ３が同じであること、言い換えればチャージ電流とディスチャージ電流が同じであることが重要であり、絶対量の変化の影響は少ない。したがって、第２実施形態のチャージポンプ回路を使用することにより、良好なＰＬＬ特性やＣＤＲ特性が得られる。
ここで、チャージ電流の非対称性の影響について説明する。
図１３は、図５の（Ａ）のチャージポンプ回路において、ＶｏｕｔがＶＤＤ（ここでは２．５Ｖ）付近である状態で動作した場合の各部の信号例を示す図である。図１３の（Ａ）はＣＤＲ制御信号（位相差信号に対応）を、図１３の（Ｂ）は出力端子ＯＵＴＣの電流、図１３の（Ｃ）はＶｏｕｔを示す。
この場合、図１３の（Ａ）に示すように、ＣＤＲ制御信号はチャージを指示する正の信号の期間では大きな値を示し、ゼロ付近の部分も存在する。図１３の（Ｂ）に示すように、ＣＤＲ制御信号がゼロ付近でもＯＵＴＣからのディスチャージ電流の絶対値は比較的大きい。そのため、図１３の（Ｃ）に示すように、Ｖｏｕｔは徐々に低下する。
図１４は、第２実施形態のチャージポンプ回路において、ＶｏｕｔがＶＤＤ（ここでは２．５Ｖ）付近である状態で動作した場合の各部の信号例を示す図である。図１４の（Ａ）はＣＤＲ制御信号（位相差信号に対応）を、図１４の（Ｂ）は出力端子ＯＵＴＣの電流、図１４の（Ｃ）はＶｏｕｔを示す。
図１４の（Ａ）のＣＤＲ制御信号は、図１３の（Ａ）と同じである。図１４の（Ｂ）に示すように、ＣＤＲ制御信号がゼロ付近ではＯＵＴＣからのディスチャージ電流の絶対値はほぼゼロである。そのため、図１４の（Ｃ）に示すように、Ｖｏｕｔは徐々に上昇し、目標の電圧値に近づく。
以上説明したように、第２実施形態のチャージポンプ回路を使用すれば、ＶｏｕｔがＶＤＤ付近でも正常動作できるため、Ｖｏｕｔの正常動作範囲が拡大する。
図１５は、第３実施形態のカレントミラー回路の構成を示す図である。
第１実施形態では、Ｍ０、Ｍ１、Ｍ２およびＭ５としてｐ型ＦＥＴを使用したが、ｎ型ＦＥＴで実現することも可能である。第３実施形態のカレントミラー回路は、第１実施形態のカレントミラー回路で、トランジスタの極性を反転し、各要素をＶＤＤとＧＮＤに対して反転して配置および接続した構成を有し、同様の効果が得られる。第３実施形態のカレントミラー回路は、第１実施形態の説明から容易に理解されるので、これ以上の説明は省略する。
図１６は、第４実施形態のチャージポンプ回路の構成を示す図である。
第２実施形態では、Ｍ０、Ｍ１、Ｍ２およびＭ５としてｐ型ＦＥＴを使用したがｎ型ＦＥＴで実現することが、Ｍ３およびＭ４としてｎ型ＦＥＴを使用したがｐ型ＦＥＴで実現することが、可能である。第４実施形態のチャージポンプ回路は、第２実施形態のチャージポンプ回路で、トランジスタの極性を反転し、各要素をＶＤＤとＧＮＤに対して反転して配置および接続した構成を有し、同様の効果が得られる。第４実施形態のチャージポンプ回路は、第２実施形態の説明から容易に理解されるので、これ以上の説明は省略する。
図１７は、第５実施形態のチャージポンプ回路の構成を示す図である。
第５実施形態のチャージポンプ回路は、第２実施形態のチャージポンプ回路において、Ｍ３およびＭ４に同じ極性（ｎ型）のトランジスタＭ３１およびＭ３２をそれぞれ直列に接続して、カスコード構造とした回路である。カスコード構造とすることにより、第２実施形態に比べてＶｏｕｔの動作範囲は狭くなるが、電流安定化の効果が得られる。第５実施形態ではＭ３およびＭ４側をカスコード構造にしたが、Ｍ１およびＭ２側をカスコード構造にしてもよい。また、第４実施形態にカスコード構造を適用してもよい。
図１８は、第６実施形態のチャージポンプ回路を示す図であり、（Ａ）が回路構成を、（Ｂ）がトランジスタのドレイン・ソース電圧に対する出力（ドレイン）電流特性を示す。
第６実施形態のチャージポンプ回路は、第２実施形態のｐ型ＦＥＴによるカレントミラー回路を利用したチャージポンプ回路と、第４実施形態のｎ型ＦＥＴによるカレントミラー回路を利用したチャージポンプ回路と、を合わせた回路構成を有する。参照番号５１で示す範囲は、第４実施形態のｎ型ＦＥＴによるカレントミラー回路の出力部（Ｍ２１およびＭ２３を含む部分）を除く範囲を示す。参照番号５２で示す範囲は、第２実施形態のｐ型ＦＥＴによるカレントミラー回路を利用したチャージポンプ回路の出力部（Ｍ１およびＭ３を含む部分）を除く範囲を示す。参照番号５３は、４個のスイッチＳＷ４１−ＳＷ４４を含む回路部分で、出力部のトランジスタのゲートに印加する信号を切り換える。出力部は、第２実施形態のチャージポンプ回路のＭ１、Ｍ３、ＳＷ１およびＳＷ２に対応する部分で、この部分は、第４実施形態のチャージポンプ回路のＭ２１、Ｍ２３、ＳＷ２１およびＳＷ２２にも対応する。参照番号５４は、Ｖｏｕｔを基準電圧Ｖｒｅｆと比較し、ＳＷ４１−ＳＷ４４を切り替える信号を出力する。
ｐ型ＦＥＴによるカレントミラー回路とｎ型ＦＥＴによるカレントミラー回路を組み合わせる場合、２つのカレントミラー回路を同時に動作させるのは難しい。そこで、第６実施形態では、Ｖｏｕｔが高い側に大きく変化した場合、または低い側に大きく変化した場合に、ＳＷ４１−ＳＷ４４を切り替える。具体的には、図１８の（Ｂ）に示すように、トランジスタのドレイン・ソース電圧がＶ２１の時にはドレイン電流Ｉ３１が得られ、Ｖ２２の時にはドレイン電流Ｉ３２が得られる。ここで、チャージ電流をＩ３１とＩ３２の範囲とする。実施形態では、カレントミラー回路を形成するトランジスタ（Ｍ２またはＭ２２）のドレイン（点ＸまたはＹ）の電圧はＶｏｕｔに等しくなるようにフィードバックされるので、このトランジスタのドレイン電流がＩ３１とＩ３２の範囲内であることが望ましい。そこで、Ｖ２１とＶ２２の中間の電位をＲｅｆとし、ドレイン・ソース電圧がＲｅｆになると、利用するカレントミラー回路を切り替える。具体的には、ＶｏｕｔがＲｅｆより高いとｎ型ＦＥＴのカレントミラー回路５１を動作させるように、ＳＷ４１およびＳＷ４２を遮断し、ＳＷ４３およびＳＷ４４を接続する。逆に、ＶｏｕｔがＲｅｆより低いとｐ型ＦＥＴのカレントミラー回路５２を動作させるように、ＳＷ４１およびＳＷ４２を接続し、ＳＷ４３およびＳＷ４４を遮断する。
ＳＷ４１およびＳＷ４２を遮断し、ＳＷ４３およびＳＷ４４を接続すると、カレントミラー回路５１と出力部のＭ１（Ｍ２３）がＭ２４と、Ｍ３（Ｍ２１）がＭ２２と、それぞれカレントミラー回路を形成し、図１６の回路と等価になる。ＳＷ４１およびＳＷ４２を接続し、ＳＷ４３およびＳＷ４４を遮断すると、カレントミラー回路５２と出力部のＭ１（Ｍ２３）がＭ２４と、Ｍ３（Ｍ２１）がＭ２２と、それぞれカレントミラー回路を形成し、図１０の回路と等価になる。この時、Ｍ２１は、Ｍ２０とカレントミラー回路を形成し、一定電流が流れるので定電流源として動作し、Ｍ２３がＭ０として動作する。
図１９は、第７実施形態のチャージポンプ回路を示す図である。
第６実施形態のチャージポンプ回路は、第２実施形態のチャージポンプ回路において、Ｍ１、Ｍ３、ＳＷ１およびＳＷ２からなる出力部を差動対で置き換えた構成を有する。差動対は、ＶＤＤに接続されたｐ型トランジスタＭ５１およびＭ５２と、Ｍ５１およびＭ５２にそれぞれ直列に接続されたｎ型トランジスタＭ５３およびＭ５４と、Ｍ５３およびＭ５４のソースとにＧＮＤの間に接続されたｎ型トランジスタＭ５５と、を有する。Ｍ５１およびＭ５２は、ゲートがＭ０のドレインに接続され、Ｍ０とカレントミラー回路を形成する。Ｍ５５は、ゲートがＭ４のドレインに接続され、Ｍ４とカレントミラー回路を形成する。Ｍ５５のチャネル幅はＭ４の２倍にする。Ｍ５３およびＭ５４のゲートは、ＰＬＬ制御信号が入力される入力端子ＩＮおよびＩＮＸに接続される。Ｍ５２とＭ５４の接続ノードは、出力端子ＯＵＴＣに接続され、その接続ノードからチャージ電流が入出力される。差動対の動作については広く知られているので詳しい説明は省略するが、カレントミラー回路に関係する部分についてのみ説明する。
Ｍ２、Ｍ５１およびＭ５２は、Ｍ０とカレントミラー回路を形成しており、Ｍ２を流れる電流はＭ５１およびＭ５２を流れる電流Ｉ１と同じである。Ｍ４とＭ５５はカレントミラー回路を形成しており、チャネル幅が２倍のため、Ｍ５５１を流れる電流Ｉ３は、Ｍ４を流れる電流、すなわちＩ２の２倍である。したがって、２Ｉ１＝Ｉ３である。
しかし、図２の（Ｂ）で説明したように、実際にはＭ５２を流れる電流はＶｏｕｔにより変化する。第７実施形態では、比較回路３０とＭ５のフィードバック系により、点Ｘの電位とＶｏｕｔの差がゼロになるように制御するため、Ｉ１はＶｏｕｔの影響を受けない。
図２０は、図１９のチャージポンプ回路で、比較回路３０とＭ５のフィードバック系を設けない場合のＭ５２を流れる電流Ｉ１×２と、Ｍ５５を流れる電流Ｉ３の、Ｖｏｕｔによる違いを示す図である。図２０の（Ａ）がＶｏｕｔ＝２．３５Ｖ時の電流を、図２０の（Ｂ）がＶｏｕｔ＝１．５Ｖ時の電流を、図２０の（Ｃ）がＶｏｕｔ＝０．５Ｖ時の電流を、それぞれ示す。Ｖｏｕｔ＝１．５Ｖ時には、Ｉ１×２とＩ３は類似のレベルであるが、Ｖｏｕｔ＝２．３５Ｖ時およびＶｏｕｔ＝０．５Ｖ時には、Ｉ１×２とＩ３は大きな差分を有する。
図２１は、図１９の第７実施形態のチャージポンプ回路で、Ｍ５２を流れる電流Ｉ１×２と、Ｍ５５を流れる電流Ｉ３の、Ｖｏｕｔによる違いを示す図である。図２１の（Ａ）がＶｏｕｔ＝２．３５Ｖ時の電流を、図２１の（Ｂ）がＶｏｕｔ＝１．５Ｖ時の電流を、図２１の（Ｃ）がＶｏｕｔ＝０．５Ｖ時の電流を、それぞれ示す。Ｖｏｕｔ＝１．５Ｖ時には、Ｉ１×２とＩ３は類似のレベルであるが、Ｖｏｕｔ＝２．３５Ｖ時およびＶｏｕｔ＝０．５Ｖ時には、Ｉ１×２とＩ３は差分を有するが、図２０に比べて差分は小さくなっている。
以上、第１から第７実施形態を説明したが、各種の変形例があり得るのは言うまでもない。例えば、カレントミラーの電流比は等比である必要はなく、適宜設定されるべきものである。また、トランジスタは、ＦＥＴに限定されない。
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
１０ ＰＬＬ回路
２１ 位相検出器（ＰＤ）
２２ チャージポンプ（ＣＰ）
２３ ループフィルタ（ＬＰＦ）
２４ 電圧制御発振器（ＶＣＯ）
３０、３１ 比較回路
Ｍ０、Ｍ１、Ｍ２、Ｍ５ ｐ型ＦＥＴ
Ｍ３、Ｍ４ ｎ型ＦＥＴ
ＳＷ１、ＳＷ２ スイッチ
ＯＵＴ１、ＯＵＴ２、ＯＵＴＣ 出力端子
ＣＳ 定電流源

Claims (4)

  1. 高電位源と低電位源間に直列に接続した基準トランジスタおよび定電流源を含む基準電流回路と、
    前記高電位源または前記低電位源に、前記基準トランジスタとカレントミラー回路を形成するように接続された第１トランジスタを含み、前記基準電流回路の電流に対して第１比率の電流を生成する第１の比例電流回路と、
    前記高電位源または前記低電位源に、前記基準トランジスタとカレントミラー回路を形成するように接続された第２トランジスタを含み、前記基準電流回路の電流に対して第２比率の電流を生成する第２の比例電流回路と、
    前記第１トランジスタのドレインの電圧と前記第２トランジスタのドレインの電圧の差分を出力する比較回路と、を有し、
    前記第２の比例電流回路は、前記第２トランジスタのドレインに接続され、ゲートに前記比較回路の出力が印加される前記第２トランジスタと同極性の電流調整用トランジスタを有し、
    前記第１トランジスタのドレインから第１比率の電流を出力端子に出力し、前記電流調整用トランジスタのドレインから第２比率の電流を参照用端子に出力するカレントミラー回路。
  2. 高電位源と低電位源間に直列に接続した基準トランジスタおよび定電流源を含む基準電流回路と、
    前記高電位源と前記低電位源間に直列に接続した極性の異なる第１トランジスタおよび第３トランジスタを含み、前記第１トランジスタは前記基準トランジスタとカレントミラー回路を形成するように接続され、前記基準電流回路の電流に対して第１比率の電流を生成する第１の比例電流回路と、
    前記高電位源と前記低電位源間に直列に接続した極性の異なる第２トランジスタおよび第４トランジスタを含み、前記第２トランジスタは前記基準トランジスタとカレントミラー回路を形成するように接続され、前記基準電流回路の電流に対して第２比率の電流を生成する第２の比例電流回路と、
    前記第１トランジスタのドレインの電圧と前記第２トランジスタのドレインの電圧の差分を出力する比較回路と、を有し、
    前記第２の比例電流回路は、前記第２トランジスタと前記第４トランジスタ間に接続され、ゲートに前記比較回路の出力が印加される前記第２トランジスタと同極性の電流調整用トランジスタを有し、
    前記第１の比例電流回路は、前記第１トランジスタと前記第３トランジスタ間に直列に接続された第１スイッチおよび第２スイッチを有し、
    前記第３トランジスタと前記第４トランジスタは、カレントミラー回路を形成し、
    前記第１スイッチと前記第２スイッチの接続ノードから、第１比率のチャージ電流およびディスチャージ電流を出力および入力するチャージポンプ回路。
  3. 高電位源と低電位源間に直列に接続した基準トランジスタおよび定電流源を含む基準電流回路と、
    前記高電位源と前記低電位源間に接続した出力端子を有する出力部と、
    前記高電位源と前記低電位源間に直列に接続した極性の異なる第１トランジスタおよび第２トランジスタを含み、前記第１トランジスタは前記基準トランジスタとカレントミラー回路を形成するように接続され、前記基準電流回路の電流に対して所定比率の電流を生成する比例電流回路と、
    前記出力端子の電圧と前記第１トランジスタのドレインの電圧の差分を出力する比較回路と、を有し、
    前記出力部は、
    前記高電位源または前記低電位源の一方に接続した２列のトランジスタ列を有し、各列が直列に２段に接続した極性の異なる２個のトランジスタを有し、対応するトランジスタが対をなす差動対と、
    前記高電位源または前記低電位源の一方と、前記差動対の共通ソースとの間に接続された電流源トランジスタと、を有し、
    前記差動対の前記高電位源または前記低電位源に接続された対をなすトランジスタは、前記基準トランジスタとカレントミラー回路を形成するように接続され、前記基準電流回路の電流に対して前記所定比率の電流を生成し、
    前記差動対の一方の列の極性の異なる２個のトランジスタの接続ノードが前記出力端子に接続され、
    前記電流源トランジスタと前記第４トランジスタは、カレントミラー回路を形成し、前記電流源トランジスタは、前記第４トランジスタを流れる電流の２倍の電流を生成し、
    前記第２の比例電流回路は、前記第２トランジスタと前記第４トランジスタ間に接続され、ゲートに前記比較回路の出力が印加される前記第２トランジスタと同極性の電流調整用トランジスタを有するチャージポンプ回路。
  4. 入力信号とクロックの位相差を検出し、位相差情報を出力する位相検出器と、
    前記位相差情報に応じてチャージ信号を発生するチャージポンプと、
    前記チャージ信号から高周波成分を除去して電圧制御信号を出力するループフィルタと、
    前記電圧制御信号に応じて前記受信クロックを発生する電圧制御発振器と、を有し、
    前記チャージポンプは、請求項２または３に記載のチャージポンプ回路を含むＰＬＬ回路。
JP2014008611A 2014-01-21 2014-01-21 カレントミラー回路、チャージポンプ回路およびｐｌｌ回路 Active JP6209975B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2014008611A JP6209975B2 (ja) 2014-01-21 2014-01-21 カレントミラー回路、チャージポンプ回路およびｐｌｌ回路
US14/573,855 US9680483B2 (en) 2014-01-21 2014-12-17 Current mirror circuit and charge pump circuit
US15/591,448 US9787178B2 (en) 2014-01-21 2017-05-10 Current mirror circuit and charge pump circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014008611A JP6209975B2 (ja) 2014-01-21 2014-01-21 カレントミラー回路、チャージポンプ回路およびｐｌｌ回路

Publications (2)

Publication Number Publication Date
JP2015138327A true JP2015138327A (ja) 2015-07-30
JP6209975B2 JP6209975B2 (ja) 2017-10-11

Family

ID=53545734

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014008611A Active JP6209975B2 (ja) 2014-01-21 2014-01-21 カレントミラー回路、チャージポンプ回路およびｐｌｌ回路

Country Status (2)

Country Link
US (2) US9680483B2 (ja)
JP (1) JP6209975B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017072911A (ja) * 2015-10-05 2017-04-13 株式会社村田製作所 電流出力回路
GB201607622D0 (en) * 2016-04-30 2016-06-15 Powerventure Semiconductor Ltd Switching converter
US10133292B1 (en) * 2016-06-24 2018-11-20 Cadence Design Systems, Inc. Low supply current mirror
KR102500806B1 (ko) * 2016-08-30 2023-02-17 삼성전자주식회사 전류 제어 회로 및 이를 포함하는 바이어스 생성기
DE102016223354B4 (de) * 2016-11-24 2022-06-02 Infineon Technologies Ag Schalt-Schaltungsanordnung, Gleichspannungsschnittstelle und Verfahren zum Betreiben einer Schalt-Schaltungsanordnung
JP6768617B2 (ja) 2017-09-19 2020-10-14 株式会社東芝 チャージポンプ回路
US10277230B2 (en) 2017-09-25 2019-04-30 Apple Inc. Jitter reduction in clock and data recovery circuits
CN109189136B (zh) * 2018-08-27 2020-06-16 四川中微芯成科技有限公司 用于eeprom存储器的基准电流生成电路及生成方法
CN110601511B (zh) * 2019-08-22 2020-11-24 敦泰电子（深圳）有限公司 栅极驱动电路、具有该栅极驱动电路的电荷泵及芯片
CN116009641B (zh) * 2022-12-31 2024-05-10 尚睿微电子（上海）有限公司 一种电流镜电路、保护电路、偏置电路及电子设备
CN116418315B (zh) * 2023-06-09 2023-12-19 尚睿微电子（上海）有限公司 一种滤波器温度模拟电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54136261A (en) * 1978-04-14 1979-10-23 Nec Corp Current inversion circuit
US6344769B1 (en) * 2000-10-13 2002-02-05 Oki Semiconductor Precision differential switched current source
JP2011205577A (ja) * 2010-03-26 2011-10-13 Fujitsu Semiconductor Ltd Ｐｌｌ回路
JP2012095524A (ja) * 2010-09-30 2012-05-17 Semiconductor Energy Lab Co Ltd 制御回路、ｄｃｄｃコンバータ、及び駆動方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3499250B2 (ja) 1992-08-10 2004-02-23 株式会社ルネサステクノロジ 半導体集積回路装置及びａ／ｄ変換回路
US5666046A (en) * 1995-08-24 1997-09-09 Motorola, Inc. Reference voltage circuit having a substantially zero temperature coefficient
US5694033A (en) * 1996-09-06 1997-12-02 Lsi Logic Corporation Low voltage current reference circuit with active feedback for PLL
JP2000114891A (ja) 1998-10-01 2000-04-21 Sony Corp 電流源回路
US6181195B1 (en) * 1998-12-23 2001-01-30 Xerox Corporation Impedance transport circuit
JP4548562B2 (ja) * 2001-03-26 2010-09-22 ルネサスエレクトロニクス株式会社 カレントミラー回路及びアナログデジタル変換回路
US8232781B2 (en) * 2008-12-23 2012-07-31 Stmicroelectronics S.R.L. Device for measuring the current flowing through a power transistor of a voltage regulator

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54136261A (en) * 1978-04-14 1979-10-23 Nec Corp Current inversion circuit
US6344769B1 (en) * 2000-10-13 2002-02-05 Oki Semiconductor Precision differential switched current source
JP2011205577A (ja) * 2010-03-26 2011-10-13 Fujitsu Semiconductor Ltd Ｐｌｌ回路
JP2012095524A (ja) * 2010-09-30 2012-05-17 Semiconductor Energy Lab Co Ltd 制御回路、ｄｃｄｃコンバータ、及び駆動方法

Also Published As

Publication number Publication date
US9787178B2 (en) 2017-10-10
US9680483B2 (en) 2017-06-13
US20170264193A1 (en) 2017-09-14
US20150207513A1 (en) 2015-07-23
JP6209975B2 (ja) 2017-10-11

Similar Documents

Publication Publication Date Title
JP6209975B2 (ja) カレントミラー回路、チャージポンプ回路およびｐｌｌ回路
US6759875B2 (en) Voltage controlled oscillation circuit
TWI511504B (zh) 資料傳輸電路
JP2006345405A (ja) デューティ比可変回路およびこれを用いたａｄ変換回路
TWI419451B (zh) 電荷幫浦電路
US10205445B1 (en) Clock duty cycle correction circuit
JP5876368B2 (ja) 改良された帯域幅を備える電圧制御発振器を有する位相同期ループ回路
US9564900B2 (en) Supply boost device
US8102217B2 (en) Oscillator having feedback path which is capable of supplying reduced voltage potential to oscillation circuit
US8542073B2 (en) Variable-capacitance device
US7965118B2 (en) Method and apparatus for achieving 50% duty cycle on the output VCO of a phased locked loop
US9276565B2 (en) Duty ratio correction circuit and phase synchronization circuit
US20140043084A1 (en) Signal electric potential conversion circuit
US7233174B2 (en) Dual polarity, high input voltage swing comparator using MOS input transistors
US20170117888A1 (en) Voltage comparison circuit
JP2006165680A (ja) Ｐｌｌ回路
US10361706B2 (en) Clock and data recovery (CDR) circuit
US8427210B2 (en) Charge pump
JP2017079353A (ja) クロックリカバリ回路
JP6610223B2 (ja) 半導体集積回路
JP2016063437A (ja) ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路および半導体装置
JP2015115928A (ja) 遅延同期ループ回路
JP5689781B2 (ja) ゲーティッドｖｃｏ回路
US9667209B2 (en) Amplifying device and offset voltage correction method
US20150029049A1 (en) Electronic circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161004

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170706

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170718

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170727

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170815

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170828

R150 Certificate of patent or registration of utility model

Ref document number: 6209975

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150