JP2015135857A - 電源インピーダンス最適化装置 - Google Patents
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Abstract
Description
また、動作状況によっては、電源を分離する必要のない場合や、ある周波数帯域のみ電源インピーダンスを下げたい場合なども考えられる。
第1電源のボンディングワイヤと前記第1電源のボンディングワイヤに隣接して接続された第1ノイズ検出用のボンディングワイヤとの磁界結合により、前記第1電源のノイズを検出する第1ノイズ検出回路と、
前記第1電源と同一電圧で、かつ、前記第1電源とは分離された第2電源のボンディングワイヤと前記第2電源のボンディングワイヤに隣接して接続された第2ノイズ検出用のボンディングワイヤとの磁界結合により、前記第2電源のノイズを検出する第2ノイズ検出回路と、
前記半導体装置の半導体チップ上の前記第1電源のパッドのノードと前記第2電源のパッドのノードとの間に接続された第1のスイッチと、
前記半導体装置のパッケージ内の前記第1電源のピンのリードと前記第2電源のピンのリードとの間に接続された第2のスイッチと、
前記第1電源のノイズおよび前記第2電源のノイズから抽出されたそれぞれ1以上の周波数領域の周波数成分から、前記それぞれ1以上の周波数領域の周波数成分のノイズレベルをそれぞれ判定し、前記ノイズレベルの判定結果に基づいて、前記第1のスイッチおよび前記第2のスイッチのオンオフを制御するノイズ判定回路とを備えることを特徴とする電源インピーダンス最適化装置を提供するものである。
これにより、ノイズレベルに基づいて電源インピーダンスが常に最適化されるように変化するため、システム全体のノイズを低減することができ、その動作マージンを増やすことができる。また、マージポイントに応じて、電源インピーダンスを下げることができる周波数領域が変化するため、独立性を保ちたい周波数領域では電源を分離し、電源インピーダンスを下げたい周波数領域では、電源インピーダンスを下げることができる。
ノイズ検出回路16は、図1に示すレギュレータ80から所定の電源電圧が供給される第1電源VDD1のボンディングワイヤと、これに隣接して接続された第1ノイズ検出用のボンディングワイヤとの磁界結合(相互結合)により、第1電源VDD1のノイズを検出するものである。
また、ノイズ検出回路18は、レギュレータ80から第1電源VDD1と同一の電源電圧が供給され、かつ、第1電源VDD1とは分離された第2電源VDD2のボンディングワイヤと、これに隣接して接続された第2ノイズ検出用のボンディングワイヤとの磁界結合により、第2電源VDD2のノイズを検出するものである。
第2電源VDD2側も同様である。
第1電源VDD1のボンディングワイヤ68は、第1電源VDD1に対応する半導体チップ26のパッドと、第1電源VDD1に対応するパッケージ28のフィンガとの間に接続されている。
また、第1ノイズ検出用のボンディングワイヤ70は、半導体チップ26の第1電源VDD1に対応するパッドに隣接するパッドと、第1電源VDD1に対応するパッケージ28のフィンガに隣接するフィンガとの間に接続されている。
また、同図には、デカップリングコンデンサ78のシミュレーションモデルが示されている。デカップリングコンデンサ78のシミュレーションモデルは、図1に示すように、電源ラインとグランドラインとの間に直列に接続された、抵抗成分、インダクタンス成分および容量成分により構成されている。図1には、シミュレーションモデルの各成分の代表的な値が示されている。
これに対し、2本のボンディングワイヤの磁界結合であれば、回路に負荷がつかず、回路動作に与える影響がプロービングよりも大幅に小さいというメリットがある。また、2本のボンディングワイヤは隣接して接続されているという位置関係から非常に結合度が高いため、第1電源VDD1のノイズを効率よく検出することができる。
そのため、外側の列のパッドと内側の列のパッドはパッド同士が隣接していても、外側の列のパッドに対応するボンディングワイヤと内側の列のパッドに対応するボンディングワイヤとは、ボンディングワイヤ同士が隣接していないため、両者の間の結合度があまり高くない。
従って、千鳥パッドの場合、ボンディングワイヤ同士の結合度が高くなるように、外側の列の隣接する2つのパッド、または、内側の列の隣接する2つのパッドに対応する2本のボンディングワイヤ同士を使用することが望ましい。
なお、第1ノイズ検出用のボンディングワイヤが接続されるパッドおよびピンは、専用のパッドおよびピンを別途設けてもよいし、あるいは、半導体装置12が通常動作に使用しているパッドおよびピンであっても、制御系のピン等のように、DC的にレベルが固定されるパッドおよびピンを共用することも可能である。
スイッチ20は、半導体チップ26上に配置され、第1電源VDD1のパッド(PAD)60と第2電源VDD2のパッド(PAD)62との間に接続されている。
また、スイッチ22は、パッケージ28内に配置され、第1電源VDD1のピン(PIN)64と第2電源VDD2のピン(PIN)66との間に接続されている。
スイッチ20がオンされた場合、第1電源VDD1のパッド60と第2電源VDD2のパッド62とが接続される。また、スイッチ22がオンされた場合、第1電源VDD1のピン64と第2電源VDD2のピン66とが接続される。
図4に示すシミュレーションモデルの場合、図6に点線で示すように、半導体装置12が実装されたプリント基板14全体の電源インピーダンスを中心として、半導体チップ26の電源ラインの容量成分を増やせば、一点鎖線で示すように、高周波領域の電源インピーダンスは下がり、電源ラインの容量成分を減らせば、実線で示すように、高周波領域の電源インピーダンスは上がる。
従って、第1電源VDD1の電源ラインと第2電源VDD2の電源ラインとをパッド同士の間で接続した場合、合成容量成分が大きくなり、電源インピーダンスを下げることができる。
従って、第1電源VDD1の電源ラインと第2電源VDD2の電源ラインとをピン同士の間で接続した場合、合成インダクタンス成分が小さくなり、電源インピーダンスを下げることができる。
従って、パッド間で電源ラインを接続するか、ピン間で電源ラインを接続するかにより、特定の周波数領域の電源インピーダンスのみを下げることができる。
また、パッド60,62から延びる半導体チップ26上の電源ラインのノード、および、パッケージ28内の電源ラインのリードの中に、それぞれ、2以上のスイッチを設けてもよい。
LPF30,32は、それぞれ、第1電源VDD1のノイズおよび第2電源VDD2のノイズから、あらかじめ設定された所定の周波数よりも低い周波数領域の周波数成分(低周波成分)を抽出するものである。
HPF34,36は、それぞれ、第1電源VDD1のノイズおよび第2電源VDD2のノイズから、あらかじめ設定された所定の周波数よりも高い周波数領域の周波数成分(高周波成分)を抽出するものである。
例えば、第1電源VDD1および第2電源VDD2の電圧が1.2Vの場合、第1および第2の参照電圧として、1.2Vよりも高い、1.3Vおよび1.4Vの電圧が発生される。
比較器46,48は、それぞれ、第1電源VDD1のノイズの高周波成分の電圧と第1および第2の参照電圧とを比較するものである。
比較器50,52は、それぞれ、第2電源VDD2のノイズの低周波成分の電圧と第1および第2の参照電圧とを比較するものである。
比較器54,56は、それぞれ、第2電源VDD2のノイズの高周波成分の電圧と第1および第2の参照電圧とを比較するものである。
また、比較器44は、第1電源VDD1のノイズの低周波成分の電圧が、第2の参照電圧よりも高い場合に、Hを出力し、第2の参照電圧よりも低い場合に、Lを出力する。
その他の比較器46,48,50,52,54,56も同様である。
ピン側のスイッチ22をオンするかオフするかは、LPF30,32側の比較器42,44,50,52(CMP1,CMP2,CMP5,CMP6)の比較結果や、ノイズの低減効果等に応じて適宜決定することができる。
パッド側のスイッチ20をオンとするかオフとするかは、HPF34,36側の比較器48,46,56,54(CMP4,CMP3,CMP8,CMP7)の比較結果や、ノイズの低減効果等に応じて適宜決定することができる。
また、少なくとも一方のノイズが中間レベルの場合には、両者の電源ラインを接続することにより電源インピーダンスを下げてノイズを低減できると判定して両者の電源ラインを一方のスイッチで接続し、さらに、必要に応じて、両者の電源ラインを他方のスイッチで接続する。
少なくとも一方のノイズが高レベルの場合には、両者の電源ラインを接続すると、一方のノイズが他方へ回り込んで悪影響を及ぼすと判定して両者の電源ラインを接続しない。
また、周波数成分を抽出する場合、LPF、BPF(バンドパスフィルタ)およびHPFを用いて、第1電源VDD1のノイズおよび第2電源VDD2のノイズのそれぞれについて1以上、何段階の周波数領域に分けて周波数成分を抽出してもよい。分割する周波数領域の数を増やすことにより、それぞれの周波数領域の電源インピーダンスを下げるように制御することができる。
参照電圧も第1および第2の参照電圧からなる2つの参照電圧に限定されず、1つの参照電圧だけでもよいし、または、3以上の参照電圧を使用してもよい。参照電圧の数を増やすことにより、ノイズレベルを正確に判定することができる。
また、ノイズ判定回路24は、半導体チップ26上に配置してもよい。
ノイズ判定回路24により、第1電源VDD1のノイズおよび第2電源VDD2のノイズの、LPF30,32側の低周波成分およびHPF34,36側の高周波成分から、これら低周波成分および高周波成分のノイズレベルが判定され、そのノイズレベルの判定結果に基づいて、スイッチ20,22のオンオフが制御される。
これにより、ノイズレベルに基づいて電源インピーダンスが常に最適化されるように変化するため、システム全体のノイズを低減することができ、その動作マージンを増やすことができる。また、マージポイントに応じて、電源インピーダンスを下げることができる周波数領域が変化するため、独立性を保ちたい周波数領域では電源を分離し、電源インピーダンスを下げたい周波数領域では、電源インピーダンスを下げることができる。
電源をパッド60,62間で接続した場合、第1電源VDD1の1GHz成分のノイズは第2電源VDD2に回り込んだが、第2電源VDD2の1MHz成分のノイズは第1電源VDD1に回り込まず、第2電源VDD2の1MHz成分のノイズは、プリント基板14に伝わらなかった。
電源をピン64,66間で接続した場合、若干、第2電源VDD2の1MHz成分のノイズが第1電源VDD1に回り込んだが、第1電源VDD1の1GHz成分のノイズは第2電源VDD2に回り込まず、第2電源VDD2の1MHz成分のノイズは、プリント基板14に伝わらなかった。
電源をピン64,66間で接続した場合、第2電源VDD2の10MHz成分のノイズが第1電源VDD1側に回り込んだが、第1電源VDD1の1GHz成分のノイズは第2電源VDD2に回り込まず、第2電源VDD2の10MHz成分のノイズは、プリント基板14に伝わらなかった。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
12 半導体装置
14 プリント基板
16,18 ノイズ検出回路
20,22 スイッチ
24 ノイズ判定回路
26 半導体チップ
28 パッケージ
30,32 LPF
34,36 HPF
38,40 参照電圧発生回路
42,44,46,48,50,52,54,56 比較器
58 判定回路
60、62 パッド
64、66 ピン
68、70 ボンディングワイヤ
72 容量成分
74,76 インダクタンス成分
78 デカップリングコンデンサ
80 レギュレータ
Claims (4)
- 半導体装置が実装されたプリント基板の電源のインピーダンスを最適化する電源インピーダンス最適化装置であって、
第1電源のボンディングワイヤと前記第1電源のボンディングワイヤに隣接して接続された第1ノイズ検出用のボンディングワイヤとの磁界結合により、前記第1電源のノイズを検出する第1ノイズ検出回路と、
前記第1電源と同一電圧で、かつ、前記第1電源とは分離された第2電源のボンディングワイヤと前記第2電源のボンディングワイヤに隣接して接続された第2ノイズ検出用のボンディングワイヤとの磁界結合により、前記第2電源のノイズを検出する第2ノイズ検出回路と、
前記半導体装置の半導体チップ上の前記第1電源のパッドのノードと前記第2電源のパッドのノードとの間に接続された第1のスイッチと、
前記半導体装置のパッケージ内の前記第1電源のピンのリードと前記第2電源のピンのリードとの間に接続された第2のスイッチと、
前記第1電源のノイズおよび前記第2電源のノイズから抽出されたそれぞれ1以上の周波数領域の周波数成分から、前記それぞれ1以上の周波数領域の周波数成分のノイズレベルをそれぞれ判定し、前記ノイズレベルの判定結果に基づいて、前記第1のスイッチおよび前記第2のスイッチのオンオフを制御するノイズ判定回路とを備えることを特徴とする電源インピーダンス最適化装置。 - 前記ノイズ判定回路は、前記第1電源のノイズおよび前記第2電源のノイズからそれぞれ前記1以上の周波数領域の周波数成分を抽出する2以上のフィルタと、前記抽出されたそれぞれ1以上の周波数領域の周波数成分と1以上の参照電圧とをそれぞれ比較する4以上の比較器と、前記比較器の比較結果に基づいて、前記1以上の周波数領域の周波数成分のノイズレベルをそれぞれ判定し、前記ノイズレベルの判定結果に基づいて、前記第1のスイッチおよび前記第2のスイッチのオンオフを制御する判定回路とを備える請求項1に記載の電源インピーダンス最適化装置。
- 前記ノイズ判定回路は、前記半導体装置の半導体チップ上に配置されている請求項1または2に記載の電源インピーダンス最適化装置。
- 前記ノイズ判定回路は、前記半導体装置のパッケージ内に配置されている請求項1または2に記載の電源インピーダンス最適化装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016018804A (ja) * | 2014-07-04 | 2016-02-01 | 株式会社ソシオネクスト | 半導体装置及び半導体装置の制御方法 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113747128B (zh) * | 2020-05-27 | 2023-11-14 | 明基智能科技(上海)有限公司 | 噪音判断方法及噪音判断装置 |
CN114402537A (zh) | 2020-06-29 | 2022-04-26 | 谷歌有限责任公司 | 增强型边缘检测电力线路通信 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060192300A1 (en) * | 2005-02-25 | 2006-08-31 | Gavin Appel | Integrated circuit with staggered differential wire bond pairs |
JP2008076356A (ja) * | 2006-09-25 | 2008-04-03 | Fujitsu Ltd | 電源ノイズ測定装置,集積回路,および半導体装置 |
JP2008524951A (ja) * | 2004-12-21 | 2008-07-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電力デバイス及び電力デバイスの制御方法 |
JP2009099718A (ja) * | 2007-10-16 | 2009-05-07 | Nec Electronics Corp | 半導体集積回路装置 |
JP2009288040A (ja) * | 2008-05-29 | 2009-12-10 | Mitsumi Electric Co Ltd | 半導体集積回路装置およびその試験方法 |
JP2010258536A (ja) * | 2009-04-21 | 2010-11-11 | Panasonic Corp | 受信装置および集積回路部品 |
JP2012190862A (ja) * | 2011-03-09 | 2012-10-04 | Nec Corp | 半導体集積回路の電源制御システムおよび電源制御方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001053231A (ja) | 1999-08-05 | 2001-02-23 | Pfu Ltd | Lsiパッケージ |
JP4524303B2 (ja) | 2007-10-04 | 2010-08-18 | 富士通株式会社 | 共振点を動的に変更する半導体集積回路 |
EP2483890A4 (en) * | 2009-10-01 | 2013-04-03 | Rambus Inc | METHODS AND SYSTEMS FOR REDUCING POWER AND TERMINATION NOISE |
US8878592B2 (en) * | 2012-04-27 | 2014-11-04 | Rambus Inc. | Simultaneous switching noise cancellation by adjusting reference voltage and sampling clock phase |
TWI451571B (zh) * | 2012-05-18 | 2014-09-01 | Leadtrend Tech Corp | 超高壓元件與操作超高壓元件的方法 |
-
2014
- 2014-01-16 JP JP2014005810A patent/JP6220681B2/ja active Active
-
2015
- 2015-01-16 US US14/599,040 patent/US9400537B2/en active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008524951A (ja) * | 2004-12-21 | 2008-07-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電力デバイス及び電力デバイスの制御方法 |
US20060192300A1 (en) * | 2005-02-25 | 2006-08-31 | Gavin Appel | Integrated circuit with staggered differential wire bond pairs |
JP2008076356A (ja) * | 2006-09-25 | 2008-04-03 | Fujitsu Ltd | 電源ノイズ測定装置,集積回路,および半導体装置 |
JP2009099718A (ja) * | 2007-10-16 | 2009-05-07 | Nec Electronics Corp | 半導体集積回路装置 |
JP2009288040A (ja) * | 2008-05-29 | 2009-12-10 | Mitsumi Electric Co Ltd | 半導体集積回路装置およびその試験方法 |
JP2010258536A (ja) * | 2009-04-21 | 2010-11-11 | Panasonic Corp | 受信装置および集積回路部品 |
JP2012190862A (ja) * | 2011-03-09 | 2012-10-04 | Nec Corp | 半導体集積回路の電源制御システムおよび電源制御方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016018804A (ja) * | 2014-07-04 | 2016-02-01 | 株式会社ソシオネクスト | 半導体装置及び半導体装置の制御方法 |
Also Published As
Publication number | Publication date |
---|---|
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US9400537B2 (en) | 2016-07-26 |
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