JP2015128255A - 整合回路、増幅回路、および通信装置 - Google Patents

Abstract

【課題】増幅器の利得の広帯域化を図ることが可能な、整合回路、増幅回路、および通信装置を提供する。【解決手段】増幅トランジスタを含む増幅器が縦続接続された増幅器間のインピーダンスを整合させる整合回路であって、前段の増幅器である第１増幅器と、後段の増幅器である第２増幅器との間に接続される第１のπ型のバンドパスフィルタを備え、第１のπ型のバンドパスフィルタは、第１増幅器の出力負荷用の第１インピーダンス素子、および第１増幅器を構成する増幅トランジスタの対地容量と、第２増幅器を構成する増幅トランジスタに対応するバイアス回路用の第２インピーダンス素子、および、第２増幅器を構成する増幅トランジスタの対地容量と、第１増幅器を構成する増幅トランジスタの出力の直流成分を遮断するキャパシタ、およびキャパシタと直列に接続される第３インピーダンス素子と、を有する、整合回路が提供される。【選択図】図１

Description

本発明は、整合回路、増幅回路、および通信装置に関する。

縦続接続される増幅器間のインピーダンス（impedance）を整合させる整合回路（段間整合回路）に係る技術が開発されている。整合回路に係る技術としては、例えば、下記の非特許文献１に記載の技術や、下記の特許文献１に記載の技術が挙げられる。

Tong Wang, et al.,"A 55-67GHz Power Amplifier with 13.6% PAE in 65 nm standard CMOS"

特開２０１０−２００１０７号公報

例えば、非特許文献１に記載の技術が用いられる場合には、整合回路は、π型のハイパスフィルタ（High Pass Filter。以下「ＨＰＦ」と示す。）で構成され、また、特許文献に記載の技術が用いられる場合には、整合回路は、Γ型のＨＰＦで構成される。しかしながら、例えば、ミリ波（millimeter wave）帯などの高い周波数帯に対応するために、増幅器の利得の広帯域化を図ることが可能な、整合回路が望まれている。

本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、増幅器の利得の広帯域化を図ることが可能な、新規かつ改良された整合回路、増幅回路、および通信装置を提供することにある。

上記目的を達成するために、本発明の第１の観点によれば、増幅トランジスタを含む増幅器が縦続接続された増幅器間のインピーダンスを整合させる整合回路であって、前段の増幅器である第１増幅器と、後段の増幅器である第２増幅器との間に接続される第１のπ型のバンドパスフィルタを備え、上記第１のπ型のバンドパスフィルタは、上記第１増幅器の出力負荷用の第１インピーダンス素子、および上記第１増幅器を構成する増幅トランジスタの対地容量と、上記第２増幅器を構成する増幅トランジスタに対応するバイアス回路用の第２インピーダンス素子、および、上記第２増幅器を構成する増幅トランジスタの対地容量と、上記第１増幅器を構成する増幅トランジスタの出力の直流成分を遮断するキャパシタ、および上記キャパシタと直列に接続される第３インピーダンス素子と、を有する、整合回路が提供される。

また、上記第１増幅器は、上記増幅トランジスタとして、第１増幅トランジスタと、上記第１増幅トランジスタとカスコード接続され、上記第１増幅トランジスタから出力される直流電流を利用して増幅動作を行う第２増幅トランジスタとを含む電流再利用型の増幅器であり、上記第１のπ型のバンドパスフィルタが有する、上記第１増幅器を構成する増幅トランジスタの対地容量は、上記第２増幅トランジスタの対地容量であってもよい。

また、上記第２増幅トランジスタは、ドレインと、ソースと、印加される電圧に応じて上記ドレインと上記ソースとを選択的に導通させるゲートとを有し、上記第１増幅トランジスタと上記第２増幅トランジスタとの間に接続される第２のπ型のバンドパスフィルタをさらに備え、上記第２のπ型のバンドパスフィルタは、上記第２増幅トランジスタの上記ソースと接続される、上記第１増幅トランジスタの出力負荷用の第４インピーダンス素子、および上記第１増幅トランジスタの対地容量と、上記第２増幅トランジスタに対応するバイアス回路用の第５インピーダンス素子、および、上記第２増幅トランジスタの対地容量と、上記第１増幅トランジスタの出力の直流成分を遮断するキャパシタ、および上記キャパシタと直列に接続される第６インピーダンス素子と、を有していてもよい。

また、上記第１増幅器と、上記第２増幅器とは、カスコード型の増幅器であってもよい。

また、上記第１インピーダンス素子のインピーダンスを調整する第１調整部をさらに備えていてもよい。

また、上記第２インピーダンス素子のインピーダンスを調整する第２調整部をさらに備えていてもよい。

また、上記第１インピーダンス素子、上記第２インピーダンス素子、および上記第３インピーダンス素子のうちの、１または２以上のインピーダンス素子は、寄生インダクタンスであってもよい。

また、上記第１インピーダンス素子は、上記第１インピーダンス素子のインダクタンスおよび上記第１増幅器を構成する増幅トランジスタの対地容量のキャパシタンスによる共振周波数が、所定の帯域内となるように、インダクタンスが設定され、上記第２インピーダンス素子は、上記第２インピーダンス素子のインダクタンスおよび上記第２増幅器を構成する増幅トランジスタの対地容量のキャパシタンスによる共振周波数が、所定の帯域内となるように、インダクタンスが設定され、上記第３インピーダンス素子は、上記第３インピーダンス素子のインダクタンスおよび上記キャパシタのキャパシタンスによる共振周波数が、所定の帯域内となるように、インダクタンスが設定されてもよい。

また、上記第１増幅器を構成する増幅トランジスタは、ドレインと、ソースと、印加される電圧に応じて上記ドレインと上記ソースとを選択的に導通させるゲートとを有し、上記第１増幅器を構成する増幅トランジスタの対地容量は、上記第１増幅器を構成する増幅トランジスタの上記ドレインの寄生容量であってもよい。

また、上記第２増幅器を構成する増幅トランジスタは、ドレインと、ソースと、印加される電圧に応じて上記ドレインと上記ソースとを選択的に導通させるゲートとを有し、上記第２増幅器を構成する増幅トランジスタの対地容量は、上記第２増幅器を構成する増幅トランジスタの上記ゲートの寄生容量であってもよい。

また、上記目的を達成するために、本発明の第２の観点によれば、入力された信号を増幅する増幅トランジスタをそれぞれ含み、縦続接続される複数の増幅器と、縦続接続された増幅器間のインピーダンスを整合させる１または２以上の整合回路とを備え、上記整合回路は、前段の増幅器である第１増幅器と、後段の増幅器である第２増幅器との間に接続される第１のπ型のバンドパスフィルタを備え、上記第１のπ型のバンドパスフィルタは、上記第１増幅器の出力負荷用の第１インピーダンス素子、および上記第１増幅器を構成する増幅トランジスタの対地容量と、上記第２増幅器を構成する増幅トランジスタに対応するバイアス回路用の第２インピーダンス素子、および、上記第２増幅器を構成する増幅トランジスタの対地容量と、上記第１増幅器を構成する増幅トランジスタの出力の直流成分を遮断するキャパシタ、および上記キャパシタと直列に接続される第３インピーダンス素子と、を有する、増幅回路が提供される。

また、上記目的を達成するために、本発明の第３の観点によれば、信号を受信する、または信号を送信する通信アンテナと、上記通信アンテナにおいて受信された信号、または、上記通信アンテナから送信する信号を増幅する増幅回路と、を備え、上記増幅回路は、入力された信号を増幅する増幅トランジスタをそれぞれ含み、縦続接続される複数の増幅器と、縦続接続された増幅器間のインピーダンスを整合させる１または２以上の整合回路とを備え、上記整合回路は、前段の増幅器である第１増幅器と、後段の増幅器である第２増幅器との間に接続される第１のπ型のバンドパスフィルタを備え、上記第１のπ型のバンドパスフィルタは、上記第１増幅器の出力負荷用の第１インピーダンス素子、および上記第１増幅器を構成する増幅トランジスタの対地容量と、上記第２増幅器を構成する増幅トランジスタに対応するバイアス回路用の第２インピーダンス素子、および、上記第２増幅器を構成する増幅トランジスタの対地容量と、上記第１増幅器を構成する増幅トランジスタの出力の直流成分を遮断するキャパシタ、および上記キャパシタと直列に接続される第３インピーダンス素子と、を有する、通信装置が提供される。

本発明によれば、増幅器の利得の広帯域化を図ることができる。

本発明の第１の実施形態に係る整合回路の構成の一例を示す説明図である。 本発明の第１の実施形態に係る整合回路の構成の一例を説明するための説明図である。 本発明の第１の実施形態に係る整合回路が用いられることによる効果の一例を説明するための説明図である。 本発明の第１の実施形態に係る整合回路が用いられることによる効果の一例を説明するための説明図である。 第１の実施形態に係る整合回路が適用された本発明の実施形態に係る増幅回路におけるシミュレーション（simulation）結果の一例を示す説明図である。 本発明の第２の実施形態に係る整合回路の構成の一例を示す説明図である。 本発明の第２の実施形態に係る整合回路が用いられることによる効果の一例を説明するための説明図である。 本発明の第３の実施形態に係る整合回路の構成の一例を示す説明図である。 本発明の第４の実施形態に係る整合回路の構成の一例を示す説明図である。 本発明の実施形態に係る通信装置の構成の一例を示す説明図である。

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

（本発明の実施形態に係る整合回路、増幅回路）
以下、本発明の実施形態に係る整合回路が、本発明の実施形態に係る増幅回路を構成する場合を例に挙げて、本発明の実施形態に係る整合回路と本発明の実施形態に係る増幅回路との構成の一例について説明する。

本発明の実施形態に係る増幅回路は、縦続接続（カスケード接続）される複数の増幅器と、本発明の実施形態に係る整合回路とを備える。本発明の実施形態に係る増幅回路を構成する増幅器それぞれは、入力された信号を増幅する増幅トランジスタ（transistor）を含む。また、本発明の実施形態に係る増幅回路は、バイアス回路（bias circuit）など、増幅動作に係る他の構成を有していてもよい。

本発明の実施形態に係る整合回路は、縦続接続された増幅器間のインピーダンスを整合させる。また、本発明の実施形態に係る整合回路は、π型のバンドパスフィルタ（Band Pass Filter。以下「ＢＰＦ」と示す。）を備える。

ここで、本発明の実施形態に係る“一の構成要素と、他の構成要素とを、接続する”とは、“当該一の構成要素と当該他の構成要素とが、さらに他の構成要素を介さずに、電気的に接続されていること”、または、“当該一の構成要素と当該他の構成要素とが、さらに他の構成要素を介して、電気的に接続されていること”をいう。

以下、本発明の実施形態に係る増幅回路を構成するｎ段目（ｎは、１以上の整数）の増幅器、およびｎ＋１段目の増幅器間のインピーダンスを整合させる整合回路に着目して、本発明の実施形態に係る整合回路の構成の一例について説明する。また、以下では、本発明の実施形態に係る整合回路の構成と併せて、本発明の実施形態に係る整合回路が適用された本発明の実施形態に係る増幅回路の構成の一例を示す。

また、以下では、本発明の実施形態に係る増幅回路を構成する増幅器が、増幅トランジスタとしてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備え、ソース接地増幅器である場合を例に挙げる。なお、本発明の実施形態に係る増幅回路を構成する増幅器が備える増幅トランジスタがＭＯＳＦＥＴに限られず、また、本発明の実施形態に係る増幅回路を構成する増幅器が、ソース接地増幅器に限られないことは、言うまでもない。

［１］第１の実施形態に係る整合回路と、第１の実施形態に係る整合回路が適用された本発明の実施形態に係る増幅回路
図１は、本発明の第１の実施形態に係る整合回路１００の構成の一例を示す説明図である。

図１では、整合回路１００の前段の増幅器であるｎ段目の増幅器を構成する増幅トランジスタＭ（ｎ）と、整合回路１００の後段の増幅器であるｎ＋１段目の増幅器を構成する増幅トランジスタＭ（ｎ＋１）とを併せて示している。増幅トランジスタＭ（ｎ）と増幅トランジスタＭ（ｎ＋１）とは、ゲート（gate）と、ドレイン（drain）と、ソース（source）とを有し、ゲートに印加される電圧に応じて選択的にソース−ドレイン間が導通する。図１では、増幅トランジスタＭ（ｎ）と増幅トランジスタＭ（ｎ＋１）とがｎチャネル型のＭＯＳＦＥＴである例を示しており、増幅トランジスタＭ（ｎ）と増幅トランジスタＭ（ｎ＋１）とは、ソースが接地されている。以下では、本発明の実施形態に係る整合回路の前段の増幅器を「第１増幅器」と示し、また、本発明の実施形態に係る整合回路の後段の増幅器を「第２増幅器」と示す。

また、図１において、後述するインピーダンス素子Ｌ_３の下端とグランド（ground）との間に接続された“ＭＩＭ ＴＬ”は、ＡＣ（Alternating Current）短絡用キャパシタ（capacitor）である。換言すると、“ＭＩＭ ＴＬ”は、ＭＩＭキャパシタを使用したＴｒａｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ（または、”０Ω ｔｒａｎｓｍｉｓｓｉｏｎ ｌｉｎｅ”とも表される。）である。以下では、インピーダンス素子Ｌ_３とＭＩＭ ＴＬとの接続点を「ＡＣｇｎｄノード」と示す。

また、図１では、電圧が印加されるＶｇ端子からバイアス抵抗Ｒを介して、第２増幅器を構成する増幅トランジスタＭ（ｎ＋１）のゲート端子に対してゲート電圧が供給される。ここで、増幅トランジスタＭ（ｎ＋１）のゲート端子に対して供給されるゲート電圧は、バイアス電圧に該当し、図１では、Ｖｇ端子およびバイアス抵抗Ｒが、バイアス回路に相当する。

また、図１において、後述するインピーダンス素子Ｌ_１の上端と電源電圧ａｖｄｄ（ｎ）との間に接続された“ＭＩＭ ＴＬ”は、ＡＣ短絡用キャパシタである。ここで、インピーダンス素子Ｌ_１の上端と電源電圧ａｖｄｄ（ｎ）との間に接続された“ＭＩＭ ＴＬ”は、例えば、インピーダンス素子Ｌ_１の上端のインピーダンスが、０（ゼロ（zero））となるように容量値設計されることが肝要である。

整合回路１００は、π型のＢＰＦを備える。以下では、図１に示す整合回路１００を構成するπ型のＢＰＦ、または、整合回路１００を構成するπ型のＢＰＦと同一のπ型のＢＰＦを、「第１のπ型のＢＰＦ」と示す。

整合回路１００を構成する第１のπ型のＢＰＦは、“インピーダンス素子Ｌ_１（第１のインピーダンス素子）、および第１増幅器を構成する増幅トランジスタＭ（ｎ）の対地容量Ｃ_１”と、“キャパシタＣ_２、およびインピーダンス素子Ｌ_２（第３のインピーダンス素子）”と、“インピーダンス素子Ｌ_３（第２インピーダンス素子）、および、第２増幅器を構成する増幅トランジスタＭ（ｎ＋１）の対地容量Ｃ_３”とを有する。

インピーダンス素子Ｌ_１は、第１増幅器の出力負荷用のインピーダンス素子である。また、インピーダンス素子Ｌ_３は、第２増幅器を構成する増幅トランジスタＭ（ｎ＋１）に対応するバイアス回路用のインピーダンス素子である。

キャパシタＣ_２は、第１増幅器を構成する増幅トランジスタの出力の直流成分を遮断する。つまり、キャパシタＣ_２は、第１増幅器を構成する増幅トランジスタＭ（ｎ）と第２増幅器を構成する増幅トランジスタＭ（ｎ＋１）とのＤＣ（Direct Current）電位を分離する役目、すなわち、ＤＣブロック（block）を行う役目を果たす。

インピーダンス素子Ｌ_２は、キャパシタＣ_２と直列に接続され、第１増幅器と第２増幅器との間のインピーダンス整合を向上させる役目を果たす。

図２は、本発明の第１の実施形態に係る整合回路１００の構成の一例を説明するための説明図であり、キャパシタＣ_２と直列に接続されるインピーダンス素子Ｌ_２が備えられる意義を説明するための図である。図２のＡ１は、インピーダンス素子Ｌ_２が備えられない場合の等価回路を示しており、図２のＡ２は、図２のＡ１に示す構成における、第１増幅器と第２増幅器との間のインピーダンス整合の一例を示している。また、図２のＢ１は、インピーダンス素子Ｌ_２が備えられる場合の等価回路を示しており、図２のＢ２は、図２のＢ１に示す構成における、第１増幅器と第２増幅器との間のインピーダンス整合の一例を示している。

インピーダンス素子Ｌ_２が備えられない場合には、キャパシタＣ_２の容量が小さくなる程、第１増幅器と第２増幅器との間のインピーダンス整合は悪くなる。そこで、整合回路１００では、インピーダンス素子Ｌ_２をキャパシタＣ_２と直列に接続させることによって、整合をとる。

インピーダンス素子Ｌ_１〜Ｌ_３としては、例えば、マイクロストリップライン（microstripline）の寄生インダクタンス（inductance）が挙げられる。また、例えば、インピーダンス素子Ｌ_１〜Ｌ_３のうちの１または２以上は、インピーダンスを有する任意の回路素子であってもよい。また、インピーダンス素子Ｌ_１〜Ｌ_３は、例えば、ＬＣ共振周波数（Ｌ_１およびＣ_１、
Ｌ_２およびＣ_２、Ｌ_３およびＣ_３それぞれにおけるＬＣ共振周波数）が、ミリ波帯（例えば、３０［ＧＨｚ］〜）など所定の帯域内となるように、素子の大きさ、すなわちインダクタンスが設定される。

第１増幅器を構成する増幅トランジスタＭ（ｎ）の対地容量Ｃ_１としては、例えば、増幅トランジスタＭ（ｎ）のドレインの寄生容量Ｃｄｓが挙げられる。また、例えば、増幅トランジスタＭ（ｎ）の対地容量Ｃ_１には、基板レイアウト（layout）に係る寄生容量が含まれていてもよい。また、例えば、増幅トランジスタＭ（ｎ）の対地容量Ｃ_１は、キャパシタなどの回路素子であってもよい。

第２増幅器を構成する増幅トランジスタＭ（ｎ＋１）の対地容量Ｃ_３は、例えば、増幅トランジスタＭ（ｎ＋１）のゲートの寄生容量Ｃｇｓが挙げられる。また、例えば、増幅トランジスタＭ（ｎ＋１）の対地容量Ｃ_３には、基板レイアウトに係る寄生容量が含まれていてもよい。また、例えば、増幅トランジスタＭ（ｎ＋１）の対地容量Ｃ_３は、キャパシタなどの回路素子であってもよい。

整合回路１００は、例えば図１に示すような、第１のπ型のＢＰＦで構成される。

ここで、整合回路１００が設けられることによる効果の一例を示す。

図３Ａ、図３Ｂは、本発明の第１の実施形態に係る整合回路１００が用いられることによる効果の一例を説明するための説明図である。図３Ａは、整合回路１００が用いられることによる効果を示すための比較例であり、ＨＰＦで構成される整合回路の等価回路図（図３Ａに示すＡ）と、整合回路としてＨＰＦが用いられる場合におけるシミュレーション結果の一例（図３Ａに示すＢ）とを示している。また、図３Ｂは、第１のπ型のＢＰＦで構成される整合回路１００の等価回路図（図３Ｂに示すＡ１、Ｂ１）と、整合回路１００が用いられる場合におけるシミュレーション結果の一例（図３Ｂに示すＡ２、Ｂ２）とを示している。また、図３Ｂに示すＢ１は、実際のトランジスタ固有の内在寄生容量（Ｃｇｓ、Ｃｇｄ）などが考慮されたＬＣ設定値が設定された、第１のπ型のＢＰＦの一例を示しており、図３Ｂに示すＢ２は、図３ＢのＢ１に示す第１のπ型のＢＰＦにおけるシミュレーション結果の一例を示している。

図３Ａに示すＢと、図３Ｂに示すＡ２とを比較すると、第１のπ型のＢＰＦで構成される整合回路１００は、ＨＰＦが用いられる場合と比較して広帯域特性と帯域内の利得平坦性とが改善されていることが分かる。また、図３Ｂに示すＡ２と、図３Ｂに示すＢ２とを比較すると、図３ＢのＢ２に示すように、実際のトランジスタ固有の内在寄生容量（Ｃｇｓ、Ｃｇｄ）などが考慮されたＬＣ設定値が設定されることによって、高周波側の利得平坦性がさらに改善されることが分かる。

したがって、第１の実施形態に係る整合回路１００が用いられることによって、増幅器の利得の広帯域化を図ることができる。

図４は、第１の実施形態に係る整合回路１００が適用された本発明の実施形態に係る増幅回路におけるシミュレーション結果の一例を示す説明図である。

図４に示すように、ミリ波帯（例えば、３０［ＧＨｚ］〜）において３６［％］の広帯域特性（６６．１［ＧＨｚ］〜９４．８［ＧＨｚ］）が実現されている。また、３ｄＢ帯域の帯域内利得偏差は、約２．５［ｄＢ］であり、良好な利得平坦性が実現されている。

したがって、第１の実施形態に係る整合回路１００が用いられることによって、複数段の増幅器を有する本発明の実施形態に係る増幅回路では、良好な広帯域利得特性および帯域内利得平坦性が実現される。

［２］第２の実施形態に係る整合回路と、第２の実施形態に係る整合回路が適用された本発明の実施形態に係る増幅回路
次に、可変周波数を実現することが可能な、第２の実施形態に係る整合回路の構成の一例を説明すると共に、第２の実施形態に係る整合回路が適用された本発明の実施形態に係る増幅回路の一例を示す。

図５は、本発明の第２の実施形態に係る整合回路２００の構成の一例を示す説明図である。図５では、図１と同様に、整合回路２００の前段の増幅器であるｎ段目の増幅器を構成する増幅トランジスタＭ（ｎ）と、整合回路２００の後段の増幅器であるｎ＋１段目の増幅器を構成する増幅トランジスタＭ（ｎ＋１）とを併せて示している。

図５に示す整合回路２００は、図１に示す第１の実施形態に係る整合回路１００と基本的に同様の構成を有するが、インピーダンス素子Ｌ_１のインピーダンスを調整する第１調整部と、インピーダンス素子Ｌ_３を調整する第２調整部とをさらに備える。

図５では、第１調整部の一例として、インピーダンス素子Ｌ_１の上端と電源電圧ａｖｄｄ（ｎ）との間に接続された“Ｖａｒｉａｂｌｅ ＭＩＭ ＴＬ”を示している。また、図５では、第２調整部の一例として、インピーダンス素子Ｌ_３の下端とグランドとの間に接続された“Ｖａｒｉａｂｌｅ ＭＩＭ ＴＬ”を示している。

図５に示す“Ｖａｒｉａｂｌｅ ＭＩＭ ＴＬ”は、例えば、トランジスタなどのスイッチング素子（switching element）や、スイッチング回路を含み、スイッチング素子などにおけるスイッチング動作によって、インピーダンス素子Ｌ_１および／またはインピーダンス素子Ｌ_３のインピーダンスを調整する。

図１において出力負荷インピーダンスは、インピーダンス素子Ｌ_１だけではなくＭＩＭ ＴＬの僅かな寄生インダクタンス成分（〜１０［ｐＨ］）の影響を受ける。そのため、π型ＢＰＦからなる利得の周波数特性が低周波側にシフトする問題が起こり得る。ＭＩＭ ＴＬを構成するＭＩＭキャパシタの実際のレイアウトには有限の大きさが有り、例えばミリ波帯のような高周波帯では無視できない寄生インダクタンス成分（〜１０［ｐＨ］）が存在する。この僅かなインダクタンス成分が出力負荷インピーダンスの増加を招き周波数特性を低周波側にシフトさせる。

出力負荷インピーダンス素子（マイクロストリップライン）の終端、換言すると出力負荷インピーダンス素子とＭＩＭキャパシタとの接点が、インピーダンス・ゼロとなることが望ましい。そこで、例えばミリ波帯などの所定の周波数帯の動作周波数成分をＡＣ接地する目的で、小さなＭＯＭキャパシタ（櫛形メタル間容量を利用する構造）などを上記ＭＩＭキャパシタと並列に接続する（出力負荷インピーダンス素子端とグランド間に配置）。さらに、上記ＭＯＭキャパシタのグランド側端子にＭＯＳトランジスタを用いたスイッチを挿入することにより、出力負荷インピーダンスをオン・オフ制御信号に応じてインピーダンスを変化させる。

ＭＯＳトランジスタのスイッチがオフであれば、上記ＭＯＭキャパシタは容量として機能せず、ＭＩＭキャパシタによる寄生インダクタンス（〜１０［ｐＨ］）の影響を受け出力負荷インピーダンスは僅かではあるが１０［ｐＨ］程度大きく見えることになり、利得の周波数帯域は低い方へシフトする。一方、ＭＯＳトランジスタのスイッチがオンであれば、上記ＭＯＭキャパシタがミリ波帯などの所定の周波数帯でＡＣ接地として機能し、上記サイズの大きいＭＩＭキャパシタに起因する寄生インダクタンス（〜１０［ｐＨ］）がキャンセルされるように働くため出力負荷インピーダンスは僅かではあるが小さく見え、利得の周波数帯域は高い方へシフトする。

整合回路２００では、上記の通り、僅かなインピーダンスの変化を利用して、ミリ波帯にて利得の周波数帯域を変化させることが可能である。ここで、上記ＭＯＳトランジスタのスイッチ制御は、図１におけるインピーダンス素子Ｌ_１とバイアス供給ラインのインピーダンス素子Ｌ_３との一方または双方に適用することができる。

ここで、図５に示す“Ｖａｒｉａｂｌｅ ＭＩＭ ＴＬ”（第１調整部、第２調整部）は、例えば、伝達されるオン・オフ制御信号に基づいてインピーダンス素子Ｌ_１、Ｌ_３のインピーダンスを調整する。

本発明の実施形態に係るオン・オフ制御信号は、例えば、第１調整部と第２調整部とが有するスイッチング素子などにおけるスイッチング動作を制御する役目を果たす。例えば、本発明の実施形態に係る増幅回路や、後述する本発明の実施形態に係る通信装置が備える、制御部（後述する）において生成され、当該制御部から伝達される。制御部（後述する）は、例えば、アンテナ（antenna）を介して送受信する信号の周波数などに基づいて、オン・オフ制御信号を生成する。また、本発明の実施形態に係るオン・オフ制御信号は、例えば、上記制御部（図示せず）と同様の機能を有する外部装置（外部デバイス（device）や外部回路）において生成され、当該外部装置から通信を介して伝達されてもよい。

なお、本発明の実施形態に係る第１調整部と第２調整部との構成は、スイッチング素子などで構成されることに限られない。例えば、本発明の実施形態に係る第１調整部と第２調整部とは、インピーダンス素子Ｌ_１、Ｌ_３のインピーダンスを調整することが可能な、任意の構成をとることが可能である。

図６は、本発明の第２の実施形態に係る整合回路２００が用いられることによる効果の一例を説明するための説明図である。図６のＡは、整合回路２００の等価回路を示し、図６のＢは、整合回路２００が用いられる場合にインピーダンス素子Ｌ_１、Ｌ_３のインピーダンスを変化させた場合におけるシミュレーション結果の一例を示している。

例えば図６のＢに示すように、インピーダンス素子Ｌ_１、Ｌ_３のインピーダンスが変化することによって、増幅器の利得の周波数特性が、平行にシフト（shift）する。

よって、第２の実施形態に係る整合回路２００は、インピーダンス素子Ｌ_１、Ｌ_３のインピーダンスを調整することによって、可変周波数を実現することができる。

また、整合回路２００は、図１に示す第１の実施形態に係る整合回路１００と基本的に同様の構成を有するので、第１の実施形態に係る整合回路１００と同様の効果を奏することができる。

また、第２の実施形態に係る整合回路２００が用いられることによって、複数段の増幅器を有する本発明の実施形態に係る増幅回路では、第１の実施形態に係る整合回路１００が用いられる場合と同様に、良好な広帯域利得特性および帯域内利得平坦性が実現される。

なお、第２の実施形態に係る整合回路の構成は、図５に示す例に限られない。例えば、第２の実施形態に係る整合回路は、第１調整部と第２調整部とのうちの一方を備える構成であってもよい。第１調整部と第２調整部とのうちの一方を備える構成であっても、インピーダンス素子Ｌ_１、またはインピーダンス素子Ｌ_３のインピーダンスが変化することによって、増幅器の利得の周波数特性を、平行にシフトさせることが可能である。よって、第１調整部と第２調整部とのうちの一方を備える構成であっても、インピーダンス素子Ｌ_１またはインピーダンス素子Ｌ_３のインピーダンスを調整することによって、可変周波数を実現することができる。

［３］第３の実施形態に係る整合回路と、第３の実施形態に係る整合回路が適用された本発明の実施形態に係る増幅回路
本発明の実施形態に係る整合回路が適用される、本発明の実施形態に係る増幅器は、図１や図５に示す第１増幅器、第２増幅器に限られない。例えば、本発明の実施形態に係る増幅回路が備える増幅器は、カスコード（cascode）型の増幅器であってもよい。

図７は、本発明の第３の実施形態に係る整合回路の構成の一例を示す説明図である。図７は、本発明の実施形態に係る増幅器がカスコード型の増幅器である場合において、第３の実施形態に係る整合回路として、図１に示す第１の実施形態に係る整合回路１００と同様の構成を有する第１のπ型のＢＰＦが適用された例を示している。

図７に示す増幅トランジスタＭ（ｎ）は、ソース接地トランジスタであり、図７に示す増幅トランジスタＭ_ＣＡ（ｎ）は、第１増幅器のカスコード段のトランジスタである。また、図７に示す増幅トランジスタＭ（ｎ＋１）は、ソース接地トランジスタであり、図７に示す増幅トランジスタＭ_ＣＡ（ｎ＋１）は、第２増幅器のカスコード段のトランジスタである。

図７に示すように、第３の実施形態に係る整合回路１００は、図１に示す第１の実施形態に係る整合回路１００と同一の構成を有するので、第１の実施形態に係る整合回路１００と同様の機能を有する。よって、本発明の実施形態に係る整合回路が適用される増幅器である第１増幅器および第２増幅器が、カスコード型の増幅器であっても、第３の実施形態に係る整合回路１００が用いられることによって、図１に示す第１の実施形態に係る整合回路１００と同様の効果を奏することができる。

また、第３の実施形態に係る整合回路１００が用いられることによって、複数段の増幅器を有する本発明の実施形態に係る増幅回路では、第１の実施形態に係る整合回路１００が用いられる場合と同様に、良好な広帯域利得特性および帯域内利得平坦性が実現される。

なお、図７では、カスコード型の増幅器に対して、図１に示す第１の実施形態に係る整合回路１００と同様の構成を有する第１のπ型のＢＰＦが適用された例を示しているが、カスコード型の増幅器に対して、図５に示す第２の実施形態に係る整合回路２００と同様の構成を有するπ型のＢＰＦを適用することも可能である。

［４］第４の実施形態に係る整合回路と、第３の実施形態に係る整合回路が適用された本発明の実施形態に係る増幅回路
本発明の実施形態に係る整合回路が適用される増幅器は、図１や図５に示す第１増幅器、第２増幅器や、図７に示すカスコード型の増幅器に限られない。例えば、本発明の実施形態に係る増幅回路が備える増幅器は、電流再利用型の増幅器であってもよい。

図８は、本発明の第４の実施形態に係る整合回路の構成の一例を示す説明図であり、本発明の実施形態に係る増幅回路が備える増幅器が、電流再利用型の増幅器である場合において適用される整合回路の構成の一例を示している。

本発明の実施形態に係る増幅回路が備える、電流再利用型の第１増幅器は、増幅トランジスタとして、第１増幅トランジスタＭ（ｎ）と、第２増幅トランジスタＭ（ｎ）_ａｕｘとを含む。第２増幅トランジスタＭ（ｎ）_ａｕｘは、第１増幅トランジスタＭ（ｎ）とカスコード接続され、第１増幅トランジスタＭ（ｎ）から出力される直流電流を利用して増幅動作を行う。

また、本発明の実施形態に係る増幅回路が備える、電流再利用型の第２増幅器は、増幅トランジスタとして、第１増幅トランジスタＭ（ｎ＋１）と、第２増幅トランジスタＭ（ｎ＋１）_ａｕｘとを含む。第２増幅トランジスタＭ（ｎ＋１）_ａｕｘは、第１増幅トランジスタＭ（ｎ＋１）とカスコード接続され、第１増幅トランジスタＭ（ｎ＋１）から出力される直流電流を利用して増幅動作を行う。

ここで、第２増幅トランジスタＭ（ｎ）_ａｕｘと第２増幅トランジスタＭ（ｎ＋１）_ａｕｘとは、ゲートと、ドレインと、ソースとを有し、ゲートに印加される電圧に応じて選択的にソース−ドレイン間が導通する。図８では、第２増幅トランジスタＭ（ｎ）_ａｕｘと第２増幅トランジスタＭ（ｎ＋１）_ａｕｘとがｎチャネル型のＭＯＳＦＥＴである例を示している。また、第２増幅トランジスタＭ（ｎ）_ａｕｘと第２増幅トランジスタＭ（ｎ＋１）_ａｕｘとのソースは、ＡＣ短絡用キャパシタである“ＭＩＭ ＴＬ”によりＡＣ接地されている。

第４の実施形態に係る整合回路は、図１に示す第１の実施形態に係る整合回路１００と同様の構成を有する第１のπ型のＢＰＦを備え、第１のπ型のＢＰＦは、電流再利用型の第１増幅器と、電流再利用型の第２増幅器との間に接続される。第４の実施形態に係る整合回路における、第１のπ型のＢＰＦが有する第１増幅器を構成する増幅トランジスタの対地容量としては、第２増幅トランジスタＭ（ｎ）_ａｕｘの対地容量Ｃ_１ｂが該当する。

また、第４の実施形態に係る整合回路は、電流再利用型の増幅器を構成する第１増幅トランジスタと第２増幅トランジスタとの間に接続される、π型のＢＰＦをさらに備える（図８に示す３００Ａ、３００Ｂ）。以下では、電流再利用型の増幅器を構成する第１増幅トランジスタと第２増幅トランジスタとの間に接続されるπ型のＢＰＦを、「第２のπ型のＢＰＦ」と示す。

第１増幅器に対応する第２のπ型のＢＰＦ（図８に示す３００Ａ）を例に挙げて、第４の実施形態に係る整合回路を構成する第２のπ型のＢＰＦの構成について説明する。なお、第２増幅器に対応する第２のπ型のＢＰＦ（図８に示す３００Ｂ）は、第１増幅器に対応する第２のπ型のＢＰＦ（図８に示す３００Ａ）と同様の構成をとる。

第４の実施形態に係る整合回路を構成する第２のπ型のＢＰＦは、“インピーダンス素子Ｌ_１ａ（第４のインピーダンス素子）、および第１増幅器を構成する第１増幅トランジスタＭ（ｎ）の対地容量Ｃ_１ａ”と、“キャパシタＣ_２ａ、およびインピーダンス素子Ｌ_２ａ（第６のインピーダンス素子）”と、“インピーダンス素子Ｌ_３ａ（第５インピーダンス素子）、および、第２増幅トランジスタＭ（ｎ）_ａｕｘの対地容量Ｃ_３ａ”とを有する。

インピーダンス素子Ｌ_１ａは、第１増幅トランジスタの出力負荷用のインピーダンス素子であり、第２増幅トランジスタＭ（ｎ）_ａｕｘのソースと接続される。また、インピーダンス素子Ｌ_３ａは、第２増幅トランジスタＭ（ｎ）_ａｕｘに対応するバイアス回路用のインピーダンス素子である。

キャパシタＣ_２ａは、第１増幅トランジスタＭ（ｎ）の出力の直流成分を遮断する。つまり、キャパシタＣ_２ａは、第１増幅トランジスタＭ（ｎ）と第２増幅トランジスタＭ（ｎ）_ａｕｘとのＤＣ電位を分離する役目、すなわち、ＤＣブロックを行う役目を果たす。

インピーダンス素子Ｌ_２ａは、キャパシタＣ_２ａと直列に接続される。インピーダンス素子Ｌ_２ａは、図１に示す第１のπ型のＢＰＦが備えるインピーダンス素子Ｌ_２と同様に、第１増幅トランジスタＭ（ｎ）と第２増幅トランジスタＭ（ｎ）_ａｕｘとの間のインピーダンス整合を向上させる役目を果たす。

インピーダンス素子Ｌ_１ａ〜Ｌ_３ａとしては、例えば、マイクロストリップラインの寄生インダクタンスが挙げられる。また、例えば、インピーダンス素子Ｌ_１ａ〜Ｌ_３ａのうちの１または２以上は、インピーダンスを有する任意の回路素子であってもよい。

第１増幅トランジスタＭ（ｎ）の対地容量Ｃ_１ａとしては、例えば、第１増幅トランジスタＭ（ｎ）のドレインの寄生容量Ｃｄｓが挙げられる。また、例えば、第１増幅トランジスタＭ（ｎ）の対地容量Ｃ_１ａには、基板レイアウトに係る寄生容量が含まれていてもよい。また、例えば、第１増幅トランジスタＭ（ｎ）の対地容量Ｃ_１ａは、キャパシタなどの回路素子であってもよい。

第２増幅トランジスタＭ（ｎ＋１）の対地容量Ｃ_３ａは、例えば、第２増幅トランジスタＭ（ｎ）_ａｕｘのゲートの寄生容量Ｃｇｓが挙げられる。また、例えば、第２増幅トランジスタＭ（ｎ）_ａｕｘの対地容量Ｃ_３ａには、基板レイアウトに係る寄生容量が含まれていてもよい。また、例えば、第２増幅トランジスタＭ（ｎ）_ａｕｘの対地容量Ｃ_３ａは、キャパシタなどの回路素子であってもよい。

第４の実施形態に係る整合回路を構成する、電流再利用型の増幅器に対応する第２のπ型のＢＰＦは、例えば図８に示すように、第１のπ型のＢＰＦと同様の構成を有する。

第４の実施形態に係る整合回路は、第１増幅器と第２増幅器との間に接続される第１のπ型のＢＰＦと、各増幅器を構成する第１増幅トランジスタと第２増幅トランジスタとの間に接続される第２のπ型のＢＰＦとを有する。ここで、第４の実施形態に係る整合回路を構成する第１のπ型のＢＰＦは、図１に示す第１の実施形態に係る整合回路１００を構成する第１のπ型のＢＰＦと同一の構成を有する。また、第４の実施形態に係る整合回路を構成する第２のπ型のＢＰＦは、第１の実施形態に係る整合回路１００を構成する第１のπ型のＢＰＦと同様の構成を有する。

よって、本発明の実施形態に係る整合回路が適用される増幅器である第１増幅器および第２増幅器が、電流再利用型の増幅器であっても、第４の実施形態に係る整合回路が用いられることによって、図１に示す第１の実施形態に係る整合回路１００と同様の効果を奏することができる。

また、第４の実施形態に係る整合回路が用いられることによって、複数段の増幅器を有する本発明の実施形態に係る増幅回路では、第１の実施形態に係る整合回路１００が用いられる場合と同様に、良好な広帯域利得特性および帯域内利得平坦性が実現される。

なお、図８では、第１増幅器と第２増幅器との双方が、電流再利用型の増幅器である例を示しているが、第１増幅器と第２増幅器との一方が電流再利用型の増幅器であってもよい。また、図８では、第１増幅器と第２増幅器との間に接続される第１のπ型のＢＰＦとして、図１に示す第１の実施形態に係る整合回路１００と同様の構成を有する第１のπ型のＢＰＦが適用された例を示しているが、図５に示す第２の実施形態に係る整合回路２００と同様の構成を有するπ型のＢＰＦを適用することも可能である。

（本発明の実施形態に係る通信装置）
次に、上述した本発明の実施形態に係る増幅回路が適用される、本発明の実施形態に係る通信装置の構成の一例ついて説明する。以下では、本発明の実施形態に係る通信装置が、外部装置から無線で送信された信号を受信する受信機能を有する受信装置である場合を主に例に挙げる。なお、本発明の実施形態に係る通信装置は、外部装置に対して無線で信号を送信する送信機能を有する送信装置であってもよく、また、受信機能と送信機能との双方を有する送受信装置であってもよい。

図９は、本発明の実施形態に係る通信装置４００の構成の一例を示す説明図である。通信装置４００は、例えば、通信アンテナ４０２と、増幅回路４０４と、検波回路４０６と、バッファ４０８とを備える。

また、通信装置４００は、例えば、制御部（図示せず）や、ＲＯＭ（Read Only Memory。図示せず）、ＲＡＭ（Random Access Memory。図示せず）などを備えていてもよい。通信装置４００は、例えば、データ（data）の伝送路としてのバス（bus）により上記各構成要素間を接続する。

ここで、制御部（図示せず）は、例えば、ＣＰＵ（Central Processing Unit）や各種処理回路などで構成され、通信装置４００全体を制御する。また、制御部（図示せず）は、例えば、図９に示す増幅回路４０４、検波回路４０６、およびバッファ４０８（buffer）を備えていてもよい。

ＲＯＭ（図示せず）は、制御部（図示せず）が使用するプログラムや演算パラメータなどの制御用データを記憶する。ＲＡＭ（図示せず）は、制御部（図示せず）により実行されるプログラムなどを一時的に記憶する。

通信アンテナ４０２は、信号を受信する。通信アンテナ４０２は、例えば、１または２以上のアンテナ素子を有する。

通信アンテナ４０２が受信する信号としては、例えば、ミリ波帯の信号が挙げられる。なお、通信アンテナ４０２が受信する信号は、ミリ波帯の信号に限られず、マイクロ波（microwave）帯などの他の周波数帯の信号であってもよい。また、通信アンテナ４０２が受信する信号としては、例えば、ＡＳＫ（Amplitude Shift Keying）やＱＰＳＫ（Quadrature Phase Shift Keying）などの所定の変調方式で変調された信号が挙げられる。

増幅回路４０４は、通信アンテナにおいて受信された信号を増幅する。増幅回路４０４としては、例えば、上述した第１の実施形態に係る整合回路〜第４の実施形態に係る整合回路が適用された、本発明の実施形態に係る増幅回路が挙げられる。増幅回路４０４は、例えば、ＩＣ（Integrated Circuit）で実現される。

検波回路４０６は、通信アンテナ４０２において受信され、増幅回路４０４において増幅された信号を検波し、変調される前の信号を取り出す。

バッファ４０８は、検波回路４０６において取り出された信号をバッファリング（buffering）する。バッファ４０８においてバッファリングされた信号は、例えば、通信装置４００が備える処理部（図示せず）や、外部装置において処理される。

本発明の実施形態に係る通信装置４００は、例えば図９に示す構成を有する。ここで、通信装置４００は、本発明の実施形態に係る増幅回路である増幅回路４０４を備える。

よって、通信装置４００が備える増幅回路４０４では、増幅器の利得の広帯域化を図ることができ、また、良好な広帯域利得特性と帯域内利得平坦性とが実現される。

また、良好な広帯域利得特性と帯域内利得平坦性とが実現されるので、通信装置４００では、外部装置との間において、ミリ波帯などの広帯域の信号を利用した高速大容量伝送を実現することができる。

なお、本発明の実施形態に係る通信装置の構成は、図９に示す構成に限られない。

例えば、本発明の実施形態に係る通信装置は、バッファ４０８を備えていなくてもよい。また、例えば、外部装置において、増幅回路４０４において増幅された信号が検波される場合には、本発明の実施形態に係る通信装置は、検波回路４０６を備えていなくてもよい。

また、上述したように、本発明の実施形態に係る通信装置は、送信機能を有していてもよい。

本発明の実施形態に係る通信装置が、送信機能を有する場合、増幅回路４０４は、送信する信号を増幅する。つまり、本発明の実施形態に係る増幅回路は、送信装置における広帯域パワーアンプの役目を果たすことも可能である。

また、本発明の実施形態に係る通信装置が、送信機能を有する場合、通信アンテナ４０２は、増幅回路４０４において増幅された信号を送信する。

また、本発明の実施形態に係る通信装置が、送信機能を有する場合、本発明の実施形態に係る通信装置は、所定の変調方式で変調を行う変調回路（図示せず）をさらに備えていてもよい。変調回路（図示せず）をさらに備える場合には、増幅回路４０４は、変調回路（図示せず）において変調された信号を増幅する。

上記では、本発明の実施形態に係る整合回路を備える本発明の実施形態に係る増幅回路が適用される装置として、通信装置を挙げて説明したが、本発明の実施形態は、かかる形態に限られない。本発明の実施形態は、例えば、携帯電話や、スマートフォン（smart phone）、タブレット型（tablet-type）の装置、テレビ受像機（television receiver）、表示装置、映像／音楽再生装置（または映像／音楽記録再生装置）、ゲーム機、ＰＣ（Personal Computer）などのコンピュータなど、通信機能を有する様々な機器に適用することができる。また、本発明の実施形態に係る増幅回路が適用される装置は、上記のような機器に組み込むことが可能な、無線通信デバイスであってもよい。

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

１００、２００ 整合回路
４００ 通信装置
４０２ 通信アンテナ
４０４ 増幅回路
４０６ 検波回路
４０８ バッファ

Claims (12)

1. 増幅トランジスタを含む増幅器が縦続接続された増幅器間のインピーダンスを整合させる整合回路であって、
   前段の増幅器である第１増幅器と、後段の増幅器である第２増幅器との間に接続される第１のπ型のバンドパスフィルタを備え、
   前記第１のπ型のバンドパスフィルタは、
   前記第１増幅器の出力負荷用の第１インピーダンス素子、および前記第１増幅器を構成する増幅トランジスタの対地容量と、
   前記第２増幅器を構成する増幅トランジスタに対応するバイアス回路用の第２インピーダンス素子、および、前記第２増幅器を構成する増幅トランジスタの対地容量と、
   前記第１増幅器を構成する増幅トランジスタの出力の直流成分を遮断するキャパシタ、および前記キャパシタと直列に接続される第３インピーダンス素子と、
   を有することを特徴とする、整合回路。
2. 前記第１増幅器は、前記増幅トランジスタとして、第１増幅トランジスタと、前記第１増幅トランジスタとカスコード接続され、前記第１増幅トランジスタから出力される直流電流を利用して増幅動作を行う第２増幅トランジスタとを含む電流再利用型の増幅器であり、
   前記第１のπ型のバンドパスフィルタが有する、前記第１増幅器を構成する増幅トランジスタの対地容量は、前記第２増幅トランジスタの対地容量であることを特徴とする、請求項１に記載の整合回路。
3. 前記第２増幅トランジスタは、ドレインと、ソースと、印加される電圧に応じて前記ドレインと前記ソースとを選択的に導通させるゲートとを有し、
   前記第１増幅トランジスタと前記第２増幅トランジスタとの間に接続される第２のπ型のバンドパスフィルタをさらに備え、
   前記第２のπ型のバンドパスフィルタは、
   前記第２増幅トランジスタの前記ソースと接続される、前記第１増幅トランジスタの出力負荷用の第４インピーダンス素子、および前記第１増幅トランジスタの対地容量と、
   前記第２増幅トランジスタに対応するバイアス回路用の第５インピーダンス素子、および、前記第２増幅トランジスタの対地容量と、
   前記第１増幅トランジスタの出力の直流成分を遮断するキャパシタ、および前記キャパシタと直列に接続される第６インピーダンス素子と、
   を有することを特徴とする、請求項２に記載の整合回路。
4. 前記第１増幅器と、前記第２増幅器とは、カスコード型の増幅器であることを特徴とする、請求項１に記載の整合回路。
5. 前記第１インピーダンス素子のインピーダンスを調整する第１調整部をさらに備えることを特徴とする、請求項１に記載の整合回路。
   
6. 前記第２インピーダンス素子のインピーダンスを調整する第２調整部をさらに備えることを特徴とする、請求項１、または５に記載の整合回路。
7. 前記第１インピーダンス素子、前記第２インピーダンス素子、および前記第３インピーダンス素子のうちの、１または２以上のインピーダンス素子は、寄生インダクタンスであることを特徴とする、請求項１に記載の整合回路。
8. 前記第１インピーダンス素子は、前記第１インピーダンス素子のインダクタンスおよび前記第１増幅器を構成する増幅トランジスタの対地容量のキャパシタンスによる共振周波数が、所定の帯域内となるように、インダクタンスが設定され、
   前記第２インピーダンス素子は、前記第２インピーダンス素子のインダクタンスおよび前記第２増幅器を構成する増幅トランジスタの対地容量のキャパシタンスによる共振周波数が、所定の帯域内となるように、インダクタンスが設定され、
   前記第３インピーダンス素子は、前記第３インピーダンス素子のインダクタンスおよび前記キャパシタのキャパシタンスによる共振周波数が、所定の帯域内となるように、インダクタンスが設定されることを特徴とする、請求項１に記載の整合回路。
9. 前記第１増幅器を構成する増幅トランジスタは、ドレインと、ソースと、印加される電圧に応じて前記ドレインと前記ソースとを選択的に導通させるゲートとを有し、
   前記第１増幅器を構成する増幅トランジスタの対地容量は、前記第１増幅器を構成する増幅トランジスタの前記ドレインの寄生容量であることを特徴とする、請求項１に記載の整合回路。
10. 前記第２増幅器を構成する増幅トランジスタは、ドレインと、ソースと、印加される電圧に応じて前記ドレインと前記ソースとを選択的に導通させるゲートとを有し、
    前記第２増幅器を構成する増幅トランジスタの対地容量は、前記第２増幅器を構成する増幅トランジスタの前記ゲートの寄生容量であることを特徴とする、請求項１に記載の整合回路。
11. 入力された信号を増幅する増幅トランジスタをそれぞれ含み、縦続接続される複数の増幅器と、
    縦続接続された増幅器間のインピーダンスを整合させる１または２以上の整合回路とを備え、
    前記整合回路は、前段の増幅器である第１増幅器と、後段の増幅器である第２増幅器との間に接続される第１のπ型のバンドパスフィルタを備え、
    前記第１のπ型のバンドパスフィルタは、
    前記第１増幅器の出力負荷用の第１インピーダンス素子、および前記第１増幅器を構成する増幅トランジスタの対地容量と、
    前記第２増幅器を構成する増幅トランジスタに対応するバイアス回路用の第２インピーダンス素子、および、前記第２増幅器を構成する増幅トランジスタの対地容量と、
    前記第１増幅器を構成する増幅トランジスタの出力の直流成分を遮断するキャパシタ、および前記キャパシタと直列に接続される第３インピーダンス素子と、
    を有することを特徴とする、増幅回路。
12. 信号を受信する、または信号を送信する通信アンテナと、
    前記通信アンテナにおいて受信された信号、または、前記通信アンテナから送信する信号を増幅する増幅回路と、
    を備え、
    前記増幅回路は、
    入力された信号を増幅する増幅トランジスタをそれぞれ含み、縦続接続される複数の増幅器と、
    縦続接続された増幅器間のインピーダンスを整合させる１または２以上の整合回路とを備え、
    前記整合回路は、前段の増幅器である第１増幅器と、後段の増幅器である第２増幅器との間に接続される第１のπ型のバンドパスフィルタを備え、
    前記第１のπ型のバンドパスフィルタは、
    前記第１増幅器の出力負荷用の第１インピーダンス素子、および前記第１増幅器を構成する増幅トランジスタの対地容量と、
    前記第２増幅器を構成する増幅トランジスタに対応するバイアス回路用の第２インピーダンス素子、および、前記第２増幅器を構成する増幅トランジスタの対地容量と、
    前記第１増幅器を構成する増幅トランジスタの出力の直流成分を遮断するキャパシタ、および前記キャパシタと直列に接続される第３インピーダンス素子と、
    を有することを特徴とする、通信装置。
    

Images