JP2015119101A

JP2015119101A - 電子デバイスの製造方法

Info

Publication number: JP2015119101A
Application number: JP2013262784A
Authority: JP
Inventors: 中村　誠; Makoto Nakamura; 誠中村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2013-12-19
Filing date: 2013-12-19
Publication date: 2015-06-25
Anticipated expiration: 2033-12-19
Also published as: JP6364762B2

Abstract

【課題】貫通プラグ間の誘電率を従来よりも低下させつつ高密度化を図る電子デバイスの製造方法を提供する。【解決手段】複数のヴィア５が厚さ方向に貫通して形成された半導体基板１をエッチングすることにより、複数のヴィア５相互間を空洞化する第１面側の第１凹部１ｕと第２面側の第２凹部１ｖの少なくとも一方を形成し、半導体基板１に形成された方の第１凹部１ｕ、１ｖと第２凹部に、埋込絶縁膜１４、２４、３４を埋め込む工程と、埋込絶縁膜１４、２４の露出面を研削して前記複数のヴィア５の端面を露出する工程と、を有する。【選択図】図３

Description

本発明は、電子デバイスの製造方法に関する。

シリコン基板を貫通させるビア、即ちＴＳＶ(Through Silicon Via)を有するＴＳＶチップを介して、論理回路ＩＣ、メモリ素子のような半導体素子を接続する半導体装置が使用されている。

ＴＳＶチップの形成方法として、シリコン基板にヴィアホールを形成し、その中に金属を形成した後に、シリコンウェハ上の金属を除去し、ヴィアホール内に残された金属をヴィアとして使用することが知られている。また、複数のヴィア（貫通プラグ）のそれぞれの一端部の周囲に空洞を設ける構造が知られている。また、空洞に樹脂を充填することにより、ヴィアを補強する構造も知られている。

ＴＳＶチップの他の形成方法として、例えば次のような方法が知られている。まず、シリコン基板に凹部を設け、凹部内に絶縁膜を埋設した後に、絶縁膜の中に複数のスルーホールを形成する。その後に、複数のスルーホール内に導電膜を埋め込み、さらに、複数のホールから突出して絶縁膜上に形成された導電膜を研磨などにより除去し、これにより複数のホール内に残された導電膜を柱状の貫通プラグとする。さらに、シリコン基板の裏面を研磨して貫通プラグの下端を露出させるとともにそれらの厚さを調整する方法が知られている。

特開２０１３−１３８０８８号公報特開２０１０−２６７８０５号公報特開２０１２−２０９４４９号公報

貫通プラグを貫通させるシリコン基板は、導電性があり薄い酸化膜を介して貫通プラグと接しているため、貫通プラグを流れる信号の高速伝送特性が悪い。また、上記のように複数の貫通プラグのそれぞれの一端部の周囲に空洞を形成する構造では、貫通プラグの間にシリコン基板が存在するので高速伝送特性をさらに改善する必要がある。また、シリコン基板の代わりにモールド樹脂に貫通プラグを形成することにより、貫通プラグの相互間の導電性を下げることも可能である。また、半導体含有基板の代わりに絶縁性のガラス基板を使用することも考えられる。

しかし、モールド樹脂、ガラスなどの絶縁基板は、加工技術が十分成熟していないため、シリコン基板に比べ、貫通プラグの密度を高くすることが難しい。また、それらの絶縁基板はシリコン基板に比べて脆いので、基板の両面を研磨する際にかかる応力により損傷を受け、歩留りが低下するおそれがある。

本発明の目的は、伝送特性が高く、高密度なヴィアを有する電子デバイスの製造方法を提供することにある。

本実施形態の１つの観点によれば、複数のヴィアが厚さ方向に貫通して形成された半導体基板をエッチングすることにより、前記複数のヴィア相互間を空洞化する第１面側の第１凹部と第２面側の第２凹部の少なくとも一方を形成する工程と、前記半導体基板に形成された方の前記第１凹部と前記第２凹部に、埋込絶縁膜を埋め込む工程と、前記埋込絶縁膜の露出面を研削して前記複数のヴィアの端面を露出する工程と、
を有することを特徴とする電子デバイスの製造方法が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解されるものである。

本実施形態によれば、高速伝送特性を有するヴィアを高密度に形成することができる。

図１は、実施形態に係る電子デバイスの製造方法に使用される半導体ウエハの一例を示す平面図、図１（ｂ）は、図１（ａ）の部分拡大平面図、図１（ｃ）は、図１（ｂ）の部分拡大平面図である。図２（ａ）〜（ｄ）は、第１実施形態に係る電子デバイスの製造方法の一例を示す断面図ある。図３（ａ）〜（ｄ）は、第１実施形態に係る電子デバイスの製造方法の一例を示す断面図ある。図４は、第１実施形態に係る電子デバイスの製造方法の変形例を示す断面図である。図５（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造方法の他の例を示す断面図である。図６（ａ）〜（ｃ）は、第１実施形態に係る電子デバイスの製造方法の第２の変形例を示す断面図である。図７（ａ）〜（ｃ）は、第２実施形態に係る電子デバイスの製造方法の一例を示す断面図ある。図８（ａ）〜（ｄ）は、第２実施形態に係る電子デバイスの製造方法の一例を示す断面図ある。図９（ａ）〜（ｃ）は、第２実施形態に係る電子デバイスの製造方法に他の例を示す断面図である。図１０（ａ）〜（ｄ）は、第３実施形態に係る電子デバイスの製造方法の一例を示す断面図ある。図１１（ａ）〜（ｄ）は、第３実施形態に係る電子デバイスの製造方法の一例を示す断面図ある。図１２（ａ）〜（ｄ）は、第３実施形態に係る電子デバイスの製造方法の変形例を示す断面図ある。図１３（ａ）〜（ｄ）は、第３実施形態に係る電子デバイスの製造方法の他の変形例を示す断面図ある。図１４は、第２、第３実施形態に係る電子デバイスの製造方法の別の変形例を示す断面図ある。

以下に、図面を参照して実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。

（第１の実施の形態）
図１（ａ）は、第１実施形態に係る電子デバイスの製造に使用される半導体ウエハの一例を示す平面図、図１（ｂ）は図１（ａ）の部分拡大平面図、図１（ｃ）は図１（ｂ）の部分拡大平面図である。また、図２、図３は、本実施形態に係る半導体装置の形成工程を例示する断面図である。

まず、図１（ａ）に例示するように、単結晶の半導体ウエハであるシリコンウェハ１の平面には、ダイシングライン２を介して複数のヴィア形成領域３が縦横に区画されている。ヴィア形成領域３の平面は、例えば１辺が約１ｃｍ前後の大きさの四角形に設定されている。

ビア形成領域３のそれぞれには、図１（ｂ）、（ｃ）に例示するように、縦横に複数のヴィアホール４が厚さ方向に貫通して形成され、ヴィアホール４の中には導電材から形成される導電性のヴィア（貫通プラグ）５が埋め込まれている。各ヴィア５は、直径が例えば約５０μｍであり、ピッチが例えば約５０μｍ〜２００μｍとなるように形成されている。ヴィアホール４の内面とヴィア５の間には、絶縁膜として例えば酸化シリコン膜６が形成されている。

ヴィアホール４、ヴィア５及び酸化シリコン膜６の形成方法は、特に限定されるものでない。例えば、複数のホールを有するマスクをシリコン基板１の第１面（図中上側）に形成した後にマスクのホールを通してシリコン基板１をエッチングしてヴィアホール４を形成する方法がある。シリコン基板１のエッチングは、例えば、Ｂｒ_２やＨＢｒなどのＢｒ含有ガスや塩素系ガスを使用する反応性イオンエッチング（ＲＩＥ）法により行われ、これにより形成されるヴィアホール４は形成当初にシリコン基板１を貫通させない深さとしてもよい。

酸化シリコン膜６は、例えば、シリコン基板１をヴィアホール４の内面から熱酸化することにより形成してもよいし、ＣＶＤで形成してもよい。また、ヴィアホール４のうち酸化シリコン膜６で囲まれた空間では、導電材、例えば銅やタングステンが埋め込まれることにより、導電性のヴィア６が形成される。導電材を埋込む方法として、スパッタとめっきを併用する方法やＣＶＤ法などを採用する。また、シリコン基板１の第１面に形成された不要な導電材等は、例えば化学機械研磨（ＣＭＰ）法により除去される。さらに、シリコン基板１の第２面はＣＭＰ法により研磨され、これによりヴィア６の端面を露出させ、併せてシリコン基板１を目標の厚さ、例えば４００μｍ〜６００μｍ程度の厚さになるように調整する。以上により、シリコン基板１のヴィア形成領域３のそれぞれにＴＳＶ構造が形成される。

複数のヴィア６が貫通されたシリコン基板１のうちヴィア形成領域３とその周辺は図２（ａ）に例示するような断面構造となり、シリコン基板１の第１面と第２面には酸化シリコン膜１１が形成されている。

次に、図２（ｂ）に例示するように、シリコン基板１の第１面上の酸化シリコン膜１１とヴィア５の第１端面をＣＭＰ法により研磨して平坦化した後に、第１面上に絶縁膜１２として酸化シリコン膜と窒化シリコン膜を順に形成する。酸化シリコン膜と窒化シリコン膜は、例えばＣＶＤ法により形成される。その後に、絶縁膜１２の上にフォトレジストを塗布し、これに露光、現像等を施し、レジストパターン１３を形成する。レジストパターン１３は、ヴィア形成領域３のそれぞれにおいて複数のヴィア５の集合領域の全体を露出させる開口部１３ａを有するとともに、ヴィア形成領域３の周縁部とその周囲のダイシングライン２を覆う平面形状を有している。

次に、図２（ｃ）に例示するように、レジストパターン１３の開口部１３ａから露出した絶縁膜１２をエッチングして開口部１２ａを形成する。この場合、窒化シリコン膜のエッチングは、レジストパターン１３の開口部１３ａを通して例えば熱リン酸により行われる。これにより窒化シリコン膜に形成された開口を通してさらに酸化シリコン膜を例えば緩衝フッ酸によりエッチングする。

次に、図２（ｄ）に例示するように、レジストパターン１３、絶縁膜１２をマスクにしてシリコン基板１をエッチングし、ヴィア形成領域３内に凹部１ｕを形成する。これにより、凹部１ｕ内では、ヴィア５の相互間のシリコンが除去されて空洞が形成され、酸化シリコン膜６に包まれた複数のヴィア３の第１端部が現れる。シリコン基板１のエッチングは、例えば塩素系ガスを使用するＲＩＥ法のようなドライエッチング、或いはＫＯＨ、水酸化テトラメチルアンモ二ウム（ＴＭＡＨ）等を使用するウエットエッチングによって行われる。そのエッチングは、ドライエッチングとウエットエッチングの組み合わせによって行われてもよい。

次に、シリコン基板１上の残存したレジストパターン１３を除去する。この場合、窒化シリコン膜１２を熱リン酸により除去してもよいし、残してもよい。さらに、図３（ａ）に例示するように、シリコン基板１の第１面側の凹部１ｕ内に埋込絶縁膜１４を形成し、これによりヴィア５及び酸化シリコン膜６を覆う。埋込絶縁膜１４として、例えばポリイミドや有機ＳＯＧのようなlow-ｋの有機絶縁膜、或いは酸化シリコン膜のような無機絶縁膜を形成する。また、絶縁膜１４の形成方法として、塗布方法、ＣＶＤ法などが採用される。

さらに、埋込絶縁膜１４を例えばＣＭＰ法により研磨してシリコン基板１の第１面上から除去し、併せてヴィア５の第１端面を露出させ、さらに埋込絶縁膜１４を平坦化する。シリコン基板１上に窒化シリコン膜１２が残されている場合には、窒化シリコン膜１２も研磨により除去する。この研磨の際に、ヴィア５の根本、即ち第２端部はシリコン基板１により支持されるので、ヴィア５の第１端部が研磨時に受ける応力に対する剛性が高くなる。これによりヴィア５同士の間の埋込絶縁膜１４の第１面側が研磨により損傷しにくくなる。なお、ホール４内面の絶縁膜６として、例えば、シリコン基板１の熱酸化により酸化シリコン膜を形成すると、ＣＶＤ法により形成される酸化シリコン膜よりも質量密度及び硬度が高くなる。

次に、ダイシングソー（不図示）を使用し、シリコン基板１をダイシングライン２に沿って切断し、図３（ｂ）に例示するようにヴィア形成領域３をチップ状に分割し、貫通ヴィアチップ１５を形成する。

この後に、図３（ｃ）に例示するように、貫通ヴィアチップ１５の第１面を除いた側面及び第２面を絶縁性封止樹脂膜１６、例えばエポキシ樹脂に埋め込む。絶縁性封止樹脂膜１６は、後述するように貫通ヴィアチップ１５とともに半導体チップを封止する。なお、絶縁性封止樹脂膜１６は、例えば射出成形装置を用いて成形される。

さらに、図３（ｄ）に示すように、絶縁性封止樹脂膜１６を裏面、即ち第２面側からＣＭＰ法等により研削する。さらに、露出したシリコン基板１の第２面上の酸化シリコン膜１１を研削し、続いて、シリコン基板１、ヴィア５等を下面から研削して絶縁性封止樹脂膜１６の第２面を露出させる。これにより、シリコン基板１は環状に残り、さらにその外周が絶縁性封止樹脂膜１６に覆われた構造を有する電子デバイス１０が形成される。

上記実施形態では、シリコン基板１を貫通する複数のヴィア５を形成した後、シリコン基板１のヴィア形成領域３の周縁部を残してその内部に凹部１ｕを形成し、これにより複数のヴィア５の第１端部面とその周囲の酸化シリコン膜６を露出している。さらに、凹部１ｕ内に埋込絶縁膜１４を形成した後にヴィア５の第１端面を露出させ、ついでシリコン基板１をヴィア形成領域３毎に分割して貫通ヴィアチップ１５を形成している。また、貫通ヴィアチップ１５の第２面と側面を絶縁性封止樹脂膜１６で覆った後に、絶縁性封止樹脂膜１６を第２面側から研磨し、さらに貫通ヴィアチップ１５のシリコン基板１を研削、除去して電子デバイス１０を形成している。電子デバイス１０では、複数のヴィア５の相互間を埋める埋込絶縁膜１４の外周面をシリコン基板１により環状に囲んだ構造を有し、さらに埋込絶縁膜１４を貫通する複数のヴィア５の第１端面と第２端面が埋込絶縁膜１４から露出される。

これにより、シリコン基板１と同様な密度でヴィア５を絶縁膜内に形成でき、ヴィア５を通る信号の高速伝送特性を良好にすることができる。また、図３（ａ）に示したように、シリコン基板１より脆い樹脂材料などで形成された埋込絶縁膜１４を外側から研削する際に、ヴィア５の根本、即ち第２端部がシリコン基板１に強固に固定されているので、研削時の衝撃に強くなり、埋込絶縁膜１４に損傷が生じにくくなる。また、絶縁性封止樹脂膜１６、シリコン基板１及びヴィア５を研磨して埋込絶縁膜１４の第２面を露出させる場合に、埋込絶縁膜１４が露出する寸前までヴィア５がシリコン基板１により支持されている。従って、埋込絶縁膜１４は、研磨時に損傷を受けにくくなる。絶縁性封止樹脂膜１６とシリコン基板１を研削する際に、図４に例示するように、シリコン基板１を例えば数μｍ程度に薄く残しても、高速伝送特性を殆ど劣化させることはない。なお、研削後の埋込絶縁膜１４の周囲に残される環状のシリコン基板１は、不純物を含有させることにより電気シールドとして使用してもよい。

ところで、貫通ヴィアチップ１５を絶縁性封止樹脂膜１６に埋め込む場合には、図５（ａ）に例示するように、絶縁性封止樹脂膜１６中に半導体チップ１７ａ、１７ｂを上面が露出するように埋め込んで疑似ウエハ化してもよい。そして、図５（ｂ）に例示するように、絶縁性封止樹脂膜１６とシリコン基板１を下面（第２面）側から例えばグラインド法やＣＭＰ法により研削して埋込絶縁膜１４の第２面を露出させ、電子デバイス１０とてもよい。なお、半導体チップ１７ａ、１７ｂの中には半導体回路が形成され、それらの上面には半導体回路に接続される電極パッド１８ａ、１８ｂが形成されている。

この構造では、半導体チップ１７ａ、１７ｂの上面の電極パッド１８ａ、１８ｂとヴィア５の上端面を金ワイヤ（不図示）によりボンディングして電気的に接続してもよいし、感光性絶縁膜を用い、再配線層を形成してもよい。これにより、半導体チップ１７ａ、１７ｂ内の半導体回路の電気接続をヴィア５を介して下側に引き出すことができる。

ところで、半導体チップ１７ａ、１７ｂを貫通ヴィアチップ１５に搭載して半導体装置を形成してもよい。この場合、半導体チップ１７ａ、１７ｂの電極パッド１８ａ、１８ｂは、はんだバンプ（不図示）等を介して貫通ビアチップ１５のヴィア５の第１端面に接続される。

ところで、電子デバイス１０の形成工程では、図６（ａ）に例示するように、貫通ヴィアチップ１５の第１面と側面を絶縁性封止樹脂膜１６により覆ってもよい。この場合には、図６（ｂ）に例示するように、第１面側で絶縁性封止樹脂膜１６を研削し、貫通ヴィアチップ１５の周縁部のシリコン基板１とヴィア５の第１端面を露出させる。その後、図６（ｃ）に例示するように、酸化シリコン膜１１、シリコン基板１及びヴィア５の第２面側を研削し、図３（ｄ）と同じ構造を形成する。このような方法でも、上記と同様に、絶縁膜１４内に形成される複数のヴィア５の密度を高くすることができ、貫通ヴィアチップ１５の周囲を環状のシリコン基板１、絶縁性封止樹脂膜１６で囲んでもよい。

（第２の実施の形態）
図７は、本発明の第２実施形態に係る電子デバイスの形成方法を示す断面図である。なお、図７では、シリコン基板１の第２面を上向きに記載している。
まず、上記の図２に示したと同様に、複数のヴィア５が貫通されたシリコン基板１の第１面側に凹部１ｕを形成した後に、凹部１ｕ内に埋込絶縁膜１４を埋め込み、さらに埋込絶縁膜１４を研削してシリコン基板１の第１面側を露出させる。なお、本実施形態では、第１実施形態で説明した埋込絶縁膜１４を第１の埋込絶縁膜とする。

次に、図７（ａ）に例示するように、シリコン基板１の第２面上の酸化シリコン膜１１を例えばフッ酸等により除去する。その後に、シリコン基板１の第２面の上に絶縁膜２２を形成する。絶縁膜２２として、例えば、酸化シリコン膜と窒化シリコン膜をＣＶＤ法により順に形成する。さらに、絶縁膜２２の上にフォトレジストを塗布し、これに露光、現像等を施すことによりレジストパターン２３を形成する。レジストパターン２３では、シリコン基板１内の凹部１ｕと反対側の位置に開口部２３ａが形成されている。

次に、図７（ｂ）に例示するように、レジストパターン２３の開口部２３ａを通して絶縁膜２２をエッチングして開口部２２ａを形成する。絶縁膜２２のうち窒化シリコン膜を例えばＲＩＥ法によりエッチングし、酸化シリコン膜を例えば緩衝フッ酸によりエッチングする。その後、図７（ｃ）に例示するように、パターニングされた絶縁膜２２とレジストパターン２３をマスクにし、開口部２２ａ、２３ａを通してシリコン基板１を第２面側からエッチングして凹部１ｕの底部のシリコンを除去して開口部となる凹部１ａを形成する。シリコン基板１のエッチング方法としては、第１実施形態に示したドライエッチング法、ウエットエッチング法が採用される。これにより、シリコン基板１の第２面側から第１の埋込絶縁膜１４を露出させる。その後に、レジストパターン２３と絶縁膜２２を順に除去する。

次に、シリコン基板１の第２面側の凹部１ａ内の空洞に第２の埋込絶縁膜２４を埋め込む。第２の埋込絶縁膜２４は、第１実施形態に示した埋込絶縁膜１４と同様な材料、方法により形成される。その後に、図８（ａ）に例示するように、第２の埋込絶縁膜２４をＣＭＰなどで研削し、シリコン基板１の第２面を露出させるとともに、ヴィア５の第２端面を露出させ、さらにそれらの面を平坦化する。

次に、ダイシングソー（不図示）を使用し、シリコン基板１をダイシングライン２に沿って切断し、図８（ｂ）に例示するようにヴィア形成領域３をチップ状に分割し、貫通ヴィアチップ２５を形成する。なお、図８（ｂ）〜（ｄ）は、シリコン基板１の第１面が上向きに記載されている。

この後に、図８（ｃ）に例示するように、貫通ヴィアチップ２５の第１面を除いた側面及び第２面を絶縁性封止樹脂膜１６内に埋め込む。なお、絶縁性封止樹脂膜１６は、例えばエポキシ樹脂等から形成される。

さらに、図８（ｄ）に示すように、絶縁性封止樹脂膜１６を第２面側からＣＭＰ法等により研削し、第２の埋込絶縁膜２４を露出させる。これにより、複数のヴィア５が貫通した第１、第２の埋込絶縁膜１４、２４を側面からシリコン基板１と絶縁性封止樹脂膜１６により囲繞した構造を有する電子デバイスが完成する。なお、絶縁性封止樹脂膜１６には、図５に示した半導体チップ１７ａ、１７ｂが埋め込まれてもよい。

本実施形態では、シリコン基板１を貫通する複数のヴィア５を形成した後、シリコン基板１のヴィア形成領域３の第１面側に凹部１ｕを形成し、これにより複数のヴィア５のうち第１端部の周囲を纏めて露出している。さらに、凹部１ｕ内に第１の埋込絶縁膜１４を埋め込み、さらにヴィア５の第１端面を露出させた後に、シリコン基板１のうち凹部１ｕと反対側に残された部分を除去し、シリコン基板１のヴィア形成領域３に開口部となる凹部１ａを形成している。その後、シリコン基板１の第２面側から凹部１ａ内の空間に第２の埋込絶縁膜２４を埋め込み、さらにシリコン基板１をヴィア形成領域３毎に分割して貫通ヴィアチップ２５を形成している。また、貫通ヴィアチップ２５の第２面と側周を絶縁性封止樹脂膜１６に埋め込んだ後に、絶縁性封止樹脂膜１６を第２面側から研磨して電子デバイス２０を形成している。電子デバイス２０は、その側面を絶縁性封止樹脂１６により囲まれた構造を有し、さらに第１、第２の絶縁膜１４、２４をヴィア５が貫通する構造を有している。

これにより、第１、第２の埋込絶縁膜１４、２４内で複数のヴィア５が貫通する貫通ヴィアチップ２５では、第１実施形態と同様に、シリコン基板１に形成可能な密度で複数のヴィア５を形成することができる。このような高密度のヴィア５は、シリコンより低誘電率の埋込絶縁膜１４、２４内に形成されているので、ヴィア５を通る信号の高速伝送特性を良好にすることができる。また、環状のリコン基板１によってヴィア５を囲む電気シールドとして使用することができる。

しかも、ヴィア５の第１端部の周囲の凹部１ｕに埋め込まれる第１の埋込絶縁膜１４の露出面を研磨する際に、シリコン基板１でヴィア５の根本を支持している。このため、研削により損傷を受けやすい樹脂材等から第１埋込絶縁膜１４を形成する場合には、第１の埋込絶縁膜１４がヴィア５により補強された状態となるので、第１の埋込絶縁膜１４が研削時に損傷を生じにくくなる。

ところで、第１実施形態の図３（ｃ）に示したと同様にヴィア５が貫通したシリコン基板１の第１面に凹部１ｕを形成し、第１埋込絶縁膜１４で埋め込んだ後に、シリコン基板１をヴィア形成領域３毎に分割し、その分割後に図９に示す方法で第２の埋込絶縁膜２４を埋め込んでもよい。

即ち、図３（ｃ）と同様な構造を形成した後、シリコン基板１の第２面側の絶縁性封止樹脂膜１６及び酸化シリコン膜１１を研削、エッチング等により除去して図９（ａ）に示すようにシリコン基板１を露出させる。その後に、絶縁性封止樹脂膜１６及びシリコン基板１の第２面側にフォトレジストなどのマスク１９を形成する。マスクは、凹部1uと反対側に開口部が形成されている。さらに、図９（ｂ）に例示するように、凹部１ｕと反対側の領域のシリコン基板１をエッチングにより除去して開口部となる凹部１ａを形成する。その後に、第１面側の凹部１ｕ内の第１の埋込絶縁膜１４と反対側の凹部１ａの空洞内に第２の埋込絶縁膜２４を埋め込み、さらに図９（ｃ）に例示するように、第２の埋込絶縁膜２４を研削してヴィア５の第２端を露出させ、電子デバイス２０とする。

このような方法によっても、上記と同様に、基板状の埋込絶縁膜１４、１５を貫通するヴィア５の密度を高くすることなどが可能になる。なお、図６（ａ）、（ｂ）に示すように、絶縁性封止樹脂１６で貫通ヴィアチップ１５の第１面を覆った後に、第１面側の絶縁性樹脂膜１６を研削し、さらに第２面側の酸化シリコン膜１１、シリコン基板１を研削、エッチングして図９（ｂ）に示す構造を形成してもよい。

本実施形態では、第１実施形態と同様に、半導体チップ１７ａ、１７ｂを貫通ヴィア基板２５の周囲の絶縁性封止樹脂膜１６内に埋め込んで半導体装置を形成してもよい。また、半導体チップ１７ａ、１７ｂを貫通ヴィア基板２５に搭載して半導体装置としてもよい。

（第３の実施の形態）
図１０、図１１は、本発明の第３実施形態に掛かる電子デバイスの形成方法を示す断面図である。なお、図１０（ａ）、（ｂ）、図１１（ｃ）、（ｄ）は、シリコン基板１の第１面を上側に向けた状態を示し、図１０（ｃ）、（ｄ）、図１１（ａ）、（ｂ）は、第２面を上側に向けた状態を示している。

まず、第１実施形態に記載の方法に従って図２（ｄ）に示す構造を形成する。即ち、複数のヴィア５が貫通したシリコン基板１のヴィア形成領域３内に凹部１ｕを形成する。その後に、図１０（ａ）に例示するように、シリコン基板１の第１面と凹部１ｕの内面とヴィア５の上面と絶縁膜６の上に、被覆用無機絶縁膜３１として例えば窒化シリコン膜を例えば約数十ｎｍ〜数μｍの厚さに形成する。

次に、図１０（ｂ）に示す構造を形成する。即ち、被覆用無機絶縁膜３１の上に第１の埋込絶縁膜１４を形成し、これにより凹部１ｕ内に第１の埋込絶縁膜１４を充填し、ヴィア５を覆う。その後、第１の埋込絶縁膜１４と被覆用無機絶縁膜３１をＣＭＰ法などにより研磨し、シリコン基板１の第１面上とヴィア５の第１端面を露出させる。

次に、図１０（ｃ）に例示するように、シリコン基板１の第２面上の酸化シリコ膜１１をフッ酸等により除去した後に、第２面の上に絶縁膜３２を形成する。絶縁膜３２として、例えば、酸化シリコン膜と窒化シリコン膜をＣＶＤ法により順に形成する。さらに、絶縁膜３２の上にフォトレジストを塗布し、これに露光、現像等を施すことによりレジストパターン３３を形成する。レジストパターン３３は、シリコン基板１の第２面側で凹部１ｕと反対の位置に開口部３３ａを有している。

次に、図１０（ｄ）に例示する構造を形成するまでの工程を説明する。まず、レジストパターン３３の開口部３３ａを通して絶縁膜３２をエッチングして開口部３２ａを形成する。開口部３２ａの形成方法は、例えば、第２実施形態の図７（ｂ）に示した絶縁膜２２での開口部２２ａの形成と同様な方法が採用される。

その後、パターニングされた絶縁膜３２とレジストパターン３３をマスクにし、開口部３２ａ、３３ａを通してシリコン基板１をエッチングして凹部１ｕの底部を除去して開口部となる凹部１ａを形成し、被覆用無機絶縁膜３１の第２面を露出する。シリコン基板１のエッチング方法としては、第１実施形態に示したドライエッチング法、ウエットエッチング法が採用される。この場合、シリコン基板１の第２面側から露出する被覆用無機絶縁膜３１をエッチングストップ層として機能させてもよい。その後に、レジストパターン３３と絶縁膜３２を順に除去する。

次に、図１１（ａ）に例示するように、シリコン基板１の第２面の上と第２面側の凹部１ａ内に第２の埋込絶縁膜３４を形成し、第２の埋込絶縁膜３４によりヴィア５を埋め込む。第２の埋込絶縁膜３４は、第１実施形態に示した埋込絶縁膜１４と同様な材料、方法により形成される。その後に、図１に示したダイシングライン２に沿ってシリコン基板１を切断し、図１１（ｂ）に例示するようにヴィア形成領域３をチップ状に分割し、貫通ヴィアチップ３５を形成する。

この後に、図１１（ｃ）に例示するように、貫通ヴィアチップ３５の第１の埋込絶縁膜１４とヴィア５の第１端面を露出させ、シリコン基板１の側面と第２の埋込絶縁膜３の露出面を絶縁性封止樹脂膜１６内に埋め込む。

次に、図１１（ｄ）に示すように、絶縁性封止樹脂膜１６を第２面側から例えばＣＭＰ法等により研削し、第２の埋込絶縁膜３４を露出させる。さらに、第２の埋込絶縁膜３４をＣＭＰ法等により研削し、ヴィア５の第２端面を露出させ、さらに第１、第２の埋込絶縁膜１４、３４、シリコン基板１等を所望の厚さにする。これにより、複数のヴィア５が貫通した第１、第２の埋込絶縁膜１４、３４を側面から環状のシリコン基板１で囲んだ構造を有する電子デバイス３０が形成される。

ところで、電子デバイス３０の形成方法として、図１２、図１３に例示する方法を採用してもよい。まず、図１０（ｄ）に示した構造を形成した後に、図１２（ａ）に例示するように、ヴィア形成領域３をチップ状に分割し、貫通ヴィアチップ３５を形成する。

この後に、図１２（ｂ）に例示するように、貫通ヴィアチップ３５の第１面を除いた側面及び第２面を絶縁性封止樹脂膜１６内に埋め込む。次に、図１２（ｃ）に示すように、絶縁性封止樹脂膜１６をその下面からＣＭＰ法等により研削し、続いて酸化シリコン膜１１を研削し、ヴィア５の第２端面を研磨する。

次に、チップ状のシリコン基板１第２面の周縁部をレジストなどのマスク（不図示）で覆い、マスクの１つの開口部から複数のヴィア５を露出させる。さらに、そのマスクの開口部から露出した酸化シリコン膜１１とシリコン基板１をエッチングにより除去して第１面側の凹部１ｕ８と反対側に開口部となる凹部１ａを形成する。シリコン基板１は、第１実施形態に示したエッチング法、例えばウエットエッチング法によりエッチングする。これにより、図１２（ｄ）に示すように、凹部１ａを通して被覆用無機絶縁膜３１とヴィア５の第２端部を露出させる。これにより、シリコン基板１は複数のヴィア５の集合の周囲で環状に残される。

次に、図１３（ａ）に示すように、シリコン基板１、被覆用無機絶縁膜３１及び絶縁性封止絶縁膜１６の第２面の上に第２の埋込絶縁膜３４を形成し、第２面側の凹部1ａを埋め込む。第２の埋込絶縁膜３４は、第１実施形態に示した埋込絶縁膜１４と同様な材料、同様な方法により形成される。

次に、図１３（ｂ）に示すように、シリコン基板１の第２面側から第２の埋込絶縁膜３４をＣＭＰ法などにより研削して封止絶縁膜１６とシリコン基板１を露出させ、電子デバイス３０を形成する。

本実施形態では、シリコン基板１を貫通する複数のヴィア５を形成した後、シリコン基板１のヴィア形成領域３でその周縁部を残して凹部１ｕを形成し、１つの凹部１ｕから複数のヴィア５の第１端及びその周囲を露出している。さらに、第１の埋込絶縁膜１４を凹部１ｕ内に埋め込む前に、凹部１ｕ内面とヴィア５の回りに被覆絶縁膜３１を形成している。さらに、被覆絶縁膜３１と第１の埋込絶縁膜１４を研削することにより、ヴィア５の第１端面を露出させた後に、シリコン基板１の第１面側の凹部１ｕの底に残されたシリコンを除去し、シリコン基板１の第２面側に凹部１ａを形成している。凹部１ｕの底のシリコン基板１を除去する工程では、被覆絶縁膜３１をエッチストップ層として機能させてもよく、これにより第１の埋込絶縁膜１４の損傷を防止することができる。

これにより、互いに重なる第１、第２の埋込絶縁膜１４、３４内で複数のヴィア５が貫通する構造では、シリコン基板１で形成可能な密度に等しい複数のヴィア５を形成することができる。従って、ヴィア５を通る信号の高速伝送特性を良好にすることができる。また、ヴィア５が貫通する第１、第２の埋込絶縁膜１４、３４と被覆絶縁膜３１は、積層構造となるので、それらの絶縁材料を異ならせて誘電率の調整を行うことができる。

しかも、ヴィア５の第１端部の周囲に埋め込まれる第１の埋込絶縁膜１４の露出面を研磨する際に、シリコン基板１でヴィア５の根本を支持したので、第１の埋込絶縁膜１４の研磨時に受ける応力に対する剛性が高くなり、損傷しにくくなる。

本実施形態では、第１実施形態と同様に、半導体チップ１７ａ、１７ｂを絶縁性封止樹脂膜１６内に埋め込んだ構造の電子デバイス３０を形成してもよい。また、第１実施形態と同様に、半導体チップ１７ａ、１７ｂを貫通ヴィアチップ３５上に搭載して電子デバイス３０である半導体装置を形成してもよい。

ところで、第２、第３本実施形態では、図１４に例示するように、シリコン基板１の凹部１ｕに埋め込まれた第１の埋込絶縁膜１４の背面側のシリコン基板１を後退させる際に、シリコン基板１を薄く残し、第２面側に凹部１ｖを形成してもよい。この場合には、第２の埋込絶縁膜２４、３４を凹部１ｖに埋め込む。

ところで、上記の第１〜第３の実施形態において、ヴィア５の外周面を覆う酸化シリコン膜６は、露出された状態で除去されてもよい。また、シリコン基板１にはｎ型又はｐ型の不純物が含有されてもよいし、されなくてもよい。また、埋込絶縁膜１４、２４、３４はそれぞれ材料の異なる絶縁膜の積層構造であってもよい。

ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。

次に、本発明の実施形態について付記する。
（付記１）複数のヴィアが厚さ方向に貫通して形成された半導体基板をエッチングすることにより、前記複数のヴィア相互間を空洞化する第１面側の第１凹部と第２面側の第２凹部の少なくとも一方を形成する工程と、前記半導体基板に形成された方の前記第１凹部と前記第２凹部に、埋込絶縁膜を埋め込む工程と、前記埋込絶縁膜の露出面を研削して前記複数のヴィアの端面を露出する工程と、を有することを特徴とする電子デバイスの製造方法。
（付記２）前記半導体基板の前記第１凹部内に前記埋込絶縁膜を埋め込んだ後に、前記埋込絶縁膜を研削することにより前記複数のヴィアの前記端面を露出する工程と、前記半導体基板を前記第２面側から後退させることにより前記埋込絶縁膜の底面を露出させる工程と、ことを特徴とする付記１に記載の電子デバイスの製造方法。
（付記３）前記半導体基板の前記第２面側の後退は前記複数のヴィアとともに行われ、前記第２面が平坦化されることを特徴とする付記２に記載の電子デバイスの製造方法。
（付記４）前記埋込絶縁膜から前記複数のヴィアの前記端面を露出させた後、前記埋込絶縁膜の前記底面を露出させる前に、前記埋込絶縁膜を囲む形状に前記半導体基板（１）をチップ化する工程を有することを特徴とする付記３に記載の電子デバイスの製造方法。
（付記５）チップ化された前記半導体基板における前記第２面と前記埋込絶縁膜の露出面のいずれか一方と側面を封止絶縁膜に埋め込む工程と、前記半導体基板の前記第２面側を研削する前に、前記封止絶縁膜を研削することにより、前記半導体基板の側面を除いて前記埋込絶縁膜と前記半導体基板の双方を露出する工程と、を有することを特徴とする付記４に記載の電子デバイスの製造方法。
（付記６）前記第１凹部と反対側の領域の前記半導体基板を後退させることにより、前記第２凹を形成する工程を有することを特徴とする付記２又は付記５に記載の電子デバイスの製造方法。
（付記７）前記半導体基板に形成された前記第２凹部内に前記埋込絶縁膜を形成した後に、前記埋込絶縁膜を囲む含む形状に前記半導体基板をチップ化する工程を有することを特徴とする付記６に記載の電子デバイスの製造方法。
（付記８）チップ化された半導体基板の周囲と前記第２面側の前記埋込絶縁膜を封止絶縁膜に埋め込む工程と、前記封止絶縁膜と前記第２面側の前記埋込絶縁膜を連続して研削し、前記ヴィアの前記端面を露出させるとともに、前記埋込絶縁膜を前記半導体基板の周囲に残す工程と、を有することを特徴とする付記７に記載の電子デバイス装置の製造方法。
（付記９）前記埋込絶縁は有機材、無機材の少なくとも一方から形成されることを特徴とする付記１乃至付記８のいずれか１つに記載の電子デバイスの製造方法。
（付記１０）有機材により前記埋込絶縁膜を前記第１凹部内に形成する前に、前記第１凹部の内面に無機絶縁膜を形成する工程を有することを特徴とする付記１乃至付記８のいずれか１つに記載の電子デバイスの製造方法。
（付記１１）前記封止絶縁膜には、半導体回路チップが埋め込まれていることを特徴とする付記５又は付記８に記載の電子デバイス

１シリコン基板
２ダイシングライン
３ヴィア形成領域
４ヴィアホール
５ヴィア
６絶縁膜
９半導体装置
１０、２０、３０ＴＳＶ基板
１１酸化シリコン膜
１２絶縁膜
１３レジストパターン
１４、２４、３４埋込絶縁膜
１５、２５、３５貫通ヴィアチップ
１６絶縁性封止樹脂膜
１７ａ、１７ｂ半導体チップ
１８ａ、１８ｂ電極
２２、３２絶縁膜
２３、３３レジストパターン
３１被覆絶縁膜

Claims

複数のヴィアが厚さ方向に貫通して形成された半導体基板をエッチングすることにより、前記複数のヴィア相互間を空洞化する第１面側の第１凹部と第２面側の第２凹部の少なくとも一方を形成する工程と、
前記半導体基板に形成された方の前記第１凹部と前記第２凹部に、埋込絶縁膜を埋め込む工程と、
前記埋込絶縁膜の露出面を研削して前記複数のヴィアの端面を露出する工程と、
を有することを特徴とする電子デバイスの製造方法。
前記半導体基板の前記第１凹部内に前記埋込絶縁膜を埋め込んだ後に、前記埋込絶縁膜を研削することにより前記複数のヴィアの前記端面を露出する工程と、
前記半導体基板を前記第２面側で後退させることにより前記埋込絶縁膜の底面を露出させる工程と、
ことを特徴とする請求項１に記載の電子デバイスの製造方法。
前記半導体基板の前記第２面側の後退は前記複数のヴィアとともに行われ、前記第２面が平坦化されることを特徴とする請求項２に記載の電子デバイスの製造方法。
前記半導体基板の前記第２面側の後退により、前記複数のヴィアの一部を露出させる前記第２凹部が形成されることを特徴とする請求項２に記載の電子デバイスの製造方法。
有機材により前記埋込絶縁膜を前記第１凹部内に形成する前に、前記第１凹部の内面に無機絶縁膜を形成する工程を有することを特徴とする請求項１乃至請求項４のいずれか１項に記載の電子デバイスの製造方法。