JP2015095482A5 - - Google Patents

Claims (17)

1. ピラー型マイクロバンプを半導体部品上に形成する方法であって、
   半導体部品を提供する工程であって、半導体部品は上部メタライゼーション層を有し、メタライゼーション層はコンタクト領域を含む工程と、
   メタライゼーション層の上にパッシベーション層を堆積する工程と、
   パッシベーション層の中に複数の開口部を形成し、それにより開口部の底にコンタクト領域を露出させる工程と、
   コンタクト領域の上にマイクロバンプを形成する工程であって、マイクロバンプは複数の開口部を介してコンタクト領域に電気的に接続する工程と、を含む方法。
2. 開口部の数と大きさ、および開口部の間の距離は、開口部によって規定される形状がマイクロバンプの上面に実質的に転写されないように選択される請求項１に記載の方法。
3. パッシベーション層の上と開口部の中に、金属コンタクト層が等方的に堆積され、
   金属コンタクト層がパターニングされて、コンタクト領域を覆い、コンタクト領域と電気的に接続する金属コンタクトパッドが形成され、
   金属コンタクトパッドの上にマイクロバンプが形成される請求項１または２に記載の方法。
4. マイクロバンプの形成前に、金属コンタクトパッドの全体の上に第２のパッシベーション層が堆積され、
   コンタクトパッドの端部を覆う一方、少なくとも開口部の一部を露出させるように、第２のパッシベーション層がパターニングされる請求項３に記載の方法。
5. 開口部は傾斜したサイドウォールを有する請求項１に記載の方法。
6. パッシベーション層の平面に対するサイドウォールの角度は、５０°から８５°である請求項５に記載の方法。
7. 開口部は、規則的なパターンに配置される請求項１に記載の方法。
8. ２つの隣り合う開口部の間の距離と同様に、開口部の最大直径は、０．５μｍから４μｍである請求項１に記載の方法。
9. 上部メタライゼーション層は、バックエンドオブライン（ＢＥＯＬ）メタライゼーション層の積層の、最後の層である請求項１に記載の方法。
10. パッシベーション層の中の開口部の体積と、マイクロバンプの体積との間の比は、０．１％から５％である請求項１に記載の方法。
11. 第１と第２の部品を含み、ピラー型マイクロバンプが２つの部品の間の電気的接続を形成する半導体パッケージであって、
    マイクロバンプの少なくとも１つは、パッシベーション層の中の複数のコンタクト開口部を介して部品の１つに接触する半導体パッケージ。
12. 開口部は傾斜したサイドウォールを有する請求項１１に記載の半導体パッケージ。
13. パッシベーション層の平面に対するサイドウォールの角度は、５０°から８５°である請求項１２に記載の半導体パッケージ。
14. 開口部は、規則的なパターンに配置される請求項１１に記載の方法。
15. ２つの隣り合う開口部の間の距離と同様に、開口部の最大直径は、０．５μｍから４μｍである請求項１１に記載の半導体パッケージ。
16. コンタクトパッドは、コンタクトパッドの上に堆積されたマイクロバンプと共に、複数の開口部を覆う請求項１１に記載の半導体パッケージ。
17. 部品の１つは、集積回路チップである請求項１１に記載の半導体パッケージ。