JP2015076989A - 保護回路、遅延回路、インバータ装置 - Google Patents

Abstract

【課題】上下アームスイッチング素子の短絡を防止できるとともに、制御回路から出力されたオンオフ指令の信号のデッドタイムへの影響がない保護回路の提供。
【解決手段】同時オン保護回路６１６Ｕは、インバータ回路のＩＧＢＴ３２８Ｕ、３３０Ｕをそれぞれ駆動するゲート駆動回路６１０Ｕ、６１１Ｕに接続されており、ＩＧＢＴ３２８ＵおよびＩＧＢＴ３３０Ｕを短絡から保護する。同時オン保護回路６１６Ｕは、ＩＧＢＴ３２８Ｕに対する上アーム制御信号がオン指令である場合は、ＩＧＢＴ３２８Ｕを強制的にオフするための信号をゲート駆動回路６１０Ｕに出力し、ＩＧＢＴ３３０Ｕに対する下アーム制御信号がオン指令である場合は、ＩＧＢＴ３３０Ｕを強制的にオフするための信号をゲート駆動回路６１１Ｕに出力する。
【選択図】図３

Description

本発明は、インバータ回路の上下アームを短絡から保護する保護回路と、この保護回路において用いられる遅延回路と、この保護回路を用いたインバータ装置とに関する。

半導体スイッチング素子を用いたインバータ装置においては、オン信号とオフ信号とを交互に繰り返すパルス列信号であるＰＷＭ信号がＰＷＭ回路から上下アーム用の各ゲート駆動回路に出力され、それらの上下アーム用ゲート駆動回路によって上下アーム両スイッチング素子がオンオフされる。

通常、ＰＷＭ回路は、ＰＷＭ回路からゲート駆動回路の遅延時間ばらつきによって同時オンが発生するのを防止するため、上下アーム両スイッチング素子のオンのタイミングをずらすようなデッドタイムを設けているが、ノイズ等の悪影響によって同時オン信号が出力されてしまうことがある。同時オン信号が発生すると、電源とグランドが短絡することになり、そのときの大電流によってスイッチング素子が破損するという問題が生じる。

そのため、そのような同時オン信号が発生した場合に備えて、ＰＷＭ回路とゲート駆動回路との間の信号経路上に同時オン保護回路を設ける構成が提案されている（特許文献１参照）。

特開２００２−７５６２２号公報

しかしながら、特許文献１に記載の構成では、ＰＷＭ回路とゲート駆動回路との間に同時オン保護回路が設けられているため、ＰＷＭ回路から出力されたＰＷＭ信号は同時オン保護回路を経由して上下アーム用の各ゲート駆動回路に入力される。そのため、ゲート駆動回路から出力される信号のオンオフタイミングは、同時オン信号の発生の有無にかかわらず、絶えず同時オン保護回路の影響を受けることになる。その結果、ＰＷＭ回路で生成したデッドタイムはＰＷＭ信号が同時オン保護回路を経由する際に、同時オン保護回路内における素子の入出力の遅延時間の影響によって、上下アーム間に遅延時間ばらつき差が生じ、スイッチング素子入力時における上下アーム間のデッドタイムが変化するという問題がある。

そのため、ＰＷＭ回路の出力信号において、あらかじめデッドタイムを広げておく必要があるが、デッドタイムが増加すると、インバータの出力電流波形が歪んでモータの回転むらが大きくなるという問題が生じたり、ＰＷＭ回路のオン期間の最大値が制限されて最大出力電流振幅を大きく出来ないという問題が生じたりする。

本発明による保護回路は、上アーム用インバータ素子および下アーム用インバータ素子を有するインバータ回路を駆動するゲート駆動回路に接続され、前記上アーム用インバータ素子および前記下アーム用インバータ素子を短絡から保護する。前記ゲート駆動回路は、前記上アーム用インバータ素子に対するオン指令またはオフ指令として入力される上アーム制御信号に基づいて、前記上アーム用インバータ素子のオンオフを制御する上アーム用ゲート駆動回路と、前記下アーム用インバータ素子に対するオン指令またはオフ指令として入力される下アーム制御信号に基づいて、前記下アーム用インバータ素子のオンオフを制御する下アーム用ゲート駆動回路とを有する。前記保護回路は、前記下アーム制御信号がオン指令である場合は、前記上アーム用インバータ素子を強制的にオフするための第１の信号を前記上アーム用ゲート駆動回路に出力し、前記上アーム制御信号がオン指令である場合は、前記下アーム用インバータ素子を強制的にオフするための第２の信号を前記下アーム用ゲート駆動回路に出力する。
本発明による遅延回路は、所定のＬレベル電圧およびＨレベル電圧が交互に切り替えられる入力信号に対して、前記Ｌレベル電圧から前記Ｈレベル電圧への切り替え時、または前記Ｈレベル電圧から前記Ｌレベル電圧への切り替え時のいずれか一方については、前記入力信号を遅延させて出力し、他方については前記入力信号を遅延させずに出力する。この遅延回路は、所定の遅延時間に応じた時定数を有するフィルタ回路と、前記フィルタ回路を介して入力された前記入力信号を所定の基準電圧と比較するコンパレータと、前記コンパレータの出力と前記入力信号とに基づいて、出力信号を生成する信号生成回路とを備える。
本発明によるインバータ装置は、上記の保護回路と、上アーム用インバータ素子および下アーム用インバータ素子を有するインバータ回路と、前記インバータ回路を駆動するゲート駆動回路とを備える。

本発明によれば、上下アームスイッチング素子の短絡を防止できるとともに、制御回路から出力されたオンオフ指令の信号のデッドタイムへの影響がない。

本発明の実施形態に係るインバータ装置を搭載したハイブリッド自動車の制御ブロックを示す図である。 インバータ装置の構成を示す図である。 本実施の実施形態に係るインバータ装置におけるドライバ回路の構成を示す図である。 本発明の第１の実施形態に係る同時オン保護回路の回路構成を示す図である。 図４に示した同時オン保護回路の動作を説明するタイミングチャートである。 比較例における同時オン保護回路の構成を示すブロック図である。 本発明の第２の実施形態に係る同時オン保護回路の回路構成を示す図である。 図７に示した同時オン保護回路の動作を説明するタイミングチャートである。 立上り遅延回路の一構成例を示す図である。 立上り遅延回路の他の一構成例を示す図である。

（インバータ装置の説明）
以下、図を参照して本発明を実施するための形態について説明する。本発明の実施形態に係るインバータ装置は、ハイブリッド用の自動車や純粋な電気自動車に適用可能である。以下では、代表例として、本発明の実施形態に係るインバータ装置をハイブリッド自動車に適用した場合について説明する。本発明の実施形態に係るインバータ装置では、自動車に搭載される車載電機システムの車載用電力変換装置、特に、車両駆動用電機システムに用いられ、搭載環境や動作的環境などが大変厳しい車両駆動用インバータ装置を例に挙げて説明する。

車両駆動用インバータ装置は、車両駆動用電動機の駆動を制御する制御装置として車両駆動用電機システムに備えられ、車載電源を構成する車載バッテリ或いは車載発電装置から供給された直流電力を所定の交流電力に変換し、得られた交流電力を車両駆動用電動機に供給して車両駆動用電動機の駆動を制御する。また、車両駆動用電動機は発電機としての機能も有しているので、車両駆動用インバータ装置は運転モードに応じ、車両駆動用電動機の発生する交流電力を直流電力に変換する機能も有している。変換された直流電力は車載バッテリに供給される。なお、本実施形態の構成は、自動車やトラックなどの車両駆動用電力変換装置として最適である。

図１は、本発明の実施形態に係るインバータ装置を搭載したハイブリッド自動車の制御ブロックを示す図である。図１において、ハイブリッド電気自動車（以下、「ＨＥＶ」と記述する）１１０は、２つの車両駆動用システムを備えている。第１の車両駆動用システムは、内燃機関であるエンジン１２０を動力源としたエンジンシステムであり、主としてＨＥＶの駆動源として用いられる。第２の車両駆動用システムは、モータジェネレータ１９２，１９４を動力源とした車載電機システムであり、主としてＨＥＶの駆動源及びＨＥＶの電力発生源として用いられる。

モータジェネレータ１９２，１９４は例えば同期機あるいは誘導機であり、運転方法によりモータとしても発電機としても動作するので、ここではモータジェネレータと記すこととする。車体のフロント部には前輪車軸１１４が回転可能に軸支されている。前輪車軸１１４の両端には１対の前輪１１２が設けられている。車体のリア部には後輪車軸（図示省略）が回転可能に軸支されている。後輪車軸の両端には１対の後輪が設けられている。本実施形態のＨＥＶでは、動力によって駆動される主輪を前輪１１２とし、連れ回される従輪を後輪とする、いわゆる前輪駆動方式を採用しているが、この逆、すなわち後輪駆動方式を採用しても構わない。

前輪車軸１１４の中央部には前輪側デファレンシャルギア１１６が設けられている。前輪車軸１１４は前輪側デファレンシャルギア１１６の出力側に機械的に接続されている。前輪側デファレンシャルギア１１６の入力側には変速機１１８の出力軸が機械的に接続されている。前輪側デファレンシャルギア１１６は、変速機１１８によって変速されて伝達された回転駆動力を左右の前輪車軸１１４に分配する差動式動力分配機構である。

変速機１１８の入力側にはモータジェネレータ１９２の出力側が機械的に接続されている。モータジェネレータ１９２の入力側には動力分配機構１２２を介してエンジン１２０の出力側及びモータジェネレータ１９４の出力側が機械的に接続されている。尚、モータジェネレータ１９２，１９４及び動力分配機構１２２は、変速機１１８の筐体の内部に収納されている。

モータジェネレータ１９２，１９４は、回転子に永久磁石を備えた同期機であり、固定子の電機子巻線に供給される交流電力が電力変換装置２００のインバータ装置１４０，１４２によって制御されることにより、モータジェネレータ１９２，１９４の駆動が制御される。インバータ装置１４０，１４２にはバッテリ１３６が電気的に接続されており、バッテリ１３６とインバータ装置１４０，１４２との相互において電力の授受が可能である。本実施形態では、モータジェネレータ１９２及びインバータ装置１４０からなる第１電動発電ユニットと、モータジェネレータ１９４及びインバータ装置１４２からなる第２電動発電ユニットとの２つを備え、運転状態に応じてそれらを使い分けている。

すなわち、エンジン１２０からの動力によって車両を駆動している場合において、車両の駆動トルクをアシストする場合には、第２電動発電ユニットを発電ユニットとしてエンジン１２０の動力によって作動させて発電させ、その発電によって得られた電力によって第１電動発電ユニットを電動ユニットとして作動させる。また、同様の場合において、車両の車速をアシストする場合には、第１電動発電ユニットを発電ユニットとしてエンジン１２０の動力によって作動させて発電させ、その発電によって得られた電力によって第２電動発電ユニットを電動ユニットとして作動させる。

また、本実施形態では、バッテリ１３６の電力によって第１電動発電ユニットを電動ユニットとして作動させることにより、モータジェネレータ１９２の動力のみによって車両の駆動ができる。さらに、本実施形態では、第１電動発電ユニット又は第２電動発電ユニットを発電ユニットとしてエンジン１２０の動力或いは車輪からの動力によって作動させて発電させることにより、バッテリ１３６の充電ができる。

バッテリ１３６はさらに補機用のモータ１９５を駆動するための電源としても使用される。補機としては例えばエアコンディショナーのコンプレッサを駆動するモータ、あるいは制御用の油圧ポンプを駆動するモータであり、バッテリ１３６からインバータ装置４３に直流電力が供給され、インバータ装置４３で交流の電力に変換されてモータ１９５に供給される。

インバータ装置４３はインバータ装置１４０や１４２と同様の機能を持ち、モータ１９５に供給する交流の位相や周波数、電力を制御する。例えばモータ１９５の回転子の回転に対し進み位相の交流電力を供給することにより、モータ１９５はトルクを発生する。一方、遅れ位相の交流電力を発生することで、モータ１９５は発電機として作用し、モータ１９５は回生制動状態の運転となる。

このようなインバータ装置４３の制御機能は、インバータ装置１４０，１４２の制御機能と同様である。モータ１９５の容量がモータジェネレータ１９２，１９４の容量より小さいので、インバータ装置４３の最大変換電力がインバータ装置１４０や１４２より小さいが、インバータ装置４３の回路構成は基本的にインバータ装置１４０，１４２の回路構成と同じである。

インバータ装置１４０，１４２およびインバータ装置４３さらにコンデンサモジュール５００は電気的に密接な関係にある。さらに発熱に対する対策が必要な点が共通している。また装置の体積をできるだけ小さく作ることが望まれている。これらの点から以下で詳述する電力変換装置は、インバータ装置１４０，１４２およびインバータ装置４３さらにコンデンサモジュール５００を電力変換装置の筐体内に内蔵している。

このような構成により、小型で信頼性の高い装置が実現できる。また、インバータ装置１４０，１４２、インバータ装置４３およびコンデンサモジュール５００を一つの筐体に内蔵することで、配線の簡素化やノイズ対策で効果がある。さらに、コンデンサモジュール５００とインバータ装置１４０，１４２およびインバータ装置４３との接続回路のインダクタンスを低減でき、スパイク電圧を低減できると共に、発熱の低減や放熱効率の向上を図ることができる。

次に、図２を用いてインバータ装置１４０，１４２およびインバータ装置４３の電気回路構成を説明する。尚、図１，２に示す実施形態では、インバータ装置１４０，１４２およびインバータ装置４３をそれぞれ個別に構成する場合を例に挙げて説明する。各インバータ装置１４０，１４２およびインバータ装置４３は同様の構成で同様の作用を為し、同様の機能を有しているので、以下では、代表例としてインバータ装置１４０について説明する。

本実施形態に係る電力変換装置２００は、インバータ装置１４０とコンデンサモジュール５００とを備え、インバータ装置１４０はインバータ回路１４４と制御部１７０とを有している。制御部１７０はインバータ回路１４４を駆動制御するドライバ回路１７４と、ドライバ回路１７４へ信号線１７６を介して制御信号を供給する制御回路１７２と、を有している。

インバータ回路１４４は３相ブリッジ回路により構成されており、３相分の上下アーム直列回路１５０を有している。各上下アーム直列回路１５０は、それぞれ直流正極端子３１４と直流負極端子３１６の間に電気的に並列に接続されている。直流正極端子３１４はバッテリ１３６の正極側と電気的に接続され、直流負極端子３１６は、バッテリ１３６の負極側に電気的に接続されている。

上下アーム直列回路１５０は、上アームとして動作するＩＧＢＴ３２８（絶縁ゲート型バイポーラトランジスタ）及びダイオード１５６と、下アームとして動作するＩＧＢＴ３３０及びダイオード１６６とを備えている。それぞれの上下アーム直列回路１５０の中点部分（中間電極１６９）は、交流端子１５９を通してモータジェネレータ１９２への交流電力線（交流バスバー）１８６と接続されている。

上アームと下アームのＩＧＢＴ３２８，３３０は、スイッチング用パワー半導体素子であり、制御部１７０から出力された駆動信号を受けて動作し、バッテリ１３６から供給された直流電力を三相交流電力に変換する。これにより、ＩＧＢＴ３２８，３３０は、インバータ素子としてそれぞれ動作する。この変換された電力はモータジェネレータ１９２の電機子巻線に供給される。

ＩＧＢＴ３２８，３３０は、コレクタ電極１５３，１６３、エミッタ電極（信号用エミッタ電極端子１５５，１６５）、ゲート電極（ゲート電極端子１５４，１６４）を備えている。ＩＧＢＴ３２８，３３０のコレクタ電極１５３，１６３とエミッタ電極との間にはダイオード１５６，１６６が図示するように電気的に接続されている。ダイオード１５６，１６６は、カソード電極及びアノード電極の２つの電極を備えており、ＩＧＢＴ３２８，３３０のエミッタ電極からコレクタ電極に向かう方向が順方向となるように、カソード電極がＩＧＢＴ３２８，３３０のコレクタ電極に、アノード電極がＩＧＢＴ３２８，３３０のエミッタ電極にそれぞれ電気的に接続されている。

インバータ素子としてはＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ）を用いてもよい、この場合はダイオード１５６やダイオード１６６は不要となる。上述したように、上下アーム直列回路１５０は、モータジェネレータ１９２の電機子巻線の各相巻線に対応して３相分設けられている。３つの上下アーム直列回路１５０は、各アームの中点部分（すなわち、それぞれＩＧＢＴ３２８のエミッタ電極とＩＧＢＴ３３０のコレクタ電極１６３との接続部分）にあたる中間電極１６９は、交流端子１５９および交流コネクタ１８８を介して、モータジェネレータ１９２の電機子巻線の対応する相巻線に電気的に接続されている。

上下アーム直列回路１５０同士は電気的に並列接続されている。上アームのＩＧＢＴ３２８のコレクタ電極１５３は、正極端子（Ｐ端子）１５７を介してコンデンサモジュール５００の正極側コンデンサ電極に直流バスバーを介して電気的に接続されている。一方、下アームのＩＧＢＴ３３０のエミッタ電極は、負極端子（Ｎ端子）１５８を介してコンデンサモジュール５００の負極側コンデンサ電極に直流バスバーを介して電気的に接続されている。

コンデンサモジュール５００は、ＩＧＢＴ３２８，３３０のスイッチング動作によって生じる直流電圧の変動を抑制する平滑回路を構成している。コンデンサモジュール５００の正極側コンデンサ電極にはバッテリ１３６の正極側が、コンデンサモジュール５００の負極側コンデンサ電極にはバッテリ１３６の負極側が、それぞれ直流コネクタ１３８を介して電気的に接続されている。これにより、コンデンサモジュール５００は、上アームＩＧＢＴ３２８のコレクタ電極１５３とバッテリ１３６の正極側との間と、下アームＩＧＢＴ３３０のエミッタ電極とバッテリ１３６の負極側との間で接続され、バッテリ１３６と上下アーム直列回路１５０に対して電気的に並列接続される。

制御部１７０は、制御回路１７２とドライバ回路１７４とを備えている。制御回路１７２は、他の制御装置やセンサなどからの入力情報に基づいて、ＩＧＢＴ３２８，３３０のスイッチングタイミングを制御するためのタイミング信号を生成する。ドライバ回路１７４は、制御回路１７２から出力されたタイミング信号に基づいて、ＩＧＢＴ３２８，３３０をスイッチング動作させるためのドライブ信号を生成する。

制御回路１７２は、ＩＧＢＴ３２８，３３０のスイッチングタイミングを演算処理するためのマイクロコンピュータ（以下、「マイコン」と記述する）を備えている。マイコンには入力情報として、モータジェネレータ１９２に対して要求される目標トルク値、上下アーム直列回路１５０からモータジェネレータ１９２の電機子巻線に供給される電流値、及びモータジェネレータ１９２の回転子の磁極位置が入力される。目標トルク値は、不図示の上位の制御装置から出力された指令信号に基づくものである。電流値は、電流センサ１８０から出力された検出信号１８２に基づいて検出されたものである。磁極位置は、モータジェネレータ１９２に設けられた回転磁極センサ（不図示）から出力された検出信号に基づいて検出されたものである。本実施形態では３相の電流値を検出する場合を例に挙げて説明するが、２相分の電流値を検出するようにしても構わない。

制御回路１７２内のマイコンは、目標トルク値に基づいてモータジェネレータ１９２のｄ，ｑ軸の電流指令値を演算する。そして、この演算されたｄ，ｑ軸の電流指令値と検出されたｄ，ｑ軸の電流値との差分に基づいてｄ，ｑ軸の電圧指令値を演算し、さらに、算出されたｄ，ｑ軸の電圧指令値を、検出された磁極位置に基づいてＵ相、Ｖ相、Ｗ相の電圧指令値に変換する。さらに、制御回路１７２内のマイコンは、Ｕ相、Ｖ相、Ｗ相の電圧指令値に基づく基本波（正弦波）と搬送波（三角波）との比較に基づいてパルス状の変調波を生成し、この生成された変調波をＰＷＭ（パルス幅変調）信号としてドライバ回路１７４に出力する。

一方、ドライバ回路１７４は、下アームを駆動する場合には、ＰＷＭ信号を増幅し、これをドライブ信号として下アームのＩＧＢＴ３３０のゲート電極に出力する。一方、上アームを駆動する場合には、ＰＷＭ信号の基準電位のレベルを上アームの基準電位のレベルにシフトしてからＰＷＭ信号を増幅し、これをドライブ信号として上アームのＩＧＢＴ３２８のゲート電極に出力する。これにより、各ＩＧＢＴ３２８，３３０は、入力されたドライブ信号に基づいてスイッチング動作する。

また、制御部１７０は、異常検知（過電流、過電圧、過温度など）を行うことで上下アーム直列回路１５０を保護している。このため、制御部１７０にはセンシング情報が入力されている。例えば、各アームの信号用エミッタ電極端子１５５，１６５からは各ＩＧＢＴ３２８，３３０のエミッタ電極に流れる電流の情報が、対応する駆動部（ＩＣ）に入力されている。これにより、各駆動部（ＩＣ）は過電流検知を行い、過電流が検知された場合には対応するＩＧＢＴ３２８，３３０のスイッチング動作を停止させ、対応するＩＧＢＴ３２８，３３０を過電流から保護する。

また、上下アーム直列回路１５０に設けられた温度センサ（不図示）からは、上下アーム直列回路１５０の温度の情報がマイコンに入力されている。さらに、マイコンには上下アーム直列回路１５０の直流正極側の電圧の情報が入力されている。マイコンは、それらの情報に基づいて過温度検知及び過電圧検知を行い、過温度或いは過電圧が検知された場合には全てのＩＧＢＴ３２８，３３０のスイッチング動作を停止させる。そうすることで、上下アーム直列回路１５０（引いては、この回路１５０を含む半導体モジュール）を過温度或いは過電圧から保護する。

インバータ回路１４４に設けられた上下アームのＩＧＢＴ３２８，３３０は、それらの導通および遮断動作が一定の順で切り替わる。この切り替わり時におけるモータジェネレータ１９２の固定子巻線の電流は、ダイオード１５６，１６６によって作られる回路を流れる。

上下アーム直列回路１５０は、図示するように、Positive端子（Ｐ端子、正極端子）１５７、Negative端子（Ｎ端子、負極端子）１５８、上下アームの中間電極１６９からの交流端子１５９、上アームの信号用端子（信号用エミッタ電極端子）１５５、上アームのゲート電極端子１５４、下アームの信号用端子（信号用エミッタ電極端子）１６５、下アームのゲート端子電極１６４、を備えている。

また、電力変換装置２００は、入力側に直流コネクタ１３８を、出力側に交流コネクタ１８８をそれぞれ有し、各コネクタ１３８，１８８を通してバッテリ１３６とモータジェネレータ１９２にそれぞれ接続されている。なお、電力変換装置２００として、各相に２つの上下アーム直列回路を並列接続する回路構成であってもよい。

図３は、本実施の実施形態に係るインバータ装置におけるドライバ回路１７４の構成を示す図である。ドライバ回路１７４は、上述したスイッチング素子（インバータ素子）としてのＩＧＢＴ３２８Ｕ，３２８Ｖ，３２８Ｗ，３３０Ｕ，３３０Ｖ，３３０Ｗを駆動するためのゲート駆動回路６１０Ｕ，６１０Ｖ，６１０Ｗ，６１１Ｕ，６１１Ｖ，６１１Ｗと、制御回路１７２から出力されたＰＷＭ信号に基づいて、ＩＧＢＴ３２８Ｕ，３２８Ｖ，３２８Ｗ，３３０Ｕ，３３０Ｖ，３３０Ｗを短絡から保護する同時オン保護回路６１６Ｕ，６１６Ｖ，６１６Ｗとを備えている。

ここで、同時オン保護回路６１６Ｕはゲート駆動回路６１０Ｕ，６１１Ｕ、同時オン保護回路６１６Ｖはゲート駆動回路６１０Ｖ，６１１Ｖ、同時オン保護回路６１６Ｗはゲート駆動回路６１０Ｗ，６１１Ｗのように、上下アーム６２０，６２１に対してそれぞれ出力されるＰＷＭ信号のペアに対応している。同時オン保護回路６１６Ｕは、制御回路１７２とゲート駆動回路６１０Ｕ，６１１Ｕとの間にそれぞれ設けられた入力抵抗１３４，１３５と並列に接続されている。他の同時オン保護回路６１６Ｖ，６１６Ｗについても同様の配置となっている。

図３に示した回路構成では、スイッチング素子（インバータ素子）であるＩＧＢＴ３２８Ｕ〜３３０Ｗが出力する電流を電流センサ１８０が検出し、設定値と検出した電流値との偏差を零にするＰＷＭ（パルス幅変調）演算を制御回路１７２に行わせる。そして、制御回路１７２からゲート駆動回路６１０Ｕ〜６１１Ｗへ、オン信号とオフ信号とを交互に繰り返すＰＷＭ信号（パルス信号）が出力される。なお、ゲート駆動回路６１０Ｕ〜６１１Ｗは負論理のため、オン信号が論理「Ｌ」レベル、オフ信号が論理「Ｈ」レベルとなる。すなわち、上アーム用のゲート駆動回路６１０Ｕ、６１０Ｖおよび６１０Ｗには、上アーム制御信号として、オン指令に対応する所定のＬレベル電圧（たとえば０Ｖ）またはオフ指令に対応する所定のＨレベル電圧（たとえば５Ｖ）がそれぞれ入力される。同様に、下アーム用のゲート駆動回路６１１Ｕ、６１１Ｖおよび６１１Ｗにも、下アーム制御信号として、オン指令に対応する所定のＬレベル電圧（たとえば０Ｖ）またはオフ指令に対応する所定のＨレベル電圧（たとえば５Ｖ）がそれぞれ入力される。

（第１の実施形態）
次に、本発明の第１の実施形態に係る同時オン保護回路６１６Ｕ，６１６Ｖおよび６１６Ｗについて説明する。図４は、本発明の第１の実施形態に係る同時オン保護回路６１６Ｕの回路構成を示す図である。図４では、Ｕ相の同時オン保護回路６１６Ｕの回路構成と共に、ゲート駆動回路６１０Ｕ，６１１Ｕの構成についても図示している。なお、Ｖ相およびＷ相の構成についても同様であるため、以下では、図４に示したＵ相の構成を代表例として説明する。

上アーム側のゲート駆動回路６１０Ｕは、カプラ２０５およびドライバ回路２０６によって構成されている。制御回路１７２から上アーム用の信号端子４０１に入力されたＰＷＭ信号（上アーム制御信号）は、入力抵抗１３４およびカプラ２０５を介して、ゲート駆動回路６１０Ｕのドライバ回路２０６に入力される。ドライバ回路２０６は、上アームのＩＧＢＴ３２８Ｕのゲート電極に接続されており、入力された信号に基づいてＩＧＢＴ３２８Ｕのオンオフを制御する。以下では、信号端子４０１に入力された信号をUPin、ゲート駆動回路６１０Ｕの入力側における点４０２での信号をUPin0、ゲート駆動回路６１０Ｕの出力側（ＩＧＢＴ３２８Ｕの入力側）における点４０３での信号をUPGとそれぞれ表す。また、ＩＧＢＴ３２８Ｕに流れる電流（符号２０９参照）をIcUPと表す。

下アーム側のゲート駆動回路６１１Ｕは、カプラ２１５およびドライバ回路２１６によって構成されている。制御回路１７２から下アーム用の信号端子４１１に入力されたＰＷＭ信号（下アーム制御信号）は、入力抵抗１３５およびカプラ２１５を介して、ゲート駆動回路６１１Ｕのドライバ回路２１６に入力される。ドライバ回路２１６は、下アームのＩＧＢＴ３３０Ｕのゲート電極に接続されており、入力された信号に基づいてＩＧＢＴ３３０Ｕのオンオフを制御する。以下では、信号端子４１１に入力された信号をUNin、ゲート駆動回路６１１Ｕの入力側における点４１２での信号をUNin0、ゲート駆動回路６１１Ｕの出力側（ＩＧＢＴ３３０Ｕの入力側）における点４１３での信号をUNGとそれぞれ表す。また、ＩＧＢＴ３３０Ｕに流れる電流（符号２１９参照）をIcUNと表す。

同時オン保護回路６１６Ｕは、スイッチング素子であるＰ型ＦＥＴ５０３および５１３によって構成されている。上アーム側に設けられたＰ型ＦＥＴ５０３は、ゲート電極が下アーム用の信号端子４１１に接続されており、ソース電極が電源電圧Vccに接続されており、ドレイン電極がゲート駆動回路６１０Ｕの入力側に接続されている。下アーム側に設けられたＰ型ＦＥＴ５１３は、ゲート電極が上アーム用の信号端子４０１に接続されており、ソース電極が電源電圧Vccに接続されており、ドレイン電極がゲート駆動回路６１１Ｕの入力側に接続されている。

（同時オン保護回路の動作）
上アーム用の信号端子４０１には、信号UPinとして、制御回路１７２からのＰＷＭ信号（上アーム制御信号）が入力される。一方、下アーム用の信号端子４１１には、信号UNin として、制御回路１７２からのＰＷＭ信号（下アーム制御信号）が入力される。これらの信号は負論理であって、「Ｌ」レベルがアクティブ、すなわちＩＧＢＴ３２８Ｕ，３３０Ｕのオンに対応している。

上アーム用の信号端子４０１に入力された信号UPinが「Ｈ」レベルである場合、下アーム側のＰ型ＦＥＴ５１３はオフ状態である。そのため、下アーム用の信号端子４１１に入力された信号UNinは、そのまま信号UNin0としてゲート駆動回路６１１Ｕに入力される。同様に、下アーム用の信号端子４１１に入力された信号UNinが「Ｈ」レベルである場合、上アーム側のＰ型ＦＥＴ５０３はオフ状態である。そのため、上アーム用の信号端子４０１に入力された信号UPinは、そのまま信号UPin0としてゲート駆動回路６１０Ｕに入力される。

ここで、上アーム用の信号端子４０１に入力された信号UPinが「Ｈ」レベルから「Ｌ」レベルになると、下アーム側のＰ型ＦＥＴ５１３がオン状態となり、電源電圧Vccがゲート駆動回路６１１Ｕの入力側に印加される。そのため、電源電圧Vccが「Ｈ」レベルに対応するものである場合、下アーム用の信号端子４１１に入力された信号UNinに関わらず、「Ｈ」レベル相当の電源電圧Vccが信号UNin0としてゲート駆動回路６１１Ｕに入力される。同様に、下アーム用の信号端子４１１に入力された信号UNinが「Ｈ」レベルから「Ｌ」レベルになると、上アーム側のＰ型ＦＥＴ５０３がオン状態となり、電源電圧Vccがゲート駆動回路６１１Ｕの入力側に印加される。そのため、上アーム用の信号端子４０１に入力された信号UPinに関わらず、「Ｈ」レベル相当の電源電圧Vccが信号UPin0としてゲート駆動回路６１０Ｕに入力される。

以上説明したような動作により、本実施形態に係る同時オン保護回路６１６Ｕは、上アーム用の信号端子４０１に入力される信号UPinがオン指令に対応する「Ｌ」レベルである場合には、下アームのＩＧＢＴ３３０Ｕを強制的にオフするために、下アーム用のゲート駆動回路６１１Ｕに対して、オフ指令に対応する「Ｈ」レベルの電圧を常に信号UNin0として出力する。また、下アーム用の信号端子４１１に入力される信号UNinがオン指令に対応する「Ｌ」レベルである場合には、上アームのＩＧＢＴ３２８Ｕを強制的にオフするために、上アーム用のゲート駆動回路６１０Ｕに対して、オフ指令に対応する「Ｈ」レベルの電圧を常に信号UPin0として出力する。これにより、信号UPin、UNinが同時に「Ｌ」レベルとなった場合であっても、ゲート駆動回路６１０Ｕ、６１１Ｕに入力される信号UPin0、UNin0が同時に「Ｌ」レベルとなるのを防止して、両アームのＩＧＢＴ３２８Ｕおよび３３０Ｕが同時にオンされて短絡されるのを防止することができる。

（タイミングチャート）
図５は、図４に示した同時オン保護回路６１６Ｕの動作を説明するタイミングチャートである。

なお、図５では、同時オン信号が発生した場合の例を示している。すなわち、上アーム用の信号端子４０１に入力される信号UPinが「Ｌ」レベルであるときに、時刻ｔ０において、下アーム用の信号端子４１１に入力される信号UNinが「Ｈ」レベルから「Ｌ」レベルに変化する。その後、時刻ｔ１において、信号UPinが「Ｌ」レベルから「Ｈ」レベルに変化する。このように、時刻ｔ０からｔ１までの期間３０１では、信号UPin、UNinはいずれも「Ｌ」レベルとなっている。そのため、同時オン保護回路６１６Ｕが無い場合には、上下アームのＩＢＧＴ３２８Ｕ，３３０Ｕが同時にオンとなってしまう。

時刻ｔ０以前では、信号UNinは「Ｈ」レベルであるため、上アーム側のＰ型ＦＥＴ５０３はオフ状態となっている。そのため、上アーム用のゲート駆動回路６１０Ｕに入力される信号UPin0は、信号UNinと同じ「Ｌ」レベルである。したがってこの場合、ゲート駆動回路６１０Ｕからは信号UPGとして、ＩＧＢＴ３２８Ｕをオン状態とするのに必要なゲート電圧が出力される。このときＩＧＢＴ３２８Ｕには、電流IcUPとして所定の電流が流れる。

一方、信号UPinは「Ｌ」レベルであるため、下アーム側のＰ型ＦＥＴ５１３はオン状態となっている。また、信号UNinは「Ｈ」レベルである。そのため、下アーム用のゲート駆動回路６１１Ｕに入力される信号UNin0は、「Ｈ」レベルである。したがってこの場合、ゲート駆動回路６１１Ｕからは信号UNGとして、ＩＧＢＴ３３０Ｕがオフ状態となるゲート電圧が出力される。このときＩＧＢＴ３３０Ｕに流れる電流IcUNは０である。

時刻ｔ０において、信号UNinが「Ｈ」レベルから「Ｌ」レベルに変化すると、上アーム側のＰ型ＦＥＴ５０３がオフ状態からオン状態に切り替えられ、電源電圧Vccがゲート駆動回路６１０Ｕの入力側に印加される。そのため、上アーム用のゲート駆動回路６１０Ｕに入力される信号UPin0は、「Ｌ」レベルから「Ｈ」レベルに変化する。すると、これに応じてゲート駆動回路６１０Ｕから出力される信号UPGが下がり始め、そこから所定のターンオフ時間３０２を経過した後に、電流IcUPが下がり始める。

一方、信号UPinは「Ｌ」レベルのままであるため、下アーム側のＰ型ＦＥＴ５１３は時刻ｔ０においてもオン状態となっている。そのため、信号UNinが「Ｈ」レベルから「Ｌ」レベルに変化したにも関わらず、下アーム用のゲート駆動回路６１１Ｕに入力される信号UNin0は「Ｈ」レベルに維持される。したがってこの場合、ゲート駆動回路６１１Ｕから出力される信号UNGは変化せず、ＩＧＢＴ３３０Ｕに流れる電流IcUNは０のままである。

時刻ｔ１において、信号UPinが「Ｌ」レベルから「Ｈ」レベルに変化すると、下アーム側のＰ型ＦＥＴ５１３がオン状態からオフ状態に切り替えられ、ゲート駆動回路６１１Ｕの入力側に対する電源電圧Vccの印加が解除される。そのため、下アーム用のゲート駆動回路６１１Ｕに入力される信号UNin0は、「Ｈ」レベルから信号UNinと同じ「Ｌ」レベルに変化する。すると、これに応じてゲート駆動回路６１１Ｕから出力される信号UNGが上がり始め、そこから所定のターンオン時間３０３を経過した後に、時刻ｔ２において電流IcUNが上がり始める。

このように、本発明の第１の実施形態に係る同時オン保護回路６１６Ｕは、下アーム制御信号がオン指令である場合は、Ｐ型ＦＥＴ５０３により、上アーム用のインバータ素子であるＩＧＢＴ３２８Ｕを強制的にオフするための信号として、上アーム制御信号に関わらず、オフ指令に対応するＨレベルの電圧を上アーム用のゲート駆動回路６１０Ｕに出力する。また、上アーム制御信号がオン指令である場合は、Ｐ型ＦＥＴ５１３により、下アーム用のインバータ素子であるＩＧＢＴ３３０Ｕを強制的にオフするための信号として、下アーム制御信号に関わらず、オフ指令に対応するＨレベルの電圧を下アーム用のゲート駆動回路６１１Ｕに出力する。これにより、同時オン信号が発生した場合であっても、上下アームのＩＢＧＴ３２８Ｕ，３３０Ｕが同時にオンとなって短絡されてしまうのを防止している。

さらに、上アーム制御信号または下アーム制御信号の一方がオン指令である場合に、他方もオン指令、すなわち同時オン信号が発生していなければ、同時オン保護回路６１６Ｕの影響を受けることなく、上アーム制御信号または下アーム制御信号をそのまま通過させるようにしている。そのため、上アーム制御信号と下アーム制御信号の間に設定されたデッドタイムは、同時オン保護回路６１６Ｕによって影響を受けることがない。そのため、インバータ出力電流の波形歪が低減でき、モータの回転むらが小さく、出力電流振幅の大きいインバータを提供することができる。

（比較例）
次に、本発明との比較例について説明する。図６は、本発明との比較例として、従来と同様の構成を採用した場合の同時オン保護回路６１６Ｕの回路構成を示したものである。この同時オン保護回路６１６Ｕは、図４に示した本発明の第１の実施形態によるものと比較して、Ｐ型ＦＥＴ５０３、５１３がＰＮＰ型トランジスタ２０３、２１３にそれぞれ置き換えられている点と、このＰＮＰ型トランジスタ２０３および２１３のベース端子と信号端子４０１、４１１との間にＯＲ回路２２０が設けられている点が異なっている。

同時オン保護回路６１６Ｕは、図６のような回路構成の比較例でも、第１の実施形態で説明したのと同様の動作を行うことができる。しかし、図６に示す比較例の場合は、図４では不要であったＯＲ回路２２０を設ける必要となる。すなわち、本発明の第１の実施形態では、図４に示したような回路構成を採用することで、従来と比べて部品コストの低減が可能となる。

以上説明した本発明の第１の実施形態によれば、以下の作用効果を奏する。

（１）同時オン保護回路６１６Ｕは、上アーム用インバータ素子であるＩＧＢＴ３２８Ｕおよび下アーム用インバータ素子であるＩＧＢＴ３３０Ｕを有するインバータ回路１４４を駆動するゲート駆動回路６１０Ｕ、６１１Ｕに接続されており、ＩＧＢＴ３２８ＵおよびＩＧＢＴ３３０Ｕを短絡から保護する。上アーム用のゲート駆動回路６１０Ｕは、ＩＧＢＴ３２８Ｕに対するオン指令またはオフ指令として入力される上アーム制御信号である信号UPinに基づいて、ＩＧＢＴ３２８Ｕのオンオフを制御する。下アーム用のゲート駆動回路６１１Ｕは、ＩＧＢＴ３３０Ｕに対するオン指令またはオフ指令として入力される下アーム制御信号である信号UNinに基づいて、ＩＧＢＴ３３０Ｕのオンオフを制御する。同時オン保護回路６１６Ｕは、信号UNinがオン指令である場合は、ＩＧＢＴ３２８Ｕを強制的にオフするための信号をゲート駆動回路６１０Ｕに出力し、信号UPinがオン指令である場合は、ＩＧＢＴ３３０Ｕを強制的にオフするための信号をゲート駆動回路６１１Ｕに出力する。このようにしたので、上下アームスイッチング素子であるＩＧＢＴ３２８Ｕ、３３０Ｕの短絡を防止できるとともに、制御回路１７２から出力されたオンオフ指令の信号のデッドタイムへの影響がない。

（２）同時オン保護回路６１６Ｕにおいて、上アームに対応するスイッチング素子であるＰ型ＦＥＴ５０３は、信号UNinがオン指令である場合に、信号UPinに関わらず、オフ指令に対応する所定の電圧をゲート駆動回路６１０Ｕに出力する。また、下アームに対応するスイッチング素子であるＰ型ＦＥＴ５１３は、信号UPinがオン指令である場合に、信号UNinに関わらず、上記電圧をゲート駆動回路６１１Ｕに出力する。このようにしたので、同時オン信号が発生した場合にＩＧＢＴ３２８Ｕ、３３０Ｕの短絡を防止できる回路を、低コストで容易に実現することができる。

（３）ゲート駆動回路６１０Ｕおよび６１１Ｕには、信号UPinおよび信号UNinとして、オン指令に対応する所定のＬレベル電圧またはオフ指令に対応する所定のＨレベル電圧がそれぞれ入力される。同時オン保護回路６１６Ｕにおいて上アームと下アームにそれぞれ対応するスイッチング素子は、Ｌレベル電圧が入力されるとＨレベル電圧を出力するＰ型ＦＥＴ５０３および５１３を用いてそれぞれ構成される。このようにしたので、負論理で動作するゲート駆動回路６１０Ｕおよび６１１Ｕに対して、同時オン信号が発生した場合にＩＧＢＴ３２８Ｕ、３３０Ｕの短絡を防止することができる。

（第２の実施形態）
次に、本発明の第２の実施の形態に係る同時オン保護回路６１６Ｕ，６１６Ｖおよび６１６Ｗについて説明する。図７は、本発明の第２の実施形態に係る同時オン保護回路６１６Ｕの回路構成を示す図である。図６でも図４と同様に、Ｕ相の同時オン保護回路６１６Ｕの回路構成と共に、ゲート駆動回路６１０Ｕ，６１１Ｕの構成についても図示している。なお、Ｖ相およびＷ相の構成についても同様であるため、以下では、図６に示したＵ相の構成を代表例として説明する。

図７に示した第２の実施形態に係る同時オン保護回路６１６Ｕは、図４に示した第１の実施形態によるものと比較して、立上り遅延回路５０２および５１２をさらに有する点が異なっている。立上り遅延回路５０２は、下アーム用の信号端子４１１に入力された信号UNinが「Ｌ」レベルから「Ｈ」レベルに変化した際に、これに応じて上アーム側のＰ型ＦＥＴ５０３がオン状態からオフ状態に切り替えられるタイミングを所定の遅延時間tdeadだけ遅延させるための回路であり、信号端子４１１とＰ型ＦＥＴ５０３のゲート電極との間に設けられている。立上り遅延回路５１２は、上アーム用の信号端子４０１に入力された信号UPinが「Ｌ」レベルから「Ｈ」レベルに変化した際に、これに応じて下アーム側のＰ型ＦＥＴ５１３がオン状態からオフ状態に切り替えられるタイミングを所定の遅延時間tdeadだけ遅延させるための回路であり、信号端子４０１とＰ型ＦＥＴ５１３のゲート電極との間に設けられている。

信号端子４１１に入力された信号UNinが「Ｌ」レベルから「Ｈ」レベルに変化すると、立上り遅延回路５０２からの出力信号は、遅延時間tdeadを経過した後に「Ｌ」レベルから「Ｈ」レベルに変化する。これにより、Ｐ型ＦＥＴ５０３がオン状態からオフ状態に切り替えられるタイミングを遅延時間tdeadだけ遅延させる。同様に、信号端子４０１に入力された信号UPinが「Ｌ」レベルから「Ｈ」レベルに変化すると、立上り遅延回路５１２からの出力信号は、遅延時間tdeadを経過した後に「Ｌ」レベルから「Ｈ」レベルに変化する。これにより、Ｐ型ＦＥＴ５１３がオン状態からオフ状態に切り替えられるタイミングを遅延時間tdeadだけ遅延させる。なお、信号UNinや信号UPinが「Ｈ」レベルから「Ｌ」レベルに変化した場合、立上り遅延回路５０２、５１２からの出力信号は、遅延せずに直ちに「Ｈ」レベルから「Ｌ」レベルに変化する。

以上説明したような動作により、本実施形態に係る同時オン保護回路６１６Ｕは、下アーム制御信号としての信号UNinまたは上アーム制御信号としての信号UPinがオン指令に対応する「Ｌ」レベルからオフ指令に対応する「Ｈ」レベルに切り替えられた場合に、その切り替え時点から所定の遅延時間tdeadが経過するまで、反対側のアームに対して設けられたＰ型ＦＥＴ５０３または５１３をオン状態のまま維持する。これにより、両アームの同時オンを防止するために反対側アームのＩＧＢＴ３２８Ｕまたは３３０Ｕを強制的にオフするための信号を、Ｐ型ＦＥＴ５０３または５１３からゲート駆動回路６１０Ｕまたは６１１Ｕに対して出力し続けることができる。

（タイミングチャート）
図８は、図７に示した同時オン保護回路６１６Ｕの動作を説明するタイミングチャートである。図８でも、前述の第１の実施形態における図５のタイミングチャートと同様に、時刻ｔ０からｔ１までの期間３０１において同時オン信号が発生した場合の例を示している。

図８において、時刻ｔ１以前では、図５のタイミングチャートと同様である。すなわち、時刻ｔ０以前では、上アーム用のゲート駆動回路６１０Ｕに入力される信号UPin0は、信号UPinと同じ「Ｌ」レベルである。したがってこの場合、ゲート駆動回路６１０Ｕからは信号UPGとして、ＩＧＢＴ３２８Ｕをオン状態とするのに必要なゲート電圧が出力される。このときＩＧＢＴ３２８Ｕには、電流IcUPとして所定の電流が流れる。一方、下アーム用のゲート駆動回路６１１Ｕに入力される信号UNin0は、信号UNinと同じ「Ｈ」レベルである。したがってこの場合、ゲート駆動回路６１１Ｕからは信号UNGとして、ＩＧＢＴ３３０Ｕがオフ状態となるゲート電圧が出力される。このときＩＧＢＴ３３０Ｕに流れる電流IcUNは０である。

また、時刻ｔ０において、信号UNinが「Ｈ」レベルから「Ｌ」レベルに変化すると、立上り遅延回路５０２からの出力信号は、遅延せずに「Ｈ」レベルから「Ｌ」レベルに変化する。そのため、上アーム側のＰ型ＦＥＴ５０３が直ちにオフ状態からオン状態に切り替えられ、電源電圧Vccがゲート駆動回路６１０Ｕの入力側に印加される。その結果、ゲート駆動回路６１０Ｕに入力される信号UPin0が「Ｌ」レベルから「Ｈ」レベルに変化し、これに応じてゲート駆動回路６１０Ｕから出力される信号UPGが下がり始めると共に、そこから所定のターンオフ時間３０２を経過した後に、電流IcUPが下がり始める。

時刻ｔ１において、信号UPinが「Ｌ」レベルから「Ｈ」レベルに変化すると、立上り遅延回路５０２からの出力信号は、遅延時間tdeadを経過した後に「Ｌ」レベルから「Ｈ」レベルに変化する。これに応じて、下アーム側のＰ型ＦＥＴ５１３がオン状態からオフ状態に切り替えられ、ゲート駆動回路６１１Ｕの入力側に対する電源電圧Vccの印加が解除される。そのため、下アーム用のゲート駆動回路６１１Ｕに入力される信号UNin0は、時刻ｔ１から符号３０４に示す遅延時間tdeadを経過した時刻ｔ３において、「Ｈ」レベルから信号UNinと同じ「Ｌ」レベルに変化する。すると、これに応じてゲート駆動回路６１１Ｕから出力される信号UNGが上がり始め、そこから所定のターンオン時間３０３を経過した後に、時刻ｔ４において電流IcUNが上がり始める。

ここで、同時オン信号の入力期間３０１が短い場合について、図５に示した第１の実施形態におけるタイミングチャートと、図８に示した第２の実施形態におけるタイミングチャートとの違いを説明する。ＩＧＢＴ３２８Ｕ、３３０Ｕでは、オフ状態からオン状態に切り替えられて電流が流れるまでには、符号３０３に示したように所定のターンオン時間がかかる。また、オン状態からオフ状態に切り替えられて電流が遮断されるまでには、符号３０２に示したように所定のターンオフ時間がかかる。そのため、同時オン信号の入力期間３０１とターンオン時間３０３を合計した期間（時刻ｔ０からｔ２までの期間）がターンオフ時間３０２よりも短い場合、すなわち、（同時オン期間３０１）＜｛（ターンオフ時間３０２）−（ターンオン時間３０３）｝である場合は、図５に示したように、上アームのＩＧＢＴ３２８Ｕに電流IcUPが流れる期間と、下アームのＩＧＢＴ３３０Ｕに電流IcUNが流れる期間との間に、重複する部分が生じる。この重複期間は、上下アームが短絡状態となってしまう期間を表している。このように、第１の実施形態では、同時オン期間が短い場合に、上下アームのＩＢＧＴ３２８Ｕ，３３０Ｕが短絡状態となるのを防止できないことがある。

一方、図８に示したタイミングチャートでは、時刻ｔ１において信号UPinが「Ｌ」レベルから「Ｈ」レベルに変化すると、そこから符号３０４に示す遅延時間tdeadを経過するまでの間は信号UNin0が「Ｈ」レベルに維持され、遅延時間tdead経過後の時刻ｔ３において、「Ｌ」レベルに変化する。したがって、上アームのＩＧＢＴ３２８Ｕに電流IcUPが流れる期間と、下アームのＩＧＢＴ３３０Ｕに電流IcUNが流れる期間とが重複するのを防止することができる。このように、第２の実施形態では、同時オン期間が短い場合であっても、上下アームのＩＢＧＴ３２８Ｕ，３３０Ｕが短絡状態となるのを十分に防止することができる。

なお、同時オン期間の長さに関わらず、上下アームのＩＢＧＴ３２８Ｕ，３３０Ｕが短絡状態となるのを確実に防止するためには、図８のタイミングチャートにおいて、同時オン期間３０１の長さを０とした場合であっても、ＩＧＢＴ３２８Ｕに流れる電流IcUPが遮断された後でＩＧＢＴ３３０Ｕに電流IcUNが流れ始めるようにすればよい。具体的には、（遅延時間tdead）＞｛（ターンオフ時間３０２）−（ターンオン時間３０３）｝の関係を満たすように遅延時間tdeadを設定する。すなわち、ターンオフ時間３０２からターンオン時間３０３を引いた値よりも大きくなるように、遅延時間tdeadの値を設定する。これにより、上下アームのＩＢＧＴ３２８Ｕ，３３０Ｕが短絡状態となるのを確実に防止することができる。

なお、上記の説明において、図５、８に示したターンオフ時間３０２やターンオン時間３０３は、ＩＢＧＴ３２８Ｕ，３３０Ｕでのターンオフやターンオンに要する時間に加えて、ゲート駆動回路６０１Ｕ，６１１Ｕでのターンオフやターンオンに要する時間を含むものである。すなわち、ターンオフ時間３０２やターンオン時間３０３は、上アーム制御信号としての信号UPinまたは下アーム制御信号としての信号UNinに応じて、上アーム用のインバータ素子であるＩＢＧＴ３２８Ｕまたは下アーム用のインバータ素子であるＩＧＢＴ３３０Ｕがそれぞれオンからオフに、またはオフからオンになるまでの時間を表している。

（立上り遅延回路の構成例１）
図９は、立上り遅延回路５０２の一構成例を示す図である。なお、立上り遅延回路５０２と立上り遅延回路５１２は同じ構成を有しているため、以下では、図９に示した立上り遅延回路５０２の構成を代表例として説明する。

立上り遅延回路５０２は、下アーム用の信号端子４１１から信号UNinを入力するための入力端子７０５と、上アーム側のＰ型ＦＥＴ５０３への信号を出力するための出力端子７１６とを有する。立上り遅延回路５０２は、抵抗７１０および容量７１１により構成されたフィルタ回路と、コンパレータ７２０と、ＡＮＤ回路７１５と、フィルタ回路の容量７１１に蓄積された電荷を放電するためのリセット回路によって主に構成されている。

コンパレータ７２０の正側入力端子７１７には、基準Vrefをつくるための分圧回路を構成する抵抗７０２および７０３と、分圧回路の出力を安定化するための容量７０４と、ヒステリシスをつくるための抵抗７１３に接続されている。コンパレータ７２０の負側入力端子７１８には、上記のフィルタ回路が接続されている。コンパレータ７２０の出力端子には、プルアップ用の抵抗７１２と、コンパレータ７２０からの出力信号７１９を反転するためのインバータ回路７１４が接続されている。

フィルタ回路は、抵抗７１０の抵抗値Rdと容量７１１の容量値Cdによって規定される時定数を有している。この時定数は、前述の遅延時間tdeadの設定値に応じて定められる。リセット回路は、インバータ回路７０６と、Ｎ型ＦＥＴ７０８と、Ｎ型ＦＥＴ７０８のゲート電圧をプルダウンするための抵抗７０７と、Ｎ型ＦＥＴ７０８のドレイン出力に直列に接続された抵抗７０９によって構成されている。

入力端子７０５は、フィルタ回路を構成する抵抗７１０の一方の端子と、ＡＮＤ回路７１５の下側の入力端子と、リセット回路を構成するインバータ回路７０６の入力端子とに接続されている。抵抗７１０のもう一方の端子は、容量７１１の一方の端子に接続されている。さらにこの端子は、コンパレータ７２０の負側入力端子７１８にも接続されている。容量７１１のもう一方の端子は、グランドに接地される。

分圧回路の抵抗７０２および７０３は、電源電圧７０１とグランドの間に直列に接続されている。これらの抵抗の間がコンパレータ７２０の正側入力端子７１７に接続されることで、分割回路は電源電圧７０１から基準電圧Vrefを生成し、コンパレータ７２０に供給している。容量７０４は、コンパレータ７２０の正側入力端子７１７とグランドの間に接続され、コンパレータ７２０の正側入力端子７１７を安定化する。

抵抗７１３は、コンパレータ７２０の正側入力端子７１７と出力端子７１９の間に接続されることで、入力ヒステリシスを作っている。つまり、電源電圧７０１の電圧値をVcc、抵抗７０２および７０３の抵抗値をそれぞれRaおよびRb、抵抗７１３の抵抗値をRcとすると、コンパレータ７２０の出力が「Ｈ」レベルである場合にコンパレータ７２０の正側入力端子７１７に入力される基準電圧Vrefは、以下の式（１）で表される。
Vcc x Rb/(Rb+Ra//Rc) ・・・（１）

一方、コンパレータ７２０の出力が「Ｌ」レベルである場合にコンパレータ７２０の正側入力端子７１７に入力される基準電圧Vrefは、以下の式（２）で表される。
Vcc x (Rb//Rc)/(Rb//Rc+Ra) ・・・（２）

なお、上記の式（１）および（２）において、記号「//」は並列抵抗値を表している。すなわち、式（１）のRa//Rcは、抵抗７０２と抵抗７１３の並列抵抗値を表している。また、式（２）のRb//Rcは、抵抗７０３と抵抗７１３の並列抵抗値を表している。

抵抗７１０の抵抗値をRd、容量７１１の容量値をCdとすると、フィルタ回路の時定数はRd x Cdで表される。つまり、入力端子７０５の電圧が「Ｌ」レベルから「Ｈ」レベルに遷移したとき、フィルタ回路からコンパレータ７２０の負側入力端子７１８に入力される電圧Vdは、フィルタ回路の時定数Rd x Cdの経過後に、Vcc x (1-exp(-1))に達する。そのため、前述の式（１）で表されるコンパレータ７２０の出力が「Ｈ」レベルである場合の基準電圧Vrefを、Vcc x (1-exp(-1))と等しくなるように設定しておくと、時定数Rd x Cdを経過したときにコンパレータ７２０の出力を反転させることができる。このようにして、フィルタ回路の時定数Rd x Cdに応じて立上り遅延回路５０２の遅延時間tdeadを決定する事ができる。

抵抗７１２は、コンパレータ７２０の出力端子７１９と電源電圧７０１の間に接続されており、コンパレータ７２０の出力７１９を電源電圧７０１にプルアップしている。インバータ回路７１４には、コンパレータ７２０からの出力信号が入力され、その反転信号がＡＮＤ回路７１５の上側の入力端子に入力される。なお、インバータ回路７１４の動作電源は、電源電圧Ｖｃｃである。

ＡＮＤ回路７１５からの出力信号は、立上り遅延回路５０２の出力として出力端子７１６から出力される。また、インバータ回路７０６の出力は、Ｎ型ＦＥＴ７０８のゲート端子に接続される。インバータ回路７０６の電源電圧はVccである。Ｎ型ＦＥＴ７０８のドレイン端子は抵抗７０９の一方の端子に接続されており、Ｎ型ＦＥＴ７０８のソース端子はグランドに接地されている。抵抗７０７は、インバータ回路７０６の出力がハイインピーダンスになった場合にＮ型ＦＥＴ７０８のゲート端子をフローティングにせずグランドにプルダウンするためのものであり、Ｎ型ＦＥＴ７０８のゲート端子とグランドの間に接続されている。抵抗７０９のもう一方の端子は、容量７１１（コンパレータ７２０の負側入力端子７１８）に接続されている。抵抗７０９の抵抗値Rsは比較的小さく、数Ω〜数10Ω程度である。

（立上り遅延回路の動作）
図９に示した回路構成による立上り遅延回路５０２は、以下のような動作を行う。

まず、入力端子７０５に立上り信号、すなわち「Ｌ」レベルから「Ｈ」レベルに変化する信号が入ってきた場合を考える。この場合、信号入力前の入力端子７０５の電圧は「Ｌ」レベルなので、ＡＮＤ回路７１５の下側の入力端子には「Ｌ」レベルの電圧が入力されている。したがって、この時点では、ＡＮＤ回路７１５からの出力電圧、すなわち出力端子７１６から上アーム側のＰ型ＦＥＴ５０３への出力信号は、「Ｌ」レベルとなっている。

入力端子７０５の電圧が「Ｌ」レベルから「Ｈ」レベルに変化すると、ＡＮＤ回路７１５の下側の入力端子の電圧が「Ｈ」レベルに変化する。しかしこの時点では、フィルタ回路からコンパレータ７２０の負側入力端子７１８への入力電圧Vdは、まだ０Ｖである。そのため、コンパレータ７２０の出力端子７１９におけるコンパレータ出力Compは「Ｈ」レベルとなっており、インバータ回路７１４からＡＮＤ回路７１５の上側の入力端子に入力される電圧は「Ｌ」レベルである。そのため、ＡＮＤ回路７１５の出力は、この時点では「Ｌ」レベルのままである。

入力端子７０５の電圧が「Ｈ」レベルになると、抵抗７１０と容量７１１で構成されるフィルタ回路のＲＣ時定数に応じて、フィルタ回路からコンパレータ７２０の負側入力端子７１８に入力される電圧Vdは徐々に上昇していく。そして、時定数Rd x Cdを経過することで、入力電圧Vdが基準電圧Vrefと等しいVcc x (1-exp(-1))に達すると、コンパレータ７２０の出力端子７１９におけるコンパレータ出力Compが「Ｈ」レベルから「Ｌ」レベルに変化する。これにより、インバータ回路７１４からＡＮＤ回路７１５の上側の入力端子に入力される電圧が、「Ｌ」レベルから「Ｈ」レベルに変化する。

ここで、ＡＮＤ回路７１５の下側の入力端子の電圧は前述のように「Ｈ」レベルであるため、ＡＮＤ回路７１５からの出力電圧、すなわち出力端子７１６から上アーム側のＰ型ＦＥＴ５０３への出力信号は、「Ｌ」レベルから「Ｈ」レベルに切り替えられる。このようにして、入力端子７０５に立上り信号が入力されると、その時点から時定数Rd x Cdを遅延した後に、出力端子７１６に立上り信号が出力される。

続いて、入力端子７０５に立下り信号、すなわち「Ｈ」レベルから「Ｌ」レベルに変化する信号が入ってきた場合を考える。この場合、ＡＮＤ回路７１５からの出力電圧、すなわち出力端子７１６から上アーム側のＰ型ＦＥＴ５０３への出力信号は、上記のような回路動作を経て「Ｈ」レベルとなっている。

入力端子７０５の電圧が「Ｈ」レベルから「Ｌ」レベルに変化すると、ＡＮＤ回路７１５の下側の入力端子の電圧が「Ｌ」レベルに変化する。したがって、この瞬間にＡＮＤ回路７１５の出力が「Ｌ」レベルに変化し、出力端子７１６から上アーム側のＰ型ＦＥＴ５０３への出力信号が「Ｈ」レベルから「Ｌ」レベルに切り替えられる。このようにして、入力端子７０５に立下がり信号が入力されると、そのまま即時に出力端子７１６に立下がり信号が出力される。

なお、入力端子７０５の電圧が上記のようにして「Ｌ」レベルになったとき、インバータ回路７０６から「Ｈ」レベルが出力されることで、Ｎ型ＦＥＴ７０８のゲート端子の電圧が「Ｈ」レベルとなり、Ｎ型ＦＥＴ７０８がオン状態となる。そうすると、フィルタ回路の容量７１１に蓄えられていた電荷は、抵抗７０９およびＮ型ＦＥＴ７０８を通ってグランドに放電される。これにより、容量７１１の電圧Vdは０Ｖにリセットされる。ここで、抵抗７０９は、上記放電が急激になるのを回避するため設けられているものである。これにより、放電時の電圧Vdの急激な変化を防いで、コンパレータ７２０の負側入力端子７１８から正側入力端子７１７へのカップリングによってコンパレータ７２０の基準電圧Vrefにノイズが発生するのを回避することができる。

（立上り遅延回路の構成例２）
図１０は、立上り遅延回路５０２の他の一構成例を示す図である。なお、図１０でも図９と同様に、立上り遅延回路５０２と立上り遅延回路５１２は同じ構成を有しているため、以下では、図１０に示した立上り遅延回路５０２の構成を代表例として説明する。

図１０において、図９に示した回路構成との違いは、図９のＡＮＤ回路７１５をエッジトリガ型のＳＲフリップフロップ回路８０１で置き換えている点である。このフリップフロップ回路８０１は、反転セット端子（/Ｓ端子）が入力端子７０５に接続され、リセット端子（Ｒ端子）がインバータ回路７１４の出力側に接続され、反転出力端子（/Ｑ端子）が出力端子７１６に接続されている。

（立上り遅延回路の動作）
図１０に示した回路構成による立上り遅延回路５０２は、以下のような動作を行う。

まず、入力端子７０５に立下り信号、すなわち「Ｈ」レベルから「Ｌ」レベルに変化する信号が入ってきた場合を考える。この場合、入力端子７０５の電圧が「Ｈ」レベルから「Ｌ」レベルに変化すると、フリップフロップ回路８０１の反転セット端子に立下りエッジが入力される。これにより、フリップフロップ回路８０１の反転出力端子からの出力信号は「Ｌ」レベルとなる。したがって、この時点では、出力端子７１６から上アーム側のＰ型ＦＥＴ５０３への出力信号は「Ｌ」レベルとなる。

なお、このとき前述のようにフィルタ回路の容量７１１に蓄えられていた電荷が放電されることで、コンパレータ７２０の負側入力端子７１８への入力電圧が０Ｖになり、コンパレータ７２０の出力端子７１９におけるコンパレータ出力Compは「Ｈ」レベルとなる。これにより、インバータ回路７１４からの出力が「Ｌ」レベルとなり、フリップフロップ回路８０１のリセット端子に立下りエッジが入力されるが、フリップフロップ回路８０１からの出力は変化せずに「Ｌ」レベルのままである。

続いて、入力端子７０５に立上り信号、すなわち「Ｌ」レベルから「Ｈ」レベルに変化する信号が入ってきた場合を考える。この場合、入力端子７０５の電圧が「Ｌ」レベルから「Ｈ」レベルに変化すると、フリップフロップ回路８０１の反転セット端子に立上りエッジが入力されるが、フリップフロップ回路８０１からの出力は変化せずに「Ｌ」レベルのままである。これにより、フリップフロップ回路８０１の反転出力端子からの出力信号は「Ｌ」レベルとなる。したがって、この時点では、出力端子７１６から上アーム側のＰ型ＦＥＴ５０３への出力信号は「Ｌ」レベルのままである。

一方、入力端子７０５の電圧が「Ｈ」レベルになると、図９で説明したのと同様に、時定数Rd x Cdを経過して、フィルタ回路からコンパレータ７２０の負側入力端子７１８に入力される入力電圧Vdが基準電圧Vrefと等しいVcc x (1-exp(-1))に達すると、コンパレータ７２０の出力端子７１９におけるコンパレータ出力Compが「Ｈ」レベルから「Ｌ」レベルに変化する。これにより、インバータ回路７１４からの出力が「Ｈ」レベルとなり、フリップフロップ回路８０１のリセット端子に立上りエッジが入力されることで、反転出力端子からの出力信号が「Ｌ」レベルから「Ｈ」レベルに変化する。このようにして、入力端子７０５に立上り信号が入力されると、その時点から時定数Rd x Cdを遅延した後に、出力端子７１６に立上り信号が出力される。

ここで、図９に示した回路構成による立上り遅延回路５０２では、入力端子７０５に立下り信号が入力された場合に、その立下り信号がインバータ回路７１４を経てＡＮＤ回路７１５に出力されるまでには、インバータ回路７０６、Ｎ型ＦＥＴ７０８、容量７１１の放電、コンパレータ７２０、およびインバータ回路７１４の各要素における遅延の総和分の信号遅延時間（Ttotalと表す）がかかることになる。そのため、入力される信号のパルス幅が極めて狭く、上記の信号遅延時間Ttotalより短いような場合には、ＡＮＤ回路７１５の上側の入力端子の電圧が「Ｌ」レベルに変化する前の「Ｈ」レベルの状態で、ＡＮＤ回路７１５の下側の入力端子の電圧が「Ｌ」レベルから「Ｈ」レベルに戻ってしまうことがある。このような場合、立上り遅延回路５０２からの出力は、立上り信号が遅延されずにそのまま出力されてしまうことになる。このように、図９の回路構成では、パルス幅が短い場合に遅延なしで「Ｈ」レベルの信号を出力してしまう、短パルスのすり抜け現象が起こる可能性がある。

一方、図１０に示した回路構成によれば、エッジトリガ型のＳＲフリップフロップ回路８０１を用いることで、入力信号のレベルではなく、立上りエッジや立下りエッジに応じて出力を変化させるようにしている。すなわち、入力される信号のパルス幅が短く、インバータ回路７１４の出力が立ち下がる前に入力信号が立ち上がった場合であっても、フリップフロップ回路８０１は、インバータ回路７１４が遅延させた立上り信号を出力するまでは出力を変化させない。そのため、上記のような短パルスのすり抜け現象を防止することができる。

以上説明した本発明の第２の実施形態によれば、第１の実施形態で説明した作用効果に加えて、さらに以下の作用効果を奏する。

（１）同時オン保護回路６１６Ｕは、下アーム制御信号である信号UNinまたは上アーム制御信号である信号UPinがオン指令からオフ指令に切り替えられた場合に、その切り替え時点から所定の遅延時間tdeadが経過するまで、ＩＧＢＴ３２８Ｕを強制的にオフするための信号またはＩＧＢＴ３３０Ｕを強制的にオフするための信号を出力し続ける。このようにしたので、同時オン期間が短い場合であっても、上下アームのＩＢＧＴ３２８Ｕおよび３３０Ｕが短絡状態となるのを防止することができる。

（２）遅延時間tdeadは、信号UPinまたは信号UNinに応じてＩＧＢＴ３２８ＵまたはＩＧＢＴ３３０Ｕがそれぞれオンからオフになるまでのターンオフ時間から、ＩＧＢＴ３２８ＵまたはＩＧＢＴ３３０Ｕがそれぞれオフからオンになるまでのターンオン時間を引いた値よりも大きく設定される。このようにしたので、同時オン期間の長さに関わらず、上下アームのＩＢＧＴ３２８Ｕおよび３３０Ｕが短絡状態となるのを確実に防止することができる。

（３）同時オン保護回路６１６Ｕは、信号UNinがオン指令からオフ指令に切り替えられた場合に、ＩＧＢＴ３２８Ｕを強制的にオフするための信号を遅延させる立上り遅延回路５０２と、信号UPinがオン指令からオフ指令に切り替えられた場合に、ＩＧＢＴ３３０Ｕを強制的にオフするための信号を遅延させる立上り遅延回路５１２とを備える。このようにしたので、上下アームのＩＢＧＴ３２８Ｕおよび３３０Ｕについて、これらを強制的にオフするための信号をそれぞれ確実に遅延させることができる。

（４）立上り遅延回路５０２および５１２は、図９または１０に示したような回路構成により、遅延時間tdeadに応じた時定数を有する抵抗７１０および容量７１１によって構成されるフィルタ回路と、このフィルタ回路を介して入力された信号UNinまたは信号UPinを所定の基準電圧Vrefと比較するコンパレータ７２０と、コンパレータ７２０の出力と入力端子７０５に入力された信号UNinまたは信号UPinとに基づいて、出力信号を切り替えるための切替信号を生成する信号生成回路とをそれぞれ有する。この信号生成回路は、図９に示したようなＡＮＤ回路７１５または図１０に示したようなエッジトリガ型のフリップフロップ回路８０１である。このような回路構成を採用することで、上記のような動作を行う立上り遅延回路５０２および５１２を実現することができる。

（５）立上り遅延回路５０２および５１２は、フィルタ回路の容量７１１に蓄積された電荷を放電することでフィルタ回路の状態をリセットするリセット回路として、インバータ回路７０６、Ｎ型ＦＥＴ７０８、抵抗７０７および抵抗７０９をさらにそれぞれ有する。このようにしたので、信号UNinおよび信号UPinにおいてオン指令とオフ指令とが繰り返される場合にも、これらの信号がオン指令からオフ指令に切り替えられる度に、ＩＧＢＴ３２８Ｕ、３３０Ｕをそれぞれ強制的にオフするための信号を遅延させて出力することができる。

上述した各実施形態はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施形態での効果を単独あるいは相乗して奏することができるからである。また、本発明の特徴を損なわない限り、本発明は上記実施の形態に何ら限定されるものではない。

１７２：制御回路、１７４：ドライバ回路：２００：電力変換装置、３２８Ｕ〜３２８Ｗ，３３０Ｕ〜３３０Ｗ：ＩＧＢＴ、５０２，５１２：立上り遅延回路、５０３，５１３：Ｐ型ＦＥＴ、６１０Ｕ〜６１０Ｗ，６１１Ｕ〜６１１Ｗ：ゲート駆動回路、６１６Ｕ〜６１６Ｗ：同時オン保護回路

Claims (13)

1. 上アーム用インバータ素子および下アーム用インバータ素子を有するインバータ回路を駆動するゲート駆動回路に接続され、前記上アーム用インバータ素子および前記下アーム用インバータ素子を短絡から保護する保護回路であって、
   前記ゲート駆動回路は、前記上アーム用インバータ素子に対するオン指令またはオフ指令として入力される上アーム制御信号に基づいて、前記上アーム用インバータ素子のオンオフを制御する上アーム用ゲート駆動回路と、前記下アーム用インバータ素子に対するオン指令またはオフ指令として入力される下アーム制御信号に基づいて、前記下アーム用インバータ素子のオンオフを制御する下アーム用ゲート駆動回路とを有し、
   前記保護回路は、前記下アーム制御信号がオン指令である場合は、前記上アーム用インバータ素子を強制的にオフするための第１の信号を前記上アーム用ゲート駆動回路に出力し、前記上アーム制御信号がオン指令である場合は、前記下アーム用インバータ素子を強制的にオフするための第２の信号を前記下アーム用ゲート駆動回路に出力することを特徴とする保護回路。
2. 請求項１に記載の保護回路において、
   前記下アーム制御信号がオン指令である場合に、前記上アーム制御信号に関わらず、オフ指令に対応する所定の電圧を前記第１の信号として前記上アーム用ゲート駆動回路に出力する第１のスイッチング素子と、
   前記上アーム制御信号がオン指令である場合に、前記下アーム制御信号に関わらず、前記所定の電圧を前記第２の信号として前記下アーム用ゲート駆動回路に出力する第２のスイッチング素子とを備えることを特徴とする保護回路。
3. 請求項２に記載の保護回路において、
   前記上アーム用ゲート駆動回路および前記下アーム用ゲート駆動回路には、前記上アーム制御信号および前記下アーム制御信号として、オン指令に対応する所定のＬレベル電圧またはオフ指令に対応する所定のＨレベル電圧がそれぞれ入力され、
   前記第１のスイッチング素子は、前記Ｈレベル電圧を有する高電位側電源端子と前記上アーム用ゲート駆動回路の入力端子の間に接続され、
   前記第２のスイッチング素子は、前記Ｈレベル電圧を有する高電位側電源端子と前記下アーム用ゲート駆動回路の入力端子の間に接続され、
   前記第１のスイッチング素子および前記第２のスイッチング素子は、前記Ｌレベル電圧が入力されるとオン状態となって前記Ｈレベル電圧を出力するＰ型ＦＥＴを用いてそれぞれ構成されることを特徴とする保護回路。
4. 請求項１乃至３のいずれか一項に記載の保護回路において、
   前記下アーム制御信号または前記上アーム制御信号がオン指令からオフ指令に切り替えられた場合に、前記下アーム制御信号または前記上アーム制御信号の切り替え時点から所定の遅延時間が経過するまで、前記第１の信号または前記第２の信号を出力し続けることを特徴とする保護回路。
5. 請求項４に記載の保護回路において、
   前記遅延時間は、前記上アーム制御信号または前記下アーム制御信号に応じて前記上アーム用インバータ素子または前記下アーム用インバータ素子がそれぞれオンからオフになるまでのターンオフ時間から、オフからオンになるまでのターンオン時間を引いた値よりも大きいことを特徴する保護回路。
6. 請求項４または５に記載の保護回路において、
   前記下アーム制御信号がオン指令からオフ指令に切り替えられた場合に、前記第１の信号を遅延させる第１の遅延回路と、
   前記上アーム制御信号がオン指令からオフ指令に切り替えられた場合に、前記第２の信号を遅延させる第２の遅延回路とを備えることを特徴とする保護回路。
7. 請求項６に記載の保護回路において、
   前記第１の遅延回路および前記第２の遅延回路は、
   前記遅延時間に応じた時定数を有するフィルタ回路と、
   前記フィルタ回路を介して入力された前記下アーム制御信号または前記上アーム制御信号を所定の基準電圧と比較するコンパレータと、
   前記コンパレータの出力と前記下アーム制御信号または前記上アーム制御信号とに基づいて、前記第１の信号または前記第２の信号の出力を切り替えるための切替信号を生成する信号生成回路とをそれぞれ有することを特徴とする保護回路。
8. 請求項７に記載の保護回路において、
   前記信号生成回路は、ＡＮＤ回路またはエッジトリガ型のフリップフロップ回路であることを特徴とする保護回路。
9. 請求項７または８に記載の保護回路において、
   前記第１の遅延回路および前記第２の遅延回路は、前記フィルタ回路の状態をリセットするリセット回路をさらにそれぞれ有することを特徴とする保護回路。
10. 所定のＬレベル電圧およびＨレベル電圧が交互に切り替えられる入力信号に対して、前記Ｌレベル電圧から前記Ｈレベル電圧への切り替え時、または前記Ｈレベル電圧から前記Ｌレベル電圧への切り替え時のいずれか一方については、前記入力信号を遅延させて出力し、他方については前記入力信号を遅延させずに出力する遅延回路であって、
    所定の遅延時間に応じた時定数を有するフィルタ回路と、
    前記フィルタ回路を介して入力された前記入力信号を所定の基準電圧と比較するコンパレータと、
    前記コンパレータの出力と前記入力信号とに基づいて、出力信号を生成する信号生成回路とを備えることを特徴とする遅延回路。
11. 請求項１０に記載の遅延回路において、
    前記信号生成回路は、ＡＮＤ回路またはエッジトリガ型のフリップフロップ回路であることを特徴とする遅延回路。
12. 請求項１０または１１に記載の遅延回路において、
    前記フィルタ回路の状態をリセットするリセット回路をさらに備えることを特徴とする遅延回路。
13. 請求項１乃至９のいずれか一項に記載の保護回路と、
    上アーム用インバータ素子および下アーム用インバータ素子を有するインバータ回路と、
    前記インバータ回路を駆動するゲート駆動回路とを備えることを特徴とするインバータ装置。

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