JP2015070241A - 多層プリント基板のパターン設計手法 - Google Patents

Abstract

【課題】高周波用伝送線路のリターンロス特性の解析手法として、コネクタを含む伝送線路全体を３次元でモデル化して解析できるシミュレータがあるが、３次元構造モデルは、ごく一部のコネクタしか供給されていないため、汎用性が低い。また、膨大な解析時間が掛かる。【解決手段】高周波用コネクタおよび抵抗、インダクタ、コンデンサ等の受動素子が実装された状態の信号伝送線路において、伝送線路全体を３次元モデル化して解析することなく、伝送する信号の周波数帯域でのＴＤＲ見かけ上の特性インピーダンスを設計値に整合させて所望のリターンロス特性を得、実装部位を最適化する。【選択図】 図１

Description

本発明は、多層プリント基板のパターン設計手法に関し、詳しくは、この多層プリント基板に設けられた、高周波用コネクタ、抵抗、インダクタ、コンデンサ等の受動素子実装された信号伝送線路において、所望のリターンロス特性を満足することができる多層プリント基板のパターン設計手法に関する。

１ＧＨｚを超えるような高周波のシリアル通信規格では、反射特性としてリターンロスの値が定義されている場合があり、例えば、ビデオ信号の一つであるシリアルデジタルインタフェース（ＳＤＩ）の第三世代として規格化された３Ｇ−ＳＤＩでは、周波数が５ＭＨｚ〜１．４８５ＧＨｚの範囲で１５ｄＢ以上、１．４８５ＧＨｚ〜２．９７ＧＨｚの範囲で１０ｄＢ以上のリターンロスが定義されている。

プリント基板においては、信号配線や信号伝送用スルーホールおよび抵抗、インダクタ、コンデンサ、コネクタ等の受動素子の実装部位の特性インピーダンス不整合が伝送信号の反射を生じさせ、リターンロス特性が劣化する。

特許文献１には、信号伝送用スルーホールの近傍にグラウンドスルーホールを設け、これらの位置関係や直径を適宜設定することにより、スルーホールの特性インピーダンスを伝送線路の特性インピーダンスに整合させることができる多層プリント基板が提案されている。

特許文献２には、部品実装用パッド部直下の内層プレーンにくり抜き部を設けることにより、パッド部の特性インピーダンスの低下を抑制させることができるプリント基板が提案されている。

特許第４８２４４４５号公報 特許第３５８３７０６号公報

上記技術はプリント基板単独の特性インピーダンス制御方法であり、特許文献１の手法を挿入型部品の実装用スルーホールに適用した場合、スルーホールの特性インピーダンスを伝送線路の特性インピーダンスに整合させることが必ずしも良いとは限らない。また、特許文献２には、実装部品の特性インピーダンスを考慮して、実装部品の特性に合せたパッド部の特性インピーダンス制御方法は明示されていない。いずれの技術も特性インピーダンスの制御技術であり、所望のリターンロス特性を満足するものではない。

高周波用伝送線路のリターンロス特性の解析手法として、コネクタを含む伝送線路全体を３次元でモデル化して解析できるシミュレータがある。しかし、シミュレーションをするために必要な高周波用コネクタの３次元構造モデルは、ごく一部のコネクタしか供給されていないため、汎用性が低い。また、膨大な解析時間が掛かるため、限られた開発期間で最適な仕様を決定することは困難であり、これを短縮するには非常に高価なワークステーションが必要になる。また、このような３次元解析ソフト自体が非常に高価である。

本発明は、多層プリント基板に抵抗、インダクタ、コンデンサ、コネクタ等の受動素子が実装された実装基板において、所望のリターンロス特性を得るため、伝送線路全体を３次元モデル化して解析することなく、部品実装部位を最適化することができるパターン設計手法を得ることを課題とする。

前記課題を解決するために、本発明は、高周波用コネクタおよび抵抗、インダクタ、コンデンサ等の受動素子が実装された状態の信号伝送線路において、伝送線路全体を３次元モデル化して解析することなく、伝送する信号の周波数帯域でのＴＤＲ見かけ上の特性インピーダンスを設計値に整合させて所望のリターンロス特性を得る。すなわち、プリント基板に実装される部分以外の特性インピーダンスの挙動をＴＤＲ測定により把握し、その挙動を基にモデル化し、実装部位を最適化するものである。

請求項１に記載の発明は、高周波用コネクタおよび抵抗、インダクタ、コンデンサ等の受動素子が実装された状態の信号伝送線路において、伝送する信号の周波数帯域でのＴＤＲ見かけ上の特性インピーダンスを設計値に整合させることで、所望のリターンロス特性を満足させることができる。

請求項２に記載の発明は、プリント基板に実装される部分以外の特性インピーダンスの挙動をＴＤＲ測定により把握し、その挙動に合わせて実装部位を最適化することで、膨大な時間の掛かる伝送線路全体の３次元電磁界解析を行うことなく、コネクタ実装部位の最適なパターン設計が可能となる。

本発明のパターン設計手法の手順である。 高周波用コネクタ実装部位のテスト基板概要図である。 高周波用コネクタの加工概略図である。 ＴＤＲ測定による高周波用コネクタのモデリングとその特性インピーダンスである。 高周波用コネクタ実装部位の特性インピーダンスの仕様検討図である。 高周波用コネクタ実装部位の３次元構造モデルの概略図である。 伝送線路のＴＤＲ解析結果である。 伝送線路のリターンロス解析結果である。 テスト基板のＴＤＲ実測測定結果である。 テスト基板のリターンロス実測測定結果である。

図１に本パターン設計手法の手順を示す。

（１）、高周波用コネクタの信号およびグラウンド端子からプリント基板に実装する部分を切断する。
（２）、（１）で加工した前記高周波用コネクタ（以下コネクタとする。）のＴＤＲ測定を行い、その挙動を把握する。ＴＤＲ測定条件として、前記コネクタの先端は開放、短絡の２条件を必須とし、終端条件での測定を行う。前記ＴＤＲ特性の挙動を回路シミュレータにて再現する。シミュレーションモデル回路は特性インピーダンスと伝播遅延時間からなる無損失モデルを使用する。
（３）．（２）の回路先端に前記コネクタ実装部位を含むプリント基板の特性を同様の無損失モデル回路で仮定し、所望のリターンロス特性を得るために、前記コネクタ実装部位の特性インピーダンスを何Ωにするか、設計値を定める。
（４）、電磁界解析ソフトで前記コネクタ実装部位または前記コネクタ実装部位を含むプリント基板上の伝送線路を解析し、Ｓパラメータモデルを抽出する。
（５）、（３）の回路先端に（４）で抽出したＳパラメータモデルを追加し、ＴＤＲおよびリターンロスを解析する。リターンロスが所望の値に満たない場合は、（４）、（５）を繰り返す。
上記の手法により得られたパターン設計仕様は所望のリターンロスを満足する仕様となる。

詳しくは図２に示すコネクタ実装部位の最適化検討用テスト基板を用いた設計事例にて説明する。コネクタは３Ｇ−ＳＤＩ規格対応のライトアングル型コネクタを採用し、チップ部品は最小限の終端抵抗のみとした。配線の特性インピーダンスは３Ｇ−ＳＤＩ規格に準拠した７５Ωとなるように設計し、伝送線路の配線長は２０ｍｍとした。基板は信号層（外層）とグラウンド層（内層）からなる１２層の構成である。ここでは、コネクタ信号端子挿入用のビアサイズやビア周辺のグラウンドのくり抜きサイズを決定することが目的となる。

図３にコネクタ加工の様子を示す。前記コネクタの端子が挿入される実装部位はプリント基板のビアと一体化して電磁界解析を行うために、前記実装部を切断し、それ以外の特性を評価できるように加工した。

図４にＴＤＲ測定による前記コネクタのモデリングの様子を示す。ＴＤＲ測定で使用した信号波形の立ち上り時間は３５ｐｓであり、立ち上り時間（Ｔｒ）と周波数帯域幅の間には、一般的に、立ち上り時間＝０．３５／周波数帯域幅の関係にあることが知られていることから、前記テスト基板は１０ＧＨｚ相当の周波数帯域を含んでいることとなる。なお、ＴＤＲ測定には、Ａｇｉｌｅｎｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ社のベクトル・ネットワークアナライザー（Ｅ５０７１Ｃ）のＴＤＲオプション機能を使用した。

前記コネクタの電気モデルは、特性インピーダンスと伝播遅延時間のみが定義された無損失のモデルであり、回路シミュレータにてＴＤＲ測定の挙動を再現できるように、測定は前記コネクタの信号端子とグラウンド端子を開放した場合と短絡した場合の２条件で行った。短絡条件では信号端子とグラウンド端子を強制的に短絡させているため、前記コネクタの信号端子の特性インピーダンスは本来よりも低く見えることが容易に予測できる。そのため、プリント基板に実装される直前の箇所（図４のｅのモデル）の特性インピーダンスを９０Ω程度とすることで、実測結果が再現できる。なお、モデル作製用のテスト基板は、７５Ω終端時の特性を測定するのが望ましい。

図５は、仕様検討に至った前記コネクタ実装部位の特性インピーダンスである。実装部位の電気モデルは電磁界解析から導き出される。ｂとｃ、ｄとｅの特性インピーダンスはそれぞれ、７５Ωを中心に高低のバランスがとれていることから、前記コネクタ実装部位ｆとｇの特性インピーダンスを７５Ωにすることが最適である。しかし、特許文献１に記載されている式（ｉ）〜（ｉｉｉ）により、ビアの特性インピーダンスの要素であるインダクタンス（Ｌ）とキャパシタンス（Ｃ）を計算すると、前記コネクタが実装できる直径のビアの特性インピーダンスを約７５Ωにすることは難しく、７５Ωよりも極めて低くなることが予想できる。そこで、前記コネクタの信号端子が挿入されるビア部の特性インピーダンスを約６５Ω、ビアからの引出し配線部を約８５Ωとし、７５Ωを中心に高低のバランスがとれるような仕様とした。

図６に前記コネクタ実装部位の３次元構造モデルを示す。解析ソフトは、有限要素法を採用した３次元の電磁界解析ソフトであるＡｇｉｌｅｎｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ社のＦＥＭ ｆｏｒ ＡＤＳを使用した。電磁界解析ソフトにより、前記コネクタ実装用のビアおよび内外層プレーンのくり抜き、引出し配線をモデル化し、Ｓパラメータを抽出した。前記ビアの特性インピーダンスを約６５Ωかつ前記引出し配線部の特性インピーダンスを約８５Ωとするために、前記内外層プレーンのくり抜きサイズを適宜設定する。そこで、特許文献１に記載の式（ｉ）〜（ｉｉｉ）を使用することにより、２回〜３回の解析で最適なパターン設計仕様を導き出すことが可能となる。前記コネクタにおいて、ビアの直径を１．３ ｍｍ、信号ビアとグラウンドビアの中心間隔を３．６ ｍｍとし、くり抜きの直径を４．５ ｍｍとすると、インダクタンスは７１０ｐＨ、総キャパシタンスは０．２３６ｐＦとなり、特性インピーダンスは√Ｌ／Ｃより約５５Ω、伝播遅延時間は√ＬＣより約１３ｐｓとなる。ただし、これは理論式に基づく予測である。

そこで、前記くり抜きの直径を２．３ｍｍ（図中Ｎｏ．１）、３．５ｍｍ（同Ｎｏ．２）、４．５ｍｍ（同Ｎｏ．３）とし、信号波形の立ち上り時間を３５ｐｓとして、伝送線路のＴＤＲ解析を行った。その結果を図７示す。ビア周辺のくり抜きサイズを大きくすることで、ビアおよび引出し配線部の特性インピーダンスが上昇し、前記くり抜きの直径を４．５ ｍｍとした場合に、７５Ωを中心に高低のバランスがとれると判断される。ここで、３Ｇ−ＳＤＩ規格の３ＧＨｚをターゲットとし、信号波形の立ち上り時間を１１５ｐｓとすると、ほぼ７５Ωに整合される。

前記伝送線路のリターンロス解析の結果を図８に示す。ＴＤＲ解析結果と良く傾向が一致していることが確認され、前記ビア周辺のくり抜きサイズは直径４．５ｍｍ程度が望ましいことが分かる。

図９にテスト基板のＴＤＲ実測測定結果、図１０にテスト基板のリターンロス実測測定結果を示す。前記コネクタ実装部位の特性インピーダンス不整合具合やリターンロス特性はシミュレーション結果と概ね一致していることが確認でき、本発明の手法は妥当である。

本発明の手法を用いれば、比較的簡易なシミュレーションにより、ＴＤＲのバランスがとれるパターン設計仕様を検討することができるので、何度も基板を製造することなく、所望のリターンロス特性を得るための最適なパターンを設計することができる。

１．高周波用コネクタ
２．テスト基板
３．伝送線路
４．抵抗
５．ビア
６．くり抜き部分
７．ＴＤＲ測定器
８．高周波用コネクタの電気モデル
９．シミュレーション回路
１０．実装部位の電気モデル

Claims (2)

1. 高周波用コネクタおよび抵抗、インダクタ、コンデンサ等の受動素子が接続された信号伝送線路を有する多層プリント基板のパターン設計手法であって、前記高周波用コネクタおよび抵抗、インダクタ、コンデンサ等の受動素子が実装された状態の信号伝送線路のリターンロス特性と、前記信号伝送路を伝送する信号の周波数帯域でのＴＤＲ見かけ上の特性インピーダンスとを整合させることを特徴とする多層プリント基板のパターン設計手法。
2. 請求項１において、プリント基板に実装される部分以外の特性インピーダンスの挙動をＴＤＲ測定により把握し、その挙動に合わせて実装部位を最適化することを特徴とする多層プリント基板のパターン設計手法。