JP2015061160A - 基準電圧供給回路および電子装置 - Google Patents

Abstract

【課題】電源供給の立ち上がり時に安定した基準電圧を供給することができる基準電圧供給回路および電子装置を提供すること。
【解決手段】電源電圧から抵抗によって分圧された基準電圧を生成する基準電圧生成部１０と、入力された基準電圧とＦＥＴに出力される出力電圧とから差動増幅する差動増幅部２０と、を備え、ＦＥＴに入力される電圧が基準値を超える構成である場合、ＦＥＴに入力される電圧を制限するツェナーダイオードＤＺを設けて構成する。
【選択図】図１

Description

本発明は、基準電圧供給回路およびこれを搭載した電子装置に関する。

従来では、図５のように、ＦＥＴ（Field Effect Transistor:電界効果トランジスタ）およびＲＦＣ（RF choke coil）を搭載した基準電圧供給回路が知られており、基準電圧生成部１０では、抵抗分圧によって電源電圧から基準電圧を生成している。図５の基準電圧供給回路は、電源１から供給された電圧Ｖｓを、基準電圧生成部１０を構成する抵抗Ｒ１および抵抗Ｒ２のそれぞれの抵抗値Ｒ１、Ｒ２によって分圧し、Ｖｇ＝Ｒ２／（Ｒ１＋Ｒ２）×Ｖｓを生成して後段のＦＥＴのゲート端子へ印加する。

なお、抵抗分圧型の基準電圧供給回路ではＦＥＴのゲート端子のリーク電流が大きいことがある。ＦＥＴの動作状態によってゲート電圧が変動する場合には、図６に示す基準電圧供給回路のように、基準電圧生成部１０とＦＥＴの間にＯｐＡｍｐを挿入し、インピーダンスを変換することによってＦＥＴのリーク電流によるゲート電圧の変動を吸収することがある。

基準電圧生成部１０により生成した基準電圧が、ＯｐＡｍｐの非反転入力端子（＋）に入力され、ＯｐＡｍｐ出力が、後段のトランジスタＴＲ４および抵抗Ｒ６から成るエミッタフォロワ回路を介してＯｐＡｍｐの反転入力端子（−）に入力されるため、負帰還回路（ボルテージフォロワ回路）を形成し、リーク電流によるＦＥＴのゲート電圧の変動を吸収する。このとき、ＦＥＴのゲート端子のリーク電流がそれほど大きくなく、ＯｐＡｍｐの出力のみでリーク電流を吸収することができる場合には、トランジスタＴＲ４および抵抗Ｒ６から成るエミッタフォロワ回路を省略して、ＯｐＡｍｐのみのボルテージフォロワを形成することもある。

図６に示す基準電圧供給回路のＯｐＡｍｐから、図７に示す基準電圧供給回路のディスクリート構成に変更しても基本原理は同一である。差動増幅回路２０は、図６に示したＯｐＡｍｐに相当する部分にあたり、差動増幅を行うトランジスタＴＲ１とトランジスタＴＲ２、差動増幅回路２０に電流を供給する抵抗Ｒ３、差動増幅回路２０の増幅電流を電圧に変換する抵抗Ｒ４、差動増幅出力を更に増幅するトランジスタＴＲ３、ＴＲ３の出力を電圧に変換する抵抗Ｒ５で構成している。なお、トランジスタの代わりにＦＥＴで構成する場合もある。

なお、高い電源電圧の下でも安定して動作でき又は低い電源電圧の下でも高い電源電圧の下でも安定して動作する差動増幅回路については、特許文献１が知られている。

特開平０６−０９０１２２号公報

図７において、電源１により基準電圧供給回路に電源電圧Ｖｓが供給されると、抵抗Ｒ３を介して差動増幅回路２０に電流が流れるが、電源１の立ち上がり時、トランジスタＴＲ１およびトランジスタＴＲ２は、ＶＢＥ−ＩＣ特性からＶＢＥがある程度の電位差（例：概ね０．７Ｖ）となるまで飽和し続けるため、しばらくはコレクタ電流がほとんど流れない。例えば、抵抗Ｒ３の電流制限作用により、トランジスタの飽和が解消するときの電源１の電圧は前述の０．７Ｖよりも高くなる。

コレクタ電流が流れないと、抵抗Ｒ４で発生する電圧も低くなるため、後段トランジスタＴＲ３も飽和し続け、トランジスタＴＲ３のコレクタ電流は流れずＯＦＦのままである。このとき、トランジスタＴＲ４は抵抗Ｒ５を介して電源１に接続されているため、トランジスタＴＲ３よりも先に飽和が解消され、トランジスタＴＲ４はＯＮとなる。このとき、トランジスタＴＲ１およびトランジスタＴＲ２はまだＯＮ状態となっていないため、負帰還作用が働かず、ＦＥＴのゲート端子にはＶｓ−ＶＣＥ（ＴＲ４）が印加される。

この動作状態を表した例が図８のグラフであり、上段のグラフは電源１の電圧Ｖｓの立ち上がり、下段のグラフはＦＥＴのゲート印加電圧Ｖｇを表している。

この例では、Ｖｇの設定電圧が０．５Ｖであり、電源１の電圧が０Ｖから１０Ｖに立ち上がるまでの間に、前記の作用によってＶｇが設定電圧０．５Ｖを超えている様子（２ｍｓ付近）を表現している。

ＦＥＴがＥ−ｐＨＥＭＴなどピンチオフ電圧の低いものであった場合、一般に定格ゲート電圧Ｖｇ ｍａｘ．も低い（例えばＶｇ ｍａｘ．＝１．０Ｖ）ため、電源１の立ち上がり特性によっては定格電圧を超えてしまい、ＦＥＴに恒久的なダメージを与えてしまうことがあった。

本発明は、このような課題に鑑み、電源供給の立ち上がり時に安定した基準電圧を供給することができる基準電圧供給回路および電子装置を提供することを目的とする。

本発明の基準電圧供給回路は、電源電圧から抵抗によって分圧された基準電圧を生成する基準電圧生成部と、入力された前記基準電圧と特定部品に出力される出力電圧とから差動増幅する差動増幅部と、を備え、前記特定部品に入力される電圧が基準値を超える構成である場合、前記特定回路に入力される電圧を制限するツェナーダイオードを設けて構成される。

また、本発明の基準電圧供給回路の前記ツェナーダイオードは、前記差動増幅部の前記出力電圧を制限するように設置されているように構成される。

本発明は、電源供給の立ち上がり時に安定した基準電圧を供給することができる基準電圧供給回路および電子装置を提供するものである。

本実施例に係る基準電圧供給回路の回路図である。 本実施例に係る基準電圧供給回路の電源およびＦＥＴの測定結果を表す図である。 本実施例に係る基準電圧供給回路の変形例の図である。 本実施例に係る基準電圧供給回路の変形例をアレンジした図である。 従来の基準電圧供給回路の回路図である。 ＯｐＡｍｐを搭載した従来の基準電圧供給回路の回路図である。 差動増幅回路を搭載した従来の基準電圧供給回路の回路図である。 差動増幅回路を搭載した従来の基準電圧供給回路の電源およびＦＥＴの測定結果を表す図である。

以下、本発明の実施の形態について、図面を参照して説明する。

図１は、本実施例に係る基準電圧供給回路の回路図である。図１の基準電圧供給回路は、
基準電圧を生成する基準電圧生成部１０、２つの入力電圧の差分を一定係数で増幅する差動増幅部２０、差動増幅部２０の出力側に接続するツェナーダイオードＤＺを備えている。

また、ツェナーダイオードＤＺは、トランジスタＴＲ２のベース側、抵抗Ｒ６、ＦＥＴのゲート端子、およびトランジスタＴＲ４のエミッタ側の間に挿入されている。

図１の基準電圧供給回路は、基準電圧生成部１０から生成された電圧出力が差動増幅部２０に入力されるよう構成され、ツェナーダイオードＤＺの電圧出力が差動増幅部２０の他方へ入力されるように負帰還回路を形成するよう構成されている。また、ツェナーダイオードＤＺには、電源供給の立ち上がりにて基準電圧出力以上の電圧がＦＥＴに出力されないようツェナー電圧が設定されている。

基準電圧生成部１０は、電源１、抵抗Ｒ１、および抵抗Ｒ２によって構成されており、源１から供給された電圧Ｖｓを、抵抗Ｒ１、および抵抗Ｒ２のそれぞれの抵抗値Ｒ１、Ｒ２によって分圧し、差動増幅部２０に出力している。

図１の基準電圧供給回路は、電源１から供給された電圧Ｖｓを、基準電圧生成部１０を構成する抵抗Ｒ１および抵抗Ｒ２のそれぞれの抵抗値Ｒ１、Ｒ２によって分圧し、Ｖｇ＝Ｒ２／（Ｒ１＋Ｒ２）×Ｖｓを生成する。

差動増幅部２０は、差動増幅を行うトランジスタＴＲ１とトランジスタＴＲ２、差動増幅部２０に電流を供給する抵抗Ｒ３、差動増幅部２０の増幅電流を電圧に変換する抵抗Ｒ４、差動増幅出力を更に増幅するトランジスタＴＲ３、ＴＲ３の出力を電圧に変換する抵抗Ｒ５で構成している。

電源１により基準電圧供給回路に電源電圧Ｖｓが供給されると、抵抗Ｒ３を介して差動増幅部２０に電流が流れるが、電源１の立ち上がり時、トランジスタＴトランジスタＲ１およびトランジスタＴＲ２は、ＶＢＥ−ＩＣ特性からＶＢＥがある程度の電位差（例：概ね０．７Ｖ）となるまで飽和し続けるため、しばらくはコレクタ電流がほとんど流れない。例えば、抵抗Ｒ３の電流制限作用により、トランジスタの飽和が解消するときの電源１の電圧は前述の０．７Ｖよりも高くなる。

コレクタ電流が流れないと、抵抗Ｒ４で発生する電圧も低くなるため、後段トランジスタＴＲ３も飽和し続け、トランジスタＴＲ３のコレクタ電流は流れずＯＦＦのままである。このとき、トランジスタＴＲ４は抵抗Ｒ５を介して電源１に接続されているため、トランジスタＴＲ３よりも先に飽和が解消され、トランジスタＴＲ４はＯＮとなる。このとき、トランジスタＴＲ１およびトランジスタＴＲ２はまだＯＮ状態となっていないため、負帰還作用が働かず、ＦＥＴのゲート端子にはＶｓ−ＶＣＥ（ＴＲ４）が印加される。

トランジスタＴＲ４がＯＮとなったとき、トランジスタＴＲ４のエミッタ電圧（Ｖｓ−ＶＣＥ（ＴＲ４））が現れるが、ツェナーダイオードには、アノード−カソード間電圧がツェナー電圧を超えない限り、ほとんど電流が流れない。このため、その間はＦＥＴのゲート印加電圧Ｖｇが低くなる。

ＴＲ４のエミッタ電圧がツェナー電圧を超えると、ツェナーダイオードのアノード側、即ちＦＥＴのゲート端子に電圧が現れる。

ここで、ツェナー電圧をＴＲ１およびＴＲ２がＯＮ状態となるＶｓ以上に設定する。ツェナーダイオードのアノード−カソード間がツェナー電圧に到達したときにはＴＲ１およびＴＲ２がＯＮ状態となっており、負帰還作用で、その電圧Ｖｇは基準電圧生成部１０で設定した電圧（＝Ｒ２／（Ｒ１＋Ｒ２）×Ｖｓ）となり、設定電圧を上回る電圧がＶｇに印加されることは無くなる。

図２は、本実施例に係る基準電圧供給回路の電源立ち上げ開始の様子を表したものである。この図では２ｍｓ付近から負帰還が成立しているが、電源立ち上げ開始からそこまでの間、基準電圧生成部１０で設定した電圧以上の電圧がＶｇに印加されていない。

従って、ツェナーダイオードＤＺには、電源供給の立ち上がりにて基準電圧出力以上の電圧がＦＥＴに出力されないようツェナー電圧が設定されているため、本実施例に係る基準電圧供給回路は、ＦＥＴのゲート端子に対して安定した基準電圧を供給することができる。

図３は、本実施例に係る基準電圧供給回路の変形例である。図３で示すように、図１の基準電圧供給回路の差動増幅部２０をＯｐＡｍｐ置き換えても同様の効果があり、ＦＥＴのゲート端子に対して安定した基準電圧を供給することができる。

図４は、図３の基準電圧供給回路の変形例をアレンジしたものであり、図４で示すように、図４の基準電圧供給回路は、図３の基準電圧供給回路からトランジスタＴＲ４および抵抗Ｒ６から成るエミッタフォロワ回路を削除した構成となっているが、同様の効果があり、ＦＥＴのゲート端子に対して安定した基準電圧を供給することができる。

なお、本発明は、基準電圧供給回路を搭載した基地局等の電子装置に適用可能である。

１、２ 電源
１０ 基準電圧生成部
２０ 差動増幅回路

Claims (4)

1. 電源電圧から抵抗によって分圧された基準電圧を生成する基準電圧生成部と、
   入力された前記基準電圧と特定部品に出力される出力電圧とから差動増幅する差動増幅部と、
   を備え、
   前記特定部品に入力される電圧が基準値を超える構成である場合、前記特定回路に入力される電圧を制限するツェナーダイオードを設けた基準電圧供給回路。
2. 前記ツェナーダイオードは、前記差動増幅部の前記出力電圧を制限するように設置されている請求項１に記載の基準電圧供給回路。
3. 前記差動増幅部がオペアンプで構成された請求項１または請求項２に記載の基準電圧供給回路。
4. 請求項１から請求項３までの何れかに記載の基準電圧供給回路を搭載した電子装置。
   
   

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