JP2015053654A - Fpgaシステム - Google Patents
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Abstract
【課題】マイクロコンピュータから直接FPGAにFPGAデータを出力できるようにして、FPGAが含まれる回路の回路規模を抑制し、また、消費電力を抑制する。【解決手段】FPGA101は、データ出力元が任意のデータ出力速度でデータを出力することを許容するデバッグポート105を有する。マイクロコンピュータ102は、FPGA101のデバッグポート105に接続され、入力したFPGAデータをFPGA101のデバッグポート105に出力する。【選択図】図1
Description
本発明は、FPGA(Field Programmable Gate Array)が含まれる構成に関する。
FPGAは、多数の論理回路を一つの半導体チップに集積し,アレイ状にしたデジタルIC(Integrated Circuit)であり、製造後に論理回路をプログラミングすることができる。
従来は、例えば、図2に示す構成にて、FPGAのプログラムを外部から書き換えていた。
従来は、例えば、図2に示す構成にて、FPGAのプログラムを外部から書き換えていた。
図2では、基板200上にFPGA201、マイクロコンピュータ202、SRAM(Static Random Access Memory)203、スイッチ204、平滑コンデンサー205、電池206が配置されている。
FPGAデータには、FPGA201のプログラミングのためのコンフィグレーションデータが含まれる。
またコンフィグレーションデータにはパラメータデータが含まれる。
コンフィグレーションデータは、マイクロコンピュータ202からSRAM203に書き込まれ、リセット時にFPGA201がSRAM203から読込む。
SRAM203の電源は、電池206から供給されており、基板200への電源供給が無くなった場合でもSRAM203に書込まれたコンフィグレーションデータを保持できるよう配慮されている。
コンフィグレーションデータには、通常、頻繁に書き換えられるデータ(IPアドレスなど)や秘匿すべきパラメータデータが含まれている。
そしてパラメータデータの消去が必要になった時には、SRAM203への電源供給を断つことでSRAM203内のコンフィグレーションデータと共に消去することができる。
FPGAデータには、FPGA201のプログラミングのためのコンフィグレーションデータが含まれる。
またコンフィグレーションデータにはパラメータデータが含まれる。
コンフィグレーションデータは、マイクロコンピュータ202からSRAM203に書き込まれ、リセット時にFPGA201がSRAM203から読込む。
SRAM203の電源は、電池206から供給されており、基板200への電源供給が無くなった場合でもSRAM203に書込まれたコンフィグレーションデータを保持できるよう配慮されている。
コンフィグレーションデータには、通常、頻繁に書き換えられるデータ(IPアドレスなど)や秘匿すべきパラメータデータが含まれている。
そしてパラメータデータの消去が必要になった時には、SRAM203への電源供給を断つことでSRAM203内のコンフィグレーションデータと共に消去することができる。
なお、FPGAに関する従来技術として、例えば、特許文献1に記載の技術がある。
図2に示す従来の構成では、FPGA201、マイクロコンピュータ202の他にSRAM203が配置されているため回路規模が大きいという課題がある。
また電池206に対しSRAM203の消費電力が大きいという課題がある。
この課題に対して、SRAM及びフラッシュROM(Read Only Memory)が内蔵されているマイクロコンピュータを用い、マイクロコンピュータをFPGAのフラッシュROMポートに接続し、マイクロコンピュータからFPGAのフラッシュROMポートにFPGAデータを出力するということが考えられる。
しかし、フラッシュROMポートの読込み速度に比べてマイクロコンピュータのデータ出力速度が低速であるため、マイクロコンピュータをフラッシュROMポートに接続しても、フラッシュROMポートとマイクロコンピュータとの間で同期をとることができず、マイクロコンピュータからFPGAにFPGAデータを出力することができないという課題がある。
また電池206に対しSRAM203の消費電力が大きいという課題がある。
この課題に対して、SRAM及びフラッシュROM(Read Only Memory)が内蔵されているマイクロコンピュータを用い、マイクロコンピュータをFPGAのフラッシュROMポートに接続し、マイクロコンピュータからFPGAのフラッシュROMポートにFPGAデータを出力するということが考えられる。
しかし、フラッシュROMポートの読込み速度に比べてマイクロコンピュータのデータ出力速度が低速であるため、マイクロコンピュータをフラッシュROMポートに接続しても、フラッシュROMポートとマイクロコンピュータとの間で同期をとることができず、マイクロコンピュータからFPGAにFPGAデータを出力することができないという課題がある。
この発明は、上記のような課題を解決することを主な目的の一つとしており、マイクロコンピュータから直接FPGAにFPGAデータを出力できるようにして、FPGAが含まれる回路の回路規模を低減し、また、消費電力を低減することを主な目的とする。
本発明に係るFPGAシステムは、
FPGA(Field Programmable Gate Array)と、
前記FPGAに出力するFPGAデータを記憶するマイクロコンピュータとを有し、
前記FPGAは、
データ出力元からのデータを入力する入力ポートであって、前記データ出力元が任意のデータ出力速度でデータを出力することを許容する入力ポートを有し、
前記マイクロコンピュータは、
前記FPGAの前記入力ポートに接続され、
前記FPGAデータを前記FPGAの前記入力ポートに出力することを特徴とする。
FPGA(Field Programmable Gate Array)と、
前記FPGAに出力するFPGAデータを記憶するマイクロコンピュータとを有し、
前記FPGAは、
データ出力元からのデータを入力する入力ポートであって、前記データ出力元が任意のデータ出力速度でデータを出力することを許容する入力ポートを有し、
前記マイクロコンピュータは、
前記FPGAの前記入力ポートに接続され、
前記FPGAデータを前記FPGAの前記入力ポートに出力することを特徴とする。
前記FPGAの前記入力ポートは、
前記FPGAのデバッグに用いられるデバッグポートであることを特徴とする。
前記FPGAのデバッグに用いられるデバッグポートであることを特徴とする。
前記マイクロコンピュータは、
前記FPGAデータを構成する、前記FPGAのプログラミングのためのコンフィグレーションデータを記憶する、不揮発性の第1の記憶部と、
前記FPGAデータを構成する、前記FPGAに設定するパラメータデータを記憶する、揮発性の第2の記憶部とを有することを特徴とする。
前記FPGAデータを構成する、前記FPGAのプログラミングのためのコンフィグレーションデータを記憶する、不揮発性の第1の記憶部と、
前記FPGAデータを構成する、前記FPGAに設定するパラメータデータを記憶する、揮発性の第2の記憶部とを有することを特徴とする。
前記第1の記憶部は、
前記FPGA以外は前記コンフィグレーションデータを読み出すことができないフラッシュROM(Read Only Memory)であり、
前記第2の記憶部は、
前記マイクロコンピュータに実装されているプログラムにより前記パラメータデータを消去することができるSRAM(Static Random Access Memory)であることを特徴とする。
前記FPGA以外は前記コンフィグレーションデータを読み出すことができないフラッシュROM(Read Only Memory)であり、
前記第2の記憶部は、
前記マイクロコンピュータに実装されているプログラムにより前記パラメータデータを消去することができるSRAM(Static Random Access Memory)であることを特徴とする。
本発明によれば、マイクロコンピュータから直接FPGAにFPGAデータを出力することができるため、SRAMやフラッシュROMを不要とすることができ、回路規模及び消費電力を低減することができる。
実施の形態1.
図1は、本実施の形態に係る回路構成を示す。
図1の構成では、基板100にFPGA10とマイクロコンピュータ102とスイッチ105が配置されている。
マイクロコンピュータ102には、SRAM103(第2の記憶部の例)とフラッシュROM104(第1の記憶部の例)が含まれる。
また、マイクロコンピュータ102は、FPGA101のデバッグポート105に接続されている。
デバッグポート105は、FPGA101のデバッグに用いられる。
デバッグポート105は、データ出力元からのデータを入力する入力ポートであり、データ出力元が任意のデータ出力速度でデータを出力することができる入力ポートである。
つまり、デバッグポート105は、データ出力元にデータの出力を要求することなく、データ出力元から出力されたデータを(パッシブに)入力する入力ポートである。
デバッグポート105は、例えば、JTAGポートである。
なお、FPGA101とマイクロコンピュータ102とを合わせてFPGAシステムともいう。
図1は、本実施の形態に係る回路構成を示す。
図1の構成では、基板100にFPGA10とマイクロコンピュータ102とスイッチ105が配置されている。
マイクロコンピュータ102には、SRAM103(第2の記憶部の例)とフラッシュROM104(第1の記憶部の例)が含まれる。
また、マイクロコンピュータ102は、FPGA101のデバッグポート105に接続されている。
デバッグポート105は、FPGA101のデバッグに用いられる。
デバッグポート105は、データ出力元からのデータを入力する入力ポートであり、データ出力元が任意のデータ出力速度でデータを出力することができる入力ポートである。
つまり、デバッグポート105は、データ出力元にデータの出力を要求することなく、データ出力元から出力されたデータを(パッシブに)入力する入力ポートである。
デバッグポート105は、例えば、JTAGポートである。
なお、FPGA101とマイクロコンピュータ102とを合わせてFPGAシステムともいう。
マイクロコンピュータ102は、外部からFPGAデータを入力する。
前述のように、FPGAデータには、FPGA101のプログラミングのためのコンフィグレーションデータと、FPGA101に設定するパラメータデータが含まれる。
コンフィグレーションデータは、マイクロコンピュータ102内のフラッシュROM104に書き込まれ、リセット時にFPGA101がデバッグポート105を介してフラッシュROM104から読込む。
フラッシュROM104は、外部から(FPGA101以外には)コンフィグレーションデータを読み出すことができない構成であることが望ましい。
パラメータデータは、通常、頻繁に書き換えられるデータ(IPアドレスなど)や秘匿すべきデータであるため、マイクロコンピュータ102内のSRAM103で保持する。
また、FPGA101は、デバッグポート105を介して、必要に応じて、SRAM103からパラメータデータを読込む。
マイクロコンピュータ102は、自身のデータ出力速度にてコンフィグレーションデータ及びパラメータデータをFPGA101に出力することができる。
前述のように、FPGAデータには、FPGA101のプログラミングのためのコンフィグレーションデータと、FPGA101に設定するパラメータデータが含まれる。
コンフィグレーションデータは、マイクロコンピュータ102内のフラッシュROM104に書き込まれ、リセット時にFPGA101がデバッグポート105を介してフラッシュROM104から読込む。
フラッシュROM104は、外部から(FPGA101以外には)コンフィグレーションデータを読み出すことができない構成であることが望ましい。
パラメータデータは、通常、頻繁に書き換えられるデータ(IPアドレスなど)や秘匿すべきデータであるため、マイクロコンピュータ102内のSRAM103で保持する。
また、FPGA101は、デバッグポート105を介して、必要に応じて、SRAM103からパラメータデータを読込む。
マイクロコンピュータ102は、自身のデータ出力速度にてコンフィグレーションデータ及びパラメータデータをFPGA101に出力することができる。
このように、本実施の形態では、マイクロコンピュータ102をデバッガとして動作させ、FPGAのデバッグ機能を利用することで、マイクロコンピュータ102による低速の書込みを可能とする。
そして、マイクロコンピュータ102から直接FPGA101にFPGAデータを出力することができるので、マイクロコンピュータ102の外側にSRAMを配置する必要がない。
このため、FPGAが含まれる回路の回路規模を低減することができ、また、消費電力を低減することができる。
このため、FPGAが含まれる回路の回路規模を低減することができ、また、消費電力を低減することができる。
また、従来の構成では、マイクロコンピュータ外のSRAMにパラメータデータを含むすべてのコンフィグレーションデータを収容している。
つまり、マイクロコンピュータ外のSRAMを大容量にする必要がある。
本実施の形態では、マイクロコンピュータにおいて、コンフィグレーションデータの大部分を電力を消費しないフラッシュROMに収容し、パラメータデータだけをSRAMの収容することができる。
このため、小容量のSRAMを使用することで、消費電力を削減することができる。
つまり、マイクロコンピュータ外のSRAMを大容量にする必要がある。
本実施の形態では、マイクロコンピュータにおいて、コンフィグレーションデータの大部分を電力を消費しないフラッシュROMに収容し、パラメータデータだけをSRAMの収容することができる。
このため、小容量のSRAMを使用することで、消費電力を削減することができる。
また、本実施の形態では、マイクロコンピュータ102が、パラメータデータを消去すべき事象が発生したことを検知し、マイクロコンピュータ102に実装されているプログラムによりSRAM103内のパラメータデータを消去することができる。
図2に示す従来の構成では、パラメータデータを消去すべき事象が発生した場合には、SRAM203へ電力供給を断つことでパラメータデータを消去している。
例えば図2に示す電源回路上のコンデンサー205の存在により、電力供給の切断の指示が発行されてから実際にSRAM203への電力供給が切断されるまでにタイムラグが発生する。
一般に電源回路に入っているコンデンサー205にチャージされている電荷が放電するまでは電源が供給されてしまうので、一定の時間が経過するまでSRAM203のパラメータデータを消去することができない。
図2の構成では、電源の安定性を求めるとコンデンサー205の放電に要する時間(パラメータデータが消去されるまでの時間)が長くなり、パラメータデータが消去されるまでの時間を短くしようとすると安定性が損なわれるという矛盾がある。
これに対して、本実施の形態では、マイクロコンピュータ102に実装されているプログラムにより、図2の構成の場合に比べて短い時間でSRAM103内のパラメータデータを消去することができる。
また、本実施の形態では、図2の構成のような矛盾が生じることなく、安定性を損なわずに素早くパラメータデータを消去することができる。
図2に示す従来の構成では、パラメータデータを消去すべき事象が発生した場合には、SRAM203へ電力供給を断つことでパラメータデータを消去している。
例えば図2に示す電源回路上のコンデンサー205の存在により、電力供給の切断の指示が発行されてから実際にSRAM203への電力供給が切断されるまでにタイムラグが発生する。
一般に電源回路に入っているコンデンサー205にチャージされている電荷が放電するまでは電源が供給されてしまうので、一定の時間が経過するまでSRAM203のパラメータデータを消去することができない。
図2の構成では、電源の安定性を求めるとコンデンサー205の放電に要する時間(パラメータデータが消去されるまでの時間)が長くなり、パラメータデータが消去されるまでの時間を短くしようとすると安定性が損なわれるという矛盾がある。
これに対して、本実施の形態では、マイクロコンピュータ102に実装されているプログラムにより、図2の構成の場合に比べて短い時間でSRAM103内のパラメータデータを消去することができる。
また、本実施の形態では、図2の構成のような矛盾が生じることなく、安定性を損なわずに素早くパラメータデータを消去することができる。
以上、本実施の形態では、SRAM103とフラッシュROM104が含まれるマイクロコンピュータ102をFPGA01のデバッグポート105に接続し、マイクロコンピュータ102から直接FPGA101にFPGAデータを出力するFPGAシステムを説明した。
また、FPGA101以外は、フラッシュROM104からコンフィグレーションデータを読み出すことができないことを説明した。
また、マイクロコンピュータ102に実装されているプログラムにより素早くSRAM103内のパラメータデータを消去可能であることを説明した。
また、FPGA101以外は、フラッシュROM104からコンフィグレーションデータを読み出すことができないことを説明した。
また、マイクロコンピュータ102に実装されているプログラムにより素早くSRAM103内のパラメータデータを消去可能であることを説明した。
なお、以上の説明では、マイクロコンピュータ102をFPGA101のデバッグポート105に接続する例を説明したが、データ出力元のデータ出力速度に合わせてデータを入力できるポートであれば、デバッグポート105以外のポートであってもよい。
100 基板、101 FPGA、102 マイクロコンピュータ、103 SRAM、104 フラッシュROM、105 デバッグポート、106 スイッチ、200 基板、201 FPGA、202 マイクロコンピュータ、203 SRAM、204 スイッチ、205 平滑コンデンサー、206 電池。
Claims (4)
- FPGA(Field Programmable Gate Array)と、
前記FPGAに出力するFPGAデータを記憶するマイクロコンピュータとを有し、
前記FPGAは、
データ出力元からのデータを入力する入力ポートであって、前記データ出力元が任意のデータ出力速度でデータを出力することを許容する入力ポートを有し、
前記マイクロコンピュータは、
前記FPGAの前記入力ポートに接続され、
前記FPGAデータを前記FPGAの前記入力ポートに出力することを特徴とするFPGAシステム。 - 前記FPGAの前記入力ポートは、
前記FPGAのデバッグに用いられるデバッグポートであることを特徴とする請求項1に記載のFPGAシステム。 - 前記マイクロコンピュータは、
前記FPGAデータを構成する、前記FPGAのプログラミングのためのコンフィグレーションデータを記憶する、不揮発性の第1の記憶部と、
前記FPGAデータを構成する、前記FPGAに設定するパラメータデータを記憶する、揮発性の第2の記憶部とを有することを特徴とする請求項1に記載のFPGAシステム。 - 前記第1の記憶部は、
前記FPGA以外は前記コンフィグレーションデータを読み出すことができないフラッシュROM(Read Only Memory)であり、
前記第2の記憶部は、
前記マイクロコンピュータに実装されているプログラムにより前記パラメータデータを消去することができるSRAM(Static Random Access Memory)であることを特徴とする請求項3に記載のFPGAシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013186589A JP2015053654A (ja) | 2013-09-09 | 2013-09-09 | Fpgaシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013186589A JP2015053654A (ja) | 2013-09-09 | 2013-09-09 | Fpgaシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015053654A true JP2015053654A (ja) | 2015-03-19 |
Family
ID=52702351
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013186589A Pending JP2015053654A (ja) | 2013-09-09 | 2013-09-09 | Fpgaシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2015053654A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109782890A (zh) * | 2018-12-11 | 2019-05-21 | 广东高云半导体科技股份有限公司 | 一种电子设备及其低功耗fpga器件 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002342085A (ja) * | 2001-05-14 | 2002-11-29 | Meidensha Corp | コンフィギュレーション方式 |
-
2013
- 2013-09-09 JP JP2013186589A patent/JP2015053654A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002342085A (ja) * | 2001-05-14 | 2002-11-29 | Meidensha Corp | コンフィギュレーション方式 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109782890A (zh) * | 2018-12-11 | 2019-05-21 | 广东高云半导体科技股份有限公司 | 一种电子设备及其低功耗fpga器件 |
CN109782890B (zh) * | 2018-12-11 | 2020-05-22 | 广东高云半导体科技股份有限公司 | 一种电子设备及其低功耗fpga器件 |
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