JP2015041675A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】埋込絶縁膜の凹部内に導電膜が埋設されて他の導電膜等とショートすることを防止する。【解決手段】第１活性領域を形成する工程と、第１活性領域と交差する溝を第１活性領域内に形成する工程と、溝の下部に配線、上部に埋込絶縁膜を形成する工程と、埋込絶縁膜を覆うように保護絶縁膜およびマスク膜を順次、形成する工程と、マスク膜のパターンを形成する工程と、開口内に上面が露出する保護絶縁膜を変質層に変換させる工程と、開口以外に形成された保護絶縁膜を残存させると共に変質層を選択的に除去してホールを形成する工程と、ホール内に導電膜を埋設する工程と、を有する半導体装置の製造方法。【選択図】図１Ｂ
Description
本発明は、半導体装置の製造方法に関する。
最小加工寸法が４０ｎｍ以下の設計ルールにおけるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、メモリセル領域のトランジスタとして、メモリセル領域の占有面積低減に有効となる埋込ゲート型のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以降、「埋込ＭＯＳトランジスタ」と称する。）を採用している。これに対して、周辺回路領域におけるトランジスタには、埋込ＭＯＳトランジスタよりも製造が容易となるプレーナ型ＭＯＳトランジスタを採用している。プレーナ型ＭＯＳトランジスタを半導体のスケーリング則に沿って微細化していくと、ゲート長の短縮化とともにゲート絶縁膜を薄くしなければならないので、リーク電流が生じ易くなる。このようなリーク電流の発生を抑制する対策として従来、ゲート絶縁膜をシリコン酸化膜から高誘電率膜とする検討がなされてきている。特許文献１および特許文献２には、高誘電率膜をゲート絶縁膜とする相補型ＭＯＳトランジスタが開示されている。また、特許文献３には、ＤＲＡＭのメモリセルの構成および製造方法の一例が開示されている。
特許文献３には、埋込ＭＯＳトランジスタを備えたメモリセル領域が開示されている。特許文献３の図１１および図１２には、半導体基板に形成したトレンチにゲート電極を埋設した後、キャップ絶縁膜としてライナーシリコン窒化膜と硼素リン珪酸ガラス膜（ＢＰＳＧ膜；Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ膜）を形成する工程が記載され、図１３の工程においてビット線コンタクトホールを形成するエッチングが実施される。この時、ＢＰＳＧ膜の上面の一部も露出しているが、特許文献３の段落[００３９]には、ＢＰＳＧ膜がエッチングされてその上面が後退することが無いと、記載されている。
しかしながら、本発明者の検討によれば、さらに微細化された半導体装置では、ライナーシリコン窒化膜およびＢＰＳＧ膜の膜厚を薄くせざるを得なくなりエッチング耐性が不足する。この結果、ビット線コンタクトホールを形成するエッチング時に、ＢＰＳＧ膜内に凹形状部分が発生する。ＢＰＳＧ膜に凹形状部分が発生すると、後続工程において、ビットコンタクトプラグとなる導電膜がこの中に埋設されて残留する。このため、この導電膜を介して、隣接するビット線同士がショートしてしまう問題があった。
一実施形態は、
半導体基板の第１の領域の表面に、第１活性領域を形成する工程と、
前記第１活性領域と交差する溝を前記第１活性領域内に形成する工程と、
前記溝の下部に配線、上部に埋込絶縁膜を形成する工程と、
前記埋込絶縁膜を覆うように前記半導体基板上の全面に、保護絶縁膜およびマスク膜を順次、形成する工程と、
前記第１活性領域内において前記溝に隣接する領域を開口する前記マスク膜のパターンを形成する工程と、
前記開口内で上面が露出する前記保護絶縁膜を変質層に変換させる工程と、
前記開口以外に形成された前記保護絶縁膜を残存させると共に前記変質層を選択的に除去して、ホールを形成する工程と、
前記ホール内に導電膜を埋設する工程と、
を有する半導体装置の製造方法に関する。
半導体基板の第１の領域の表面に、第１活性領域を形成する工程と、
前記第１活性領域と交差する溝を前記第１活性領域内に形成する工程と、
前記溝の下部に配線、上部に埋込絶縁膜を形成する工程と、
前記埋込絶縁膜を覆うように前記半導体基板上の全面に、保護絶縁膜およびマスク膜を順次、形成する工程と、
前記第１活性領域内において前記溝に隣接する領域を開口する前記マスク膜のパターンを形成する工程と、
前記開口内で上面が露出する前記保護絶縁膜を変質層に変換させる工程と、
前記開口以外に形成された前記保護絶縁膜を残存させると共に前記変質層を選択的に除去して、ホールを形成する工程と、
前記ホール内に導電膜を埋設する工程と、
を有する半導体装置の製造方法に関する。
他の実施形態は、
半導体基板の第１の領域の表面に、第１活性領域を形成する工程と、
前記第１活性領域を交差し各々、直線で平行に延在する第１の溝および第２の溝を、前記第１活性領域内に形成する工程と、
前記第１の溝および前記第２の溝の各々の下部に各々、対応する第１の配線、第２の配線を形成する工程と、
前記第１の溝および前記第２の溝の各々の上部に各々、対応する第１埋込絶縁膜、第２埋込絶縁膜を形成する工程と、
前記第１埋込絶縁膜および第２埋込絶縁膜を覆うように、前記半導体基板上の全面に保護絶縁膜およびマスク膜を順次、形成する工程と、
前記第１の溝および前記第２の溝で挟まれる前記第１活性領域を開口する前記マスク膜のパターンを形成する工程と、
前記開口内で上面が露出する前記保護絶縁膜を変質層に変換させる工程と、
前記開口以外に形成された前記保護絶縁膜を残存させると共に前記変質層を選択的に除去してホールを形成する工程と、
前記ホール内に導電膜を埋設する工程と、
を有する半導体装置の製造方法に関する。
半導体基板の第１の領域の表面に、第１活性領域を形成する工程と、
前記第１活性領域を交差し各々、直線で平行に延在する第１の溝および第２の溝を、前記第１活性領域内に形成する工程と、
前記第１の溝および前記第２の溝の各々の下部に各々、対応する第１の配線、第２の配線を形成する工程と、
前記第１の溝および前記第２の溝の各々の上部に各々、対応する第１埋込絶縁膜、第２埋込絶縁膜を形成する工程と、
前記第１埋込絶縁膜および第２埋込絶縁膜を覆うように、前記半導体基板上の全面に保護絶縁膜およびマスク膜を順次、形成する工程と、
前記第１の溝および前記第２の溝で挟まれる前記第１活性領域を開口する前記マスク膜のパターンを形成する工程と、
前記開口内で上面が露出する前記保護絶縁膜を変質層に変換させる工程と、
前記開口以外に形成された前記保護絶縁膜を残存させると共に前記変質層を選択的に除去してホールを形成する工程と、
前記ホール内に導電膜を埋設する工程と、
を有する半導体装置の製造方法に関する。
溝を埋設する埋込絶縁膜が保護絶縁膜で覆われた状態となるので、ホール形成時に埋込絶縁膜が凹形状になることが無い。従って、埋込絶縁膜の凹部内に導電膜が埋設されて他の導電膜等とショートすることを防止できる。
以下に、本発明を適用した実施形態である半導体装置の製造方法について図面を参照して説明する。この実施形態は、本発明のより一層の深い理解のために示される具体例であって、本発明は、この具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、各図における長さ、幅、及び厚みの比率等は実際のものと同じとは限らず、各図における長さ、幅、及び厚みの比率等は互いに一致していない場合がある。以下の実施例では、具体的に示した材料や寸法等の条件は例示に過ぎない。また、各図面におけるハッチング一致していない場合がある。
なお、特許請求の範囲に記載の「第１の領域」および「第２の領域」はそれぞれ、下記実施形態のメモリセル領域１０１および周辺回路領域１０２に相当する。
特許請求の範囲に記載の「マスク膜」および「マスク膜のパターン」はそれぞれ、下記実施形態の「第１マスク６１」および「第１マスク６１のパターン」に相当する。
特許請求の範囲に記載の「ホール」は、下記実施形態の「開口部６３Ａ」に相当する。
特許請求の範囲に記載の「第１の溝」および「第２の溝」は、下記実施形態の「第１ワード溝４５ａ」および「第２ワード溝４５ｂ」に相当する。
特許請求の範囲に記載の「第１の配線」および「第２の配線」は、下記実施形態の「第１ワード線１１ａ」および「第２ワード線１１ｂ」に相当する。
特許請求の範囲に記載の「保護絶縁膜」は、下記実施形態の「第1高誘電率膜５４ａ」に相当する。
特許請求の範囲に記載の「導電膜」は、下記実施形態の「導電膜１４」に相当する。
特許請求の範囲に記載の「マスク膜」および「マスク膜のパターン」はそれぞれ、下記実施形態の「第１マスク６１」および「第１マスク６１のパターン」に相当する。
特許請求の範囲に記載の「ホール」は、下記実施形態の「開口部６３Ａ」に相当する。
特許請求の範囲に記載の「第１の溝」および「第２の溝」は、下記実施形態の「第１ワード溝４５ａ」および「第２ワード溝４５ｂ」に相当する。
特許請求の範囲に記載の「第１の配線」および「第２の配線」は、下記実施形態の「第１ワード線１１ａ」および「第２ワード線１１ｂ」に相当する。
特許請求の範囲に記載の「保護絶縁膜」は、下記実施形態の「第1高誘電率膜５４ａ」に相当する。
特許請求の範囲に記載の「導電膜」は、下記実施形態の「導電膜１４」に相当する。
（半導体装置）
以下に、本実施形態の製造方法により製造した半導体装置の一例であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を例に挙げて説明する。
以下に、本実施形態の製造方法により製造した半導体装置の一例であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を例に挙げて説明する。
図１Ａは、本実施形態によるＤＲＡＭ１００の構成例を示す平面図、図１Ｂは、本実施形態によるＤＲＡＭ１００の構成例を示す断面図であって、図１ＡのＡ−Ａ’−Ａ’’方向における断面を示している。但し、図１Ａでは、各構成要素の配置状況を明確にするため、各トランジスタの上方に位置している上部金属配線等を省略している。
まず、図１Ａを参照して説明する。半導体基板となるシリコン基板１の上面に素子分離領域５で囲まれる島状の活性領域２（第１活性領域２ａ、第２活性領域２ｂ）が配置されている。メモリセル領域１０１における第１活性領域２ａは、Ｘ方向（第１方向）に対して負の傾斜方向となるＸ’方向（第３方向）に延在するとともに、Ｘ方向並びにＸ方向に垂直となるＹ方向（第２方向）に整列して配置される構成となっている。周辺回路領域１０２における第２活性領域２ｂは、Ｙ方向へ延在している。なお、本実施形態では、説明の都合から、周辺回路領域１０２に１つの第２活性領域２ｂを示しているが、複数の第２活性領域２ｂをＸ方向あるいはＹ方向へ適宜配置しても良い。
メモリセル領域１０１では、Ｙ方向に整列して配置される複数の第１活性領域２ａと交差して各々の第１活性領域２ａを縦断するように、２本の埋込ワード線（ワード線）１１（１１ａ、１１ｂ）がＹ方向に延在して配置される。２本の埋込ワード線１１を配置することにより、平面的に見た第１活性領域２ａは、一端部に位置する活性領域６Ａと、活性領域６Ａに隣接する第１埋込ワード線（第１ワード線）１１ａと、第１埋込ワード線１１ａに隣接し第１活性領域２ａの中央に位置する活性領域６Ｂと、活性領域６Ｂに隣接する第２埋込ワード線（第２ワード線）１１ｂと、第２埋込ワード線１１ｂに隣接し第２活性領域２ｂの他の一端部に位置する活性領域６Ｃとで構成される。活性領域６Ａおよび活性領域６Ｃの上面は各々、容量コンタクトプラグ２５が配置される領域となる。また、活性領域６Ｂは、Ｘ方向に延在させたビット線１７を接続するビット線コンタクトプラグが配置される領域であり、不純物拡散層１３が設けられている。すなわち、平面視で、容量コンタクトプラグ２５とビットコンタクトプラグはこれらの間にワード線１７を挟んで互いに対向するように配置される。各々のワード線１１ａ、１１ｂは対応するセルトランジスタのゲート電極として機能する。
周辺回路領域１０２では、第２活性領域２ｂの中央部を横断するように、１本のゲート電極配線１７ＡがＸ方向に延在して配置されている。なお、ゲート電極配線１７Ａが配置されていない第２活性領域２ｂの上面は、第２コンタクトプラグが配置される領域であり、不純物拡散層１３Ａ並びに２１Ａが設けられている。
次に、図１Ｂを参照してメモリセル領域１０１を説明する。本実施形態では、メモリセルを構成するスイッチングトランジスタとして、埋込ワード線を兼ねた埋込ゲート電極を備える４つの埋込ＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４を用いている。４つの埋込ＭＯＳトランジスタの構成は同じなので、以下、埋込ＭＯＳトランジスタＴｒ１の構成について説明する。埋込ＭＯＳトランジスタＴｒ１は、シリコン基板１の素子分離領域５に囲まれた第１活性領域２ａに設けられている。なお、素子分離領域５は、シリコン基板１の素子分離溝４０の内部に絶縁膜を配置したものである。埋込ＭＯＳトランジスタＴｒ１は、第１活性領域２ａに設けられたワード溝の各々の内面を覆っているゲート絶縁膜７と、ゲート絶縁膜７の表面を覆っている介在層８と、介在層８の内側に設けられた導電膜９からなる第１埋込ワード線１１ａと、ソース／ドレイン領域になる不純物拡散層１３並びに不純物拡散層２１とを有する構成になっている。導電膜９は、その上面が埋込絶縁膜１０で覆われている。ここで埋込絶縁膜１０は、導電膜９の上面に位置する凹部の内面を覆っている下部埋込絶縁膜１０Ａと、下部埋込絶縁膜１０Ａを覆いワード溝を埋設する上部埋込絶縁膜１０Ｂで構成されている。下部埋込絶縁膜１０Ａはシリコン窒化膜で構成され、上部埋込絶縁膜１０Ｂはシリコン酸化膜で構成される。シリコン酸化膜にはリンやボロンなどの不純物が含有されていても良い。埋込絶縁膜１０の上面には、第１高誘電率膜（保護絶縁膜）５４ａが配置され、さらにその上に第１マスク膜６１が積層されている。ここで、「高誘電率膜」とは、酸化シリコンよりも高い比誘電率を有する膜のことを言う。素子分離領域５の上面も同様である。さらに詳細に説明すると、第１高誘電率膜５４ａは、上部埋込絶縁膜１０の上面を覆うと共に、上部埋込絶縁膜１０Ｂの側面とワード溝の側面の間に位置するリセス部を埋設している。したがって、埋込絶縁膜１０は第１高誘電率膜５４ａからなる保護絶縁膜５４ａで完全に覆われる構成となる。ここで、第１高誘電率膜５４ａは、後述する周辺回路領域１０２の第２高誘電率膜５４ｂとは異なり、埋込絶縁膜１０の保護膜として機能する。
上記埋込ＭＯＳトランジスタの上方には、ビット線１７およびキャパシタ３０が設けられている。活性領域６Ｂの上部に配置された不純物拡散層１３の上面には、ビットコンタクトプラグ４７が接続されている。すなわち、平面視で、容量コンタクトプラグ２５とビットコンタクトプラグ４７はこれらの間にワード線１７（ワード溝４５）を挟んで互いに対向するように配置される。ビットコンタクトプラグ４７は、Ｘ方向に延在させたビット線１７を構成している導電膜１４と一体化している。ここでビット線１７は、導電膜１４と導電膜１５の間に介在層５２を挿入させた積層構造としているが、導電膜１４だけの単層構造にしても良い。ビット線１７の上面はビットマスク膜１６で覆われており、その側面部はサイドウォール絶縁膜１８で覆われている。
埋込ＭＯＳトランジスタを構成している活性領域６Ａと活性領域６Ｃの上部に配置された不純物拡散層２１の上面には、容量コンタクトプラグ２５を介して、下部電極２７が接続されている。ここで、容量コンタクトプラグ２５は、導電膜２２と導電膜２４の間に介在層２３を挿入した積層構造になっており、その側面部はサイドウォール絶縁膜２０で覆われている。容量コンタクトプラグ２５は、第１層間絶縁膜１２を貫通している。さらに第１層間絶縁膜１２は、ストッパー膜３７で覆われて保護されている。キャパシタ３０は、クラウン型のキャパシタであり、下部電極２７、容量絶縁膜２８および上部電極２９で構成されている。なお、下部電極２７は、クラウン形状で内壁と外壁を有しており、その内外壁は容量絶縁膜２８と上部電極２９で順次、覆われている。
さらに上部電極２９で構成された凹部分は、導体からなら埋込膜３１で埋め込まれており、埋込膜３１の上面にはプレート電極３２が配置されている。下部電極２７の側面部の一部には、隣接する下部電極２７の倒壊を防止するためにサポート膜３３が接続されている。プレート電極３２は、第２層間絶縁膜１９で覆われており、第２層間絶縁膜１９の内部には第１コンタクトプラグ３４が設けられて、第２層間絶縁膜１９の上面には上部金属配線３５が設けられている。キャパシタ３０を構成している上部電極２９は、埋込膜３１とプレート電極３２と第１コンタクトプラグ３４を介して、上部金属配線３５と接続されている。なお、上部金属配線３５と第２層間絶縁膜１９は、保護膜３６で覆われている。
次に、図１Ｂを参照しながら、周辺回路領域１０２を構成するプレーナＭＯＳトランジスタの構成について説明する。プレーナＭＯＳトランジスタは、第２活性領域２ｂの上面を覆っている絶縁膜５３並びに第２高誘電率膜５４ｂからなるゲート絶縁膜４４と、ゲート絶縁膜４４の上面を覆っている導電膜５５並びに導電膜５６からなるゲート電極５７と、ソース／ドレイン領域になる不純物拡散層１３Ａ（図１Ａを参照）並びに 不純物拡散層２１Ａ（図１Ａを参照）を有する構成となっている。さらに、導電膜５６の上面は、ゲート電極配線１７Ａで覆われている。このゲート電極配線１７Ａは、ビット線１７と同様に、導電膜１４Ａと導電膜１５Ａの間に介在層５２Ａを挿入させた積層構造にしているが、導電膜１５Ａだけの単層構造にしても良い。ゲート電極配線１７Ａの上面は配線マスク膜１６Ａで覆われており、その側面部はサイドウォール絶縁膜１８で覆われている。
プレーナＭＯＳトランジスタは、第１層間絶縁膜１２で覆われている。第１層間絶縁膜１２の上面には、コンタクトパッド４２Ａが設けられている。第１層間絶縁膜１２を貫通する第２コンタクトプラグ４１Ａを介して、導電膜１５Ａとコンタクトパッド４２Ａとが接続されている。コンタクトパッド４２Ａと第１層間絶縁膜１２は、ストッパー膜３７で覆われている。ストッパー膜３７は、第２層間絶縁膜１９で覆われており、第２層間絶縁膜１９の内部には第３コンタクトプラグ４３が設けられて、第２層間絶縁膜１９の上面には上部金属配線３５が設けられている。コンタクトパッド４２は、第３コンタクトプラグ４３を介して、上部金属配線３５と接続されている。
（半導体装置の製造方法）
次に、図２から図１４を参照しながら、本実施形態の半導体装置の製造方法について説明する。各図はＤＲＡＭ１００の製造工程図面であり、Ａ図は各工程における平面図、Ｂ図はＡ図のＡ−Ａ’−Ａ’’断面図である。なお、説明は、主にＢ図を参照して行い、必要に応じて適宜、Ａ図を補完しながら行うものとする。
次に、図２から図１４を参照しながら、本実施形態の半導体装置の製造方法について説明する。各図はＤＲＡＭ１００の製造工程図面であり、Ａ図は各工程における平面図、Ｂ図はＡ図のＡ−Ａ’−Ａ’’断面図である。なお、説明は、主にＢ図を参照して行い、必要に応じて適宜、Ａ図を補完しながら行うものとする。
まず、素子分離領域５の形成方法とメモリセル領域１０２における埋込ＭＯＳトランジスタの埋込ワード線１１の形成方法を説明する。図２に示すように、シリコン基板１の上面に、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によるシリコン酸化膜（ＳｉＯ2）とシリコン窒化膜（Ｓｉ3Ｎ4）からなるマスク膜（図示せず）を形成した。次に、フォトリソグラフィ法およびドライエッチング法を用いて、マスク膜とシリコン基板１のパターニングを行い、活性領域２（２ａ、２ｂ）を区画するための素子分離溝４０をシリコン基板１に形成した。これにより、素子分離溝４０で区画されるようにして、活性領域２はＸ方向とＹ方向に点在する島状のパターンとして形成された。活性領域２の上面は、マスク膜で覆われている。次に、熱ＣＶＤ法によって、素子分離溝４０の内部を充填するように、シリコン窒化膜やシリコン酸化膜からなる素子分離絶縁膜を堆積させた。次に、マスク膜が露出するまでＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって、素子分離絶縁膜の表面を平坦化して、素子分離溝４０の内部にのみ素子分離絶縁膜を残存させた。次に、ウェットエッチングによって、マスク膜を除去するとともに、素子分離溝４０における素子分離絶縁膜の上面をシリコン基板１の上面の位置と概略同等になるようにした。このウェットエッチングによって、素子分離溝４０の内部が素子分離絶縁膜で埋設された素子分離領域５を形成した。
次に、シリコン基板１の上面に、熱酸化法でシリコン酸化膜（ＳｉＯ2）からなる犠牲膜３を形成した後、熱ＣＶＤ法によりシリコン窒化膜からなるワードマスク膜４を堆積した。次に、フォトリソグラフィ法とドライエッチング法によって、埋込ワード線のパターンとなるように、ワードマスク膜４と犠牲膜３の一部を除去して、開口部を形成した。この開口部の底面には、活性領域２と素子分離領域５の各々の上面が露出している。次に、露出させた活性領域２と素子分離領域５をドライエッチング法によりエッチングして、ワード溝４５を形成した。ワード溝４５は、第１ワード溝４５ａと第２ワード溝４５ｂで構成されており、夫々のワード溝４５は、第１活性領域２ａと交差するように、Ｙ方向へ延在する平行なライン状のパターンとして形成した。１つの第１活性領域２ａの上面は、２つのワード溝４５によって３ヶ所に区分されている。また、ワード溝４５の内部を除いたシリコン基板１の上面には、ワードマスク膜４が残留している。次に、ワード溝４５の内壁に、熱酸化法によるシリコン酸化膜からなるゲート絶縁膜７を形成した。この後、ＣＶＤ法によって、窒化チタン（ＴｉＮ）からなる介在層８とタングステン（Ｗ）からなる導電膜９を順次堆積した。
次に、ドライエッチング法によって、導電膜９と介在層８がワード溝４５の内部において同じ高さで残留するように、不要となった導電膜９と介在層８の上部を除去した。このドライエッチングによって、上面の高さを同じにした導電膜９と介在層８で構成される埋込ワード線１１を、ワード溝４５の内部に形成した。さらに詳細に説明すると、埋込ワード線１１は第１埋込ワード線１１ａと第２埋込ワード線１１ｂで構成されており、第１ワード溝４５ａには第１埋込ワード線１１ａを形成して、第２ワード溝４５ｂには第２埋込ワード線１１ｂを形成している。このときワード溝４５の上部は、埋込ワード線１１で埋め込まれていないので、各々の埋込ワード線１１は各々に対応したワード溝４５の下部に形成されており、ワード溝４５は新たなワード溝４５Ａとして残留している。
次に、図３に示すように、ＣＶＤ法によって、ワード溝４５Ａの内面を覆うように、シリコン窒化膜からなる下部埋込絶縁膜１０Ａを成膜し、さらにＣＶＤ法によって、ワード溝４５Ａを埋め込むように、シリコン酸化膜からなる上部埋込絶縁膜１０Ｂを成膜した。次に、ＣＭＰ法によって、ワードマスク膜４の上面に残留している埋込絶縁膜１０Ａ、１０Ｂを除去して、ワード溝４５Ａの内部だけに埋込絶縁膜１０Ａ、１０Ｂを形成した。なお、ワード溝４５Ａはワード溝４５の上部を構成しているので、埋込絶縁膜１０Ａ、１０Ｂはワード溝４５の上部に形成されている。さらに詳細に説明すると、埋込絶縁膜１０は第１埋込絶縁膜１０ａと第２埋込絶縁膜１０ｂで構成されており、第１ワード溝４５ａの上部には第１埋込絶縁膜１０ａを形成して、第２ワード溝４５ｂの上部には第２埋込絶縁膜１０ｂを形成している。次に、ウェットエッチング法によって、ワードマスク膜４を除去して、ワードマスク膜４の下地になっていた犠牲膜３と素子分離領域５を露出させた。
次に、図４に示すように、ＣＶＤ法によって、シリコン基板１の上面を覆うように、シリコン窒化膜からなる下部マスク膜５９と、シリコン酸化膜からなる上部マスク膜６０を順次、形成した。この上部マスク膜６０の膜厚は、犠牲膜３の膜厚と同等になるように形成している。次に、フォトリソグラフィ法とウェットエッチング法によって、周辺回路領域１０２におけるシリコン酸化膜からなる上部マスク膜６０を除去した。このとき、周辺回路領域１０２におけるシリコン窒化膜からなる下部マスク膜５９は、残留して露出している。
次に、図５に示すように、ウェットエッチング法によって、周辺回路領域１０２におけるシリコン窒化膜からなる下部マスク膜５９を除去して、周辺回路領域１０２における素子分離領域５と犠牲膜３を露出させた。このとき、メモリセル領域１０１の下部マスク膜５９は、シリコン酸化膜からなる上部マスク膜６０で覆われているので、残留している。さらに、ウェットエッチング法によって、周辺回路領域１０２における犠牲膜３を除去して、シリコン基板１を露出させた。このとき、犠牲膜３と同じシリコン酸化膜からなる上部マスク膜６０も除去されるが、シリコン窒化膜の下部マスク膜５９で覆われている埋込絶縁膜１０は残留している。次に、熱酸化法によって、露出させたシリコン基板１の上面に絶縁膜５３を形成した。なお、絶縁膜５３は、プレーナＭＯＳトランジスタにおけるゲート絶縁膜の一部になる。
次に、図６に示すように、ウェットエッチング法によって、シリコン窒化膜からなる下部マスク膜５９を除去した。このとき、下部マスク膜５９を完全に除去するためにオーバーエッチングを行ったので、埋込絶縁膜１０の上面が露出するが、同じシリコン窒化膜からなる下部埋込絶縁膜１０Ａの上部も除去されてしまうので、下部埋込絶縁膜１０Ａの上面の位置は、シリコン基板１の上面よりも下方に後退している。このように、下部埋込絶縁膜１０Ａの上面が後退することによって、ワード溝４５Ａの側面４６の一部が露出している。次に、シリコン基板１上の全面を覆うように、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法による３ｎｍ厚にした酸化ハフニウム（ＨｆＯ2）からなる高誘電率膜（保護絶縁膜）５４と、ＣＶＤ法によるシリコン酸化膜からなる第１マスク膜６１を順次、成膜した。ここで、ＡＬＤ条件の一例を示すと、原料ガスとして温度を３００℃にしたハフニウムテトラクロライド（ＨｆＣｌ4）を供給した後、酸化ガスとして温度を３００℃にした水蒸気（Ｈ2Ｏ）を供給して、原料ガスの酸化を行った。なお、高誘電率膜５４は、ハフニウムシリケート（ＨｆＳｉＯ）であっても良く、この場合は原料ガスとして、ハフニウムテトラクロライドと四塩化ケイ素（ＳｉＣｌ4）を用いる。このとき、高誘電率膜５４は、周辺回路領域１０２で露出している絶縁膜５３とともに、埋込絶縁膜１０の上面も覆うので、露出していたワード溝４５Ａの側面４６も覆っている。
次に、図７に示すように、フォトリソグラフィ法とウェットエッチング法によって、周辺回路領域１０２における第１マスク膜６１を除去して、高誘電率膜５４を露出させた。次に、スパッタ法による窒化チタン（ＴｉＮ）からなる導電膜５５と、熱ＣＶＤ法による不純物を含有したポリシリコン（Ｓｉ）からなる導電膜５６を順次成膜し、さらにプラズマＣＶＤ法によるシリコン酸化膜からなる第２マスク膜６２を成膜して、夫々を積層させた。
次に、図８に示すように、フォトリソグラフィ法およびドライエッチング法によって、第２マスク膜６２をパターニングした。この後、第１マスク膜６１および第２マスク膜６２をドライエッチングのマスクとして、メモリセル領域１０１と周辺回路領域１０２において不要になった導電膜５６と導電膜５５と高誘電率膜５４を順次、除去した。このとき、残留させた高誘電率膜５４と導電膜５５と導電膜５６の位置は、Ｎ型のプレーナＭＯＳトランジスタを配置する位置にしている。これにより、メモリセル領域１０１には、第１高誘電率膜５４ａが形成され、周辺回路領域１０２には第２高誘電率膜５４ｂが形成される。
次に、図９に示すように、フォトリソグラフィ法とドライエッチング法によって、第１活性領域２ａにおけるワード溝４５と隣接するように、ビット線のコンタクト領域を開口する第１マスク膜６１のパターン（開口部６３）を形成した。このとき、開口部６３の底部には、第１高誘電率膜５４ａの上面が露出している。次に、例えばアルゴンプラズマ雰囲気中に半導体基板１を載置し、第１高誘電率膜５４ａが露出する半導体基板１の表面に対してプラズマ中に生成されるアルゴンイオンを照射した。このプラズマ生成条件は、例えばアルゴンをプロセスガスとし、バイアスパワーを２０〜１００Ｗ、圧力を３〜３０ｍＴｏｒｒ、温度を２０〜３０℃、処理時間を１０秒に設定できる。この処理時間は、第１高誘電率膜５４ａの厚さに比例するように調整している。この処理によって、開口部６３の下方における第１高誘電率膜５４ａは、アルゴンイオンの衝突エネルギーにより分子間結合が破壊され、ウェットエッチング耐性が低下した状態の変質層である高誘電率膜５４Ａに変換されて残留する。本実施形態で用いた酸化ハフニウムなどの高誘電率膜は、成膜段階では強固な分子間結合を有しているためにウェットエッチングが困難である。しかし、上記のように、イオン衝撃などのダメージを与えることによりウェットエッチングが容易な膜に変質させることができる。したがって、上記で用いたアルゴンである必要はなく、他のガスプラズマであっても良い。また、イオン注入を兼ねて衝撃を与えても良い。すなわち、後述の図１１で実施する活性領域６Ｂの上部に不純物拡散層１３をイオン注入する工程を、開口部６３の形成直後、すなわち、第１高誘電率膜５４ａが残存している状態で実施することができる。この場合、第１高誘電率膜５４ａへのダメージ付与と不純物拡散層１３の形成を同時に行うことができ、別途に実施するプラズマ処理工程を省略することができる。
次に、図１０に示すように、ウェットエッチング法によって、高誘電率膜５４Ａを除去した。ウェットエッチングには、フッ酸含有溶液を用いる。ここでは、例えば、フッ化水素（ＨＦ）とフッ化アンモニウム（ＮＨ4Ｆ）の混合薬液を用いた。これにより、開口部６３から露出せずにダメージを受けていない第１高誘電率膜５４ａを残存させ、ダメージを受けた変質層となる高誘電率膜５４Ａだけを選択的に除去することができる。このウェットエッチングでは、シリコン酸化膜も除去されるので、高誘電率膜５４Ａの下地になっていた犠牲膜３と、周辺回路領域１０２で残留していた第２マスク膜６２も除去された。しかしながら、シリコン酸化膜からなる上部埋込絶縁膜１０Ｂは、ダメージを受けていない第１高誘電率膜５４ａで覆われているので除去されずに残留した。このように、高誘電率膜５４Ａを除去した後の開口部６３は、ビット線のコンタクトホールとなる新たな開口部６３Ａになっており、その底部には活性領域６Ｂの上面が露出した。
次に、メモリセル領域１０１におけるビット線１７と周辺回路領域１０２におけるゲート電極配線１７Ａの形成方法について説明する。図１１に示すように、フォトリソグラフィ法とイオン注入法によって、活性領域６Ｂの上部に不純物拡散層１３を形成した。次に、周辺回路領域１０２における高誘電率膜５４ｂの側面部と導電膜５５の側面部と導電膜５６の側面部、並びに導電膜５６の側面部と上面部を覆うように、熱ＣＶＤ法による不純物を含有したポリシリコンからなる導電膜１４と、ＣＶＤ法によるタングステンシリサイド（ＷＳｉ）からなる介在層５２と、スパッタ法によるタングステンからなる導電膜１５と、プラズマＣＶＤ法によるシリコン窒化膜（ＳｉＮ）からなるビットマスク膜１６を順次、堆積した。次に、フォトリソグラフィ法とドライエッチング法によって、不要なビットマスク膜１６と導電膜１５と介在層５２と導電膜１４を除去して、Ｘ方向に延在するビット線１７とゲート電極配線１７Ａを形成した。不純物拡散層１３の上面において、Ｘ方向の第１マスク膜６１で挟まれている導電膜１４の下部領域は、ビットコンタクトプラグ４７として機能している。このように、ビット線１７並びにゲート電極配線１７Ａを構成している導電膜１４と介在層５２と導電膜１５とビットマスク膜１６は、同一工程で成膜されたものである。しかし、図１におけるゲート電極配線１７Ａの構成は、説明の都合から、導電膜１４を導電幕１４Ａと記載しており、同様に、介在層５２を介在層５２Ａ、導電膜１５を導電膜１５Ａ、ビットマスク膜１６を配線マスク膜１６Ａとして記載している。
次に、メモリセル領域１０１における容量コンタクトプラグ２５の形成方法について説明する。図１２に示すように、ＣＶＤ法によって、ビット線１７とゲート電極配線１７Ａを埋め込むように、シリコン酸化膜からなる第１層間絶縁膜１２を成膜した。次に、ＣＭＰ法によって、第１層間絶縁膜１２の上面を平坦化してから、既存の製法によって、周辺回路領域１０２における第２コンタクトプラグ４１とコンタクトパッド４２を形成した。次に、ＣＶＤ法によって、コンタクトパッド４２と第１層間絶縁膜１２を覆うように、シリコン窒化膜からなるストッパー膜３７を成膜した。次に、フォトリソグラフィ法とドライエッチング法によって、ストッパー膜３７と第１層間絶縁膜１２と第１マスク膜６１をパターニングして、メモリセル領域１０１における容量コンタクトプラグの形成位置に開口部６４を形成した。このとき開口部６４の底部には、第１高誘電率膜５４ａが露出した。
次に、ＣＶＤ法によって、開口部６４の内壁を被覆するようにシリコン窒化膜を成膜してから、ドライエッチング法によってエッチバックすることで、開口部６４の側面部にサイドウォール絶縁膜２０を形成した。次に、ドライエッチング法によって、開口部６４の底部に露出させた第１高誘電率膜５４ａに、ガスプラズマを照射させた。このドライエッチング条件は、図９において開口部６３の底部に露出させた第１高誘電率膜５４ａに対して用いたものと同じ条件とした。この処理によって、開口部６４の下部における第１高誘電率膜５４ａは、ダメージを受けて、高誘電率膜５４Ａに変質して残留した。
次に、図１３に示すように、ウェットエッチング法によって、高誘電率膜５４Ａを除去した。ここでのウェットエッチングでは、フッ酸含有溶液を用いており、第１高誘電率膜５４ａを残留させたままで、ダメージを受けた高誘電率膜５４Ａだけを除去することができる。このウェットエッチングでは、シリコン酸化膜も除去されるので、高誘電率膜５４Ａの下地となっていた犠牲膜３も除去されるが、第１層間絶縁膜１２はシリコン窒化膜からなるストッパー膜３７とサイドウォール絶縁膜２０で覆われて保護されているので、残留した。高誘電率膜５４Ａを除去した後の開口部６４は、新たな開口部６４Ａとなっており、その底部には活性領域６Ａと活性領域６Ｃであるシリコン基板１が露出した。
次に、図１４に示すように、フォトリソグラフィ法とイオン注入法によって、活性領域６Ａと活性領域６Ｃの上部に不純物拡散層２１を形成した。次に、開口部６４Ａの内側に、熱ＣＶＤ法でリンを含有したポリシリコン膜を堆積させた。次に、ドライエッチング法によってエッチバックを行って、開口部６４Ａの底部にポリシリコン膜からなる導電膜２２を残存させた。この後、導電膜２２の上面にスパッタ法でコバルトシリサイド（ＣｏＳｉ）からなる介在層２３を形成してから、開口部６４Ａの内部を充填するように、ＣＶＤ法でタングステンからなる導電膜２４を堆積させた。次に、ＣＭＰ法によって、ストッパー膜３７の上面が露出するまで介在層２３と導電膜２４を除去して、開口部６４Ａの内部だけに介在層２３と導電膜２４を残存させた。この処理により、導電膜２２と介在層２３と導電膜２４により構成された容量コンタクトプラグ２５を形成した。
以上により、素子分離領域５と埋込ワード線１１とゲート絶縁膜４４とゲート電極５７とビット線１７とゲート電極配線１７Ａと容量コンタクトプラグ２５が完成する。次に、公知の製法によって、メモリセル領域１０１におけるキャパシタ３０を形成してから、プレート電極３２並びにコンタクトパッド４２と接続するように上部金属配線３５を形成すると、図１に示したＤＲＡＭ１００が完成する。
このように本実施形態では、メモリセル領域１０１の埋込ＭＯＳトランジスタを構成している埋込ワード線１１の上面を埋込絶縁膜１０で覆うとともに、埋込絶縁膜１０の上面を第１高誘電率膜５４ａで覆っている。このような構成にすることで、ビットコンタクトプラグ４７となる開口部６３（６３Ａ）を埋込ワード線１１に隣接して設ける際のドライエッチングで、第１高誘電率膜５４ａが埋込絶縁膜１０の保護絶縁膜として機能する。なお、保護絶縁膜が無い状態で埋込絶縁膜１０が除去されると、後続工程において、除去後のリセス部（隙間）に導電膜１４が埋め込まれることになる。埋込絶縁膜１０は、ビット線１７と交差するように配置されている。このため、従来の方法では、ビット線１７を構成している導電膜１４が空洞に埋め込まれると、隣接しているビット線１７がショートしてしまう問題が生じる。しかし、本実施形態ではこのような問題を回避させることができる。
さらに、本実施形態における第１高誘電率膜５４ａは、周辺回路領域１０２に配置されている第２高誘電率膜５４ｂと同じ工程で成膜しているので、別工程として成膜する製造方法よりもスループットを向上させることができる。
なお、本実施形態で使用する高誘電率膜の材料は、酸化シリコンよりも高い比誘電率を有するものであれば特に限定されないが、高い比誘電率を有するため、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択された少なくとも一種の絶縁材料を使用することが好ましい。
１ シリコン基板
２ 活性領域
２ａ 第１活性領域
２ｂ 第２活性領域
３ 犠牲膜
４ ワードマスク膜
５ 素子分離領域
６Ａ、６Ｂ、６Ｃ 活性領域
７ ゲート絶縁膜
８ 介在層
９ 導電膜
１０、１０ａ、１０ｂ 埋込絶縁膜
１０Ａ 下部埋込絶縁膜
１０Ｂ 上部埋込絶縁膜
１１、１１ａ、１１ｂ 埋込ワード線（ワード線）
１２ 第１層間絶縁膜
１３、１３Ａ、２１、２１Ａ 不純物拡散層
１４、１４Ａ、１５、１５Ａ 導電膜
１６ ビットマスク膜
１６Ａ 配線マスク膜
１７ ビット線
１７Ａ ゲート電極配線
１８、２０ サイドウォール絶縁膜
１９ 第２層間絶縁膜
２２、２４ 導電膜
２３ 介在層
２５ 容量コンタクトプラグ
２７ 下部電極
２８ 容量絶縁膜
２９ 上部電極
３０ キャパシタ
３１ 埋込膜
３２ プレート電極
３３ サポート膜
３４ 第１コンタクトプラグ
３５ 上部金属配線
３６ 保護膜
３７ ストッパー膜
４０ 素子分離溝
４１、４１Ａ 第２コンタクトプラグ
４２、４２Ａ コンタクトパッド
４３ 第３コンタクトプラグ
４４ ゲート絶縁膜
４５、４５ａ、４５ｂ、４５Ａ ワード溝
４６ ワード溝の側面
４７ ビットコンタクトプラグ
５２、５２Ａ 介在層
５３ 絶縁膜
５４ 高誘電率膜
５４ａ 第１高誘電率膜
５４ｂ 第２高誘電率膜
５４Ａ 高誘電率膜
５５、５６ 導電膜
５７ ゲート電極
５９ 下部マスク膜
６０ 上部マスク膜
６１ 第１マスク膜
６２ 第２マスク膜
６３、６３Ａ、６４、６４Ａ 開口部
１００ ＤＲＡＭ
１０１ メモリセル領域
１０２ 周辺回路領域
Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４ 埋込ＭＯＳトランジスタ
２ 活性領域
２ａ 第１活性領域
２ｂ 第２活性領域
３ 犠牲膜
４ ワードマスク膜
５ 素子分離領域
６Ａ、６Ｂ、６Ｃ 活性領域
７ ゲート絶縁膜
８ 介在層
９ 導電膜
１０、１０ａ、１０ｂ 埋込絶縁膜
１０Ａ 下部埋込絶縁膜
１０Ｂ 上部埋込絶縁膜
１１、１１ａ、１１ｂ 埋込ワード線（ワード線）
１２ 第１層間絶縁膜
１３、１３Ａ、２１、２１Ａ 不純物拡散層
１４、１４Ａ、１５、１５Ａ 導電膜
１６ ビットマスク膜
１６Ａ 配線マスク膜
１７ ビット線
１７Ａ ゲート電極配線
１８、２０ サイドウォール絶縁膜
１９ 第２層間絶縁膜
２２、２４ 導電膜
２３ 介在層
２５ 容量コンタクトプラグ
２７ 下部電極
２８ 容量絶縁膜
２９ 上部電極
３０ キャパシタ
３１ 埋込膜
３２ プレート電極
３３ サポート膜
３４ 第１コンタクトプラグ
３５ 上部金属配線
３６ 保護膜
３７ ストッパー膜
４０ 素子分離溝
４１、４１Ａ 第２コンタクトプラグ
４２、４２Ａ コンタクトパッド
４３ 第３コンタクトプラグ
４４ ゲート絶縁膜
４５、４５ａ、４５ｂ、４５Ａ ワード溝
４６ ワード溝の側面
４７ ビットコンタクトプラグ
５２、５２Ａ 介在層
５３ 絶縁膜
５４ 高誘電率膜
５４ａ 第１高誘電率膜
５４ｂ 第２高誘電率膜
５４Ａ 高誘電率膜
５５、５６ 導電膜
５７ ゲート電極
５９ 下部マスク膜
６０ 上部マスク膜
６１ 第１マスク膜
６２ 第２マスク膜
６３、６３Ａ、６４、６４Ａ 開口部
１００ ＤＲＡＭ
１０１ メモリセル領域
１０２ 周辺回路領域
Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４ 埋込ＭＯＳトランジスタ
Claims (17)
- 半導体基板の第１の領域の表面に、第１活性領域を形成する工程と、
前記第１活性領域と交差する溝を前記第１活性領域内に形成する工程と、
前記溝の下部に配線、上部に埋込絶縁膜を形成する工程と、
前記埋込絶縁膜を覆うように前記半導体基板上の全面に、保護絶縁膜およびマスク膜を順次、形成する工程と、
前記第１活性領域内において前記溝に隣接する領域を開口する前記マスク膜のパターンを形成する工程と、
前記開口内で上面が露出する前記保護絶縁膜を変質層に変換させる工程と、
前記開口以外に形成された前記保護絶縁膜を残存させると共に前記変質層を選択的に除去して、ホールを形成する工程と、
前記ホール内に導電膜を埋設する工程と、
を有する半導体装置の製造方法。 - 半導体基板の第１の領域の表面に、第１活性領域を形成する工程と、
前記第１活性領域を交差し各々、直線で平行に延在する第１の溝および第２の溝を、前記第１活性領域内に形成する工程と、
前記第１の溝および前記第２の溝の各々の下部に各々、対応する第１の配線、第２の配線を形成する工程と、
前記第１の溝および前記第２の溝の各々の上部に各々、対応する第１埋込絶縁膜、第２埋込絶縁膜を形成する工程と、
前記第１埋込絶縁膜および第２埋込絶縁膜を覆うように、前記半導体基板上の全面に保護絶縁膜およびマスク膜を順次、形成する工程と、
前記第１の溝および前記第２の溝で挟まれる前記第１活性領域を開口する前記マスク膜のパターンを形成する工程と、
前記開口内で上面が露出する前記保護絶縁膜を変質層に変換させる工程と、
前記開口以外に形成された前記保護絶縁膜を残存させると共に前記変質層を選択的に除去してホールを形成する工程と、
前記ホール内に導電膜を埋設する工程と、
を有する半導体装置の製造方法。 - 前記溝はワード溝であり、
前記配線はワード線であり、
前記ホールはビット線コンタクトホールである、請求項１に記載の半導体装置の製造方法。 - 前記第１活性領域を形成する工程では、
前記溝の延在する方向に並ぶように複数の第１活性領域を形成し、
前記溝を形成する工程では、
前記複数の第１活性領域内を延在するように前記溝を形成し、
前記マスク膜のパターンを形成する工程では、
各々の前記第１活性領域内において前記溝に隣接する領域を開口する前記マスク膜のパターンを形成し、
前記ホールを形成する工程では、
各々の前記開口に対応するホールを形成し、
前記導電膜を埋設する工程では、
各々の前記ホール内にビット線コンタクトプラグと、
前記ビット線コンタクトプラグに電気的に接続されたビット線と、
を形成する、請求項３に記載の半導体装置の製造方法。 - 前記第１および第２の溝はワード溝であり、
前記第１および第２の配線はワード線であり、
前記ホールはビット線コンタクトホールである、請求項２に記載の半導体装置の製造方法。 - 前記第１活性領域を形成する工程では、
前記第１および第２の溝の延在する方向に並ぶように複数の第１活性領域を形成し、
前記第１および第２の溝を形成する工程では、
前記複数の第１活性領域内を延在するように前記第１および第２の溝を形成し、
前記マスク膜のパターンを形成する工程では、
前記第１の溝および前記第２の溝で挟まれる各々の前記第１活性領域を開口する前記マスク膜のパターンを形成し、
前記ホールを形成する工程では、
各々の前記開口に対応するホールを形成し、
前記導電膜を埋設する工程では、
各々の前記ホール内にビット線コンタクトプラグと、
前記ビット線コンタクトプラグに電気的に接続されたビット線と、
を形成する、請求項５に記載の半導体装置の製造方法。 - 前記導電膜の埋設後に更に、
前記ワード線を間に挟んで各々の前記ビット線コンタクトプラグと対向するように、前記第１活性領域上に容量コンタクトプラグを形成する工程と、
各々の前記容量コンタクトプラグに電気的に接続されたキャパシタを形成する工程と、
を有する、請求項４または６に記載の半導体装置の製造方法。 - 前記第１活性領域を形成する工程では更に、
前記半導体基板の第２の領域の表面に、第２活性領域を形成し、
前記保護絶縁膜を形成する工程では更に、
前記第２の領域の表面上に、前記保護絶縁膜を有するゲート絶縁膜を形成し、
前記保護絶縁膜を有するゲート絶縁膜の形成後に更に、
前記第２の領域のゲート絶縁膜上にゲート電極を形成する工程を有し、
前記第１の領域はメモリセル領域であり、
前記第２の領域は周辺回路領域である、請求項１〜７の何れか１項に記載の半導体装置の製造方法。 - 前記導電膜を埋設する工程では更に、
前記半導体基板の第２の領域上に前記ゲート電極を覆うように、前記導電膜を有するゲート電極配線を形成する、請求項８に記載の半導体装置の製造方法。 - 前記保護絶縁膜は、酸化シリコンよりも高い比誘電率を有する高誘電率膜である、請求項１〜９の何れか１項に記載の半導体装置の製造方法。
- 前記高誘電率膜は、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択された少なくとも一種の絶縁材料を含む、請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
- 前記保護絶縁膜を変質層に変換させる工程では、
露出する前記保護絶縁膜に対してイオンを照射することにより前記保護絶縁膜を変質層に変換させる、請求項１〜１１の何れか１項に記載の半導体装置の製造方法。 - アルゴンをプロセスガスとし、バイアスパワーを２０〜１００Ｗ、圧力を３〜３０ｍＴｏｒｒ、温度を２０〜３０℃とした条件で、前記イオンを照射する、請求項１２に記載の半導体装置の製造方法。
- 前記保護絶縁膜を変質層に変換させる工程では、
露出する前記保護絶縁膜に対してイオンを注入することにより前記保護絶縁膜を変質層に変換させる、請求項１〜１１の何れか１項に記載の半導体装置の製造方法。 - 前記ホールを形成する工程では、
ウェットエッチングにより前記変質層を除去する、請求項１〜１４の何れか１項に記載の半導体装置の製造方法。 - フッ酸含有溶液を用いて前記ウェットエッチングを行う、請求項１５に記載の半導体装置の製造方法。
- 前記フッ酸含有溶液は、フッ化水素（ＨＦ）およびフッ化アンモニウム（ＮＨ4Ｆ）を含有する、請求項１６に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013171306A JP2015041675A (ja) | 2013-08-21 | 2013-08-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013171306A JP2015041675A (ja) | 2013-08-21 | 2013-08-21 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2015041675A true JP2015041675A (ja) | 2015-03-02 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013171306A Pending JP2015041675A (ja) | 2013-08-21 | 2013-08-21 | 半導体装置の製造方法 |
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|---|---|
| JP (1) | JP2015041675A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114823541A (zh) * | 2021-01-29 | 2022-07-29 | 长鑫存储技术有限公司 | 半导体结构的形成方法 |
| TWI792330B (zh) * | 2021-03-24 | 2023-02-11 | 日商鎧俠股份有限公司 | 記憶體元件及記憶體元件的製造方法 |
-
2013
- 2013-08-21 JP JP2013171306A patent/JP2015041675A/ja active Pending
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|---|---|---|---|---|
| CN114823541A (zh) * | 2021-01-29 | 2022-07-29 | 长鑫存储技术有限公司 | 半导体结构的形成方法 |
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