JP2015041665A - 半導体素子、半導体素子集合体、半導体装置、および半導体素子の製造方法 - Google Patents
半導体素子、半導体素子集合体、半導体装置、および半導体素子の製造方法 Download PDFInfo
- Publication number
- JP2015041665A JP2015041665A JP2013171121A JP2013171121A JP2015041665A JP 2015041665 A JP2015041665 A JP 2015041665A JP 2013171121 A JP2013171121 A JP 2013171121A JP 2013171121 A JP2013171121 A JP 2013171121A JP 2015041665 A JP2015041665 A JP 2015041665A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- main
- electrode layer
- element according
- end edge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dicing (AREA)
Abstract
【課題】 バリなどに起因する不具合を抑制可能な半導体素子、半導体素子集合体、半導体装置、および半導体素子の製造方法を提供すること。【解決手段】 半導体素子A1は、主面および裏面を有する主部1と、主部1の上記裏面の少なくとも一部を覆う裏面電極層2と、を備えており、上記裏面は、x方向に延びる第一端縁12aを有しており、主部1は、y方向を向くとともに、上記主面に繋がり、かつx方向において第一端縁12aよりも外方に位置する主面側第一側面13aと、第一端縁12aと主面側第一側面13aとを繋ぐ裏面側第一側面14aと、を有しており、裏面電極層2は、z方向視において第一端縁12aの少なくとも一部と重なるとともに、x方向において主面側第一側面13aよりも内方に位置する。【選択図】 図17
Description
本発明は、半導体素子、半導体素子集合体、半導体装置、および半導体素子の製造方法に関する。
半導体素子の製造方法においては、ウエハなどの半導体を含む主部材料に、各々が所定の機能を果たす複数の機能領域が形成される。そして、これらの機能領域を個別に分割するように上記主部材料が切断される。特許文献1に記載の構成においては、上記主部材料の裏面側に金属からなるコンタクト層が形成されている。そして、上記切断においては、上記裏面とは反対側の主面側から、ダイサーを用いたダイシングが行われている。これにより、各々が上記機能領域を具備する複数の半導体素子が形成される。
上記切断において、上記コンタクト層には、上記ダイサーによって裏面が向く方向に押し出される力が作用する。このため、製造された上記半導体素子の裏面に設けられたコンタクト層は、その端縁に裏面が向く方向に突出する微小なバリが生じやすい。上記主面が向く側に設けられた検査手段によって上記裏面が向く方向に上記半導体素子を撮影することにより検査を行なっても、上記バリは検出されにくい。しかしながら、上記半導体素子をたとえば半導体装置の部品として対象物にボンディングするなどの際に、上記バリが障害物となり、適切にボンディングできないという不具合が生じうる。
本発明は、上記した事情のもとで考え出されたものであって、バリなどに起因する不具合を抑制可能な半導体素子、半導体素子集合体、半導体装置、および半導体素子の製造方法を提供することをその課題とする。
本発明の第一の側面によって提供される半導体素子は、少なくとも一部が半導体からなり、厚さ方向において互いに反対側を向く主面および裏面を有する主部と、上記主部の上記裏面の少なくとも一部を覆う裏面電極層と、を備えており、上記裏面は、上記厚さ方向に対して直角である第一方向に延びる第一端縁を有しており、上記主部は、上記厚さ方向および上記第一方向のいずれに対しても直角である第二方向を向くとともに、上記主面に繋がり、かつ上記第二方向において上記第一端縁よりも外方に位置する主面側第一側面と、上記第一端縁と上記主面側第一側面とを繋ぐ裏面側第一側面と、を有しており、上記裏面電極層は、上記厚さ方向視において上記第一端縁の少なくとも一部と重なるとともに、上記第二方向において上記主面側第一側面よりも内方に位置することを特徴としている。
本発明の好ましい実施の形態においては、上記裏面電極層は、第一端縁のすべてと重なる。
本発明の好ましい実施の形態においては、上記裏面電極層は、上記裏面が向く方向を向く表面から上記第一端縁側へと回りこむ形状とされた第一曲面部を有している。
本発明の好ましい実施の形態においては、上記裏面電極層は、上記裏面側第一側面の少なくとも一部を覆う第一延伸部を有している。
本発明の好ましい実施の形態においては、上記裏面電極層の上記第一延伸部は、上記第一端縁の全長にわたって、上記第一端縁から上記裏面側第一側面に向かって延伸している。
本発明の好ましい実施の形態においては、上記裏面側第一側面は、上記第一端縁に繋がり上記第二方向を向く部分と、この第二方向を向く部分と上記主面側第一側面とを繋ぐ凹曲面状の部分と、を有する。
本発明の好ましい実施の形態においては、上記裏面側第一側面の上記厚さ方向寸法は、上記裏面電極層の厚さよりも大である。
本発明の好ましい実施の形態においては、上記裏面側第一側面の上記厚さ方向寸法は、上記主面側第一側面の上記厚さ方向寸法よりも小である。
本発明の好ましい実施の形態においては、上記裏面は、上記第二方向において互いに反対側に位置する、2つの上記第一端縁を有しており、
上記主部は、上記第二方向において互いに反対側に位置する、2つの上記主面側第一側面および2つの裏面側第一側面を有している。
上記主部は、上記第二方向において互いに反対側に位置する、2つの上記主面側第一側面および2つの裏面側第一側面を有している。
本発明の好ましい実施の形態においては、上記裏面電極層は、上記第二方向において互いに反対側に位置する、2つの上記第一曲面部を有している。
本発明の好ましい実施の形態においては、上記裏面電極層は、上記第二方向において互いに反対側に位置する、2つの上記第一延伸部を有している。
本発明の好ましい実施の形態においては、上記裏面は、上記第二方向に延びる第二端縁を有しており、上記主部は、上記第一方向を向くとともに、上記主面に繋がり、かつ上記第一方向において上記第二端縁よりも外方に位置する主面側第二側面と、上記第二端縁と上記主面側第二側面とを繋ぐ裏面側第二側面と、を有しており、上記裏面電極層は、上記厚さ方向視において上記第二端縁の少なくとも一部と重なるとともに、上記第一方向において上記主面側第二側面よりも内方に位置する。
本発明の好ましい実施の形態においては、上記裏面電極層は、第二端縁のすべてと重なる。
本発明の好ましい実施の形態においては、上記裏面電極層は、上記裏面が向く方向を向く表面から上記第二端縁側へと回りこむ形状とされた第二曲面部を有している。
本発明の好ましい実施の形態においては、上記裏面電極層は、上記裏面側第二側面の少なくとも一部を覆う第二延伸部を有している。
本発明の好ましい実施の形態においては、上記裏面電極層の上記第二延伸部は、上記第二端縁の全長にわたって、上記第二端縁から上記裏面側第二側面に向かって延伸している。
本発明の好ましい実施の形態においては、上記裏面側第二側面は、上記第二端縁に繋がり上記第一方向を向く部分と、この第一方向を向く部分と上記主面側第二側面とを繋ぐ凹曲面状の部分と、を有する。
本発明の好ましい実施の形態においては、上記裏面側第二側面の上記厚さ方向寸法は、上記裏面電極層の厚さよりも大である。
本発明の好ましい実施の形態においては、上記裏面側第二側面の上記厚さ方向寸法は、上記主面側第二側面の上記厚さ方向寸法よりも小である。
本発明の好ましい実施の形態においては、上記裏面は、上記第一方向において互いに反対側に位置する、2つの上記第二端縁を有しており、上記主部は、上記第一方向において互いに反対側に位置する、2つの上記主面側第二側面および2つの裏面側第二側面を有している。
本発明の好ましい実施の形態においては、上記裏面電極層は、上記第一方向において互いに反対側に位置する、2つの上記第二曲面部を有している。
本発明の好ましい実施の形態においては、上記裏面電極層は、上記第一方向において互いに反対側に位置する、2つの上記第二延伸部を有している。
本発明の好ましい実施の形態においては、上記裏面電極層は、上記裏面のすべてを覆っている。
本発明の好ましい実施の形態においては、上記主面の少なくとも一部を覆うとともに、開口を有する絶縁層を有しており、上記主面に形成され、かつ上記絶縁層の上記開口から露出する主面電極を有する。
本発明の第二の側面によって提供される半導体素子集合体は、保持テープと、マトリクス状に配置された状態で上記保持テープに保持された本発明の第一の側面によって提供される複数の半導体素子と、を備えることを特徴としている。
本発明の第三の側面によって提供される半導体装置は、本発明の第一の側面によって提供される半導体素子と、上記半導体素子に導通する2つの導通部材と、上記半導体素子と上記2つの導通部材の一部ずつとを覆う封止樹脂と、を備えることを特徴としている。
本発明の第四の側面によって提供される半導体素子の製造方法は、少なくとも一部が半導体からなり、厚さ方向において互いに反対側を向く主面および裏面を有するとともに、上記裏面の少なくとも一部が裏面電極層によって覆われた主部材料を用意する工程と、上記主部材料の上記主面側を保持テープに保持させる工程と、上記厚さ方向に対して直角である第一方向に沿って、上記裏面電極層の一部と上記主部材料の上記裏面側部分の一部とを削除することにより、第一溝を形成する工程と、上記主部材料の上記裏面側を保持テープに保持させる工程と、上記厚さ方向および上記第一方向のいずれに対しても直角である第二方向寸法が上記第一溝の上記第二方向寸法以下であり、かつ上記厚さ方向視において上記第一溝に内包されるとともに、上記主部材料を上記厚さ方向に分断する第一スリットを形成する工程と、を備えることを特徴としている。
本発明の好ましい実施の形態においては、上記裏面電極層は、上記裏面のすべてを覆っている。
本発明の好ましい実施の形態においては、上記主部材料の上記主面には、複数の開口を有する絶縁層が設けられており、上記主面には、上記絶縁層の上記複数の開口から各々が露出する複数の主面電極を有する。
本発明の好ましい実施の形態においては、上記絶縁層は、各々が上記第一方向に沿って延び、かつ互いに平行に離間配置された複数の絶縁層第一スリットと、各々が上記第二方向に沿って延び、かつ互いに平行に離間配置された複数の絶縁層第二スリットと、を有しており、上記第一スリットは、厚さ方向視において上記絶縁層第一スリットに内包される領域に形成され、上記第二スリットは、厚さ方向視において上記絶縁層第二スリットに内包される領域に形成される。
このような構成によれば、上記第一端縁に続く上記裏面側第一側面が形成されており、この裏面側第一側面の第二方向外方に上記主面側第一側面が形成されている。そして、上記裏面電極層は、上記第一端縁の少なくとも一部と重なるものの、上記主面側第一側面を超えて大きくはみ出す形状とはなっていない。このような上記裏面電極層は、上記厚さ方向外方に大きく突出するバリが生じにくい。したがって、半導体装置の部品として対象物にボンディングするなどの際に、上記バリが障害物となり、適切にボンディングできないという不具合を抑制することができる。
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
図1〜図15は、本発明の第一実施形態に基づく半導体素子の製造方法を示している。
図1および図2は、本製造方法に用いられる主部材料10を示している。図1は、主部材料10の厚さ方向であるz方向視における要部平面図であり、図2は、図1のII−II線に沿うyz平面における要部断面図である。主部材料10は、少なくとも一部が半導体材料からなり、本実施形態においては、n型領域およびp型領域が形成されたSiからなる。すなわち、主部材料10は、図1および図2に示す状態に先立ち、いわゆるウエハの状態で、半導体素子の所定の機能を果たすべき複数の機能領域が作りこまれたものである。主部材料10の厚さは、たとえば80〜260μmである。
主部材料10は、主面10aおよび裏面10bを有する。主面10aおよび裏面10bは、z方向において互いに反対側を向いている。主面10aには、複数の主面電極4と絶縁層30が形成されている。複数の主面電極4は、上記機能領域に導通する電極であり、たとえばAuからなる。絶縁層30は、たとえばSiO2からなり、厚さがたとえば3〜10μmである。絶縁層30には、複数の開口31が形成されている。各開口31は、主面電極4を露出させている。また、本図の絶縁層30には、後述する絶縁層第一スリット32aが表れている。
裏面10bには、導電体層20が形成されている。導電体層20は、たとえばAuなどの金属からなる層であり、本実施形態においては、裏面10bの前面を覆っている。導電体層20の厚さは、たとえば2μm程度である。
図1および図2においては、主部材料10は、保持テープDtに保持されている。保持テープDtは、図中上面が接着面とされている。主部材料10は、主面10aがz方向下方を向き、保持テープDtと対面する姿勢で保持テープDtに保持されている。このため、導電体層20がz方向上方に露出している。
次いで、図3および図4に示すように、第一溝15aを形成する。第一溝15aの形成は、たとえばダイサーDcを用いたダイシングによって行う。なお、図3における二点差線は、ダイサーDcによって削除される領域を示している。まず、ダイサーDcを用いて、導電体層20および主部材料10の裏面10b近傍の領域を、x方向に沿って順次削除することにより、x方向に延びる第一溝15aを形成する。この際、第一溝15aの深さは、たとえば8〜20μm程度、第一溝15aの幅は、たとえば25〜40μmである。すなわち、ダイサーDcをいわゆるハーフカットの状態で使用することにより、主部材料10が厚さ方向に切断されてしまうことはなく上述した程度の寸法の第一溝15aが形成される。x方向に沿ったダイサーDcによる削除作業を複数回行うことにより、各々がx方向に延び、互いにy方向に等ピッチで離間配置された複数の第一溝15aが形成される。
なお、絶縁層30には、複数の絶縁層第一スリット32aが形成されている。絶縁層第一スリット32aは、絶縁層30の一部がx方向に沿って除去されたことによって形成されている。複数の絶縁層第一スリット32aは、各々がx方向に延び、互いにy方向に等ピッチで離間配置されている。上述した第一溝15aの形成においては、各第一溝15aが各絶縁層第一スリット32aにz方向視において重なるようにダイサーDcを走査する。
ダイサーDcによって形成された第一溝15aは、図5に例示される詳細形状となりうる。本図に示すように、第一溝15aは、裏面10bに繋がるy方向を向く平坦な部分と、この平坦な部分と第一溝15aの底部との間に位置する凹曲面状の部分とを有している。裏面10bは、x方向に長く延びる第一端縁12aを有するものとなっている。そして、第一端縁12aは、z方向視において導電体層20と少なくとも一部が重なっており、本実施形態においては、第一端縁12aの全長にわたって導電体層20と重なっている。
また、導電体層20は、第一曲面部23aを有している。第一曲面部23aは、導電体層20のうち裏面10bが向く方向を向く表面から第一端縁12aへと回りこむ形状とされた曲面である。本実施形態においては、第一曲面部23aは、第一端縁12aの全長に対応する領域にx方向に沿って形成されている。このような第一曲面部23aは、ダイサーDcによる削除作業において、導電体層20の上記表面近傍部分が主部材料10の内部に引きこまれることによって形成されたものである。
また、さらに導電体層20は、第一延伸部22aを有している。第一延伸部22aは、第一端縁12aから第一溝15aの底面に向かう方向(z方向下方)に延出しており、第一溝15aの内側面のごく一部を覆っている。本実施形態においては、第一端縁12aの全長にわたって第一延伸部22aが存在している例を典型例として挙げるが、第一端縁12aの一部のみに第一延伸部22aが存在する構成であってもよい。第一延伸部22aは、ダイサーDcによる削除作業において、導電体層20の一部が主部材料10の内部に引き伸ばされることによって形成されたものである。
図3に示した想像線のうちx方向に延びるものによって示された領域をダイサーDcによって削除することにより複数の第一溝15aを形成した後は、図3に示した想像線のうちy方向に延びるものによって示された領域をダイサーDcによって削除する。これにより、図6に示すように、複数の第二溝15bが形成される。第二溝15bの形成においては、ダイサーDcの削除深さなどの条件は第一溝15aの形成における条件と同様である。このため、第二溝15bは、第一溝15aと延びる方向が異なることを主な相違点とする以外は、同様の構成となっている。
すなわち、図7に示すように、第二溝15bは、裏面10bに繋がるx方向を向く平坦な部分と、この平坦な部分と第二溝15bの底部との間に位置する凹曲面状の部分とを有している。裏面10bは、y方向に長く延びる第二端縁12bを有するものとなっている。そして、第二端縁12bは、z方向視において導電体層20と少なくとも一部が重なっており、本実施形態においては、第二端縁12bの全長にわたって導電体層20と重なっている。
また、導電体層20は、第二曲面部23bを有している。第二曲面部23bは、導電体層20のうち裏面10bが向く方向を向く表面から第二端縁12bへと回りこむ形状とされた曲面である。本実施形態においては、第二曲面部23bは、第二端縁12bの全長に対応する領域にy方向に沿って形成されている。このような第二曲面部23bは、ダイサーDcによる削除作業において、導電体層20の上記表面近傍部分が主部材料10の内部に引きこまれることによって形成されたものである。
また、さらに導電体層20は、第二延伸部22bを有している。第二延伸部22bは、第二端縁12bから第二溝15bの底面に向かう方向(z方向下方)に延出しており、第二溝15bの内側面のごく一部を覆っている。本実施形態においては、第二端縁12bの全長にわたって第二延伸部22bが存在している例を典型例として挙げるが、第二端縁12bの一部のみに第二延伸部22bが存在する構成であってもよい。第二延伸部22bは、ダイサーDcによる削除作業において、導電体層20の一部が主部材料10の内部に引き伸ばされることによって形成されたものである。
なお、図8に示すように、絶縁層30には、複数の絶縁層第一スリット32aおよび複数の絶縁層第二スリット32bが形成されている。絶縁層第一スリット32aは、絶縁層30の一部がx方向に沿って除去されたことによって形成されている。複数の絶縁層第一スリット32aは、各々がx方向に延び、互いにy方向に等ピッチで離間配置されている。絶縁層第二スリット32bは、絶縁層30の一部がy方向に沿って除去されたことによって形成されている。複数の絶縁層第二スリット32bは、各々がy方向に延び、互いにx方向に等ピッチで離間配置されている。複数の絶縁層第一スリット32aおよび複数の絶縁層第二スリット32bによって区画された複数の矩形状領域には、各々に1つずつの主面電極4が配置された状態となる。上述した第一溝15aの形成においては、各第一溝15aが各絶縁層第一スリット32aにz方向視において重なるようにダイサーDcを走査する。また、上述した第二溝15bの形成においては、各第二溝15bが各絶縁層第二スリット32bにz方向視において重なるようにダイサーDcを走査する。
複数の第一溝15aおよび複数の第二溝15bを形成した後は、主部材料10を保持テープDtからいったん剥離し、図8〜図10に示すように、裏面10bがz方向下方を向き、保持テープDtと対面する姿勢で主部材料10を保持テープDtに保持させる。
次いで、図11および図12に示すように、x方向に沿って主部材料10の一部をx方向に貫通するように削除する。この削除は、たとえばダイサーDcをx方向に走査させることによって行う。図12に示すように、このダイサーDcの幅は、第一溝15aの幅、すなわち図3に示したダイサーDcよりもたとえば10μm程度小である。また、z方向視においてダイサーDcと第一溝15aとが重なり、さらに、y方向においてダイサーDcが第一溝15aに内包されるようにダイサーDcを走査する。これにより、第一スリット16aが形成される。第一スリット16aは、主部材料10を厚さ方向であるz方向において主面10aから裏面10bにわたって形成されており、z方向視において第一溝15aに内包されている。ダイサーDcの走査を複数回繰り返すことにより、図13に示すように、複数の第一スリット16aが形成される。
図14に示すように、第一スリット16aは、第一溝15aの底面に繋がっており、y方向において主面10aの第一端縁12aよりも外方に位置している。また、導電体層20は、y方向において第一スリット16aよりも内包に位置している。すなわち、導電体層20の第一延伸部22aは、第一端縁12aよりもy方向外方に位置するものの、第一スリット16aよりもy方向内方に位置している。
複数の第一スリット16aを形成した後は、同じダイサーDcをy方向に複数回走査させる。これにより、図15に示すように、複数の第二スリット16bを形成する。この際、z方向視においてダイサーDcと第二溝15bとが重なり、さらに、x方向においてダイサーDcが第二溝15bに内包されるようにダイサーDcを走査する。第二スリット16bは、主部材料10を厚さ方向であるz方向において主面10aから裏面10bにわたって形成されており、z方向視において第二溝15bに内包されている。ダイサーDcの走査を複数回繰り返すことにより、複数の第一スリット16aが形成される。複数の第一スリット16aおよび複数の第二スリット16bが形成されることにより、主部材料10は、複数の個片に分割される。
この主部材料10が複数個の個片に分割された状態は、図16に示すように、本発明においては、複数の半導体素子A1が保持テープDtに保持された状態と定義される。複数の半導体素子A1は、x方向およびy方向に沿ってマトリクス状に配置されている。この結果、複数の半導体素子A1と保持テープDtとを備える半導体素子集合体B1が得られる。半導体素子集合体B1は、たとえば半導体素子A1の製造メーカーから、半導体素子A1を電子部品の一つとしてたとえば半導体装置や電子機器に組み込むメーカーへと搬送される形態として用いられる。
図17は、1つの半導体素子A1を示している。半導体素子A1は、主部1、裏面電極層2、絶縁層3および主面電極4を備えている。本実施形態の半導体素子A1は、たとえばダイオードとして構成されている。
主部1は、主部材料10が分割されることによって得られた個片からなる。本実施形態の主部1は、z方向視において矩形状であり、x方向に延びる辺およびy方向に延びる辺の長さがたとえば0.4mm〜6mmとされる。また、主部1のz方向厚さは、たとえば80μm〜260μmである。主部1は、主面11および裏面12を有している。主面11および裏面12は、z方向において互いに反対方向を向いている。主部1は、少なくとも一部が半導体によって形成されており、本実施形態においては、そのほとんどがSiからなる。
主部1は、2つずつの主面側第一側面13a、裏面側第一側面14a、主面側第二側面13b、裏面側第二側面14bを有している。主面側第一側面13aは、第一溝15aであった部分であり、裏面側第一側面14aは、第一スリット16aであった部分である。また、主面側第二側面13bは、第二溝15bであった部分であり、裏面側第二側面14bは、第二スリット16bであった部分である。
主面側第一側面13aは、y方向を向いており、主面11に繋がっている。主面側第一側面13aは、裏面12のx方向に延びる第一端縁12aよりもy方向においてたとえば5μm程度外方に位置している。裏面側第一側面14aは、第一端縁12aと主面側第一側面13aとをつないでいる。裏面側第一側面14aは、図18に示すように、第一端縁12aに繋がりy方向を向く平面状の部分と、このy方向を向く平面状の部分と主面側第一側面13aとを繋ぐ凹曲面状の部分とを有する。
主面側第二側面13bは、x方向を向いており、主面11に繋がっている。主面側第二側面13bは、裏面12のy方向に延びる12bよりもx方向においてたとえば5μm程度外方に位置している。裏面側第二側面14bは、12bと主面側第二側面13bとを繋いでいる。裏面側第二側面14bは、図18に示された裏面側第一側面14aと同様に、第二端縁12bに繋がりx方向を向く平面状の部分と、このx方向を向く平面状の部分と主面側第二側面13bとを繋ぐ凹曲面状の部分とを有する。
裏面電極層2は、裏面12に形成されており、本実施形態においては、裏面12のすべてを覆っている。裏面電極層2は、たとえばAuなどの金属からなる層であり、本実施形態においては、その厚さは、たとえば2μm程度である。裏面電極層2は、裏面12の第一端縁12aおよび第二端縁12bのそれぞれとそれらのすべてと重なっている。裏面電極層2は、導電体層20が分割されることによって形成されている。
裏面電極層2は、2つの第一曲面部23a、2つの第二曲面部23b、2つの第一延伸部22aおよび2つの第二延伸部22bを有している。図18に示すように、第一曲面部23aは、導電体層20のうち裏面10bが向く方向を向く表面から第一端縁12aへと回りこむ形状とされた曲面である。本実施形態においては、第一曲面部23aは、第一端縁12aの全長に対応する領域にx方向に沿って形成されている。図18に示す第一曲面部23aと同様に、第二曲面部23bは、導電体層20のうち裏面10bが向く方向を向く表面から第二端縁12bへと回りこむ形状とされた曲面である。本実施形態においては、第二曲面部23bは、第二端縁12bの全長に対応する領域にx方向に沿って形成されている。第一延伸部22aは、主面側第一側面13aの少なくとも一部を覆っており、本実施形態においては、図18に示すように、第一延伸部22aは、第一端縁12aの全長にわたって第一端縁12aから裏面側第一側面14a側に向かって延伸している。第二延伸部22bは、主面側第二側面13bの少なくとも一部を覆っており、本実施形態においては、図18に示す第一延伸部22aと同様に、第二延伸部22bは、第二端縁12bの全長にわたって第二端縁12bから裏面側第二側面14b側に向かって延伸している。
裏面側第一側面14aのz方向寸法は、裏面電極層2の厚さよりも大であり、たとえば8〜12μm程度である。また、裏面側第一側面14aのz方向寸法は、主面側第一側面13aのz方向寸法よりも小である。同様に、裏面側第二側面14bのz方向寸法は、裏面電極層2の厚さよりも大であり、たとえば8〜12μm程度である。また、裏面側第二側面14bのz方向寸法は、主面側第二側面13bのz方向寸法よりも小である。
主面電極4は、上述した通り、上記機能領域に導通する電極であり、たとえばAuからなる。絶縁層3は、絶縁層30が分割されることによって形成されており、たとえばSiO2からなり、厚さがたとえば3〜10μmである。絶縁層3には、開口31が形成されている。開口31は、主面電極4を露出させている。
図19および図20は、実際に作成された半導体素子A1の一例の断面写真である。図19は、半導体素子A1の一部をz方向全厚にわたって表しており、図20は、裏面側第一側面14a近傍部分を拡大して表している。図20に示すように、この例においては、第一延伸部22aは、裏面側第一側面14aのすべてを覆うほどのz方向寸法ではなく、裏面側第一側面14aのごく一部を覆う程度の極小さいz方向寸法ではあるものの、第一端縁12aを超えて裏面側第一側面14a側に延伸している形態であることが理解される。また、ごく微小領域ではあるものの、第一曲面部23aが形成されている。
図21は、半導体素子A1を用いて製造された半導体装置C1を示している。半導体装置C1は、半導体素子A1、リード51、リード52、ワイヤ6および封止樹脂7を備えている。
リード51およびリード52は、たとえばCuからなり、必要に応じてその表面にNiメッキなどが施されてもよい。リード51およびリード52は、本発明で言う導通部材の一例に相当する。リード51には、半導体素子A1が搭載されている。より具体的には、半導体素子A1の裏面電極層2をリード51に押し付けつつ、超音波振動を付与することにより、裏面電極層2とリード51とを共晶させることによって、半導体素子A1がリード51に接合されている。リード52は、ワイヤ6を介して半導体素子A1の主面電極4と導通している。封止樹脂7は、半導体素子A1およびワイヤ6のすべてと、リード51およびリード52の一部ずつを覆っており、たとえば黒色のエポキシ樹脂からなる。リード51およびリード52のうち封止樹脂7から露出した部分は、半導体装置C1を回路基板などに実装するための実装端子として用いられる。
次に、半導体素子A1、半導体素子集合体B1、半導体装置C1および半導体素子A1の製造方法の作用について説明する。
本実施形態によれば、図18に示すように、第一端縁12aに続く裏面側第一側面14aが形成されており、この裏面側第一側面14aのy方向外方に主面側第一側面13aが形成されている。そして、裏面電極層2は、第一端縁12aの少なくとも一部と重なるものの、主面側第一側面13aを超えて大きくはみ出す形状とはなっていない。このような裏面電極層2は、z方向下方に大きく突出するバリが生じにくい。したがって、半導体素子A1を半導体装置の部品として対象物にボンディングするなどの際に、上記バリが障害物となり、適切にボンディングできないという不具合を抑制することができる。また、このような半導体素子A1を複数備える半導体素子集合体B1においては、個々の半導体素子A1をピックアップする際にバリによってピックアップが阻害されるなどの不具合を抑制することができる。
図3〜図14を参照して説明した通り、半導体素子A1の製造方法においては、まず、裏面12側から複数の第一溝15aおよび複数の第二溝15bを形成する。これにより、図5および図7に示すように、導電体層20は、ダイサーDcによってz方向内方に引き込まれる格好となり、z方向外方には突出しない形態となる。そして、複数の第一溝15aおよび複数の第二溝15bよりも狭い幅のダイサーDcを用いて複数の第一スリット16aおよび複数の第二スリット16bを形成することにより、第一スリット16aおよび第二スリット16bの形成においては、導電体層20がなんら加工されず、z方向内方に引きこまれた状態が保たれる。半導体素子A1や半導体素子集合体B1がこのような形態を維持したまま製品化されることにより、バリに起因する不具合を解消することができる。
裏面電極層2が第一曲面部23aや第二曲面部23bを有する形状であることにより、半導体素子A1が保持テープDtに引っかかってしまったり、半導体素子A1が実装対象物に適切に載置されることを阻害してしまうことを防止するのに有利である。また、裏面電極層2が第一延伸部22aおよび第二延伸部22bを有していることは、裏面電極層2が確実にz方向内方へと引き込まれている証拠であり、バリの発生を確実に防止するのに適している。
第一延伸部22aのz方向寸法が、裏面側第一側面14aのz方向寸法よりも小であることは、図5において、第一延伸部22aが第一溝15aの底面に到達していないことを意味する。このため、図14から理解される通り、第一スリット16aを形成する際にダイサーDcが意図せず導電体層20の第一延伸部22aを加工してしまうことを回避することができる。第一スリット16aを形成する際にダイサーDcが導電体層20に接触すると、ダイサーDcは導電体層20をz方向外方へと引き出す挙動を示す。この挙動が発生すると、導電体層20の一部がz方向外方に突出するおそれがある。この突出は半導体素子A1においてバリを生じさせるものであるため、これを回避することは好ましい。第二延伸部22bのz方向寸法が、裏面側第二側面14bのz方向寸法よりも小であることによっても、同様の効果が期待できる。
本発明に係る半導体素子、半導体素子集合体、半導体装置、および半導体素子の製造方法は、上述した実施形態に限定されるものではない。本発明に係る半導体素子、半導体素子集合体、半導体装置、および半導体素子の製造方法の具体的な構成は、種々に設計変更自在である。
A1 半導体素子
B1 半導体素子集合体
C1 半導体装置
1 主部
11 主面
12 裏面
12a 第一端縁
12b 第二端縁
13a 主面側第一側面
14a 裏面側第一側面
13b 主面側第二側面
14b 裏面側第二側面
2 裏面電極層
22a 第一延伸部
22b 第二延伸部
23a 第一曲面部
23b 第二曲面部
20 導電体層
3 絶縁層
30 絶縁層
31 開口
32a 絶縁層第一スリット
32b 絶縁層第二スリット
4 主面電極
10 主部材料
10a 主面
10b 裏面
15a 第一溝
16a 第一スリット
15b 第二溝
16b 第二スリット
51 リード
52 リード
6 ワイヤ
7 封止樹脂
Dc ダイサー
Dt 保持テープ
B1 半導体素子集合体
C1 半導体装置
1 主部
11 主面
12 裏面
12a 第一端縁
12b 第二端縁
13a 主面側第一側面
14a 裏面側第一側面
13b 主面側第二側面
14b 裏面側第二側面
2 裏面電極層
22a 第一延伸部
22b 第二延伸部
23a 第一曲面部
23b 第二曲面部
20 導電体層
3 絶縁層
30 絶縁層
31 開口
32a 絶縁層第一スリット
32b 絶縁層第二スリット
4 主面電極
10 主部材料
10a 主面
10b 裏面
15a 第一溝
16a 第一スリット
15b 第二溝
16b 第二スリット
51 リード
52 リード
6 ワイヤ
7 封止樹脂
Dc ダイサー
Dt 保持テープ
Claims (30)
- 少なくとも一部が半導体からなり、厚さ方向において互いに反対側を向く主面および裏面を有する主部と、
上記主部の上記裏面の少なくとも一部を覆う裏面電極層と、を備えており、
上記裏面は、上記厚さ方向に対して直角である第一方向に延びる第一端縁を有しており、
上記主部は、上記厚さ方向および上記第一方向のいずれに対しても直角である第二方向を向くとともに、上記主面に繋がり、かつ上記第二方向において上記第一端縁よりも外方に位置する主面側第一側面と、上記第一端縁と上記主面側第一側面とを繋ぐ裏面側第一側面と、を有しており、
上記裏面電極層は、上記厚さ方向視において上記第一端縁の少なくとも一部と重なるとともに、上記第二方向において上記主面側第一側面よりも内方に位置することを特徴とする、半導体素子。 - 上記裏面電極層は、第一端縁のすべてと重なる、請求項1に記載の半導体素子。
- 上記裏面電極層は、上記裏面が向く方向を向く表面から上記第一端縁側へと回りこむ形状とされた第一曲面部を有している、請求項1または2に記載の半導体素子。
- 上記裏面電極層は、上記裏面側第一側面の少なくとも一部を覆う第一延伸部を有している、請求項1ないし3のいずれかに記載の半導体素子。
- 上記裏面電極層の上記第一延伸部は、上記第一端縁の全長にわたって、上記第一端縁から上記裏面側第一側面に向かって延伸している、請求項4に記載の半導体素子。
- 上記裏面側第一側面は、上記第一端縁に繋がり上記第二方向を向く部分と、この第二方向を向く部分と上記主面側第一側面とを繋ぐ凹曲面状の部分と、を有する、請求項1ないし5のいずれかに記載の半導体素子。
- 上記裏面側第一側面の上記厚さ方向寸法は、上記裏面電極層の厚さよりも大である、請求項6に記載の半導体素子。
- 上記裏面側第一側面の上記厚さ方向寸法は、上記主面側第一側面の上記厚さ方向寸法よりも小である、請求項6または7に記載の半導体素子。
- 上記裏面は、上記第二方向において互いに反対側に位置する、2つの上記第一端縁を有しており、
上記主部は、上記第二方向において互いに反対側に位置する、2つの上記主面側第一側面および2つの裏面側第一側面を有している、請求項1ないし8のいずれかに記載の半導体素子。 - 上記裏面電極層は、上記第二方向において互いに反対側に位置する、2つの上記第一曲面部を有している、請求項3に記載の半導体素子。
- 上記裏面電極層は、上記第二方向において互いに反対側に位置する、2つの上記第一延伸部を有している、請求項4に記載の半導体素子。
- 上記裏面は、上記第二方向に延びる第二端縁を有しており、
上記主部は、上記第一方向を向くとともに、上記主面に繋がり、かつ上記第一方向において上記第二端縁よりも外方に位置する主面側第二側面と、上記第二端縁と上記主面側第二側面とを繋ぐ裏面側第二側面と、を有しており、
上記裏面電極層は、上記厚さ方向視において上記第二端縁の少なくとも一部と重なるとともに、上記第一方向において上記主面側第二側面よりも内方に位置する、請求項1ないし11のいずれかに記載の半導体素子。 - 上記裏面電極層は、第二端縁のすべてと重なる、請求項12に記載の半導体素子。
- 上記裏面電極層は、上記裏面が向く方向を向く表面から上記第二端縁側へと回りこむ形状とされた第二曲面部を有している、請求項12または13に記載の半導体素子。
- 上記裏面電極層は、上記裏面側第二側面の少なくとも一部を覆う第二延伸部を有している、請求項12ないし14のいずれかに記載の半導体素子。
- 上記裏面電極層の上記第二延伸部は、上記第二端縁の全長にわたって、上記第二端縁から上記裏面側第二側面に向かって延伸している、請求項15に記載の半導体素子。
- 上記裏面側第二側面は、上記第二端縁に繋がり上記第一方向を向く部分と、この第一方向を向く部分と上記主面側第二側面とを繋ぐ凹曲面状の部分と、を有する、請求項12ないし16のいずれかに記載の半導体素子。
- 上記裏面側第二側面の上記厚さ方向寸法は、上記裏面電極層の厚さよりも大である、請求項17に記載の半導体素子。
- 上記裏面側第二側面の上記厚さ方向寸法は、上記主面側第二側面の上記厚さ方向寸法よりも小である、請求項17または18に記載の半導体素子。
- 上記裏面は、上記第一方向において互いに反対側に位置する、2つの上記第二端縁を有しており、
上記主部は、上記第一方向において互いに反対側に位置する、2つの上記主面側第二側面および2つの裏面側第二側面を有している、請求項12ないし19のいずれかに記載の半導体素子。 - 上記裏面電極層は、上記第一方向において互いに反対側に位置する、2つの上記第二曲面部を有している、請求項14に記載の半導体素子。
- 上記裏面電極層は、上記第一方向において互いに反対側に位置する、2つの上記第二延伸部を有している、請求項15に記載の半導体素子。
- 上記裏面電極層は、上記裏面のすべてを覆っている、請求項1ないし22のいずれかに記載の半導体素子。
- 上記主面の少なくとも一部を覆うとともに、開口を有する絶縁層を有しており、
上記主面に形成され、かつ上記絶縁層の上記開口から露出する主面電極を有する、請求項1ないし23のいずれかに記載の半導体素子。 - 保持テープと、
マトリクス状に配置された状態で上記保持テープに保持された請求項1ないし24のいずれかに記載の複数の半導体素子と、
を備えることを特徴とする、半導体素子集合体。 - 請求項1ないし24のいずれかに記載の半導体素子と、
上記半導体素子に導通する2つの導通部材と、
上記半導体素子と上記2つの導通部材の一部ずつとを覆う封止樹脂と、
を備えることを特徴とする、半導体装置。 - 少なくとも一部が半導体からなり、厚さ方向において互いに反対側を向く主面および裏面を有するとともに、上記裏面の少なくとも一部が裏面電極層によって覆われた主部材料を用意する工程と、
上記主部材料の上記主面側を保持テープに保持させる工程と、
上記厚さ方向に対して直角である第一方向に沿って、上記裏面電極層の一部と上記主部材料の上記裏面側部分の一部とを削除することにより、第一溝を形成する工程と、
上記主部材料の上記裏面側を保持テープに保持させる工程と、
上記厚さ方向および上記第一方向のいずれに対しても直角である第二方向寸法が上記第一溝の上記第二方向寸法以下であり、かつ上記厚さ方向視において上記第一溝に内包されるとともに、上記主部材料を上記厚さ方向に分断する第一スリットを形成する工程と、
を備えることを特徴とする、半導体素子の製造方法。 - 上記裏面電極層は、上記裏面のすべてを覆っている、請求項27に記載の半導体素子の製造方法。
- 上記主部材料の上記主面には、複数の開口を有する絶縁層が設けられており、
上記主面には、上記絶縁層の上記複数の開口から各々が露出する複数の主面電極を有する、請求項27または28に記載の半導体素子の製造方法。 - 上記絶縁層は、各々が上記第一方向に沿って延び、かつ互いに平行に離間配置された複数の絶縁層第一スリットと、各々が上記第二方向に沿って延び、かつ互いに平行に離間配置された複数の絶縁層第二スリットと、を有しており、
上記第一スリットは、厚さ方向視において上記絶縁層第一スリットに内包される領域に形成され、
上記第二スリットは、厚さ方向視において上記絶縁層第二スリットに内包される領域に形成される、請求項27ないし29のいずれかに記載の半導体素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013171121A JP2015041665A (ja) | 2013-08-21 | 2013-08-21 | 半導体素子、半導体素子集合体、半導体装置、および半導体素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013171121A JP2015041665A (ja) | 2013-08-21 | 2013-08-21 | 半導体素子、半導体素子集合体、半導体装置、および半導体素子の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015041665A true JP2015041665A (ja) | 2015-03-02 |
Family
ID=52695667
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013171121A Pending JP2015041665A (ja) | 2013-08-21 | 2013-08-21 | 半導体素子、半導体素子集合体、半導体装置、および半導体素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2015041665A (ja) |
-
2013
- 2013-08-21 JP JP2013171121A patent/JP2015041665A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4961617B2 (ja) | 配線基板とその製造方法及び半導体装置 | |
JP5729126B2 (ja) | 半導体装置の製造方法 | |
TWI627721B (zh) | 半導體裝置之製造方法 | |
JP5802695B2 (ja) | 半導体装置、半導体装置の製造方法 | |
JP6370071B2 (ja) | 半導体装置及びその製造方法 | |
JP7260224B2 (ja) | 半導体装置 | |
WO2006109566A1 (ja) | 半導体装置 | |
JP7144157B2 (ja) | 半導体装置およびその製造方法 | |
KR20080003802A (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
US20160225642A1 (en) | Electronic package structure and fabrication method thereof | |
JP2015072947A (ja) | 半導体装置及びその製造方法 | |
JP2017201675A (ja) | 半導体装置および半導体装置の製造方法 | |
JP6860334B2 (ja) | 半導体装置 | |
JP2010258200A (ja) | 半導体装置およびその製造方法 | |
JP5383407B2 (ja) | 多数個取り配線基板 | |
JP2009164240A (ja) | 半導体装置 | |
JP2015041665A (ja) | 半導体素子、半導体素子集合体、半導体装置、および半導体素子の製造方法 | |
JP7450575B2 (ja) | 半導体装置及びその製造方法 | |
WO2020166512A1 (ja) | 半導体装置、および、半導体装置の製造方法 | |
JP2018085487A (ja) | 半導体装置の製造方法および半導体装置 | |
JP2018046084A (ja) | 半導体装置、及び半導体装置の製造方法 | |
JP2016134547A (ja) | 半導体装置 | |
JP4728032B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP7292977B2 (ja) | 配線基板、電子装置及び電子モジュール | |
JP6808849B2 (ja) | 半導体装置 |